TWI527032B - Semiconductor device - Google Patents

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TWI527032B
TWI527032B TW101116714A TW101116714A TWI527032B TW I527032 B TWI527032 B TW I527032B TW 101116714 A TW101116714 A TW 101116714A TW 101116714 A TW101116714 A TW 101116714A TW I527032 B TWI527032 B TW I527032B
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Atsunori Hirobe
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Renesas Electronics Corp
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Description

半導體裝置
本發明係關於一種半導體裝置，特別係關於一種具備記憶單元陣列之半導體裝置。
近年來，隨著DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等半導體記憶體進一步多功能化、運轉高速化、及大容量化，且根據DDR(Double Data Rate：雙倍資料速率)/DDR2/DDR3此類體系架構之導入，令記憶體輸出入之資料帶寬亦顯著提升。
為提升記憶體之輸出入之資料帶寬，有必要藉由提升記憶體之READ(讀出)或WRITE(寫入)週期(tRC：ROW CYCLE TIME：列週期時間)、或提升記憶體內部之同時動作數(並行數)(資料線(IO線)之多並行化(增加並行數)、或記憶體陣列之多組化)，來提升可操作之資料量。
如熟知般，消耗電力功率P近似於公式(1)。
n×c×f×V2………(1)
公式(1)中，n為元件數，c為容量(藉由元件充放電之輸出負載電容)，f為動作頻率，V為動作電壓。此處，若對公式(1)之導出加以簡單說明，則功率P係元件在對輸出負載電容充電/放電時所消耗之平均電力(dynamic dissipation：動態功率)，若設動作頻率(實際為開關頻率)為f，輸出負載電容為CL，則係以元件之輸出Vout從Low(0 V)上升至High(VDD)時之電力、與輸出Vout從 High(VDD)下降到Low(0 V)時之電力之合計給出，近似如下公式(其中，tp=1/f)。
關於n個元件(n條輸出)係藉由將公式(2)擴大n倍，且將各輸出之電容負載CL設為共通值c，而得到公式(1)。
例如，在藉由提升動作頻率f使資料帶寬(傳送效率)翻倍之情形下，功率亦隨之增加。期望在提升記憶單元陣列之資料量之同時實現低消耗電力化。
另，專利文獻1中，揭示有支持多重記憶體存取延遲時間之記憶體系統。圖1顯示專利文獻1所揭示之系統之構成(引用自專利文獻1之圖2A)。其係控制對記憶體系統之記憶體裝置之存取者。從記憶體控制器202劃分為記憶體裝置之近組(延遲時間組1)與遠組(延遲時間組2)。藉由將頻繁存取之資料與未頻繁存取之資料分別分配至組1與組2，來縮短整體之存取、延遲。
圖2係表示將圖1之構成置換成一般的DRAM之情形之一般的記憶體構成之圖(由本申請案發明者作成之圖)。
如圖2所示，該記憶體(DRAM核心)包含：記憶單元陣列1(複數組構成)，其陣列狀地具備複數個記憶體單元；列解碼器(X DEC)2，其係對列位址進行解碼，使選擇字元線活性化；行解碼器(Y DEC)3，其係對行位址進行解碼，接通所選擇之行(位元線)之Y開關；感測放大器(Sense Amplifier)/Y開關(Y Switch)4，其係放大位元線之電位；資料放大器(Data Amp)/寫入放大器(WRITE Amp)5，其係將所選擇之行之經感測放大器放大之讀出資料進行放大並輸出至RWBS(讀寫匯流排)，且進行來自RWBS(讀寫匯流排)之寫入資料之驅動；控制電路(Address Command Timing Controller：位址、指令、時序控制器)6，其係控制位址、指令、時序；資料控制電路(Data I/O、Data Mask)7，其係對在輸入DRAM核心之內部資料匯流排(Internal Data Bus)9所連接之資料端子(未圖示)與RWBS(讀寫匯流排)之間，利用向記憶體單元之資料、來自記憶體單元之資料之輸出入功能、及來自資料屏蔽端子(未圖示)之資料屏蔽訊號進行對記憶體單元之寫入屏蔽控制；及內部資料匯流排(Internal Data Bus)9，其係對DRAM核心進行輸入(時脈、位址、指令)8、且進行DRAM核心之資料之輸出入。
圖3係用以說明圖2之圖，圖3係顯示圖2之配置(佈置)之一例之圖(由本申請案發明者作成之圖)。圖3中，記憶單元陣列1內之區域10係表示包含存取對象之記憶體單元之作用區域(Active Area)。11係構成基本單位之記憶體陣列或記憶體巨集(用於系統LSI等之電路區塊)。控制電路(位址、指令、時序控制器)6係藉由利用共通地連接於2個記憶體陣列之基本單位11之位址/指令匯流排(ADDRESS/CMD BUS)進行控制而選擇存取對象之作用區域10。作用區域10之選擇係以對位址訊號之X位址(列位 址)進行解碼，使選擇字元線活性化之X解碼器(XDEC)2、及對行位址進行解碼，接通選擇行之Y開關之行解碼器(YDEC)3進行。資料(WRITE資料/READ資料)係自資料控制電路7輸出入，且藉由共通地連接於複數個記憶體陣列基本單位11之讀寫匯流排(RWBS)予以傳送。雖然未特別限制，但圖3中，連接於完成DRAM核心之資料輸入之內部資料匯流排(Internal Data Bus)9之資料端子(DQ端子)為36條，且各資料端子DQ之複數位資料(例如對應突發長度(可連續輸出入之資料個數)而串列輸入之複數個位元)，係例如在資料控制電路(Data I/O)7中被轉換成並行資料，且並行傳送至讀寫匯流排(RWBS)。讀寫匯流排(RWBS)係跨複數個記憶體陣列基本單位11而延伸，且共通地連接於各記憶體陣列基本單位11之資料放大器(Data AMP)/寫入放大器(WRITE AMP)之匯流排。突發長度為4之情形，每個資料端子之RWBS具備4條資料線(IO線)，相對36個資料端子，敷設有36×4=144條資料線(IO線)。
記憶體陣列內之IO構成為階層化(局部IO線/主IO線)構成、或非階層構成。階層化構成之情形，連接於資料放大器(Data Amp)/寫入放大器(WRITE Amp)之主IO線係經由未圖示之開關電路而連接至複數之局部IO線，各局部IO線係在行解碼器(Y DEC)3中選擇，並經由處於接通狀態之Y開關(Y Switch)4而連接至所選擇之行位元線。
READ時，從X解碼器2選擇之字元線(設定為High電位)所連接之記憶體單元讀出之資料被感測放大器4放大，經 由設定為選擇行之接通狀態之Y開關4，傳達至局部IO線，進而經由主IO線傳達至資料放大器(Data Amp)5，並輸出至讀寫匯流排(RWBS)。資料控制電路7中，將並行位元資料(對應突發長度之位元數資料)進行串列轉換，且自資料端子與時脈同步串列輸出至內部資料匯流排(Internal Data Bus)9(在DDR中與時脈訊號之上升與下降之邊緣同步傳送)。
WRITE時，從連接於內部資料匯流排(Internal Data Bus)9之資料端子串列輸入之位元資料係在資料控制電路7中並聯化，且由RWBS傳送，並被寫入放大器(WRITE AMP)5放大，再經由主(Main)IO線、及所選擇之局部(Local)IO線，傳達至Y開關4處於接通狀態之選擇行之位元線。
資料係以位址、指令、時序控制器6控制，並在所選擇之記憶單元陣列1內之作用區域10讀出(READ)/寫入(WRITE)。
圖4係顯示圖3中作為作用區域10，從位址、指令、時序控制器6、及資料IO7側來看，遠側所選擇之案例1(作用區域10-1)、與近側所選擇之案例2(作用區域10-2)之圖。
圖5係顯示圖4中案例1、案例2各者之存取動作之時序圖(由本申請案發明者作成之圖)。圖5中模式性顯示有指令(CMD)、時脈(記憶體CLK)、案例1、案例2中對應來自指令輸入之作用區域10-1、10-2之控制延遲(10-1控制延遲、10-2控制延遲)、作用區域10-1、10-2之延遲時間(10-1延遲 時間、10-2延遲時間)、對應作用區域10-1、10-2之輸出延遲(10-1輸出延遲、10-2輸出延遲)與α、θ、β之關係。
α為tRC(Row Cycle Time列週期時間)、β為tRRD(Row to Row Delay列間延遲)γ為控制延遲、資料延遲(輸出延遲)、θ為READ Latency(延遲時間)。
γ包含位址、指令、時序控制電路(位址、指令、時序控制器)6與資料控制電路7用以控制記憶單元陣列之作用區域10之位址/指令、資料之設定時間、與用以將資料訊號經由讀寫匯流排(RWBS)傳送至記憶體陣列基本單位之延遲時間。又，輸出延遲與自作用區域10讀出之資料經由RWBS傳送至資料控制電路7之時間對應。
α係關於作用區域10之記憶單元陣列動作之週期。
β係從輸入1個指令(CMD)到可輸入下1個指令(CMD)之時間。
θ係表示從輸入READ指令到資料被輸出至資料端子DQ之時脈週期數(延遲時間)。
圖5之例之情形，為10-1控制延遲>10-2控制延遲、10-1輸出延遲>10-2輸出延遲。
作用區域10-1、10-2之控制延遲與輸出延遲γ為最大1時脈週期，tRC(α)為6週期，α>>γ，即α比γ長很多。此外，α~θ，即α係與延遲時間大致相等之時間。
另，提升資料之帶寬及改善記憶體之週期與改善延遲時 間θ之意義相同。
圖5所示例中，γ占α之比例(時間比：γ/α)較小。因此，γ(控制延遲、輸出延遲)之延遲、γ(控制延遲、輸出延遲)中消耗之電力均比α中之延遲、電力小。
然而，若增加記憶單元陣列內之IO並聯數(例如讀寫匯流排之並聯傳送之資料線之條數)，則例如根據增大自資料端子串列輸入之位元資料之並行轉換等之時間等，會使γ占α之比例增大，使γ消耗之電力增大。
至此，體系架構之開發重點放在削減tRC(α)與β上。α=tRC(ROW CYCLE TIME列週期時間)係顯示為對記憶體單元進行存取，記憶體陣列實際動作之週期指標。根據一次tRC中並聯READ/WRITE之資料數(存取之記憶體單元數)，決定記憶體輸出入之動作頻率f。
圖6係說明相關技術之圖(為說明問題點，由本申請案發明者作成之圖)。圖6中，資料端子(連接於內部資料匯流排9之資料端子)之端子數為36條。突發長度BL為4。對應BL=4，讀寫匯流排(RWBS)為4位元，對應36條資料端子，而具備36×4=144條並行資料線(IO線)，且144個資料係WRITE/READ於作用區域。YDEC係對位址訊號之行位址進行解碼之行解碼器。另，圖6中，與圖3、圖4等同一或同等之要件係附註同一參照符號。YDEC之構成當然亦可如圖3、圖4所示，設置於記憶體陣列基本單位內。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特表2008-500668號公報
以下給出相關技術之分析。
雖然作為記憶體所要求之樣式，延遲時間θ亦很重要，但近年來，要求一面改善tRC並提升於記憶體單元讀寫之資料存取數(效率)，一面削減功率，即，一面縮減tRC(α)，且增加資料存取數，一面實現低耗電(LOW POWER)。
圖7(A)、圖7(B)係模式性顯示圖6所示之半導體記憶體中WRITE動作、及READ動作之圖。另，圖7係為說明相關技術之問題點，由本申請案發明者作成之圖。圖7中，突發長度=4，BL0-BL3係表示對應突發長度=4，以1次存取指令連續READ/WRITE4行(位元線)(BL0、BL1、BL2、BL3)之4位元資料。
又，圖7(A)、圖7(B)中，CMD分別為WRITE(寫入)指令、READ(讀出)指令。另，圖7(A)、圖7(B)中，為使說明簡單化而省略組作用指令(ACT)、預充電指令(PRE)等。另，CMD係以控制訊號(片選擇、寫入啟動、行位址選通脈衝、列位址選通脈衝)之組合指定，且該等控制訊號被輸入指令解碼器(未圖示)而解碼。藉由輸入WRITE指令或READ指令，將相對所指定之列位址而指定之行位址作為初始位址進行4行所對之BL0-3資料之寫入或讀出。
圖7(A)中，4位元串列之寫入資料BL0、BL1、BL2、 BL3係從1個資料端子以雙倍資料傳輸率(同步於記憶體CLK之上升邊緣與下降邊緣，以1時脈週期2個位元資料)輸入。將輸入之4行所對應之4位元資料BL0、BL1、BL2、BL3進行串列、並行轉換，成為4位元並行資料，將其並聯傳送至讀寫匯流排(RWBS)之4條資料線(γ之控制延遲)。從讀寫匯流排(RWBS)到達記憶體陣列之基本單位11之資料(未規定資料屏蔽之位元資料)係以未圖示之寫入放大器(圖2之WRITE AMP5)放大，且經由主IO線(MIOT/B)、局部IO線(LIOT/B)，傳送至Y開關(圖2之Y Switch 4)接通之選擇行(4行)之位元線(BLT/B)之感測放大器(圖2之Sense Amplifier)，並對作用區域之選擇單元(連接於設定為高(High)位準之字元線之單元)進行寫入(選擇時間α)。
圖7(A)中，以作為案例(case)1及案例(case)2顯示之方式，自資料控制電路7側相對遠端之記憶體陣列基本單位11之作用區域10-1(圖6)之控制延遲(10-1控制延遲)，比從資料控制電路7側至近端之記憶體陣列基本單位11之作用區域10-2(圖6)之控制延遲(10-2控制延遲)更需要時間。另，在圖7(A)中，被置於10-1、10-2之控制延遲下之BL0-BL3係將從資料端子串列輸入之4位元資料進行串列、並行轉換之並聯4位元資料，且被置於10-1、10-2選擇時間下之BL0-BL3係在記憶體陣列基本單位11中，被傳送至選擇行之並聯4位元資料(寫入至記憶單元陣列之4個選擇行(BL0-BL3)之資料)。
圖7(B)係說明以突發長度4自記憶體單元讀出資料時之 動作之時序圖。圖7(B)中，以作為案例(case)1及案例(case)2顯示之方式，從資料控制電路7側相對遠端之作用區域10-1之控制延遲(10-1控制延遲)與輸出延遲(10-1輸出延遲)，分別比從資料控制電路7側相對近端之作用區域10-2之控制延遲(10-2控制延遲)與輸出延遲(10-2輸出延遲)更需要時間。圖7(B)之選擇時間(作用區域10-1、或10-2之選擇時間)中，自記憶體單元讀出之資料BL0-BL3係經由Y開關(圖2之Y Switch 4)，從未圖示之局部IO線、主IO線傳送至讀寫匯流排(RWBS)，且經過所需輸出延遲(10-1輸出延遲、或10-2輸出延遲)而到達資料控制電路7，4位元之資料BL0-BL3係以雙倍資料傳輸率在兩週期內串列輸出。該例中，從CMD(READ)輸入至最初之位元資料BL2輸出之週期為4(延遲時間θ)。
圖7(A)及圖7(B)之WRITE及READ動作中，以從資料控制電路7側對遠端記憶體單元(作用區域之記憶體單元)之選擇，來決定特性，指令(CMD)與下一個指令(CMD)之間之期間(CMD至CMD期間)β為3週期。此外，記憶單元陣列之作用區域之選擇時間α為3週期。
在圖5所示例中，雖然α>>γ，但如圖7所示，在高速記憶體中，相對α或θ，γ所占比例變大。
即，記憶單元陣列內之資料傳送延遲(資料匯流排(RWBS)或控制訊號線之延遲γ)所占比例變大。
尤其，在重視於記憶體進行存取之週期α(=tRC)之高速記憶體中，可見對於所謂選擇記憶體單元中字元線或位元 線、記憶體單元之記憶體動作本身之延遲(α)而言，延遲(γ)較大。
因此，有必要令將自資料端子輸入之資料高效傳送至讀寫匯流排(RWBS)並對記憶體單元進行WRITE/READ存取，與低耗電化兩者並立。
圖8係說明相關技術之圖(為說明相關技術之問題點，由本申請案發明者作成之圖)。在圖8中，具備作為記憶體陣列之4個基本單位11，資料端子(連接於內部資料匯流排9之IO端子)數為36條，突發長度BL=8。1條資料端子所對應之讀寫匯流排(RWBS)為8位元之資料線(IO線)，整體具備8×36=288條(288位元並行)資料線。
10-1、10-2分別為記憶體陣列基本單位11中之作用區域。另，YDEC係解碼行位址之行解碼器。此外，圖8中與圖6等相同或同等之要件係附註同一參照符號。YDEC當然亦可如圖3、圖4所示為設置於記憶體陣列基本單位11內之構成。作用區域10-1自控制電路(位址、指令、時序控制器)6、資料控制電路(資料I/O、資料屏蔽)7側來看為較遠側，作用區域10-2為較近側。
圖9、圖10係分別說明圖8構成中WRITE動作與READ動作之時序圖。如圖9所示，WRITE指令係在不空置時間而連續輸入之連續WRITE中，從最初之WRITE指令(CMD)，同步於2時脈週期之上升與下降邊緣，對應8行之8位元資料BL0-BL7被串列輸入至資料端子，在γ之控制延遲下，將8位元資料BL0-BL7作為並行資料，經由讀寫匯流排 (RWBS)，供給至記憶體陣列基本單位11之寫入放大器(圖2之WRITE AMP)。接著，在控制延遲後續之選擇時間內，連接於所選擇之字元線，且向連接於所選擇之8行位元線之記憶體單元進行BL0-BL7之8位元資料之寫入。
圖9例中，選擇時間α為3時脈週期。在對應前一次之WRITE指令(CMD)而串列輸入之8位元資料後，將對應下一WRITE指令(CMD)之8位元資料從資料端子串列輸入。遠端之作用區域10-1之控制延遲比近端之作用區域10-2之控制延遲更長。另，圖9左側之管線1(Pipeline1)係表示控制延遲、及其後之選擇時間之處理在1段管線進行。
如圖10所示，READ指令不空置時間而連續輸入之連續READ時，係從輸入READ指令(CMD)，經過延遲時間θ後，將8位元資料同步於時脈之上升與下降邊緣而自資料端子輸出。
圖10左側之管線1(Pipeline 1)表示控制延遲與選擇時間，管線2(Pipeline 2)表示輸出延遲與串列位元資料之輸出。如案例(case)1所示，遠端之作用區域10-1之控制延遲、輸出延遲之任一者均比作為案例(case)2所示之近端之作用區域10-2之控制延遲、輸出延遲長。
如上所述，專利文獻1中，為高效讀出資料並進行寫入，而著眼於延遲路徑之延遲時間，並縮短平均延遲時間。
然而，僅縮短平均延遲時間無法縮短記憶體存取本身之週期。此外亦不能充分削減功率。
因此，本發明之目的在於提供一種具備可降低功率與縮短記憶體存取之記憶體陣列的半導體裝置。
本發明係為解決上述問題之至少一個，而完成以下概略之構成(但，並非限定於此)。
根據本發明，提供一種半導體裝置，其包含複數個基本單位之具備複數個可寫入及讀出之記憶體單元之記憶體陣列，且具備：第1匯流排，其係對複數個上述基本單位共通地設置，進行位址訊號/控制訊號之傳送；及第2匯流排，其係對複數個上述基本單位共通地設置，進行寫入資料與讀出資料之傳送；上述第1匯流排具備作為管線暫存器而發揮功能之至少一個第1緩衝電路；上述第2匯流排具備作為管線暫存器而發揮功能之至少一個第2緩衝電路；且該半導體裝置具備：第1控制電路，其係從上述第1匯流排之一端，將位址/控制訊號以從相對於上述一端為面向遠端側之基本單位至相對於上述一端為面向近端側之基本單位之順序而依序送出；及第2控制電路，其係在寫入時，從上述第2匯流排上之一端，將資料訊號以從相對於上述一端為面向遠端側之基本單位至相對於上述一端為面向近端側之基本單位之順序而 依序送出；且自上述第2匯流排傳送至複數個上述基本單位之各者之寫入資料被寫入複數個上述基本單位之各者；在讀出時，來自複數個上述基本單位之各者之讀出資料係經由上述第2匯流排，以從上述近端側之基本單位至上述遠端側之基本單位之順序到達上述第2控制電路，而由上述第2控制電路輸出上述到達之讀出資料。
根據本發明，可實現一種具備維持資料效率，且可降低消耗電力之記憶體陣列的半導體裝置。
以下，對用以實施本發明之較好之形態加以說明。
本發明主要特徵係以下概略之構成(但，並不限定於此)。
(1)相對來自位址、指令控制電路之位址、指令匯流排、及來自資料控制電路之IO線(讀寫匯流排)等，插入管線暫存器，並分割記憶單元陣列之構成。
(2)以可將管線暫存器之有效、無效對應記憶體動作樣式來轉換，變更記憶單元陣列之基本單位之方式構成。
(3)在每個經分割之記憶單元陣列之基本單位中，使存取、延遲及指令輸入之間隔β(tRRD)可變。
(4)相對IO線、控制線，並行選擇記憶單元陣列，可進行資料輸出入。
(5)使相對IO線、控制線並行選擇記憶單元陣列時之選 擇數匹配動作樣式可變。又，使位址之分配可變。
根據若干個較好之形態，具有複數個可寫入及讀出之記憶體單元之記憶體陣列包含複數個基本單位(11)，且具備：第1匯流排(位址、指令匯流排)，其係相對複數個上述基本單位共通地設置，進行位址訊號/控制訊號之傳送；及第2匯流排(RWBS)，其係相對複數個上述基本單位(11)而共通地設置，進行寫入資料與讀出資料之傳送。上述第1匯流排具備作為管線暫存器而發揮功能之至少一個第1緩衝電路(13A)。上述第2匯流排具備作為管線暫存器而發揮功能之至少一個第2緩衝電路(13B)。進而具備：第1控制電路(6)，其係從上述第1匯流排之一端，將位址/控制訊號以從相對上述一端為面向遠端側之基本單位至相對上述一端為面向近端側之基本單位之順序，而依序送出；及第2控制電路(7)，其係在資料寫入時，從上述第2匯流排(RWBS)上之一端，將資料訊號以從相對上述一端為面向遠端側之基本單位至相對上述一端為面向近端側之基本單位之順序，而依序送出。從上述第2匯流排(RWBS)傳送至複數個上述基本單位之各者之寫入資料被寫入複數個上述基本單位之各者。又，資料讀出時，來自複數個上述基本單位之各者之讀出資料係經由上述第2匯流排，以上述近端側之基本單位至上述遠端側之基本單位之順序到達上述第2控制電路，且在上述第2控制電路(7)中輸出上述所到達之讀出資料。根據若干個較好之形態，可行的是，於上述第1匯流排(位址、指令匯流排)中，在距離第1控制電路(6) 位於遠端側之上述基本單位與位於近端側之上述基本單位之間，具備至少一個第1緩衝電路(13A)，且於上述第2匯流排(RWBS)中，在距離上述第2控制電路(7)位於遠端側之上述基本單位與位於近端側之上述基本單位之間，具備至少一個第2緩衝電路(13B)之構成。或在上述第1匯流排(位址、指令匯流排)中鄰接之基本單位之間具備第1緩衝電路(13A)，在上述第2匯流排(RWBS)中鄰接之基本單位之間具備第2緩衝電路(13B)之構成。
根據若干個較好之形態，上述記憶體陣列包含第1至第N個基本單位(11)(其中，N為2以上之正整數)；上述第1匯流排(位址、指令匯流排)在(N-1)對之鄰接之上述基本單位之間，具備(N-1)個第1緩衝電路(13A)；上述第2匯流排(RWBS)，在將對應突發長度為M×N(其中，M為1以上之特定之正整數)之M×N位元資料串列輸出入之每個資料端子上，具有並行之M條資料線，且在(N-1)對鄰接之上述基本單位之間具備(N-1)個第2緩衝電路(13B)。上述第1控制電路(6)係以上述第1至第N個基本單位中面向最遠端之基本單位之位址/控制訊號至面向最近端之基本單位之位址/控制訊號之順序，將其於每週期依序送出至上述第1匯流排。在資料寫入時，上述第2控制電路(7)係將自上述一個資料端子串列輸入之M×N個位元資料，以從上述第1至第N個基本單位中為面向最遠端之基本單位之資料至為面向最近端之基本單位之資料之順序，於每週期按每M位元依序並行地送出至上述第2匯流排(RWBS)之上述M條資料線(藉 由將對應突發長度M×N之M×N位元資料按每M位元依序傳送至不同之N個基本單位並儲存之構成，上述第2匯流排(RWBS)之資料線的條數為M條)。從上述第2匯流排(RWBS)傳送至上述第1至第N個基本單位(11)之各者之M位元資料被寫入上述第1至第N個基本單位之各者之M行。又，在資料讀出時，從上述第1至第N個基本單位之各者之M行讀出之M位元資料係經上述第2匯流排(RWBS)並行傳送，且以從上述最近端之基本單位之M位元資料至從上述最遠端之基本單位之M位元資料之順序，依序到達上述第2控制電路，上述第2控制電路(8)從上述資料端子將M×N位元資料串列輸出。
根據若干個較好之形態，可為拉長管線暫存器之間隔，使複數個不同之突發長度最適化之構成。上述第1匯流排在複數對鄰接之上述基本單位之各對之間，具備第1緩衝電路(13A)；上述第2匯流排在複數對鄰接之上述基本單位之各對之間，具備第2緩衝電路(13B)；複數個上述第1緩衝電路與複數個上述第2緩衝電路中至少1對上述第1緩衝電路與上述第2緩衝電路係作為管線暫存器而發揮功能，而其餘之上述第1緩衝電路與上述第2緩衝電路之管線暫存器將無效化，且可對應不同之複數之突發長度。
根據一種較好之形態，更詳細而言，例如，可行的是，上述記憶體陣列包含第1至第N個基本單位(其中，N=2ˆK，K為2以上之特定之正整數)；上述第1匯流排在(N-1)對之鄰接之上述基本單位之間，具備(N-1)個第1緩衝電路 (13A)；上述第2匯流排(RWBS)在將對應突發長度之K個位元資料串列輸出入之每個資料端子上，具有並行之M條(其中，M係2以上之特定之正整數)資料線，且於(N-1)對之鄰接之上述基本單位之間，具備(N-1)個第2緩衝電路(13B)；突發長度為M×N時，(N-1)個上述第1及第2緩衝電路係作為管線暫存器發揮功能；突發長度為M×(N/(2ˆL))(其中，L為1以上K以下之特定整數，ˆ為乘冪演算子)時，將鄰接之2ˆ(K-1)個基本單位集中於1個組，鄰接之組間之第1及第2緩衝電路係作為管線暫存器而發揮功能，其餘之第1及第2緩衝電路，其管線暫存器功能係設為無效。
根據若干個較好之形態，具備複數個第3緩衝電路(13C)，該等係對應複數個上述基本單位(11)之各者而設置，且接收傳送至上述第1匯流排之位址/控制訊號，並將其供給至上述基本單位。
根據若干個較好之形態，其係關於：第1期間，其係與包含相對寫入、讀出存取而向上述第1匯流排之位址/指令之傳送週期、及寫入存取中向上述第2匯流排之寫入資料之傳送週期之控制延遲(γ)對應；與第2期間，其係與上述記憶單元陣列之上述基本單位中，進行對所選擇之記憶體單元之資料之寫入、或從所選擇之記憶體單元之讀出之選擇時間(α)對應；上述第1期間對應管線控制而包含複數個週期，且具有上述第2期間以上之長度。
根據若干個較好之形態，在讀出存取中，繼上述選擇時間後從上述各基本單位讀出之資料經上述第2匯流排傳 送，直至到達上述第2控制電路之輸出延遲(γ)所對應之第3期間，係對應管線控制，包含複數個週期，並具有與上述選擇時間(α)對應之上述第2期間以上之長度。
根據若干個較好之形態，上述第1期間與上述第3期間皆具有與上述第2期間相同之長度。
根據若干個較好之形態，連續輸入之複數個指令所對應之上述第1期間及第2期間、或上述第1至第3期間係作為指令間之管線控制之單位。
根據若干個較好形態中之一種，具備將上述基本單位作為子組，包含複數個子組之組(15)，並對上述複數個子組進行複數次存取。
根據若干個較好形態中之一種，上述第2匯流排具備：寫入專用匯流排(WBS：16)，其係從上述第2控制電路將寫入資料傳送至上述複數個基本單位；及讀出專用匯流排(RBS：17)，其係將來自上述複數個基本單位之讀出資料傳送至上述第2控制電路(7)。上述寫入專用匯流排(WBS：16)具備至少一個上述第2緩衝電路(13B)，且上述讀出專用匯流排(RBS：17)具備至少一個上述第2緩衝電路(13B)。
首先對較好之形態之基本原理之一加以說明。另，以下為便於說明本發明之基本原理，而適當對比上述相關技術、專利文獻1等並加以說明。
藉由對上述記憶體陣列之基本單位之分割或記憶體之大容量化，而增加接受控制電路(位址、指令、時序控制器)或資料控制電路(資料I/O、資料屏蔽)之控制之記憶單元陣 列的數目，進而，亦使控制訊號之配線長、或資料傳送用之讀寫匯流排(RWBS)之配線變長。因此，促進了選擇時間tRC(α)之期間的縮短，但未縮短控制延遲、輸出延遲(γ)之期間，在高性能化或大容量化中，縮短α之期間中，γ之期間所占比例變大。
即，記憶單元陣列內之資料訊號、控制訊號之傳送時間(讀寫匯流排或控制訊號線之延遲期間γ)所占比例變大。
尤其，在重視對記憶體進行存取之ROW週期時間tRC(α)之高速化(縮短)之高速記憶體中，與記憶體單元之字元線或位元線、記憶體單元之選擇此類記憶體動作本身之延遲(α)為支配項相對，可見上述之控制延遲、輸出延遲(γ)變大。
因此，為將自外部輸入之資料以讀寫匯流排(RWBS)高效傳送並寫入記憶體單元，及將自記憶體單元讀出之資料傳送至讀寫匯流排(RWBS)並高效讀出，而有必要使訊號傳送之高速化與低消耗電力化兩者並立。
根據一種較好之形態，而著眼於功率延遲積(=P×Td)。雖然上述功率P係以n×c×f×V 2
(其中，n為元件數，c為容量，f為動作頻率，V為動作電源電壓)來決定，但若對應控制延遲、輸出延遲等延遲(γ)(=延遲1)、選擇時間(α)等延遲(=延遲2)而分割表示，則功率延遲積P×Td係如下述公式(3)所示。
公式(3)中，添字1係表示延遲1(控制延遲、輸出延遲之γ)之元件數n、容量c、動作頻率f、動作電源電壓V，添字2係表示延遲2(選擇時間α)之元件數n、容量c、動作頻率f、動作電源電壓V。
為降低功率，若考察可取捨項，則在自系統而視之資料效率之點上，無法削減從記憶體輸出之資料數、及輸入至記憶體之資料數。
控制延遲、輸出延遲γ係在READ動作中，從CMD(READ指令)輸入至將位址、指令施加於記憶體陣列基本單位11之延遲(控制延遲)，或接收從記憶體陣列基本單位11傳送至讀寫匯流排(RWBS)之並行資料之資料控制電路係將該等資料轉換成串列資料並從資料端子輸出之延遲(輸出延遲)。自半導體記憶體讀出之位元資料之數由於與突發長度對應，故未改變。
從半導體記憶體開始輸出資料，若半導體記憶體外部之資料匯流排(例如圖9之匯流排9)被資料占滿(即，資料匯流排中連續之各時脈週期被資料占滿，不存在無資料之時脈週期之情形)，則被稱為外部資料速率(資料傳送速度)之資料效率係以週期α決定。
藉由使得可忽略對半導體記憶體進行存取(例如READ存取)之系統側最初之存取中出現之讀出延遲造成影響之控制延遲、輸出延遲γ之期間，為削減電力，可利用取捨關係。
即，不僅將資料效率單著眼於相對動作頻率之資料數之 資料寫入，亦著眼於消耗電力之項目，且著眼於功率延遲積P×Td。為無損資料而有效率地削減消耗電力，可在控制延遲、輸出延遲γ之延遲時間Td、與該消耗電力項目之延遲1之成分中利用取捨關係，故關於延遲1，藉由減小n1×c1×f1×V1 2之功率項中之f1或V1，可削減功率。
又，功率P與延遲時間Td為矛盾項。因此，將功率P減半之情形下，有必要設法使延遲時間Td不變成2倍以上。
另一方面，決定記憶體單元之資料之輸出入數之延遲2(選擇時間α)要求特定或較小之記憶單元陣列之構成。
上述相關技術中，例如於圖6、圖7中，作為動作規格顯示有資料端子(DQ)為36條，突發長度BL=4(資料線數=144)之構成、與時序動作之例。圖8、圖9、及圖10中顯示資料端子(DQ)數為36，突發長度BL=8(資料線數=288)之構成、與時序動作。
圖9所示之例中，在傳送WRITE時之控制訊號、資料訊號、屏蔽訊號時，1週期程度之延遲時間(γ)、或對作用區域10-1(CASE1)、或10-2(CASE2)寫入資料之選擇時間上，要花費2週期程度之延遲時間。根據圖8之控制電路6、7，α係被分配成3週期。另一方面，突發長度=8，且資料輸入需4週期，故β為4週期。
如圖10所示之例，在READ時，控制延遲γ被分配1個週期，用以輸出讀入資料之輸出延遲γ亦被分配1個週期。該情形下，α、β、θ同為4週期。
上述相關技術之專利文獻1(日本特表2008-500668號公 報)提供一種為高效讀出資料且實施寫入而著眼於延遲路徑之延遲時間，縮短平均延遲之方法。然而，僅縮短平均延遲之方法無法縮短記憶體本身之週期。此外，縮短平均延遲之方法，對功率之削減亦不充分。
再者，相關技術中，在對記憶體陣列之遠端之作用區域進行存取之情形、與對近端之作用區域進行存取之情形中，資料傳送之IO線即讀寫匯流排(RWBS)之充放電電流之消耗電流無差異。
若縮短記憶單元陣列之ROW週期時間tRC(選擇時間α)，則會增加可對記憶單元陣列進行讀或寫之資料數，但如上所述，相對α之控制訊號、資料訊號之延遲γ所占比例變大。
根據本發明，利用α與γ之取捨關係，將管線控制導入γ之延遲控制。即，將匯流排(複數個位元)以管線暫存器進行分割，且以管線進行所分割之複數個區間之訊號傳送。2段管線之情形下，被分割成管線暫存器前段之匯流排、與後段之匯流排，且在第1週期中，將第1資料群送出至前段匯流排，繼而在第2週期中，將第2資料群送出至前段匯流排，而第1資料群係傳送至管線暫存器之輸出之後段匯流排。藉由此種構成，可緩和大約1段管線之時間(時序富餘)，且可降低並行傳送用資料線之條數，可提供一種資料效率不下降，謀求低耗電化之記憶體陣列之構成。再者，可提供一種實現可讀、寫之資料數增加之記憶體陣列之構成。具體而言，根據本發明，將向記憶體陣列之控制 訊號、資料訊號之傳送(控制延遲γ)、及從記憶體陣列之資料訊號之傳送(輸出延遲γ)以複數個週期構成，且在各週期單位中以管線控制該傳送。即，根據本發明，可至少將1個管線暫存器(緩衝器)導入傳送控制訊號、資料訊號之匯流排，且於被管線暫存器分離之前段匯流排、與管線暫存器輸出側之後端匯流排上，並存同一週期之不同資料。其結果，可在不降低控制訊號、資料訊號之傳送效率下，緩和大約1段管線之時間(時序富餘)。
又，根據本發明，對於管線化之資料訊號(控制訊號)之匯流排，藉由複數選擇管線各段所對應之記憶體陣列基本單位之作用區域，可對應能對記憶單元陣列進行讀、寫之資料數之增加。
與之相對，相關技術中，不使控制訊號、資料訊號之傳送(控制延遲、輸出延遲γ)管線化，如圖5、圖6、圖9、圖10之例，γ為1週期。即，並行資料係以1時脈週期並行傳送至讀寫匯流排(RWBS)上。
若不採用管線構成，而採用將讀、寫資料並行傳送至讀寫匯流排(RWBS)上之相關技術，則令可讀、寫之資料數相同之情形下，根據本發明，藉由導入管線控制，可將傳送上述資料之匯流排條數(讀寫匯流排(RWBS)之資料線條數)削減至管線段數分之1。藉此，根據本發明可謀求不降低資料效率而實現低耗電化。
此外，根據本發明，藉由完全分離γ與α，縮短決定記憶體週期之α，並縮短週期。與之相對，相關技術中，如圖 5、圖7、圖9、圖10所示，γ係包含於α，且未被分離。
更詳細而言，根據若干個較好之形態，在資料傳送用IO線之讀寫匯流排(RWBS)中，在管線控制之1條資料線上將複數個位元資料(例如BL0、BL2)串列地依序傳送。在先前之週期中送出至讀寫匯流排(RWBS)之資料BL0係到達管線暫存器，且在下個週期內被傳送至連接於管線暫存器之輸出之資料線，並將BL0之下個資料即BL2傳送至管線暫存器前段之資料線。同樣地，於讀寫匯流排(RWBS)之另一條資料線上，分別同步傳送上述1條資料線上之資料(例如BL0、BL2)，且串列傳送複數個位元資料(例如BL1、BL3)。
例如在WRITE時，利用管線，在讀寫匯流排(RWBS)資料線上將讀寫資料，從距資料控制電路最遠端之記憶體陣列基本單位之作用區域，按序傳送至近端側之記憶體陣列基本單位之作用區域。
作為一例，面向最遠端之記憶陣列基本單位之作用區域之資料(例如BL0)係最早從資料控制電路送出至1條資料線上，且面向最近端之記憶體陣列基本單位之作用區域之資料(例如BL2)係最後從資料控制電路送出至上述1個資料線上。讀寫匯流排(RWBS)之另一資料線上，亦分別同步進行上述資料線上之資料(例如BL0、BL2)之傳送，且複數個位元資料(例如BL1、BL3)係被串列傳送。繼而，在選擇時間(α)內，將遠端側之記憶體陣列基本單位中，從讀寫匯流排(RWBS)上之管線暫存器並行送出之資料(BL0、 BL1)、及最近端之記憶體陣列基本單位中，從資料控制電路並行送出至讀寫匯流排(RWBS)之資料(BL1、BL3)於各者之作用區域內寫入記憶體單元。
另一方面，在READ時，從最近端之記憶體陣列基本單位之作用區域讀出之資料係首先被傳送至讀寫匯流排(RWBS)之1條資料線上，且最早到達資料控制電路，而從最遠端之記憶體陣列基本單位之作用區域讀出之資料係被傳送於相同之資料線上，且最後到達資料控制電路。
藉由該構成，根據本發明，可削減讀寫匯流排(RWBS)之資料線之條數。例如圖6之構成中，相對資料端子=36條，突發長度BL=4之構成，讀寫匯流排(RWBS)之資料線條數為36×4=144條。
與之相對，若根據本發明之一態樣，相對資料端子為36條，突發長度BL=4之構成，作為讀寫匯流排(RWBS)之資料線條數必須為36×2=72條。即，根據本發明之一態樣，資料線之條數可減半。藉由減半資料線條數，利用資料線之充放電來削減所消耗之電力。
關於對記憶體陣列基本單位傳送控制訊號之路徑亦同樣地具備管線暫存器，且進行管線控制。
如上所述，專利文獻1之揭示係藉由縮短平均延遲時間，增加使用之資料數者。即，藉由削減平均延遲時間θ，來削減可從指令(CMD)輸入到下一個指令(CMD)輸入之時間β。
與之相對，根據本發明，藉由利用延遲時間θ(延遲1之γ) 與功率之取捨關係，謀求維持或削減選擇時間(α)之週期數，且一面增加使用之資料數，一面削減功率。藉由將資料串列傳送至對記憶體陣列基本單位進行資料輸出入之讀寫匯流排(RWDB)上，可不減少記憶體陣列中進行讀、寫之資料數，且不減少讀寫匯流排(RWDB)之資料線(IO線)之條數。相反，在資料線條數與既存資料線之條數相同之情形，可提供可讀、寫更多資料之構成。例如圖6之構成(×36×BL4=144)中，適用本發明之情形，可實現×36×BL8=288之資料之讀、寫。
再者，根據本發明，對遠端之作用區域進行存取之情形，及對近端之作用區域進行存取之情形中，由於可降低資料訊號傳送時所產生之充放電電流，故可謀求降低電流消耗。這是因為在傳送資料之IO線(資料線)上，藉由於記憶體陣列基本單位之間具備管線暫存器(緩衝器)，資料線被分割，若以資料控制電路之1個驅動器來驅動被分割資料線即可。關於位址/指令訊號等之控制訊號，同樣傳送控制訊號之控制線亦在記憶體陣列基本單位間具備管線暫存器(緩衝器)，且被分割。
與之相對，圖6等相關技術中，資料控制電路之一個驅動器係驅動從近端伸展至遠端之共通資料線，藉由記憶體容量之增大等來增加負載，並相應增加驅動器之電流驅動能力，從而使資料傳送時產生之充放電電流增加。位址/指令等控制訊號亦具有同樣問題。
再者，根據本發明，藉由降低傳送至記憶體陣列之控制 訊號、資料訊號之驅動電壓(振幅)，來削減電力消耗。以下對數個實施形態加以說明。
<實施形態1>
圖11係說明本發明之實施形態1之構成之圖。圖11中，與圖6、圖8等同一或同等之要件係附註同一之參照符號。以下主要說明與圖6之關聯技術之不同點。
分割成適用於同步於時脈之管線構成之複數個陣列(基本單位11)，且將位址、指令、時序訊號等控制訊號、與資料傳送用之IO線之讀寫匯流排(RWBS)上之資料訊號以時脈訊號CLK之週期為基準進行分割，並對控制訊號、資料訊號之傳送進行管線控制。如圖11所示，對應記憶體陣列之基本單位11，具備：雙向緩衝器(位址/指令、緩衝器)13C，其連接於位址/指令匯流排；及位址、指令、子控制器12，其接收位址/指令、緩衝器13C之輸出(位址、指令、時序訊號)，並控制記憶體陣列之基本單位11。進而具備：緩衝器13A，其係作為插入傳送位址/指令等控制訊號之位址、指令匯流排(ADDRESS/CMD BUS)之管線暫存器而發揮功能；及緩衝器13B，其係作為插入讀寫匯流排(RWBS)之管線暫存器而發揮功能。位址、指令、子控制器12係接收位址/指令、緩衝器13C所保持之位址/指令，並輸出至記憶體陣列基本單位11。輸入連接於位址、指令匯流排(ADDRESS/CMD BUS)之緩衝器13C之輸出係連接於位址、指令、子控制器12之輸出，並鎖存位址/指令。自位址、指令、子控制器12輸出之X位址(行位址)與 控制訊號係輸入ROW系之控制器與X解碼器(CTRL、XDEC)。
控制電路(位址、指令、時序控制器)6係與圖6、圖8相同，接收來自內部時脈、位址、指令產生部8之位址、指令、及內部時脈訊號，並將位址、指令、時序訊號輸出至位址、指令匯流排(ADDRESS/CMD BUS)。另，圖11之例中，各緩衝器13雖為雙向緩衝器(參照圖31(A))，但在例如將緩衝器13C等作為單方向性之緩衝器而構成之情形，如圖31(B)所示之構成亦可。
緩衝器13A、13B係如圖31(A)所示，在雙向資料緩衝器13A中具備3態緩衝電路131，其係在WRITE Enable+位址空間選擇邏輯為活性狀態(作用)時(WRITE Enable為活性狀態，且位址空間選擇邏輯為活性狀態時)，使RWBS130之WRITE資料之資訊通過RWBS134，在WRITE Enable+位址空間選擇邏輯為非活性狀態時(即，WRITE Enable為非活性狀態，及/或，位址空間選擇邏輯為非活性狀態時)，成關閉狀態(Hi-Z)；及3態緩衝電路131，其係在READ Enable+位址空間選擇邏輯為活性狀態(READ Enable為活性狀態，且位址空間選擇邏輯為活性狀態時)時，使RWBS134之READ資料通過RWBS130側，在READ Enable+位址空間選擇邏輯為非活性狀態時(即，READ Enable為非活性狀態，及/或，位址空間選擇邏輯為非活性狀態時)，成關閉狀態(Hi-Z)。緩衝電路131之輸出係連接於鎖存電路133。鎖存電路133具備2個轉換器，一方之轉換器係將另
一方之轉換器之輸出作為輸入，輸出係連接於另一方之轉換器之輸入。WRITE Enable係在WRITE時被活性化，位址訊號在對應連接於RWBS134側之記憶體陣列基本單位之情形，位置空間選擇邏輯發揮作用。WRITE Enable或位址空間選擇邏輯係例如同步於規定週期之記憶體CLK並活性化。READ Enable係在READ時活性化，位址訊號在對應連接於RWBS134側之記憶體陣列基本單位之情形，位址空間選擇邏輯係發揮作用。READ Enable或位址空間選擇邏輯係同步於規定週期之記憶體CLK並活性化。
另，圖26之實施形態4中，相對幾組緩衝器13A、13B，藉由將READ Enable+位址空間選擇邏輯、WRITE Enable+位址空間選擇邏輯固定化為非活性狀態，使該緩衝器13A、13B之管線控制(管線暫存器)功能無效化亦可。
如圖31(B)所示，緩衝器13B具備3態緩衝電路135，其在Enable+位址空間選擇邏輯之訊號為活性(作用)時，輸出ADDRESS/CMD BUS137之位址/指令，且在Enable+位址空間選擇邏輯為非活性狀態時，成關閉狀態(Hi-Z)。緩衝電路135之輸出係連接於鎖存電路136。鎖存電路136係具備2個轉換器，一方之轉換器係將另一方之轉換器之輸出作為輸入，輸出係連接於另一方之轉換器之輸入。Enable係在存取時被活性化，緩衝電路135在對應存取對象之記憶體陣列基本單位之情形，輸入該緩衝電路135之ENABLE+位址空間選擇邏輯發揮作用。
圖11中，資料端子(連接於內部資料匯流排9之端子)數為 36條，突發長度BL=4，讀寫匯流排(RWBS)具有36×2=72條雙向資料匯流排。延長圖下側之記憶體陣列基本端子11之讀寫匯流排(RWBS)係經由緩衝器13B而延長於圖11上側之記憶體陣列基本端子11。對應突發長度=4之4行資料BL~BL3中BL0、BL1之2位元資料係比BL2、BL3更早從資料控制電路7並聯輸出至讀寫匯流排(RWBS)之2條資料線上，且被緩衝器13B鎖存後傳達至作用區域10-1。BL0、BL1之2位元資料在被鎖存於緩衝器13B時，BL2、BL3之2位元資料係從資料控制電路7輸出至先前BL0、BL1所傳至之2條資料線上，並從資料控制電路7輸出，傳達至作用區域10-2。另，之後被傳送至讀寫匯流排(RWBS)之2位元上之BL2/3資料係未被緩衝器13B鎖存，故不被傳達至圖11之上側之記憶體陣列基本端子11之作用區域10-1。
圖35係顯示緩衝器13A、13B、13C、與記憶體陣列單位之構成例之圖。另，記憶體陣列基本單位11係與圖4為相同構成，具備行解碼器3。位址、指令匯流排上之位址訊號係從緩衝器13C輸入至列解碼器(XDEC)，且Y位址係被輸入至行解碼器(YDEC)。位址、指令匯流排之控制訊號(指令訊號)係從緩衝器13C輸入至控制電路(CTRL)。讀寫匯流排(RWBS)係連接於資料放大器/寫入放大器5，且經由主IO線、局部IO線，並經由被來自YDEC之行選擇訊號接通之Y開關，連接至所選行之感測放大器。另，圖35中，相對最近端之記憶體陣列基本單位11，圖下側之緩衝器13A、13B係控制電路7、資料控制電路6，相對最遠端之 記憶體陣列基本單位11，圖上側之緩衝器13A、13B係作為匯流排之終端電路。
圖12係說明圖11之寫入動作之時序動作圖。圖13係說明圖11之讀取動作圖。圖11中，36條資料端子(DQ)各端子係對應突發長度=4，以雙倍資料傳輸率串列被輸入BL0-BL3之4位元資料。
控制作用區域10-1、10-2之位址訊號、控制訊號、時序訊號、與寫入至作用區域10-1、10-2之資料(BL0/1、BL2/3)係在2週期(γ期間中)以內，自控制電路6及資料控制電路7傳送。此時，以將BL0/BL1之資料寫入作用區域10-1，將BL2/3之資料寫入作用區域10-2之方式進行分配。
控制記憶體陣列基本單位11之作用區域10-1、10-2之ROW位址可在作用區域10-1、10-2中為共通者，亦可不同。
相關技術(圖7、圖9)中，雖然用於傳送控制訊號或資料訊號之期間γ為1個週期，但如圖12所示，在本實施形態中，亦可使用於傳送控制訊號或資料訊號之期間γ為2個週期。向作用區域10-1傳送之控制訊號、資料訊號之延遲γ(10-1控制延遲)為2週期，向作用區域10-2傳送之控制訊號、資料訊號之延遲γ(10-2控制延遲)比10-1控制延遲要短。
子控制器12係藉由接收控制電路6中產生之時序訊號，產生新時序訊號或修正時序訊號，來產生ROW週期時間tRC之期間α，進而藉由以緩衝器13C等保持資訊，從而保 障期間α中對記憶體陣列基本單位11之記憶體單元之寫入動作。
如圖12所示，在本實施形態之ROW週期時間tRC之期間α(=2週期)內，將突發長度=4之串列輸入之寫入資料(BL0-BL3)中BL0、BL1之資料並行寫入作用區域10-1，且將BL2、BL3之資料並行寫入作用區域10-2。
在READ時，如圖13所示，作用區域10-1之控制延遲、輸出延遲γ任一者皆為2週期，作用區域10-2之控制延遲、輸出延遲比作用區域10-1之控制延遲、輸出延遲要短。以選擇時間α(2週期)自作用區域10-1讀出BL0/1之2位元資料，且自作用區域10-2讀出BL2/3之2位元資料。輸出延遲γ中，來自作用區域10-2之BL2/3之2位元資料係以1週期到達資料控制電路7。來自作用區域10-1之BL0/1之2位元資料係經由緩衝器13C，以2週期且較BL2/3之2位元資料更晚到達資料控制電路7。資料控制電路7係將BL2、BL3、BL0、BL1之並行之4位元資料轉換成串列之4位元，且以2週期(雙倍資料傳輸率)從資料端子輸出。在整體中，自36條資料端子輸出串列4位元之讀出資料。自CMD(READ)輸入到最初之位元資料BL2輸出之週期為5(延遲時間θ)。
WRITE、READ皆以遠端之記憶體單元之特性來決定控制延遲/輸出延遲，且連續指令之投入間隔(CMD to CMD期間β)為2週期，作用區域之選擇時間α為2週期。
圖14係說明圖11之實施形態1中其他寫入動作例之時序圖。對應緩衝串長度=4，行BL0~BL3之4位元資料之串列 輸入須為2週期。BL0、BL1係在相同時間點上開始對作用區域10-1傳送控制訊號、資料訊號。
先前成對之BL0/BL1資料係從資料控制電路7通過讀寫匯流排(RWBS)經由緩衝器13B以2個週期(2段管線)傳送(10-1控制延遲)向作用區域10-1。若BL0/BL1資料後串列輸入之BL2/BL3資料成對，則開始向作用區域10-2傳送控制訊號、資料訊號。BL2/BL3資料係從資料控制電路7通過讀寫匯流排(RWBS)傳送(10-2控制延遲)向作用區域10-2。
控制延遲γ中，以2段管線構成(pipeline/pipeline2)傳送控制訊號及資料訊號。
分別傳送於位址、指令匯流排、讀寫匯流排(RWBS)上，向作用區域10-1輸入控制訊號、資料訊號之緩衝器13A、13B之輸出、與自控制電路6、7傳送向位址、指令匯流排、讀寫匯流排(RWBS)上，面向作用區域10-2之控制訊號、資料訊號之輸出係在時序上重疊。位址/指令等之控制訊號係被輸入緩衝器13C，且在控制器XDEC電路上選擇記憶體陣列之作用區域10-1、10-2。
以2段管線(Pipeline1/Pipeline2)將BL0/1資料傳送至作用區域10-1。此外，以Pipeline2所對應之1段管線(Pipeline2)將BL2/3資料傳達至作用區域10-2後，藉由第3段管線(Pipeline3)將資料寫入實際記憶單元陣列之作用區域10-1、10-2(ROW週期時間tRC：α)。
圖15係顯示圖11之實施形態1之其他讀取動作例之時序圖。輸入CMD(READ指令)之情形，來自控制電路6，且面 向作用區域10-1、10-2之控制訊號(指令)/位址訊號係在位址/指令匯流排上經由緩衝器13A，被控制延遲γ之2段管線(pipeline1/pipeline2)傳送。
另，圖15中，雖然來自控制電路6之控制訊號(指令)/位址訊號係作為面向作用區域10-1、10-2之各個訊號(10-1控制延遲、10-2控制延遲)而表現，但作為共通訊號傳送亦可。共通訊號從消耗電力之觀點來看效率較好。
將來自控制電路6之控制訊號(指令)/位址訊號作為作用區域10-1與10-2之共通訊號之情形下，於第1週期內，從控制電路6輸出至位址、指令匯流排上之控制訊號(指令)/位址訊號係經由緩衝器13A，於第2週期內傳送至作用區域10-1。在該第2週期中，控制電路6係保持與第1週期相同之控制訊號(指令)/位址訊號，且輸出至位址、指令匯流排上，並傳送至作用區域10-2。因要在第2週期中亦保持相同訊號(在第1週期內High/Low之情形下保持High/Low)，而不進行充放電轉換，故從消耗電力之觀點來看效率較好。
其後，以第3段管線(pipeline3)於ROW週期時間α之期間內，從記憶單元陣列讀出資料。
在讀出圖14之寫入動作所說明之BL0-3資料之情形，自作用區域10-1有BL0/1資料經由讀寫匯流排(RWBS)之緩衝器13C，以2段管線(pipeline4/5)讀出至資料控制電路7，自作用區域10-2有BL2/3資料經由讀寫匯流排(RWBS)，以1段管線(pipeline4)讀出至資料控制電路7。
自讀寫匯流排率先到達資料控制電路7之BL2/3係按之前BL2、BL3之順序串列輸出，而後BL0/1係以BL0、BL1之順序串列輸出。自CMD輸入到最初之資料BL2輸出之週期數為5(=延遲時間θ)。
另，關於BL0-BL3之輸出順序在向資料端子輸出之階段進行重排亦可。或，不進行重排，作為標準來定義順序亦可。
另，圖14、圖15係省略連續之第2、第3個指令(CMD)之內部動作(未圖示)。
若返回圖12、圖13，則連續輸入指令之情形下，藉由控制訊號、資料訊號之控制延遲(γ)、與ROW週期時間(α)之管線動作，來縮短ROW週期時間(α：選擇時間)之可見週期。即，如圖12所示例中，先前輸入之一個指令(CMD)所對之ROW週期時間(α：選擇時間)、與本次CMD所對之控制訊號與資料訊號之控制延遲(γ)係在時間上重疊(並存於同一時間)，並進行管線動作。如圖13所示例中，先前輸入之一個CMD所對之ROW週期時間(α：選擇時間)、與本次之CMD所對之控制訊號與資料訊號之控制延遲係在時間上重疊(並存於同一時間)，並進行管線動作，且先前輸入之1個CMD所對之輸出延遲(γ)、與本次之CMD所對之ROW週期時間(α：選擇時間)係在時間上重疊(並存於同一時間)，並進行管線動作。
藉由對傳送位址、指令等控制訊號之位址、指令匯流排、及資料訊號傳送用IO線之讀寫匯流排(RWBS)進行管 線控制，將控制訊號與資料訊號之控制延遲(γ)從ROW週期時間(α：選擇時間)分離，且對應管線控制將γ期間分為複數個週期(相關技術：1週期，本實施形態：2週期)，並藉由縮短α之週期，使其與γ之週期數相符(相關技術：3週期，本實施形態：2週期)，從而在隨著時間推移而投入之指令間，進行先前之指令所對應之α與後續之指令γ等在時間上交疊之管線動作。
以上，藉由具備將記憶單元陣列內之控制電路6、7之控制訊號、資料訊號之訊號線以緩衝器(管線暫存器)進行管線化，且將該等訊號線分割為距離控制電路6、資料控制電路7較近之記憶體陣列、及較遠之記憶體陣列並予以控制之子控制器12，並藉由分離控制訊號、資料訊號之延遲(控制延遲、輸出延遲γ)、與ROW週期tRC(α)來縮短α，從而實現避免外部資料之輸出入資料之資料傳輸率下降之記憶單元陣列之構成。
其次，對關於利用取捨關係來削減消耗電力、及關於本實施形態之記憶單元陣列構成中之讀寫匯流排(RWBS)加以說明。
若與關於α、γ、θ之相關技術比較，則如表1所示。圖7(A)、(B)之相關技術中，以控制延遲γ：1週期、選擇時間α：3週期、延遲時間θ：4週期、指令間隔β：3週期作為標準。
實施形態1中，控制延遲、輸出延遲：2週期(=2γ)、選擇時間：2週期(=(2/3)α)、延遲時間=4週期(=(5/4)θ)、指令 間隔=2週期(=(2/3)β)
將圖7(A)、(B)之相關技術之控制延遲γ之功率(電力)設為P=n×c×f1×V2。實施形態1中，控制延遲γ為2週期，雖係相關技術之2倍，但因藉由管線控制，以1週期單位來驅動讀寫匯流排(RWBS)之資料線(因被管線暫存器一分為二，長度為相關技術之1/2，故容量c亦為相關技術資料線容量c之1/2)，故驅動頻率與相關技術相同，為f1。實施形態1之讀寫匯流排(RWBS)中，並行傳送位元資料之資料線條數係相關技術n之1/2，雖然資料線被管線暫存器一分為二後資料線之容量為c/2，但由於存在2段管線，故總容量為(c/2)×2。結果，實施形態1之控制延遲γ之功率P1=(n/2)×(c/2)×2×f1×V2=P/2。即，變為相關技術之1/2。將選擇時間之延遲縮短為(2/3)，且在功率、延遲積特定之情形下，功率變成3/2倍。
WRITE動作中，根據實施形態1與相關技術各者之控制延遲、選擇時間之功率總和之比，實施形態1與相關技術之功率比係如概略之以下所給。
實施形態1/相關技術=(1/2+3/2)/(1+1)=100%
READ動作中，實施形態1與相關技術各者中控制延遲、選擇時間、輸出延遲之功率之總和比為： 實施形態1/相關技術=(1/2+3/2+1/2)/(1+1+1)=83.3%
實施形態1之變化例中，為將自系統而視之情形下可從半導體記憶體輸出入之資料數固定而比較，並使α及β一致。使功率延遲積相同，且可將延遲Td1設定為3γ(3週期)，理想情形下，電力將下降為1/3。控制延遲γ相關之控制電路6、7之動作、或讀寫匯流排(RWBS)中資料輸出入消耗之電力係與相關技術相比成1/3倍。該變化例中，因將ROW週期時間作為α，且使記憶體陣列之動作一致，故該消耗電力係保持相關技術之1倍不變。控制訊號、資料訊號之延遲(控制延遲γ)所消耗之電流與ROW週期時間α所消耗之電流相比，其變大程度不容忽視，在大致相同之情形下，因上述功率延遲積=特定，故所遵循之消耗電力整體之比係在WRITE動作中，為變化例/相關技術=(1/3+1)/(1+1)=66%
在READ動作中，為變化例/相關技術=(1/3+1+1/3)/(1+1+1)=55.5%
實際電路設計較為複雜，雖然以如上所述之簡單計算無法決定消耗電力，但僅使γ之消耗電流減半，整體消耗電流就會變為75%。
藉由本實施形態之記憶單元陣列之構成，可削減消耗電力。γ之消耗電流相對α之消耗電流變得無法忽視，再者，在(γ之消耗電流)>(α之消耗電流)增進之情形下，本發明之效果進一步加強。
其次，實施形態1中，對記憶單元陣列構成中讀寫匯流 排(RWBS)之資料線(IO線)加以說明。藉由分別將BL0/1與BL2/3分配至作用區域10-1、10-2，資料端子×36、突發長度為4(BL0-3)之144資料係可使用72資料程度之資料線(IO線)進行輸出入。與此相對，圖6之相關技術係使用144資料程度之資料線(IO線)自控制電路7進行資料之輸出入。
其在實施形態1中，作為記憶單元陣列之構成係對讀寫匯流排(RWBS)之資料線(IO線)進行管線控制，並分時段進行串列傳送之構成。
因從144條資料線(IO線)減至72條資料線(IO線)於記憶單元陣列內輸出入資料，故作為配線方法，可活用減少之72條資料線(IO線)。例如，可在用於配置資料線(IO線)之配線資源之區域內設置電源配線。
相反，相關技術中，對於最大288條之IO線之構成，根據實施形態1可輸出入576之資料。
<實施形態2>
半導體記憶體一般係在同一晶片內切換複數個動作樣式。繼而，作為實施形態2，顯示×36之突發長度8之說明，且顯示與實施形態1之內部之切換樣式。
圖16係模式性顯示突發長度=8之情形下實施形態2之構成。在突發長度=4之上述實施形態1中，將記憶體陣列之基本單位11一分為二而構成，而如圖16所示，在實施形態2中，記憶體陣列之基本單位11係被一分為四，且分別將行BL0/1、BL2/3、BL4/5、BL6/7分配至作用區域10-1、10-2、10-3、10-4。相對突發長度=8，且資料端子條數=36 條，讀寫匯流排(RWBS)之資料線條數為72條。自控制電路6之位址、指令匯流排連接於資料控制電路7之讀寫匯流排(RWBS)係分別各具備3個緩衝器(管線暫存器)13A、13B，並構成近端至遠端之記憶體陣列之基本單位11所對應之4段管線。
圖17係說明圖16之WRITE動作之時序動作之圖。圖18係說明圖16之READ動作之圖。圖16中，36條資料端子(DQ)之各端子上，根據突發長度=8進行寫入之8行BL0-BL8所對應之8位元資料係以雙倍資料傳輸率(4週期)串列輸入。控制延遲γ係對應4段管線，被分割成4個週期。
控制作用區域10-1之位址訊號、指令訊號(位址、控制訊號、時序訊號)、與寫入作用區域10-1之資料(BL0/1)係在CMD輸入後之第2個時脈週期內，自控制電路6及資料控制電路7輸出至第1個記憶體陣列基本單位所對應之區間之位址、指令緩衝器、讀寫匯流排(RWBS)，且在第3、4、5個時脈內，從第1、第2、第3段之緩衝器13A、B依序傳送至第2、第3、第4個記憶體陣列基本單位之區間之位址、指令緩衝器、讀寫匯流排(RWBS)。10-1控制延遲係從第2個時脈週期至第5個時脈週期之4個週期。
控制作用區域10-2之位址訊號、控制訊號、時序訊號、與寫入作用區域10-2之資料(BL2/3)係在第3個時脈內，自控制電路6及資料控制電路7輸出至第1個記憶體陣列基本單位所對應之區間之位址、指令緩衝器、讀寫匯流排(RWBS)，並在第4、第5個時脈內，從第1、2段緩衝器 13A、B依序傳送至第2、3個記憶體陣列基本單位之區間之位址、指令緩衝器、讀寫匯流排(RWBS)。10-2控制延遲係從第3個時脈週期至第5個時脈週期之3個週期。
控制作用區域10-3之位址訊號、控制訊號、時序訊號、與寫入作用區域10-3之資料(BL4/5)係在第4個時脈內，自控制電路6及資料控制電路7輸出至第1個記憶體陣列基本單位所對應之區間之位址、指令緩衝器、讀寫匯流排(RWBS)，並在第4個時脈內，從第1段之緩衝器13A、B依序傳送至第2個記憶體陣列基本單位之區間之位址、指令緩衝器、讀寫匯流排(RWBS)。10-3控制延遲係從第4個時脈週期至第5個時脈週期之2個週期。
控制作用區域10-4之位址訊號、控制訊號、時序訊號、與寫入作用區域10-4之資料(BL6/7)係在第5個時脈內，自控制電路6及資料控制電路7輸出至第1個記憶體陣列基本單位所對應之區間之位址、指令緩衝器、讀寫匯流排(RWBS)。10-4控制延遲僅係第5個時脈週期之1個週期。
第6至第9時脈週期之4個週期為選擇時間α，4個記憶體陣列基本單位之作用區域10-1、10-2、10-3、10-4上，被並行寫入2位元BL0/BL1、2位元BL2/BL3、2位元BL4/BL5、及2位元BL6/BL7。CMD to CMD期間β為4週期，且在第5時脈週期內，串列輸入下個CMD所對應之8位元串列資料BL0-BL7之最初2位元BL0、BL1。另，控制記憶體陣列基本單位11之作用區域10-1、10-2之ROW位址係在作用區域10-1、10-2中可相同，亦可不同。
相關技術(參考圖7、圖9)中，雖然用於傳送控制訊號或資料訊號之期間γ為1個週期，但如圖17所示，在本實施形態中，使用於傳送控制訊號或資料訊號之期間γ亦可為4個週期。傳送向作用區域10-1、10-2、10-3、10-4之控制訊號、資料訊號之延遲(10-1、10-2、10-3、10-4控制延遲)為4、3、2、1個週期。
本實施形態中，藉由以子控制器12接收控制電路6中產生之時序訊號，且由子控制器12產生新時序訊號或修正時序訊號，來產生ROW週期時間tRC之期間α，進而藉由以緩衝器13C等保持資訊，從而保障期間α中對記憶體陣列基本單位11之記憶體單元之寫入動作。
本實施形態中，在READ時，如圖18所示，面向作用區域10-1之位址訊號、指令訊號(位址、控制訊號、時序訊號)係在第1時脈內，自控制電路6輸出至位址、指令匯流排，且經由3段緩衝器13A，以4個週期傳送至作用區域10-1。面向作用區域10-2之位址訊號、指令訊號係在第2時脈內，自控制電路6輸出至位址、指令匯流排，且經由2段緩衝器13A，自控制電路6以3個週期傳送至作用區域10-2。面向作用區域10-3之位址訊號、指令訊號係在第3時脈內自控制電路6輸出至位址、指令匯流排，且經由3段緩衝器13A，自控制電路6以2個週期傳送至作用區域10-3。面向作用區域10-4之位址訊號、指令訊號係在第4時脈內，自控制電路6輸出至位址、指令匯流排，且傳送至作用區域10-4。
在第5至第8個時脈週期之4週期內，從作用區域10-1~10-4讀出BL0、BL1、BL2、BL3、BL4、BL5、BL6、BL7。
在第9個時脈週期內，來自作用區域10-4之讀出資料BL6、BL7係並行到達資料控制電路7，且在第10個時脈週期內，按資料BL6、BL7之順序串列輸出2位元資料。自作用區域10-3讀出之資料BL4、BL5係經由緩衝器13B在第10個時脈週期內並行到達資料控制電路7，且在第11個時脈週期內，按資料BL4、BL5之順序串列輸出2位元資料。自作用區域10-2讀出之資料BL2、BL3係經由2段緩衝器13B，在第11個時脈週期內，並行到達資料控制電路7，且在第12個時脈週期內按資料BL2、3之順序串列輸出2位元資料。自作用區域10-1讀出之資料BL0、BL1係經由3段緩衝器13B，在第12個時脈週期內並行到達資料控制電路7，且在第13個時脈週期內按BL0、1之順序串列輸出2位元資料。整體上，自36條資料端子輸出串列8位元之讀出資料。從輸入CMD(READ)至輸出最初之位元資料BL6之週期數為9(延遲時間θ=9)。
WRITE、READ動作亦以遠端之記憶體單元之特性來決定控制延遲/輸出延遲，且連續指令之投入間隔(CMD與下一CMD之間之期間β)為4週期，控制延遲/輸出延遲為4週期，且作用區域之選擇時間α為4週期。
圖19係以管線顯示圖17之寫入動作之圖。對應緩衝串長度=8，在輸入至8位元串列資料之BL0-BL7中，面向串列 輸入之BL0、BL1之作用區域10-1之讀寫匯流排(RWBS)上並行傳送2位元資料之控制延遲(10-1控制延遲)係時脈週期2-5之4段管線(Pipeline1-Pipeline4)，面向串列輸入之BL2、BL3之作用區域10-2之讀寫匯流排(RWBS)上並行傳送2位元資料之控制延遲(10-2控制延遲)係時脈週期3-5之3段管線(Pipeline2-Pipeline4)，面向串列輸入之BL4、BL5之作用區域10-3之讀寫匯流排(RWBS)上並行傳送2位元資料之控制延遲(10-3控制延遲)係時脈週期4-5之2段管線(Pipeline3-Pipeline4)，面向串列輸入BL6、BL7之作用區域10-4之讀寫匯流排(RWBS)上並行傳送2位元資料之控制延遲(10-4控制延遲)係時脈週期5之1段管線(Pipeline4)。
對作用區域10-1~10-4之寫入(ROW週期(α))係以第5段管線(Pipeline5)5進行，α為4週期。
圖20係以管線顯示圖17之連續WRITE動作之圖。CMD to CMD期間β為4週期。前一CMD(WRITE指令)之控制延遲γ結束之時脈週期5之下個時脈週期6至時脈週期9之4週期係下個CMD(WRITE指令)之控制延遲γ，下個CMD(WRITE指令)之控制延遲γ與前一個CMD之10-1~10-4之選擇時間在時間上重疊。
圖21係以管線顯示圖18之連續READ動作之圖。向作用區域10-1傳送位址、指令之位址、指令匯流排之控制延遲(10-1控制延遲)係時脈週期2-5之4段管線(Pipeline1-4)、向作用區域10-2傳送位址、指令之位址、指令匯流排之控制延遲(10-2控制延遲)係時脈週期3-5之3段管線(Pipeline2- Pipeline4)、向作用區域10-3傳送位址、指令之位址、指令匯流排之控制延遲(10-3控制延遲)係時脈週期4-5之2段管線(Pipeline3-Pipeline4)、向作用區域10-4傳送位址、指令之位址、指令匯流排之控制延遲(10-4控制延遲)係時脈週期5之1段管線(Pipeline4)。時脈週期6-9係從作用區域10-1~10-4分別讀出2位元資料。
自作用區域10-4讀出之2位元資料BL6、BL7係在時脈週期10內經由讀寫匯流排(RWBS)供給至資料控制電路7，且在時脈週期11內，按BL6、BL7之順序串列輸出。自作用區域10-3讀出之2位元資料BL4、BL5係在時脈週期10內輸出至讀寫匯流排(RWBS)，且經由1段緩衝器13B，供給至資料控制電路7，並在時脈週期12內按BL4、BL5之順序串列輸出。自作用區域10-2讀出之2位元資料BL2、BL3係在時脈週期10內輸出至讀寫匯流排(RWBS)，且經由2段緩衝器13B，在時脈週期11內，供給至資料控制電路7，並在時脈週期13內按時脈週期12內BL2、BL3之順序串列輸出。自作用區域10-1讀出之2位元資料BL0、BL1係在時脈週期10內輸出至讀寫匯流排(RWBS)，且經由3段緩衝器13B，在時脈週期11內供給至資料控制電路7，並在時脈週期14內按BL0、BL1之順序串列輸出。
圖22係顯示WRITE to READ之動作例之時序圖。CMD間期為4週期。時脈週期2-5係WRITE指令之控制延遲，且於時脈週期5內輸入下個CMD(READ)，時脈週期6-9內READ之控制延遲與WRITE之選擇時間係在時間上重疊。時脈週 期10-13係READ之選擇時間。時脈週期10-13係READ之輸出時間。在第15至第18個時脈週期中，輸出8位元串列位元BL6、BL7、BL4、BL5、BL2、BL3、BL0、BL1。
圖23係顯示READ to WRITE之動作例之時序圖。CMD間期為4週期。時脈週期2-5係READ指令之控制延遲，且於時脈週期5內輸入下個CMD(WRITE)，8位元串列資料係在時脈週期5-8之4週期內被輸入，時脈週期6-9內READ之控制延遲與WRITE之選擇時間係在時間上重疊。時脈週期10-13係READ之選擇時間，時脈週期10-13係WRITE之輸出時間、READ之輸出延遲。在時脈週期11-14中，輸出8位元串列位元BL6、BL7、BL4、BL5、BL2、BL3、BL0、BL1。
實施形態2之情形，設定突發長度=8，控制延遲γ=4週期，選擇時間α=4週期，指令間隔=4週期，READ時之延遲時間=9。
實施形態2亦與實施形態1相同，可藉由延長控制延遲、輸出延遲γ之時間而謀求低耗電化之方法。又，因資料數係相對288條IO線，可活用配線資源，以72條IO線完成配線，此外，在操作與實施例1相同資料數之情形下，由於能以該構成進行4倍讀出、寫入，故可處理最大1152之資料。
<實施形態3>
圖24係用以說明脈衝長度轉換之說明圖。資料端子之條數=36，突發長度為8，自一個資料端子串列輸入/輸出之8 位元資料係被寫入作用區域之8行BL0-7內，或從8行BL0-7讀出，並對應36條資料端子，對36×8條=288個資料進行READ/WRITE。該情形之動作與實施形態2相同。
將突發長度從8變為4(BL0-3)之情形，藉由使利用位於作用區域10-1與10-2間之緩衝器13A1、13B1之管線控制、與利用位於作用區域10-3與10-4之間之緩衝器13A3、13B3之管線控制無效化(管線非活性化)(管線休止)，可進行與實施形態1相同之動作。使緩衝器之管線控制無效，即令管線暫存器功能無效之情形，緩衝器13A1、13B1、緩衝器13A3、13B3係不進行鎖存動作，通過輸入而輸出。例如緩衝器(13A1、13B1、緩衝器13A3、13B3)係包含開關與觸發器，在包含利用時脈訊號等控制通過狀態與保持狀態之鎖存(D型鎖存)之情形，將開關接通固定，並總是通過輸入而輸出。在將該緩衝器作為管線暫存器而發揮功能之情形，例如使開關接通、關閉，來保持週期單位內取得輸入。
再者，資料端子數=36、突發長度=2(BL0、BL1)之情形下，其構成係使管線控制所利用之緩衝器13A1、13B1、緩衝器13A3、13B3無效化，且令管線控制所利用之位於作用區域10-2、10-3之間之緩衝器13A2、13B2無效化。
實施形態3之樣式係可由存取路徑之遠近，使延遲時間θ與CMD to CMD期間β可變。在作用區域×36×2位元=72IO左右之情形下，將突發長度=8(BL0-7)之記憶體陣列(緩衝器13A1-A3、13B1-B3活性化)轉換為突發長度=2(BL0-1)之 情形(僅使緩衝器13A2、13B2活性化，13A1、A3、13B1、B3為非活性化)，存取之作用區域10-1、10-2、10-3、10-4係藉由選擇位址，足夠取得任一者之一。以存取之作用區域10-1、10-2、10-3、10-4可改變CMD to CMD期間之β。
圖25係說明實施形態3中READ動作之突發長度之轉換之時序圖。
實施形態3中，將突發長度=8轉換為突發長度=2。該情形下，在存取之作用區域10-1、10-2、10-3、10-4內，CMD to CMD期間之β可變。若參照圖25(A)，則從作用區域10-1對BL0、BL1進行READ之情形，4週期之10-1控制延遲、10-1選擇時間=2週期、10-1輸出延遲=4週期、得出延遲時間θ=10。CMD to CMD期間β=10。若參照圖25(B)，則從作用區域10-2對BL2、BL3進行READ之情形，3週期之10-2控制延遲、10-2選擇時間=2週期、10-3輸出延遲=3週期、得出延遲時間θ=8。CMD to CMD期間β=8。若參照圖25(C)，則從作用區域10-3對BL4、BL5進行READ之情形，2週期之10-2控制延遲、10-2選擇時間=2週期、10-2輸出延遲=2週期、得出延遲時間θ=6。CMD to CMD期間β=6。若參照圖25(D)，則從作用區域10-4對BL6、BL7進行READ之情形，1週期之10-4控制延遲、10-4選擇時間=2週期、10-4輸出延遲=2週期、得出延遲時間θ=4。CMD to CMD期間β=4。由作用區域10-1、10-2、10-3、10-4可改變CMD to CMD期間β、及延遲時間θ。
<實施形態4>
由於記憶體陣列基本單位11中具備子控制器12，故亦可將作用區域分別作為子組來構成。圖26係說明本發明之實施形態4之圖。圖26中，每1個組14具備4個子組15，且位址、指令匯流排、讀寫匯流排(RWBS)上具備3段緩衝器13A1、13B1、緩衝器13A2、13B2、及緩衝器13A3、13B3來作為管線暫存器發揮功能。突發長度=8之情形，一個資料端子上串列輸出入8行(BL0-7)所對應之8位元資料BL0-BL7，且相對36條資料端子，讀寫匯流排係具備36×2條資料線。突發長度=8所對應之BL0-BL7中，BL0/1係經由3個緩衝器13B由讀寫匯流排傳送，且對作用區域10-1進行寫入/讀出，BL2/3係經由2個緩衝器13B由讀寫匯流排傳送，且對作用區域10-2進行寫入/讀出，BL4/5係經由1個緩衝器13B由讀寫匯流排傳送，且對作用區域10-3進行寫入/讀出，BL6/7係由讀寫匯流排傳送，且對作用區域10-4進行寫入/讀出。
將突發長度=8所用之陣列轉換為突發長度=2之情形下，於作用區域10-1、10-2、10-3、10-4內將CMD to CMD期間變為β-1、β-2、β-3、β-4之樣式係變得可能。再者，將組14分割為子組15並予以控制。相對組14內複數個作用區域10-1~10-4，藉由對子組實施控制，可對複數個作用區域進行存取。該情形下，位址、指令匯流排(控制訊號線)之傳送路徑、及讀寫匯流排(RWBS)之傳送路徑中，根據情形，出現滋生訊號衝突(故障)之時序。將產生訊號衝突(故障)之時序定義為指令輸入相關之禁止輸入。在對組14內 複數個作用區域10-1~10-4進行存取時不進行被禁止輸入之指令輸入係迴避錯誤動作之前提。
圖27係顯示指令禁止輸入之例示圖，且說明不同子組彼此間子組到(to)子組之指令(CMD)禁止規則之圖。複數個組構成之記憶體陣列中，可同時對不同子組之作用區域進行存取。雖然相對圖27(A)中同一子組之指令間隔(READ指令間隔)為β-1而言，圖27(B)~(D)中，同一子組之指令間隔為β-2、β-3、β-4(任一者之突發長度皆為2)，但由於不同子組間輸出延遲相互重疊，故該子組間之指令輸入係被禁止。
圖28係顯示利用共通IO線(Common IO：CIO)進行READ、WRITE動作之時序圖。圖28(A)係顯示在READ to WRITE(繼READ指令後輸入WRITE指令)之情形下，因藉由READ而佔據IO線(讀寫匯流排)，故直接延長γ，且延長CMD to CMD之期間β。如下所述，若將讀寫匯流排(RWBS)作為分別自共通IO分開之分離IO線(Separate IO：SIO)，則β=α。
如圖28(B)所示，在READ to READ(READ指令之連續力)中，β=α=2週期，如圖28(C)所示，WRITE to WRITE(WRITE指令之連續輸入)中，β=α=2週期。WRITE to READ(繼WRITE指令後輸入READ指令)、REF to※(WRITE/READ/REF)、及※to REF(繼WRITE/READ/REF指令後輸入刷新指令)中，β=α。
<實施形態5>
圖29係顯示本發明之實施形態5之構成之圖。將讀寫匯流排(RWBS)作為分離IO(Separate IO：SIO)，且以WRITE與READ分離資料線。即，具備WRITE專用匯流排(WBS)16、及READ專用匯流排(RBS)17，且分別在作用區域間具備緩衝器13。WRITE專用匯流排(WBS)16係以管線控制傳送從資料控制電路7寫入記憶體陣列之作用區域之資料。READ專用匯流排(RBS)17係以管線控制將自作用區域10讀出之資料傳送至資料控制電路7。
突發長度=8之情形，一個資料端子上8行(BL0-7)所對應之8位元資料BL0-BL7係串列輸出入。相對36條資料端子，WRITE專用匯流排16之資料線條數為36×2條=72條，且READ專用匯流排(RBS)17之資料線條數係36×2條=72條。
突發長度=8所對應之BL0-7中，BL0/1係從資料控制電路7經由3個緩衝器13B，被WRITE專用匯流排(WBS)16傳送，並寫入作用區域10-1，BL2/3係從資料控制電路7經由2個緩衝器13B，被WRITE專用匯流排(WBS)16傳送，並寫入作用區域10-2，BL4/5係從資料控制電路7經由1個緩衝器13B，被WRITE專用匯流排(WBS)16傳送，並寫入作用區域10-3，BL6/7係自資料控制電路7經由WRITE專用匯流排(WBS)16傳送(未傳送至緩衝器13B)，並被寫入作用區域10-4。
自作用區域10-4讀出之資料BL6/7係從READ專用匯流排(RBS)17，於一個週期內到達資料控制電路7。自作用區域10-3讀出之資料BL4/5係經由一個緩衝器13B，被READ專用匯流排(RBS)17傳送，在2週期內到達資料控制電路7。 自作用區域10-2讀出之資料BL2/3係經由2個緩衝器13B，被READ專用匯流排(RBS)17傳送，並在3個週期內到達資料控制電路7。自作用區域10-1讀出之資料BL0/1係經由3個緩衝器，被READ專用匯流排(RBS)17傳送，且在4個週期內到達資料控制電路7。
圖30係說明圖29之實施形態5之動作之時序圖。圖30(A)係READ to WRITE(繼READ指令後輸入WRITE指令)之時序圖，且β等於α。圖30(B)、圖30(C)係與圖29(B)、(C)相同，READ to READ(連續輸入READ指令)中，β=α=2週期，WRITE to WRITE(連續輸入WRITE指令)中，β=α=2週期。WRITE to READ(繼WRITE指令後輸入READ指令)、REF to※(WRITE/READ/REF)、及※to REF中，β=α。
<實施形態6>
繼而說明本發明之實施形態6。圖32係位址分割例。顯示以X位址之X11與X12來選擇記憶體陣列之基本單位11之例。突發長度=8，相對1條資料端子存在8條讀寫匯流排(RWBS)，且相對36條資料端子，選擇288條IO線所對應之作用區域10-1。以(X11、X12)=(0、0)來選擇記憶體陣列基本單位111、以(X11、X12)=(1、0)來選擇記憶體陣列基本單位112、以(X11、X12)=(0、1)來選擇記憶體陣列基本單位113、以(X11、X12)=(1、1)來選擇記憶體陣列基本單位114，且記憶體陣列基本單位11內之列(字元線)係被X0-X10之11位元所選擇。
圖33係實施形態6中，相對控制線(位址、指令匯流 排)、IO線(讀寫匯流排)，選擇並行作用區域之例。圖32之X11、X12係無效化(don't(do not)care)，且行解碼器(COL DECODER)側，藉由X位址之X11、X12之2位元，來選擇作用區域。對應1條資料端子所對應之輸出入之突發長度=8之行BL0-7之資料中，以(X11、X12)=(0、0)來選擇BL0/1、以(X11、X12)=(1、0)來選擇BL2/3、以(X11、X12)=(0、1)來選擇BL4/5、以(X11、X12)=(1、1)來選擇BL6/7，且以X0-X10來選擇各記憶體陣列基本單位內之列。列解碼器(ROW DECODER)係將列解碼器(ROW DECODER)、行解碼器(COLUMN DECODER)之圖左側之4個XDEC集中於一個來顯示。具備轉換列與行之預解碼器18。另，圖33中，預解碼器18係轉換製品製造時之設定或測試模式。行解碼器(COLDECODER)側在以X位址之X11、X12來選擇作用區域時，列解碼器(ROW DECODER)係不對X11、X12進行解碼。
圖34係顯示本實施形態之變化例之圖。X位址之X11係以列解碼器(ROW DECODER)進行解碼(列解碼器中，X12係無效化(don't care))，且以行解碼器解碼X12。X位址之X12係以行解碼器(COL DECODER)進行解碼(行解碼器中，X11係無效化(don't care))，且對應1條資料端子所對應之輸出入之突發長度=8之行BL0-7之資料中，當X12=0時，選擇BL0/1、BL2/3，而在X12=1時，選擇BL4/5、BL6/7。相對1條資料端子，讀寫匯流排(RWBS)係具有4條資料線(IO線)，且相對36條資料線，包含144條資料線(IO 線)。列解碼器(ROW DECODER)中，在X11=0時，選擇記憶體陣列基本單位111、113，在X11=1時，選擇記憶體陣列基本單位112、114，且以位址X0~X10來選擇記憶體陣列基本單位內之列。(X11、X12)=(0、0)中，選擇記憶體陣列基本單位111之BL0-BL3、(X11、X12)=(1、0)中，選擇記憶體陣列基本單位112之BL0-BL3、(X11、X12)=(0、1)中，選擇記憶體陣列基本單位113之BL4-BL7、(X11、X12)=(1、1)中，選擇記憶體陣列基本單位112之BL4-BL7。以X0-X10來選擇各記憶體陣列基本單位內之列。為選擇作用區域，具有以列與行轉換位址之預解碼器18。轉換係可為半導體記憶體之動作樣式(製品出貨時固定)，亦可利用測試模式轉換。
如上所述，以實施形態1、2為主要內容，衍生出各種形態。
藉由使記憶體陣列之存取延遲時間管線化，可提供一種一邊延長延遲時間，但削減週期，一邊可高效活用記憶體陣列內之IO線之資源之陣列構成。藉此，藉由一邊改善或維持α、β，一邊對於θ、γ，利用取捨關係，可實現低耗電化，且可進而根據記憶體陣列之作用區域之分割來活用IO線資源。
相關技術中，以存取路徑之遠近來論述存取時間，若根據本發明，因在削減功率之同時改善了ROW週期，故可提供一種著眼於記憶體陣列內之IO線，對記憶體陣列之基本單位進行分割，且配置有管線暫存器、與控制該等之子控 制器之記憶單元陣列構成，並可實現使功率與延遲達成取捨關係之動作。
尤其，藉由分割作用區域並使複數個區域活性化，在所謂自控制電路6、7而視，對較遠之記憶體單元進行存取之情形、或對較近之記憶體單元進行存取之情形下，IO線之資料傳送距離係可區別與遠近不同之存取模式，並進行資料傳送之控制。
記憶單元陣列之高速化係先前縮短WORD線之長度、或BIT線之長度，且藉由細分化記憶體單元之基本單位來實現高速化。藉此，雖然藉由縮短ROW週期α來促進高速化，但另一方面，亦變得無法忽視控制記憶單元陣列之控制訊號之訊號或IO線之延遲。藉由著眼於該控制線或IO線，且促進控制線或IO線之細分化之陣列構成，並藉由利用控制訊號之延遲時間或IO線訊號之延遲時間與功率之取捨關係，可實現一邊維持或削減ROW週期，一邊削減所消耗之電力功率，同時可有效活用IO線資源之記憶單元陣列。
另，上述專利文獻之各揭示於本說明書中加以援用。進而在本發明之全部揭示(包含請求範圍)之範圍內，基於該基本性技術思想，可對實施形態進行變更、調整。此外，在本發明之請求範圍內，可對各種揭示要件進行多樣化組合或選擇。即，本發明當然亦包含此界業者根據包含請求範圍之全揭示、及技術性思想，所掌握之各種變形、修正。
1‧‧‧記憶單元陣列
2‧‧‧列解碼器
3‧‧‧行解碼器
4‧‧‧感測放大器/Y開關
5‧‧‧寫入放大器
6‧‧‧第1控制電路
7‧‧‧資料控制電路
8‧‧‧向DRAM核心輸入資料
9‧‧‧內部資料匯流排
10‧‧‧作用區域
10-1‧‧‧作用區域
10-2‧‧‧作用區域
10-3‧‧‧作用區域
10-4‧‧‧作用區域
11‧‧‧記憶體陣列基本單位
12‧‧‧子控制器
13‧‧‧緩衝器
13A‧‧‧緩衝器
13A1‧‧‧緩衝器
13A2‧‧‧緩衝器
13A3‧‧‧緩衝器
13B‧‧‧緩衝器
13B1‧‧‧緩衝器
13B2‧‧‧緩衝器
13B3‧‧‧緩衝器
13C‧‧‧緩衝器
14‧‧‧組
15‧‧‧組
16‧‧‧寫入專用匯流排
17‧‧‧讀出專用匯流排
18‧‧‧預解碼器
131‧‧‧3態緩衝電路
132‧‧‧3態緩衝電路
133‧‧‧鎖存電路
134‧‧‧RWBS
135‧‧‧3態緩衝電路
136‧‧‧鎖存電路
137‧‧‧位址、指令匯流排
202‧‧‧記憶體控制器
CTRL‧‧‧控制器
RWBS‧‧‧讀寫匯流排
XDEC‧‧‧列解碼器(row decoder)
YDEC‧‧‧行解碼器(column decoder)
圖1係顯示專利文獻1之構成之圖。
圖2係顯示一般之記憶體之構成之圖。
圖3係說明相關技術之圖。
圖4係說明相關技術之圖。
圖5係圖4之相關技術之時序圖。
圖6係說明相關技術之構成例1之圖。
圖7(A)、(B)係說明圖6之WRITE、READ動作之時序圖。
圖8係說明相關技術之構成例2之圖。
圖9係說明圖8之相關技術之WRITE動作之時序圖。
圖10係說明圖8之相關技術之READ動作之時序圖。
圖11係說明本發明之實施形態1之圖。
圖12係說明本發明之實施形態1之WRITE動作之時序圖。
圖13係說明本發明之實施形態1之READ動作之時序圖。
圖14係說明本發明之實施形態1之WRITE動作之管線之時序圖。
圖15係說明本發明之實施形態1之READ動作之管線之時序圖。
圖16係說明本發明之實施形態2之圖。
圖17係說明本發明之實施形態2之WRITE動作之時序圖。
圖18係說明本發明之實施形態2之READ動作之時序圖。
圖19係說明本發明之實施形態2之WRITE動作之管線之時序圖。
圖20係說明本發明之實施形態2之連續WRITE動作之管線之時序圖。
圖21係說明本發明之實施形態2之READ動作之管線之時序圖。
圖22係說明本發明之實施形態2之WRITE to READ動作之管線之時序圖。
圖23係說明本發明之實施形態2之READ to WRITE動作之管線之時序圖。
圖24係說明本發明之實施形態3之圖。
圖25(A)-(D)係說明本發明之實施形態3中脈衝切換之圖。
圖26係說明本發明之實施形態4之圖。
圖27(A)-(D)係說明本發明之實施形態4中脈衝切換禁止規則之圖。
圖28(A)-(C)係說明本發明之實施形態4中共通IO線(CIO)構成之CMD to CMD期間β之樣式之圖。
圖29係說明本發明之實施形態5之圖。
圖30(A)-(C)係說明本發明之實施形態5中CMD to CMD期間β之樣式圖。
圖31(A)、(B)係顯示緩衝器之構成之構成例之圖。
圖32係說明本發明之實施形態6中位址分配之一例之圖。
圖33係說明本發明之實施形態6中位址分配切換之第1例之圖。
圖34係說明本發明之實施形態6中位址分配切換之第2例之圖。
圖35係顯示各實施形態中緩衝器與記憶體陣列之基本單位之構成例之圖。
6‧‧‧第1控制電路
7‧‧‧資料控制電路
8‧‧‧向DRAM核心之輸入
9‧‧‧內部資料匯流排
10-1‧‧‧作用區域
10-2‧‧‧作用區域
12‧‧‧子控制器
13A‧‧‧緩衝器
13B‧‧‧緩衝器
13C‧‧‧緩衝器

Claims (18)

  1. 一種半導體裝置，其包含複數個基本單位之具備複數個可寫入及讀出之記憶體單元之記憶體陣列，且具備：第1匯流排，其係對複數個上述基本單位共通地設置，進行位址訊號/控制訊號之傳送；及第2匯流排，其係對複數個上述基本單位共通地設置，進行寫入資料與讀出資料之傳送；上述第1匯流排具備作為管線暫存器而發揮功能之至少一個第1緩衝電路；上述第2匯流排具備作為管線暫存器而發揮功能之至少一個第2緩衝電路；且該半導體裝置具備：第1控制電路，其係從上述第1匯流排之一端，將位址/控制訊號以從相對於上述一端為面向遠端側之基本單位至相對於上述一端為面向近端側之基本單位之順序而依序送出；及第2控制電路，其係在寫入時，從上述第2匯流排上之一端，將資料訊號以從相對於上述一端為面向遠端側之基本單位至相對於上述一端為面向近端側之基本單位之順序而依序送出；且自上述第2匯流排傳送至複數個上述基本單位之各者之寫入資料被寫入複數個上述基本單位之各者；在讀出時，來自複數個上述基本單位之各者之讀出資料係經由上述第2匯流排，以從上述近端側之基本單位 至上述遠端側之基本單位之順序到達上述第2控制電路，而由上述第2控制電路輸出上述到達之讀出資料。
  2. 如請求項1之半導體裝置，其中上述記憶體陣列包含第1至第N個基本單位(其中，N為2以上之特定之正整數)；上述第1匯流排在(N-1)對之鄰接之上述基本單位之間，具備(N-1)個上述第1緩衝電路；上述第2匯流排在將對應突發長度為M×N(其中，M為1以上之特定之正整數)之M×N位元資料串列輸出入之每個資料端子上，具有並行之M條資料線，且在(N-1)對之鄰接之上述基本單位之間具備(N-1)個上述第2緩衝電路；上述第1控制電路係以從上述第1至第N個基本單位中面向最遠端之基本單位之位址/控制訊號至面向最近端之基本單位之位址/控制訊號之順序，於每週期依序送出至上述第1匯流排；在寫入時，上述第2控制電路係將自上述一個資料端子串列輸入之M×N個位元資料，以從上述第1至第N個基本單位中面向最遠端之基本單位之資料至面向最近端之基本單位之資料之順序，於每週期按每M位元依序並行地送出至上述第2匯流排之上述M條資料線；從上述第2匯流排傳送至上述第1至第N個基本單位之各者之M位元資料被寫入上述第1至第N個基本單位之各者之M行；在讀出時，從上述第1至第N個基本單位之各者之M行 讀出之M位元資料通過上述第2匯流排被傳送，且以從上述最近端之基本單位讀出之M位元資料至從上述最遠端之基本單位讀出之M位元資料之順序，依序到達上述第2控制電路，且上述第2控制電路從上述資料端子將M×N位元資料串列輸出。
  3. 如請求項1之半導體裝置，其中上述第1匯流排在複數對鄰接之上述基本單位之各對之間，具備上述第1緩衝電路；上述第2匯流排在複數對鄰接之上述基本單位之各對之間，具備上述第2緩衝電路；複數個上述第1緩衝電路與複數個上述第2緩衝電路中至少1對之上述第1緩衝電路與上述第2緩衝電路係作為管線暫存器而發揮功能，且將其餘之上述第1緩衝電路與上述第2緩衝電路之管線暫存器功能無效化，而可對應不同之複數之突發長度。
  4. 如請求項3之半導體裝置，其中上述記憶體陣列包含第1至第N個基本單位(其中，N=2ˆK，K為2以上整數，ˆ為乘冪運算子)；上述第1匯流排在(N-1)對之鄰接之上述基本單位之間，具備(N-1)個第1緩衝電路；上述第2匯流排在將對應突發長度之K個位元資料串列輸出入之每個資料端子上，具有M條(其中，M係2以上之特定之正整數)資料線，且於(N-1)對之鄰接之上述基本單位之間具備(N-1)個第2緩衝電路； 突發長度為M×N時，(N-1)個上述第1及第2緩衝電路係作為管線暫存器發揮功能；突發長度為M×(N/(2ˆL))(其中，L為1以上K以下之特定整數，ˆ為乘冪演算子)時，將鄰接之2ˆ(K-1)個基本單位作為1組，該鄰接之組間之上述第1緩衝電路及上述第2緩衝電路係作為管線暫存器而發揮功能，其餘之第1及第2緩衝電路其管線暫存器功能被設定為無效。
  5. 如請求項1至4中任一項之半導體裝置，其中具備複數個第3緩衝電路，該等係對應複數個上述基本單位之各者而設置，且接收傳送至上述第1匯流排之位址/控制訊號，並將其供給至上述基本單位。
  6. 如請求項1之半導體裝置，其中關於：與包含相對寫入、讀出存取而向上述第1匯流排之位址/指令之傳送週期、及於寫入存取中向上述第2匯流排之寫入資料之傳送週期之控制延遲對應之第1期間，及與上述記憶體陣列之上述基本單位中，進行對所選擇之記憶體單元之資料之寫入、或從所選擇之記憶體單元之讀出之選擇時間對應之第2期間，上述第1期間對應於管線控制而包含複數個週期，且具有上述第2期間以上之長度。
  7. 如請求項6之半導體裝置，其中在讀出存取中，繼上述選擇時間後從上述各基本單位讀出之資料通過上述第2匯流排被傳送直至到達上述第2控制電路之輸出延遲所對應之第3期間，具有與上述選擇時間對應之上述第2期 間以上之長度。
  8. 如請求項7之半導體裝置，其中上述第1期間與上述第3期間皆具有與上述第2期間相同之長度。
  9. 如請求項8之半導體裝置，其中連續依序投入之複數個指令所對應之上述第1期間及第2期間、或上述第1至第3期間係作為指令間之管線控制之單位。
  10. 如請求項1至4中任一項之半導體裝置，其中將上述基本單位作為子組，且具備包含上述複數個上述子組之組，並對上述複數個子組進行複數次存取。
  11. 如請求項1之半導體裝置，其中上述第2匯流排具備：寫入專用匯流排，其係從上述第2控制電路將寫入資料傳送至上述複數個基本單位；及讀出專用匯流排，其係將來自上述複數個基本單位之讀出資料傳送至上述第2控制電路；且上述寫入專用匯流排具備至少一個上述第2緩衝電路；上述讀出專用匯流排具備至少一個上述第2緩衝電路。
  12. 如請求項1之半導體裝置，其中上述記憶體陣列包含第1至第N個基本單位(其中，N=2ˆK，K為2以上之特定之正整數，ˆ係乘冪運算子)；上述基本單位之列係在X位址之下位側之第1位元群中選擇；上述第1至第N個基本單位中之一者係在包含較上述第 1位元群更上位之K位元之第2位元群中選擇。
  13. 如請求項1之半導體裝置，其中上述記憶體陣列包含第1至第N個基本單位(其中，N=2ˆK，K為2以上整數)；上述基本單位之列係在X位址之下位側之第1位元群中所選擇；以行解碼器對包含較上述第1位元群更上位之K位元之第2位元群進行解碼，並選擇上述第1至第N個基本單位之作用區域。
  14. 如請求項1之半導體裝置，其中上述記憶體陣列包含第1至第N個基本單位(其中，N=2ˆK，K為2以上整數)；上述基本單位之列係在X位址之下位側之第1位元群中選擇；以列解碼器與行解碼器分別對較上述第1位元群更上位之K位元中一部分之位元與其他之位元進行解碼，並選擇上述第1至第N個基本單位之作用區域。
  15. 如請求項1之半導體裝置，其中上述基本單位具備：第1放大器，其接收並放大對傳送至上述第2匯流排之記憶體單元之寫入資料；及第2放大器，其對來自記憶體單元之讀出資料進行放大，並將其輸出至上述第2匯流排。
  16. 如請求項1之半導體裝置，其中上述第1及第2緩衝電路之各緩衝電路具備： 第1之3態緩衝器，其接收來自上述第2匯流排之寫入資料，且根據寫入許可控制訊號與位址空間選擇邏輯，控制對上述第2匯流排之後段側之傳達、非傳達；第2之3態緩衝器，其接收來自上述第1之3態緩衝器之輸出所連接之上述第1匯流排之上述後段側之讀出資料，且根據讀出許可控制訊號與位址空間選擇邏輯，控制對上述第1匯流排之前段側之傳達、非傳達；及鎖存電路，其係鎖存上述第1之3態緩衝器之輸出。
  17. 如請求項5之半導體裝置，其中上述第3緩衝電路具備：3態緩衝器，其係接收來自上述第1匯流排之位址/控制訊號，且根據許可控制訊號與位址空間選擇邏輯，控制對上述第1匯流排之後段側之傳達、非傳達；及鎖存電路，其係鎖存上述3態緩衝器之輸出。
  18. 如請求項5之半導體裝置，其中於上述第3緩衝器電路與上述基本單位之間，具備自上述第3緩衝電路接收位址/控制訊號，並控制上述基本單位之子控制器。
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