CN117349073A - 数据转换电路及内存装置 - Google Patents

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Abstract

本申请提供一种数据转换电路及内存装置，包括：数据缓存模块、选择输出模块和探测模块；数据缓存模块用于接收若干位并行的第一信号，第一信号包括第一数据信号和第一校验码信号；探测模块用于接收读命令信号，并根据当前需传输的信号为第一数据信号或第一校验码信号，输出对应的使能信号，使能信号包括对应第一数据信号的第一使能信号或对应第一校验码信号的第二使能信号；选择输出模块接收第一信号，以及根据使能信号，选择输出第一数据信号或第一校验码信号。本方案能够对包含数据和校验码的并行数据进行有效的读取转换。

Description

数据转换电路及内存装置
技术领域
本申请涉及存储器技术，尤其涉及一种数据转换电路及内存装置。
背景技术
伴随存储器技术的发展，存储器的数据传输速度有所提升。比如，动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)中，DDR5提供一种新型的读取数据，即该读取数据由数据部分和校验码部分构成。
伴随读取数据的格式更新，如何实现针对此格式的读取数据进行有效的读取转换成为需要考虑的问题。
发明内容
本申请的实施例提供一种数据转换电路及内存装置。
根据一些实施例，本申请第一方面提供一种数据转换电路，包括：数据缓存模块、选择输出模块和探测模块，其中，所述数据缓存模块，用于接收若干位并行的第一信号，其中，所述第一信号包括第一数据信号和第一校验码信号；所述探测模块，用于接收读命令信号，并根据当前需传输的信号为所述第一数据信号或所述第一校验码信号，输出对应的使能信号，所述使能信号包括对应所述第一数据信号的第一使能信号或对应所述第一校验码信号的第二使能信号；所述选择输出模块，耦接于所述数据缓存模块和所述探测模块，用于接收所述第一信号，以及根据所述使能信号，选择输出所述第一数据信号或所述第一校验码信号。
在一些实施例中，所述第一信号为十八位数据，所述第一数据信号为十六位数据，所述第一校验码信号为二位数据。
在一些实施例中，所述探测模块包括：时钟计数模块和信号生成模块；所述时钟计数模块，用于当接收到读命令信号时，清零并统计自接收到所述读命令信号起经过的系统时钟周期数；所述信号生成模块，耦接于所述时钟计数模块，用于当所述时钟计数模块统计的系统时钟周期数未达到第一阈值时，输出所述第一使能信号；以及，当所述时钟计数模块统计的系统时钟周期数达到所述第一阈值时，输出所述第二使能信号；其中，所述第一阈值基于所述第一数据信号的长度设定。
在一些实施例中，所述选择输出模块的数量为N个；所述数据缓存模块，具体用于将所述第一数据信号划分为N个子数据信号，并将所述第一校验码信号按位划分为M个子校验码信号；所述数据缓存模块，具体还用于将第一信号通过并行输出的方式，分别向N个选择输出模块输入所述子数据信号和所述子校验码信号；其中，每个子数据信号中的数据量不超过所述选择输出模块的数量。
在一些实施例中，多个所述选择输出模块的顺序逻辑经过配置；所述数据缓存模块，具体用于将第一信号按照所述顺序逻辑，分别输出至对应的选择输出模块。
在一些实施例中，所述选择输出模块包括：校验码传输单元和数据传输单元；其中，所述校验码传输单元，耦接于所述数据缓存模块，所述校验码传输单元的控制端接收所述第二使能信号；所述校验码传输单元，用于接收所述第一校验码信号，以及当所述第二使能信号有效时，输出所述第一校验码信号；所述数据传输单元，耦接于所述数据缓存模块，所述数据传输单元的控制端接收所述第一使能信号；所述数据传输单元，用于接收所述第一数据信号，以及当所述第一使能信号有效时，输出所述第一数据信号。
在一些实施例中，所述校验码传输单元，包括：第一传输门；其中，所述第一传输门的控制端接收第二使能信号，在所述第二使能信号有效时，导通输出所述第一校验码信号。
在一些实施例中，所述数据传输单元，包括：第一触发器、第二传输门；其中，所述第一触发器的数据端接收第一数据信号，所述第一触发器的时钟端接收系统时钟信号，所述第一触发器的输出端与所述第二传输门的输入端耦接；所述第二传输门的控制端接收第一使能信号，在所述第一使能信号有效时，导通输出所述第一数据信号。
在一些实施例中，所述选择输出模块还包括：缓存单元，耦接于所述校验码传输单元和所述数据传输单元，用于缓存并输出当前接收到的信号。
在一些实施例中，所述第一信号为36位数据，所述第一数据信号为32位数据，所述第一校验码信号为四位数据。
在一些实施例中，所述第一数据信号包括第一组N个子数据信号和第二组N个子数据信号，所述第一校验码信号包括第一组子校验码信号和第二组子校验码信号，所述第一使能信号包括第一子使能信号和第二子使能信号；所述探测模块还包括：识别模块，用于接收读命令信号和两个初始时钟信号，所述两个初始时钟信号包括频率相同，相位相反的第一初始时钟信号和第二初始时钟信号，根据初始时钟信号中最先触发所述读命令信号的初始时钟信号，输出对应的子使能信号，同时屏蔽另一初始时钟信号，输出对应的子使能信号；所述数据传输单元包括第一数据传输单元和第二数据传输单元；所述第一数据传输单元的控制端接收所述第一初始时钟信号对应的第一子使能信号，所述第一数据传输单元，用于接收第一组N个子数据信号，以及当所述第一子使能信号有效时，输出所述第一组N个子数据信号；所述第二数据传输单元的控制端接收所述第二初始时钟信号对应的第二子使能信号，用于接收第二组N个子数据信号，以及当所述第二子使能信号激活时，则输出所述第二组N个子数据信号。
在一些实施例中，所述识别模块包括：第一与门、第二与门、第二触发器以及第三触发器；所述第一与门的第一输入端连接所述第二初始时钟信号，所述第一与门的第二输入端与所述第三触发器的反向输出端连接，所述第一与门的输出端与所述第二触发器的时钟端连接；所述第二与门的第一输入端连接所述第一初始时钟信号，所述第二与门的第二输入端与所述第二触发器的反向输出端连接，所述第二与门的输出端与所述第三触发器的时钟端连接；所述第二触发器、第三触发器的输入端接收所述读命令信号。
在一些实施例中，所述第一数据传输单元，包括：第四触发器和第三传输门；其中，所述第四触发器的数据端接收第一组N个子数据信号，所述第四触发器的时钟端接收系统时钟信号，所述第四触发器的输出端与所述第三传输门的输入端耦接；所述第三传输门的控制端接收第一子使能信号，在所述第一子使能信号有效时，导通输出所述第一组N个子数据信号。
在一些实施例中，所述第二数据传输单元，包括：第五触发器和第四传输门；其中，所述第五触发器的数据端接收第二组N个子数据信号，所述第五触发器的时钟端接收系统时钟信号，所述第五触发器的输出端与所述第四传输门的输入端连接；所述第四传输门的控制端接收第二子使能信号，在所述第二子使能信号有效时，导通输出所述第二组N个子数据信号。
在一些实施例中，所述电路还包括：时钟倍频模块；所述时钟倍频模块，用于接收系统时钟信号，处理生成所述初始时钟信号。
在一些实施例中，所述选择输出模块的数量为四个。
在一些实施例中，所述电路还包括：数据转换模块；所述数据转换模块，用于接收选择输出模块输出的信号，并转换输出对应的串行数据。
在一些实施例中，所述数据转换模块的时钟信号是四相位时钟信号，第一相位为0度，第二相位为90度，第三相位为180度，第四相位为270度。
在一些实施例中，所述数据缓存模块包括先进先出的数据缓存器，所述先进先出的数据缓存器包括：数据输入端、输入时钟信号端以及输出时钟信号端。
根据一些实施例，本申请第二方面提供一种内存装置，包括：存储阵列、感测放大电路以及如前任一示例的数据转换电路；其中，在读取模式下，所述存储阵列中的存储数据通过所述感测放大电路生成若干位并行的第一信号，传输至所述数据转换电路；其中，所述第一信号包括第一数据信号和第一校验码信号。
本申请实施例提供的数据转换电路及内存装置中，数据缓存模块接收由数据部分和校验码部分构成的并行信号，将其拆分输出为数据信号和校验码信号；探测模块接收读命令信号，并根据当前需传输的信号为所述第一数据信号或所述第一校验码信号，输出对应的使能信号；选择输出模块接收数据信号和校验码信号，根据当前接收的使能信号，选择输出数据信号或校验码信号。上述方案中，基于使能信号控制并行信号的数据信号和校验码信号分别输出，便于后续进行数据转换，从而实现对包含数据和校验码的并行数据进行有效的读取转换。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请实施例的原理。
图1是一实施例示出的DDR4存储器的数据转换时序示例图；
图2为一实施例提供的数据转换电路的结构示意图；
图3为一示例的数据转换时序示例图；
图4为一实施例提供的数据转换电路的结构示例图；
图5为一实施例提供的数据转换电路的结构示例图；
图6为一示例的数据转换时序示例图；
图7为一实施例提供的数据转换电路的结构示例图；
图8为一示例提供的选择输出模块的结构示例图；
图9为一示例提供的选择输出模块的结构示例图；
图10为一示例提供的选择输出模块的结构示例图；
图11为一实施例提供的数据转换电路的结构示例图；
图12为一示例的数据转换时序示例图；
图13a为一示例提供的奇偶识别模块的结构示例图；
图13b为示例的信号时序图；
图14为一示例提供的选择输出模块的结构示例图；
图15为一实施例提供的数据转换电路的结构示例图；
图16为一示例的数据转换模块的时钟信号示例图；
图17为一实施例提供的一种内存装置的结构示意图。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的尺寸或距离。
下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
图1是一实施例示出的DDR4存储器的数据转换时序示例图。实际应用中，DDR4读取时读取数据包含数据信息，数据信息的位可以为4位或8位，数据传输的最高速度为3.2GHz。如图1所示，以8位并行数据作为示例，CLKT为系统时钟信号，举例来说，在DDR4中，一个时钟周期为625皮秒(ps)，结合图示，每次读取占用4个时钟周期(图中的CL至CL+4)。
在示例的DDR4数据转换设计中，先将读取的8位数据转换为两路数据。结合图示，Bit0所在行为一路数据，Bit1所在行为另一路数据。也就是说，8位数据先被转换为4个两位数据，分别在不同的时钟周期依次输出。比如，图中所示的设计，读取数据(Bit0～Bit7)被转换为四个两位数据，分别为Bit0～Bit1、Bit2～Bit3、Bit4～Bit5以及Bit6～Bit7。并且，这四个两位数据分别在CL～CL+4的四个时钟周期依次输出。每个时钟周期内，将本时钟周期的两位数据转换为串行数据输出，从而实现读取数据的并转串处理。对于单路的一个位数据来说，数据有效窗口为一个时钟周期，即大约625皮秒，一般能够支持最后一级锁存器的建立时间，实现数据读取。图中的阴影部分表示下一个读取数据的相关示例，带阴影标记的CL～CL+4表示该下一读取数据的转换传输所使用的时段。
为了实现对读出的数据进行校验，可能提供一种包含数据和校验码的读取数据，比如，在一些情况下，DDR5引进了循环冗余校验(Cyclic Redundancy Check，简称CRC)读取的概念。伴随读取数据的格式更新，需要实现针对此格式的读取数据进行有效的读取转换。
本申请实施例的一些方面涉及上述考虑。以下结合本申请的一些实施例对方案进行示例介绍。
实施例一
图2为一实施例提供的数据转换电路的结构示意图，如图2所示，该数据转换电路包括：数据缓存模块21、选择输出模块22和探测模块23，其中，
数据缓存模块21，用于接收若干位并行的第一信号，其中，第一信号包括第一数据信号和第一校验码信号；
探测模块23，用于接收读命令信号，并根据当前需传输的信号为第一数据信号或第一校验码信号，输出对应的使能信号，使能信号包括对应第一数据信号的第一使能信号或对应第一校验码信号的第二使能信号；
选择输出模块22，耦接于数据缓存模块和探测模块，用于接收第一信号，以及根据使能信号，选择输出第一数据信号或第一校验码信号。
实际应用中，本实施例提供的数据转换电路可应用在各种存储器，作为示例，该数据转换电路可以应用在包括但不限双倍速率同步动态随机存储器(Double Data RageRAM，简称DDR)等。
实际应用中，为了实现对读出的数据进行校验，提供一种包含数据和校验码的读取数据。在一个示例中，所述第一信号为十八位数据，所述第一数据信号为十六位数据，所述第一校验码信号为二位数据。
以DDR5作为示例，实际应用中，DDR5读取时读取数据的位为18位，其中，前16位为数据信息，后两位为校验码信息。以读取数据为18位的场景进行示例说明：如图3所示，图3为一示例的数据转换时序示例图，图中以18位的读取数据作为示例。如图中所示，Bit0～Bit15、CRC0和CRC1构成一个18位的并行读取数据，即第一信号。
实际应用中，读取数据是否包含CRC位，可基于存储器的模式寄存器的使能情况确定。比如，如模式寄存器使能了CRC功能，那么读取数据就会携带CRC位。在数据传输过程中，为了避免传输过程中的差错导致读取的数据错误，需要对读取的数据进行检验或者检测。其中，循环冗余校验是一种用于校验数据传输准确性的方法，其通过某种数学运算来建立数据位和校验位的约定关系。CRC位包含在读取数据中的被传输数据后，后续读取获得的数据可基于CRC位的值对被传输的数据进行校验计算，以避免读取的数据在传输过程中发生错误，进一步保证数据读取的准确性。
如图3所示，以18位并行数据作为示例，CLK为系统时钟信号，举例来说，在DDR5中，一个时钟周期大约为312.5皮秒(ps)。结合图示，每次读取占用9时钟周期(图中的CL至CL+9)。其中，自接收到读命令信号的前8个时钟下，需传输的信号为数据信号，探测模块23输出对应数据信号的第一使能信号，以控制选择输出模块22选择输出数据信号Bit0～Bit15；最后一个时钟下，需传输的信号为校验码信号，此时，探测模块23输出对应校验码信号的第二使能信号，以控制选择输出模块22选择输出校验码信号CRC0和CRC1。其中，第一使能信号和第二使能信号的实现方式不限，比如，两者可以为相互独立的信号，或者，两者也可以用同一信号的不同状态来表征。举例来说，当使能信号为高电平状态时表征第一使能信号，当使能信号为低电平状态时表征第二使能信号。
需要说明的是，图中仅是一种示例，将并行信号依次按照每次输出两位信号来依次输出，但可以理解，也可以采用其它可能的实现方式。作为示例，选择输出模块输出的这些两位信号还可进一步转换为如图中上方所示的串行数据Bit0～CRC1。
为了实现信号使能的输出，在一个示例中，图4为一实施例提供的数据转换电路的结构示例图，如图4所示，在任一示例基础上，探测模块23包括：时钟计数模块231和信号生成模块232；
时钟计数模块231，用于当接收到读命令信号时，清零并统计自接收到读命令信号起经过的系统时钟周期数；
信号生成模块232，耦接于时钟计数模块231，用于当时钟计数模块231统计的系统时钟周期数未达到第一阈值时，输出第一使能信号；以及，当时钟计数模块231统计的系统时钟周期数达到第一阈值时，输出第二使能信号；其中，第一阈值基于第一数据信号传输所需的系统时钟周期数设定。
其中，第一阈值指选择输出模块将读取数据中数据信号进行传输所需要的系统时钟数，该系统时钟数取决于数据信号的长度。结合前面图3的示例，假设数据信号的长度为16位，完成数据信号的传输所需的系统时钟数为8个，结合该举例，可设定第一阈值为8。确定第一阈值后，可通过统计经历的系统时钟数来确定当前需传输数据信号或者校验码信号。
在一个示例中，如图3所示，选择输出模块先进行数据信号的传输，之后传输校验码信号，也就是说，自接收到读命令信号，即开始输出读取数据之后，前8个时钟需传输数据信号，后一个时钟则需传输校验码信号。相应的，时钟计数模块231在接收到读命令信号时，清零并自当前开始统计经过的系统时钟周期数，此时，信号生成模块232检测到时钟计数模块231统计的时钟数小于8，则输出数据信号对应的第一使能信号，以控制选择输出模块22输出数据信号；之后，当时钟计数模块231统计的时钟数为8时，则信号生成模块232自下一时钟开始输出校验码信号对应的第二使能信号，以控制选择输出模块22输出校验码信号输出。
需要说明的是，上述示例仅为一种举例，并未排除其它可能的方式。比如，第一阈值的具体取值可以根据实际情况确定，再比如，也可以先传输校验码信号再传输数据信号，则相应的，第一阈值和信号生成模块的输出情况相应调整，在此并未对上述具体手段进行限制。
本实施例中，探测模块包括时钟计数模块和信号生成模块，通过时钟计数模块的时钟统计结果能够准确及时地判断当前需传输的信号为数据信号或者校验码信号，从而及时控制信号生成模块相应输出第一使能信号或第二使能信号，准确实现数据传输。
实际应用中，还需考虑数据传输的周期对数据读取的影响，举例来说，DDR5相对于DDR4的数据传输速度提升一倍，故数据传输窗口(数据有效窗口)缩短到原来的1/2。故为了避免因数据传输窗口较短影响数据读取效果，在一个示例中，图5为一实施例提供的数据转换电路的结构示例图，如图5所示，在任一示例基础上，选择输出模块22的数量为N个；
数据缓存模块21，具体用于将第一数据信号划分为N个子数据信号，并将第一校验码信号按位划分为M个子校验码信号；
数据缓存模块21，具体还用于将第一信号通过并行输出的方式，分别向N个选择输出模块22输出子数据信号和子校验码信号；其中，每个子数据信号中的数据量不超过选择输出模块22的数量。
其中，选择输出模块的数量可以根据需要的数据有效窗口来确定，比如，可设定数据有效窗口不小于625ps，以保证数据准确读取。结合DDR5作为示例，即将数据有效窗口设定为两个系统时钟周期，即625ps，从而避免因数据有效窗口过小导致数据读取失败。
结合场景示例：实际应用中，不同类型存储器的数据传输速度可能不同，系统时钟周期也可能不同。单次数据读取占用的时长可被预先设计，比如，以DDR4为例，1个DDR4的系统时钟周期(CLK)，大约625ps，假设选择输出模块设定为2个，则8位数据需要4个CLK输出。以DDR5为例，结合图3和图6所示，1个DDR5的系统时钟周期，大约312.5ps，假设选择输出模块设定为2个，18位数据需要9个CLK输出，数据有效窗口太小，故考虑将单个数据的读取时长设定为2个DDR5的系统时钟周期，大约312.5×2＝625ps,选择输出模块设定为4个，18位数据需要9个CLK输出。基于设计的单个读取数据的读取时长，结合所需的数据有效窗口，可以确定选择输出模块的数量。
在一个示例中，选择输出模块的数量为四个。以数据有效窗口设定为625ps为例，可知，针对18位读取数据，需要在八个系统时钟周期内通过四次传输完成其中16位数据信号的传输，一次完成校验码信号的传输，也就是说，每次需输出四位数据，故可设定选择输出模块的数量为四个，每次由四个选择输出模块分别输出一位数据信号，即每次并行输出四位数据信号，直至传输四次完成16位数据信号的传输。之后其中两个选择输出模块分别输出一位校验码信号，即通过一次传输完成2位校验码信号的传输。上述方案中，由于保证了数据有效窗口达到预定要求，可避免数据读取失败。
为了便于数据传输，在一个示例中，多个选择输出模块22的顺序逻辑经过配置；数据缓存模块21，具体用于将第一信号按照所述顺序逻辑，分别输出至对应的选择输出模块。
如图5和图6所示，图6为一示例的数据转换时序示例图，图中以18位的读取数据作为示例。Y1～Y4表示多个选择输出模块22的输出，结合图示，Bit0～Bit3表示第一子数据信号，Bit4～Bit7表征第二子数据信号，Bit8～Bit11表征第三子数据信号，Bit12～Bit15表征第四子数据信号，CRC0和CRC1分别为第一子校验码信号和第二子校验码信号。上述方案中，数据转换过程中保证了数据有效窗口达到预定要求，可避免数据读取失败。
在一个示例中，如图7所示，图7为一实施例提供的数据转换电路的结构示例图，数据缓存模块21包括先进先出的数据缓存器(图中的READ DATA FIFO)，所述先进先出的数据缓存器包括：数据输入端，用于接收第一信号，输入时钟信号端(图中的FIFO IN CLK)以及输出时钟信号端(图中的FIFO OUT CLK)。在一个示例中，选择输出模块可以包括三选一数据选择器(图中的3TO1 MUX)。
仍结合图6所示的时序示例图，对图7所示的结构进行说明示例：预先设定多个选择输出模块22的顺序逻辑，图示中按照Y1、Y2、Y3、Y4的顺序。数据缓存模块21接收到并行的第一信号后，将第一信号的各个位数据，按照Y1、Y2、Y3、Y4的顺序向对应的选择输出模块22输入。举例来说，首先，选择输出模块在两个系统时钟周期内，依次通过Y1、Y2、Y3、Y4输出第一信号的Bit0～Bit3，之后接下来的两个系统时钟周期内，依次通过Y1、Y2、Y3、Y4输出Bit4～Bit7，直至第一信号的Bit0～Bit15输出完毕，之后在Y1、Y2上依次输出第一信号的CRC0和CRC1。图中为了便于后续的降位转换处理，在Bit0、Bit1和Bit2、Bit3之间加入了一个系统时钟周期的延迟。
本示例中，数据缓存模块包括先进先出的数据缓存器，从而在实现数据读取转换的基础上，简化电路结构。
具体的，选择输出模块用于基于使能信号进行选择输出，其实现方式不限。在一个示例中，如图8所示，图8为一示例提供的选择输出模块的结构示例图，如图所示，选择输出模块22包括：校验码传输单元31和数据传输单元32；其中，
校验码传输单元31，耦接于数据缓存模块21，校验码传输单元31的控制端接收第二使能信号；校验码传输单元31，用于接收第一校验码信号，以及当第二使能信号有效时，输出第一校验码信号；
数据传输单元32，耦接于数据缓存模块21，数据传输单元32的控制端接收第一使能信号；数据传输单元32，用于接收第一数据信号，以及当第一使能信号有效时，输出第一数据信号。
具体的，校验码传输单元用于传输校验码信号，数据传输单元用于传输数据信号。校验码传输单元响应于第二使能信号导通传输路径，数据传输单元响应于第一使能信号导通传输路径。其中，使能信号激活是指使能信号的电平状态有效，此时可控制对应的传输单元导通传输路径。举例来说，第一使能信号和第二使能信号均为低电平有效，则当使能信号当前的电平状态为高电平时，处于非激活状态，当前电平状态为低电平时，处于激活状态。可选的，选择输出模块22还可以包括：缓存单元33，耦接于校验码传输单元31和数据传输单元32，用于缓存并输出当前接收到的信号。
关于校验码传输单元，在一个示例中，校验码传输单元31，包括：第一传输门；其中，所述第一传输门的控制端接收第二使能信号，在所述第二使能信号有效时，导通输出所述第一校验码信号。通过传输门结构实现校验码传输单元能够提高数据传输效率，降低功耗。
结合前述示例，举例来说，如图9所示，图9为一示例提供的选择输出模块的结构示例图，如图所示，校验码传输单元31，包括第一传输门，包括：第一PMOS晶体管和第一NMOS晶体管；其中，
第一PMOS晶体管的源极和第一NMOS晶体管的漏极连接并与数据缓存模块21连接；
第一PMOS晶体管的漏极与第一NMOS晶体管的源极和缓存单元33连接，第一PMOS晶体管的栅极与第二使能信号CRC RD连接，第一NMOS晶体管的栅极与第二使能信号的反相信号CRC RDB连接。
具体的，第二使能信号处于低电平状态时，处于有效状态，校验码传输单元中的第一PMOS晶体管和第一NMOS晶体管构成的传输门结构导通，通过导通的传输门结构传输至缓冲单元33缓存，并由选择输出模块输出。
本示例中，校验码传输单元由PMOS晶体管和NMOS晶体管构成的传输门组成，通过使用常规器件实现校验码传输单元，能够进一步简化电路结构，提高集成度，降低成本。
关于数据传输单元，在一个示例中，数据传输单元32，包括：第一触发器322、第二传输门323；其中，第一触发器322的数据端接收第一数据信号，第一触发器322的时钟端接收系统时钟信号，第一触发器322的输出端与第二传输门323的输入端耦接；第二传输门323的控制端接收第一使能信号，在所述第一使能信号有效时，导通输出所述第一数据信号。通过触发器和传输门结构实现数据传输单元能够提高数据传输效率，降低功耗。
结合前述示例，举例来说，如图10所示，图10为一示例提供的选择输出模块的结构示例图，如图所示，数据传输单元32包括：第二反相器321、第一触发器322、第二传输门323包括第二PMOS晶体管和第二NMOS晶体管，以及第三反相器324；其中，
第二反相器321的输入端与数据缓存模块21连接，第二反相器321的输出端与第一触发器322的输入端连接；
第一触发器322的时钟端连接系统时钟信号，第一触发器322的输出端与第三反相器324的输入端连接，第三反相器324的输出端与第二PMOS晶体管的源极和第二NMOS晶体管的漏极连接；
第二PMOS晶体管的漏极与第二NMOS晶体管的源极和缓存单元33连接，第二PMOS晶体管的栅极与第一使能信号RD连接，第二NMOS晶体管的栅极与第一使能信号的反相信号RDB连接。
具体的，第一使能信号处于低电平状态时，处于激活状态，数据传输单元中的第二PMOS晶体管和第二NMOS晶体管构成的传输门结构导通，数据信号经通过导通的传输门结构传输至缓冲单元33缓存，并由选择输出模块输出。其中，触发器用于响应于系统时钟信号，定期输出数据缓存模块当前输出的数据信号，能够避免因第一使能信号的传输延迟等因素导致的传输门误导通和误关闭，提高数据转换的可靠性。可以理解，在第一使能信号和第二使能信号的控制下，可以实现选择将第一信号中的数据信号或者校验码信号进行输出。
上述举例中的反相器主要起缓冲作用，故在可能的实施方式中也可不设置第二反相器和第三反相器。本示例中，数据传输单元由反相器、触发器、PMOS晶体管和NMOS晶体管构成，通过使用常规器件实现数据传输单元，能够进一步简化电路结构，提高集成度，降低成本。
其中，缓存单元为具有缓存功能的模块。作为示例，缓存单元33包括：第四反相器331和第五反相器332；其中，第四反相器331的输入端与第五反相器332的输出端连接，且连至校验码传输单元31和数据传输单元32；第四反相器331的输出端与第五反相器332的输入端连接，作为缓存单元33的输出端。本示例中，缓存单元由两个反相器构成，通过使用常规器件实现校验码传输单元，能够进一步简化电路结构，提高集成度，降低成本。
实际应用中，DDR5还支持BL＝32的数据传输模式，即一次输出32位数据，为了提高数据转换效率，数据缓存模块可以一次获取多个第一信号进行输出。相应的，在一个实施例中，所述第一信号为36位数据，所述第一数据信号为32位数据，所述第一校验码信号为四位数据。
在一个示例中，如图11所示，图11为一实施例提供的数据转换电路的结构示例图，如图所示，所述第一数据信号包括第一组N个子数据信号和第二组N个子数据信号，所述第一校验码信号包括第一组子校验码信号和第二组子校验码信号，所述第一使能信号包括第一子使能信号ODD RD和第二子使能信号EVEN RD；探测模块23还包括：
识别模块41，用于接收读命令信号和两个初始时钟信号，所述两个初始时钟信号包括频率相同，相位相反的第一初始时钟信号和第二初始时钟信号，根据初始时钟信号中最先触发读命令信号的初始时钟信号，输出对应的子使能信号，同时屏蔽另一初始时钟信号，输出对应的子使能信号；
数据传输单元32包括第一数据传输单元42和第二数据传输单元43；第一数据传输单元42的控制端接收第一初始时钟信号对应的第一子使能信号，第一数据传输单元42，用于接收第一组N个子数据信号，以及当所述第一子使能信号有效时，输出所述第一组N个子数据信号；第二数据传输单元43的控制端接收第二初始时钟信号对应的第二子使能信号，用于接收第二组N个子数据信号，以及，当所述第二子使能信号有效时，则输出所述第二组N个子数据信号。
实际应用中，如图12所示，图12为一示例的数据转换时序示例图，如图中所示，未填充阴影的Bit0～Bit15、CRC0和CRC1为第一组信号，接下来填充阴影的Bit0～Bit15、CRC0和CRC1为第二组信号。
如图12所示，对于第一组信号(未填充阴影的数据)来说，其首位数据的读取时段位于Y1对应的前两个时钟周期，即CL之后的两个时钟周期；经过9个时钟周期，第一组信号完成输出。具体的，18位信号转换输出为五组信号，前四组均为四位信号，最后一组为两位信号。之后，在CL+9之后的时钟周期，以CL+9作为第二组信号的读取起始时段，比如重新从CL开始计算时钟周期，再次经过9个时钟周期，进行对第二组信号的读取转换处理。需要说明的是，本方案中所说的“第一组”信号仅是对多组信号的场景举例，示例其为连续两组信号中的前一数据，而并未限制该信号要为实际读取场景下的首个信号。类似的，本方案中所说的“第二组”信号也并未限制具体为哪个信号。
具体的，对于第二组信号(图中带阴影的数据)来说，由于前一组信号的CRC0和CRC1占用了两个时钟周期，故第二组信号的其首位数据Bit0对应的读取时段，位于Y3下CL+9之后。故在读取数据时，需要确定第二组信号的首位开始读取的时段，这个时段可以通过设定第一子使能信号和第二子使能信号来实现。
如图12所示，第一组信号的读命令信号与第一初始时钟信号匹配，故提供第一子使能信号，第二组信号的读命令信号与第二初始时钟信号匹配，故提供第二子使能信号。在一个示例中，设计两个初始时钟信号。为了生成该初始时钟信号，在一个示例中，数据转换电路还包括：时钟倍频模块；时钟倍频模块，用于接收系统时钟信号，处理生成所述初始时钟信号。通过初始时钟信号实现对读命令信号的判断，识别模块对应输出第一子使能信号和第二子使能信号，从而实现对多组信号的依次处理。
在一个示例中，如图13a所示，图13a为一示例提供的识别模块的结构示例图，如图所示，识别模块41包括：第一与门411、第二与门412、第二触发器413以及第三触发器414；
第一与门411的第一输入端连接第二初始时钟信号(例如图中的CLK_EVEN)，第一与门411的第二输入端与第三触发器414的反向输出端连接，第一与门411的输出端与第二触发器413的时钟端连接；
第二与门412的第一输入端连接第一初始时钟信号(例如图中的CLK_ODD)，第二与门412的第二输入端与第二触发器413的反向输出端连接，第二与门412的输出端与第三触发器414的时钟端连接；
第二触发器413、第三触发器414的输入端接收读命令信号RD_CMD。
具体的，结合图示的结构进行工作原理示例介绍：如图13b所示，图13b为示例的信号时序图，其中，CLK为系统时钟信号，RD_CMD为读命令信号，CLK_ODD和CLK_EVEN为初始时钟信号。如图所示，图中示例的初始时钟信号CLK_ODD和CLK_EVEN的周期为系统时钟信号的两倍，且CLK_ODD和CLK_EVEN的相位相反。当读命令信号RD_CMD的上升沿到来时，假设如图所示，该RD_CMD的上升沿首先被CLK_EVEN的上升沿捕获，此时，另一初始时钟信号CLK_ODD被屏蔽，识别模块当前输出CLK_EVEN对应的子使能信号EVEN RD有效。可以理解，类似的，若下一RD_CMD的上升沿首先被CLK_ODD的上升沿捕获，则识别模块输出CLK_ODD对应的子使能信号ODD RD有效。
具体的，不同组的信号可通过不同的传输路径传输，比如数据传输单元包括第一数据传输单元和第二数据传输单元，用于分别传输不同组信号的数据。
在一个示例中，第一数据传输单元42，包括：第四触发器422和第三传输门423；其中，所述第四触发器422的数据端接收第一组N个子数据信号，第四触发器422的时钟端接收系统时钟信号，第四触发器422的输出端与第三传输门423的输入端耦接；第三传输门423的控制端接收第一子使能信号ODD RD，在第一子使能信号ODD RD有效时，导通输出所述第一组N个子数据信号。通过触发器和传输门实现数据传输单元，能够提高数据传输效率，降低功耗。
作为举例，结合图14所示，图14为一示例提供的选择输出模块的结构示例图，在一个示例中，第一数据传输单元42，包括：第六反相器421、第四触发器422、第三传输门423包括第三PMOS晶体管和第三NMOS晶体管，第七反相器424；其中，第六反相器421的输入端与数据缓存模块连接，第六反相器421的输出端与第四触发器422的输入端连接；第四触发器422的时钟端连接系统时钟，第四触发器422的输出端与第七反相器424的输出端连接，第七反相器424的输出端与第三PMOS晶体管的源极和第三NMOS晶体管的漏极连接；第三PMOS晶体管的漏极与第三NMOS晶体管的源极和缓存单元连接，第三PMOS晶体管的栅极与第一子使能信号连接，第三NMOS晶体管的栅极与第一子使能信号的反相信号连接。
在一个示例中，第二数据传输单元43，包括：第五触发器432和第四传输门433；其中，第五触发器432的数据端接收第二组N个子数据信号，所述第五触发器的时钟端接收系统时钟信号，第五触发器432的输出端与第四传输门433的输入端连接；第四传输门433的控制端接收第二子使能信号EVEN RD，在所述第二子使能信号EVEN RD有效时，导通输出所述第二组N个子数据信号。通过触发器和传输门实现数据传输单元，能够提高数据传输效率，降低功耗。
作为举例，仍结合图14所示，在一个示例中，第二数据传输单元43，包括：第八反相器431、第五触发器432、第四传输门433包括第四PMOS晶体管和第四NMOS晶体管、第九反相器434；其中，第八反相器431的输入端与数据缓存模块连接，第八反相器431的输出端与第五触发器432的输入端连接；第五触发器432的时钟端连接系统时钟信号，第五触发器432的输出端与第九反相器434的输入端连接，第九反相器434的输出端与第四PMOS晶体管的源极和第四NMOS晶体管的漏极连接；第四PMOS晶体管的漏极与第四NMOS晶体管的源极和缓存单元连接，第四PMOS晶体管的栅极与第二子使能信号连接，第四NMOS晶体管的栅极与第二子使能信号的反相信号连接。
类似的，上述反相器用于实现缓冲，在可能的实施方式中也可以不设置反相器。示例中，第一数据传输单元和第二数据传输单元均由反相器、触发器、PMOS晶体管和NMOS晶体管等构成，通过使用常规器件实现传输单元，能够进一步简化电路结构，提高集成度，降低成本。
实际应用中，需对读取的并行的第一信号进行并转串处理，故选择输出模块输出的信号可继续进行降位转换，直至获得串行数据。其中，降位转换的手段不限，比如，仍可采用类似前述方案介绍的选择输出模块实现降位转换，也就是说，基于转换次数的设定，可设置多级选择输出模块，本实施例不对此进行限制。当选择输出模块输出的信号位数便于进行并转串处理时，比如，能够保证转换处理的数据窗口时，可进行并转串处理。故在一个示例中，如图15所示，图15为一实施例提供的数据转换电路的结构示例图，如图所示，所述数据转换电路还包括：数据转换模块51；数据转换模块51，用于接收选择输出模块22输出的信号，并转换输出对应的串行数据。
在一个示例中，数据转换模块可以为数据选择器。作为示例，数据转换模块的时钟信号是四相位时钟信号，第一相位为0度，第二相位为90度，第三相位为180度，第四相位为270度。
结合前述场景作为示例，数据转换模块(图中的CLK MUX)接收选择输出模块输出的四位数据，通过响应不同时钟选择输出对应输入端口接收的数据，以实现并转串处理。具体的，结合图12和图16进行示例说明，图16为一示例的数据转换模块的时钟信号示例图：在首个时段，选择输出模块Y1路输出第一个读取数据的Bit0，选择输出模块Y2路输出Bit1，选择输出模块Y3路输出Bit2，选择输出模块Y4路输出Bit4。相应的，数据转换模块响应于第一相位的时钟信号，选择输出Y1路的数据，即Bit0；经过半个时钟周期，响应于第二相位的时钟信号，选择输出Y2路的数据，即Bit1；再经过半个时钟周期，响应于第三相位的时钟信号，选择输出Y3路的数据，即Bit2；又经过半个时钟周期，响应于第四相位的时钟信号，选择输出Y4路的数据，即Bit3；从而完成将各选择输出模块输出的信号转换为串行数据。之后第一信号的剩余信号(比如数据信号和校验码信号)进行类似处理，直至整个读取数据转换为串行数据输出。
实际应用中，为了便于实现并转串处理，保留足够的转换时间，可以在选择输出模块输出的信号中的前两位和后两位数据之间加入延迟。结合图12所示，对于选择输出模块输出的第一信号的Bit0～Bit3来说，在进行向串行数据的转换时，Bit0～Bit1和Bit2～Bit3之间存在一个系统时钟周期的延迟。可选的，该延迟可由选择输出模块在输出信号时添加。
本实施例提供的数据转换电路中，数据缓存模块接收由数据部分和校验码部分构成的并行信号，将其拆分输出为数据信号和校验码信号；探测模块接收读命令信号，并根据当前需传输的信号为所述第一数据信号或所述第一校验码信号，输出对应的使能信号；选择输出模块接收数据信号和校验码信号，根据当前接收的使能信号，选择输出数据信号或校验码信号。上述方案中，基于使能信号控制并行信号的数据信号和校验码信号分别输出，便于后续进行数据转换，从而实现对包含数据和校验码的并行数据进行有效的读取转换。
实施例二
图17为一实施例提供的一种内存装置的结构示意图，如图17所示，该内存装置包括：存储阵列、感测放大电路以及如前示例的数据转换电路；其中，
在读取模式下，所述存储阵列中的存储数据通过所述感测放大电路生成若干位并行的第一信号，传输至所述数据转换电路；其中，所述第一信号包括第一数据信号和第一校验码信号。
如图17所示，以DRAM作为示例，包括数据转换电路、行解码器、列解码器、感测放大器以及存储阵列。存储阵列主要由行(rows)和列(columns)组成。行沿阵列的行方向与位线交叉处为存储阵列的存储单元。
其中，每个存储单元用于存储一个位数据。存储单元主要由晶体管开关和电容组成。其中，电容用于存储数据，晶体管开关用于根据选中状态，关断或导通。可以通过控制行和列来激活某个存储单元，以实现对该存储单元的访问。结合读取场景作为示例：需要读取存储单元中位数据时，可以通过行解码器选中该存储单元所在的行(字线)，相应的，图示中的晶体管开关导通，通过对列(位线)信号的感测放大就可以感知到此时电容上的状态。例如，如果存储单元中存储的位数据为1，那么晶体管开关导通后就会从存储单元的位线上读到1，反之也是同样的道理。另外，结合写入场景作为示例：需要向某存储单元中写入bit数据时，比如写入1。可以通过行解码器选中该存储单元所在的行(字线)，相应的图示中的晶体管开关导通，通过将列(位线)设为1，使得电容充电，即向存储单元写入1。反之，如果要写入0，那么位线的电平设为0，使得电容放电，即向存储单元写入0。
结合前述实施例的方案，在读取模式下，存储阵列中的存储数据通过感测放大电路生成读取数据，该读取数据包含数据部分和校验码部分，传输至所述数据转换电路；数据转换电路对接收的数据进行降位转换后，输出串行数据，从而完成数据读取输出。
本实施例提供的内存装置中，存储阵列中的存储数据通过感测放大电路生成包含校验码和数据部分的读取数据，传输至数据转换电路进行降位转换直至最后输出串行数据。上述方案中，数据转换电路基于使能信号控制并行信号的数据信号和校验码信号分别输出，便于后续进行数据转换，从而实现对包含数据和校验码的并行数据进行有效的读取转换。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (20)

1.一种数据转换电路，其特征在于，包括：数据缓存模块、选择输出模块和探测模块，其中，
所述数据缓存模块，用于接收若干位并行的第一信号，其中，所述第一信号包括第一数据信号和第一校验码信号；
所述探测模块，用于接收读命令信号，并根据当前需传输的信号为所述第一数据信号或所述第一校验码信号，输出对应的使能信号，所述使能信号包括对应所述第一数据信号的第一使能信号或对应所述第一校验码信号的第二使能信号；
所述选择输出模块，耦接于所述数据缓存模块和所述探测模块，用于接收所述第一信号，以及根据所述使能信号，选择输出所述第一数据信号或所述第一校验码信号。
2.根据权利要求1所述的电路，其特征在于，所述第一信号为十八位数据，所述第一数据信号为十六位数据，所述第一校验码信号为二位数据。
3.根据权利要求1所述的电路，其特征在于，所述探测模块包括：时钟计数模块和信号生成模块；
所述时钟计数模块，用于当接收到读命令信号时，清零并统计自接收到所述读命令信号起经过的系统时钟周期数；
所述信号生成模块，耦接于所述时钟计数模块，用于当所述时钟计数模块统计的系统时钟周期数未达到第一阈值时，输出所述第一使能信号；以及，当所述时钟计数模块统计的系统时钟周期数达到所述第一阈值时，输出所述第二使能信号；其中，所述第一阈值基于所述第一数据信号的长度设定。
4.根据权利要求1所述的电路，其特征在于，所述选择输出模块的数量为N个；
所述数据缓存模块，具体用于将所述第一数据信号划分为N个子数据信号，并将所述第一校验码信号按位划分为M个子校验码信号；
所述数据缓存模块，具体还用于将第一信号通过并行输出的方式，分别向N个选择输出模块输入所述子数据信号和所述子校验码信号；其中，每个子数据信号中的数据量不超过所述选择输出模块的数量。
5.根据权利要求4所述的电路，其特征在于，多个所述选择输出模块的顺序逻辑经过配置；
所述数据缓存模块，具体用于将第一信号按照所述顺序逻辑，分别输出至对应的选择输出模块。
6.根据权利要求4所述的电路，其特征在于，所述选择输出模块包括：校验码传输单元和数据传输单元；其中，
所述校验码传输单元，耦接于所述数据缓存模块，所述校验码传输单元的控制端接收所述第二使能信号；所述校验码传输单元，用于接收所述第一校验码信号，以及当所述第二使能信号有效时，输出所述第一校验码信号；
所述数据传输单元，耦接于所述数据缓存模块，所述数据传输单元的控制端接收所述第一使能信号；所述数据传输单元，用于接收所述第一数据信号，以及当所述第一使能信号有效时，输出所述第一数据信号。
7.根据权利要求6所述的电路，其特征在于，所述校验码传输单元，包括：第一传输门；其中，
所述第一传输门的控制端接收第二使能信号，在所述第二使能信号有效时，导通输出所述第一校验码信号。
8.根据权利要求6所述的电路，其特征在于，所述数据传输单元，包括：第一触发器、第二传输门；其中，
所述第一触发器的数据端接收第一数据信号，所述第一触发器的时钟端接收系统时钟信号，所述第一触发器的输出端与所述第二传输门的输入端耦接；
所述第二传输门的控制端接收第一使能信号，在所述第一使能信号有效时，导通输出所述第一数据信号。
9.根据权利要求6所述的电路，其特征在于，所述选择输出模块还包括：
缓存单元，耦接于所述校验码传输单元和所述数据传输单元，用于缓存并输出当前接收到的信号。
10.根据权利要求6所述的电路，其特征在于，所述第一信号为36位数据，所述第一数据信号为32位数据，所述第一校验码信号为四位数据。
11.根据权利要求10所述的电路，其特征在于，所述第一数据信号包括第一组N个子数据信号和第二组N个子数据信号，所述第一校验码信号包括第一组子校验码信号和第二组子校验码信号，所述第一使能信号包括第一子使能信号和第二子使能信号；所述探测模块还包括：
识别模块，用于接收读命令信号和两个初始时钟信号，所述两个初始时钟信号包括频率相同，相位相反的第一初始时钟信号和第二初始时钟信号，根据初始时钟信号中最先触发所述读命令信号的初始时钟信号，输出对应的子使能信号，同时屏蔽另一初始时钟信号，输出对应的子使能信号；
所述数据传输单元包括第一数据传输单元和第二数据传输单元；所述第一数据传输单元的控制端接收所述第一初始时钟信号对应的第一子使能信号，所述第一数据传输单元，用于接收第一组N个子数据信号，以及当所述第一子使能信号有效时，输出所述第一组N个子数据信号；所述第二数据传输单元的控制端接收所述第二初始时钟信号对应的第二子使能信号，用于接收第二组N个子数据信号，以及当所述第二子使能信号激活时，则输出所述第二组N个子数据信号。
12.根据权利要求11所述的电路，其特征在于，所述识别模块包括：第一与门、第二与门、第二触发器以及第三触发器；
所述第一与门的第一输入端连接所述第二初始时钟信号，所述第一与门的第二输入端与所述第三触发器的反向输出端连接，所述第一与门的输出端与所述第二触发器的时钟端连接；
所述第二与门的第一输入端连接所述第一初始时钟信号，所述第二与门的第二输入端与所述第二触发器的反向输出端连接，所述第二与门的输出端与所述第三触发器的时钟端连接；
所述第二触发器、第三触发器的输入端接收所述读命令信号。
13.根据权利要求11所述的电路，其特征在于，所述第一数据传输单元，包括：第四触发器和第三传输门；其中，
所述第四触发器的数据端接收第一组N个子数据信号，所述第四触发器的时钟端接收系统时钟信号，所述第四触发器的输出端与所述第三传输门的输入端耦接；
所述第三传输门的控制端接收第一子使能信号，在所述第一子使能信号有效时，导通输出所述第一组N个子数据信号。
14.根据权利要求11所述的电路，其特征在于，所述第二数据传输单元，包括：第五触发器和第四传输门；其中，
所述第五触发器的数据端接收第二组N个子数据信号，所述第五触发器的时钟端接收系统时钟信号，所述第五触发器的输出端与所述第四传输门的输入端连接；
所述第四传输门的控制端接收第二子使能信号，在所述第二子使能信号有效时，导通输出所述第二组N个子数据信号。
15.根据权利要求11所述的电路，其特征在于，还包括：时钟倍频模块；
所述时钟倍频模块，用于接收系统时钟信号，处理生成所述初始时钟信号。
16.根据权利要求1-15任一项所述的电路，其特征在于，所述选择输出模块的数量为四个。
17.根据权利要求15所述的电路，其特征在于，还包括：数据转换模块；
所述数据转换模块，用于接收选择输出模块输出的信号，并转换输出对应的串行数据。
18.根据权利要求17所述的电路，其特征在于，
所述数据转换模块的时钟信号是四相位时钟信号，第一相位为0度，第二相位为90度，第三相位为180度，第四相位为270度。
19.根据权利要求1-15任一项所述的电路，其特征在于，所述数据缓存模块包括先进先出的数据缓存器，所述先进先出的数据缓存器包括：数据输入端、输入时钟信号端以及输出时钟信号端。
20.一种内存装置，其特征在于，包括：存储阵列、感测放大电路以及如权利要求1-19任一项所述的数据转换电路；其中，
在读取模式下，所述存储阵列中的存储数据通过所述感测放大电路生成若干位并行的第一信号，传输至所述数据转换电路；其中，所述第一信号包括第一数据信号和第一校验码信号。
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CN102541678B (zh) * 2011-12-30 2013-09-18 中国人民解放军国防科学技术大学 多通道与非型快闪并行存储控制器
CN105895162B (zh) * 2016-03-30 2019-10-11 上海华虹宏力半导体制造有限公司 只读存储器及其数据读取方法
CN110224789B (zh) * 2019-06-10 2021-09-07 哈尔滨工业大学 一种基于fpga的多模式hdlc控制器
CN110515879B (zh) * 2019-08-02 2021-05-25 广州粒子微电子有限公司 一种异步传输装置及其传输方法
US11327836B1 (en) * 2020-09-29 2022-05-10 Xilinx, Inc. Protection of data on a data path in a memory system

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