CN116665754A - 检测电路以及存储系统 - Google Patents

Abstract

本公开实施例提供一种检测电路以及存储系统。检测电路包括输入电路和逻辑电路。输入电路被配置为接收输入信号并输出采样信号和多个移位信号，输入信号由连续间隔出现的多个命令构成，多个移位信号中相邻的移位信号相较于采样信号具有的延迟量依次递增。逻辑电路被配置为对采样信号与每个移位信号分别进行逻辑运算，并输出相应的标识码，标识码用于表征，相应的移位信号具有的延迟量与相邻的两个命令之间的时间间隔是否相同。本公开实施例在节约电路占用面积的情况下，还可以准确检测出相邻的两个命令之间的时间间隔情况。

Description

检测电路以及存储系统

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种检测电路以及存储系统。

背景技术

存储系统在许多电子系统中用来存储可在以后时间检索的数据。一般通过为存储系统提供命令、地址及时钟控制存储系统。存储系统可响应于命令执行各种存储操作。例如，读取命令引起存储系统执行读取操作以从存储系统读出数据，且写入命令引起存储系统执行写入操作以将数据存储到存储系统。地址用于识别存取操作的存储系统的位置，且时钟提供各种操作的时序。

存储系统接收到的命令包括连续间隔出现的多个命令，且相邻命令之间的时间间隔是否符合需求，是影响存储系统存储性能的重要因素之一。

发明内容

本公开实施例提供一种检测电路以及存储系统，至少有利于在准确检测出相邻两个命令之间的时间间隔的同时，还减小检测电路占用的面积。

根据本公开一些实施例，本公开实施例一方面提供一种检测电路，包括：输入电路，被配置为，接收输入信号，且对所述输入信号进行采样和移位处理，以输出采样信号和多个移位信号；其中，所述输入信号由连续间隔出现的多个命令构成，且所述多个命令中相邻的两个命令之间的间隔大于或等于预设时长，所述多个移位信号中相邻的移位信号相较于所述采样信号具有的延迟量依次递增且均大于或等于所述预设时长；逻辑电路，被配置为，接收采样信号以及所述多个移位信号，并对所述采样信号与每个所述移位信号分别进行逻辑运算，并输出相应的标识码，所述标识码用于表征，相应的所述移位信号具有的所述延迟量与相邻的两个命令之间的时间间隔是否相同。

在一些实施例中，所述逻辑运算包括与运算。

在一些实施例中，所述预设时长为nTCK，n为大于或等于1的自然数；所有所述移位信号中具有的延迟量中的最大延迟量为(n+a)TCK，a为正数，TCK为一个时钟周期的时长。在一些实施例中，所述多个移位信号包括按照延迟量递增的第0移位信号至第I移位信号，第i移位信号的延迟量为(n+i)TCK；与所述第i移位信号相对应的标识码定义为第i标识码，所述第i标识码用于表征相邻的两个命令之间的时间间隔与(n+i)TCK是否相同；所述逻辑电路包括：包括第0与门至第I与门的I+1个与门电路，第i与门的输入端分别接收所述采样信号以及第i移位信号，输出端输出第i标识码；其中，i≤I，I≥a。在一些实施例中，每个所述命令用于执行操作相应的一组数据，其中，相邻的两个命令之间的时间间隔与相应操作的相邻两组数据之间的间隔数量相关；所述逻辑电路还被配置为，接收选择信号以及所有所述标识码，并输出多个校验码，其中，所述选择信号有效期间，所述校验码与标识码具有第一对应关系，所述选择信号无效期间，所述校验码与所述标识码具有第二对应关系，所述校验码用于反映相邻两组数据之间的间隔数量；在执行循环冗余校验期间，所述选择信号有效；在未执行所述循环冗余校验期间，所述选择信号无效。在一些实施例中，所述多个校验码包括第0校验码至第m校验码，第i校验码用于反映相邻的两组数据之间的间隔数量是否为i；所述逻辑电路还包括：包括第0选择器至第m选择器的m+1个选择器；第i选择器接收第i标识码以及第i+1标识码，并在所述选择信号无效时输出所述第i标识码作为所述第i校验码，在所述选择信号有效时输出所述第i+1标识码作为所述第i校验码。

在一些实施例中，0＜a≤3。

在一些实施例中，所述输入电路包括移位寄存器。

在一些实施例中，所述移位寄存器包括：由第零触发器至第X触发器的顺序依次级联的多个触发器，所述多个触发器中的每个触发器的时钟端均接收时钟信号，前一级的所述触发器的正相输出端连接下一级的所述触发器的数据输入端，所述第零触发器的数据输入端接收所述输入信号，所述第零触发器的正相输出端输出所述采样信号，所述时钟信号的时钟周期为1TCK；其中，第x触发器的正相输出端输出相较于所述采样信号具有的延迟量为xTCK的所述移位信号，X为正整数，x为小于等于X的正整数。

根据一些实施例中，本公开另一方面还提供一种存储系统，包括上述任意实施例提供的检测电路。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的检测电路的技术方案中，检测电路包括输入电路和逻辑电路。输入电路对由连续间隔出现的多个命令构成的输入信号进行采样和移位处理，以生成采样信号和多个移位信号，不同移位信号中相邻移位信号相较于采样信号具有的延迟量依次递增且均大于预设时长。逻辑电路对采样信号与每一移位信号进行逻辑运算，并输出相应的标识码，标识码用于表征，相应的移位信号具有的延迟量与相邻的两个命令之间的时间间隔是否相同，若相同，则基于该移位信号的延迟量即可获知相邻两个命令之间的时间间隔。如此，通过简单的逻辑电路即可检测出相邻命令之间的时间间隔，逻辑电路占据面积小，且即使相邻命令之间的时间间隔的最大值相对较大，也仍可避免相关技术中设置较大数量的D触发器而带来的电路复杂且面积大的问题。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1和图2为两种不同的时序图；

图3为一种检测电路的电路结构示意图；

图4为本公开实施例提供的检测电路的一种框图；

图5为本公开实施例提供的检测电路的另一种框图；

图6为移位寄存器的一种电路结构；

图7为图4中逻辑电路的一种电路结构示意图；

图8为检测电路的另一种框图；

图9为图8中逻辑电路的一种电路结构示意图；

图10为检测电路中各信号的一种时序图。

具体实施方式

集成电路设计中连续命令中相邻两个命令之间的时间间隔是否符合要求，影响着集成电路的功能是否能够正确实现。

例如，每个命令用于执行操作相应的一组数据，相邻两个命令之间的时间间隔与相应操作的相邻两组数据之间的间隔数量相关，相邻两个命令与相邻两组数据相对应。具体地，相邻两个命令之间的时间间隔正好为目标间隔，则与相邻两个命令相对应的相邻两组数据(以下简称“相邻两组数据”)之间为无间隔(即为no gap或者0gap)，即相邻两组数据之间的间隔数量为0；相邻两个命令之间的时间间隔为目标间隔加上1tck，则相邻两组数据之间的间隔数量为1个间隔(即为1gap)；相邻两个命令之间的时间间隔为目标间隔加上2tck，则相邻两组数据之间的间隔数量为2个间隔(即为2gaps)；依次类推，若相邻两个命令之间的时间间隔为目标间隔加上ntck，则相邻两组数据之间的间隔数量为n个间隔(即为ngaps)。其中，tck，为一个时钟周期。

其中，上述的操作可以为“写入操作”或者“读取操作”。

存储系统中通常包括间隔检测电路，用于检测连续命令中相邻两个命令之间是时间间隔，通过检测到的时间间隔，可以反映出相邻两组数据之间的间隔数量。例如，检测电路可以用于检测连续写命令之间的时间间隔情况。

图1和图2为两种不同的时序图。其中，存储系统具有时钟信号CLK，时钟信号CLK的一个时钟周期为tck，时钟信号CLK可以包括互为反相的差分时钟信号；以上述的操作为写入操作为例，命令为写命令，存储系统响应于一个写命令写入一组数据，一组数据可以由D0-D15共16bit数据构成，在时钟信号CLK的上升沿和下降沿分别写入1bit数据，即1个时钟周期内写入2bit数据。

参考图1，连续两个写命令之间的时间间隔为TCCD_S时，两次写入的相邻两组数据之间无缝衔接，即两次写入的两组数据没有间隔，其中，TCCD_S可以为8tck。图1中，前一组数据中D15被写入后，紧接着下一组数据中D0被写入。即，图1显示了相邻两组数据之间无间隔的情形。

参考图2，如果两个写命令之间的时间间隔为TCCD_S+N tck，则两次写入的相邻两组数据之间存在N tck的间隔，即，两组数据之间存在N个间隔。其中，图2所示N为1时的情况，即，前一组数据中D15被写入后，在间隔1tck后下一组数据中D0才被写入。

也就是说，相邻两个命令之间的时间间隔减去TCCD_S的差值与一个时钟周期的比值，即为相邻两组数据之间的间隔数量。例如，相邻两个命令之间的时间间隔为TCCD_S+Ntck，则相对应的两组数据之间的间隔数量为N，即两组数据之间具有N个间隔。

由上述分析可知，获取相邻两个命令之间的时间间隔，即可间接获取相邻两组数据之间的间隔数量。

需要说明的是，TCCD_S为当向不同存储体组(bank group)的存储体(bank)发出连续的命令时，相邻两个命令之间的最小时间间隔。连续两个写命令之间的间隔也可以为TCCD_L，TCCD_L为当向同一存储体组(bank group)的存储体(bank)发出连续的命令时，相邻两个命令之间的最小时间间隔。

图3为一种检测电路的电路结构示意图。参考图3，检测电路包括移位器11以及多个D触发器12。译码生成的写命令WR_CMD要经过移位器11进行CWL(CAS Write Latency，列地址选通写延迟)延时，生成采样信号WR_CMD0，并在进行移位的过程中会产生相较于采样信号WR_CMD0具有不同tck延时的多个移位信号，如移位信号WR_CMD8、WR_CMD9、WR_CMD10…WR_CMDn等。其中，移位信号WR_CMD8为采样信号WR_CMD0之后延时8tck得到的信号；移位信号WR_CMD9为采样信号WR_CMD0之后延时9tck得到的信号；移位信号WR_CMD10为采样信号WR_CMD0之后延时10tck得到的信号；移位信号WR_CMDn为采样信号WR_CMD0之后延时ntck得到的信号，n大于10。

继续参考图3，取采样信号WR_CMD0为各D触发器12的输入数据，取移位信号如WR_CMD8、WR_CMD9、WR_CMD10……WR_CMDn等作为各D触发器12的采样时钟信号。具体地，各移位信号WR_CMD8、WR_CMD9、WR_CMD10……WR_CMDn还可以分别经由延迟器13延迟生成采样时钟信号GAP0_CLK、GAP1_CLK、GAP2_CLK……GAP(n-8)_CLK。各触发器12的Q输出端输出采样结果信号GAP_0、GAP_1、GAP_2…GAP_(n-8)。若采样结果信号为1，则说明相应的D触发器12采样成功；若采样结果信号为0，则说明相应的D触发器12采样不成功。

可以理解的是，各D触发器12的采样时钟信号为基于前一个写命令进行移位生成的，各D触发器12的输入数据为基于当前写命令(又称为下一个写命令)移位生成的。

以相邻两次写命令之间的时间间隔为8tck，则相邻两组数据之间为无间隔为例：

D触发器12响应于采样时钟信号GAP0_CLK对采样信号WR_CMD0进行采样，如果采样成功，采样结果信号GAP_0为1，说明相邻两次写命令之间的时间间隔为8tck，即相邻两组数据之间无间隔；如果采样不成功，GAP_0为0，说明相邻两次写命令之间的时间间隔大于8tck，或者，相邻两组数据之间有间隔。换句话说，基于移位信号WR_CMD8对采样信号WR_CMD0采样成功与否，判断相邻两组数据之间是否为无间隔。

D触发器12响应于采样时钟信号GAP1_CLK对采样信号WR_CMD0进行采样，如果采样成功，采样结果信号GAP_1为1，说明相邻两次写命令之间的时间间隔为9tck，即相邻两组数据之间有1个间隔；如果采样不成功，GAP_1为0，说明相邻两组数据之间的间隔大于或小于1个间隔。换句话说，基于移位信号WR_CMD9对采样信号WR_CMD0采样成功与否，判断相邻两组数据之间是否为1个间隔。

根据各D触发器12采样成功与否，可以检测出相邻两次写命令之间的间隔情况。也就是说，无间隔可以通过前一个写命令移位得到的WR_CMD8在延迟操作后作为采样时钟信号去采样下一个写命令移位得到的WR_CMD0，1个间隔可以通过前一个写命令移位得到的WR_CMD9在延迟操作后作为采样时钟信号去采样下一个写命令移位得到的WR_CMD0。依次类推，(n-8)个间隔可以通过前一个写命令移位得到的WR_CMDn在延迟操作后作为采样时钟信号去采样下一个写命令移位得到的WR_CMD0。

上述检测电路，通过检测连续两个命令之间的时间间隔，来反映相邻两组数据之间的间隔数量。

由上述分析可知，若需要检测出不同的间隔则检测电路需要不同的D触发器12。若要正确检测出连续两组数据是否存在间隔，且如果存在间隔的情况下这个间隔是几个间隔，则需要使用多个D触发器12。例如，若相邻两个写命令之间的时间间隔为TCCD_S+2tck，即相邻两组数据之间的间隔为2个间隔，则检测电路需要3个D触发器12；若相邻两个写命令之间的时间间隔大于TCCD_S+2tck，即相邻两组数据之间的间隔大于2个间隔，则检测电路需要继续增加D触发器12的数量。D触发器12本身的面积就相对较大，且D触发器12的数量越多，则检测电路的面积也相应越大，这不仅使得检测电路所占据的面积过大，且还会造成资源浪费，如检测电路的功耗也会相应增加。

基于此，本公开实施例还提供一种检测电路，通过简单的逻辑电路，可以实现检测相邻的两次命令之间的时间间隔情况，以实现获取相对应的两组数据之间的间隔数量的目的，有利于大大的减小检测电路的面积。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

图4为本公开实施例提供的检测电路的一种框图。

参考图4，检测电路包括输入电路101和逻辑电路102。

输入电路101被配置为，接收输入信号WR_CMD对输入信号WR_CMD进行采样和移位处理，以输出采样信号WR_CMD0和多个移位信号WR_CMDn-WR_CMDn+m；其中，输入信号WR_CMD由连续间隔出现的多个命令构成，且多个命令中相邻的两个命令之间的间隔大于或等于预设时长，多个移位信号中相邻的移位信号相较于采样信号WR_CMD0具有的延迟量依次递增且均大于或等于预设时长。

可以理解的是，相邻指的是，不同移位信号按照延迟量大小由小至大的排序上的位置关系。

逻辑电路102被配置为，接收采样信号WR_CMD0以及多个移位信号WR_CMDn-WR_CMDn+m，并对采样信号WR_CMD0与每个移位信号WR_CMDn-WR_CMDn+m分别进行逻辑运算，并输出相应的标识码GAP_PRE0-GAP_PREm，标识码用于表征，相应的移位信号具有的延迟量与相邻的两个命令之间的时间间隔是否相同。

检测电路可应用于存储系统。存储系统可以包括多个存储体组。当同一个存储体组被连续访问时，同一个存储体组的访问命令之间具有第一延迟时间tCCD_L，换言之，同一存储体组可以在同一存储体组被访问后的第一延迟时间tCCD_L被再次访问。第一延迟时间tCCD_L可以表示访问同一个存储体组所需的最小时间间隔。

当不同存储体组被连续访问时，任意存储体组可以在其它存储体组被访问之后的第二延迟时间tCCD_S被再次访问，换言之，不同存储体组的访问命令之间具有第二延迟时间tCCD_S。第二延迟时间tCCD_S可以表示为访问不同存储体组所需的最小时间间隔。一般的，第一延迟时间tCCD_L大于第二延迟时间tCCD_S。

因此，在一些情况下，预设时长可以大于或等于第一延迟时间；在另一些情况下，预设时长也可以大于或等于第二延迟时间。

其中，预设时长可以为nTCK，n为大于或等于1的自然数，TCK为一个时钟周期的时长。根据输入信号具有的命令类型的不同，n可以为不同的值。例如，n可以为8。

每个命令用于执行操作相应的一组数据。例如，命令为写命令，则每个命令用于执行写入相应的一组数据。

相邻的两个命令之间的时间间隔与相应操作的相邻两组数据之间的间隔数量有关。具体地，若相邻两个命令之间的时间间隔为预设时长nTCK，且每组数据的长度为2n-bit，则认为相对应的相邻两组数据之间无间隔；若相邻两个命令之间的时间间隔为(n+i)TCK，且每组数据的长度为2n-bit，则认为相对应的相邻两组数据之间的间隔数量为i，即相邻两组数据之间间隔iTCK，i为大于等于0的自然数。

在一些例子中，预设时长可以与第一延迟时间tCCD_L相同。在另一些例子中，预设时长也可以与第二延迟时间tCCD_S相同。第二延迟时间tCCD_S可以为8TCK。

采样信号WR_CMD0为基于对输入信号中的连续命令进行采样得到的信号，基于前一命令采样得到的采样信号WR_CMD0与基于下一命令采样得到的采样信号WR_CMD0之间的时间间隔，即为相邻的两次命令之间的时间间隔。

在一些实施例中，输入信号可以为写命令，相应图4中输入信号和采样信号分别标识为WR_CMD、WR_CMD0；多个移位信号分别标识为WR_CMDn、WR_CMDn+1、WR_CMDn+2……WR_CMDn+m等，m为任意正整数。

其中，移位信号WR_CMDn相较于采样信号WR_CMD0具有的延迟量为nTCK，移位信号WR_CMDn+1相较于采样信号WR_CMD0具有的延迟量为(n+1)TCK，移位信号WR_CMDn+m相较于采样信号WR_CMD0具有的延迟量为(n+m)TCK。

需要说明的是，本公开实施例以输入信号WR_CMD为写命令作为示例对检测电路进行说明，但本公开实施例并不对输入信号的命令类型做限定，输入信号可以为存储系统中所需的任意具有连续命令的命令类型。例如，输入信号可以为读(READ)命令或者激活(ACTIVE)命令等。

移位信号WR_CMDn至移位信号WR_CMDn+m具有的延迟量依次为nTCK至(n+m)TCK，即，移位信号WR_CMDn相较于采样信号WR_CMD0的延迟量为nTCK，移位信号WR_CMDn+1相较于采样信号WR_CMD0的延迟量为(n+1)TCK，移位信号WR_CMDn+m相较于采样信号WR_0的延迟量为(n+m)TCK。

其中，标识码可以具有彼此不同的第一值和第二值。若标识码为第一值，则表征相应的移位信号具有的延迟量与相邻两个命令之间的时间间隔相同，若标识码为第二值，则表征相应的移位信号具有的延迟量与相邻两个命令之间的时间间隔不同。

在一个具体例子中，第一值可以为1，第二值可以为0。在另一个例子中，第一值可以为0，第二值可以为1。需要说明的是，根据逻辑电路102采用的逻辑运算的不同，合理选择第一值与第二值各自表征的含义。

可以理解的是，标识码GAP_PRE0与移位信号WR_CMDn相对应，用于表征延迟量nTCK与相邻的两个命令之间的时间间隔是否相同，即表征相邻两个命令之间的时间间隔是否为nTCK；标识码GAP_PRE1与移位信号WR_CMDn+1相对应，用于表征延迟量(n+1)TCK与相邻的两个命令之间的时间间隔是否相同，即表征相邻两个命令之间的时间间隔是否为(n+1)TCK；标识码GAP_PREm与移位信号WR_CMDn+m相对应，用于表征延迟量(n+m)TCK与相邻的两个命令之间的时间间隔是否相同，即表征相邻两个命令之间的时间间隔是否为(n+m)TCK。

具体地，若标识码GAP_PREm具有第一值，则移位信号WR_CMDn+m具有的延迟量(n+m)TCK与相邻两个命令之间的时间间隔相同，即相邻两组数据之间的间隔为m个间隔。若标识码GAP_PREm具有第二值，则移位信号WR_CMDn+m具有的延迟量(n+m)TCK与相邻两个命令之间的时间间隔不同，说明相邻两组数据之间的间隔不是m个间隔。

更具体地，若标识码GAP_PRE0具有第一值，则移位信号WR_CMDn具有的延迟量nTCK与相邻两个命令之间的时间间隔相同，说明相邻两个命令相对应的两组数据之间的间隔为0个间隔即无间隔。若标识码GAP_PRE0具有第二值，则移位信号WR_CMDn具有的延迟量nTCK与相邻两个命令之间的时间间隔不同，说明相邻两个命令相对应的两组数据之间的间隔大于0个间隔。

若标识码GAP_PRE1具有第一值，则移位信号WR_CMDn+1具有的延迟量(n+1)TCK与相邻两个命令之间的时间间隔相同，说明相邻两个命令相对应的两组数据之间的间隔为1个间隔。若标识码GAP_PRE1具有第二值，则移位信号WR_CMDn+1具有的延迟量(n+1)TCK与相邻两个命令之间的时间间隔不同，说明相邻两个命令相对应的两组数据之间的间隔不是1个间隔。

由上述分析可知，可以基于不同标识码的值获取输入信号中连续命令的时间间隔，从而获取相对应的两组数据之间的间隔数量。每一移位信号与一种间隔数量相对应，用于检测出相邻两组数据之间是否具有与移位信号相对应的间隔。例如移位信号WR_CMDn与无间隔相对应，用于检测出相邻两组数据之间是否具有无间隔；移位信号WR_CMDn+1与1个间隔相对应，用于检测出相邻两组数据之间是否具有1个间隔；移位信号WR_CMDn+m与m个间隔相对应，用于检测出相邻两组数据之间是否具有m个间隔。

逻辑电路102采用逻辑门电路实现相邻命令之间的时间间隔的正确检测，代替了相关技术采样触发器进行采样检测的电路，与采用触发器进行采样的电路相比，采用逻辑门电路的逻辑电路102的电路面积更小，电路更简化。

其中，逻辑电路102为数字电路，在数字电路的逻辑门电路中，“门”指的是能实现基本逻辑关系的电路，基本逻辑关系可以是与运算、或运算、与非运算或者或非运算。相应的逻辑门电路可以是与门、或门、与非门或者或非门。

在一些例子中，逻辑电路102的逻辑运算可以为与运算，即对采样信号WR_CMD0与相应的移位信号进行与运算，以生成并输出相应的标识码。在这种情况下，标识码具有第一值1，则表征相应的移位信号的延迟量与相邻的命令之间的时间间隔相同；标识码具有第二值0，表征相应的移位信号的延迟量与相邻的命令之间的时间间隔不同。

相应的，逻辑电路102可以包括多个与门，每个与门的输入端均接收采样信号和一个移位信号，输出端输出与该移位信号相对应的标识码。

在另一些例子中，逻辑电路102的逻辑运算也可以为与非运算，即对采样信号与相应的移位信号进行与非运算，以生成并输出相应的标识码。在这种情况下，标识码具有第一值0，则表征相应的移位信号的延迟量与相邻的命令之间的时间间隔相同；标识码具有第二值1，则相应的移位信号的延迟量与相邻的命令之间的时间间隔不同。

相应的，逻辑电路102可以包括多个与非门，每个与非门的输入端均接收采样信号和一个移位信号，输出端输出与该移位信号相对应的标识码。可以理解的是，每个与非门可以由级联的与门和反相器构成。

所有移位信号中具有的延迟量中的最大延迟量为(n+a)TCK，a为正数，TCK为一个时钟周期。其中，不同移位信号中相邻两个移位信号以1TCK的延迟量递增。多个移位信号包括按照延迟量递增的第0移位信号至第m移位信号，第i移位信号的延迟量为(n+i)TCK，i≤m，m≥a。

多个移位信号包括按照延迟量递增的第0移位信号WR_CMDn至第m移位信号WR_CMD(n+m)，第i移位信号WR_CMD(n+i)的延迟量为(n+i)TCK；所有标识码包括第0标识码GAP_PRE0至第m标识码GAP_PREm，其中，与第i移位信号WR_CMD(n+i)相对应的标识码定义为第i标识码GAP_PREi，第i标识码GAP_PREi用于表征相邻的两个命令之间的时间间隔与(n+i)TCK是否相同。

例如，第0标识码GAP_PRE0用于表征相邻的两个命令之间的时间间隔是否与nTCK相同，即用于检测相邻两组数据之间是否为0个间隔；第1标识码GAP_PRE1用于表征相邻的两个命令之间的时间间隔是否与(n+1)TCK相同，即用于检测相邻两组数据之间是否为1个间隔；第i标识码GAP_PREi用于表征相邻的两个命令之间的时间间隔是否与(n+i)TCK相同，即用于检测相邻两组数据之间是否为i个间隔。第m标识码GAP_PREm用于表征相邻的两个命令之间的时间间隔是否与(n+m)TCK相同，即用于检测相邻两组数据之间是否为m个间隔。

图5为检测电路的另一种框图。参考图5，检测电路还可以包括多个延时电路103，延时电路103与移位信号一一对应，延时电路103连接在逻辑电路102与输入电路101之间，用于接收相对应的移位信号并向逻辑电路102输出接收到的移位信号。延时电路103的作用是对各个移位信号进行延时微调，以补偿不同移位信号通过不同路径传输至逻辑电路102的延时偏差，使得与门的两个输入的时序一致，最终与门输出的脉冲符合要求。

输入电路101可以包括移位寄存器。

图6为移位寄存器的一种电路结构，移位寄存器可以由多级触发器实现。可以理解的是，本公开实施例并不对输入电路的具体电路进行限制，其它可实现基于输入信号生成采样信号和多个移位信号的具体电路结构，同样可作为本公开实施例中输入电路的具体电路结构。

参考图6，移位寄存器可以包括由第零触发器111至第X触发器111的顺序依次级联的多个触发器111，多个触发器111中的每个触发器111的时钟端均接收时钟信号CLK，前一级的触发器111的正相输出端Q连接下一级的触发器111的数据输入端D，第零触发器111的数据输入端D接收输入信号WR_CMD，第零触发器111的正相输出端Q输出采样信号WR_CMD0，时钟信号CLK的时钟周期为1TCK；其中，第x触发器111的正相输出端Q输出相较于采样信号WR_CMD0具有的延迟量为xTCK的移位信号WR_CMDx，N为正整数，x为小于等于X的正整数。

其中，每个触发器111的正相输出端Q用于输出响应于时钟信号CLK进行采样期间数据输入端D的信号的值。例如，响应于时钟信号CLK进行采样期间，若数据输入端D的信号的值为1，则正相输出端Q输出的信号为值为1；若数据输入端D的信号的值为0，则正相输出端Q输出的信号的值为0。

第1触发器111的正相输出端Q输出内部信号WR_CMD1，内部信号WR_CMD1相较于采样信号WR_CMD0具有的延迟量为1TCK。第8触发器111、第9触发器111、第10触发器111以及第11触发器111的正相输出端Q依次输出移位信号WR_CMD8、WR_CMD9、WR_CMD10、WR_CMD11。

其中，每个触发器111的复位端均可以接收复位信号RST。

需要说明的是，X的值可以根据相邻两个命令之间的最大时间间隔来设置，保证具有最大延迟量的移位信号具有的延迟量大于或等于最大时间间隔即可。例如，若最大时间间隔为(n+4)TCK，则X大于或等于(n+4)，若最大时间间隔为(n+2)TCK，则X大于或等于(n+2)。

图7为图4中逻辑电路的一种电路结构示意图。

结合参考图4和图7，逻辑电路102可以包括第0与门112至第m与门112的m+1个与门112，第i与门112的输入端分别接收采样信号WR_CMD0和第i移位信号WR_CMD(n+i)，第i与门112的输出端输出第i标识码GAP_PREi；其中，i≤m，m≥a。

其中，每个与门112可以由与非门AN和反相器INV构成。

具体地，第0与门112的输入端接收采样信号WR_CMD0和第0移位信号WR_CMDn，第0与门的输出端输出第0标识码GAP_PRE0。第1与门112的输入端接收采样信号WR_CMD0和第1移位信号WR_CMD(n+1)，第1与门112的输出端输出第1标识码GAP_PRE1。第2与门112的输入端接收采样信号WR_CMD0和第2移位信号WR_CMD(n+2)，第2与门的输出端输出第2标识码GAP_PRE2。

如前述分析可知，在一个具体例子中，n可以为8。

第i与门112用于检测连续两个命令之间的时间间隔是否为(n+i)TCK。若第i标识码GAP_PREi为高电平即第i标识码GAP_PREi为1，则表征连续两个命令之间的时间间隔为(n+i)TCK，相应的两组数据之间的间隔为i个间隔。换句话说，在与运算逻辑下如果对应的时间间隔被成功检测到，则对应的与门的输出被拉高为高电平。

在一个具体例子中，前述的a可以为2，相应的m为2，即逻辑电路102可以具有3个与门。在另一个具体例子中，前述的a可以为3，相应的m为3，即逻辑电路102可以具有4个与门。

可以理解的是，上述是以与运算逻辑为例进行说明的，本公开实施例中的逻辑电路也可以采用与非门运算逻辑，相应的，逻辑电路中的每个与门均由与非门替代，若第i标识码为低电平即第i标识码为0，则表征连续两个命令之间的时间间隔为(n+i)TCK。

图8为检测电路的另一种框图。

参考图8，如前述分析，相邻的两个命令之间的时间间隔与相应操作的相邻两组数据之间的间隔数量有关。逻辑电路102还可以被配置为，接收选择信号WCRC_ON以及所有标识码GAP_PRE0-GAP_PREm，并输出多个校验码GAP_DET0-GAP_DETm；其中，在选择信号WCRC_ON有效期间，校验码与标识码具有第一对应关系，在选择信号WCRC_ON无效期间，校验码与标识码具有第二对应关系，校验码用于反映相邻两组数据之间的间隔数据。

校验码的数量与标识码的数量相同。多个校验码可以包括第0校验码GAP_DET0至第m校验码GAP_DETm。

在执行循环冗余校验(CRC，Cyclic Redundancy Check)期间，选择信号WCRC_ON有效；在未执行循环冗余校验期间，选择信号WCRC_ON无效。

在考虑CRC的情况下，相邻两组数据之间会多出2-bit关于CRC的数据，此时，若相邻的两次命令之间的时间间隔为预设时长(如TCCD_S)+1TCK，则认为相邻的两组数据之间为0间隔；若相邻的两次命令之间的时间间隔为预设时长+2TCK，则认为相邻两组数据之间为1个间隔；若相邻的两次命令之间的时间间隔为预设时长+mTCK，则认为相邻两组数据之间为m-1个间隔。

逻辑电路102在开启CRC期间，标识码与校验码之间具有的第一对应关系如下：

将表征是否具有1个间隔的标识码GAP_PRE1输出用来表征是否具有0个间隔的校验码GAP_DET0。将表征是否具有2个间隔的标识码GAP_PRE2输出用来表征是否具有1个间隔的校验码GAP_DET1。将表征是否具有m个间隔的标识码GAP_PREm输出用来表征是否具有m-1个间隔的校验码GAP_DETm-1。

逻辑电路102在未开启CRC期间，标识码与校验码之间具有的第二对应关系如下：

将表征是否具有0个间隔的标识码GAP_PRE0输出用来表征是否具有0个间隔的校验码GAP_DET0。将表征是否具有1个间隔的标识码GAP_PRE1输出用来表征是否具有1个间隔的校验码GAP_DET1。将表征是否具有m个间隔的标识码GAP_PREm输出用来表征是否具有m个间隔的校验码GAP_DETm。

如此，可以实现无论是否开启CRC下均能够准确检测出相邻两组数据之间的间隔情况。

图9为图8中逻辑电路的一种电路结构示意图。

参考图9，逻辑电路102还包括：包括第0选择器122至第m选择器122的m+1个选择器122；第i选择器122接收第i标识码GAP_PREi以及第i+1标识码GAP_PREi+1，并在选择信号WCRC_ON无效时输出第i标识码GAP_PREi作为第i校验码GAP_DETi，在选择信号WCRC_ON有效时输出第i+1标识码GAP_PREi+1作为第i校验码GAP_DETi。

其中，第m选择器122的一端接收第m标识码GAP_PREi，另一端连接用于表征第二值的电平，例如可以接地端GND。

第i校验码GAP_DETi用于表征相邻两组数据之间的间隔是否为i个间隔，即是否间隔iTCK。

具体地，若第i校验码GAP_DETi为第一值，则说明相邻两组数据之间的间隔为i个间隔。若i校验码GAP_DETi具有第二值，则说明相邻两组数据之间的间隔不是i个间隔。

可以理解的是，若选择信号WCRC_ON无效，则第i标识码作为第i校验码。即，第0标识码作为第0检测码，第1标识码作为第1校验码，第2标识码作为第2检测码，第3标识码作为第3校验码。第m选择器选择第m标识码作为第m校验码GAP_DETm输出。

若选择信号WCRC_ON有效，则第i标识码作为第i-1校验码。即，第1标识码作为第0校验码，第2标识码作为第1校验码，第3标识码作为第2校验码，第4标识码作为第3校验码。第m选择器输出为第二值的信号。

其中，在一些例子中，所有移位信号具有的延迟量中的最大延迟量为(n+a)TCK，0＜a≤3。

图10为检测电路中各信号的一种时序图，其中，WR_CMD0为采样信号，WR_CMD9-WR_CMD10为移位信号，GAP_PRE0-GAP_PRE2为标识码。以下将结合图10对检测电路的一种工作原理进行说明，其中，以n为8，且逻辑运算为与运算、第一值为1作为示例：

参考图10，当连续两组数据之间为0个间隔(即0gap)的情况，基于下一个命令采样得到采样信号WR_CMD0会与移位信号WR_CMD8在与运算逻辑下被拉为高电平，移位信号WR_CMD8为对前一个命令采样得到的采样信号延迟8TCK得到的信号，即第0标识码GAP_PRE0中出现高电平时期，第0标识码GAP_PRE0具有第一值，这种情况下，相邻两个命令相对应的两组数据之间无间隔。

继续参考图10，当连续两组数据为1个间隔(即1gap)的情况，基于下一个命令采样得到采样信号WR_CMD0会与移位信号WR_CMD9在与运算逻辑下被拉为高电平，移位信号WR_CMD9为对前一个命令采样得到的采样信号延迟9TCK得到的信号，即第1标识码GAP_PRE1中出现高电平时期，第1标识码GAP_PRE1具有第一值，这种情况下，相邻两个命令相对应的两组数据之间具有1个间隔。

继续参考图10，当连续的两组数据为2个间隔(即2gaps)的情况，基于下一个命令采样得到采样信号WR_CMD0会与移位信号WR_CMD10在与运算逻辑下被拉为高电平，移位信号WR_CMD10为对前一个命令采样得到的采样信号延迟10TCK得到的信号，即第2标识码GAP_PRE2中出现高电平时期，第2标识码GAP_PRE2具有第一值，这种情况下，相邻两个命令相对应的两组数据之间具有2个间隔。

需要说明的是，上述的工作原理是以选择信号WCRC_ON无效作为前提进行的说明。若选择信号WCRC_ON有效，则若第1标识码GAP_PRE1具有第一值，这种情况下，相邻两组数据之间具有无间隔；第2标识码GAP_PRE2具有第一值，这种情况下，相邻两组数据之间具有1个间隔。

上述实施例提供的检测电路，可以应用于任何需检测连续命令之间的时间间隔的情形。与相关技术不同的是，无需设置占用面积相对较大的采样电路如D触发器，通过逻辑电路即可实现连续命令之间的时间间隔的检测，逻辑电路占用面积小且电路相对简单不复杂，有利于减小检测电路的面积，同时还节省资源，降低功耗。

相应的，本公开实施例还提供一种存储系统，可包括上述实施例提供的检测电路。以下将对本公开实施例提供的存储系统进行说明需要说明的是，上述实施例的内容同样适用于存储系统的实施例中。

存储系统可以为随机存取存储装置(RAM)、只读存储装置(ROM)、晶态随机存储装置(SRAM)、动态随机存储装置(DRAM)、同步动态随机存取存储装置(SDRAM)、电阻式随机存取存储装置(RRAM)、双倍速率存储装置(DDR)、低功率双倍数据速率存储装置(LPDDR)、相变存储装置(PCM)或者快闪存储装置。

要说明的是，上述实施例所称高电平、低电平均为相对的概念(即高电平的电压值高于与其对应的低电平的电压值)，不限定高电平的具体电压值，也不限定低电平的具体电压值。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种检测电路，其特征在于，包括：

输入电路，被配置为，接收输入信号，且对所述输入信号进行采样和移位处理，以输出采样信号和多个移位信号；其中，所述输入信号由连续间隔出现的多个命令构成，且所述多个命令中相邻的两个命令之间的间隔大于或等于预设时长，所述多个移位信号中相邻的移位信号相较于所述采样信号具有的延迟量依次递增且均大于或等于所述预设时长；

逻辑电路，被配置为，接收所述采样信号以及所述多个移位信号，并对所述采样信号与每个所述移位信号分别进行逻辑运算，并输出相应的标识码，所述标识码用于表征，相应的所述移位信号具有的所述延迟量与相邻的两个命令之间的时间间隔是否相同。

2.根据权利要求1所述的检测电路，其特征在于，所述逻辑运算包括与运算。

3.根据权利要求1所述的检测电路，其特征在于，所述预设时长为nTCK，n为大于或等于1的自然数；所有所述移位信号具有的延迟量中的最大延迟量为(n+a)TCK，a为正数，TCK为一个时钟周期的时长。

4.根据权利要求3所述的检测电路，其特征在于，所述多个移位信号包括按照延迟量递增的第0移位信号至第m移位信号，第i移位信号的延迟量为(n+i)TCK；与所述第i移位信号相对应的标识码定义为第i标识码，所述第i标识码用于表征相邻的两个命令之间的时间间隔与(n+i)TCK是否相同；所述逻辑电路包括：

包括第0与门至第m与门的m+1个与门电路，第i与门的输入端分别接收所述采样信号以及第i移位信号，输出端输出第i标识码；

其中，i≤m，m≥a。

5.根据权利要求4所述的检测电路，其特征在于，每个所述命令用于执行操作相应的一组数据，其中，相邻的两个命令之间的时间间隔与相应操作的相邻两组数据之间的间隔数量相关；所述逻辑电路还被配置为，接收选择信号以及所有所述标识码，并输出多个校验码，其中，所述选择信号有效期间，所述校验码与标识码具有第一对应关系，所述选择信号无效期间，所述校验码与所述标识码具有第二对应关系，所述校验码用于反映相邻两组数据之间的间隔数量；

在执行循环冗余校验期间，所述选择信号有效；在未执行所述循环冗余校验期间，所述选择信号无效。

6.根据权利要求5所述的检测电路，其特征在于，所述多个校验码包括第0校验码至第m校验码，第i校验码用于反映相邻的两组数据之间的间隔数量是否为i；所述逻辑电路还包括：

包括第0选择器至第m选择器的m+1个选择器；

第i选择器接收第i标识码以及第i+1标识码，并在所述选择信号无效时输出所述第i标识码作为所述第i校验码，在所述选择信号有效时输出所述第i+1标识码作为所述第i校验码。

7.根据权利要求3-6任一项所述的检测电路，其特征在于，0＜a≤3。

8.根据权利要求1所述的检测电路，其特征在于，所述输入电路包括移位寄存器。

9.根据权利要求8所述的检测电路，其特征在于，所述移位寄存器包括：

由第零触发器至第X触发器的顺序依次级联的多个触发器，所述多个触发器中的每个触发器的时钟端均接收时钟信号，前一级的所述触发器的正相输出端连接下一级的所述触发器的数据输入端，所述第零触发器的数据输入端接收所述输入信号，所述第零触发器的正相输出端输出所述采样信号，所述时钟信号的时钟周期为1TCK；

其中，第x触发器的正相输出端输出相较于所述采样信号具有的延迟量为xTCK的所述移位信号，X为正整数，x为小于等于X的正整数。

10.一种存储系统，其特征在于，包括如权利要求1-9任一项所述的检测电路。