KR101958553B1 - 비트라인과의 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법 - Google Patents

비트라인과의 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법 Download PDF

Info

Publication number
KR101958553B1
KR101958553B1 KR1020170076419A KR20170076419A KR101958553B1 KR 101958553 B1 KR101958553 B1 KR 101958553B1 KR 1020170076419 A KR1020170076419 A KR 1020170076419A KR 20170076419 A KR20170076419 A KR 20170076419A KR 101958553 B1 KR101958553 B1 KR 101958553B1
Authority
KR
South Korea
Prior art keywords
bit line
cell
write
line voltage
random access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020170076419A
Other languages
English (en)
Other versions
KR20180137154A (ko
Inventor
정성욱
박주현
정한울
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020170076419A priority Critical patent/KR101958553B1/ko
Publication of KR20180137154A publication Critical patent/KR20180137154A/ko
Application granted granted Critical
Publication of KR101958553B1 publication Critical patent/KR101958553B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법을 개시한다. 구체적으로, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 드레인 전압과 비트셀에 공급되는 셀 드레인 전압 사이의 연결을 제어하는 게이팅 연결 제어부, 제1 비트라인 전압 및 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지하는 라이트 구동부, 상기 비트셀에서의 라이트 실패를 감지하여 공유(sharing) 트랜지스터로 공유 제어 신호를 출력하는 라이트 실패 감지부 및 상기 출력된 공유 제어 신호에 기초하여 상기 공유(sharing) 트랜지스터의 동작을 제어함으로써 상기 제1 비트라인 전압과 상기 제2 비트라인 전압 중 어느 하나와 상기 셀 드레인 전압 사이의 연결을 제어하는 공유 연결 제어부를 포함할 수 있다.

Description

비트라인과의 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법{STATIC RANDOM ACCESS MEMORY DEVICE FOR CONTROLLING CHARGE SHARING WITH BITLINE AND CONTROL METHOD THEREOF}
본 발명은 정적 랜덤 액세스 메모리 장치의 라이트율(write ability)을 향상하기 위하여 비트라인과의 전하를 공유를 제어하는 기술적 사상에 관한 것으로, 구체적으로, 정적 랜덤 액세스 메모리 장치의 비트셀 내의 라이트 동작 시, 비트라인 전압과 셀 드레인 전압간의 전하를 공유하여 비트셀 내의 라이트율을 향상시키는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법에 관한 것이다.
종래 기술에 따른 6T(Transistor) SRAM(Static Random Access Memory)의 패스-게이트(pass-gate) 트랜지스터가 "1"보다는 "0"을 상대적으로 잘 전달하는 NMOS(N-channel Metal Oxide Semiconductor)로 구성된다.
따라서, 종래 기술에 따른 6T SRAM은 라이트 동작 시, 데이터 "1"을 라이트 드라이버(write driver)를 통해 디스차지(discharge)하는 동작이 주된 라이트 동작이 되어왔다.
또한, 풀-업(pull-up) 트랜지스터의 세기(strength)와 패스-게이트 트랜지스터의 세기 간의 비율로 라이트율(write ability)이 결정될 수 있다.
특히, 콜랩스(collapsed) 셀 드레인 전압 라이트 어시스트 회로는 셀 드레인 전압을 낮추고, 풀-업 트랜지스터의 세기를 저하시킴으로써 라이트율을 향상시킬 수 있다.
또한, 콜랩스 셀 드레인 전압 라이트 어시스트 회로는 선택 컬럼(selected column)에서 CS(column select) 신호가 하이(high)가 되면 바이어스 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터와 NMOS 트랜지스터가 동시에 켜지면서 셀 드레인 전압의 전압 레벨이 드레인 전압보다 낮게 유지될 수 있다.
여기서, 셀 드레인 전압이 낮은 레벨에서 유지될 경우, 컬럼 하프 선택 셀이 불균형하기 때문에 짧은 콜펄스(colpulse) 신호를 사용하여 셀 드레인 전압이 순간적으로 하강하였다가 증가될 수 있다.
또한, 동시에 턴온된 PMOS 트랜지스터와 NMOS 트랜지스터를 통해 드레인 전압에서부터 소스 전압까지 단락(short circuit) 전류가 발생하여 공급 전압의 소모가 증가하는 문제점이 발생할 수 있다.
또한, 종래의 TVC에서 발생하는 단락 전류를 제거하여 공급 전압의 소비를 감소 시키는 방법이 제안되었다. 여기서, 단락 전류를 제거하기 위하여 셀 드레인 전압의 압박(suppression) 양은 커패시터(capacitor)의 수를 변경하여 조절 가능하나, 추가적인 큰 캐패시터가 요구되어 보다 넓은 면적이 요구되는 문제점이 있다.
따라서, 커패시터의 수를 변경하지 않고, 단락 전류를 제거하고, 비트셀의 라이트율을 향상하는 장치 및 방법이 요구된다.
한국등록특허 제10-1402264호, "집적회로 내의 finFET SRAM 어레이를 위한 방법 및 장치" 한국등록특허 제10-1461799호, "SRAM 회로 및 SRAM 셀을 동작하는 방법" 한국공개특허 제10-2016-0019594호, "라이트 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치" 한국공개특허 제10-2012-0008254호, "어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치"
본 발명은 비트라인과의 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법을 제공하고자 한다.
본 발명은 비트라인 전압과 셀 드레인 전압 사이의 전하 공유를 제어하여 비트셀내의 라이트율을 향상하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법을 제공하고자 한다.
본 발명은 드레인 전압에서 소스 전압으로의 회로 단락 전류의 발생을 방지하여 라이트 동작 시, 전력 소비를 감소하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법을 제공하고자 한다.
본 발명은 비트라인 전압과 셀 드레인 전압 사이의 전하 공유를 제어함으로써 추가 커패시터 없이 라이트율을 향상하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법을 제공하고자 한다.
본 발명은 추가 커패시터 없이 라이트율을 향상시킴으로써 회로 어레이(array)의 공간 효율성을 향상하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법을 제공하고자 한다.
본 발명은 비트셀내의 라이트 실패를 감지하여 라이트 실패가 발생한 컬럼에 상응하는 비트셀에만 라이트 어시스트를 적용함으로써 라이트 어시스트를 위한 파워 소비를 감소하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법을 제공하고자 한다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 드레인 전압과 비트셀에 공급되는 셀 드레인 전압 사이의 연결을 제어하는 게이팅 연결 제어부, 제1 비트라인 전압 및 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지하는 라이트 구동부, 상기 비트셀에서의 라이트 실패를 감지하여 공유(sharing) 트랜지스터로 공유 제어 신호를 출력하는 라이트 실패 감지부 및 상기 출력된 공유 제어 신호에 기초하여 상기 공유(sharing) 트랜지스터의 동작을 제어함으로써 상기 제1 비트라인 전압과 상기 제2 비트라인 전압 중 어느 하나와 상기 셀 드레인 전압 사이의 연결을 제어하는 공유 연결 제어부를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 상기 비트셀에 상응하는 컬럼(column)이 선택될 경우, 게이팅(gating) 트랜지스터에 하이 레벨의 컬럼 선택 신호를 인가하여 상기 드레인 전압과 상기 셀 드레인 전압 사이를 차단할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 상기 비트셀에 연결된 워드 라인에 하이 레벨의 구동 신호를 인가하여 상기 비트셀에 로우 데이터를 라이트하는 라이트 동작을 제어하는 라이트 제어부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 상기 비트셀에 기 저장된 하이 데이터를 디스차지하여 상기 하이 데이터를 상기 로우 데이터로 전환하여 상기 라이트 동작을 제어할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 제1 라이트 구동 트랜지스터 및 제2 라이트 구동 트랜지스터를 포함하고, 상기 제1 라이트 구동 트랜지스터 및 상기 제2 라이트 구동 트랜지스터를 선택적으로 구동함으로써 상기 제1 비트라인 전압 및 상기 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 상기 제1 비트라인 전압을 디스차지할 경우, 상기 제2 비트라인 전압을 플로팅할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 상기 비트셀에서 상기 비트셀로 디스차지되는 상기 플로팅된 제2 비트라인 전압을 감지할 경우, 상기 라이트 실패를 감지할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 상기 제1 비트라인 전압과 상기 셀 드레인 전압 사이의 연결과 관련된 제1 공유 트랜지스터 및 상기 제2 비트라인 전압과 상기 셀 드레인 전압 사이의 연결과 관련된 제2 공유 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 상기 제1 공유 트랜지스터로 제1 공유 제어 신호를 인가하고, 상기 제2 공유 트랜지스터로 제2 공유 제어 신호를 인가하며, 상기 비트셀에서 상기 비트셀로 디스차지되는 상기 플로팅된 제2 비트라인 전압을 감지할 경우, 상기 제2 공유 제어 신호를 하이 레벨에서 로우 레벨로 전환할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 상기 전환된 로우 레벨에 기초하여 상기 제2 공유 트랜지스터를 통하여 상기 셀 드레인 전압과 상기 제2 비트라인 전압을 연결하고, 상기 셀 드레인 전압과 상기 제2 비트라인 전압 사이의 연결에 따라 상기 셀 드레인 전압과 상기 제2 비트라인 전압 사이의 전하를 공유할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 상기 공유된 전하에 기초하여 상기 셀 드레인 전압의 전압 레벨을 감소하여 상기 비트셀이 포함하는 풀-업(pull-up) 트랜지스터의 세기(strength)를 감소할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치의 제어 방법은 게이팅 연결 제어부에서, 드레인 전압과 비트셀에 공급되는 셀 드레인 전압 사이의 연결을 제어하는 단계, 라이트 구동부에서, 제1 비트라인 전압 및 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지하는 단계, 라이트 실패 감지부에서, 상기 비트셀에서의 라이트 실패를 감지하여 공유(sharing) 트랜지스터로 공유 제어 신호를 출력하는 단계 및 공유 연결 제어부에서, 상기 출력된 공유 제어 신호에 기초하여 상기 공유(sharing) 트랜지스터의 동작을 제어함으로써 상기 제1 비트라인 전압과 상기 제2 비트라인 전압 중 어느 하나와 상기 셀 드레인 전압 사이의 연결을 제어하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치의 제어 방법은 상기 게이팅 연결 제어부에서, 상기 비트셀에 상응하는 컬럼(column)이 선택될 경우, 게이팅(gating) 트랜지스터에 하이 레벨의 컬럼 선택 신호를 인가하여 상기 드레인 전압과 상기 셀 드레인 전압 사이를 차단하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치의 제어 방법은 라이트 제어부에서, 상기 비트셀에 연결된 워드 라인에 하이 레벨의 구동 신호를 인가하여 상기 비트셀에 로우 데이터를 라이트하는 라이트 동작을 제어하는 단계를 더 포함하고, 상기 라이트 동작을 제어하는 단계는 상기 라이트 제어부에서, 상기 비트셀에 기 저장된 하이 데이터를 디스차지하여 상기 하이 데이터를 상기 로우 데이터로 전환하여 상기 라이트 동작을 제어하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치의 제어 방법은 상기 라이트 구동부에서, 제1 라이트 구동 트랜지스터 및 제2 라이트 구동 트랜지스터를 선택적으로 구동함으로써 상기 제1 비트라인 전압 및 상기 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지하는 단계 및 상기 라이트 구동부에서, 상기 제1 비트라인 전압을 디스차지할 경우, 상기 제2 비트라인 전압을 플로팅하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 비트라인 전압과 셀 드레인 전압 사이의 전하 공유를 제어하여 비트셀내의 라이트율을 향상할 수 있다.
또한, 본 발명은 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 드레인 전압에서 소스 전압으로의 회로 단락 전류의 발생을 방지하여 라이트 동작 시, 전력 소비를 감소할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 비트라인 전압과 셀 드레인 전압 사이의 전하 공유를 제어함으로써 추가 커패시터 없이 라이트율을 향상할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 추가 커패시터 없이 라이트율을 향상시킴으로써 회로 어레이(array)의 공간 효율성을 향상할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 비트셀내의 라이트 실패를 감지하여 라이트 실패가 발생한 컬럼에 상응하는 비트셀에만 라이트 어시스트를 적용함으로써 라이트 어시스트를 위한 파워 소비를 감소할 수 있다.
도 1은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 블록도를 도시한다.
도 2는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 회로 구성을 도시한다.
도 3은 본 발명의 일실시예에 따른 라이트 실패 감지부의 회로 구성을 도시한다.
도 4는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 라이트 동작과 관련된 회로 구성을 도시한다.
도 5는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 라이트 동작과 관련된 그래프를 도시한다.
도 6은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 제어 방법과 관련된 흐름도를 도시한다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 블록도를 도시한다.
구체적으로 도 1은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 구성 요소들을 예시한다.
도 1을 참고하면, 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리(100)는 게이팅 연결 제어부(110), 라이트 구동부(120), 라이트 실패 감지부(130) 및 공유 연결 제어부(140)를 포함한다.
본 발명의 일실시예에 따르면 게이팅 연결 제어부(110)는 전압원에서 공급되는 드레인 전압(VDD)과 비트셀에 공급되는 셀 드레인 전압(CVDD) 사이의 연결을 제어한다.
일례로, 셀 드레인 전압은 하이 레벨(high level)에 상응하는 비트셀에 공급되는 공급 신호를 포함할 수 있다.
즉, 게이팅 연결 제어부(110)는 게이팅 트랜지스터의 동작에 기초하여 전압원에서의 드레인 전압과 비트셀에 공급된 셀 드레인 전압을 연결하거나 차단할 수 있다.
일례로, 게이팅 연결 제어부(110)는 게이팅 트랜지스터가 턴온될 경우, 드레인 전압과 비트셀에 공급된 셀 드레인 전압을 연결할 수 있다. 반면에, 게이팅 연결 제어부(110)는 게이팅 트랜지스터가 턴오프될 경우, 드레인 전압과 비트셀에 공급된 셀 드레인 전압 사이의 연결을 차단할 수 있다.
일례로, 게이팅 연결 제어부(110)는 비트셀에 상응하는 컬럼(Column)이 선택될 경우, 게이팅 트랜지스터에 하이 레벨의 컬럼 선택(Column Select, CS) 신호를 인가하여 상기 드레인 전압과 상기 셀 드레인 전압 사이를 차단할 수 있다.
본 발명의 일실시예에 따르면 게이팅 연결 제어부(110)는 비트셀에 상응하는 컬럼(Column)이 선택될 경우, 게이팅 트랜지스터에 공급되는 컬럼 선택 신호를 로우 레벨(low level)에서 하이 레벨로 전환하여 드레인 전압과 셀 드레인 전압 간의 연결을 차단할 수 있다.
예를 들어, 하이 레벨은 로우 레벨과 비교하여 상대적으로 큰 전압 또는 전류를 포함할 수 있다. 또한, 로우 레벨은 하이 레벨과 비교하여 상대적으로 작은 전압 또는 전류를 포함할 수 있다.
즉, 게이팅 연결 제어부(110)는 컬럼 선택 신호의 전압 레벨을 조정하여 게이팅 트랜지스터의 동작을 제어할 수 있다.
일례로, 게이팅 트랜지스터는 하이 레벨에 상응하는 컬럼 선택 신호를 수신할 경우, 턴오프되고, 로우 레벨에 상응하는 컬럼 선택 신호를 수신할 경우, 턴온될 수 있다.
본 발명의 일실시예에 따르면 라이트 구동부(120)는 제1 비트라인 전압 및 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지할 수 있다.
일례로, 라이트 구동부(120)는 제1 라이트 구동 트랜지스터 및 제2 라이트 구동 트랜지스터를 포함할 수 있다.
또한, 라이트 구동부(120)는 라이트 드라이버(write driver)를 포함할 수 있다.
본 발명의 일실시예에 따르면 제1 라이트 구동 트랜지스터는 제1 비트라인과 연결되고, 제2 라이트 구동 트랜지스터는 제2 비트라인과 연결될 수 있다. 여기서, 제1 비트라인은 비트라인을 포함하고, 제2 비트라인은 비트라인바를 포함할 수 있다.
일례로, 제1 및 제2 라이트 구동 트랜지스터는 하이 레벨에 상응하는 구동 신호를 수신할 경우, 턴온될 수 있다. 반면에, 제1 및 제2 라이트 구동 트랜지스터는 로우 레벨에 상응하는 구동 신호를 수신할 경우, 턴오프될 수 있다.
일례로, 라이트 구동부(120)는 제1 라이트 구동 트랜지스터에 하이 레벨에 상응하는 구동 신호를 전달하여 제1 라이트 구동 트랜지스터의 턴온을 유지함으로써 제1 라이트 구동 트랜지스터를 통하여 제1 비트라인 전압을 디스차지할 수 있다.
반면에, 라이트 구동부(120)는 제2 라이트 구동 트랜지스터에 로우 레벨에 상응하는 구동 신호를 전달하여 제2 라이트 구동 트랜지스터를 턴오프함으로써 제2 비트라인 전압을 플로팅할 수 있다.
일례로, 라이트 구동부(120)는 정적 랜덤 액세스 메모리 장치(100)의 홀드 상태에서 라이트 구동 트랜지스터로 로우 레벨에 상응하는 구동 신호를 인가할 수 있다.
즉, 라이트 구동부(120)는 정적 랜덤 액세스 메모리 장치(100)의 홀드 상태에서, 라이트 구동 트랜지스터를 턴오프한다.
일례로, 정적 랜덤 액세스 메모리 장치(100)의 홀드 상태에서 제1 비트라인 및 제2 비트라인에는 드레인 전압이 프리차지될 수 있다.
일례로, 정적 랜덤 액세스 메모리 장치(100)의 홀드 상태에서 게이팅 트랜지스터에는 로우 레벨에 상응하는 컬럼 선택 신호가 입력되어, 게이팅 트랜지스터를 턴온한 상태일 수 있다.
즉, 정적 랜덤 액세스 메모리 장치(100)의 홀드 상태에서는 드레인 전압과 셀 드레인 전압 사이의 연결이 유지된 상태일 수 있다.
본 발명의 일실시예에 따르면 라이트 실패 감지부(130)는 비트셀에서의 라이트 실패를 감지하여 공유 트랜지스터로 공유 제어 신호를 출력할 수 있다.
일례로, 라이트 실패 감지부(130)는 라이트 구동부(120)에 의하여 플로팅된 비트라인 전압의 디스차지를 감지할 경우, 비트셀의 라이트 실패를 감지할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 비트셀내의 라이트 실패를 감지하여 라이트 실패가 발생한 컬럼에 상응하는 비트셀에만 라이트 어시스트를 적용함으로써 라이트 어시스트를 위한 파워 소비를 감소할 수 있다.
일례로, 공유 트랜지스터는 제1 공유 트랜지스터 및 제2 공유 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따르면 라이트 실패 감지부(130)는 제1 공유 트랜지스터로 제1 공유 제어 신호를 인가할 수 있고, 제2 공유 트랜지스터로 제2 공유 제어 신호를 인가할 수 있다.
일례로, 라이트 실패 감지부(130)는 비트셀에서 비트셀로 디스차지되는 비트라인 전압을 감지할 경우, 공유 제어 신호를 하이 레벨에서 로우 레벨로 전환할 수 있다.
예를 들어, 라이트 실패 감지부(130)는 비트셀에서 비트셀로 디스차지되는 제2 비트라인 전압을 감지할 경우, 제2 공유 제어 신호를 하이 레벨에서 로우 레벨로 전환할 수 있다.
일례로, 제1 공유 트랜지스터는 제1 비트라인 전압과 셀 드레인 전압 사이의 연결과 관련되고, 제2 공유 트랜지스터는 제2 비트라인 전압과 셀 드레인 전압 사이의 연결과 관련될 수 있다.
즉, 제1 공유 트랜지스터가 턴온된 경우, 제1 비트라인 전압과 셀 드레인 전압은 연결되고, 제1 비트라인 전압과 셀 드레인 전압 사이의 전하가 공유될 수 있다.
또한, 제2 공유 트랜지스터가 턴온된 경우, 제2 비트라인 전압과 셀 드레인 전압은 연결되고, 제2 비트라인 전압과 셀 드레인 전압 사이의 전하가 공유될 수 있다.
본 발명의 일실시예에 따르면 공유 연결 제어부(140)는 쓰기 실패 감지부(130)로부터 출력된 공유 제어 신호에 기초하여 공유 트랜지스터의 동작을 제어할 수 있다.
또한, 공유 연결 제어부(140)는 공유 트랜지스터의 동작에 기초하여 제1 비트라인 전압과 제2 비트라인 전압 중 어느 하나와 셀 드레인 전압 사이의 연결을 제어할 수 있다.
일례로, 공유 연결 제어부(140)는 제1 공유 트랜지스터를 턴온하여 제1 비트라인 전압과 셀 드레인 전압 사이를 연결함으로써 제1 비트라인 전압과 셀 드레인 전압 사이의 전하를 공유시킬 수 있다.
또한, 공유 연결 제어부(140)는 제2 공유 트랜지스터를 턴온하여 제2 비트라인 전압과 셀 드레인 전압 사이를 연결함으로써 제2 비트라인 전압과 셀 드레인 전압 사이의 전하를 공유시킬 수 있다.
또한, 공유 연결 제어부(140)는 비트라인 전압과 셀 드레인 전압의 전하 공유에 기초하여 셀 드레인 전압의 전압 레벨을 감소하여 비트셀의 풀-업(pull-up) 트랜지스터의 세기(strength)를 감소할 수 있다.
따라서, 정적 랜덤 액세스 메모리 장치(100)는 비트라인 전압과 셀 드레인 전압 사이의 전하 공유를 제어하여 비트셀내의 라이트율을 향상할 수 있다.
또한, 본 발명은 일실시예에 따르면 정적 랜덤 액세스 메모리 장치(100)는 드레인 전압에서 소스 전압으로의 회로 단락 전류의 발생을 방지하여 라이트 동작 시, 전력 소비를 감소할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치(100)는 비트라인 전압과 셀 드레인 전압 사이의 전하 공유를 제어함으로써 추가 커패시터 없이 라이트율을 향상할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치(100)는 추가 커패시터 없이 라이트율을 향상시킴으로써 회로 어레이의 공간 효율성을 향상할 수 있다.
도 2는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 회로 구성을 도시한다.
구체적으로, 도 2는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 회로를 구성하는 구성 요소들을 예시한다.
도 2를 참고하면, 정적 랜덤 액세스 메모리 장치는 게이팅 연결 제어부(210), 라이트 구동부(220), 라이트 실패 감지부(230), 공유 연결 제어부(240), 비트셀(250) 및 라이트 제어부(260)를 포함할 수 있다.
본 발명의 일실시예에 따르면 게이팅 연결 제어부(210)는 게이팅 트랜지스터에 컬럼 선택 신호(211)를 인가하여 드레인 전압(212)과 셀 드레인 전압(213) 사이의 연결을 제어할 수 있다.
본 발명의 일실시예에 따르면 라이트 구동부(220)는 제1 라이트 구동 트랜지스터(221) 및 제2 라이트 구동 트랜지스터(222)를 포함할 수 있다.
일례로, 라이트 구동부(220)는 제1 라이트 구동 트랜지스터(221)에 하이 레벨에 상응하는 제1 라이트 구동 신호(223)를 인가할 경우, 제1 라이트 구동 트랜지스터(221)를 턴온할 수 있다.
또한, 라이트 구동부(220)는 제2 라이트 구동 트랜지스터(222)에 하이 레벨에 상응하는 제2 라이트 구동 신호(224)를 인가할 경우, 제2 라이트 구동 트랜지스터(222)를 턴온할 수 있다.
또한, 라이트 구동부(220)는 제1 라이트 구동 트랜지스터(221) 및 제2 라이트 구동 트랜지스터(222) 각각에 로우 레벨에 상응하는 제1 라이트 구동 신호(223) 및 제2 라이트 구동 신호(224)를 각각 인가할 경우, 제1 라이트 구동 트랜지스터(221) 및 제2 라이트 구동 트랜지스터(222)를 턴오프할 수 있다.
본 발명의 일실시예에 따르면 제1 라이트 구동 트랜지스터(221)는 턴온될 경우, 제1 비트라인에 프리차지된 전압이 디스차지될 수 있다.
또한, 제2 라이트 구동 트랜지스터(222)가 턴온될 경우, 제2 비트라인에 프리차지된 전압이 디스차지될 수 있다.
반면에, 제1 라이트 구동 트랜지스터(221)이 턴오프될 경우, 제1 비트라인에 프리차지된 전압은 플로팅(floating)될 수 있다.
또한, 제2 라이트 구동 트랜지스터(222)가 턴오프될 경우, 제2 비트라인에 프리차지된 전압은 플로팅될 수 있다.
일례로, 제1 비트라인에 프리차지된 전압은 제1 비트라인 전압(225)을 포함할 수 있고, 제2 비트라인에 프리차지된 전압은 제2 비트라인 전압(226)일 수 있다.
본 발명의 일실시예에 따르면 라이트 실패 감지부(230)는 제1 비트라인 전압(225), 제2 비트라인 전압(226) 및 제1 라이트 구동 신호(223) 또는 제2 라이트 구동 신호(224)를 수신하고, 제1 공유 제어 신호(231) 및 제2 공유 제어 신호(232)를 출력할 수 있다.
일례로, 라이트 실패 감지부(230)는 제1 비트라인 전압(225), 제2 비트라인 전압(226) 및 제1 라이트 구동 신호(223) 또는 제2 라이트 구동 신호(224)에 기초하여 비트셀 내의 라이트 실패 여부를 판단할 수 있다.
또한, 라이트 실패 감지부(230)는 라이트 실패 여부에 기초하여 제1 공유 제어 신호(231) 및 제2 공유 제어 신호(232)를 하이 레벨로부터 로우 레벨로 전환하거나 로우 레벨로부터 하이 레벨로 전환할 수 있다.
일례로, 라이트 실패 감지부(230)의 세부 동작은 도 3에서 보다 구체적으로 설명하고자 한다.
본 발명의 일실시예에 따르면 공유 연결 제어부(240)는 제1 공유 트랜지스터(241) 및 제2 공유 트랜지스터(242)를 포함할 수 있다.
일례로 공유 연결 제어부(240)는 라이트 실패 감지부(230)로부터 제1 공유 제어 신호(231) 및 제2 공유 제어 신호(232)를 수신하여 제1 공유 트랜지스터(241) 및 제2 공유 트랜지스터(242)의 동작을 제어할 수 있다.
본 발명의 일실시예에 따르면 공유 연결 제어부(240)는 제1 공유 트랜지스터(241)를 턴온하여 제1 비트라인 전압(225)과 셀 드레인 전압(213)을 연결하고, 제1 비트라인 전압(225)과 셀 드레인 전압(213) 사이의 전하를 공유시킬 수 있다.
본 발명의 일실시예에 따르면 공유 연결 제어부(240)는 제2 공유 트랜지스터(242)를 턴온하여 제2 비트라인 전압(226)과 셀 드레인 전압(213)을 연결하고, 제2 비트라인 전압(226)과 셀 드레인 전압(213) 사이의 전하를 공유시킬 수 있다.
본 발명의 일실시예에 따르면 비트셀(250)은 적어도 하나 이상의 저장 노드를 포함할 수 있다. 또한, 비트셀(250)은 적어도 하나 이상의 저장 노드를 통하여 라이트 및 리드 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면 라이트 제어부(260)는 비트셀(250)에 연결된 워드 라인에 하이 레벨에 상응하는 구동 신호를 인가하여 비트셀(250)에 로우 데이터를 라이트하는 라이트 동작을 제어할 수 있다.
일례로, 라이트 제어부(260)는 비트셀(250)에 기 저장된 하이 데이터를 디스차지하여 하이 데이터를 로우 데이터로 전환하여 라이트 동작을 제어할 수 있다.
예를 들어, 하이 데이터는 데이터 "1"을 포함할 수 있고, 로우 데이터는 데이터 "0"을 포함할 수 있다.
도 3은 본 발명의 일실시예에 따른 라이트 실패 감지부의 회로 구성을 도시한다.
구체적으로, 도 3은 라이트 실패 감지부의 회로 내의 구성 요소들을 예시한다. 즉, 라이트 실패 감지부(230)는 라이트 구동 신호 및 컬럼 선택 신호, 드레인 전압, 비트라인 전압을 수신하여 제1 공유 제어 신호 또는 제2 공유 제어 신호를 출력한다.
도 3의 (a)를 참고하면, 본 발명의 일실시예에 따르면 라이트 실패 감지부(230)는 제2 라이트 구동 신호(310), 컬럼 선택 신호(300), 드레인 전압(VDD), 제1 비트라인 전압(320) 및 소스 전압에 기초하여 제1 공유 제어 신호(330)을 소스 전압(VSS)으로서 출력한다. 예를 들어, 드레인 전압은 하이 레벨에 상응하는 신호를 포함하고, 소스 전압은 로우 레벨에 상응하는 신호를 포함할 수 있다.
일례로, 라이트 실패 감지부(230)는 제2 라이트 구동 신호(310), 컬럼 선택 신호(300), 드레인 전압(VDD), 제1 비트라인 전압(320) 및 소스 전압에 기초하여 비트셀내에서 플로팅된 제1 비트라인 전압(320)을 감지할 경우, 감지 노드(SEN)의 전압을 차지(charge)하고, 제1 공유 제어 신호(330)을 소스 전압(VSS)으로서 출력할 수 있다.
도 3의 (b)를 참고하면, 본 발명의 일실시예에 따르면 라이트 실패 감지부(230)는 제1 라이트 구동 신호(311), 컬럼 선택 신호(300), 드레인 전압(VDD), 제2 비트라인 전압(321) 및 소스 전압에 기초하여 제2 공유 제어 신호(331)을 소스 전압(VSS)으로서 출력한다. 예를 들어, 드레인 전압은 하이 레벨에 상응하는 신호를 포함하고, 소스 전압은 로우 레벨에 상응하는 신호를 포함할 수 있다.
일례로, 라이트 실패 감지부(230)는 제1 라이트 구동 신호(311), 컬럼 선택 신호(300), 드레인 전압(VDD), 제2 비트라인 전압(321) 및 소스 전압에 기초하여 비트셀내에서 플로팅된 제2 비트라인 전압(321)을 감지할 경우, 감지 노드(SEN)의 전압을 차지(charge)하고, 제2 공유 제어 신호(331)을 소스 전압(VSS)으로서 출력할 수 있다.
도 4는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 라이트 동작과 관련된 회로 구성을 도시한다.
구체적으로, 도 4는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치가 제1 단계 및 제2 단계로 구분하여, 로우 데이터를 비트셀에 라이트하는 구성과 관련된 회로 구성을 예시한다.
도 4의 (a) 및 (b)를 참고하면, 도 4의 회로 구성 요소들은 도 2의 회로 구성 요소들을 동일하게 포함한다.
도 4의 (a)를 참고하면, 게이팅 연결 제어부(미도시)는 하이 레벨에 상응하는 컬럼 선택 신호(400)를 게이팅 트랜지스터로 인가하여 게이팅 트랜지스터를 턴오프하고, 드레인 전압과 셀 드레인 전압 사이의 연결을 차단하여 셀 드레인 전압을 플로팅한다.
라이트 구동부(미도시)는 하이 레벨에 상응하는 라이트 구동 신호(410)를 제1 라이트 구동 트랜지스터에 인가하여 프리차지된 제1 비트라인 전압을 디스차지하고, 로우 레벨에 상응하는 라이트 구동 신호를 제2 라이트 구동 트랜지스터(411)에 인가하여 제2 라이트 구동 신호를 턴오프하고, 제2 라이트 구동 트랜지스터(411)의 턴오프에 따라 제2 비트라인 전압은 플로팅 된다.
일례로, 정적 랜덤 액세스 메모리 장치는 비트셀에서 셀 드레인 전압을 제1 비트라인 및 제1 라이트 구동 트랜지스터를 통하여 디스차지하면서 라이트 동작(420)을 수행한다.
도 4의 (b)는 정적 랜덤 액세스 메모리 장치가 제1 라이트 구동 트랜지스터를 통하여 로우 데이터를 라이트 하기 위하여 충분히 디스차지하지 못한 경우를 예시한다.
도 4의 (b)를 참고하면, 정적 랜덤 액세스 메모리 장치는 비트셀에서 플로팅된 제2 비트라인 전압의 디스차지(430)를 감지한다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 디스차지되는 제2 비트라인의 전압을 감지하여 비트셀내의 라이트 실패여부를 판단할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리 장치는 디스차지된 제2 비트라인의 전압을 감지할 경우, 쓰기 실패 감지부가 공유 제어 신호를 전환하여 공유 연결 제어부에 포함된 트랜지스터들로 전달할 수 있다.
도 5는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 라이트 동작과 관련된 그래프를 도시한다.
구체적으로, 도 5는 도 4의 회로 구성에 기초하여 로우 데이터에 대한 라이트 동작을 수행할 경우, 회로 내부에 전달되는 신호들과 관련된 그래프를 도시한다.
도 5를 참고하면, 그래프의 가로축은 시간을 나타낼 수 있고, 세로축은 전압 레벨을 나타낼 수 있다.
또한, 드레인 전압(VDD)에 근접할 경우, 하이 레벨에 상응할 수 있고, "0"에 근접할 경우, 로우 레벨에 상응할 수 있다.
또한, 제1 단계(501)에서 제2 공유 제어 신호(CHSBLB)는 하이 레벨에 상응하고, 제2 단계(503)에서 로우 레벨로 전환된다.
또한, 제1 단계(501) 및 제2 단계(503)에서 워드 라인의 구동 신호는 하이 레벨로 유지될 수 있다.
또한, 워드 라인의 구동 신호가 로우 레벨로 전환될 경우, 라이트 동작은 마무리된 것으로 판단할 수 있다.
또한, 제1 단계(501)에서 제2 비트라인 전압(BLB)은 디스차지되어 순차적으로 감소하고 셀 드레인 전압(CVDD)도 순차적으로 감소하다가, 제2 단계(503)에서 제2 비트라인 전압(BLB)과 셀 드레인 전압(CVDD)가 연결되어 하이 레벨로 순차적으로 향상될 수 있다.
또한, 제1 단계(501)에서 DATA "1"은 순차적으로 디스차지되고, 제2 단계(503)에서 가파르게 디스차지된다. 반면에, DATA "0"은 로우 레벨에서 유지되다가 DATA "1"의 감소에 따라 하이 레벨로 전환되면서 제2 단계(503)에서 비트셀에 저장될 수 있다.
도 6은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 제어 방법과 관련된 흐름도를 도시한다.
구체적으로, 도 6은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리 장치의 제어 방법이 라이트 동작 중 비트셀 내의 라이트 실패를 감지할 경우, 플로팅 비트라인 전압과 비트셀에 공급된 전압 사이의 전하 공유를 통하여 라이트율을 향상하는 절차를 예시한다.
도 6을 참고하면, 단계(601)에서 정적 랜덤 액세스 메모리 장치의 제어 방법은 비트셀에 상응하는 컬럼이 선택되었는지 여부를 판단한다. 즉, 정적 랜덤 액세스 메모리 장치의 제어 방법은 컬럼 선택 신호가 로우 레벨에서 하이 레벨로 전환되어, 게이팅 트랜지스터가 턴오프되고, 셀 드레인 전압이 플로팅되었는지 여부를 판단한다.
일례로, 정적 랜덤 액세스 메모리 장치의 제어 방법은 비트셀에 상응하는 컬럼이 선택된 경우, 단계(603)로 진행한다. 반면에, 비트셀에 상응하는 컬럼이 선택되지 않은 경우 해당 절차를 종료할 수 있다.
단계(603)에서 정적 랜덤 액세스 메모리 장치의 제어 방법은 드레인 전압과 셀 드레인 전압을 차단한다. 즉, 정적 랜덤 액세스 메모리 장치의 제어 방법은 게이팅 트랜지스터를 턴오프하여 드레인 전압과 셀 드레인 전압 사이의 연결을 차단할 수 있다. 또한, 정적 랜덤 액세스 메모리 장치의 제어 방법은 드레인 전압과 셀 드레인 전압 사이의 연결을 차단함에 따라 셀 드레인 전압을 플로팅할 수 있다.
단계(605)에서 정적 랜덤 액세스 메모리 장치의 제어 방법은 비트라인을 선택적으로 디스차지 한다. 즉, 정적 랜덤 액세스 메모리 장치는 라이트 구동 트랜지스터의 동작을 제어하여 제1 비트라인 전압과 제2 비트라인 전압 중 어느 하나를 디스차지할 수 있다.
단계(607)에서 정적 랜덤 액세스 메모리 장치의 제어 방법은 워드라인의 구동 전압을 하이 레벨로 전환하여 라이트 동작을 제어한다. 즉, 정적 랜덤 액세스 메모리 장치의 제어 방법은 비트셀에서 로우 데이터에 대한 라이트 동작을 수행한다.
단계(609)에서 정적 랜덤 액세스 메모리 장치의 제어 방법은 비트셀에서 플로팅 비트라인 전압의 감지 여부를 판단한다. 정적 랜덤 액세스 메모리 장치의 제어 방법은 단계(605)에서 디스차지되지 않은 비트라인 전압이 감지될 경우, 비트셀에서의 라이트가 실패된 것으로 판단하여 단계(611)로 진행한다. 다른 실시예에 따라 비트셀 내 기 저장된 하이 데이터가 충분히 디스차지되어 데이터가 로우 데이터로 전환될 경우, 라이트 동작의 종료에 따라 플로팅 비트라인 전압은 감지되지 않고, 해당 절차는 종료될 수 있다.
단계(611)에서 정적 랜덤 액세스 메모리 장치의 제어 방법은 플로팅 비트라인 전압과 셀 드레인 전압을 연결한다. 즉, 정적 랜덤 액세스 메모리 장치의 제어 방법은 플로팅 비트라인 전압과 셀 드레인 전압 사이의 전하를 공유하여 셀 드레인 전압의 세기(strength)를 감소하여, 비트셀에 대한 라이트율을 증가시킬 수 있다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100: 정적 랜덤 액세스 메모리 장치 110: 게이팅 연결 제어부
120: 라이트 구동부 130: 라이트 실패 감지부
140: 공유 연결 제어부

Claims (15)

  1. 제1 및 제2 공유(sharing) 트랜지스터와 연결되고, 드레인 전압과 비트셀에 공급되는 셀 드레인 전압 사이의 연결을 제어하는 게이팅 연결 제어부;
    상기 제1 및 제2 공유(sharing) 트랜지스터와 연결되고, 제1 비트라인 전압 및 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지하는 라이트 구동부;
    상기 비트셀에서의 라이트 실패를 감지하여 상기 제1 및 제2 공유(sharing) 트랜지스터로 공유 제어 신호를 출력하는 라이트 실패 감지부; 및
    상기 제1 및 제2 공유(sharing) 트랜지스터를 포함하고, 상기 출력된 공유 제어 신호에 기초하여 상기 제1 및 제2 공유(sharing) 트랜지스터의 동작을 제어함으로써 상기 제1 비트라인 전압과 상기 제2 비트라인 전압 중 어느 하나와 상기 셀 드레인 전압 사이의 연결을 제어하는 공유 연결 제어부를 포함하는
    정적 랜덤 액세스 메모리 장치.
  2. 제1항에 있어서,
    상기 게이팅 연결 제어부는,
    상기 비트셀에 상응하는 컬럼(column)이 선택될 경우, 게이팅(gating) 트랜지스터에 하이 레벨의 컬럼 선택 신호를 인가하여 상기 드레인 전압과 상기 셀 드레인 전압 사이를 차단하는
    정적 랜덤 액세스 메모리 장치.
  3. 제1항에 있어서,
    상기 비트셀에 연결된 워드 라인에 하이 레벨의 구동 신호를 인가하여 상기 비트셀에 로우 데이터를 라이트하는 라이트 동작을 제어하는 라이트 제어부를 더 포함하는
    정적 랜덤 액세스 메모리 장치.
  4. 제3항에 있어서,
    상기 라이트 제어부는,
    상기 비트셀에 기 저장된 하이 데이터를 디스차지하여 상기 하이 데이터를 상기 로우 데이터로 전환하여 상기 라이트 동작을 제어하는
    정적 랜덤 액세스 메모리 장치.
  5. 제1항에 있어서,
    상기 라이트 구동부는,
    제1 라이트 구동 트랜지스터 및 제2 라이트 구동 트랜지스터를 포함하고,
    상기 제1 라이트 구동 트랜지스터 및 상기 제2 라이트 구동 트랜지스터를 선택적으로 구동함으로써 상기 제1 비트라인 전압 및 상기 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지하는
    정적 랜덤 액세스 메모리 장치.
  6. 제5항에 있어서,
    상기 라이트 구동부는,
    상기 제1 비트라인 전압을 디스차지할 경우, 상기 제2 비트라인 전압을 플로팅하는
    정적 랜덤 액세스 메모리 장치.
  7. 제6항에 있어서,
    상기 라이트 실패 감지부는,
    상기 비트셀에서 상기 비트셀로 디스차지되는 상기 플로팅된 제2 비트라인 전압을 감지할 경우, 상기 라이트 실패를 감지하는
    정적 랜덤 액세스 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 공유(sharing) 트랜지스터는 상기 제1 비트라인 전압과 상기 셀 드레인 전압 사이의 연결과 관련되고,
    상기 제2 공유(sharing) 트랜지스터는 상기 제2 비트라인 전압과 상기 셀 드레인 전압 사이의 연결과 관련되는
    정적 랜덤 액세스 메모리 장치.
  9. 제8항에 있어서,
    상기 라이트 실패 감지부는,
    상기 제1 공유 트랜지스터로 제1 공유 제어 신호를 인가하고, 상기 제2 공유 트랜지스터로 제2 공유 제어 신호를 인가하며,
    상기 비트셀에서 상기 비트셀로 디스차지되는 상기 플로팅된 제2 비트라인 전압을 감지할 경우, 상기 제2 공유 제어 신호를 하이 레벨에서 로우 레벨로 전환하는
    정적 랜덤 액세스 메모리 장치.
  10. 제9항에 있어서,
    상기 공유 연결 제어부는,
    상기 전환된 로우 레벨에 기초하여 상기 제2 공유 트랜지스터를 통하여 상기 셀 드레인 전압과 상기 제2 비트라인 전압을 연결하고,
    상기 셀 드레인 전압과 상기 제2 비트라인 전압 사이의 연결에 따라 상기 셀 드레인 전압과 상기 제2 비트라인 전압 사이의 전하를 공유하는
    정적 랜덤 액세스 메모리 장치.
  11. 제10항에 있어서,
    상기 공유 연결 제어부는,
    상기 공유된 전하에 기초하여 상기 셀 드레인 전압의 전압 레벨을 감소하여 상기 비트셀이 포함하는 풀-업(pull-up) 트랜지스터의 세기(strength)를 감소하는
    정적 랜덤 액세스 메모리 장치.
  12. 제1 및 제2 공유(sharing) 트랜지스터와 연결되는 게이팅 연결 제어부에서, 드레인 전압과 비트셀에 공급되는 셀 드레인 전압 사이의 연결을 제어하는 단계;
    상기 제1 및 제2 공유(sharing) 트랜지스터와 연결되는 라이트 구동부에서, 제1 비트라인 전압 및 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지하는 단계;
    라이트 실패 감지부에서, 상기 비트셀에서의 라이트 실패를 감지하여 상기 제1 및 제2 공유(sharing) 트랜지스터로 공유 제어 신호를 출력하는 단계; 및
    상기 제1 및 제2 공유(sharing) 트랜지스터를 포함하는 공유 연결 제어부에서, 상기 출력된 공유 제어 신호에 기초하여 상기 제1 및 제2 공유 (sharing) 트랜지스터의 동작을 제어함으로써 상기 제1 비트라인 전압과 상기 제2 비트라인 전압 중 어느 하나와 상기 셀 드레인 전압 사이의 연결을 제어하는 단계를 포함하는
    정적 랜덤 액세스 메모리 장치의 제어 방법.
  13. 제12항에 있어서,
    상기 드레인 전압과 비트셀에 공급되는 셀 드레인 전압 사이의 연결을 제어하는 단계는,
    상기 게이팅 연결 제어부에서, 상기 비트셀에 상응하는 컬럼(column)이 선택될 경우, 게이팅(gating) 트랜지스터에 하이 레벨의 컬럼 선택 신호를 인가하여 상기 드레인 전압과 상기 셀 드레인 전압 사이를 차단하는 단계를 포함하는
    정적 랜덤 액세스 메모리 장치의 제어 방법.
  14. 제12항에 있어서,
    라이트 제어부에서, 상기 비트셀에 연결된 워드 라인에 하이 레벨의 구동 신호를 인가하여 상기 비트셀에 로우 데이터를 라이트하는 라이트 동작을 제어하는 단계를 더 포함하고,
    상기 라이트 동작을 제어하는 단계는,
    상기 라이트 제어부에서, 상기 비트셀에 기 저장된 하이 데이터를 디스차지하여 상기 하이 데이터를 상기 로우 데이터로 전환하여 상기 라이트 동작을 제어하는 단계를 포함하는
    정적 랜덤 액세스 메모리 장치의 제어 방법.
  15. 제12항에 있어서,
    상기 제1 비트라인 전압 및 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지하는 단계는,
    상기 라이트 구동부에서, 제1 라이트 구동 트랜지스터 및 제2 라이트 구동 트랜지스터를 선택적으로 구동함으로써 상기 제1 비트라인 전압 및 상기 제2 비트라인 전압 중 어느 하나를 선택적으로 디스차지하는 단계; 및
    상기 라이트 구동부에서, 상기 제1 비트라인 전압을 디스차지할 경우, 상기 제2 비트라인 전압을 플로팅하는 단계를 포함하는
    정적 랜덤 액세스 메모리 장치의 제어 방법.
KR1020170076419A 2017-06-16 2017-06-16 비트라인과의 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법 Active KR101958553B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170076419A KR101958553B1 (ko) 2017-06-16 2017-06-16 비트라인과의 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170076419A KR101958553B1 (ko) 2017-06-16 2017-06-16 비트라인과의 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법

Publications (2)

Publication Number Publication Date
KR20180137154A KR20180137154A (ko) 2018-12-27
KR101958553B1 true KR101958553B1 (ko) 2019-03-14

Family

ID=64953326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170076419A Active KR101958553B1 (ko) 2017-06-16 2017-06-16 비트라인과의 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법

Country Status (1)

Country Link
KR (1) KR101958553B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016054020A (ja) 2015-11-30 2016-04-14 インテル コーポレイション 書込マージンを改善されたメモリセル

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101781616B1 (ko) 2010-07-16 2017-09-26 삼성전자주식회사 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8964457B2 (en) 2012-11-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for operating SRAM cells
KR102232922B1 (ko) 2014-08-11 2021-03-29 삼성전자주식회사 쓰기 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016054020A (ja) 2015-11-30 2016-04-14 インテル コーポレイション 書込マージンを改善されたメモリセル

Also Published As

Publication number Publication date
KR20180137154A (ko) 2018-12-27

Similar Documents

Publication Publication Date Title
US7411860B2 (en) Multiport semiconductor memory device
US8675439B2 (en) Bit line voltage bias for low power memory design
US7304902B2 (en) Pre-charge voltage supply circuit of semiconductor device
JP4802257B2 (ja) 半導体記憶装置
US7420835B2 (en) Single-port SRAM with improved read and write margins
US8391097B2 (en) Memory word-line driver having reduced power consumption
JP2004259352A (ja) 半導体記憶装置
US11651816B2 (en) Memory unit
US20050099872A1 (en) Low-voltage sense amplifier and method
KR20040004813A (ko) 워드라인 구동 회로
US20110158021A1 (en) Reducing peak currents required for precharging data lines in memory devices
US6845049B2 (en) Semiconductor memory device including a delaying circuit capable of generating a delayed signal with a substantially constant delay time
US6466486B2 (en) Buffer circuit, and semiconductor device and semiconductor memory device including same
US6829154B1 (en) Layout of ferroelectric memory device
US8279692B2 (en) Semiconductor device having hierarchical data line structure and control method thereof
KR101986415B1 (ko) 어시스트 회로를 포함하는 정적 랜덤 액세스 메모리
US7489581B2 (en) Semiconductor memory
KR101958553B1 (ko) 비트라인과의 전하 공유를 제어하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법
CN1728278B (zh) 半导体装置的操作方法以及该半导体装置
KR100586557B1 (ko) 센스앰프 오버드라이빙 회로 및 반도체 장치
US8406043B2 (en) Phase change memory apparatus having global bit line and method for driving the same
KR100492799B1 (ko) 강유전체 메모리 장치
KR101732073B1 (ko) 읽기 보조 회로, 정적 랜덤 액세스 메모리, 및 그 제어 방법
US7193926B2 (en) Memory device for reducing leakage current
KR20140083363A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20170616

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20181019

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20181220

Patent event code: PE09021S02D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20190227

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20190308

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20190308

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220329

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20230322

Start annual number: 5

End annual number: 5