JP2016054020A - 書込マージンを改善されたメモリセル - Google Patents

Abstract

【課題】ＳＲＡＭメモリセルの書込マージンを改善する。【解決手段】ＳＲＡＭメモリ装置は、メモリセルの供給ノードへ結合され、直流電力消費を低減するよう動作する電荷共有回路６０２と、前記電荷共有回路を有効又は無効にするパルス信号を生成するパルス発生器６０１とを有し、その供給ノードは高圧電源ノード及び低圧電源ノードを含み、更に高圧電源ノードへ高圧電源を供給する第１の電力ゲートＭＰＧと、低圧電源ノードへ、前記高圧電源よりも低い低圧電源を供給する第２の電力ゲートＭＮＧ有する。【選択図】図６

Description

書込動作のために（すなわち、書込動作の間に）選択されるメモリの列のためのメモリセル電源電圧レベルを下げることは、書込マージンを改善する。しかしながら、電源電圧レベルを下げることは、データ損失を生じさせることがある。

本開示の実施形態は、以下で与えられる詳細な説明から、及び本開示の様々な実施形態の添付の図面から、より十分に理解されるであろう。なお、それらの実施形態は、本開示を具体的な実施形態に制限すると見なされるべきではなく、説明及び理解のみを目的とする。

本開示の一実施形態に従って、メモリセルへの電源を動的に調整する高位ブロック図である。

本開示の一実施形態に従って、高位ブロック図の回路実施である。

本開示の一実施形態に従って、電源が書込動作の間に動的に低減される回路実施の動作を説明するプロットである。

本開示の一実施形態に従って、未選択メモリセルのノードの遷移挙動を説明するプロットである。

本開示の一実施形態に従って、未選択メモリセルのノードの遷移挙動を説明するプロットである。

本開示の一実施形態に従って、選択されたメモリセル１０２のノードの遷移挙動を説明するプロットである。

本開示の他の実施形態に従って、書込動作の間に電源電圧を動的に下げる回路を備えたアレイ内のメモリセルの列を表す。

本開示の一実施形態に従って、メモリセルの供給ノードでの電圧レベルを調整する電荷共有回路を含むブロック図である。

本開示の一実施形態に従って、メモリセルの供給ノードでの電圧レベルを調整する電荷共有回路の回路実施である。

本開示の他の実施形態に従って、メモリセルの供給ノードでの電圧レベルを調整する電荷共有回路の回路実施である。

本開示の他の実施形態に従って、信号のタイミング図である。

本開示の一実施形態に従って、電源が書込動作の間に動的に低減される電荷共有回路の動作を説明するプロットである。

本開示の一実施形態に従って、メモリセルのフットプリントに略等しいフットプリントを有する電荷共有回路である。

本開示の一実施形態に従って、メモリセルの列において位置付けられる電荷共有回路を伴うメモリセルの列である。

本開示の一実施形態に従って、供給電圧を動的に下げる回路及び／又は電荷共有回路を有するメモリセルを伴うプロセッサを備えるスマートデバイスのシステムレベル図である。

典型的な６トランジスタ（６Ｔ）静的ランダムアクセスメモリ（ＳＲＡＭ）において、ｐ型トランジスタ（例えば、ＰＭＯＳ）電流の増大は、パスゲートのｎ型トランジスタ（例えば、図２のＮＭＯＳトランジスタＭＮ６）とプルアップのｐ型トランジスタ（例えば、図２のＰＭＯＳトランジスタＭＰ４）との間のコンテンションの悪化に起因して、ＳＲＡＭセルの書込マージンの低減を生じさせることがある。低減された書込マージンは、低電圧動作のためのＳＲＡＭ最低動作電圧（Ｖｃｃ＿ｍｉｎ）のスケーリング（すなわち、低減）を制限する。書込動作の間のＳＲＡＭセル供給電圧（Ｖｃｃ＿ｃｅｌｌ）の低下は、プルアップのＰＭＯＳトランジスタ（例えば、図２のＭＰ４）とパスゲートのＮＭＯＳトランジスタ（例えば、図２のＭＮ６）との間のコンテンションを低減することができる。しかし、そのような電圧ドループ技術は、Ｖｃｃ＿ｃｅｌｌがデータ保持の失敗を回避するようデータ保持電圧（ＤＲＶ）を上回ったままである必要がある場合に、ＳＲＡＭセルのＤＲＶによって抑制される。

語「書込マージン」は、ここでは概して、メモリセルの最低電圧マージンを指し、これを下回ると、メモリセルは、書込動作を確実に行わない。

語「データ保持電圧」又は「ＤＲＶ」は、ここでは概して、メモリセルのための電圧レベルを指し、これを下回ると、メモリセルは、その記憶値を失う。

ここでは、書込動作の間にプログラム可能な又は固定の（すなわち、所定の）時間存続期間にメモリセル（例えば、６Ｔ ＳＲＡＭ）の電源レベルを動的に下げることによって、メモリセルの書込マージンを改善する装置及びシステムが、記載される。一実施形態で、電源の電圧レベルは、他の非選択セル、すなわち、書込動作のために選択されていないメモリセルにおいてデータを失うことなしに、零に下げられる。ここで論じられる実施形態は、メモリセルの書込マージンが改善される、すなわち、書込マージンが増大するので、従来のメモリセルと比べてずっと低い電源電圧レベルでメモリセルが動作することを可能にする。

ここで論じられる実施形態は、メモリセル（例えば、６Ｔ ＳＲＡＭ）が、データ保持の失敗を引き起こすことなしに、一時的なＶｃｃ＿ｃｅｌｌのドループをＤＲＶより下回って維持することを可能にする。例えば、Ｖｃｃ＿ｃｅｌｌは、ＤＲＶを３００ｍＶ以上下回らされてよい。そのような実施形態では、一時的な電圧ドループの存続期間Ｔｄは、閾時間（Ｔｄ＿ｍａｘ）より短く維持されてよい。データ保持のこのような動的挙動は、データの保持及び読出の安定性にほとんど又は全く影響を与えずにパスゲートトランジスタ（図２のＭＮ６）とプルアップトランジスタ（図２のＭＰ４）との間のコンテンションを除去又は低減するよう、メモリセルが従来のＶｃｃ＿ｃｅｌｌドループよりもずっと大きいＶｃｃ＿ｃｅｌｌドループを伴って動作することを可能にする。挙げられていない他の技術的効果は、ここで論じられる実施形態によって予期される。

語「スケーリング」は、プロセスに関連して、概して、１つのプロセス技術又は他のプロセス技術から回路設計及びレイアウトを移すことを指す。

以下の説明において、多くの詳細が、本開示の実施形態のより完全な説明を与えるよう論じられる。なお、当業者に明らかであるように、本開示の実施形態は、それらの具体的な実施形態によらずに実施されてよい。他の例では、よく知られている構造及び装置は、本開示の実施形態を不明瞭にしないように、詳細にではなく、ブロック図形式で示される。

実施形態の対応する図面において、信号は線により表されている点に留意されたい。幾つかの線は、より構成に寄与する信号経路を示すよう、より太く、及び／又は、主たる情報フロー方向を示すよう、１以上の端部で矢印を有してよい。そのような表示は、限定であるよう意図されない。むしろ、線は、回路又は論理ユニットのより容易な理解を促すよう１以上の実例となる実施形態に関連して使用される。如何なる描かれている信号も、設計ニーズ又は好みによって決定づけられるように、いずれかの方向において進むことができる１以上の信号を実際に有してよく、且つ、如何なる適切なタイプの信号スキームによっても実施されてよい。

明細書の全体を通して、及び特許請求の範囲において、語「接続される」は、如何なる中間装置にもよらずに接続される物どうしの直接的な電気接続を意味する。語「結合される」は、接続される物どうしの直接的な電気的接続、又は１以上の受動的若しくは能動的な中間装置を介した間接的な接続を意味する。語「回路」は、所望の機能を提供するように互いに協働するよう配置される１以上の受動及び／又は能動部品を意味する。語「信号」は、少なくとも１つの電流信号、電圧信号又はデータ／クロック信号を意味する。単称で言い表された事物は複数個を含む。「おいて」の意味は、「内」及び「上」を含む。

ここで使用されるように、別なふうに指定されない限り、共通の対象を記載するための序数詞「第１」、「第２」及び「第３」等の使用は、単に、同じ対象の異なるインスタンスが参照されていることを示し、そのように記載される対象が、時間的に、空間的に、順位付けにおいて、又は何らかの他の態様において所与の順序になければならないことを暗示するよう意図されない。

語「略」又は「実質的に」は、ここでは、目標の１０％内にあることを指す。

ここで記載される実施形態の目的上、トランジスタは、ドレイン、ソース、ゲート及びバルク端子を有する金属酸化膜半導体（ＭＯＳ）トランジスタである。ソース端子及びドレイン端子は同質の端子であってよく、ここでは同義的に使用される。当業者に明らかであるように、他のトランジスタ、例えば、バイポーラ接合トランジスタ（ＢＪＴ）ＰＮＰ／ＮＰＮ、ＢｉＣＭＯＳ、ＣＭＯＳ、ｅＦＥＴ等が、本開示の適用範囲から逸脱することなしに使用されてよい。語「ＭＮ」は、ここでは、ｎ型トランジスタ（例えば、ＮＭＯＳ、ＮＰＮ、ＢＪＴ等）を示し、語「ＭＰ」は、ｐ型トランジスタ（例えば、ＰＭＯＳ、ＰＮＰ、ＢＪＴ等）を示す。

図１は、本開示の一実施形態に従って、メモリセルへの電源Ｖｃｃ＿ｃｅｌｌを動的に調整する装置１００の高位ブロック図である。一実施形態で、装置１００は、第１の回路１０１、第２の回路１０２、及びメモリセル１０３を有する。

一実施形態で、第１の回路１０１は、パルス幅を有するパルス信号１０５を生成するパルス発生器である。何らかの既知のパルス発生器が第１の回路１０１として使用されてよい。一実施形態で、パルス発生器は、メモリセル１０３が書き込まれるよう有効にされる、すなわち、信号ｗｒｉｔｅ＿ｅｎ１０４が、メモリセル１０３が書き込まれるよう動作可能であることを示す、場合に、パルス信号１０５を生成するよう動作する。

一実施形態で、パルス発生器は、パルス信号１０５に可変な又は調整可能なパルス幅を持たせるよう動作する。一実施形態で、パルス幅の存続期間は、Ｖｃｃ＿ｃｅｌｌ１０６がメモリセル１０３のためのＤＲＶレベルを下回ることを許される時間を決定する。一実施形態で、パルス発生器は、変化する幅のパルス信号１０５を供給するよう、調整可能な遅延素子（例えば、遅延線）を有する。一実施形態で、パルス幅は、所与のプロセス技術のためのメモリトランジスタリーケージ研究に基づき予め決定される。一実施形態で、パルス幅は、ヒューズを用いて製造時に設定される。他の実施形態では、パルス幅は、ソフトウェアによって設定又は調整され得る。例えば、パルス幅は、オペレーティングシステムによって調整されてよい。

一実施形態で、第２の回路１０２は、第１の回路１０１のパルス発生器からパルス信号１０５を受信し、メモリセル１０３のための電源Ｖｃｃ＿ｃｅｌｌ１０６を生成する。一実施形態で、第２の回路１０２はバイアシング回路である。一実施形態で、第２の回路１０２はインバータである。

一実施形態で、第２の回路１０２は、パルス信号１０５のパルス幅の存続期間の間、電源Ｖｃｃ＿ｃｅｌｌ１０６をＤＲＶより下回らせるよう動作する。一実施形態で、第２の回路１０２は、パルス信号１０５のパルス幅の存続期間の間、電源Ｖｃｃ＿ｃｅｌｌ１０６を接地に下げるよう動作する。一実施形態で、第２の回路１０２は、パルス信号１０５のパルス幅の存続期間の間、ＤＲＶレベルより下であり且つ接地より上であるよう電源Ｖｃｃ＿ｃｅｌｌ１０６を下げるよう動作する。一実施形態で、第２の回路１０２は、パルス信号１０５のパルス幅の存続期間の間、ＤＲＶを下回るｐ型トランジスタ閾値であるよう電源Ｖｃｃ＿ｃｅｌｌ１０６を下げるよう動作する。

ここで論じられる実施形態で、第１及び第２の回路１０１及び１０２は、メモリセル１０３の電源１０６とは異なる電源で動作してよい。例えば、第１及び第２の回路１０１及び１０２は、夫々、メモリセル１０３の電源１０６よりも高い電源で動作してよい。一実施形態で、第１及び第２の回路１０１及び１０２は、夫々、メモリセル１０３の電源１０６と同じレベルの電源で動作してよい。実施形態は、ここでは第１及び第２の回路１０１及び１０２を２つの別個の回路として示すが、それらは、一実施形態で、まとめられてよい。

一実施形態で、メモリセル１０３はＳＲＡＭセルである。一実施形態で、ＳＲＡＭセルは６Ｔ ＳＲＡＭセルである。何らかの既知の６Ｔ ＳＲＡＭセルが使用されてよい。他の実施形態では、より少ない又はより多いトランジスタを有する他のメモリセルが使用されてよい。例えば、メモリセルは４Ｔ ＳＲＡＭセル又は８Ｔ ＳＲＡＭセルである。メモリセル１０３は、本開示の実施形態を不明瞭にしないようにここでは論じられない従来のアプリケーションにより、ビットライン（Bitline）及びワードライン（Wordline）信号を受信するよう動作する。

図２は、本開示の一実施形態に従って、高位ブロック図１００の回路実施２００である。一実施形態で、第１の回路１０１／２０１は、パルス信号１０５を生成するパルス発生器である。パルス信号１０５のパルス幅における横方向の矢印は、調整可能なパルス幅を示す。一実施形態で、パルス幅は、ヒューズ若しくはソフトウェア又はその両方を介して信号を受信するよう動作する調整可能な遅延線（図示せず。）によって調整可能である。

一実施形態で、第２の回路１０２／２０２は、図示されるように共に結合されたｐ型トランジスタＭＰ１０及びｎ型トランジスタＭＮ１０を含むインバータである。一実施形態で、ｐ型トランジスタＭＰ１０のソース端子は、メモリセル１０３／２０３のための電源Ｖｃｃ＿ｃｅｌｌ１０６とは異なる電源Ｖｃｃ＿ｌｏｇｉｃへ結合されている。

語「異なる」は、概して、異なる電源ノードを有することを指し、すなわち、ノードでの電源は、他のノードでの他の電源とは無関係に調整され得る。語「異なる」はまた、同じ又は異なる電源レベルを包含する。

一実施形態で、ＭＰ１０及びＭＮ１０のゲート端子は、パルス信号１０５を受信する。一実施形態で、パルス信号１０５のパルス幅の間、ＭＮ１０はオンされて、電源Ｖｃｃ＿ｃｅｌｌ１０６を下げる。一実施形態で、電源Ｖｃｃ＿ｃｅｌｌ１０６は、第２の回路１０２／２０２によって零に下げられる。一実施形態で、パルス信号１０５のパルス幅が終わる場合（例えば、パルス信号が論理高レベルから論理零レベルへ戻る場合、又はパルス信号が論理高レベルから論理低レベルへ戻る場合）に、ＭＰ１０は、Ｖｃｃ＿ｌｏｇｉｃに対応する電源をＶｃｃ＿ｃｅｌｌ１０６に与えるよう切り替わる。

第２の回路１０２／２０２はバイアシング回路とも呼ばれ、プログラム可能なパルスを通じて、変化する存続期間を有する一時的なＶｃｃ＿ｃｅｌｌ１０６のドループを発生させる。一実施形態で、Ｖｃｃ＿ｃｅｌｌ１０６は、最初に、メモリセル１０３／２０３における書込動作を支援するようトランジスタＭＮ１０を通じて略零電圧に下げられる。そのような実施形態では、Ｖｃｃ＿ｃｅｌｌ１０６は、次いで、メモリセル１０３／２０３が記憶状態を反転した後に、トランジスタＭＰ１０によりＶｃｃ＿ｌｏｇｉｃレベルへ回復される。第１の回路１０１／２０１からのプログラム可能なパルスは、広範なＴｄ及び一時的なＶｃｃ＿ｃｅｌｌ１０６のドループのためのＤＲＶ及び書込Ｖｃｃ＿ｍｉｎの特性を可能にする。

一実施形態で、メモリセル１０３／２０３は、第２の回路１０２／２０２の出力へ結合される電源ノードＶｃｃ＿ｃｅｌｌ１０６を有する６Ｔ ＳＲＡＭセルである。一実施形態で、６Ｔ ＳＲＡＭセルの６つのトランジスタは、ワードライン（Wordline）信号へ結合されるゲート端子を有する２つのパスゲートＭＮ１及びＭＮ６を有する。一実施形態で、ｎ型トランジスタＭＮ１のソース／ドレイン端子はビットライン（Bitline）へ結合され、一方、ｎ型トランジスタＭＮ１のドレイン／ソース端子ｎ０は、トランジスタＭＮ５及びＭＰ４のゲート端子と、ＭＰ２及びＭＮ３のソース／ドレイン端子とへ結合される。一実施形態で、ｎ型トランジスタＭＮ６のソース／ドレイン端子はBitline#（ビットラインの反転）へ結合され、一方、ｎ型トランジスタＭＮ６のドレイン／ソース端子ｎ１は、トランジスタＭＮ３及びＭＰ２のゲート端子と、ＭＰ４及びＭＮ５のソース／ドレイン端子とへ結合される。

図３は、本開示の一実施形態に従って、メモリセルの列のための電源Ｖｃｃ＿ｃｅｌｌ３０３が書込動作の間に動的に下げられる回路実施の動作を説明するプロット３００である。語「動的に下げられる」は、ここでは概して、ＤＲＶを下回る電圧レベルの一時的な低下を指す。

ｘ軸は時間スケールを参照し、一方、ｙ軸は電圧スケールを参照する。波形Ｖｃｃ＿ｃｅｌｌ１０６／３０３は、読出動作又はアイドル状態の間、第２の回路１０２／２０２によってＶｃｃ＿ｌｏｇｉｃレベル３０４に設定される。一実施形態で、書込可能３０１がメモリセル列の書込動作を示す場合に、Ｖｃｃ＿ｃｅｌｌ１０６／３０３はＶｃｃ＿ＤＲＶレベル３０５まで下げられる。一実施形態で、パルス信号１０５のパルス幅Ｔｄ３０２の間、第２の回路１０２／２０２は、電圧レベルＶｃｃ＿ｃｅｌｌ１０６／３０３を低圧電源レベル３０６まで下げる。一実施形態で、低圧電源レベル３０６は接地である。一実施形態で、Ｖｃｃ＿ＤＲＶ３０５がＶｃｃ＿ｌｏｇｉｃ３０４を下回るが低圧電源レベル３０６を上回る場合に、第２の回路１０２／２０２は、Ｖｃｃ＿ｃｅｌｌ１０６／３０３をＶｃｃ＿ＤＲＶ３０５の中間レベルに下げることなしに、Ｖｃｃ＿ｃｅｌｌ１０６／３０３のレベルを低圧電源レベル３０６（Ｖｃｃ＿ＤＲＶ３０５のレベルよりも低い。）まで下げるよう動作する。

図４Ａは、本開示の一実施形態に従って、未選択メモリセル１０２のノードｎ０及びｎ１の遷移挙動を説明するプロット４００である。図４Ａは、図１乃至３を参照して記載される。語「未選択」は、ここでは概して、書き込みのために使用可能でないメモリセルの列を指し、すなわち、未選択メモリセルのワードライン（Wordline）は接地にバイアシングされ、そのパスゲートはオフされている。この実施形態で、未選択メモリセル（例えば、６Ｔ ＳＲＡＭセル１０３／２０３）は、電源Ｖｃｃ＿ｃｅｌｌ１０６／３０３がタイミング存続期間３０２の間ＤＲＶレベルを下回った後、データを保持する。一実施形態で、Ｖｃｃ＿ｃｅｌｌ１０６／３０３は、未選択メモリセルについては下げられなくてよい。

図４Ａで実線として示されているＶｃｃ＿ｃｅｌｌ１０６／３０３は、一実施形態に従って、未選択のビットセルについて下げられている。一実施形態で、Ｖｃｃ＿ｃｅｌｌ１０６／３０３がＤＲＶレベルを下回る存続期間がＴｄ３０２よりも短い場合に、未選択メモリセルはデータを保持する。

図４Ｂは、本開示の一実施形態に従って、未選択メモリセル１０２のノードｎ０及びｎ１の遷移挙動を説明するプロット４２０である。図４Ｂは、図１乃至３を参照して記載される。この実施形態では、未選択メモリセル（例えば、６Ｔ ＳＲＡＭセル１０３／２０３）は、供給電圧Ｖｃｃ＿ｃｅｌｌ１０６／３０３が、動的データ保持期間とも呼ばれるＴｄ３０２よりも長い存続期間の間下がった後、データを失う。

この例において、Ｖｃｃ＿ｃｅｌｌ１０６／３０３は、図４Ａでは２．４ｎｓ間、及び図４Ｂでは５．２ｎｓ間、夫々、ＤＲＶよりも下げられる。Ｖｃｃ＿ｃｅｌｌが実質的に０Ｖ近くに下げられると、トランジスタＭＰ４はオフされ、記憶ノードｎ１の電圧（Ｖ＿ｎ１）は、トランジスタＭＰ４、ＭＮ５及びＭＮ６のリーケージによって引き起こされるＭＰ４のＶ_ＴＨ（閾電圧）近くの休止レベルまで放電される。Ｖ＿ｎ１の整定時間は、ノードｎ１に蓄えられる電荷及び様々なトランジスタのリーケージ源を計算に入れると、３２ｎｍ低電力（ＬＰ）ＳＲＡＭについておよそ数十ナノ秒であると推定される。メモリセル１０３／２０３が状態を反転させるために、Ｖ＿ｎ１は、トランジスタＭＰ２及びＭＮ３を有する左側インバータのトリップポイントを下回る必要がある。Ｖ＿ｎ１がインバータのトリップポイントを下回る前にＶｃｃ＿ｃｅｌｌがＤＲＶより上に回復される限り、データ保持の失敗は回避され得る。この例では、最悪の場合のリーケージ・コーナーの間且つ９５℃で、メモリセル１０３／２０３は、２．４ｎｓのＴｄの間０．１Ｖに下げられたＶｃｃ＿ｃｅｌｌ１０６／３０３によってさえ、依然としてデータを保持する。Ｔｄが図４Ｂにおける５．２ｎｓまで延長されると、Ｖ＿ｎ１はインバータのトリップポイントを下回り、メモリセルに、Ｖｃｃ＿ｃｅｌｌが第２の回路１０２／２０２によってＶｃｃ＿ｌｏｇｉｃに回復される場合に、状態を反転させる。

図４Ｃは、本開示の一実施形態に従って、選択されたメモリセル１０２のノードｎ０及びｎ１の遷移挙動を説明するプロット４３０である。図４Ｃは、図１乃至３を参照して記載される。語「選択されたセル」は、ここでは、書込動作のために特定されたメモリセルを指す。この実施形態では、セル動作（Ｖｃｃ＿ｃｅｌｌ、Ｖ＿ｎ０、Ｖ＿ｎ１及びワードライン（Wordline）の波形を介する。）は、書込動作の間、表されている。

この例では、Ｖｃｃ＿ｃｅｌｌ１０６／３０３は、２．４ｎｓのＴｄの間、図４Ａ乃至Ｂに示されるのと同じレベルまで下げられる。２．４ｎｓのＴｄは、この例では、０．６Ｖの供給電圧で書込動作を完了するのに十分であることが示されている。ナノ秒の範囲にあるＴｄによれば、それは、同じ列にある未選択セルのデータ保持の失敗の影響を軽減しながら書込電圧を下げるのに有効であるよう回路２００に十分なタイミングマージンを提供する。

図５は、本開示の他の実施形態に従って、書込動作の間に電源電圧を動的に下げる回路１０２を伴うアレイ５００内のメモリセルの列を表す。一実施形態で、書き込まれる列にあるＳＲＡＭセルの供給電圧Ｖｃｃ＿ｃｅｌｌは、書込マージンを改善するようＤＲＶよりも下げられる。本発明の実施形態を不明瞭にしないように、選択された列５０１（影付き）が論じられる。

列５０１にある未選択セルは、電圧ドループによって引き起こされる保持の失敗が起こりやすくなる。一実施形態で、未選択の列３０４の供給電圧はＤＲＶを下回って下げられず、故に、他の未選択の列にある未選択セルについては保持の失敗の危険性がほとんど又は全くない。ここで論じられるように、従来のバイアス技術は、データ保持の失敗を回避するよう、Ｖｃｃ＿ｃｅｌｌのドループを論理供給電圧（Ｖｃｃ＿ｌｏｇｉｃ）とＤＲＶとの間に制限する。そのような制限されたＶｃｃ＿ｃｅｌｌドループによれば、トランジスタＭＰ４は依然として飽和領域の近くで動作し、書込マージンの改善を制限する。ここで論じられる実施形態では、Ｖｃｃ＿ｃｅｌｌは、ＭＰ４の閾電圧より下げられ、これは、ＭＰ４がオフされ、書込マージンがＭＰ４の閾電圧の変動に鈍感になるので、書込マージンを増大させることができる。一実施形態で、Ｖｃｃ＿ｃｅｌｌは、電圧降下の存続期間を制御することによってデータ保持の失敗を回避しながらＭＰ４をオフするよう、実質的に０Ｖ近く又は０Ｖに一時的に下げられる。

以下の例は、更なる実施形態に関する。それらの例における詳細は、１以上の実施形態においてどこでも使用されてよい。ここで記載される装置の全ての任意の特徴はまた、方法又はプロセスに関して実施されてよい。

例えば、一実施形態で、メモリセルの書込マージンを改善する装置は、パルス信号に幅を持たせる第１の回路と、前記パルス信号を受信し、前記メモリセルのための電源を生成する第２の回路とを有し、前記第２の回路は、前記電源のレベルを、前記パルス信号の前記幅に対応する時間期間に、前記メモリセルのデータ保持電圧レベルよりも下回らせる。一実施形態で、第２の回路は、入力として前記パルス信号を受信するよう動作するインバータを有し、該インバータは、前記メモリセルに前記電源を供給する出力を備える。

一実施形態で、第２の回路は、前記メモリセルの書込動作の間、前記メモリセルへの前記電源のレベルを下げるよう動作する。一実施形態で、第２の回路は、前記メモリセルの読出動作の間、前記メモリセルへ前記電源を供給するよう動作する。一実施形態で、第１の回路は、前記パルス信号の前記幅を調整するよう動作する。一実施形態で、第１の回路は、ヒューズ又はソフトウェア命令のうちの少なくとも１つによって、前記パルス信号の前記幅を調整するよう動作する。一実施形態で、第１の回路は、調整可能なパルス幅を提供するよう可変遅延を伴うパルス発生器を有する。一実施形態で、メモリセルは、６Ｔ ＳＲＡＭセルである。一実施形態で、第２の回路は、接地と前記データ保持電圧レベルとの間にあるように前記電源のレベルを下げるよう動作する。一実施形態で、第２の回路は、前記電源のレベルを接地に下げるよう動作する。一実施形態で、第２の回路は、前記パルス信号の前記幅が終わった後に前記メモリセルへ定格電源を供給するよう動作する。

他の例では、システムは、無線アンテナと、該無線アンテナを介して他の装置と通信可能なプロセッサとを有し、該プロセッサは、メモリセルのアレイを含み、ここで論じられる前述の装置を有する。

ここでは更に、書込動作の間のメモリセル装置における直流（ＤＣ）電力消費を低減する装置が記載される。メモリセルの書き込まれる列においてメモリセル供給電圧を下げることは、メモリセルの書込マージンを増大させることができる。しかし、従来のレシオ回路を用いてメモリセル供給電圧Ｖｃｃ＿ｃｅｌｌ６０６を下げることは、静電流を消費する。夫々の書込動作において生じる高い静電流は、低電力用途にとって適切でない。

ここでは、メモリセル書込動作のために動的な供給電圧ドループを発生させるよう電荷共有の原理に基づく電荷共有回路が記載される。一実施形態で、電荷共有回路は、メモリ電源電圧ドループを発生させるようメモリアレイのＶｃｃ＿ｃｅｌｌ６０６（高圧電源）及びＶｓｓ＿ｃｅｌｌ６０８（接地又は低圧電源）の各ノードの電荷共有を適用する。一実施形態で、従来のレシオバイアス回路は削除されて、結果として、低電力用途のために静電流消費を除去することをもたらす。一実施形態で、電荷共有回路は、メモリセルのフットプリントと略同じフットプリントを有し、故に、電荷共有回路は、高い製造利益を維持するよう、メモリアレイレイアウトの最小限の中断及び最小限の面積オーバヘッドを伴ってメモリアレイに集積され得る。

語「フットプリント」は、ここでは概して、回路のレイアウトのアスペクト比（幅及び長さ）を指す。略同じフットプリントを有することは、概して、接点の位置、トランジスタ端子、トランジスタ位置、及びサイズ（Ｗ／Ｌ）等が標的セル、例えば、メモリセルの１０％内にあることを意味する。

図６は、本開示の一実施形態に従って、メモリセルの供給ノードでの電圧レベルを調整する電荷共有回路を有する装置６００のブロック図である。一実施形態で、装置６００は、パルス発生器６０１、電荷共有回路６０２、メモリセル６０３、並びに電源ゲートＭＰＧ及びＭＮＧを有する。

一実施形態で、パルス発生器６０１は、電荷共有回路６０１によって受信されるＰパルス信号６０４及び／又はＮパルス信号６０５を生成する。一実施形態で、電荷共有回路６０２は、高圧電源ノードＶｃｃ＿ｃｅｌｌ６０６でのドループ及び低圧電源ノードＶｓｓ＿ｃｅｌｌ６０８での昇圧を引き起こすよう、書込動作の間、ノードＶｃｃ＿ｃｅｌｌ６０６及びＶｓｓ＿ｃｅｌｌ６０８での電源の電荷共有を可能にする。一実施形態で、読出動作又はアイドル状態の間、Ｖｃｃ＿ｃｅｌｌ６０６及びＶｓｓ＿ｃｅｌｌ６０８は、夫々、電力ゲートトランジスタＭＰＧ及びＭＮＧを通じてＶＣＣ及び接地へ接続される。

一実施形態で、書込動作の間、電力ゲートトランジスタＭＰＧ及びＭＮＧは、夫々、ｗｒｉｔｅ＿ｅｎ及びｗｒｉｔｅ＿ｅｎ＃（ｗｒｉｔｅ＿ｅｎの反転）信号によってオフされる。そのような実施形態では、Ｖｃｃ＿ｃｅｌｌ６０６及びＶｓｓ＿ｃｅｌｌ６０８の各ノードは、夫々、ＶＣＣ及びＶＳＳの初期電圧を有して浮いている。一実施形態で、Ｖｃｃ＿ｃｅｌｌ６０６で供給電圧のドループを発生させるよう、Ｖｃｃ＿ｃｅｌｌ６０６及びＶｓｓ＿ｃｅｌｌ６０８の各ノード間の電荷共有がオンされる。一実施形態で、電荷共有回路６０２におけるトランジスタをオンすることで、Ｖｃｃ＿ｃｅｌｌ６０６ノードに最初に蓄えられている電荷がＶｓｓ＿ｃｅｌｌ６０８へ移動することが可能となり、Ｖｃｃ＿ｃｅｌｌ６０６ノードでの電圧ドループ及びＶｓｓ＿ｃｅｌｌ６０８ノードでの電圧上昇を引き起こす。

Ｖｃｃ＿ｃｅｌｌ６０６ノードで電圧ドループを引き起こすことで、電荷共有は、ほとんど又は全く静電流を消費しない。一実施形態で、Ｖｃｃ＿ｃｅｌｌ６０６ノードで生成される電圧は、Ｖｃｃ＿ｃｅｌｌ６０６ノードでのキャパシタンスとＶｓｓ＿ｃｅｌｌ６０８ノードでのキャパシタンスとのキャパシタンス比によって制御される。一実施形態で、Ｖｃｃ＿ｃｅｌｌ６０６ノードで生成される電圧は、電荷共有回路６０２におけるトランジスタの閾電圧と、Ｐパルス信号６０４及び／又はＮパルス信号６０５のパルス幅とによって制御される。一実施形態で、電荷共有回路６０２によってＶｃｃ＿ｃｅｌｌ６０６ノードで生成される電圧の存続期間は、Ｐパルス信号６０４及び／又はＮパルス信号６０５のパルス幅によって制御される。

一実施形態で、メモリセル６０３はＳＲＡＭセルである。一実施形態で、ＳＲＡＭセルは６Ｔ ＳＲＡＭセルである。何らかの既知の６Ｔ ＳＲＡＭセルが使用されてよい。他の実施形態では、より少ない又はより多いトランジスタを有する他のメモリセルが使用されてよい。例えば、メモリセルは４Ｔ ＳＲＡＭセル又は８Ｔ ＳＲＡＭセルである。メモリセル６０３は、本開示の実施形態を不明瞭にしないようにここでは論じられない従来のアプリケーションにより、ビットライン（Bitline）及びワードライン（Wordline）信号を受信するよう動作する。

図７は、本開示の一実施形態に従って、メモリセル６０３の供給ノードでの電圧レベルを調整する電荷共有回路６０２／７０２を含む回路７００である。一実施形態で、パルス発生器６０１／７０１は、調整可能なパルス幅を有するパルス信号に基づき高電圧パルスを発生させるＰパルス信号発生器を有する。一実施形態で、パルス発生器６０１／７０１は、何らかの既知のパルス発生器を有し、このとき、パルス発生器は、Ｐパルス信号のための調整可能なパルス幅をもたらす調整可能な遅延を有するよう構成される。一実施形態で、Ｐパルス信号６０４のパルス幅は、電荷共有の存続期間を制御する。一実施形態で、パルス発生器６０１／７０１は、対応するメモリセル（又はメモリセルの列）が書込可能である、すなわち、書込動作の準備ができている場合に、Ｐパルス信号６０４を生成する。一実施形態で、パルス発生器６０１／７０１は、図１乃至２の第１の回路１０１と同じである。

再度図７を参照すると、一実施形態で、電荷共有回路６０２／７０２は、１以上のｐ型トランジスタＭＰＣＳを有する。一実施形態で、ＭＰＣＳのソース端子はＶｃｃ＿ｃｅｌｌ６０６へ結合され、ＭＰＣＳのドレイン端子はＶｓｓ＿ｃｅｌｌ６０８へ結合され、ＭＰＣＳのゲート端子は、パルス信号６０４を搬送するパルス発生器６０１／７０１の出力へ結合される。一実施形態で、ｐ型トランジスタＭＰＣＳは、Ｖｃｃ＿ｃｅｌｌ６０６とＶｓｓ＿ｃｅｌｌ６０８との間の電荷共有の量を調整するよう可変なサイズ（Ｗ／Ｌ）を有する。

一実施形態で、ｐ型トランジスタＭＰＣＳは、Ｖｃｃ＿ｃｅｌｌ６０６とＶｓｓ＿ｃｅｌｌ６０８との間の電荷共有の量を制御するように有効又は無効にされるよう動作する、互いに並列に結合された複数のｐ型トランジスタを有する。一実施形態で、ＭＰＣＳトランジスタがＶｃｃ＿ｃｅｌｌ６０６をＶｓｓ＿ｃｅｌｌ６０８に結合することを可能又は不可能にするために使用される他のトランジスタ（図示せず。）が、ＭＰＣＳトランジスタと直列に結合される。そのような実施形態では、他のトランジスタのゲート端子は、Ｖｃｃ＿ｃｅｌｌ６０６とＶｓｓ＿ｃｅｌｌ６０８との間の電荷共有の量を制御するようＭＰＣＳトランジスタをプログラミング（有効化又は無効化）するのに使用される信号（例えば、デジタルバス）によって制御される。

一実施形態で、電荷共有の速度は、結合トランジスタＭＰＣＳの実効サイズ（Ｗ／Ｌ）によって制御される。一実施形態で、電荷共有の量は、ＭＰＣＳの閾電圧によって制御される。

実施形態は、ここでは、ｐ型トランジスタＭＰＣＳを示すが、それは、ｐ型トランジスタとｎ型トランジスタとの並列結合により置換可能であり、このとき、ｎ型トランジスタのゲート端子は、Ｐパルス信号６０４の反転である信号によって制御される。他の実施形態では、ｐ型トランジスタＭＰＣＳは、他の形態の制御抵抗により置換されてよい。

一実施形態で、メモリセル６０３は６Ｔ ＳＲＡＭセルである。一実施形態で、メモリセル６０３は、図２のメモリセル１０３／２０３と同じである。故に、本開示の実施形態を不明瞭にしないように、６Ｔ ＳＲＡＭの構造（回路トポロジ）は繰り返されない。再度図７を参照すると、一実施形態で、ＭＮ３及びＭＮ５のソース端子は、図示されるようにｎ型電力ゲートトランジスタＭＮＧへ結合される。一実施形態で、ＭＰ２及びＭＰ４のソース端子は、図示されるようにｐ型電力ゲートトランジスタＭＰＧへ結合される。

図８は、本開示の他の実施形態に従って、メモリセル６０３の供給ノードでの電圧レベルを調整する電荷共有回路６０２／８０２を備える回路８００である。繰り返しを避けるよう、図８及び図７の実施形態間の相違点がここでは論じられる。一実施形態で、パルス発生器６０１／８０１は、Ｐパルス信号６０４と、Ｐパルス信号６０４の反転信号であるＮパルス信号６０５とを生成するよう動作する。例えば、Ｎパルス信号６０５は、高圧パルス幅信号であり、一方、Ｐパルス信号６０４は、低圧パルス幅信号である。他の実施形態では、パルス信号は、反転されてよく、追加のロジックが、開示されている電荷共有回路と共に機能するよう適切な極性の信号を生成するために加えられてよい。

一実施形態で、パルス発生器６０１／８０１は、調整可能なパルス幅を有してＮパルス信号６０５に基づく高圧パルスを生成するよう動作する。一実施形態で、パルス発生器６０１／８０１は、何らかの既知のパルス発生器を有し、このとき、パルス発生器は、Ｐパルス信号６０４及びＮパルス信号６０５のために調整可能なパルス幅をもたらす調整可能な遅延を有するよう構成される。一実施形態で、Ｐパルス信号６０４及びＮパルス信号６０５のパルス幅は、電荷共有の存続期間を制御する。一実施形態で、パルス発生器６０１／８０１は、対応するメモリセル（又はメモリセルの列）が書込可能である、すなわち、書込動作の準備ができている場合に、Ｐパルス信号６０４及びＮパルス信号６０５を生成する。

一実施形態で、電荷共有回路６０２／８０２は、ダイオード接続ｎ型トランジスタＭＮＣＳ２と直列に結合されるｎ型トランジスタＭＮＣＳ１を有し、それらの直列結合されたｎ型トランジスタ（ＭＮＣＳ１及びＭＮＣＳ２）は、図示されるように、Ｖｃｃ＿ｃｅｌｌ６０６及びＶｓｓ＿ｃｅｌｌ６０８へ結合される。一実施形態で、ダイオード接続トランジスタＭＮＣＳ２のソース端子はＶｓｓ＿ｃｅｌｌ６０８へ結合され、一方、ダイオード接続トランジスタＭＮＣＳ２のドレイン端子（及びゲート端子）はＭＮＣＳ１のソース端子へ結合される。一実施形態で、ＭＮＣＳ１のドレイン端子はＶｃｃ＿ｃｅｌｌ６０６へ結合される。

一実施形態で、ＭＮＣＳ１及びＭＮＣＳ２のサイズ（Ｗ／Ｌ）は調整可能である。例えば、電荷共有回路６０２／８０２は、直列結合されたＭＮＣＳ２及びＭＮＣＳ１のブランチを有効又は無効にするための追加の直列トランジスタと共に複数の直列結合されたＭＮＣＳ２及びＭＮＣＳ１を有してよい。一実施形態で、追加の直列トランジスタは、直列結合されたＭＮＣＳ２及びＭＮＣＳ１のブランチを有効又は無効にするようデジタル信号によって制御される。

ここで論じられている実施形態で、電荷共有回路６０２／８０２のトランジスタＭＰＣＳ並びに直列結合されたトランジスタＭＮＣＳ１及びＭＮＣＳ２は、Ｖｃｃ＿ｃｅｌｌ６０６での速度要件及び電圧ドループレベルを達成するよう別々に又は同時に使用されてよい。

一実施形態で、書込動作の間、Ｐパルス信号６０４及びＮパルス信号６０５がパルス発生器６０１／８０１によって生成される場合に、Ｐパルス信号６０４はＭＰＣＳをオンし、Ｎパルス信号６０５はＭＮＣＳ１をオンして、Ｖｃｃ＿ｃｅｌｌ６０６に最初に蓄えられている電荷がＶｓｓ＿ｃｅｌｌ６０８へ伝える。そのような実施形態で、電圧ドループ及び電圧上昇は、夫々、Ｖｃｃ＿ｃｅｌｌ６０６及びＶｓｓ＿ｃｅｌｌ６０８で生成され、これにより、書込マージンは改善される。

図９は、本開示の他の実施形態に従って、信号のタイミング９００である。上から１番目の信号はクロック信号９０１であり、次いでワードライン（Wordline）信号９０２、書込イネーブル（write_en）信号９０３、書込イネーブルバー（write_en#）信号９０４、Ｐパルス信号９０５、及びＮパルス信号９０６が続く。

書込動作の間、write_en９０３はアサートされ、write_en#９０４はディアサートされ、電力ゲートトランジスタＭＰＧ及びＭＮＧを夫々オフする。ここで論じられるように、Ｐパルス信号９０５（６０４と同じ）及びＮパルス信号９０６（６０５と同じ）は、Ｖｃｃ＿ｃｅｌｌ６０６での電圧ドループレベル及びＶｓｓ＿ｃｅｌｌ６０８での電圧上昇レベルを制御するよう、プログラム可能な存続期間（パルス幅）を有する。同時のＶｃｃ＿ｃｅｌｌ６０６での電圧ドループ及びＶｓｓ＿ｃｅｌｌ６０８での電圧上昇は、如何なるＤＣ電力消費も回避しながら書込マージンを改善する。

図１０は、本開示の一実施形態に従って、高圧電源及び低圧電源が書込動作の間に動的に変更される電荷共有回路６０２の動作を説明するプロット１０００である。プロット１０００は、図３のプロット３００と同じようである。プロット１０００で、Ｖｃｃ＿ｃｅｌｌ６０６は、書込動作１００１の間に、Ｐパルス信号６０４及び／又はＮパルス信号６０５のパルス幅に対応する存続期間Ｔｄ１００２の間Ｖｃｃ＿ｌｏｇｉｃ１００２及びＶｃｃ＿ＤＲＶ１００３を下回るが接地を上回るよう下げられる。プロット１０００で、Ｖｓｓ＿ｃｅｌｌ６０８は、書込動作１００１の間増大され、Ｖｃｃ＿ｃｅｌｌ６０６を下回る。

図１１は、本開示の一実施形態に従って、メモリセル１１０１（６０３と同じ）のフットプリントと略等しいフットプリントを備える電荷共有回路１１０２（６０２／８０２と同じ）の比較１１００である。この実施形態で、電荷共有回路１１０２は、フットプリントに従って６Ｔ ＳＲＡＭメモリセル６０３に整合する（すなわち、略同じである）ようにフットプリントを有するよう設計される。例えば、１１０１の幅Ｗ＿ｃｅｌｌは、１１０２の幅Ｗ＿ｃｈａｒｇｅ＿ｓｈａｒｅと略等しく、１１０１の高さＨ＿ｃｅｌｌは、１１０２の高さＨ＿ｃｈａｒｇｅ＿ｓｈａｒｅと略等しい。

一実施形態で、電荷共有回路１１０２のＰＭＯＳトランジスタＭＰ２及びＭＰ４は、図８における６０２／８０２のトランジスタＭＰＣＳの機能を実現する。図１１を再度参照すると、一実施形態で、１１０２のＮＭＯＳトランジスタＭＮ１、ＭＮ３、ＭＮ５及びＭＮ６は、図８におけるスタックされたトランジスタＭＮＣＳ１及びＭＮＣＳ２の機能を実現する。６Ｔメモリセル６０３／１１０１のトランジスタを用いて電荷共有回路１１０２を構成することによって、電荷共有回路１１０２は、６Ｔ ＳＲＡＭビットセル１１０１と同じフットプリントを有する。

図１２は、本開示の一実施形態に従って、メモリセルの列において位置付けられる電荷共有回路を伴うメモリセルの列を含むアレイである。図１１を参照して論じられたように、６０２／８０２のフットプリントは、メモリビットセル６０３のフットプリントと実質的に同じようである。そのような実施形態では、電荷共有回路６０２／１１０２は、最小限の面積オーバヘッドを伴ってＳＲＡＭアレイに集積され得る。メモリビットセル６０３のフットプリントと実質的に同じようであるよう６０２／８０２のフットプリントを有することで、電荷共有回路６０２とメモリセル６０３との間の体系的且つランダムなプロセス変動も低減される。本開示の実施形態を不明瞭にしないよう、メモリセル１２００の列１２０１が論じられる。

一実施形態で、電荷共有回路６０２は、同じ列１２００にあるＳＲＡＭビットセル６０３のグループと対にされ得る。電荷共有セル（回路）６０２及びビットセル６０３の数どうしの比は、性能及び面積要件によって決定され得る。一実施形態で、更なる電荷共有セル６０２をアレイに加えることは、アレイ面積の増大を犠牲にして、高速動作のために、より高速なＶｃｃ＿ｃｅｌｌ６０６のドループを提供することができる。

図１３は、本開示の一実施形態に従って、供給電圧を動的に下げる回路及び／又は電荷共有回路を有するメモリセルを伴うプロセッサを備えるスマートデバイスのシステムレベル図である。図１３はまた、平面インターフェースコネクタが使用され得るモバイル装置の実施形態のブロック図を表す。一実施形態で、コンピュータ装置１６００は、例えば、コンピュータタブレット、携帯電話機若しくはスマートフォン、無線式電子読み取り器、又は他の無線モバイル装置のような、モバイルコンピュータ装置に相当する。特定の構成要素が大体において示されており、そのような装置の全ての構成要素が装置１６００において示されているわけではないことが理解されるであろう。

一実施形態で、コンピュータ装置１６００は、ここで論じられている実施形態に従って、回路１００及び／又は６００を備える第１のプロセッサ１６１０、及び／又は、回路１００及び／又は６００を備える第２のプロセッサ１６９０を有する。

本開示の様々な実施形態は、システム実施形態が、例えば、携帯電話機又はパーソナルデジタルアシスタントのような、無線装置に組み込まれ得るように、無線インターフェースのような１６７０内のネットワークインターフェースを更に有してよい。

一実施形態で、プロセッサ１６１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、又は他のプロセッシング手段のような、１又はそれ以上の物理装置を有することができる。プロセッサ１６１０によって実行されるプロセッシング動作は、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。プロセッシング動作は、人間ユーザによる若しくは他の装置によるＩ／Ｏ（入出力）に関連した動作、電力管理に関連した動作、及び／又はコンピュータ装置１６００から他の装置へ接続することに関連した動作を含む。プロセッシング動作は、音声Ｉ／Ｏ及び／又は表示Ｉ／Ｏに関連した動作を更に含んでよい。

一実施形態で、コンピュータ装置１６００は、コンピュータ装置へオーディオ機能を提供することに関連するハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）構成要素に相当する音声サブシステム１６２０を含む。オーディオ機能は、マイクロホン入力と共に、スピーカ及び／又はヘッドホン出力を含むことができる。そのような機能のための装置は、装置１６００に組み込まれるか、又はコンピュータ装置１６００へ接続され得る。一実施形態で、ユーザは、プロセッサ１６１０によって受信され処理される音声コマンドを提供することによって、コンピュータ装置１６００と相互作用する。

表示サブシステム１６３０は、ユーザがコンピュータ装置と相互作用するための視覚的及び／又は触覚的表示を提供するハードウェア（例えば、ディスプレイ装置）及びソフトウェア（例えば、ドライバ）構成要素に相当する。表示サブシステム１６３０は、表示をユーザに提供するために使用される特定のスクリーン又はハードウェア装置を含む表示インターフェース１６３２を含む。一実施形態で、表示インターフェース１６３２は、表示に関連した少なくとも何らかのプロセッシングを実行するようプロセッサ１６１０とは別個のロジックを含む。一実施形態で、表示サブシステム１６３０は、出力及び入力の両方をユーザに提供するタッチスクリーン（又はタッチパッド）装置を含む。

Ｉ／Ｏコントローラ１６４０は、ユーザとのインタラクションに関連したハードウェア装置及びソフトウェア構成要素に相当する。Ｉ／Ｏコントローラ１６４０は、音声サブシステム１６２０及び／又は表示サブシステム１６３０の部分であるハードウェアを管理するよう動作する。加えて、Ｉ／Ｏコントローラ１６４０は、装置１６００へ接続する追加の装置のための接続点を表し、それを通じてユーザはシステムと相互作用してよい。例えば、コンピュータ装置１６００に取り付けられ得る装置は、マイクロホン装置、スピーカ若しくはステレオシステム、ビデオシステム若しくは他のディスプレイ装置、キーボード若しくはキーパッド装置、又は、例えば、カード読み取り器若しくは他の装置のような特定用途による使用のための他のＩ／Ｏ装置を含んでよい。

上述されたように、Ｉ／Ｏコントローラ１６４０は、音声サブシステム１６２０及び／又は表示サブシステム１６３０と相互作用することができる。例えば、マイクロホン又は他のオーディオ装置による入力は、コンピュータ装置１６００の１以上のアプリケーション又は機能のための入力又はコマンドを提供することができる。加えて、音声出力は、表示出力に代えて、又はそれに加えて、提供され得る。他の例では、表示サブシステム１６３０がタッチスクリーンを含む場合に、ディスプレイ装置は、入力装置としても機能し、Ｉ／Ｏコントローラ１６４０によって少なくとも部分的に管理され得る。Ｉ／Ｏコントローラ１６４０によって管理されるＩ／Ｏ機能を提供するようコンピュータ装置１６００において追加のボタン又はスイッチが更に存在することができる。

一実施形態で、Ｉ／Ｏコントローラ１６４０は、加速度計、カメラ、光センサ若しくは他の環境センサ、又はコンピュータ装置１６００に含まれ得る他のハードウェアのような装置を管理する。入力は、その動作（ノイズの除去、輝度検出のための表示の調整、カメラのフラッシュ点灯、又は他の機能）に影響を与えるよう環境入力をシステムへ提供すると共に、直接的なユーザインタラクションの部分であることができる。

一実施形態で、コンピュータ装置１６００は、バッテリ電力使用、バッテリの充電、及び電力節約動作に関連した機能を管理する電力管理１６５０を含む。メモリサブシステム１６６０は、装置１６００に情報を記憶するメモリ装置を含む。メモリは、不揮発性（メモリ装置への電力が中断される場合に状態が変化しない。）及び／又は揮発性（メモリ装置への電力が中断される場合に状態が不定である。）メモリ装置を含むことができる。メモリ１６６０は、コンピュータ装置１６００のアプリケーション及び関数の実行に関連したシステムデータ（長期又は一時のいずれであろうと）とともに、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータを記憶することができる。

実施形態の要素はまた、コンピュータ実行可能命令（例えば、ここで論じられている何らかの他のプロセスを実行するための命令）を記憶する機械可読媒体（例えば、メモリ１６６０）として設けられる。機械可読媒体（例えば、メモリ１６６０）には、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光学式カード、又は電子的若しくはコンピュータ実行可能な命令を記憶するのに適した他のタイプの機械可読媒体があるが、これらに限られない。例えば、本開示の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号によって遠隔のコンピュータ（例えば、サーバ）から要求元のコンピュータ（例えば、クライアント）へ転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてよい。

接続１６７０は、コンピュータ装置１６００が外部の装置と通信することを可能にするハードウェア装置（例えば、無線及び／又は有線のコネクタ及び通信ハードウェア）及びソフトウェア構成要素（例えば、ドライバ、プロトコルスタック）を含む。装置１６００は、ヘッドセット、プリンタ、又は他の装置のような周辺機器と共に、他のコンピュータ装置、無線アクセスポイント又は基地局のような別個の装置であってよい。

接続１６７０は、多種多様な接続を含むことができる。一般化するよう、コンピュータ装置１６００は、セルラー接続１６７２及び無線接続１６７４と共に表される。セルラー接続１６７２は、概して、ＧＳＭ（登録商標）（global system for mobile communications）又はその変形若しくは派生、ＣＤＭＡ（code division multiple access）若しくはその変形若しくは派生、ＴＤＭ（time division multiplexing）又はその変形若しくは派生、あるいは、他のセルラーサービス標準を介して提供されるような、無線キャリアによって提供されるセルらネットワーク接続を指す。無線接続１６７４は、セルラーではない無線接続を指し、パーソナルエリアネットワーク（例えば、ブルートゥース、ニアフィールド等）、ローカルエリアネットワーク（例えば、Ｗｉ−Ｆｉ）、及び／又はワイドエリアネットワーク（例えば、ＷｉＭＡＸ）、あるいは他の無線通信を含むことができる。

周辺接続１６８０は、周辺機器接続を行うよう、ソフトウェア構成要素（例えば、ドライバ、プロトコルスタック）と共に、ハードウェアインターフェース及びコネクタを含む。コンピュータ装置１６００は、自身へ接続された周辺機器（“ＦＲＯＭ”１６８４）を有すると共に、他のコンピュータ装置への周辺機器（“ＴＯ”１６８２）であることができる。コンピュータ装置１６００は、一般に、装置１６００におけるコンテンツの管理（例えば、ダウンロード及び／又はアップロード、変更、同期化）といった目的のために、他のコンピュータ装置へ接続する“ドッキング”コネクタを有する。加えて、ドッキングコネクタは、装置１６００が、例えば、オーディオビジュアル又は他のシステムへのコンテンツ出力を制御することを可能にする特定の周辺機器へ装置１６００が接続することを可能にすることができる。

専用のドッキングコネクタ又は他の専用の接続ハードウェアに加えて、コンピュータ装置１６００は、共通の又は標準に基づくコネクタを貸して周辺接続１６８０を行うことができる。共通のタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なるハードウェアインターフェースのいずれかを含むことができる。）、ミニディスプレイポート（ＭＤＰ）、を含むディスプレイポート、高精細マルチメディアインターフェース（ＨＤＭＩ（登録商標））、ファイアワイア、又は他のタイプを含むことができる。

ここで論じられている自己バイアス型発振器１００は、無線回路のために使用され得る。一実施形態で、回路１００及び／又は６００は、メモリセルの書込マージンを改善するよう、ブロック１６７０、１６８０、１６２０、１６４０及び１６３０において使用される。

「実施形態」、「一実施形態」、「幾つかの実施形態」又は「他の実施形態」との明細書中の言及は、実施形態に関連して記載される特定の機能、構造、又は特徴が必ずしもすべの実施形態ではなく少なくとも幾つかの実施形態において含まれることを意味する。「実施形態」、「一実施形態」又は「幾つかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態を参照しているわけではない。構成要素、機能、構造又は特徴が含まれ“得る”、含まれて“よい”又は含まれる“ことがある”と明細書が述べる場合に、その特定の構成要素、機能、構造又は特徴は、含まれる必要がない。明細書又は特許請求の範囲が要素又はステップを単称で述べる場合に、それは、その要素が１つしか存在しないことを意味するわけではない。明細書又は特許請求の範囲が“追加の”又は“更なる”要素に言及する場合に、それは、その追加の要素が１よりも多く存在することを除外しない。

本開示はその具体的な実施形態に関して記載されてきたが、そのような実施形態の多くの代替、変形及び改良は、前述の説明に照らして当業者に明らかであろう。本開示の実施形態は、添付の特許請求の範囲の広範な適用範囲内にあるように、全てのそのような代替、変形及び改良を包含するよう意図される。

加えて、集積回路（ＩＣ）チップ及び他の構成要素へのよく知られている電力／接地接続は、説明及び議論の簡単のために、且つ、開示を不明瞭にしないように、提示される図中に示されても示されなくてもよい。更に、配置は、開示を不明瞭にすることを避けるようにブロック図形式において、また、そのようなブロック図配置の実施に関する詳述が、本開示が実施されるべきプラットフォームに大いに依存する、すなわち、そのような詳述が十分に当業者の視野範囲内になければならない、という事実を鑑みて、示されてよい。具体的な詳細（例えば、回路）が本開示の実施形態の例を記載するために説明される場合に、当業者には当然に、開示は、それらの具体的な詳細によらずに、又はその変形によって、実施されてよい。よって、記載は、限定ではなく例示と解釈されるべきである。

以下の例は、更なる実施形態に関する。それらの例における詳述は、１又はそれ以上の実施形態においてどこでも使用されてよい、ここで記載される装置の全ての任意の特徴はまた、方法又はプロセスに関して実施されてよい。

例えば、一実施形態で、装置は、メモリセルの供給ノードへ結合され、直流電力消費を低減するよう動作する電荷共有回路と、該電荷共有回路を有効又は無効にするパルス信号を生成するパルス発生器とを有する。一実施形態で、前記供給ノードは、高圧電源ノード及び低圧電源ノードを含む。一実施形態で、装置は、前記高圧電源ノードへ高圧電源を供給する第１の電力ゲートと、前記低圧電源ノードへ、前記高圧電源よりも低い低圧電源を供給する第２の電力ゲートとを更に有する。

一実施形態で、前記第１の電力ゲート及び前記第２の電力ゲートは、読出動作の間、有効にされるよう動作する。一実施形態で、前記第１の電力ゲート及び前記第２の電力ゲートは、書込動作の間、無効にされるよう動作する。一実施形態で、前記電荷共有回路は、前記高圧電源ノードへの電力供給を低減すると同時に、前記低圧電源ノードへの電圧供給を昇圧するよう動作し、前記電圧供給は、接地をより上に昇圧される。

一実施形態で、前記メモリセルは、ＲＡＭセルである。一実施形態で、前記電荷共有回路は、前記パルス信号を受信するゲート端子を備えたｐ型トランジスタを有し、該ｐ型トランジスタのドレイン端子及びソース端子は、前記メモリセルの前記供給ノードへ結合される。一実施形態で、前記電荷共有回路は、他のパルス信号を受信するよう動作する第１のｎ型トランジスタと、該第１のｎ型トランジスタと直列に結合される第２のｎ型トランジスタとを有し、前記第１のｎ型トランジスタ及び前記第２のｎ型トランジスタは、前記メモリセルの前記供給ノードへ結合される端子を有する。

一実施形態で、前記第２のｎ型トランジスタは、ダイオード接続トランジスタである。一実施形態で、前記パルス発生器は、前記他のパルス信号を生成するよう動作する。一実施形態で、前記パルス発生器は、前記パルス信号及び前記他のパルス信号のパルス幅を調整するよう動作する。一実施形態で、前記パルス発生器は、前記他のパルス信号のパルス幅と相補的である前記パルス信号のパルス幅を生成するよう動作する。

一実施形態で、前記パルス発生器は、前記他のパルス信号のパルス幅とは存続期間が異なるよう前記パルス信号のパルス幅を生成するよう動作する。一実施形態で、前記パルス発生器は、前記他のパルス信号のパルス幅と存続期間が同じであるよう前記パルス信号のパルス幅を生成するよう動作する。一実施形態で、前記電荷共有回路は、書込動作の間、前記メモリセルの前記供給ノードの電荷を共有することができるようにされる。一実施形態で、前記電荷共有回路は、読出動作の間、前記メモリセルの前記供給ノードの電荷を供給できないようにされる。

一実施形態で、前記電荷共有回路は、前記メモリセルのデータ保持電圧レベルを下回るよう前記メモリセルの前記供給ノードの電源のレベルを下げるよう動作し、前記電荷共有回路は、前記パルス信号の幅に対応する時間期間に、電源のレベルを下げるよう動作する。一実施形態で、前記電荷共有回路は、接地とデータ保持電圧との間にあるよう前記メモリセルの前記供給ノードの電源レベルを下げるよう動作する。一実施形態で、前記メモリセルは、６Ｔ ＳＲＡＭセルである。一実施形態で、前記電荷共有回路は、前記６Ｔ ＳＲＡＭセルのレイアウトフットプリントに略等しいレイアウトフットプリントを有する。一実施形態で、 前記電荷共有回路は、メモリセルの行又は列において複数のメモリセルへ電荷共有を提供する。

他の例で、装置は、高圧電源ノード及び低圧電源ノードを備えるメモリセルの列と、該メモリセルの列において位置付けられ、前記高圧電源ノード及び前記低圧電源ノードへ結合され、直流電力消費を低減するよう動作する電荷共有回路とを有する。一実施形態で、装置は、前記電荷共有回路を有効又は無効にするパルス信号を生成するパルス発生器を更に有する。

一実施形態で、前記電荷共有回路は、接地とトランジスタ閾電圧との間にあるよう前記高圧電源ノードへの電源レベルを下げるよう動作する。一実施形態で、前記メモリセルの列のメモリセルは、６Ｔ ＳＲＡＭセルである。一実施形態で、前記電荷共有回路は、前記メモリセルの列において動作する電荷共有回路の数を調整することによって、書込動作の速度を調整するよう動作する。一実施形態で、装置は、書込動作の速度を調整するよう、前記メモリセルの列において位置付けられる他の電荷共有回路を更に有する。一実施形態で、前記電荷共有回路は、前記６Ｔ ＳＲＡＭセルのレイアウトフットプリントに略等しいレイアウトフットプリントを有する。

一実施形態で、前記電荷共有回路は、パルス信号を受信するゲート端子を備えたｐ型トランジスタを有し、前記ｐ型トランジスタのドレイン端子及びソース端子は、前記高圧電源ノード及び前記低圧電源ノードへ結合される。一実施形態で、前記電荷共有回路は、他のパルス信号を受信するよう動作する第１のｎ型トランジスタと、該第１のｎ型トランジスタと直列に結合される第２のｎ型トランジスタとを有し、前記第１のｎ型トランジスタ及び前記第２のｎ型トランジスタは、前記高圧電源ノード及び前記低圧電源ノードへ結合される端子を有する。一実施形態で、前記第２のｎ型トランジスタは、ダイオード接続トランジスタである。

他の例で、システムは、無線アンテナと、該無線アンテナを介して他の装置と通信可能なプロセッサとを有し、該プロセッサは、メモリセルのアレイを含み、ここで論じられる装置を有する。

要約は、読む者が技術的開示の本質及び要点を確かめることを可能にするよう設けられている。要約は、それが特許請求の範囲の適用範囲又は意義を制限するために使用されないとの理解の下に提示される。特許請求の範囲は、これによって詳細な説明に組み込まれ、各請求項は、別個の実施形態として自立する。

上記の実施形態に加えて、以下の付記を開示する。
（付記１）
メモリセルの書込マージンを改善する装置であって、
パルス信号に幅を持たせる第１の回路と、
前記パルス信号を受信し、前記メモリセルのための電源を生成する第２の回路と
を有し、
前記第２の回路は、前記電源のレベルを、前記パルス信号の前記幅に対応する時間期間に、前記メモリセルのデータ保持電圧レベルよりも下回らせる、
装置。
（付記２）
前記第２の回路は、入力として前記パルス信号を受信するよう動作するインバータを有し、該インバータは、前記メモリセルに前記電源を供給する出力を備える、
付記１に記載の装置。
（付記３）
前記第２の回路は、前記メモリセルの書込動作の間、前記メモリセルへの前記電源のレベルを下げるよう動作する、
付記１に記載の装置。
（付記４）
前記第２の回路は、前記メモリセルの読出動作又はアイドル状態の間、前記メモリセルへ前記電源を供給するよう動作する、
付記１に記載の装置。
（付記５）
前記第１の回路は、前記パルス信号の前記幅を調整するよう動作する、
付記１に記載の装置。
（付記６）
前記第１の回路は、ヒューズ又はソフトウェア命令のうちの少なくとも１つによって、前記パルス信号の前記幅を調整するよう動作する、
付記５に記載の装置。
（付記７）
前記第１の回路は、調整可能なパルス幅を提供するよう可変遅延を伴うパルス発生器を有する、
付記１に記載の装置。
（付記８）
前記メモリセルは、６Ｔ ＳＲＡＭセルである、
付記１に記載の装置。
（付記９）
前記第２の回路は、接地と前記データ保持電圧レベルとの間にあるように前記電源のレベルを下げるよう動作する、
付記１に記載の装置。
（付記１０）
前記第２の回路は、前記電源のレベルを接地に下げるよう動作する、
付記１に記載の装置。
（付記１１）
前記第２の回路は、前記パルス信号の前記幅が終わった後に前記メモリセルへ定格電源を供給するよう動作する、
付記１に記載の装置。
（付記１２）
メモリセルの供給ノードへ結合され、直流電力消費を低減するよう動作する電荷共有回路と、
前記電荷共有回路を有効又は無効にするパルス信号を生成するパルス発生器と
を有する装置。
（付記１３）
前記供給ノードは、高圧電源ノード及び低圧電源ノードを含む、
付記１２に記載の装置。
（付記１４）
前記高圧電源ノードへ高圧電源を供給する第１の電力ゲートと、
前記低圧電源ノードへ、前記高圧電源よりも低い低圧電源を供給する第２の電力ゲートと
を更に有する付記１３に記載の装置。
（付記１５）
前記第１の電力ゲート及び前記第２の電力ゲートは、読出動作の間、有効にされるよう動作する、
付記１４に記載の装置。
（付記１６）
前記第１の電力ゲート及び前記第２の電力ゲートは、書込動作の間、無効にされるよう動作する、
付記１４に記載の装置。
（付記１７）
前記電荷共有回路は、前記高圧電源ノードへの電力供給を低減すると同時に、前記低圧電源ノードへの電圧供給を昇圧するよう動作し、前記電圧供給は、接地をより上に昇圧される、
付記１３に記載の装置。
（付記１８）
前記メモリセルは、６Ｔ ＳＲＡＭセルである、
付記１２に記載の装置。
（付記１９）
前記電荷共有回路は、前記パルス信号を受信するゲート端子を備えたｐ型トランジスタを有し、
前記ｐ型トランジスタのドレイン端子及びソース端子は、前記メモリセルの前記供給ノードへ結合される、
付記１２に記載の装置。
（付記２０）
前記電荷共有回路は、
他のパルス信号を受信するよう動作する第１のｎ型トランジスタと、
前記第１のｎ型トランジスタと直列に結合される第２のｎ型トランジスタと
を有し、
前記第１のｎ型トランジスタ及び前記第２のｎ型トランジスタは、前記メモリセルの前記供給ノードへ結合される端子を有する、
付記１２に記載の装置。
（付記２１）
前記第２のｎ型トランジスタは、ダイオード接続トランジスタである、
付記２０に記載の装置。
（付記２２）
前記パルス発生器は、前記他のパルス信号を生成するよう動作する、
付記２０に記載の装置。
（付記２３）
前記パルス発生器は、前記パルス信号及び前記他のパルス信号のパルス幅を調整するよう動作する、
付記２０に記載の装置。
（付記２４）
前記パルス発生器は、前記他のパルス信号のパルス幅と相補的である前記パルス信号のパルス幅を生成するよう動作する、
付記２０に記載の装置。
（付記２５）
前記パルス発生器は、前記他のパルス信号のパルス幅とは存続期間が異なるよう前記パルス信号のパルス幅を生成するよう動作する、
付記２０に記載の装置。
（付記２６）
前記パルス発生器は、前記他のパルス信号のパルス幅と存続期間が同じであるよう前記パルス信号のパルス幅を生成するよう動作する、
付記２０に記載の装置。
（付記２７）
前記電荷共有回路は、書込動作の間、前記メモリセルの前記供給ノードの電荷を共有することができるようにされる、
付記１２に記載の装置。
（付記２８）
前記電荷共有回路は、読出動作の間、前記メモリセルの前記供給ノードの電荷を供給できないようにされる、
付記１２に記載の装置。
（付記２９）
前記電荷共有回路は、前記メモリセルのデータ保持電圧レベルを下回るよう前記メモリセルの前記供給ノードの電源のレベルを下げるよう動作し、前記電荷共有回路は、前記パルス信号の幅に対応する時間期間に、電源のレベルを下げるよう動作する、
付記１２に記載の装置。
（付記３０）
前記電荷共有回路は、接地とデータ保持電圧との間にあるよう前記メモリセルの前記供給ノードの電源レベルを下げるよう動作する、
付記１２に記載の装置。
（付記３１）
前記メモリセルは、６Ｔ ＳＲＡＭセルである、
付記１２に記載の装置。
（付記３２）
前記電荷共有回路は、前記６Ｔ ＳＲＡＭセルのレイアウトフットプリントに略等しいレイアウトフットプリントを有する、
付記３１に記載の装置。
（付記３３）
前記電荷共有回路は、メモリセルの行又は列において複数のメモリセルへ電荷共有を提供する、
付記１２に記載の装置。
（付記３４）
無線アンテナと、
前記無線アンテナを介して他の装置と通信可能なプロセッサと
を有し、
前記プロセッサは、メモリセルのアレイを含み、
パルス信号に幅を持たせる第１の回路と、
前記パルス信号を受信し、前記メモリセルのアレイに含まれるメモリセルのための電源を生成する第２の回路と
を有し、
前記第２の回路は、前記電源のレベルを、前記パルス信号の前記幅に対応する時間期間に、当該メモリセルのデータ保持電圧レベルよりも下回らせる、
システム。
（付記３５）
前記プロセッサは、付記２乃至１１のうちいずれか一項に記載の装置を更に有する、
付記３４に記載のシステム。
（付記３６）
無線アンテナと、
前記無線アンテナを介して他の装置と通信可能なプロセッサと
を有し、
前記プロセッサは、メモリセルのアレイを含み、
メモリセルの供給ノードへ結合され、直流電力消費を低減するよう動作する電荷共有回路と、
前記電荷共有回路を有効又は無効にするパルス信号を生成するパルス発生器と
を有する、システム。
（付記３７）
前記プロセッサは、付記１２乃至３３のうちいずれか一項に記載の装置を更に有する、
付記３６に記載のシステム。
（付記３８）
高圧電源ノード及び低圧電源ノードを備えるメモリセルの列と、
前記メモリセルの列において位置付けられ、前記高圧電源ノード及び前記低圧電源ノードへ結合され、直流電力消費を低減するよう動作する電荷共有回路と
を有する装置。
（付記３９）
前記電荷共有回路を有効又は無効にするパルス信号を生成するパルス発生器
を更に有する付記３８に記載の装置。
（付記４０）
前記電荷共有回路は、接地とトランジスタ閾電圧との間にあるよう前記高圧電源ノードへの電源レベルを下げるよう動作する、
付記３８に記載の装置。
（付記４１）
前記メモリセルの列のメモリセルは、６Ｔ ＳＲＡＭセルである、
付記３８に記載の装置。
（付記４２）
前記電荷共有回路は、前記６Ｔ ＳＲＡＭセルのレイアウトフットプリントに略等しいレイアウトフットプリントを有する、
付記４１に記載の装置。
（付記４３）
前記電荷共有回路は、前記メモリセルの列において動作する電荷共有回路の数を調整することによって、書込動作の速度を調整するよう動作する、
付記３８に記載の装置。
（付記４４）
書込動作の速度を調整するよう、前記メモリセルの列において位置付けられる他の電荷共有回路
を更に有する付記３８に記載の装置。
（付記４５）
前記電荷共有回路は、パルス信号を受信するゲート端子を備えたｐ型トランジスタを有し、
前記ｐ型トランジスタのドレイン端子及びソース端子は、前記高圧電源ノード及び前記低圧電源ノードへ結合される、
付記３８に記載の装置。
（付記４６）
前記電荷共有回路は、
他のパルス信号を受信するよう動作する第１のｎ型トランジスタと、
前記第１のｎ型トランジスタと直列に結合される第２のｎ型トランジスタと
を有し、
前記第１のｎ型トランジスタ及び前記第２のｎ型トランジスタは、前記高圧電源ノード及び前記低圧電源ノードへ結合される端子を有する、
付記３８に記載の装置。
（付記４７）
前記第２のｎ型トランジスタは、ダイオード接続トランジスタである、
付記４６に記載の装置。

Claims (34)

1. メモリセルの供給ノードへ結合され、直流電力消費を低減するよう動作する電荷共有回路と、
   前記電荷共有回路を有効又は無効にするパルス信号を生成するパルス発生器と
   を有する装置。
2. 前記供給ノードは、高圧電源ノード及び低圧電源ノードを含む、
   請求項１に記載の装置。
3. 前記高圧電源ノードへ高圧電源を供給する第１の電力ゲートと、
   前記低圧電源ノードへ、前記高圧電源よりも低い低圧電源を供給する第２の電力ゲートと
   を更に有する請求項２に記載の装置。
4. 前記第１の電力ゲート及び前記第２の電力ゲートは、読出動作の間、有効にされるよう動作する、
   請求項３に記載の装置。
5. 前記第１の電力ゲート及び前記第２の電力ゲートは、書込動作の間、無効にされるよう動作する、
   請求項３に記載の装置。
6. 前記電荷共有回路は、前記高圧電源ノードへの電力供給を低減すると同時に、前記低圧電源ノードへの電圧供給を昇圧するよう動作し、前記電圧供給は、接地をより上に昇圧される、
   請求項２に記載の装置。
7. 前記メモリセルは、６Ｔ ＳＲＡＭセルである、
   請求項１に記載の装置。
8. 前記電荷共有回路は、前記パルス信号を受信するゲート端子を備えたｐ型トランジスタを有し、
   前記ｐ型トランジスタのドレイン端子及びソース端子は、前記メモリセルの前記供給ノードへ結合される、
   請求項１に記載の装置。
9. 前記電荷共有回路は、
   他のパルス信号を受信するよう動作する第１のｎ型トランジスタと、
   前記第１のｎ型トランジスタと直列に結合される第２のｎ型トランジスタと
   を有し、
   前記第１のｎ型トランジスタ及び前記第２のｎ型トランジスタは、前記メモリセルの前記供給ノードへ結合される端子を有する、
   請求項１に記載の装置。
10. 前記第２のｎ型トランジスタは、ダイオード接続トランジスタである、
    請求項９に記載の装置。
11. 前記パルス発生器は、前記他のパルス信号を生成するよう動作する、
    請求項９に記載の装置。
12. 前記パルス発生器は、前記パルス信号及び前記他のパルス信号のパルス幅を調整するよう動作する、
    請求項９に記載の装置。
13. 前記パルス発生器は、前記他のパルス信号のパルス幅と相補的である前記パルス信号のパルス幅を生成するよう動作する、
    請求項９に記載の装置。
14. 前記パルス発生器は、前記他のパルス信号のパルス幅とは存続期間が異なるよう前記パルス信号のパルス幅を生成するよう動作する、
    請求項９に記載の装置。
15. 前記パルス発生器は、前記他のパルス信号のパルス幅と存続期間が同じであるよう前記パルス信号のパルス幅を生成するよう動作する、
    請求項９に記載の装置。
16. 前記電荷共有回路は、書込動作の間、前記メモリセルの前記供給ノードの電荷を共有することができるようにされる、
    請求項１に記載の装置。
17. 前記電荷共有回路は、読出動作の間、前記メモリセルの前記供給ノードの電荷を供給できないようにされる、
    請求項１に記載の装置。
18. 前記電荷共有回路は、前記メモリセルのデータ保持電圧レベルを下回るよう前記メモリセルの前記供給ノードの電源のレベルを下げるよう動作し、前記電荷共有回路は、前記パルス信号の幅に対応する時間期間に、電源のレベルを下げるよう動作する、
    請求項１に記載の装置。
19. 前記電荷共有回路は、接地とデータ保持電圧との間にあるよう前記メモリセルの前記供給ノードの電源レベルを下げるよう動作する、
    請求項１に記載の装置。
20. 前記メモリセルは、６Ｔ ＳＲＡＭセルである、
    請求項１に記載の装置。
21. 前記電荷共有回路は、前記６Ｔ ＳＲＡＭセルのレイアウトフットプリントに略等しいレイアウトフットプリントを有する、
    請求項２０に記載の装置。
22. 前記電荷共有回路は、メモリセルの行又は列において複数のメモリセルへ電荷共有を提供する、
    請求項１に記載の装置。
23. 無線アンテナと、
    前記無線アンテナを介して他の装置と通信可能なプロセッサと
    を有し、
    前記プロセッサは、メモリセルのアレイを含み、
    メモリセルの供給ノードへ結合され、直流電力消費を低減するよう動作する電荷共有回路と、
    前記電荷共有回路を有効又は無効にするパルス信号を生成するパルス発生器と
    を有する、システム。
24. 前記プロセッサは、請求項１乃至２１のうちいずれか一項に記載の装置を更に有する、
    請求項２３に記載のシステム。
25. 高圧電源ノード及び低圧電源ノードを備えるメモリセルの列と、
    前記メモリセルの列において位置付けられ、前記高圧電源ノード及び前記低圧電源ノードへ結合され、直流電力消費を低減するよう動作する電荷共有回路と
    を有する装置。
26. 前記電荷共有回路を有効又は無効にするパルス信号を生成するパルス発生器
    を更に有する請求項２５に記載の装置。
27. 前記電荷共有回路は、接地とトランジスタ閾電圧との間にあるよう前記高圧電源ノードへの電源レベルを下げるよう動作する、
    請求項２５に記載の装置。
28. 前記メモリセルの列のメモリセルは、６Ｔ ＳＲＡＭセルである、
    請求項２５に記載の装置。
29. 前記電荷共有回路は、前記６Ｔ ＳＲＡＭセルのレイアウトフットプリントに略等しいレイアウトフットプリントを有する、
    請求項２８に記載の装置。
30. 前記電荷共有回路は、前記メモリセルの列において動作する電荷共有回路の数を調整することによって、書込動作の速度を調整するよう動作する、
    請求項２５に記載の装置。
31. 書込動作の速度を調整するよう、前記メモリセルの列において位置付けられる他の電荷共有回路
    を更に有する請求項２５に記載の装置。
32. 前記電荷共有回路は、パルス信号を受信するゲート端子を備えたｐ型トランジスタを有し、
    前記ｐ型トランジスタのドレイン端子及びソース端子は、前記高圧電源ノード及び前記低圧電源ノードへ結合される、
    請求項２５に記載の装置。
33. 前記電荷共有回路は、
    他のパルス信号を受信するよう動作する第１のｎ型トランジスタと、
    前記第１のｎ型トランジスタと直列に結合される第２のｎ型トランジスタと
    を有し、
    前記第１のｎ型トランジスタ及び前記第２のｎ型トランジスタは、前記高圧電源ノード及び前記低圧電源ノードへ結合される端子を有する、
    請求項２５に記載の装置。
34. 前記第２のｎ型トランジスタは、ダイオード接続トランジスタである、
    請求項３３に記載の装置。

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