以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全ての図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
<半導体装置の構成>
図1は、本発明の実施の形態1に係る半導体装置の構成の一例を示すブロック図である。半導体装置1は、図1に示すように、例えば、CPU10、メモリ部20、ワード線制御部30、I/O制御部40、アドレスデコーダ50、メモリ部電位制御部60等を備えている。
CPU10は、コンピュータで構成され、例えば半導体装置1を構成する各部の制御等を行う。
メモリ部20は、図1に示すように、複数のメモリブロックMBを備えている。これらのメモリブロックMBは、例えば、X軸方向(第1の方向)に沿って配置されている。それぞれのメモリブロックMBには、図1に示すように、複数のメモリセルMCが含まれている。これら複数のメモリセルMCは、例えばX軸方向及びY軸方向(第2の方向)に沿ってマトリクス状に配置されている。なお、以下では、それぞれのメモリブロックMBにマトリクス状に配置されたメモリセルを、メモリセルアレイと称することがある。
図2は、本発明の実施の形態1に係るメモリセル構成の一例を示す回路図である。図2には、6個のトランジスタ(6セル)で構成されたSRAMがメモリセルMCとして例示されている。なお、SRAMは、6セルで構成されたものに限定されるものではなく、例えば8セルで構成されたものであってもよいし、これら以外の構成であってもよい。
メモリセルMCは、図2に示すように、ワード線WLと、1対のビット線(BB、BT)と、高電位の電源(第2のソース)を供給する電源線VDDと、低電位の電源を供給する電源線ARVSSと接続されている。また、電源線ARVSSは、後述するメモリ部電位制御部60の第1の電位調整部61を介して低電位を供給する電源線(第1のソース)VSSと接続されている。
ワード線WLは、例えば、X軸方向に沿って配置された一行分のメモリセルMCに対して共通に設けられている。すなわち、1つのワード線WLは、X軸方向に延在し、一行分のメモリセルMCと接続されている。したがって、ワード線WLは、メモリセルMCのマトリクスの行の数と同数分設けられている。
また、1対のビット線(BB、BT)は、例えば、Y軸方向に沿って配置された一列分のメモリセルMCに対して共通に設けられている。すなわち、1対のビット線(BB、BT)は、Y軸方向に延在し、一列分のメモリセルMCと接続されている。したがって、1対のビット線(BB、BT)は、メモリセルMCのマトリクスの列の数と同数分設けられている。
メモリセルMCは、図2に示すように、2個のトランジスタ(MP1、MN1)で構成される第1のインバータと、2個のトランジスタ(MP2、MN2)で構成される第2のインバータと、転送ゲートと呼ばれる2個のトランジスタ(MN3、MN4)と、で構成されている。
第1のインバータでは、トランジスタMP1の一方の端部と、トランジスタMN1の一方の端部と、が接続されている。また、トランジスタMP1の他方の端部(第2の端部)は電源線VDDと接続され、トランジスタMN1の他方の端部(第1の端部)は電源線ARVSSと接続されている。第1のインバータの出力端(トランジスタ(MP1、MN1)の一方の端部)は、記憶ノードnodeAと接続され、記憶ノードnodeAを介して第2のインバータの入力端(トランジスタ(MP2、MN2)のゲート)と接続されている。
第2のインバータでは、トランジスタMP2の一方の端部と、トランジスタMN2の一方の端部と、が接続されている。また、トランジスタMP2の他方の端部(第2の端部)は電源線VDDと接続され、トランジスタMN2の他方の端部(第1の端部)は電源線ARVSSと接続されている。第2のインバータの出力端(トランジスタ(MP2、MN2)の一方の端部)は、記憶ノードnodeBと接続され、記憶ノードnodeBを介して第1のインバータの入力端(トランジスタ(MP1、MN1)のゲート)と接続されている。
転送ゲートとしてのトランジスタMN3は、一方の端部が記憶ノードnodeAと接続され、他方の端部がビット線BBと接続されている。また、トランジスタMN3のゲートは、ワード線WLと接続されている。また、転送ゲートとしてのトランジスタMN4は、一方の端部が記憶ノードnodeBと接続され、他方の端部がビット線BTと接続されている。また、トランジスタMN4のゲートは、ワード線WLと接続されている。
各インバータに含まれるトランジスタ(MP1、MP2)は、例えば、PチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成されている。また、各インバータに含まれるトランジスタ及び転送ゲートとしてのトランジスタ(MN1〜MN4)は、例えば、NチャネルMOSFETで構成されている。なお、各インバータを構成するPチャネルMOSFET(MP1、MP2)は負荷MOSと呼ばれ、NチャネルMOSFET(MN1、MN2)は駆動MOSと呼ばれる。なお、以下では、PチャネルMOSFETをPMOSと呼び、NチャネルMOSFETをNMOSと呼ぶ。
メモリセルMCには、電源線VDD(第2の端部)と電源線ARVSS(第1の端部)との間にリーク電流が流れる。なお、電源線VDDの電位は、電源線ARVSSの電位よりも電位が高いため、リーク電流は、電源線VDDから電源線ARVSSへ向かって流れることとなる。
ワード線制御部30は、例えば、複数のワードドライバを備えている。複数のワードドライバは、例えば、X軸方向に延在するそれぞれのワード線WLに対応して設けられている。したがって、ワードドライバは、例えば、ワード線WLの本数と同数設けられ、それぞれのワードドライバは、対応するワード線WLと接続されている。
I/O制御部40は、複数のI/O回路を備えている。複数のI/O回路は、例えば、Y軸方向に延在するそれぞれの1対のビット線(BB、BT)に対応して設けられている。また、I/O回路は、複数対(例えば8対)のビット線(BB、BT)に対応して設けられてもよい。したがって、それぞれのI/O回路は、対応する1対又は複数対のビット線(BB、BT)と接続されている。
アドレスデコーダ50は、入力されたアドレスデータに基づいて、アクセスするメモリセルMCを選択する。例えば、アドレスデコーダは、入力されたアドレスデータをデコードすることによりマトリクス上のアドレス(行及び列)を検出する。アドレスデコーダは、検出した行に対応するワードドライバをアクティブ状態にする。そして、アクティブ状態となったワードドライバは、対応するワード線WLをアサートする。
また、アドレスデコーダは、検出した列に対応するI/O回路をアクティブ状態にする。そして、アクティブ状態となったI/O回路は、対応する1対又は複数対のビット線(BB、BT)をアサートする。
そして、ワード線WL及び1対のビット線(BB、BT)がともにアサートされたメモリセルMCが、アドレスデータに基づいて選択されたメモリセルMCとなる。選択されたメモリセルMCには、データの書き込みやデータの読み出し等の動作が行われる。なお、I/O回路が1対のビット線(BB、BT)ごとに設けられた場合、1ビット単位で読み出しや書き込みが行われる。また、なお、I/O回路が8対のビット線ごとに設けられた場合、8ビット(1バイト)単位で読み出しや書き込みが行われる。
図3は、本発明の実施の形態1に係るメモリ部電位制御部の構成の一例を示す図である。なお、図3では、メモリ部電位制御部60及び複数のメモリセルMCが示されており、メモリ部電位制御部60とメモリセルMCとの接続関係が明確になっている。
メモリ部電位制御部60は、メモリセルMCに印加される電圧の電位を調整する回路ブロックである。メモリ部電位制御部60は、図3に示すように、例えば、第1の電位調整部61、第2の電位調整部62、ゲート回路G1等を備えている。
ゲート回路G1は、図1に示すように、例えば2入力のNAND回路で構成されている。ゲート回路G1の入力端には、信号線NMA、RSがそれぞれ接続されている。また、信号線RSは、第1の電位調整部61とも接続されている。一方、ゲート回路G1の出力端は、第2の電位調整部62と接続されている。
第1の電位調整部61は、図3に示すように、トランジスタN61、P61a、N61aを備えている。これらのうち、例えば、トランジスタN61、N61aはNMOSで構成され、トランジスタP61aはPMOSで構成されている。
トランジスタP61aの一方の端部、及びトランジスタN61aの一方の端部は、互いに接続されている。トランジスタP61aの他方の端部は電源線VDDと接続され、トランジスタN61aの他方の端部は電源線ARVSSと接続されている。トランジスタP61a、N61aのゲートは信号線RSと接続されている。トランジスタP61a、N61aの一方の端部は、トランジスタN61のゲートと接続されている。
トランジスタN61の一方の端部は電源線VSS(第1のソース)と接続され、他方の端部は電源線ARVSS(メモリセルMCの第1の端部)と接続されている。すなわち、トランジスタN61の他方の端部は、メモリセルMCの第1の端部及びトランジスタN61aの他方の端部と接続されている。トランジスタN61は、電源線VSSと電源線ARVSSとの間に第1の電流を供給するトランジスタである。
第2の電位調整部62は、図3に示すように、例えば、ゲート回路G2、トランジスタP62、N62を備えている。これらのうち、例えば、トランジスタN62はNMOSで構成され、トランジスタP62はPMOSで構成されている。
トランジスタP62の一方の端部、及びトランジスタN62の一方の端部は、互いに接続されている。トランジスタP62の他方の端部は、電源線VDD(第2のソース)と接続され、トランジスタN62の他方の端部は、電源線ARVSSと接続されている。トランジスタP62のゲートは、ゲート回路G1の出力端と接続されている。トランジスタN62のゲートは、ゲート回路G2の出力端と接続されている。トランジスタP62、N62は、電源線VDDと電源線ARVSSとの間に第2の電流を供給するトランジスタである。
ゲート回路G2は、例えばインバータ回路で構成されている。ゲート回路G2の入力端はゲート回路G1の出力端と接続され、出力端はトランジスタN62のゲートと接続されている。
なお、本実施の形態の第2の電位調整部62では、第2の電流を流す電流供給源が、PMOSのトランジスタP62とNMOSのトランジスタN62とが直列に接続された構成となっているが、このような構成に限定されるものではない。電流供給源は、例えば、複数のPMOSが直列に接続されて構成されてもよいし、複数のNMOSが直列に接続されて構成されてもよい。また、電流供給源は、1個のトランジスタで構成されてもよいし、複数のトランジスタが並列に接続されて構成されてもよい。
第2の電位調整部62のトランジスタP62、N62は、メモリセルMCのリーク電流より電流値が大きい第2の電流を流すように構成されている。例えば、トランジスタP62、N62は、接続された複数のメモリセルMCのリーク電流の総和より大きい第2の電流を流すように構成されている。図3に示す例では、トランジスタP62、N62は、メモリブロックMBのメモリセルアレイを構成する複数のメモリセルMCと接続されている。したがって、トランジスタP62、N62は、これらのメモリセルMCのリーク電流の総和よりも電流値が大きい第2の電流を供給するように構成されている。
また、第1の電位調整部61のトランジスタN61は、第2の電位調整部62のトランジスタP62、N62よりも電流供給能力が高くなるように構成されている。例えば、トランジスタN61のチャネル長はL1、チャネル幅はW1であるものとする。また、トランジスタP62のチャネル長はL2、チャネル幅はW2であるものとし、トランジスタN62のチャネル長はL3、チャネル幅はW3であるものとする。なお、これらのトランジスタN61、P62、N62のそれぞれのチャネル長L1〜L3、及びチャネル幅W1〜W3の例が、後述する図10に示されている。
このとき、それぞれのトランジスタのチャネル長に対するチャネル幅の比率(W1/L1、W2/L2、W3/L3)を比較し、トランジスタN61のチャネル長に対するチャネル幅の比率(W1/L1)が、トランジスタP62、N62のチャネル長に対するチャネル幅の比率(W2/L2、W3/L3)よりも大きくなるように、トランジスタN61、P62、N62は構成されている。ここで、トランジスタのチャネル長に対するチャネル幅の比率(W/L)は、トランジスタの電流供給能力を示し、チャネル長(L)が短く、チャネル幅(W)が長ければ電流供給能力が高くなることを示している。
なお、トランジスタN61の電流供給能力は、トランジスタP62、N62のうち電流供給能力が低い方のトランジスタの電流供給能力より高ければよい。例えば、トランジスタP62が、トランジスタN62より電流供給能力が低ければ、トランジスタN61は、トランジスタP62より電流供給能力が高くなるように構成されていればよい。一方、トランジスタN62が、トランジスタP62より電流供給能力が低ければ、トランジスタN61は、トランジスタN62より電流供給能力が高くなるように構成されていればよい。これにより、第1の電位調整部61は、第2の電位調整部62よりも電流供給能力が高くなるように構成されている。
第1の電位調整部61を構成する各要素のうち、例えばトランジスタN61は、メモリブロックMBごとに設けられてもよい。この場合、トランジスタN61は、図3に示すように、メモリブロックMBのメモリセルアレイを構成する複数のメモリセルMCに共通に設けられる。これにより、トランジスタN61と接続されるメモリセルMCの個数が抑えられ、トランジスタN61のサイズの増大が抑えられる。また、メモリブロックMBの個数が増減しても、トランジスタN61のサイズを一定に保持することが可能となり、設計の自由度が保持される。
また、第2の電位調整部62を構成する各要素のうち、例えばトランジスタP62、N62は、メモリブロックMBごとに設けられてもよい。この場合、トランジスタP62、N62は、図3に示すように、メモリブロックMBのメモリセルアレイを構成する複数のメモリセルMCに共通に設けられる。これにより、トランジスタP62、N62と接続されるメモリセルMCの個数が抑えられ、トランジスタP62、N62のサイズの増大が抑えられる。また、メモリブロックMBの個数が増減しても、メモリブロックMBあたりのメモリセルMCの個数が維持され、トランジスタP62、N62のサイズを一定に保持することが可能となる。
[メモリセルに印加される電位の調整]
次に、メモリ部電位制御部60による、メモリセルMCに印加される電位の調整方法について説明する。なお、メモリ部電位制御部60を用いた電位の調整は、例えば、主に製品のテスト時に行われる。
図4は、本発明の実施の形態1に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図4では、電源線ARVSSの電位の変化が示されている。また、図4では、本実施の形態による電位調整が行われない場合の電位の変化も示されている。これまでは第2の電位調整部62に相当する回路ブロックがなかったため、信号線NMAの電位をローレベル「0」とし、第2の電位調整部62をオフ状態に設定したときの電位の変化が従来例として示されている。
メモリ部電位制御部60による電位の調整が行われないときは、信号線RSの電位はローレベルに設定されている。このとき、ゲート回路G1の出力端からハイレベル「1」の信号が出力される。第2の電位調整部62では、ゲート回路G2の入力端にハイレベルの信号が入力されるので、出力端からローレベルの信号が出力される。したがって、トランジスタP62のゲートにハイレベルの信号、トランジスタN62のゲートにローレベルの信号がそれぞれ入力されるので、トランジスタP62、N62はともにオフ状態となる。これにより、第2の電位調整部62を介して電源線VDDと電源線ARVSSとの間に第2の電流は流れない。
信号線NMA、RSの電位がともにハイレベルに設定されると、メモリ部電位制御部60による電位の調整が行われる。すなわち、ゲート回路G1の両方の入力端にハイレベルの信号が入力されるので、出力端からローレベルの信号が出力される。
次に、第2の電位調整部62では、ゲート回路G2の入力端にローレベルの信号が入力されるので、出力端からハイレベルの信号が出力される。したがって、トランジスタP62のゲートにローレベルの信号、トランジスタN62のゲートにハイレベルの信号がそれぞれ入力されるので、トランジスタP62、N62はともにオン状態となる。そうすると、トランジスタP62、N62は、電源線VDDと電源線ARVSSとの間に第2の電流を供給する。なお、電源線VDDは高電位の電源と接続されているため、電源線VDDの電位は、電源線ARVSSの電位よりも高くなっている。このため、第2の電流は、電源線VDDから電源線ARVSSへ向かって流れることとなる。
次に、第1の電位調整部61では、トランジスタP61aはオフ状態となり、トランジスタN61aはオン状態となる。そうすると、トランジスタN61のゲートは、トランジスタN61aを介してトランジスタN61の他方の端部(電源線ARVSS)と接続される。このため、トランジスタN61のゲートの電位は、おおよそトランジスタN61aの閾値電圧程度、電源線ARVSSの電位よりも高く設定される。これにより、トランジスタN61は、トランジスタN61aを介してダイオード接続されることとなる。言い換えれば、トランジスタN61は、ダイオード接続トランジスタ(第1のダイオード接続トランジスタ)として機能する。
したがって、トランジスタN61は、トランジスタN61aによるゲート電圧の制御により、第1の電流の電流量(電流値)を抑えつつ、電源線VSSと電源線ARVSSとの間に第1の電流を流す。なお、電源線VSSは低電位の電源と接続されているため、電源線VSSの電位は、電源線ARVSSの電位よりも低くなっている。このため、第1の電流は、電源線ARVSSから電源線VSSへ向かって流れることとなる。
このように、電源線ARVSSには、メモリセルMCのリーク電流、第2の電位調整部62を介して第2の電流が流れ込んでいる。一方、電源線ARVSSからは、第1の電位調整部61を介して第1の電流が流れ出ている。メモリ部電位制御部60は、これらの電流に基づいて電源線ARVSS(メモリセルMCの第1の端部)の電位を調整している。
このようなメモリ部電位制御部60により調整された電源線ARVSSの電位の変化について説明する。信号線RSがハイレベルに設定されると、第1の電位調整部61及び第2の電位調整部62がオン状態となり、電源線ARVSSには、メモリセルアレイのリーク電流が流れ込み、トランジスタP62、N62を介して第2の電流が流れ込む。これらの電流により、図4に示すように、電源線ARVSSの電位は急速に上昇する。また、トランジスタN61を介して電源線ARVSSから第1の電流が流れ出ており、この電流により電源線ARVSSの電位は下降する。そして、電源線ARVSSの電位は、これらの電流に基づいて所定の電位(例えばV2)で釣り合うこととなる。
<本実施の形態による効果>
本実施の形態によれば、電源線ARVSSには、第2の電位調整部62のトランジスタP62、N62を介して電源線VDDから第2の電流が供給される。この構成によれば、電源線ARVSSには、第2の電流が流れ込むので、電源線ARVSSの電位を急速に上昇させ、上昇した電位で安定させることができる。これにより、電源線ARVSSの電位を短時間で電源線VSSよりわずかに高い所定の電位に設定することができる。また、これにより、メモリセルMCのデータ保持の能力を損なうことなく製品のテスト時間が短縮される。
また、本実施の形態によれば、第2の電位調整部62のトランジスタP62、N62は、メモリセルMCのリーク電流より電流値が大きい第2の電流を流すように構成されている。この構成によれば、電源線ARVSSに、より多くの電流が流れ込むので、電源線ARVSSの電位をより急速に上昇させることができるので、ARVSSの電位をより短時間で所定の電位に設定することが可能となる。
また、本実施の形態によれば、第2の電位調整部62がメモリセルアレイを構成する複数のメモリセルMCの第1の端部と接続されている。また、第2の電位調整部62は、複数のメモリセルアレイのリーク電流の総和より大きい第2の電流を流すように構成されている。この構成によれば、第2の電位調整部62が複数のメモリセルMCと接続された場合でも、電源線ARVSSの電位をより急速に上昇させることができ、ARVSSの電位をより短時間で所定の電位に設定することが可能となる。
また、本実施の形態によれば、第1の電位調整部61は、第2の電位調整部62よりも電流供給能力が高くなるように構成されている。詳しくは、トランジスタN61のチャネル長に対するチャネル幅の比率(W1/L1)が、トランジスタP62、N62のチャネル長に対するチャネル幅の比率(W2/L2、W3/L3)よりも大きくなるように、トランジスタN61は構成されている。
この構成によれば、電源線ARVSSに流れ込んだ電流が、トランジスタN61を介して第1の電流として流れ出すので、電源線ARVSSの電位を適切に調整することが可能となる。これにより、メモリセルMCのデータ保持能力を損なうことなくテストを行うことが可能となる。
また、本実施の形態によれば、第1の電位調整部61のトランジスタN61は、トランジスタN61aを介したダイオード接続トランジスタとして機能する。この構成によれば、トランジスタN61を介して流れる第1の電流の電流値がトランジスタN61aにより調整されるので、電源線ARVSSの電位を適切に調整することが可能となる。これにより、メモリセルMCのデータ保持能力を損なうことなくテストを行うことが可能となる。
なお、従来は、第2の電位調整部62が無かったため、電源線ARVSSにはメモリセルアレイのリーク電流しか流れ込んでいなかった。このため、電源線ARVSSの電位は、図4に示すように、本実施の形態よりも緩やかに上昇する。このため、電源線ARVSSの電位が所定の電位(例えばV1)まで上昇するまでには相当の時間を要していた。
(実施の形態2)
次に、本発明の実施の形態2について説明する。本実施の形態では、メモリ部電位制御部において第2の電流の電流量が調整される場合について説明する。なお、以下では、前述の実施の形態と重複する箇所については、原則としてその説明を省略する。
図5は、本発明の実施の形態2に係るメモリ部電位制御部の構成の一例を示す図である。本実施の形態に係るメモリ部電位制御部160は、図5に示すように、例えば、第1の電位調整部61、第2の電位調整部162、ゲート回路G1等を備えている。これらのうち、第1の電位調整部61及びゲート回路G1は、前述の実施の形態と同様の構成を備えている。
第2の電位調整部162は、図5に示すように、例えば、ゲート回路G2、トランジスタP62、N62、P162a、P162bを備えている。これらのうち、例えば、トランジスタN62はNMOSで構成され、トランジスタP62、P162a、P162bはPMOSで構成されている。
トランジスタP162aの一方の端部、及びトランジスタP162bの一方の端部は、互いに接続されている。また、トランジスタP162aの一方の端部、及びトランジスタP162bの一方の端部は、トランジスタP62のゲートと接続されている。トランジスタP162aの他方の端部は、例えば電源線VDDと接続され、トランジスタP162bの他方の端部は、トランジスタP62の一方の端部及びトランジスタN62の一方の端部と接続されている。トランジスタP162aのゲートは、ゲート回路G2の出力端と接続されている。すなわち、ゲート回路G2の出力端は、トランジスタP162aのゲート及びトランジスタN62のゲートと接続されている。トランジスタP162bのゲートは、ゲート回路G1の出力端と接続されている。
[メモリセルに印加される電位の調整]
次に、メモリ部電位制御部160による、メモリセルMCに印加される電位の調整方法について説明する。
メモリ部電位制御部160による電位調整が行われる前、例えば信号線RSはローレベルに設定されている。このとき、ゲート回路G1はハイレベルの信号を出力し、ゲート回路G2は、ローレベルの信号を出力する。これにより、トランジスタP162aのゲートにローレベルの信号が入力され、トランジスタP162bのゲートにハイレベルの信号が入力される。これにより、トランジスタP162aのみがオン状態となり、トランジスタP162aを介して、電源線VDDからトランジスタP62のゲートにハイレベルの信号が入力される。したがって、トランジスタP62はオフ状態となり、トランジスタP62、N62を介した第2の電流は供給されない。
一方、信号線NMA、RSがともにハイレベルに設定されると、ゲート回路G1はローレベルの信号を出力し、ゲート回路G2はハイレベルの信号を出力する。これにより、第2の電位調整部162のトランジスタP162aのゲートにハイレベルの信号が入力され、トランジスタP162bのゲートにローレベルの信号が入力される。
これにより、トランジスタP162aはオフ状態となり、トランジスタP162bはオン状態となる。そうすると、トランジスタP62のゲートは、トランジスタP162bを介してトランジスタP62の一方の端部と接続される。このため、トランジスタP62のゲートの電位は、おおよそトランジスタP162bの閾値電圧程度、トランジスタP62の一方の端部の電位よりも高く設定される。これにより、トランジスタP62は、トランジスタP162bを介してダイオード接続されることとなる。言い換えれば、トランジスタP62は、ダイオード接続トランジスタ(第2のダイオード接続トランジスタ)として機能する。
したがって、トランジスタP62は、トランジスタP162bによるゲート電圧の制御により、第2の電流の電流量(電流値)を抑えつつ、電源線VDDと電源線ARVSSとの間に第2の電流を供給する。このように、本実施の形態では、トランジスタN61aによるトランジスタN61のゲート電圧の制御により第1の電流の電流量を抑えつつ、トランジスタP162bによるトランジスタP62のゲート電圧の制御により第2の電流の電流量を抑えることにより、電源線ARVSS(メモリセルMCの第1の端部)の電位が調整されている。
本実施の形態によれば、前述の実施の形態による効果に加え以下の効果が得られる。本実施の形態によれば、第2の電位調整部162のトランジスタP62は、トランジスタP162bを介したダイオード接続トランジスタとして機能する。この構成によれば、トランジスタP62を介して流れる第2の電流の電流値がトランジスタP162bにより抑えられるので、電位が上がり過ぎないよう電源線ARVSSの電位を適切に調整することが可能となる。これにより、メモリセルMCの保持特性をより確実に維持させることが可能となる。
また、本実施の形態によれば、トランジスタP62における第2の電流の電流値の調整、及びトランジスタN61おける第1の電流の電流値の調整が行われるので、電源線ARVSSにおける電流量がより適切に調整され、電源線ARVSSの電位がより適切に調整される。また、これにより、メモリセルに印加される電位の調整に要する消費電力をより低減させることが可能となる。
(実施の形態3)
次に、本発明の実施の形態3について説明する。本実施の形態では、第2の電流の供給が開始されたのち所定の電流供給時間が経過すると、メモリ部電位制御部は第2の電流の供給を停止する場合について説明する。
図6は、本発明の実施の形態3に係るメモリ部電位制御部の構成の一例を示す図である。メモリ部電位制御部260は、図6に示すように、例えば、第1の電位調整部61、第2の電位調整部162、電流供給切替信号生成部268、ゲート回路G1等を備えている。これらのうち、第1の電位調整部61、第2の電位調整部162は、前述の実施の形態と同様の構成を備えている。
電流供給切替信号生成部268は、図6に示すように、例えば、ゲート回路G3、G4を備えている。ゲート回路G3は、例えば2入力のAND回路で構成されている。ゲート回路G3の入力端には、信号線RS及びゲート回路G4の出力端がそれぞれ接続されている。ゲート回路G3の出力端は、ゲート回路G1の入力端及びゲート回路G4の入力端と接続されている。ゲート回路G3は、第2の電流の供給のオンとオフとを切り替える電流供給切替信号を生成し、生成した電流供給切替信号をゲート回路G1、G4へ出力する。
ゲート回路G4は、例えば、複数のインバータ回路が直列に接続された構成となっている。なお、ゲート回路G4の入力端とは初段に設けられたインバータ回路の入力端のことをいい、ゲート回路G4の出力端とは最終段に設けられたインバータ回路の出力端のことをいう。ゲート回路G4は、入力端に入力された電流供給切替信号RSIを反転させた反転信号RSDを出力するように構成されている。言い換えれば、ゲート回路G4は、入力端に高電位の電流供給切替信号RSIが入力されると低電位の反転信号RSDを出力端から出力し、入力端に低電位の電流供給切替信号RSIが入力されると高電位の反転信号RSDを出力端から出力する。このため、ゲート回路G4は、奇数個のインバータ回路で構成されている。ゲート回路G4は、インバータ回路の個数に応じて、電流供給切替信号RSIが入力されてから、反転信号RSDが出力されるまでの時間を調整している。すなわち、ゲート回路G4は、第2の電流を供給させる電流供給切替信号RSIが出力されたのち、第2の電流の供給を停止させる電流供給切替信号RSIが出力されるまでの電流供給時間を調整している。
ゲート回路G1の入力端は、信号線NMA及びゲート回路G3の出力端とそれぞれ接続されている。すなわち、ゲート回路G3の出力端と接続されたゲート回路G1の入力端には、ゲート回路G3から出力された電流供給切替信号RSIが入力されている。
なお、電流供給切替信号生成部268は、電流供給時間を調整することが可能であれば、このような構成に限定されるものではない。
[メモリセルに印加される電位の調整]
次に、メモリ部電位制御部260による、メモリセルMCに印加される電位の調整方法について説明する。図7は、本発明の実施の形態3に係る各信号の電位の時間変化の一例を示すタイミングチャート図である。図7では、信号線RS、電流供給切替信号RSI、反転信号RSDのそれぞれの電位が示されている。
図8は、本発明の実施の形態3に係るメモリ部電位制御部により調整された電源線の電位の変化、並びに及びリーク電流の変化を示す図である。なお、図8では、電源線ARVSSの電位の変化が示されている。また、図8では、本実施の形態による電位調整が行われない場合の電源線ARVSSの電位の変化、並びにリーク電流の変化も示されている。
メモリ部電位制御部260による電位調整が行われる前、例えば信号線RSはローレベルに設定されている。このとき、図7に示すように、電流供給切替信号生成部268のゲート回路G3はローレベルの電流供給切替信号RSIを出力し、ゲート回路G4はハイレベルの反転信号RSDを出力する。
一方、ゲート回路G1では、入力端にローレベルの電流供給切替信号RSIが入力され、ハイレベルの信号を出力する。これにより、第2の電位調整部162のトランジスタP162aのゲートにはローレベルの信号が入力され、トランジスタP162bのゲートにはハイレベルの信号が入力される。したがって、トランジスタP162aがオン状態となり、トランジスタP62のゲートにはハイレベルの信号が入力される。よって、トランジスタP62はオフ状態となり、トランジスタP62、N62を介した第2の電流は供給されない。
メモリ部電位制御部260による電位の調整が行われるときは、信号線NMA、RSはともにハイレベルに設定される。このとき、反転信号RSDは、図7に示すように、ハイレベルに設定されている。このため、ゲート回路G3は、それぞれの入力端に信号線RSから供給されるハイレベルの信号及びハイレベルの反転信号RSDが入力され、ハイレベルの電流供給切替信号RSIを出力する。
一方、ゲート回路G1では、それぞれの入力端に信号線RSから供給されるハイレベルの信号及びハイレベルの電流供給切替信号RSIがそれぞれ入力され、ローレベルの信号を出力する。これにより、第2の電位調整部162のトランジスタP162aのゲートにはハイレベルの信号が入力され、トランジスタP162bのゲートにはローレベルの信号が入力される。したがって、トランジスタP162bがオン状態となり、トランジスタP62のゲートが、トランジスタP162bを介して自身の一方の端部と接続される。これにより、トランジスタP62はオン状態となり、ダイオード接続トランジスタとして機能する。また、トランジスタN62は、ゲートにハイレベルの信号が入力されオン状態となる。よって、トランジスタP62、N62はいずれもオン状態となり、これらのトランジスタP62、N62を介して第2の電流が供給される。すなわち、ハイレベルの電流供給切替信号RSIは、第2の電流を供給する電流供給切替信号となる。
この間、ゲート回路G4では、図7に示すように、入力されたハイレベルの電流供給切替信号RSIに対応するローレベルの反転信号RSDは出力されておらず、反転信号RSDはハイレベルの状態が維持されている。
第2の電流が供給されることにより、電源線ARVSSの電位は、図8に示すように、所定の電位(例えばV2)まで急速に上昇し安定する。これに対応して、メモリセルMC(メモリセルアレイ)のリーク電流は、図8に示すように、急速に低減される。
その後、ゲート回路G4が、図7に示すように、入力されたハイレベルの電流供給切替信号RSIに対応するローレベルの反転信号RSDを出力すると、ゲート回路G3の入力端にローレベルの反転信号RSDが入力される。
これにより、ゲート回路G3はローレベルの電流供給切替信号RSIを出力し、出力されたローレベルの電流供給切替信号RSIがゲート回路G1に入力される。したがって、ゲート回路G1は、ハイレベルの信号を出力し、トランジスタP162aがオン状態となり、トランジスタP62がオフ状態となる。また、トランジスタN62もオフ状態となる。これにより、トランジスタP62、N62を介した第2の電流の供給が停止する。すなわち、ローレベルの電流供給切替信号RSIは、第2の電流の供給を停止する電流供給切替信号となる。このように、第2の電位調整部162は、第2の電流の供給を開始したのち、所定の電流供給時間が経過すると第2の電流の供給を停止する。
第2の電流の供給が停止すると、電源線ARVSSの電位は、図8に示すように、所定の電位(例えばV2)より少し低い電位(例えばV1)まで低下して安定する。これは、メモリセルMCのリーク電流及び第1の電流に基づいて、電源線ARVSSの電位が調整されるからである。また、これに対応して、メモリセルMC(メモリセルアレイ)のリーク電流は、図8に示すように、わずかに増加することとなる。
本実施の形態によれば、前述の実施の形態における効果に加え、以下の効果が得られる。本実施の形態によれば、メモリ部電位制御部260は、第2の電位調整部162を介した第2の電流の供給を開始したのち、所定の電流供給時間が経過すると第2の電流の供給を停止する。この構成によれば、第2の電流が供給される期間が制限されるので、電源線ARVSSに供給される電流量がさらに抑えられる。これにより、製品のテストに要する消費電力がさらに低減される。また、これにより、本実施の形態における電位の調整方法は、通常動作時にも使用することが可能である。
また、本実施の形態によれば、電流供給切替信号生成部268は、第2の電流を供給する電流供給切替信号を出力したのち、所定の電流供給時間が経過すると、第2の電流の供給を停止する電流供給切替信号を出力する。この構成によれば、電流供給切替信号生成部268により、電流供給時間の調整を行うことが可能となる。
また、本実施の形態によれば、電流供給切替信号生成部268に複数のインバータ回路が直列に接続されたゲート回路G4が設けられている。この構成によれば、ゲート回路G4は、電流供給切替信号RSIが入力されてから所定の時間が経過した後に、対応する反転信号RSDを出力するので、電流供給時間を容易に調整することが可能となる。
(実施の形態4)
次に、本発明の実施の形態4について説明する。本実施の形態では、電流供給時間を調整するその他の例について説明する。図9は、本発明の実施の形態4に係るメモリ部電位制御部の構成の一例を示す図である。なお、図9では、メモリ部電位制御部360及び複数のメモリセルブロックMBが示されている。
メモリ部電位制御部360は、図9に示すように、例えば、第1の電位調整部61、第2の電位調整部162、電流供給切替信号生成部368、ゲート回路G1等を備えている。これらのうち、第1の電位調整部61、第2の電位調整部162、ゲート回路G1は、前述の実施の形態と同様の構成を備えている。
電流供給切替信号生成部368は、図9に示すように、例えば、ゲート回路G3、G4、G5、トランジスタP368a、N368a、電流供給時間調整部DLY等を備えている。ゲート回路G5は、例えばインバータ回路で構成されている。ゲート回路G5の入力端はゲート回路G3の出力端と接続されている。ゲート回路G5の出力端は、トランジスタP368aのゲート及びトランジスタN368のゲートと接続されている。
トランジスタP368aの一方の端部、及びトランジスタN368aの一方の端部は、互いに接続されている。トランジスタP368aの他方の端部は、例えば電源線VDDと接続されている。トランジスタN368aの他方の端部は、例えば電源線VSSと接続されている。トランジスタP368aの一方の端部、及びトランジスタN368aの一方の端部はゲート回路G4の入力端と接続されている。
トランジスタP368a、N368aは、インバータ回路を構成している。したがって、トランジスタP368a、N368aで構成されるインバータ回路は、ゲート回路G3から出力された電流供給切替信号RSIと同一の論理を構成する電流供給時間調整信号RSDLYを出力する。すなわち、これらの回路により、電流供給切替信号RSIに基づいた電流供給時間調整信号RSDLYが生成される。これにより、電流供給時間調整信号RSDLYの減衰による論理反転等の不具合の発生が抑えられる。
電流供給時間調整部DLYは、例えば負荷容量C368a等で構成されている。負荷容量C368aは、図9に示すように、NMOSで構成されている。負荷容量C368aは、NMOS以外にも、例えばPMOSで構成されてもよいし、対向する一対の配線層等で構成されてもよい。また、負荷容量C368aは、所定の容量値を満たすものであれば、図9に示すように、複数(m個)に分割されて構成されてもよいし、1個で構成されてもよい。負荷容量は、トランジスタP368a、N368aで構成されるインバータ回路の出力端と、ゲート回路G4の入力端とを接続する配線と接続されている。
負荷容量C368aの容量値は、例えば、第2の電位調整部162と接続されているメモリセルMCの個数に基づいて設定される。負荷容量C368aの容量値は、電位調整の開始後、電源線ARVSSの電位が十分な電位(例えばV1)上昇するまでの期間、第2の電流が供給されるように設定される。詳しくは、負荷容量C368aの容量値は、トランジスタN62と接続されたメモリセルMCの個数に基づいて設定される。
詳しくは、負荷容量C368aを構成するトランジスタは、電流供給時間調整信号RSDLYを駆動するトランジスタP368aの駆動能力と負荷容量C368aの容量値との比率が、トランジスタN62の駆動能力と、電源線ARVSSと接続されたトランジスタ(ここではすべてNMOS)の寄生容量との比率と同等になるように構成されていることが好ましい。
図9では、トランジスタN62が、それぞれのメモリブロックMBに対応して設けられているので、負荷容量C368aの容量値は、メモリブロックMBに設けられたメモリセルMCの個数に基づいて設定される。また、ゲート回路G4においても、信号を遅延させることができるので、負荷容量C368aの容量値は、ゲート回路G4における遅延時間も考慮して設定されることが好ましい。
このように構成された電流供給時間調整部DLYは、電流供給時間調整信号RSDLYに基づいて電流供給時間を調整する。詳しくは、電流供給時間調整部DLYは、負荷容量C368aにより電流供給時間調整信号RSDLYを遅延させることにより電流供給時間を調整する。具体的には、電流供給時間調整部DLYは、例えば、電位調整により上昇した電源線ARVSSの電位が安定すると即座に第2の電流の供給が停止されるように設定される。
[負荷容量等の配置について]
次に、負荷容量C368aの配置について説明する。図10は、本発明の実施の形態4に係るメモリ部電位制御部の構成の一例を示すレイアウト図である。図10では、第1の電位調整部61、第2の電位調整部162を構成するトランジスタP62、N62、P162a、P162b、電流供給時間調整部DLYの負荷容量368aのレイアウトの一例が示されている。また、図10では、一部のメモリセルMCのレイアウトの一例が示されている。
図10には、例えば、各トランジスタを構成する拡散層Diff、ゲート層Polyのレイアウトが示されている。また、図10には、拡散層Diff及びゲート層Polyと接続される各種の電源線、配線と接続するためのコンタクトホールContのレイアウトも示されている。なお、図10では、すべてのコンタクトホールに符号を付しているわけではない。拡散層Diff及びゲート層Polyとの混同を起こさない範囲で、一部のコンタクトホールにのみ符号「Cont」を付している。
前述したように、負荷容量C368aの容量値は、メモリブロックMBに設けられたメモリセルMCの個数に基づいて設定される。また、メモリブロックMBは、図10に示すように、X軸方向(第1の方向)に沿って配置されている。このとき、負荷容量C368aは、Y軸方向(第2の方向)に沿って配置されていることが好ましい。具体的には、負荷容量C368aは、端部のメモリブロックMBのY軸方向側の近傍に、Y軸方向に沿って配置されていることが好ましい。
例えば、負荷容量C368aが図示で左端のメモリブロックMBの近傍に配置される場合、負荷容量C368aは、左端のメモリブロックMBの左側の近傍に、Y軸方向に沿って配置される。また、負荷容量C368aが図示で右端のメモリブロックMBの近傍に配置される場合、負荷容量C368aは、右端のメモリブロックMBの右側の近傍に、Y軸方向に沿って配置される。このように負荷容量C368aを配置すれば、メモリブロックMBの個数が増加しても、負荷容量C368aを効率的に配置することが可能である。
また、メモリブロックMB内のメモリセルMCの個数が増加し、メモリセルアレイがY軸方向に拡がっても、追加される負荷容量C368aをY軸方向に順次配置することが可能となり、負荷容量C368aを効率的に配置することが可能となる。
本実施の形態では、図9に示すように、第1の電位調整部61のトランジスタN61、第2の電位調整部162のトランジスタP62、N62は、それぞれのメモリブロックMBに対応して設けられている。そこで、これらのトランジスタN61、P62、N62の配置について説明する。
それぞれのトランジスタN61、P62、N62は、対応するメモリブロックMBのY軸側の近傍に、X軸方向に沿って配置されていることが好ましい。例えば、トランジスタN61、P62、N62は、図示で下側のメモリブロックMBの近傍に配置され、X軸方向に沿って配置される。また、トランジスタN61、P62、N62は、図示で上側のメモリブロックMBの近傍に配置され、X軸方向に沿って配置されてもよい。
いずれの場合にも、すべてのトランジスタN61、P62、N62が、メモリブロックMBに対して同じ側に配置されていることが好ましい。すなわち、すべてのトランジスタN61、P62、N62が、図示でメモリブロックMBの下側に配置されるか、上側に配置されていることが好ましい。これにより、すべてのトランジスタN61、P62、N62を効率的に配置することが可能となる。また、メモリブロックMBの個数が変動してもトランジスタN61、P62、N62の配置に与える影響が抑えられる。
なお、図9、図10では、それぞれのトランジスタN61、P62、N62が、対応するメモリブロックMB内に設けられているが、メモリブロックMBの外側に設けられてもよい。
[メモリセルに印加される電位の調整]
次に、メモリ部電位制御部360による、メモリセルMCに印加される電位の調整方法について説明する。図11は、本発明の実施の形態4に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図11では、電源線ARVSSの電位の変化が示されている。また、図11では、メモリブロックMBあたりのメモリセルMCの個数に多寡に応じた電源線ARVSSの電位の変化が示されている。
また、図11では、メモリブロックMBあたりのメモリセルMCの個数に多寡に応じた、電流供給切替信号RSI及び電流供給時間調整信号RSDLYの電位の変化が示されている。具体的には、メモリブロックMBあたりのメモリセルMCの個数が少ない場合(すなわち負荷容量C368aの容量値が小さい場合)には点線でそれぞれの電位が示され、メモリブロックMBあたりのメモリセルMCの個数が多い場合(すなわち負荷容量C368aの容量値が大きい場合)には実線でそれぞれの電位が示されている。
信号線NMA、RSがハイレベルに設定され、メモリ部電位制御部360による電位の調整が開始されると、図11に示すように、ゲート回路G3はハイレベルの電流供給切替信号RSIを出力する。これにより、第2の電位調整部162では、トランジスタP62、N62がオン状態となり、第2の電流の供給が開始される。
一方、トランジスタP368a、N368aで構成されるインバータ回路は、ハイレベルの電流供給切替信号RSIに基づいた、ハイレベルの電流供給時間調整信号RSDLYを出力する。ただし、電流供給時間調整信号RSDLYの電位は、図11に示すように、負荷容量C368aの影響を受けて、電流供給切替信号RSIよりも緩やかに上昇するので、所定の時間をかけてハイレベルに達することとなる。これにより、電流供給時間調整部DLYにおいて、第2の電流の電流供給時間が調整される。
ゲート回路G4は、ハイレベルに達した電流供給時間調整信号RSDLYに対応するローレベルの反転信号RSDを出力する。そして、ゲート回路G3は、ローレベルの電流供給切替信号RSIを出力する。これにより、トランジスタP62、N62がオフ状態となり、第2の電流の供給は停止される。
例えば、図11に示すように、負荷容量C368aの容量値が小さい場合には、負荷容量C368aの容量値が大きい場合よりも短時間で、電流供給時間調整信号RSDLYの電位がハイレベルに達する。このため、負荷容量C368aの容量値が小さい場合のほうが、負荷容量C368aの容量値が大きい場合よりも電流供給時間は短くなる。
また、図11に示すように、メモリブロックMBあたりのメモリセルMCの個数が少ない場合のほうが、メモリブロックMBあたりのメモリセルMCの個数が多い場合よりも短時間で電源線のARVSSの電位が上昇する。
<本実施の形態による効果>
本実施の形態によれば、前述の実施の形態における効果に加え、以下の効果が得られる。本実施の形態によれば、電流供給時間調整部DLYは、電流供給時間調整信号RSDLYに基づいて第2の電流の電流供給時間を調整する。この構成によれば、電流供給時間を自在に調整することができるので、電流供給時間を適切に調整することが可能となる。これにより、安定したときの電源線ARVSSの電位の上昇が抑えられ、電位調整に要する消費電力が抑えられる。
また、本実施の形態によれば、電流供給時間調整部DLYが負荷容量C368aで構成されている。この構成によれば、電流供給時間調整部DLYが簡略化されるので、容易に電流供給時間調整部DLYを構成することが可能となる。
また、本実施の形態によれば、負荷容量C368aは、PMOSやNMOSで構成されている。この構成によれば、その他の回路ブロックの製造プロセスにおいて負荷容量C368aが同時に形成されるので、負荷容量C368aの形成に要する特別なコストや時間を必要としない。
また、本実施の形態によれば、負荷容量C368aの容量値は、トランジスタN62と接続されているメモリセルMCの個数に基づいて設定されている。この構成によれば、トランジスタN62と接続されているメモリセルMCの個数に基づいた適切な電流供給時間が設定される。これにより、電源線ARVSSの電位設定に要する消費電力が適切に調整される。
また、本実施の形態によれば、メモリ部20は複数のメモリブロックMBを備えている。また、それぞれのメモリブロックMBに対応するトランジスタP62、N62が設けられている。そして、負荷容量C368aの容量値は、メモリブロックMBに設けられたメモリセルMCの個数に基づいて設定される。
この構成によれば、メモリブロックMBあたりのメモリセルMCの個数に基づいた適切な電流供給時間が設定される。これにより、電源線ARVSSの電位設定に要する消費電力が適切に調整される。また、この構成によれば、メモリブロックMBごとに、第2の電流が供給されるので、電流供給時間調整部DLYを構成する負荷容量C368aの容量値を低減させることが可能となる。これにより、負荷容量C368aのチップ面積が抑えられる。
また、本実施の形態によれば、負荷容量C368aを構成するトランジスタは、電流供給時間調整信号RSDLYを駆動するトランジスタP368aの駆動能力と負荷容量C368aの容量値との比率が、トランジスタN62の駆動能力と、電源線ARVSSと接続されたトランジスタの寄生容量との比率と同等になるように構成されている。
この構成によれば、メモリセルアレイの行数、列数、電位、温度等の条件の変動、製造工程におけるトランジスタの閾値電圧のばらつき等が生じても、最適なタイミングで電流供給切替信号RSIを切り替えることが可能となる。これにより、電流供給時間を適切に調整することが可能となる。
また、本実施の形態によれば、複数のメモリブロックMBは、X軸方向に沿って配置されている。そして、負荷容量C368aは、端部のメモリブロックのX軸方向側の近傍に、Y軸方向に沿って配置されている。この構成によれば、メモリブロックMBの個数が増加しても、負荷容量C368aを効率的に配置することが可能である。また、メモリブロックMB内のメモリセルMCの個数が増加しても、追加される負荷容量C368aをY軸方向に順次配置することが可能となり、負荷容量C368aを効率的に配置することが可能となる。
また、本実施の形態によれば、トランジスタN61、P62、N62は、対応するメモリブロックMBのY軸方向側の近傍に、X軸方向に沿って配置されている。この構成によれば、トランジスタN61、P62、N62を効率的に配置することが可能となる。また、メモリブロックMBの個数が変動してもトランジスタN61、P62、N62の配置に与える影響が抑えられる。
(実施の形態5)
次に、本発明の実施の形態5について説明する。これまでの実施の形態では、低電位側の電源線ARVSSの電位のみを調整していたが、本実施の形態では、高電位側の電位も調整する場合について説明する。
図12は、本発明の実施の形態5に係るメモリ部電位制御部の構成の一例を示す図である。なお、図12では、メモリ部電位制御部460及び複数のメモリセルMCが示されている。
これまでの実施の形態では、メモリセルMCの高電位側は電源線VDDと接続されていたが、本実施の形態のメモリセルMCの高電位側の端部(第2の端部)は、図12に示すように、電源線ARVDDと接続されている。電源線ARVDDは、後述するトランジスタP463を介して電源線VDDと接続されている。
メモリ部電位制御部460は、図12に示すように、第1の電位調整部61、第2の電位調整部62、第3の電位調整部463、第4の電位調整部464、ゲート回路G1等を備えている。
第3の電位調整部463は、図12に示すように、トランジスタP463、P463a、N463a、ゲート回路G6を備えている。これらのうち、例えば、トランジスタN463aはNMOSで構成され、トランジスタP463、P463aはPMOSで構成されている。
ゲート回路G6は、例えばインバータ回路で構成されている。ゲート回路G6の入力端は、例えば信号線RSと接続されている。ゲート回路G6の出力端は、トランジスタP463a、N463aのゲートと接続されている。
トランジスタP463aの一方の端部、及びトランジスタN463aの一方の端部は、互いに接続されている。トランジスタP463aの他方の端部は電源線ARVDDと接続され、トランジスタN463aの他方の端部は、例えば電源線VSSと接続されている。トランジスタP463a、N463aのゲートは、ゲート回路G6の出力端と接続されている。トランジスタP463a、N463aの一方の端部は、トランジスタP463のゲートと接続されている。
トランジスタP463の一方の端部は電源線VDD(第2のソース)と接続され、他方の端部は電源線ARVDD(メモリセルMCの第2の端部)と接続されている。すなわち、トランジスタP463の他方の端部は、メモリセルMCの第2の端部及びトランジスタP463aの他方の端部と接続されている。トランジスタP463は、電源線VDDと電源線ARVDDとの間に第3の電流を供給するトランジスタである。
第4の電位調整部464は、図12に示すように、例えば、トランジスタP464、N464を備えている。これらのうち、例えば、トランジスタN464はNMOSで構成され、トランジスタP464はPMOSで構成されている。
トランジスタP464の一方の端部、及びトランジスタN464の一方の端部は、互いに接続されている。トランジスタN464の他方の端部は、電源線VSS(第1のソース)と接続され、トランジスタP464の他方の端部は、電源線ARVDDと接続されている。トランジスタP464のゲートは、ゲート回路G1の出力端と接続されている。トランジスタN464のゲートは、第2の電位調整部62のゲート回路G2の出力端と接続されている。トランジスタP464、N464は、電源線VSSと電源線ARVDDとの間に第4の電流を供給するトランジスタである。
[メモリセルに印加される電位の調整]
次に、メモリ部電位制御部460による、メモリセルMCに印加される電位の調整方法について説明する。なお、以下では、主に電源線ARVDDの電位調整について説明し、必要に応じて電源線ARVSSの電位調整についても説明することとする。
図13は、本発明の実施の形態5に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図13では、電源線ARVSS、ARVDDの電位の変化が示されている。また、図13では、本実施の形態による電位調整が行われない場合の電位の変化も示されている。
信号線NMA、RSの電位がともにハイレベルに設定されると、メモリ部電位制御部460による電位の調整が行われる。ゲート回路G1の両方の入力端にハイレベルの信号が入力されると、出力端からローレベルの信号が出力される。
第4の電位調整部464では、トランジスタP464のゲートにローレベルの信号、トランジスタN464のゲートにハイレベルの信号がそれぞれ入力されるので、トランジスタP464、N464はともにオン状態となる。そうすると、トランジスタP464、N464は、電源線VDDと電源線ARVSSとの間に第4の電流を流す。なお、電源線VSSは低電位の電源と接続されているため、電源線VSSの電位は、電源線ARVDDの電位よりも低くなっている。このため、第4の電流は、電源線ARVDDから電源線VSSへ向かって流れることとなる。
次に、第3の電位調整部463では、トランジスタN463aはオフ状態となり、トランジスタP463aはオン状態となる。そうすると、トランジスタP463のゲートは、トランジスタP463aを介してトランジスタP463の他方の端部(電源線ARVDD)と接続される。このため、トランジスタP463のゲートの電位は、おおよそトランジスタP463aの閾値電圧程度、電源線ARVDDの電位よりも低く設定される。これにより、トランジスタP463は、トランジスタP463aを介してダイオード接続されることとなる。言い換えれば、トランジスタP463は、ダイオード接続トランジスタとして機能する。
したがって、トランジスタP463は、トランジスタP463aによるゲート電圧の制御により、第3の電流の電流量(電流値)を抑えつつ、電源線VDDと電源線ARVDDとの間に第3の電流を流す。なお、電源線VDDは高電位の電源と接続されているため、電源線VDDの電位は、電源線ARVDDの電位よりも高くなっている。このため、第3の電流は、電源線VDDから電源線ARVDDへ向かって流れることとなる。
このように、電源線ARVDDには、第3の電位調整部463を介して第3の電流が流れ込んでいる。一方、電源線ARVDDからは、メモリセルMCのリーク電流、第4の電位調整部464を介して第4の電流が流れ出ている。メモリ部電位制御部460は、これらの電流に基づいて電源線ARVDD(メモリセルMCの第2の端部)の電位を調整している。なお、メモリ部電位制御部460は、電源線ARVDDの電位調整とともに、電源線ARVSSの電位調整を行っている。
メモリ部電位制御部460による電位調整が行われると、図13に示すように、電源線ARVDDの電位は急速に低下し、低下した所定の電位で安定することとなる。
本実施の形態によれば、前述の実施の形態による効果に加え、以下の効果が得られる。本実施の形態によれば、メモリ部電位制御部460は、第3の電位調整部463を介して供給される第3の電流と、第4の電位調整部464を介して供給される第4の電流と、リーク電流と、に基づいて電源線ARVDDの電位を調整する。
この構成によれば、電源線ARVDDからは、第4の電流が流れ出るので、電源線ARVDDの電位を急速に低下させ、低下した電位で安定させることができる。これにより、電源線ARVDDにおいても、電源線ARVDDの電位を短時間で所定の電位に設定することができ、製品のテスト時間が短縮される。
(実施の形態6)
次に、本発明の実施の形態6について説明する。本実施の形態では、電源線ARVSSと電源線ARVDDとが電位調整部を介して接続される場合について説明する。図14は、本発明の実施の形態6に係るメモリ部電位制御部の構成の一例を示す図である。なお、図14では、メモリ部電位制御部560及び複数のメモリセルMCが示されている。
メモリ部電位制御部560は、図14に示すように、第1の電位調整部61、第3の電位調整部463、第5の電位調整部565、ゲート回路G1等を備えている。
第5の電位調整部565は、図14に示すように、例えば、ゲート回路G7、トランジスタP565、N565を備えている。これらのうち、例えば、トランジスタN565はNMOSで構成され、トランジスタP565はPMOSで構成されている。
トランジスタP565の一方の端部、及びトランジスタN565の一方の端部は、互いに接続されている。トランジスタP565の他方の端部は、電源線ARVDD(メモリセルMCの第2の端部)と接続され、トランジスタN565の他方の端部は、電源線ARVSS(メモリセルMCの第1の端部)と接続されている。トランジスタP565のゲートは、ゲート回路G1の出力端と接続されている。トランジスタN62のゲートは、ゲート回路G7の出力端と接続されている。トランジスタP565、N565は、電源線ARVDDと電源線ARVSSとの間に第5の電流を供給するトランジスタである。
ゲート回路G7は、例えばインバータ回路で構成されている。ゲート回路G7の入力端はゲート回路G1の出力端と接続され、出力端はトランジスタN565のゲートと接続されている。
[メモリセルに印加される電位の調整]
次に、メモリ部電位制御部560による、メモリセルMCに印加される電位の調整方法について説明する。図15は、本発明の実施の形態6に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図15では、電源線ARVSS、ARVDDの電位の変化が示されている。また、図15では、本実施の形態による電位調整が行われない場合の電位の変化、及び前述した実施の形態5における電源線ARVSS、ARVDDの電位の変化も示されている。
信号線NMA、RSの電位がともにハイレベルに設定されると、メモリ部電位制御部460による電位の調整が行われる。ゲート回路G1の両方の入力端にハイレベルの信号が入力されると、出力端からローレベルの信号が出力される。
第5の電位調整部565では、トランジスタP565のゲートにローレベルの信号、トランジスタN565のゲートにハイレベルの信号がそれぞれ入力されるので、トランジスタP565、N565はともにオン状態となる。そうすると、トランジスタP565、N565は、電源線ARVDDと電源線ARVSSとの間に第5の電流を流す。なお、電源線ARVDDは電源線ARVSSよりも電位が高くなっている。このため、第5の電流は、電源線ARVDDから電源線ARVSSへ向かって流れることとなる。
このように、電源線ARVSSには、第5の電位調整部565を介した第5の電流、メモリセルMCのリーク電流が流れ込んでいる。一方、電源線ARVSSからは、第1の電位調整部61を介して第1の電流が流れ出ている。メモリ部電位制御部560は、これらの電流に基づいて電源線ARVSS(メモリセルMCの第1の端部)の電位を調整している。
電源線ARVDDには、第3の電位調整部463を介して第3の電流が流れ込んでいる。一方、電源線ARVDDからは、メモリセルMCのリーク電流、第5の電位調整部565を介して第5の電流が流れ出ている。メモリ部電位制御部560は、これらの電流に基づいて電源線ARVDD(メモリセルMCの第2の端部)の電位を調整している。
メモリ部電位制御部560による電位調整が行われると、図15に示すように、電源線ARVSSの電位は急速に上昇し、上昇した所定の電位で安定することとなり、電源線ARVDDの電位は急速に低下し、低下した所定の電位で安定することとなる。ただし、本実施の形態では、電源線ARVSSと電源線ARVDDとが、トランジスタN565、P565を介して接続されているので、図15に示すように、実施の形態5よりも電源線ARVSSの電位の上昇が抑えられ、電源線ARVDDの電位の下降が抑えられる。例えば、これらの電源線ARVSS、ARVDD間の電位差は、おおよそトランジスタN565、P565のそれぞれの閾値電圧の合計の電圧程度確保されることとなる。
本実施の形態によれば、前述の実施の形態による効果に加え、以下の効果が得られる。本実施の形態によれば、メモリ部電位制御部560は、第5の電位調整部565を構成するトランジスタN565、P565を介して、電源線ARVSSと電源線ARVDDとの間に第5の電流を供給する。
この構成によれば、電源線ARVSSと電源線ARVDDと間の電位差を確保することができるので、メモリセルMCのデータ保持特性を維持しつつ電源線ARVSS、ARVDDの電位調整を行うことが可能となる。また、リーク電流をさらに低減させることが可能である。
(実施の形態7)
次に、本発明の実施の形態7について説明する。前述の実施の形態では、メモリ部電位制御部により、電源線VDDを起源とする電流を供給することにより、電源線ARVSSの電位を調整している。これらの構成は、例えば低温状態や常温状態のようなリーク電流が少ないような場合であってもテスト時間を短縮することを可能にした。
しかし、リーク電流が多い高温状態におけるテストのみを想定している場合には、必ずしもこれらの構成を備えていなくともテスト時間を短縮することが可能である。この場合、例えば、第1のソースとの間に供給される電流のみで電源線ARVSSの電位を調整することが可能である。そこで、本実施の形態では、高温状態において、第1のソースとの間に供給される電流のみで電源線ARVSSの電位を調整する場合について説明する。
図16は、本発明の実施の形態7に係るメモリ部電位制御部の構成の一例を示す図である。なお、図16では、メモリ部電位制御部660及び複数のメモリセルMCが示されている。
メモリ部電位制御部660は、図16に示すように、第1の電位調整部61、第6の電位調整部666、ゲート回路G8、G9等を備えている。
第6の電位調整部666は、図16に示すように、例えば、トランジスタN666、P666a、N666a、N666bを備えている。これらのうち、例えば、トランジスタN666、N666a、N666bはNMOSで構成され、トランジスタP666aはPMOSで構成されている。
トランジスタP666aの一方の端部、及びトランジスタN666aの一方の端部は、互いに接続されている。トランジスタP666aの他方の端部は電源線VDDと接続され、トランジスタN666aの他方の端部は電源線ARVSSと接続されている。トランジスタP666aのゲートは信号線RSと接続されている。トランジスタN666aのゲートは、ゲート回路G8の出力端と接続されている。トランジスタP666a、N666aの一方の端部は、トランジスタN666のゲート、及びトランジスタN666b一方の端部と接続されている。
トランジスタN666bの他方の端部は、電源線VSSと接続されている。トランジスタN666bのゲートは、ゲート回路G9の出力端と接続されている。
トランジスタN666の一方の端部は電源線VSS(第1のソース)と接続され、他方の端部は電源線ARVSS(メモリセルMCの第1の端部)と接続されている。トランジスタN666は、電源線VSSと電源線ARVSSとの間に第6の電流を供給するトランジスタである。
ゲート回路G8は、2入力の論理回路で構成されている。ゲート回路G8は、一方の入力端にローレベルの信号が入力され、他方の入力端にハイレベルの信号が入力されると、ハイレベルの信号を出力する論理回路である。ゲート回路G8の一方の端部には、例えば信号線NMAが接続されており、他方の端部には、例えば信号線RSが接続されている。ゲート回路G8の出力端は、トランジスタN666aのゲートと接続されている。
ゲート回路G9は、例えば2入力のAND回路で構成されている。ゲート回路G9の入力端には、信号線NMA、RSがそれぞれ接続されている。ゲート回路G9の出力端は、トランジスタN666bのゲートと接続されている。
[メモリセルに印加される電位の調整]
次に、メモリ部電位制御部660による、メモリセルMCに印加される電位の調整方法について説明する。なお、メモリ部電位制御部660を用いた電位の調整は、例えば、主に高温状態における製品のテスト時に行われる。
<<第1の状態>>
信号線NMA、RSがともにハイレベルに設定されると、ゲート回路G8はローレベルの信号を出力する。また、ゲート回路G9は、ハイレベルの信号を出力する。このとき、第6の電位調整部666のトランジスタN666aのゲートには、ローレベルの信号が入力される。また、トランジスタP666aのゲートには、ハイレベルの信号が入力される。したがって、トランジスタP666a、N666aはともにオフ状態となる。また、トランジスタN666bのゲートには、ハイレベルの信号が入力され、トランジスタN666bはオン状態となる。これにより、トランジスタN666のゲートには、トランジスタN666bを介してローレベルの信号が入力され、トランジスタN666はオフ状態となる。これにより、トランジスタN666を介した第6の電流の供給は行われない。
一方、第1の電位調整部61のトランジスタP61aのゲート、及びトランジスタN61aのゲートには、ハイレベルの信号が入力される。したがって、トランジスタP61aはオフ状態、トランジスタN61aはオン状態となる。これにより、トランジスタN61の他方の端部(電源線ARVSS)は、トランジスタN61aを介してトランジスタN61のゲートと接続される。すなわち、トランジスタN61は、トランジスタN61aを介してダイオード接続されることとなる。
よって、信号線NMA、RSがともにハイレベルにされた場合、電源線ARVSSには、第1の電位調整部61を介して第1の電流が供給される。一方、第6の電位調整部666を介した第6の電流の供給は停止している。したがって、メモリ部電位制御部660は、第1の電流及びリーク電流に基づいて電源線ARVSSの電位を調整する。このような状態を、第1の状態と呼ぶこととする。第1の状態では、電源線VSSと電源線ARVSSとの間に供給される電流が最も少なくなっている。第1の状態で行われるテストのことを、例えば、「StandbyMode Test」と称する。
<<第2の状態>>
次に、信号線NMAがローレベル、信号線RSがハイレベルに設定された場合について説明する。この場合、ゲート回路G8はハイレベルの信号を出力する。また、ゲート回路G9は、ローレベルの信号を出力する。このとき、トランジスタN666aのゲートには、ハイレベルの信号が入力される。また、トランジスタP666aのゲートには、ハイレベルの信号が入力される。したがって、トランジスタP666aはオフ状態となり、トランジスタN666aはオン状態となる。また、トランジスタN666bのゲートには、ローレベルの信号が入力され、トランジスタN666bはオフ状態となる。これにより、トランジスタN666の他方の端部(電源線ARVSS)は、トランジスタN666aを介してトランジスタN666のゲートと接続される。すなわち、トランジスタN666は、トランジスタN666aを介してダイオード接続されることとなる。
なお、信号線RSの電位がハイレベルに設定されているので、第1の電位調整部61の動作は第1の状態と同様である。
よって、信号線NMAがローレベルに設定され、信号線RSがハイレベルに設定された場合、電源線ARVSSには、第1の電位調整部61を介した第1の電流、及び第6の電位調整部666を介した第6の電流が供給される。ただし、第6の電位調整部666のトランジスタN666はダイオード接続されているため、第6の電流の電流値は抑えられている。したがって、メモリ部電位制御部660は、第1の電流、第6の電流、及びリーク電流に基づいて電源線ARVSSの電位を調整する。このような状態を、第2の状態と呼ぶこととする。第2の状態では、電源線VSSと電源線ARVSSとの間に供給される電流が、第1の状態よりも多くなっている。第2の状態で行われるテストのことを、例えば、「StandbyMode」と称する。
<<第3の状態>>
次に、信号線NMAがローレベル、信号線RSがローレベルに設定された場合について説明する。この場合、ゲート回路G8はローレベルの信号を出力する。また、ゲート回路G9は、ローレベルの信号を出力する。このとき、トランジスタN666a、P666aのゲートには、ローレベルの信号が入力される。したがって、トランジスタP666aはオン状態となり、トランジスタN666aはオフ状態となる。また、トランジスタN666bのゲートには、ローレベルの信号が入力され、トランジスタN666bはオフ状態となる。これにより、トランジスタN666のゲートには、ハイレベルの信号が入力される。したがって、トランジスタN666はオン状態となる。ただし、トランジスタN666aがオフ状態となっているので、トランジスタN666は第2の状態のようにダイオード接続されているわけではない。
一方、第1の電位調整部61のトランジスタP61aのゲート、及びトランジスタN61aのゲートには、ローレベルの信号が入力される。したがって、トランジスタP61aはオン状態、トランジスタN61aはオフ状態となる。これにより、トランジスタN61のゲートには、ハイレベルの信号が入力される。これにより、トランジスタN61はオン状態となる。ただし、トランジスタN61aがオフ状態となっているので、トランジスタN61は第1の状態及び第2の状態のようにダイオード接続されているわけではない。
よって、信号線NMA、RSがともにローレベルに設定された場合、電源線ARVSSには、第1の電位調整部61を介した第1の電流、及び第6の電位調整部666を介した第6の電流が供給される。ただし、第1の電位調整部61のトランジスタN61、及び第6の電位調整部666のトランジスタN666は、いずれもダイオード接続がなされておらず通常の接続となっているので、第1の電流及び第6の電流の電流値は制限されていない。したがって、メモリ部電位制御部660は、第1の電流、第6の電流、及びリーク電流に基づいて電源線ARVSSの電位を調整する。
このような状態を、第3の状態と呼ぶこととする。第3の状態では、電源線VSSと電源線ARVSSとの間に供給される電流が、第2の状態よりも多くなっている。すなわち、第3の状態において電源線VSSと電源線ARVSSとの間に流れる電流は3つの状態のうち最も大きくなる。第3の状態では、例えば、テスト時においてメモリセルMCへのデータの書き込み「Write」や、データの読み出し「Read」が行われる。
電源線ARVSSの電位が上昇し安定するまでの電位調整所要時間は、第1の状態が最も長く、第2の状態、第3の状態の順に短くなる。製品のテスト時には、実施されるテスト項目に応じて信号線NMA、RSの電位を切り替えることにより電位調整所要時間を適宜変更することができる。
本実施の形態によれば、第1の電位調整部61及び第6の電位調整部666を介して、電源線VSSと電源線ARVSSとの間に電流を供給することにより、電源線ARVSSの電位を調整する。この構成によれば、電源線(第1のソース)VSSと電源線ARVSSとの間に供給される電流のみで電源線ARVSSの電位を自在に調整することができる。これにより、製品のテスト項目に応じて、電源線ARVSSを適切な電位に設定することが可能となる。
また、ダイオード接続されたトランジスタN61のチャネル幅の実効長がわずかに減少し、電源線ARVSSの電位が高くなる。これにより、第1の電流の電流値を向上させることができるので、電源線ARVSSの電位をさらに短期間で電源線VSSより高い所定の電位に設定することが可能である。また、これにより、テスト時間がより短縮される。
また、本実施の形態に係る半導体装置は、主に高温状態におけるテストに用いられる。低温状態や常温状態よりもリーク電流が大きいので、第1の電位調整部61及び第6の電位調整部666のみを用いた電源線ARVSSの電位調整が可能となる。
(その他の実施の形態)
前述したこれらの実施の形態以外にも、本発明の半導体装置は以下の構成を備えていてもよい。例えば、メモリ部電位制御部は、メモリ部電位制御部は、図12に示す第3の電位調整部463、第4の電位調整部464、ゲート回路G1、G2等で構成され、電源線ARVDDの電位のみを調整するようにしてもよい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。