JP2008192822A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2008192822A
JP2008192822A JP2007025653A JP2007025653A JP2008192822A JP 2008192822 A JP2008192822 A JP 2008192822A JP 2007025653 A JP2007025653 A JP 2007025653A JP 2007025653 A JP2007025653 A JP 2007025653A JP 2008192822 A JP2008192822 A JP 2008192822A
Authority
JP
Japan
Prior art keywords
layer
aluminum
gate insulating
nickel silicide
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007025653A
Other languages
English (en)
Other versions
JP4939960B2 (ja
Inventor
Masato Koyama
山 正 人 小
Yoshinori Tsuchiya
屋 義 規 土
Seiji Inumiya
宮 誠 治 犬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007025653A priority Critical patent/JP4939960B2/ja
Priority to US11/907,353 priority patent/US7727832B2/en
Publication of JP2008192822A publication Critical patent/JP2008192822A/ja
Priority to US12/662,581 priority patent/US8168499B2/en
Priority to US13/434,889 priority patent/US8461006B2/en
Application granted granted Critical
Publication of JP4939960B2 publication Critical patent/JP4939960B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】製造が容易なＮｉ−ＦＵＳＩ／ＳｉＯＮあるいはＨｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することを可能にする。
【解決手段】基板１中に互いに絶縁分離されたｐ型半導体領域２とｎ型半導体領域３を形成する工程と、ｐ型およびｎ型半導体領域上に第１および第２ゲート絶縁膜５，１５をそれぞれ形成する工程と、第１ゲート絶縁膜上にＮｉ／Ｓｉ＜３１／１２となる組成の第１ニッケルシリサイド６ｂを形成するとともに第２ゲート絶縁膜上にＮｉ／Ｓｉ≧３１／１２となる組成の第２ニッケルシリサイド１６を形成する工程と、第１ニッケルシリサイド中にアルミニウムを拡散させ、第１ニッケルシリサイドと第１ゲート絶縁膜との界面にアルミニウム６ａを偏析させる工程と、を備えている。
【選択図】図８

Description

本発明は、ＭＩＳＦＥＴを備える半導体装置およびその製造方法に関する。
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭIＳＦＥＴ(Metal-Insulator-Semiconductor Field Effect Transistor)、ＣＭＩＳＦＥＴ(Complementary MISFET)等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜との界面におけるキャリア空乏化による実効的絶縁膜容量の低下、不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘される。
従来のシリコンの代わりに金属材料をゲート電極に用いる、いわゆるメタルゲート技術がある。メタルゲート技術によれば、ゲート寄生抵抗の低減、キャリア空乏化の抑制、不純物のつきぬけ抑制が同時に達成され、ＭＩＳＦＥＴの性能が著しく向上する。
メタルゲート技術の一つに、シリコンからなるゲート電極の全てをＮｉなどでシリサイド化するフルシリサイドゲート電極技術（以下ＦＵＳＩ技術）がある。ＦＵＳＩ技術では、従来のシリコンゲートと同じ工程でトランジスタのソース・ドレイン領域などを製造した後にシリコンを全てシリサイド化してメタルゲートの機能を得る。このため、非常に実現性の高いメタルゲート技術であるとされている。
一方で、従来のゲート絶縁膜材料として用いられているＳｉＯ２は近年の薄膜化の要請に応えることが出来なくなると予測されている。そこで、ＳｉＯ２に窒素を添加して、比誘電率を向上させることで、漏れ電流を少なくした、ＳｉＯＮをゲート絶縁膜として用いる技術がある。これにより、より高性能なＣＭＩＳＦＥＴが実現する。さらに、ＳｉＯＮよりも比誘電率の高い、いわゆるＨｉｇｈ−ｋ材料からなるゲート絶縁膜の導入が検討されている。Ｈｉｇｈ−ｋゲート絶縁膜としては、ＨｆＯ２、ＨｆＳｉＯＮなどの材料の実用化が近いとされている。
ここで、将来のＣＭＩＳＦＥＴではＦＵＳＩ技術と、ＳｉＯＮあるいはＨｉｇｈ−ｋゲート絶縁膜技術の組合せが不可欠であり、この２つの技術を組み合わせることで将来の高速・低消費電力ＬＳＩを実現できる。
ニッケルを用いたＦＵＳＩ技術は最も実用化に近い（以下Ｎｉ−ＦＵＳＩ技術）。Ｎｉ−ＦＵＳＩ技術と、ＳｉＯＮ、あるいはＨｆＯ２やＨｆＳｉＯＮといった実用的なＨｉｇｈ−ｋゲート絶縁膜を組み合わせてＣＭＩＳを形成するとき、しきい値電圧Ｖｔｈを低く設定するため、Ｎｉ−ＦＵＳＩの仕事関数をｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタそれぞれに適正な値に調整する必要が生じる。最も一般的なのは、Ｎｉ−ＦＵＳＩの組成、Ｎｉ／Ｓｉ比を変調する手法である（組成変調Ｎｉ−ＦＵＳＩ技術、非特許文献１参照）。この手法では、ｎチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩをシリコンリッチに、ｐチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩをニッケルリッチに調整する。これによりＣＭＩＳのしきい値電圧Ｖｔｈの調整は容易になる。
しかし、組成変調Ｎｉ−ＦＵＳＩ技術の最大の課題は、ｎチャネルＭＩＳトランジスタに必要なシリコンリッチなＮｉＳｉ２の固相反応温度が６５０℃程度以上の高温工程を要するという点である。Ｎｉ−ＦＵＳＩ技術ではトランジスタのソース・ドレイン部分を形成後にニッケルシリサイドを形成するので、ソース・ドレインの電極シリサイド、あるいはチャネル内部の不純物プロファイルなどを劣化させることがない程度の低温工程でシリサイドを形成する必要がある。ここで、６５０℃はこの要件を満たさない。
ｎチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩを低温で形成する技術として、ニッケルとアルミニウムの混合膜とシリコンの固相反応を行うことにより、ニッケルシリサイドとゲート絶縁膜、この場合はＨｆＯ２との界面にアルミニウムを偏在化させ、ｎチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈの調整に適した低い仕事関数を実現した、Ｎｉ−Ａｌシリサイド化技術があった（非特許文献２参照）。この技術によればｎチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩを実用的に受容可能な低温工程で形成可能となる。しかし、Ｎｉ−Ａｌシリサイド化技術では、ｎチャネルＭＩＳトランジスタ上部のみＮｉ−Ａｌ合金を形成する必要があり、製造工程の複雑化が課題であった。
K.Takahashi et al., "Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices", 2004 IEDM, p.p.91-94 Y.H.Kim et al., "Systematic Study of Workfunction Engineering and Scavenging Effect Using NiSi Alloy FUSI Metal Gates with Advanced Gate Stacks", 2005 IEDM, p.p.657-660
上述したとおり、将来の高速・低消費電力半導体に必要な、Ｎｉ−ＦＵＳＩ／ＳｉＯＮあるいはＨｉｇｈ−ｋゲート絶縁膜構成を有するＣＭＩＳトランジスタのしきい値電圧Ｖｔｈの低減化を実現する上で、最も一般的な組成変調Ｎｉ−ＦＵＳＩ技術では工程温度が高いという課題があり、一方、Ｎｉ−Ａｌシリサイド化技術は工程の複雑化という課題があった。
本発明は、上記事情を考慮してなされたものであって、製造が容易なＮｉ−ＦＵＳＩ／ＳｉＯＮあるいはＨｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置の製造方法は、基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、前記ｐ型およびｎ型半導体領域上に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、前記第１ゲート絶縁膜上にＮｉ／Ｓｉ＜３１／１２となる組成の第１ニッケルシリサイドを形成するとともに前記第２ゲート絶縁膜上にＮｉ／Ｓｉ≧３１／１２となる組成の第２ニッケルシリサイドを形成する工程と、第１ニッケルシリサイド中にアルミニウムを拡散させ、前記第１ニッケルシリサイドと前記第１ゲート絶縁膜との界面に前記アルミニウムを偏析させる工程と、を備えたことを特徴とする。
また、本発明の第２の態様による半導体装置の製造方法は、基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、前記ｐ型およびｎ型半導体領域上に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、前記第１ゲート絶縁膜上に立方晶ＮｉＳｉ２、斜方晶ＮｉＳｉ、および斜方晶Ｎｉ２Ｓｉのいずれかからなる第１ニッケルシリサイドを形成するとともに前記第２ゲート絶縁膜上に六方晶Ｎｉ３１Ｓｉ１２および立方晶Ｎｉ３Ｓｉのいずれかからなる第２ニッケルシリサイドを形成する工程と、前記第１ニッケルシリサイド中にアルミニウムを拡散させ、前記第１ニッケルシリサイドと前記ゲート絶縁膜との界面に前記アルミを偏析させる工程と、を備えたことを特徴とする。
また、本発明の第３の態様による半導体装置は、基板と、前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域に離間して形成された第１ソース・ドレイン領域と、 前記第１ソース・ドレイン領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成されたＮｉ／Ｓｉ＜３１／１２となる組成の第１ニッケルシリサイドを有する第１ゲート電極と、前記第１ゲート絶縁膜と第１ゲート電極の界面に偏在化した第１アルミニウム層と、を有するｎチャネルＭＩＳトランジスタと、
前記基板上に前記ｐ型半導体領域とは絶縁分離して形成されたｎ型半導体領域と、前記ｎ型半導体領域に離間して形成された第２ソース・ドレイン領域と、前記第２ソース・ドレイン領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成されたＮｉ／Ｓｉ＜３１／１２となる組成の第２ニッケルシリサイドと、前記第２ニッケルシリサイド上に形成されたＮｉ／Ｓｉ≧３１／１２となる組成の第３ニッケルシリサイドと、の積層からなる第２ゲート電極と、を有するｐチャネルＭＩＳトランジスタと、を備えたことを特徴とする。
本発明によれば、製造が容易なＮｉ−ＦＵＳＩ／Ｈｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することができる。
以下に、本発明の実施形態について図面を参照しながら説明する。また、発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
なお、各実施形態においては、ＭＩＳトランジスタまたはＣＭＩＳトランジスタについて説明するが、本発明は、これらＭＩＳトランジスタが集積化したロジック回路等が混載されたシステムＬＳＩ等も本発明の範囲内である。
本発明の実施形態を説明する前に、本発明に至った経緯を説明する。
本発明の一実施形態に係るｎチャネルＭＩＳトランジスタにおいて、ゲート絶縁膜と、Ｎｉ−ＦＵＳＩ（フルシリサイドゲート電極）との界面に偏在化したアルミニウム層を有する構造をとる。これにより、ｎチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩの仕事関数はおよそ４．３ｅＶ程度の数値を示し、しきい値電圧Ｖｔｈを低く設計するのに適している。
このような構造は非特許文献２の方法でも報告されているものだが、本発明の一実施形態では違うプロセス手法によりこの構造を実現した。すなわち、本発明の一実施形態では、ニッケルシリサイドを形成した後に、ニッケルシリサイド上のアルミニウム薄膜からの固相拡散、あるいはアルミニウムイオン注入をした後の熱拡散などのプロセスによって界面へのアルミニウム偏在化を実現する。
加えて、本発明の一実施形態では、上記のアルミニウム偏在化構造の製造方法に最大の特徴がある。本発明者達は、ニッケルシリサイド中のアルミニウム固相拡散現象を丹念に調べた。そこで、アルミニウムの拡散現象が、母相となるニッケルシリサイドの組成に強く依存することを発見した。この性質を利用して、ｎチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩをアルミニウム拡散容易な組成に設定し、ｐチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩの少なくとも一部をアルミニウム拡散困難な組成に設定し、両トランジスタ上部にアルミニウムを一括堆積、あるいは一括イオン注入した後に熱処理を行うことで、ｎチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩとゲート絶縁膜との界面にのみ、仕事関数を変化させるに十分な量のアルミニウムを偏在化させ、しきい値電圧Ｖｔｈの低減化するのが本発明の一実施形態の製造方法の要点である。
まず、シリコン基板をゲート絶縁膜となるＨｆＳｉＯＮで被覆し、その上部をニッケルシリサイドＮｉ２Ｓｉで被覆し、その上部をアルミニウム薄膜で被覆し、４５０℃、３０分の熱処理を施した際の、Ｎｉ２Ｓｉ／ＨｆＳｉＯＮ積層構造を形成する。そして、Ｎｉ２Ｓｉ／ＨｆＳｉＯＮ積層構造の内部のアルミニウムおよびハフニウムの元素の深さ分布の計測結果を図１に示す。この実験では、Ｎｉ２Ｓｉ／ＨｆＳｉＯＮ界面およびＮｉ２Ｓｉにおけるアルミニウムの分布を正確に計測するために、Ｓｉ基板を物理的研磨によって薄膜化したのちに、基板の側から１次イオン、この場合にはＯ２＋イオンを照射し、試料をエッチングしながら元素分布評価を行った。すなわち裏面ＳＩＭＳ(Secondary ion mass spectrometry)を用いて分析した。この分析手法によって、アルミニウム濃度の低い側から高い側へ向けて分布計測をすることになるので、ＳＩＭＳ特有の試料奥方向への元素打ち込み現象に伴う真の元素分布からの乖離が生じにくくなり、より正確なアルミニウムの深さ分布が得られる。ここで、裏面ＳＩＭＳ分析の前に上部のアルミニウム層は溶液処理などによって除去してある。上記熱処理により、Ｎｉ２Ｓｉ内部に上方のアルミニウム層から多量のアルミニウムが固相拡散し、ＨｆＳｉＯＮに到達した部分で拡散が堰きとめられ、界面に偏在化している様子が分かる。ここで、今回用いたＨｆＳｉＯＮ絶縁膜中には、アルミニウムがほとんど拡散していない様子も分かる。ＨｆＳｉＯＮが非晶質の特徴を有するため、多結晶絶縁膜よりも高いアルミニウム拡散抑止能を持つためと考えられる。ニッケルシリサイドとして、Ｎｉ２Ｓｉの代わりにＮｉＳｉを用いた場合でも、Ｎｉ２Ｓｉとほぼ同様のアルミニウム拡散挙動が示されることがわかっている。
図２は、図１と同様の実験を、ニッケルシリサイドとして、Ｎｉ２Ｓｉの代わりにＮｉ３Ｓｉを用いて行った場合の、Ｎｉ３Ｓｉ／ＨｆＳｉＯＮ積層の内部のアルミニウムおよびハフニウムの元素深さ分布である。Ｎｉ２Ｓｉの場合同様、Ｎｉ３Ｓｉ内部に上方のアルミニウム層から多量のアルミニウムが拡散している。しかし、図１に示すＮｉ２Ｓｉの場合と比較すると、アルミニウムの堆積、熱処理条件がまったく同じであるにもかかわらず、ニッケルシリサイド中でのアルミニウム分布の深さ方向に対する低下率が大きく、ＨｆＳｉＯＮとの界面におけるアルミニウム濃度の差は、Ｎｉ３Ｓｉの場合の方が約２桁も低い。
このように、ニッケルシリサイド中のアルミニウムの拡散はシリサイドの組成に強く依存し、ニッケルリッチなシリサイドほど拡散が起きにくくなることが分かった。これらの性質差の結果、ニッケルリッチなシリサイドでは、このシリサイドと絶縁膜との界面にパイルアップするアルミニウムの量が相対的に著しく少なくなる。
上記のように、本発明者達は、独自の実験によりアルミニウム拡散に対するニッケルシリサイド母相の影響を明確にした。この現象は、ニッケルとアルミニウムの合金化のしやすさに起因したものと思われる。両金属には、ＮｉＡｌ３、Ｎｉ２Ａｌ３、ＮｉＡｌ、Ｎｉ３Ａｌなどの安定な合金相があるので、両元素が活性な状態で出会うとこれら合金相への化学変化が引き起こされる。ここで、アルミニウムをイオン注入、あるいは薄膜からの固相拡散によりニッケルシリサイド中に導入した際、母相であるニッケルシリサイド中にニッケルが多いほど、Ｎｉ−Ａｌ合金化反応はおきやすい。六方晶Ｎｉ３Ｓｉ、立方晶Ｎｉ３１Ｓｉ１２などのニッケルリッチなシリサイド相、あるいはＮｉとＳｉとの組成比（＝Ｎｉ／Ｓｉ）が３１／１２以上となる組成を持つニッケルシリサイド膜では、拡散中のアルミニウム元素がＮｉとの反応を起こしやすく、結果として拡散距離が小さくなる。一方、立方晶ＮｉＳｉ２、斜方晶ＮｉＳｉ、斜方晶Ｎｉ２Ｓｉなどのシリサイド相、あるいはＮｉ／Ｓｉ＜３１／１２なる組成を持つニッケルシリサイド膜では、拡散中のアルミニウム元素とＮｉとの反応はおきにくく、先述のＮｉリッチなシリサイドと比べてアルミニウムの拡散係数は大きい。
図３は、Ｎｉ２Ｓｉ／ＨｆＳｉＯＮ／ｐ型Ｓｉの積層構造からなるＭＩＳキャパシタのＣ−Ｖ（容量−電圧）特性と、このＭＩＳキャパシタのＮｉ２Ｓｉ上部にアルミニウムを堆積して４５０℃、３０分の熱処理を施した場合のＭＩＳキャパシタのＣ−Ｖ特性を比較したグラフである。前者の構造のＭＩＳキャパシタに対し後者のＭＩＳキャパシタは−０．５Ｖあまりフラットバンド電圧が負方向にシフトしている。これは、図１で確認された界面偏在化アルミニウム原子の役割に負うものと考えられる。
一方、図４は、Ｎｉ３Ｓｉ／ＨｆＳｉＯＮ／ｐ型Ｓｉの積層構造からなるＭＩＳキャパシタのＣ−Ｖ（容量−電圧）特性と、このＭＩＳキャパシタのＮｉ３Ｓｉ上部にアルミニウムを堆積して４５０℃、３０分の熱処理を施した場合のＭＩＳキャパシタのＣ−Ｖ特性を比較したグラフである。前者のＭＩＳキャパシタと後者ＭＩＳキャパシタのＣ−Ｖ特性はほぼ一致している。図２で確認されたように、Ｎｉ３ＳｉではＮｉ２Ｓｉの場合よりも界面に偏在化するアルミニウムの量が相対的に低いため、４５０℃、３０分という熱処理に対しては有意なフラットバンド電圧の変化を引き起こさなかったものと思われる。
アルミニウムの堆積後に４５０℃、３０分熱処理を施した場合のＭＩＳキャパシタのＣ−Ｖ特性から、Ｎｉ２Ｓｉの場合の仕事関数は約４．３ｅＶ程度、Ｎｉ３Ｓｉの場合は約４．８ｅＶ程度であることが分かる。これらの数値は、ＣＭＩＳのしきい値電圧Ｖｔｈの低減化に有効な仕事関数値である。
以上、実験結果をもって詳述したとおり、ニッケルシリサイドの組成を変化させることにより、アルミニウムの界面偏析量を制御できるようになる。本発明の一実施形態では、ｎチャネルＭＩＳトランジスタにアルミニウムを相対的に容易に拡散、侵入させうる組成のニッケルシリサイド、すなわちＮｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２などを配し、これに対して、ｐチャネルＭＩＳトランジスタにアルミニウムを相対的に容易に拡散および侵入させない組成のニッケルシリサイド、すなわちＮｉ３Ｓｉ、Ｎｉ３１Ｓｉ１２などを少なくともシリサイドゲート電極の上層に配し、両シリサイド上にアルミニウム薄膜層を一括形成、あるいは両シリサイドの表層にアルミニウムを一括イオン注入した後、最適化した条件の熱処理を一括で施す。これによりｎチャネルＭＩＳトランジスタはＮｉ２Ｓｉなどのニッケルシリサイドとゲート絶縁膜との界面に偏在化したアルミニウムの作用により仕事関数が４．３ｅＶ程度まで低下し、しきい値電圧Ｖｔｈの低減化が容易になる。これに対して、ｐチャネルＭＩＳトランジスタはアルミニウムがシリサイドとゲート絶縁膜との界面に多量に偏析しないためにゲート絶縁膜と接した領域のシリサイドそのものの仕事関数が利用でき、しきい値電圧Ｖｔｈの低減化が容易となる。
本発明の一実施形態の方法を非特許文献２の方法と比較したときの利点として、次の２点が挙げられる。
第１の利点は、本発明の一実施形態では、ニッケルシリサイド形成反応とアルミニウム偏在化の２つの工程を分離しているが故に、それぞれの工程の最適化を独立に行うことができ、プロセスウィンドウを広げることが可能となる点である。
従来の非特許文献２で行われているような手法では、ニッケルシリサイド形成反応とアルミニウム偏在化を同一の熱処理工程で一括して行う必要があり、両者は不可分である。このため、アルミニウムを適量偏在化させるために、ニッケルシリサイドの反応が過度に行われたり、ウェハ面内でのシリサイド化反応の均一性が損なわれたりすることが生じうる。また、ニッケルシリサイドの反応を最適化したときにはアルミニウムの偏在化が不十分で所望の低いしきい値電圧Ｖｔｈが得られなかったり、しきい値電圧Ｖｔｈの統計的ばらつきが生じたりするケースが起こりうる。
これに対し本発明の一実施形態の方法では、ニッケルシリサイド形成反応とアルミニウム偏在化のプロセスは互いに独立である。トランジスタサイズの依存性が生じないような、最適な熱処理温度、時間の設定の下にニッケルシリサイドを形成した後に、必要十分な量のアルミニウムをニッケルシリサイドとゲート絶縁膜との界面に偏析させる条件をもって、アルミニウム拡散工程を実施可能である。
第２の利点として、製造工程の簡略化を挙げることが出来る。本発明の一実施形態の手法では、ｎチャネルＭＩＳトランジスタ（以下、ｎＭＩＳともいう）はアルミニウムを拡散、侵入させやすい組成のＮｉ−ＦＵＳＩ、ｐチャネルＭＩＳトランジスタ（以下、ｐＭＩＳともいう）は少なくともその一部をアルミニウム拡散、侵入させにくい組成のＮｉ−ＦＵＳＩとする必要がある。その製造工程の概要（ゲート電極の部分のみ）を図５（ａ）乃至５（ｈ）に示す。まず、ｎＭＩＳおよびｐＭＩＳを形成すべき半導体基板（図示せず）上にゲート絶縁膜（図示せず）を形成し、これらのゲート絶縁膜上にゲート電極となる例えば多結晶シリコン層を形成する（図５（ａ））。続いて、この多結晶シリコン層上にＮｉ層を形成する（図５（ｂ））。その後、熱処理することにより、Ｎｉ層と多結晶Ｓｉ層を固相反応させ、Ｎｉ２Ｓｉ層に変える（図５（ｃ））。次に、ｎＭＩＳのＮｉ２Ｓｉ層上にのみハードマスクＨＭを形成し（図５（ｄ））、その後、全面にＮｉ層を形成する（図５（ｅ））。続いて、熱処理することにより、ｐＭＩＳのＮｉ２Ｓｉ層の上層をＮｉリッチなＮｉ３Ｓｉ層に変化させる（図５（ｆ））。このとき、ｎＭＩＳのＮｉ２Ｓｉ層はハードマスクＨＭが存在するため、変化しない。次に、ｎＭＩＳのハードマスクＨＭ、Ｎｉ層を除去し（図５（ｇ））、その後、全面にＡｌ層を堆積する（図５（ｇ））。熱処理することにより、ｎＭＩＳのＮｉ２Ｓｉ層とゲート絶縁膜との界面にＡｌを偏析させる（図５（ｈ））。この方法では、上記Ｎｉ−ＦＵＳＩ組成の作り分けに１回のハードマスクプロセス（図５（ｄ））を要するが、アルミニウムの拡散についてはニッケルシリサイド組成によるアルミ拡散挙動変化を利用したセルフアライン的な手法で行うためにハードマスクプロセスが必要ない。
これに対し、非特許文献２の内容から類推されるＣＭＩＳの製造方法の概要を図６（ａ）乃至６（ｈ）に示す。まず、ｎＭＩＳおよびｐＭＩＳを形成すべき半導体基板（図示せず）上にゲート絶縁膜（図示せず）を形成し、これらのゲート絶縁膜上にゲート電極となる例えば多結晶シリコン層を形成する（図６（ａ））。続いて、ｎＭＩＳの多結晶シリコン層上にのみハードマスクＨＭを形成する（図６（ｂ））。その後、全面にＮｉ層を形成し（図６（ｃ））、熱処理することによりｐＭＩＳ上のＮｉ層をＮｉ２Ｓｉ層に変化させる（図６（ｄ））。次に、ｎＭＩＳ上のハードマスクＨＭおよびＮｉ層を除去した後（図６（ｅ））、ｐＭＩＳのＮｉ２Ｓｉ層上のみにハードマスクＨＭを形成する（図６（ｆ））。続いて、Ｎｉ−Ａｌ層を全面に堆積し、熱処理することにより、ｎＭＩＳの多結晶シリコン層をニッケルシリサイドに変えるとともに、ニッケルシリサイドとゲート絶縁膜との界面にＡｌを偏析させる（図６（ｇ））。その後、ｐＭＩＳのＮｉ２Ｓｉ層上のハードマスクおよびＮｉ−Ａｌ層を除去する（図６（ｈ））。図６（ａ）乃至６（ｈ）からわかるように、非特許文献２から類推されるＣＭＩＳの製造方法は、ｐチャネルＭＩＳトランジスタに適した組成のＮｉ−ＦＵＳＩ形成のためのハードマスクプロセスと、ｎチャネルＭＩＳトランジスタにのみＮｉ−Ａｌ層を形成するためのハードマスクプロセスと、２回のハードマスクプロセスが必要となる。ハードマスクプロセスはリソグラフィー工程も含めて工程数を増大させるため望ましくない。
なお、本発明の一実施形態において、既存のＮｉ−ＦＵＳＩ組成変調技術を用いても構わない。ここでは、ｐチャネルＭＩＳトランジスタのＳｉ層をエッチバックする方法の製造方法の概要を図７（ａ）乃至７（ｇ）に示す。まず、ｎＭＩＳおよびｐＭＩＳを形成すべき半導体基板（図示せず）上にゲート絶縁膜（図示せず）を形成し、これらのゲート絶縁膜上にゲート電極となる例えば多結晶シリコン層を形成する（図７（ａ））。続いて、ｎＭＩＳの多結晶シリコン層上にのみハードマスクＨＭを形成する（図７（ｂ））。その後、ｐＭＩＳ上の多結晶シリコン層のみをエッチバックする（図７（ｃ））。次に、全面にＮｉ層を形成し（図７（ｄ））、熱処理することにより、ｎＭＩＳの多結晶シリコン層をＮｉ２Ｓｉ層に、ｐＭＩＳの多結晶シリコン層をＮｉ３Ｓｉ層に変化させる（図７（ｅ））。続いて、全面にＡｌ層を形成し（図７（ｆ））、熱処理することにより、ｎＭＩＳのＮｉ２Ｓｉ層とゲート絶縁膜との界面にＡｌを偏析させる（図７（ｇ））。この場合には、非特許文献２から類推される方法よりもハードマスクプロセスが２回から１回に減少するためプロセスが簡略化する。さらにＮｉシイサイド工程とアルミニウム拡散工程を独立に制御できるため、プロセス設計の自由度向上が図られる。
（第１実施形態）
次に、本発明の第１実施形態による半導体装置を説明する。本実施形態の半導体装置は、ＣＭＩＳＦＥＴであって、そのゲート長方向の断面を図８に示す。
図８に示すようにシリコン基板１中に、ｐ型ウェル領域２と、ｎ型ウェル領域３とが形成され、これらウェル領域２，３はＳｉＯ２などからなる素子分離層４によって電気的に絶縁されている。ｐ型ウェル領域２にはｎチャネルＭＩＳトランジスタが形成され、ｎ型ウェル領域３にはｐチャネルＭＩＳトランジスタが形成されている。
ｎチャネルＭＩＳトランジスタは、ｐ型ウェル領域２上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６と、ゲート電極６の側部に形成された絶縁体からなるゲート側壁８と、ゲート電極６の両側のｐ型ウェル領域２に形成されたｎ型エクステンション層９と、ゲート側壁８の両側のｐ型ウェル領域２に形成されたｎ型拡散層１０と、ｎ型拡散層１０上に形成されたＮｉＳｉからなるＮｉシリサイド層１２とを備えている。ゲート電極６は、ゲート絶縁膜５上に形成されたアルミニウム層６ａと、アルミニウム層６ａ上に形成されたシリサイド層６ｂとの積層構造を有している。ｎ型拡散層１０は、ｎ型エクステンション層９よりもｐ型ウェル領域２との接合深さが深くなるように構成され、ｎ型拡散層１０およびｎ型エクステンション層９がｎチャネルＭＩＳトランジスタのソース・ドレイン領域となる。ここで、ソース・ドレイン領域は、半導体が高濃度にドーピングされた領域であっても良いし、あるいは金属シリサイドであってもよい。または金属シリサイドとその接合面に不純物元素が偏析した構造であってもかまわない。
ｐチャネルＭＩＳトランジスタは、ｎ型ウェル領域３上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたシリサイドからなるゲート電極１６と、ゲート電極１６の側部に形成された絶縁体からなるゲート側壁１８と、ゲート電極１６の両側のｎ型ウェル領域３に形成されたｐ型エクステンション層１９と、ゲート側壁１８の両側のｎ型ウェル領域３に形成されたｐ型拡散層２０と、ｐ型拡散層２０上に形成されたＮｉＳｉからなるＮｉシリサイド層２２とを備えている。ｐ型拡散層２０は、ｐ型エクステンション層１９よりもｎ型ウェル領域３との接合深さが深くなるように構成され、ｐ型拡散層２０およびｐ型エクステンション層１９がｐ型ＭＩＳトランジスタのソース・ドレイン領域となる。ｎチャネルＭＩＳトランジスタおよびｐチャネルＭＩＳトランジスタは層間絶縁膜２４によって覆われている。
ゲート電極６のアルミニウム層６ａの膜厚は１モノレイヤー以上である。この場合、ニッケルシリサイドの仕事関数ではなく、アルミニウムの仕事関数によってＭＩＳトランジスタのしきい値電圧Ｖｔｈが決定される。ゲート電極６のシリサイド層６ｂはＮｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２などからなっている。一方、ゲート電極１６は、ゲート電極Ｎｉ３Ｓｉ、Ｎｉ３１Ｓｉ１２などからなっている。なお、図８では、ゲート電極１６の全てがＮｉ３Ｓｉであるが、ゲート電極１６の最上部のみＮｉ３Ｓｉの結晶相が層状に形成されていれば、アルミニウムの拡散抑制につながる。
（製造方法）
次に、本実施形態の半導体装置の製造方法を、図９乃至図１５を参照して説明する。
まず、図９に示すように、シリコン基板１に素子分離層４を形成した後、イオン注入によりｐ型ウェル領域２、ｎ型ウェル領域３を形成する。素子分離４は、局所酸化法や、ＳＴＩ(shallow trench isolation)法で形成することもできるし、メサ型でも構わない。
次に、シリコン基板１の表面にゲート絶縁膜としてＨｆＳｉＯＮ膜５、１５をＭＯＣＶＤ(metal organic chemical vapor deposition）により形成する。高誘電率材料からなる絶縁膜を形成する場合には、ＭＯＣＶＤの他にＡＬＤ(atomic layer deposition)法などの他の成膜方法を用いてもよい。ここで、ゲート絶縁膜材料としては、ＨｆＳｉＯＮからなるシリコン酸化膜以外に、例えばＳｉＯＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等の高誘電体を用いても良い。但し、それぞれの材料においてシリコン酸化物に金属イオンを混ぜた材料であるシリケートも有効であるし、ＬａＡｌ酸化物のような、それらの材料を組み合わせたものでもよい。各世代のトランジスタ及びその製造工程で必要な耐熱性を有する材料を適宜選択して用いればよい。
本発明の一実施形態の効果を最大限有効に発揮させるために、これらゲート絶縁膜の生成エネルギーの絶対値がアルミニウムの酸化物より大きいことが望ましい。この条件を満たすゲート絶縁膜であれば、この後の工程で界面に偏析したアルミニウムに起因した還元反応が進行する可能性は著しく低くなり、還元反応に伴うゲート漏れ電流などのデバイス特性劣化がおきにくくなる結果、アルミニウムの仕事関数機能がより効果的に得られるためである。この観点からは、Ｓｉ、Ｔａなどからなる絶縁材料よりも、Ｈｆ、Ｚｒ、Ｔｉ、Ｌａなどを用いた高誘電体材料を用いることが望ましい。
さらに、ＬＳＩ製造工程を通して非晶質状態を維持するＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＡｌＯＮ、ＨｆＡｌＯ、ＨｆＯＮ、ＬａＡｌＯ、ＬａＨｆＯなどの材料が最も望ましい。後の工程でアルミニウムをニッケルシリサイドとの界面に偏析させる際、アルミニウムをゲート絶縁膜に浸透させにくい性質を有しているためである。ゲート絶縁膜へのアルミニウムの浸透は、ゲート絶縁膜のリーク電流の増加、長期信頼性の劣化などの性能劣化につながる。
その後、減圧ＣＶＤにより、ゲート電極として用いる多結晶シリコン層を５０ｎｍ及びその上部に膜厚が５０ｎｍのＳｉＮキャップ層（図示せず）を堆積する。リソグラフィー技術を用いてパターニングを行い、異方性エッチングによりゲート電極の形状の加工を行い、多結晶シリコン層１００、１０１を形成する。その後、リンとボロンのイオン注入によりｎ型及びｐ型ＭＩＳトランジスタの高不純物濃度の浅いエクステンション層９，１９を形成する。エクステンション層９，１９の形成には、選択エピタキシャル成長法を用い、短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁８、１８を形成する。エクステンション層９，１９の形成よりも大きな加速電圧によりリン及びボロンのイオン注入を行い、高温熱処理することによって、深い拡散層１０，２０を形成する。その後、Ｎｉを８ｎｍスパッタ成膜し、その後４００℃の熱処理を行うことで、ソース・ドレイン領域１０，２０の上部にＮｉＳｉコンタクト層１２，２２を形成する。それ以外の領域の未反応のＮｉをＨ２ＳＯ４溶液で選択エッチングすることでＮｉＳｉがソース・ドレイン領域１０，２０にのみ選択的に形成する。この一連の工程を通して、多結晶シリコン層１００、１０１には、その上部のＳｉＮキャップ層の作用によってリン、ボロンなどの不純物元素は導入されない。これは、この後の工程でニッケルシリサイド化反応を推進する際に、反応の均一性を確保する上で重要なことである。
その後、ゲート電極上のＳｉＮからなるキャップ層を除去し、減圧ＣＶＤにより層間絶縁膜２４となるシリコン酸化膜を堆積し、ＣＭＰ(chemical mechanical planarization)によりゲート電極の上端を露出させることにより、図９に示す構造を得る。
次に、図１０に示すように、スパッタ法などによりニッケル層１０２を５０ｎｍ成膜する。その後、５００℃の低温熱処理を行うことで、ニッケル層１０２と多結晶シリコン層１００、１０１との界面領域からシリサイドが形成され、同じ膜厚のＮｉ２Ｓｉ相のゲート電極６ｂ、２６が両導電型のトランジスタに対して形成される（図１１参照）。この際、Ｎｉの膜厚を３０ｎｍ程度にすることでＮｉ−Ｓｉ量比を制御すると、ＮｉＳｉ結晶相が形成できる。ＮｉＳｉ結晶相の比抵抗は１０μΩｃｍ程度で、Ｎｉ２Ｓｉ結晶相の２４μΩｃｍよりも低く、ゲートの寄生抵抗を低くすることができ、トランジスタ動作速度の向上に寄与する。
ここで、シリサイド形成のための熱処理は２段階に分けて行い、その間に未反応のＮｉを除去するウェットエッチング工程を行う方が好ましい。そうすることで、ゲート側壁上などの余剰のＮｉがゲート電極部に流入することを防ぎ、かつゲート長の異なるトランジスタを同時に、同一のＮｉ−Ｓｉ組成のシリサイドが形成できる。その結果、しきい値電圧のばらつきを抑制することができる。その場合の熱処理としては、第一段階目として３００℃以上４５０℃以下の温度で１分間の熱処理条件が好ましい。５００℃以上で行なうと上述の様に余剰なＮｉの流入が生じる。また、２段階目の熱処理は４００℃以上６００℃以下の温度範囲である必要がある。仮に、６００℃よりも高温で行うと、Ｎｉシリサイド膜の凝集に伴うゲート電極の断線によりゲート電極部の電気抵抗の増大、ひいては不良なトランジスタ動作を招いてしまう。
次に、図１２に示すように、通常のリソグラフィー技術を利用してｎチャネルＭＩＳトランジスタ上部領域のみにＳｉＮなどからなるハードマスク層８０を形成し、上部にニッケル層７０、この場合は膜厚６０ｎｍのニッケルをスパッタリングによって形成した。
ここで、ニッケル層の下部に厚さ５ｎｍ〜１０ｎｍ程度のチタン、ジルコニウム、またはハフニウムからなる金属薄膜を形成しても良い。これらの金属は、Ｓｉに比べて絶対値が大きな酸化物生成エネルギーを有するので、Ｎｉ２Ｓｉ層表面のニッケルあるいはシリコンの酸化物を容易に還元することができる（図１３）。これにより、この後に実施するニッケルとニッケルシリサイドとの固相反応をスムーズに生じさせることが可能になる。
引き続いて、図１２に示す構造に対し５００℃、１分程度の熱処理を施した。これにより、ｐチャネルＭＩＳトランジスタのゲート電極を構成するニッケルシリサイド２６（本実施形態の場合はＮｉ２Ｓｉ）を、よりニッケルリッチなシリサイド（本実施形態の場合にはＮｉ３Ｓｉ）１６へと相転移させた。その後、未反応Ｎｉ層の除去、ハードマスク８０の除去などの製造工程を経て、図１４に示す構造を実現した。
次に、図１４に示す構造の全面にアルミニウム層（本実施形態の場合では厚さ３０ｎｍのアルミニウム層）１０３をスパッタ法により形成し、図１５に示す構造を得る。ここで、アルミニウム層１０３の膜厚は、３ｎｍ以上、５０ｎｍ以下が良い。アルミニウムは極めて酸化しやすい特徴を有するので、その堆積後の放置状態、あるいは熱処理の雰囲気内部の酸素濃度によってはその全てが酸化されてニッケルシリサイドへの有効な拡散がほとんど起きなくなることが危惧される。ここで、アルミニウムの膜厚を３ｎｍ以上に設定することで、たとえアルミニウムが酸化されたとしても、表面に酸素拡散バリア性の高いアルミニウム酸化物が形成されて１ｎｍ〜２ｎｍ程度の金属アルミニウム層が残存する。この程度のアルミ膜の量であればゲート絶縁膜とニッケルシリサイドに偏析したときに十分しきい値電圧を低くできる。一方、あまりに厚いアルミニウムだと、ニッケルシリサイドとの間で合金化反応が生じ、比抵抗の増加に伴う寄生抵抗の増加などによってトランジスタの性能が劣化するので、膜厚は５０ｎｍ以下にすることが望ましい。
続いて、４５０℃、３０分程度の熱処理を施すことによって、ｎチャネルＭＩＳトランジスタ上部のアルミニウム層からニッケルシリサイド層に向けてアルミニウム原子を拡散させ、ゲート絶縁膜５との界面に偏在化させ、アルミニウム層６ａを形成する（図８参照）。その後、未反応のアルミニウム薄膜１０３を、硫酸と過酸化水素水の混合液、あるいは塩酸、燐酸、または酢酸の水溶液などで除去することにより、図８に示す本実施形態の半導体装置を得た。ここで、熱処理温度は４００℃〜６００℃の範囲で行うことが望ましい。４００℃以上の温度でないとアルミニウムの有効な拡散が生じず、ｎチャネルＭＩＳトランジスタのしきい値電圧を低減させることができない。一方、６００℃よりも高い温度になると、絶縁膜との界面に偏析したアルミニウムの一部がゲート絶縁膜を還元、あるいはゲート絶縁膜中に熱拡散することにより、絶縁膜の性能を著しく劣化させる可能性が生じる。熱処理時間については、必要十分なアルミニウム偏析層形成のために適宜設定される。
なお、本実施形態においては、アルミニウム層１０３を堆積し、熱処理することにより、Ｎｉシリサイド層６ｂにアルミニウムを拡散させていたが、アルミニウム層を堆積する代わりに、アルミニウムをＮｉシリサイド層６ｂにイオン注入し、熱処理により拡散させるようにしてもよい。先に述べたアルミニウム膜の堆積法では、アルミニウム界面偏析のための熱処理の後、余剰なアルミニウム膜を剥離する工程が不可欠であった。これに対し、アルミニウムイオン注入では余剰なアルミニウムの剥離工程は必要なく、工程数の低減化が図れる。ただしこの場合には、イオン注入特有のエネルギーストラグリングによって、ゲート絶縁膜に対しアルミニウムが注入されないような工夫が必要である。これは、ゲート絶縁膜が損傷を受けて漏れ電流が増大し、トランジスタの性能が著しく劣化するためである。これを回避するためには、注入イオンの加速エネルギーを低く設定する必要があるが、これはイオン注入時の注入電流を下げることに相当し、結局プロセス時間の増加というデメリットにつながる。したがって、アルミニウム堆積法で行うことがより望ましい。
本実施形態の構造では、ｎチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩはＮｉ２Ｓｉで構成され、その仕事関数は約４．７ｅＶであるため、ｎチャネルＭＩＳトランジスタのＶｔｈを低く設定するには不適切である。しかしながら、界面に偏在化したアルミニウムの効果によって、本実施形態のｎチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩの実効的な仕事関数は４．３ｅＶまで低下した（図１、３参照）。これによりｎチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈを低く設定可能となる。
ここで、Ｎｉ２Ｓｉとゲート絶縁膜ＨｆＳｉＯＮの界面には、１原子層（モノレイヤーともいう）のアルミニウムが面内方向に連続的に形成されていればその仕事関数が発現し、ｎチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈは低減化する。しかし仮に、面内方向にアルミニウムの原子層の途切れた部分が発生するとその部分の仕事関数はＮｉ２Ｓｉの物性で決まってしまう。結果として、トランジスタごとにしきい値電圧Ｖｔｈが変化し、特性ばらつきが起きてしまう可能性がある。従って、本実施形態の界面アルミニウムの厚さとしては、原理的には１原子層あればよいが、不完全なプロセスなどによる特性ばらつきのことを考慮すると３原子層以上あることが望ましい。アルミニウム層は３原子層よりも厚い分にはしきい値電圧Ｖｔｈを下げる効果になんら影響は無いが、余剰のアルミニウムを界面に偏在化させることは無駄である。
また、本実施形態の構造では、ｐチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩはニッケルリッチなＮｉ３Ｓｉ組成へと相転移している。これにより、界面の実効仕事関数は４．８ｅＶ程度となり、ｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈの低減化が容易となる。上記熱処理条件では、Ｎｉ３Ｓｉとゲート絶縁膜との界面に仕事関数を変調するのに十分な量のアルミニウムの偏在化は生じない。原理的に考えると、ｐチャネルＭＩＳトランジスタのＮｉ−ＦＵＳＩ／ゲート絶縁膜ＨｆＳｉＯＮ界面に偏析しているアルミニウムの量は、１原子層よりも少ない（０原子層を含む）ことが要件となる。さもないと、Ｎｉ３Ｓｉの高い仕事関数がアルミニウムの仕事関数によって変調され、ｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈを低くすることができなくなるためである。アルミニウム層は、より望ましくは０．１原子層よりも少ないことがよい。この程度の厚さのアルミニウムであれば、Ｎｉ３Ｓｉの仕事関数をほとんど変調しないので、ｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈを確実に低い値にできる。最も望ましくはまったくアルミニウムが存在しないことがよい。ただし、図２で示したとおり、Ｎｉ３Ｓｉであってもある程度のアルミニウム拡散は生じるので、仮にアルミニウムが界面に到達するならば、その量は１原子層よりも少なくすることが必須である。
以上説明したように、本実施形態によれば、製造が容易なＮｉ−ＦＵＳＩ／ゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することができる。
（変形例）
本実施形態の変形例によるＣＭＩＳＦＥＴのゲート長方向の断面を図１６に示す。図８に示す本実施形態と異なるのはｐチャネルＭＩＳトランジスタのゲート電極がＮｉ２Ｓｉシリサイド２６とニッケルリッチなシリサイド１６（例えばＮｉ３Ｓｉ）の積層構造で構成される点である。
図１６に示す構造は、本実施形態の半導体装置の図１２に示す製造工程で、ニッケル層７０の膜厚を２０ｎｍ程度に設定し、後の工程は全て本実施形態の半導体装置の製造工程と同様にして行うことで得られる。この変形例ではＮｉ２Ｓｉを全てＮｉ３Ｓｉに変換するのに十分なニッケルが供給できず、上層のみがニッケルリッチなＮｉ３Ｓｉへと相転移する。この場合は、約３０ｎｍ程度のＮｉ３Ｓｉ層１６が形成される。
この変形例におけるＮｉ３Ｓｉ層１６はその後工程であるアルミニウム薄膜堆積、熱拡散工程においてアルミニウムの拡散を、Ｎｉ２Ｓｉと相対的に減速させる作用を示す。これにより、図１６に示す本変形例を得ることができる。
この変形例では、ｐチャネルＭＩＳトランジスタのゲート電極の一部をＮｉ２Ｓｉなどのニッケルシリサイドにすることで、ゲート電極の抵抗を低くすることができる。ＮｉＳｉ、Ｎｉ２Ｓｉの比抵抗は１０μΩｃｍ〜２５μΩｃｍ程度であるのに対し、Ｎｉ３Ｓｉの比抵抗は８２μΩｃｍ程度と高いので、本変形例によってゲート電極の寄生抵抗を低減することが可能となる。
また、Ｎｉ３Ｓｉは形成時に大きな体積膨張を伴うので、場合によってはトランジスタの形状そのものの破壊につながる恐れがある。本変形例のようにアルミニウム拡散を抑止する目的のニッケルリッチなシリサイドを最小限に薄く設計することで上記の問題を回避することが可能となり、破壊することなく確実なＬＳＩ製造が実現する。
ここで、本変形例ではＮｉ３Ｓｉは薄いほど寄生抵抗減、トランジスタ破壊可能性低下の効果が得られるが、アルミニウムの拡散を減速し、Ｎｉ２Ｓｉ／ゲート絶縁膜界面の仕事関数を変調しないようにするためには、Ｎｉ３Ｓｉの膜厚は１０ｎｍ以上は必要と考えられる。確実にアルミニウムの拡散を抑止する目的からは、Ｎｉ３Ｓｉをさらに厚く設計することも可能である。
本変形例も第１実施形態と同様に、製造が容易なＮｉ−ＦＵＳＩ／Ｈｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することができる。
（第２実施形態）
本発明の第２実施形態による半導体装置の製造方法を説明する。本実施形態の製造方法に製造される半導体装置は、ＣＭＩＳＦＥＴであって、図８に示した第１実施形態のＣＭＩＳＦＥＴとほぼ同一である。
まず、第１実施形態の同様の製造工程を用いて、図９に示す構造と同じものを得る。
その後、通常のフォトリソグラフィープロセスを用いて、ｎチャネルＭＩＳトランジスタ上部にハードマスク領域を設け（図示せず）、標準的なアルカリ溶液などを用いたウェットエッチング、あるいは標準的なドライエッチングにより、ｐチャネルＭＩＳトランジスタ上部のシリコン層のみを薄膜化し、図１７に示す構造を得る。ここでは、もともとの多結晶シリコン層１０１の厚さ５０ｎｍのうち２５ｎｍをエッチングし、２５ｎｍの多結晶シリコン層１０１を残した。
引き続き、図１７に示す構造の全面にＮｉ層１０２を、この場合には層厚５０ｎｍ堆積し、図１８に示す構造を得た。さらに、図１８に示す構造を熱処理することによってＮｉ層１０２とシリコン層１００、１０１の固相反応を生じさせる。ここでは一例として５００℃、３０秒、の熱処理を行った。このような膜厚比条件下では、ｎチャネルＭＩＳトランジスタ上部にはＮｉ２Ｓｉ層６ｂが形成され、ｐチャネルＭＩＳトランジスタ上部にはＮｉ３Ｓｉ層１６が形成される。これに引き続いて硫酸と過酸化水素水の混合溶液によって未反応のＮｉ薄膜を除去することによって、図１９に示す構造を得た。
図１９に示す構造の全面にアルミニウム層１０３を堆積し、図２０に示す構造を得た。ここでは一例としてスパッタリング法によって３０ｎｍのアルミニウム薄膜１０３を均一に堆積した。この後、４５０℃、３０分の熱処理を施すことによってアルミニウム層１０３からＮｉシリサイド層６ｂに向けてアルミニウムの拡散を起こし、ゲート絶縁膜５との界面にアルミニウムを偏析させ、アルミニウム層６ａを形成する。この熱処理の際、シリサイド層１６はＮｉ３Ｓｉ層なのでアルミニウムの拡散は著しく減速される。引き続き、硫酸と過酸化水素水の混合溶液などによりウェハ上の余剰なアルミニウムをエッチングする。この際、ニッケルシリサイド層６ｂ、１６はエッチングされない。このようにして、図８に示す構造を実現することができた。本実施形態においても、第１実施形態で説明したと同様に、１アルミニウム層６ａは１原子層以上の層厚を有するが、シリサイド層１６とゲート絶縁膜５との間には、Ｎｉ３Ｓｉの仕事関数を変調しない１原子層未満（０原子層を含む）のアルミニウム層が偏析する可能性がある。
なお、本実施形態においては、アルミニウム層１０３を堆積し、熱処理することにより、Ｎｉシリサイド層６ｂにアルミニウムを拡散させていたが、アルミニウム層を堆積する代わりに、アルミニウムをイオン注入し、熱処理により拡散させるようにしてもよい。
本実施形態の製造方法においては、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのゲート電極を構成するニッケルシリサイドの組成作り分けを行ったうえで、ウェハ全面にアルミニウムを堆積、熱拡散させることで、ｎチャネルＭＩＳトランジスタのゲート絶縁膜とゲート電極との界面にのみ、仕事関数を変調させるのに十分な量のアルミニウムを偏在化する。これにより、ニッケルシリサイドの形成プロセスとアルミニウム偏在化プロセスを完全に独立して実施することが可能なので、プロセスの余裕が生じ、高性能なＬＳＩ製造が容易化する。また、ＮｉリッチなＮｉシリサイド中をＡｌが拡散しづらいという本発明者達の知見を用いて、ハードマスクプロセスを用いることなくｎチャネルＭＩＳトランジスタにのみアルミニウム偏在化を実現できる。
以上説明したように、本実施形態によれば、製造が容易なＮｉ−ＦＵＳＩ／Ｈｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することができる。
（変形例）
次に、第２実施形態の変形例による製造方法を、図２１乃至図２５を参照して説明する。
まず、第１実施形態の図９に示す製造工程において、ゲート電極を層厚が５０ｎｍの多結晶シリコン層１００，１０１と、層厚が１５ｎｍのシリコンゲルマニウム層１０４との積層構造から形成する（図２１）。シリコンゲルマニウム層１０４の存在により、図２１に示す構造を得るための酸化膜エッチバック工程において、シリコン層１００，１０４の高さ、側壁酸化膜８，１８の高さなどを均一に制御して残すことが可能となる。
その後、標準的なアルカリ溶液によるウェットエッチング、ドライエッチングなどにより、シリコンゲルマニウム層１０４を選択的に除去し、多結晶シリコン層１００，１０１の表面を露出させ、図２２に示す構造を得る。
引き続いて、通常のハードマスクプロセスを用いて、ｐチャネルＭＩＳトランジスタ上部の多結晶シリコン層１０１を薄膜化する。ここでは、層厚２５ｎｍまでの薄膜化を行った。これにより図２３に示す構造を得る。
続いて、図２３に示す構造の全面にＮｉ層１０２を、この場合には５０ｎｍ堆積し、図２４に示す構造を得た。さらに、図２４に示す構造を熱処理することによってＮｉ層１０２とシリコン層の固相反応を生じさせる。ここでは一例として５００℃、３０秒の熱処理を行った。このような膜厚比条件下では、ｎチャネルＭＩＳトランジスタ上部にはＮｉ２Ｓｉ層６ｂが形成され、ｐチャネルＭＩＳトランジスタ上部にはＮｉ３Ｓｉ層１６が形成される。これに引き続いて硫酸と過酸化水素水の混合溶液によって未反応のＮｉ薄膜を除去することによって、図２５に示す構造を得た。
図２５に示す構造の全面にアルミニウムを、注入量１×１０１６ｃｍ−２、加速エネルギー５ｋｅＶでイオン注入する。この後、５００℃、３０分の熱処理を施すことによってアルミニウムの拡散を起こし、ゲート絶縁膜５との界面にアルミニウムを偏析させアルミニウム層６ａを形成する。この熱処理の際、シリサイド１６はＮｉ３Ｓｉなのでアルミニウムの拡散は著しく減速される。このようにして、図８に示す構造を実現することができる。
アルミニウムの注入量は、１モノレイヤー以上の偏析層６ａを形成するために１×１０１５ｃｍ−２以上である必要がある。また、加速エネルギーは、注入されたアルミニウムがゲート絶縁膜５にまで到達しないように、ニッケルシリサイド中でのイオンの投影飛程がニッケルシリサイドの膜厚の２／３以下になるように選択することが望ましい。
アルミニウムを拡散させるための熱処理条件は、４００℃以上、６００℃以下で行うことが望ましい。４００℃以上の温度でないとアルミニウムの有効な拡散が生じず、ｎチャネルＭＩＳトランジスタのしきい値電圧を低減させることができない。一方、６００℃よりも高い温度になると、絶縁膜との界面に偏析したアルミニウムの一部がゲート絶縁膜を還元、あるいはゲート絶縁膜中に熱拡散することで、絶縁膜の性能を著しく劣化させる可能性が生じる。
本変形例の方法では、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのゲート電極を構成するニッケルシリサイドの組成作り分けを効率的に行うために、ＳｉＧｅ／Ｓｉの積層構造を利用する。これにより、シリサイド形成前のシリコン層の厚みを精度よく制御することが可能となるために、ｎ、ｐチャネルＭＩＳトランジスタ領域に応じたシリサイド作り分けが容易化する。
ニッケルシリサイドの形成プロセスとアルミニウム偏在化プロセスの独立化に伴う、プロセスマージンの増大、またＮｉリッチなＮｉシリサイド中をアルミニウムが拡散しづらいという本発明者達の知見に基づく、ハードマスクプロセスの省略などの利益は、第２実施形態とまったく同様に享受できる。
以上説明したように、本発明の各実施形態によれば、製造が容易なＮｉ−ＦＵＳＩ／ゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することができる。
以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に
記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階では
その要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に
開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
Ｎｉ２Ｓｉ中のアルミニウム拡散挙動を調べたＳＩＭＳ実験結果を示す図。 Ｎｉ３Ｓｉ中のアルミニウム拡散挙動を調べたＳＩＭＳ実験結果を示す図。 Ｎｉ２Ｓｉ中のアルミニウム拡散処理有無による、Ｎｉ２Ｓｉ／ＨｆＳｉＯＮ／ｐ型Ｓｉキャパシタの容量−電圧特性の変化を示す図。 Ｎｉ３Ｓｉ中のアルミニウム拡散処理有無による、Ｎｉ３Ｓｉ／ＨｆＳｉＯＮ／ｐ型Ｓｉキャパシタの容量−電圧特性の変化を示す図。 本発明の一実施形態の製造方法によるニッケルシリサイドゲート電極形成工程を示す模式図。 従来の製造方法によるニッケルシリサイドゲート電極の形成工程を示す模式図。 本発明の一実施形態によるニッケルシリサイドゲート電極形成工程を示す模式図。 本発明の第１実施形態によるＣＭＩＳＦＥＴの断面図。 第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第１実施形態に用いる金属元素の酸化物生成エネルギーを示す図。 第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第１実施形態の変形例によるＣＭＩＳＦＥＴの断面図。 本発明の第２実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第２実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第２実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第２実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第２実施形態の変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第２実施形態の変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第２実施形態の変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第２実施形態の変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。 第２実施形態の変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。
符号の説明
１ シリコン基板
２ ｐ型ウェル領域
３ ｎ型ウェル領域
４ 素子分離層
５、１５ ＨｆＳｉＯＮ膜（ゲート絶縁層）
６ ゲート電極
６ａ 界面アルミニウム層
６ｂ Ｎｉシリサイド層（Ｎｉ２Ｓｉ層）
８、１８ ゲート側壁
９ エクステンション層
１０ 拡散層
１２ Ｎｉシリサイド層（ＮｉＳｉ層）
１６ Ｎｉシリサイド層（Ｎｉ３Ｓｉ層）
１９ エクステンション層
２０ 拡散層
２２ Ｎｉシリサイド層（ＮｉＳｉ層）
２４ 層間絶縁膜
２６ Ｎｉシリサイド層（Ｎｉ２Ｓｉ層）
７０ ニッケル層
８０ ハードマスク
１００、１０１ シリコン層
１０２ ニッケル層
１０３ アルミニウム層
１０４ シリコンゲルマニウム層

Claims (13)

  1. 基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、
    前記ｐ型およびｎ型半導体領域上に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、
    前記第１ゲート絶縁膜上にＮｉ／Ｓｉ＜３１／１２となる組成の第１ニッケルシリサイドを形成するとともに前記第２ゲート絶縁膜上にＮｉ／Ｓｉ≧３１／１２となる組成の第２ニッケルシリサイドを形成する工程と、
    第１ニッケルシリサイド中にアルミニウムを拡散させ、前記第１ニッケルシリサイドと前記第１ゲート絶縁膜との界面に前記アルミニウムを偏析させる工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、
    前記ｐ型およびｎ型半導体領域上に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、
    前記第１ゲート絶縁膜上に立方晶ＮｉＳｉ２、斜方晶ＮｉＳｉ、および斜方晶Ｎｉ２Ｓｉのいずれかからなる第１ニッケルシリサイドを形成するとともに前記第２ゲート絶縁膜上に六方晶Ｎｉ３１Ｓｉ１２および立方晶Ｎｉ３Ｓｉのいずれかからなる第２ニッケルシリサイドを形成する工程と、
    第１ニッケルシリサイド中にアルミニウムを拡散させ、前記第１ニッケルシリサイドと前記第１ゲート絶縁膜との界面に前記アルミニウムを偏析させる工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  3. 前記第１および第２ニッケルシリサイドを形成する工程は、
    前記第１および第２ゲート絶縁膜上に第１および第２シリコン層をそれぞれ形成する工程と、
    前記第２シリコン層を薄膜化して第３シリコン層とする工程と、
    前記第１シリコン層および前記第３シリコン層の上部に同じ膜厚のニッケル層を形成する工程と、
    熱処理することにより前記第１シリコン層および前記第３シリコン層と、前記ニッケル層とを固相反応させる工程と、
    を備えたことを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記第１および第２ニッケルシリサイドを形成する工程は、
    前記第１および第２ゲート絶縁層上に第１および第２シリコン層をそれぞれ形成する工程と、
    前記第１および第２シリコン層上に第１および第２シリコンゲルマニウム化合物層をそれぞれ形成する工程と、
    前記第第１および第２シリコンゲルマニウム化合物層を選択的に除去する工程と、
    前記第２シリコン層を薄膜化して第３シリコン層とする工程と、
    前記第１シリコン層と、前記第３シリコン層の上部に同じ膜厚のニッケル層を形成する工程と、
    熱処理することにより前記第１シリコン層および前記第３シリコン層と、前記ニッケル層とを固相反応させる工程と、
    を備えたことを特徴とする請求項１または２記載の半導体装置の製造方法。
  5. 前記第１および第２ニッケルシリサイドを形成する工程は、
    前記第１および第２ゲート絶縁膜上に第１および第２シリコン層をそれぞれ形成する工程と、
    前記第１および第２シリコン層上に第１ニッケル層を形成する工程と、
    熱処理することによって前記第１および第２シリコン層と前記第１ニッケル層を固相反応させそれぞれ前記第１ニッケルシリサイドとなす工程と、
    前記ｎ型半導体領域上の第１ニッケルシリサイド上に第２ニッケル層を形成する工程と、
    熱処理することによって前記ｎ型半導体領域上の第１ニッケルシリサイドの少なくとも一部を前記第２ニッケルシリサイドとする工程と、
    を備えたことを特徴とする請求項１または２記載の半導体装置の製造方法。
  6. 前記第２ニッケル層を形成する工程と、前記熱処理することによって前記ｎ型半導体領域上の第１ニッケルシリサイドの少なくとも一部を第２ニッケルシリサイドとなす工程との間に、
    前記ｎ型半導体上のニッケルシリサイド上にチタン、ジルコニウム、ハフニウムのうちいずれかを含む層を形成する工程、
    を備えたことを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記熱処理することによって前記第１ニッケルシリサイドの少なくとも一部を第２ニッケルシリサイドとなす工程において、前記ｎ型半導体領域上のニッケルシリサイドの全てを第２ニッケルシリサイドとなす工程を備えたことを特徴とする請求項５または６記載の半導体装置の製造方法。
  8. 前記第１ニッケルシリサイドと前記第１ゲート絶縁膜との界面に前記アルミニウムを偏析させる工程は、
    前記第１および第２ニッケルシリサイド上にアルミニウム層を形成する工程と、
    熱処理することにより、前記第１ニッケルシリサイドと前記第１ゲート絶縁膜との界面に前記アルミニウムを偏析させる工程と
    を備えたことを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
  9. 前記アルミニウムを偏析させる工程は、前記第１ニッケルシリサイドと前記第１ゲート絶縁膜との界面に１原子層以上のアルミニウム層を形成するとともに、前記第２ニッケルシリサイドと前記第２ゲート絶縁膜との界面に１原子層未満のアルミニウム層を形成することを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第１ニッケルシリサイドと前記第１ゲート絶縁膜との界面に前記アルミニウムを偏析させる工程は、
    前記第１および第２ニッケルシリサイドにアルミニウムをイオン注入する工程と、
    熱処理することにより、前記第１ニッケルシリサイドと前記第１ゲート絶縁膜との界面に前記アルミニウムを偏析させる工程と
    を備えたことを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
  11. 基板と、
    前記基板上に形成されたｐ型半導体領域と、
    前記ｐ型半導体領域に離間して形成された第１ソース・ドレイン領域と、
    前記第１ソース・ドレイン領域上に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成されたＮｉ／Ｓｉ＜３１／１２となる組成の第１ニッケルシリサイドを有する第１ゲート電極と、
    前記第１ゲート絶縁膜と第１ゲート電極の界面に偏在化した第１アルミニウム層と、
    を有するｎチャネルＭＩＳトランジスタと、
    前記基板上に前記ｐ型半導体領域とは絶縁分離して形成されたｎ型半導体領域と、
    前記ｎ型半導体領域に離間して形成された第２ソース・ドレイン領域と、
    前記第２ソース・ドレイン領域上に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成されたＮｉ／Ｓｉ＜３１／１２となる組成の第２ニッケルシリサイドと、前記第２ニッケルシリサイド上に形成されたＮｉ／Ｓｉ≧３１／１２となる組成の第３ニッケルシリサイドと、の積層からなる第２ゲート電極と、
    を有するｐチャネルＭＩＳトランジスタと、
    を備えたことを特徴とする半導体装置。
  12. 前記第１および第２ニッケルシリサイドが立方晶ＮｉＳｉ２、斜方晶ＮｉＳｉ、および斜方晶Ｎｉ２Ｓｉのいずれかであり、前記第３ニッケルシリサイドが六方晶Ｎｉ３１Ｓｉ１２、および立方晶Ｎｉ３Ｓｉのいずれかであることを特徴とする請求項１１記載の半導体装置。
  13. 前記第１アルミニウム層は１原子層以上の層厚を有し、前記第２ニッケルシリサイドと前記第２ゲート絶縁膜との界面に１原子層未満の第２アルミニウム層が形成されることを特徴とする請求項１１または１２記載の半導体装置。
JP2007025653A 2007-02-05 2007-02-05 半導体装置およびその製造方法 Active JP4939960B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007025653A JP4939960B2 (ja) 2007-02-05 2007-02-05 半導体装置およびその製造方法
US11/907,353 US7727832B2 (en) 2007-02-05 2007-10-11 Semiconductor device and method for manufacturing the same
US12/662,581 US8168499B2 (en) 2007-02-05 2010-04-23 Semiconductor device and method for manufacturing the same
US13/434,889 US8461006B2 (en) 2007-02-05 2012-03-30 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007025653A JP4939960B2 (ja) 2007-02-05 2007-02-05 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2008192822A true JP2008192822A (ja) 2008-08-21
JP4939960B2 JP4939960B2 (ja) 2012-05-30

Family

ID=39675420

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007025653A Active JP4939960B2 (ja) 2007-02-05 2007-02-05 半導体装置およびその製造方法

Country Status (2)

Country Link
US (3) US7727832B2 (ja)
JP (1) JP4939960B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218622A (ja) * 2007-03-02 2008-09-18 Toshiba Corp 半導体装置およびその製造方法
WO2010079544A1 (ja) * 2009-01-08 2010-07-15 パナソニック株式会社 半導体装置及びその製造方法
JP2011029296A (ja) * 2009-07-23 2011-02-10 Fujitsu Semiconductor Ltd 半導体装置の製造方法および半導体装置
JP2011035229A (ja) * 2009-08-04 2011-02-17 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100327364A1 (en) * 2009-06-29 2010-12-30 Toshiba America Electronic Components, Inc. Semiconductor device with metal gate
JP5661445B2 (ja) 2010-12-14 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
TWI539597B (zh) 2011-01-26 2016-06-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8361854B2 (en) * 2011-03-21 2013-01-29 United Microelectronics Corp. Fin field-effect transistor structure and manufacturing process thereof
US8790973B2 (en) * 2012-04-12 2014-07-29 Globalfoundries Inc. Workfunction metal stacks for a final metal gate
US9230807B2 (en) * 2012-12-18 2016-01-05 General Electric Company Systems and methods for ohmic contacts in silicon carbide devices
CN104347374A (zh) * 2013-07-30 2015-02-11 北大方正集团有限公司 半导体器件制造方法
KR102551745B1 (ko) * 2016-11-09 2023-07-06 삼성전자주식회사 반도체 장치
CN113809012B (zh) * 2020-06-12 2024-02-09 长鑫存储技术有限公司 半导体器件及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006001271A1 (ja) * 2004-06-23 2006-01-05 Nec Corporation 半導体装置及びその製造方法
JP2006093670A (ja) * 2004-08-25 2006-04-06 Nec Electronics Corp 半導体装置およびその製造方法
WO2006129637A1 (ja) * 2005-06-01 2006-12-07 Nec Corporation 半導体装置
WO2006137371A1 (ja) * 2005-06-23 2006-12-28 Nec Corporation 半導体装置
JP2007251030A (ja) * 2006-03-17 2007-09-27 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2008016798A (ja) * 2006-06-08 2008-01-24 Toshiba Corp 半導体装置およびその製造方法
WO2008035490A1 (fr) * 2006-09-20 2008-03-27 Nec Corporation Dispositif à semi-conducteur et son procédé de fabrication
JP2008141003A (ja) * 2006-12-01 2008-06-19 Toshiba Corp 半導体装置の製造方法
JP2008198986A (ja) * 2006-11-29 2008-08-28 Interuniv Micro Electronica Centrum Vzw デュアルフリーシリサイドゲートを有する半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4209206B2 (ja) * 2003-01-14 2009-01-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4557879B2 (ja) * 2005-12-09 2010-10-06 株式会社東芝 半導体装置及びその製造方法
JP2007242894A (ja) * 2006-03-08 2007-09-20 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006001271A1 (ja) * 2004-06-23 2006-01-05 Nec Corporation 半導体装置及びその製造方法
JP2006093670A (ja) * 2004-08-25 2006-04-06 Nec Electronics Corp 半導体装置およびその製造方法
WO2006129637A1 (ja) * 2005-06-01 2006-12-07 Nec Corporation 半導体装置
WO2006137371A1 (ja) * 2005-06-23 2006-12-28 Nec Corporation 半導体装置
JP2007251030A (ja) * 2006-03-17 2007-09-27 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2008016798A (ja) * 2006-06-08 2008-01-24 Toshiba Corp 半導体装置およびその製造方法
WO2008035490A1 (fr) * 2006-09-20 2008-03-27 Nec Corporation Dispositif à semi-conducteur et son procédé de fabrication
JP2008198986A (ja) * 2006-11-29 2008-08-28 Interuniv Micro Electronica Centrum Vzw デュアルフリーシリサイドゲートを有する半導体装置の製造方法
JP2008141003A (ja) * 2006-12-01 2008-06-19 Toshiba Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218622A (ja) * 2007-03-02 2008-09-18 Toshiba Corp 半導体装置およびその製造方法
WO2010079544A1 (ja) * 2009-01-08 2010-07-15 パナソニック株式会社 半導体装置及びその製造方法
JP2011029296A (ja) * 2009-07-23 2011-02-10 Fujitsu Semiconductor Ltd 半導体装置の製造方法および半導体装置
JP2011035229A (ja) * 2009-08-04 2011-02-17 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20080185656A1 (en) 2008-08-07
US8168499B2 (en) 2012-05-01
US20100210100A1 (en) 2010-08-19
US7727832B2 (en) 2010-06-01
US8461006B2 (en) 2013-06-11
JP4939960B2 (ja) 2012-05-30
US20120184096A1 (en) 2012-07-19

Similar Documents

Publication Publication Date Title
JP4939960B2 (ja) 半導体装置およびその製造方法
TWI321832B (en) Semiconductor device, and method for manufacturing the same
JP4282691B2 (ja) 半導体装置
CN101421839B (zh) 使用金属/金属氮化物双层结构作为自对准强按比例缩放cmos器件中的栅电极
TWI476823B (zh) 半導體裝置與具有金屬閘極之半導體裝置的製造方法
JP5427148B2 (ja) 半導体装置
TWI469262B (zh) 半導體裝置之製造方法及半導體裝置
JP2008016798A (ja) 半導体装置およびその製造方法
TW201025509A (en) Method for tuning a work function of high-k metal gate devices
JP2007005721A (ja) 半導体装置およびその製造方法
JP2010129880A (ja) 半導体装置及びその製造方法
US20070145488A1 (en) Semiconductor device and manufacturing method thereof
WO2011057492A1 (zh) 一种半导体器件及其制造方法
JP4398939B2 (ja) 半導体装置
CN102640280B (zh) 半导体器件及其制造方法
JP2009267180A (ja) 半導体装置
JP4163164B2 (ja) 半導体装置およびその製造方法
JP5086665B2 (ja) 半導体装置およびその製造方法
JP2009252895A (ja) 半導体装置及びその製造方法
WO2007148600A1 (ja) 半導体装置およびその製造方法
JP2006108355A (ja) 半導体装置およびその製造方法
US20110117734A1 (en) Method of Fabricating High-K Poly Gate Device
WO2014082331A1 (zh) P型mosfet的制造方法
JP2011035158A (ja) 半導体装置の製造方法
JP2008205065A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090327

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120203

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120227

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4939960

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250