JP2008198986A - デュアルフリーシリサイドゲートを有する半導体装置の製造方法 - Google Patents

デュアルフリーシリサイドゲートを有する半導体装置の製造方法 Download PDF

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Abstract

【課題】
半導体装置、特にデュアルフリーシリサイド（ＦＵＳＩ）金属ゲートを有するデュアル仕事関数の半導体装置を製造するための良好な方法を提供する。
【解決手段】
デュアル仕事関数半導体装置の製造方法が、第１領域（１０１ａ）の第１電極（１０２ａ）上に、第１金属層（１０８）と、少なくとも第１仕事関数変調元素を提供する工程を含む。更に、第２領域（１０１ｂ）の少なくとも第２電極（１０２ｂ）上に、第２金属の第２金属層（１０９）が形成される。第１電極（１０２ａ）の第１シリサイド化と、第２電極（１０２ｂ）の第２シリサイド化とは、同時に行われる。
【選択図】図１

Description

本発明は、一般に、半導体プロセス技術と半導体装置の分野に関する。特に、本発明は、フリーシリサイドゲートおよびデュアル仕事関数を有する半導体装置の製造に関する。
現在まで、半導体産業は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の幾何学的な寸法を縮小することにより牽引されてきた。二酸化シリコン（ＳｉＯ２）をゲート誘電体として使用し多結晶シリコン（ｐｏｌｙ−Ｓｉ）をゲート電極として使用する伝統的なＭＯＳＦＥＴ技術は、１００ｎｍ又はそれ以下にスケールが小さくなった場合に多くの問題を発生する。
ゲート酸化膜の膜厚が薄くなると、ゲートの直接トンネル電流の発生が指数関数的に増加する。４５ｎｍノードおよびこれを越える場合に、この問題を解決するための１つの解決策として、いわゆるｈｉｇｈ−ｋ（高誘電率）誘電体をゲート誘電体に導入する方法がある。ｈｉｇｈ−ｋ誘電体は、ＳｉＯ２の誘電率より大きな誘電率（ｋ）、即ちｋ＞３．９を有する。ｈｉｇｈ−ｋ誘電体では、（ＳｉＯ２に比較して）より大きな物理的膜厚で、より薄いＳｉＯ２層と同じ実効キャパシタンスにできる。ｈｉｇｈ−ｋ材料のより大きな物理的膜厚により、ゲートリーク電流が低減される。
ゲート誘電体の寸法とともに、ゲート寸法も縮小される。しかしながら、２ｎｍより薄い膜厚のＳｉＯ２酸化物では、ポリデプレッション（polydepletion）が、多結晶Ｓｉゲート中で顕著となる。この問題を解決するための解決策は、ゲート材料として金属を使用することである。金属ゲートは、多結晶ゲートの空乏化の影響を排除する、シート抵抗を低減する、ｈｉｇｈ−ｋゲート誘電体とより互換性を有する、接合領域のドーピングから仕事関数が独立であるといった利点がある。
しかしながら、金属ゲートの導入により、閾値電圧が金属の仕事関数により制御されるようになる。多結晶シリコンゲートのＭＯＳＦＥＴに比較して、金属ゲートを有するＭＯＳＦＥＴ（ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの双方）は、産業上の研究者にとって大きな挑戦を残している。なぜならば、金属電極の実効仕事関数は、組成、下層の誘電体、およびプロセス中の温度サイクルを含む多くの要素により影響されるからである。
金属ゲート電極では、２つの（対称な）仕事関数（dual work function）が、ＮＭＯＳおよびＰＭＯＳに対して必要となるので、仕事関数の調整は直接的ではない。多結晶シリコンゲート電極の仕事関数はイオン注入により調整できるのに対し、金属ゲート電極の仕事関数は容易に変化させることができないからである。
金属ゲートの仕事関数への要求に依存して、多くの集積されたスキームが、金属ゲートを、フリーシリサイド（ＦＵＳＩ：fully-silicided）金属ゲートを使用するようなＣＭＯＳプロセスフローに組み込むことを可能にする。
ＦＵＳＩゲートコンタクトは、金属と接触した半導体ゲートの（完全な）シリサイド化により形成される。これは、半導体ゲートコンタクトが、完全にゲートシリサイドに変えられることを意味する。シリサイド化は、半導体装置のコンタクトとして機能する、金属−半導体合金（シリサイド）を形成するアニールプロセスとして定義される。半導体ゲートコンタクトは多結晶シリコンコンタクトでも良い。金属は、タングステン（Ｗ）のような耐熱性金属、白金（Ｐｔ）のような貴金属、ニッケル（Ｎｉ）のようなニアノーブル（near-noble）金属、チタン（Ｔｉ）のような遷移金属、またはそれらの組み合わせでも良い。Ｎｉのような金属をゲートシリコン（Ｓｉ）の上に堆積させることによりシリサイドが形成され、続いて例えばＮｉＳｉのようなシリサイドを形成するために、加熱工程（例えば高速熱処理（ＲＴＰ））が行われる。ＦＵＳＩの方法では、全てのゲートシリコンがシリサイドになるまで、この工程が続く。
ＦＵＳＩゲートＣＭＯＳの仕事関数を調整するための１つの可能の方策は、異なったＮｉシリサイド相（ＮＭＯＳに対してはＮｉＳｉ、ＰＭＯＳに対してはＮｉリッチのシリサイド）の使用である。これは、A. Lauwersらによる"CMOS integration of dual work function phase controlled Ni FUSI with simultaneous silicidation of NMOS (NiSi) and PMOS (Ni-rich silicide) gates on HfSiON)", IEDM 2005, p661 に記載されている。２段階のＮｉ−ＦＵＳＩプロセスを用いることにより、ＮＭＯＳとＰＭＯＳの同時の完全なシリサイド化が、ＮＭＯＳとＰＭＯＳにおいて異なったＮｉ／Ｓｉ比率で達成できる。かかる方法では、ゲートのシリサイド化に先だって、選択的かつ制御された多結晶エッチバックを通してＰＭＯＳ多結晶シリコンの高さが低減される。
ＦＵＳＩゲートＣＭＯＳ中の仕事関数を調整する他の可能性は、ＮＭＯＳとＰＭＯＳで（仕事関数の異なる）異なった金属を使用することである、米国特許出願ＵＳ２００６／０１２，６６３では、ＣＭＯＳ装置で、２つのセルフアラインのフリーシリサイドゲートを作製する方法が開示されている。この方法では、ブロッキング膜がＮＭＯＳとＰＭＯＳの双方の上に堆積される。ブロッキング膜をパターニングした後、第１金属層が堆積され、第１金属を有するＮＭＯＳの上の第１ＦＵＳＩゲートが形成される。未反応の第１金属を除去した後、ＦＵＳＩ−ＰＦＥＴを作製するために、第２金属層が堆積される。この方法では、２つの分離されたシリサイド工程を用いることにより、ＮＭＯＳのＦＵＳＩゲート領域とは異なった金属から形成されるＰＭＯＳのＦＵＳＩゲート領域が形成される。
デュアルＦＵＳＩゲート領域半導体装置を作製するために、他の可能性に対する要求がある。特に、ＮＭＯＳおよび／またはＰＭＯＳの仕事関数の調整に対する要求と組み合わされた簡単な集積フロー（例えば最小のプロセス工程）を用いたデュアルＦＵＳＩ−ＣＭＯＳ装置に対する要求がある。
米国特許出願ＵＳ２００６／０１２，６６３ ＩＥＤＭ ２００５ ６６１頁
本発明の態様の目的は、半導体装置、特にデュアルフリーシリサイド（ＦＵＳＩ）金属ゲートを有するデュアル仕事関数の半導体装置を製造するための良好な方法を提供することである。
本発明の一の態様は、デュアル仕事関数の半導体装置の製造方法であって、半導体基板に、少なくとも第１電極を含む少なくとも第１領域を形成する工程と、半導体基板に、少なくとも第２電極を含む少なくとも第２領域を形成する工程と、第１領域の第１電極上に、第１金属層を形成する工程であって、第１金属層は少なくとも第１金属と少なくとも第１仕事関数変調元素とを含む工程と、第２領域の少なくとも第２電極上に、第２金属層を形成する工程であって、第２金属層は少なくとも第２金属を含む工程と、第１電極の第１シリサイド化と、第２電極の第２シリサイド化とを行う工程であって、第１シリサイド化と第２シリサイド化とが同時に行われる工程とを含む。
本発明の態様の特徴は、デュアルフリーシリサイド（ＦＵＳＩ）電極が、半導体装置の、第１領域の少なくとも第１電極と、第２領域の少なくとも第２電極との双方に対して、１つの同時に行われるシリサイド化プロセス中に作製されることである。
本発明の態様の他の特徴は、デュアルフリーシリサイド（ＦＵＳＩ）電極が、半導体装置の、第１領域の少なくとも第１電極と、第２領域の少なくとも第２電極との双方に対して形成された、異なるシリサイド化された電極が同時に形成されることである。特に、半導体装置の第１領域のシリサイド化された第１電極と、半導体装置の第２領域のシリサイド化された第２電極とが、一回で生じるシリサイド化プロセスを用いて同時に形成される。シリサイド化された電極は、金属層を用いた多結晶シリコン電極のシリサイド化により形成されても良い。金属層は、少なくともシリサイド化に適した金属を含む。金属層は、少なくとも電極の仕事関数を変調するのに適した仕事関数変調元素を含む。
追加の特徴として、第２金属層は、更に、少なくとも第２仕事関数変調元素を含み、第２仕事関数変調元素は、第１仕事関数変調元素と異なるものであっても良い。
選択的に、第１金属層の第１金属と、第２金属層の第２金属は、同じであっても良い。
本発明の態様の他の特徴は、半導体装置の、第１領域と第２領域の双方の仕事関数が、それぞれ、ミッドギャップからｎ型のバンド端に変調され、および／またはミッドギャップからｐ型のバンド端に変調されることである。
第１金属層を形成する工程は、少なくとも第１領域の第１電極を覆うが、第２領域の第２電極は覆わない、パターニングされた第１金属層を形成する工程を含んでも良い。
パターニングされた第１金属層を形成する工程は、第１領域の第１電極と第２領域の第２電極とを覆う第１金属層を堆積させる工程と、第１金属層をパターニングして、第２領域の、第２電極を覆う第１金属層の部分を除去する工程とを含んでも良い。
第１金属層をパターニングする工程は、第１金属層を堆積させる工程の後に、第１領域の第１電極と第２領域の第２電極とを覆うフォトレジスト層を形成する工程と、リソグラフィック工程を行い、これにより、少なくとも第２領域の第２電極を覆うフォトレジスト層の部分を除去する工程と、第２領域の、少なくとも第２電極を覆う第１金属層をエッチングする工程とを含んでも良い。
フォトレジスト層を形成する前に、第１金属層の上にハードマスク層を形成しても良い。第１金属層をエッチングする前に、第２領域の、第２電極を覆うハードマスク層の部分がエッチングされる。
代わりに、パターニングされた第１金属層を形成する工程は、少なくとも第１領域の第１電極と第２領域の第２電極を覆う犠牲層を形成する工程と、パターニングされた犠牲層が、少なくとも第２領域の第２電極を覆うが、第１領域の第１電極を覆わないように、犠牲層をパターニングする工程と、第１領域の第１電極を覆い、かつ第２領域の第２電極を覆うパターニングされた犠牲層を覆う、第１金属層を形成する工程と、第１金属層をパターニングする工程とを含んでも良い。
犠牲層をパターニングする工程は、第１領域の第１電極と第２領域の第２電極を覆う犠牲層の上に、フォトレジスト層を形成する工程と、リソグラフィック工程を行い、これにより、第１領域の、少なくとも第１電極を覆うフォトレジスト層の部分を除去する工程と、第１領域の、少なくとも第１電極を覆う犠牲層の部分を除去する工程とを含んでも良い。
第２電極を覆う第２領域において、犠牲層がリフトオフされ、これにより、第１金属層のパターニング工程において、第２領域の、第２電極を覆う第１金属層が除去されても良い。
第２金属層を形成する工程は、少なくとも第１電極と第２電極を覆うように第２金属層を形成する工程を含む。
第１金属層の第１金属および／または第２金属層の第２金属は、少なくともＮｉ、Ｃｏ、Ｔｉからなる群から選択される金属を含んでも良い。第１金属層の第１金属および／または第２金属層の第２金属は、少なくとも、下層の第１電極および／または第２電極のシリサイド化に適した材料を含む。
第１金属層の第１仕事関数変調元素または第２金属層の第２仕事関数変調元素は、ランタニド系から選択される元素を含んでも良い。
第１金属層の第１仕事関数変調元素または第２金属層の第２仕事関数変調元素は、Ｙｂ、Ｔｂ、Ｇｄ、Ｌａ、Ｅｒ、Ｄｙの群から選択される。
第１金属層の第１仕事関数変調元素または第２金属層の第２仕事関数変調元素は、白金金属を含んでも良い。
第１金属層の第１仕事関数変調元素または第２金属層の第２仕事関数変調元素は、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓから選択される。
第１金属層の第１仕事関数変調元素または第２金属層の第２仕事関数変調元素は、Ａｌであっても良い。
上述のいずれかの請求項にかかるデュアル仕事関数半導体装置の製造方法についての発明の形態では、半導体装置はＣＭＯＳであり、第１領域と第２領域は反対のドーピングタイプを有する。
第１領域のドーピングタイプは、ｎ型であっても良い。
本発明の形態の特徴では、合金アプローチを用いることにより、電極の仕事関数は、より広い範囲で変調可能となる。この合金アプローチは、第１金属材料または合金を用いた第１電極のシリサイド化と、第２金属材料または合金を用いた第２電極のシリサイド化が行われる、同時シリサイド化工程を含む。装置の多数キャリアに依存して、電極の仕事関数がより高いまたはより低い仕事関数に変調するように、第１および第２金属材料は選択される。仕事関数の変調は、適当な仕事関数変調元素を選択することにより行われる。
本発明の１またはそれ以上の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。当業者は、本発明の範囲に含まれる本発明の多くの変形や修正を認識するであろう。このように、好適な具体例の記載は、本発明の範囲を制限するものではない。
更に、記載や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、時間的、空間的順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。例えば、要素の「下に」および「上に」は、この要素の対向する側面の上に配置されることを示す。
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
以下の具体例は、シリコン基板を参照しながら記載されるが、本発明の態様は、等価な他の半導体基板にも適用されることを理解すべきである。本発明の具体例では、「基板」の用語は、シリコン（Ｓｉ）、ガリウムアーセナイド（ＧａＡｓ）、ガリウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでも良い。「基板」は、例えば、半導体基板部分に加えてＳｉＯ２やＳｉ３Ｎ４層のような絶縁層を含んでも構わない。このように、「基板」の用語は、シリコンオンガラス基板やシリコンオンサファイア基板を含む。「基板」の用語は、このように、関心のある層や部分の下に位置する要素や層の全体を表すのに使用される。また、「基板」は例えばガラスや金属層のような、その上に層が形成されるいかなるベースであってもよい。このように、基板は、ブランケットウエハのようなウエハでも良く、また、下層上に成長されたエピタキシャル半導体層のような他のベース材料に形成される層であっても良い。
幾つかの具体例は、ＣＭＯＳ装置を形成するＣＭＯＳプロセスに組み込むのに適している。そのようなプロセスにおいて、活性領域は、半導体装置にドーピングすることにより形成される。活性層は、Ａｓ、Ｂ、Ｐｈ、Ｓｂ等のドーパントの注入により活性になる領域として定義される。ＭＯＳ装置では、この活性得領域は、しばしばソースおよび／またはドレイン領域と呼ばれる。しかしながら、本発明の態様は、これに限定するものではない。
以下の具体例は、相補型金属酸化物半導体（ＣＭＯＳ）装置のようなドレイン、ソース、およびゲートを有する装置構造を参照に記載されるが、本発明の態様はこれに限定されない。例えば、具体例は、マルチゲート電界効果トランジスタ（例えばＦＩＮＦＥＴ装置）と同様に、プレーナ型ＣＭＯＳ装置にも適用できる。
ここで述べる方法は、半導体装置を作製するための多くの方法で使用される。１つの例は、ゲート電極のような制御電極と、ソース電極とドレイン電極のような少なくとも２つの主電極とをそれぞれが有する、異なった半導体構造を含む半導体装置の製造である。以降の記載においては、方法は、制御電極としてのゲート電極と、第１および第２の主電極としてのソース電極とドレイン電極とをそれぞれが有する、２つの半導体構造を有するデュアル仕事関数半導体装置の製造について述べる。この例は、単に説明の容易のために使用され、本発明を限定することを意図するものではない。
この記載では、「シリサイド化」、「シリサイド」、「シリサイド化された」の用語は、半導体と金属との間の反応をいう。シリサイド化は、半導体装置でコンタクトとして働き、より低い抵抗を有する、金属−半導体合金（シリサイド）を形成するアニールプロセスとして定義される。半導体ゲートコンタクトは、多結晶シリコンコンタクトでも良いが、これに限定されるものではない。半導体ゲートコンタクトは、例えばゲルマニウム（Ｇｅ）または他の好適な半導体からなる。金属は、タングステン（Ｗ）のような耐熱性金属、白金（Ｐｔ）のような貴金属、ニッケル（Ｎｉ）のようなニアノーブル（near-noble）金属、チタン（Ｔｉ）のような遷移金属、またはそれらの組み合わせでも良い。シリサイドは、例えばＮｉのような金属を、例えば多結晶シリコンゲートの上に堆積させて、続いて、少なくとも（高速熱処理（ＲＴＰ）のような）加熱工程を行って例えばＮｉＳｉのようなシリサイドを形成することにより作製される。フリーシリサイド（ＦＵＳＩ）アプローチでは、この工程が、ゲートシリコンの全てがシリサイドになるまで続けられる。
一の具体例は、少なくとも第１電極（１０２ａ）を含む少なくとも第１領域（１０１ａ）を半導体基板（１００）中に形成する工程と、少なくとも第２電極（１０２ｂ）を含む少なくとも第２領域（１０１ｂ）を半導体基板（１００）中に形成する工程と、第１領域（１０１ａ）の第１電極（１０２ａ）の上に第１金属層（１０８）を形成する工程であって、第１金属は、少なくとも第１金属と少なくとも第１仕事関数変調要素とを含む工程と、第２領域（１０１ｂ）の少なくとも第２電極（１０２ｂ）の上に第２金属層（１０９）を形成する工程であって、第２金属は、少なくとも第２金属を含む工程と、第１電極（１０２ａ）の第１シリサイド化と、第２電極（１０２ｂ）の第２シリサイド化とを行う工程であって、第１シリサイド化と第２シリサイド化が同時に行われる工程と、を含むデュアル仕事関数半導体装置の製造方法を提供する。
本発明の具体例にかかるデュアル仕事関数半導体装置の製造方法が、異なった工程が記載された図７のフローチャートに示されている。
第１工程（７１０）は、半導体基板に、少なくとも第１ゲート電極を形成する工程を含む。基板１００は、上述のような、いずれのタイプの基板１００であってもかまわない。好ましくは、基板１００は、複数の区別された領域を含む。最も好ましくは、図１に示すように、２つの区別された領域が、基板１００中に規定される。即ち、第１領域１０１ａ（左側）と第２領域１０１ｂ（右側）である。第２領域１０１ｂは、第１領域１０１ａから区別され、重ならない。第１領域１０１ａは、例えば半導体装置のＮＭＯＳ領域であり、第２領域１０１ｂは、例えば半導体装置のＰＭＯＳ領域であり。または反対でもよい。第１領域１０１ａと第２領域１０１ｂとを互いに分離するための方法は、その間にシャロートレンチアイソレーション（ＳＴＩ）１０５を適用することである。ＳＴＩは、深くて細いトレンチであり、酸化物が充填され、集積装置の隣接する装置間の半導体基板中にエッチングされ、その間で電気的な分離を行う。代わりに、ＬＯＣＯＳ（local Oxidation of silicon）が用いられても良い。
第１ゲート電極１０２ａは、第１領域１０１ａの上に形成される。代わりに、第１ソース領域１０３ａと第１ドレイン領域１０４ａが、第１領域１０１ａに形成されても良い（図１）。第１ゲート電極１０２ａは、多結晶シリコン層から形成されるのが良い。代わりに第１ゲート電極１０２ａが、例えばＧｅのような他の半導体要素を含んでもよい。第１ソース領域１０３ａは、第１ゲート電極１０２ａの下に位置するチャネル領域に、多数キャリア（例えなＮＭＯＳに対しては電子、ＰＭＯＳに対しては正孔）を注入する領域であり、一方、第１ドレイン領域１０４ａは、第１ゲート電極１０２ａの下に位置するチャネル領域から、多数キャリア（例えなＮＭＯＳに対しては電子、ＰＭＯＳに対しては正孔）を集める領域である。特徴的には、第１ソース１０３ａ／ドレイン１０４ａは、イオン注入により形成される。代わりにソース１０３ａ／ドレイン１０４ａ領域は、その場（in-situ）ドープＳｉＧｅを用いたリセス状のソース／ドレインであってもよい。
第２工程（７１１）は、半導体基板に、少なくとも第２ゲート電極を形成する工程を含む。第２ゲート電極１０２ｂは半導体基板１００の第２領域１０１ｂに形成される。第２ゲート電極１０２ｂは、特徴的には、多結晶シリコン層から形成される。代わりに、第２ゲート電極１０２ｂは、例えばＧｅのような他の半導体要素を含んでもよい。代わりに、第２ソース領域１０３ｂと第２ドレイン領域１０４ｂが、第２領域１０１ｂに形成されても良い（図１）。第２ソース領域１０３ｂは、第２ゲート電極１０２ｂの下に位置するチャネル領域に、多数キャリア（例えなＮＭＯＳに対しては電子、ＰＭＯＳに対しては正孔）を注入する領域であり、一方、第２ドレイン領域１０４ｂは、第２ゲート電極１０２ｂの下に位置するチャネル領域から、多数キャリア（例えなＮＭＯＳに対しては電子、ＰＭＯＳに対しては正孔）を集める領域である。特徴的には、第１ソース１０３ａ／ドレイン１０４ａは、イオン注入により形成される。代わりにソース１０３ａ／ドレイン１０４ａ領域は、その場（in-situ）ドープＳｉＧｅを用いたリセス状のソース／ドレインであってもよい。
更に、ゲート誘電体１１２ａ、１１２ｂが、第１／第２ゲート電極１０２ａ、１０２ｂを作製する工程に先立って形成される。ゲート誘電体層は、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）またはシリコン酸窒化物（ＳｉｘＯｙＮ１−ｘ−ｙ）、または、例えばＨｆＯ２、ＴａＯｘ、Ａｌ２Ｏ３のようなｈｉｇｈ−ｋ誘電体材料（即ちｋ＞３．９）のような誘電体材料層から形成されても良い。ゲート誘電体材料は、熱酸化または化学気相成長（ＣＶＤ）、または他の適当な当業者に知られた方法により行われる。
更に、スペーサ１０６ａ、１０６ｂが、第１領域１０１ａおよび／または第２領域１０１ｂにおいて、第１ゲート電極１０２ａおよび第２ゲート電極１０２ｂの側壁に形成されても良い（図１）。スペーサは、例えば二酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）のような誘電体材料から形成される。スペーサは、ＣＶＤで堆積され、異方性エッチングによりパターニングされ、又は当業者に知られた他の適当な方法により形成される。
更に、絶縁層１０７が、第１領域１０１ａおよび第２領域１０１ｂの双方の上に形成される（図１）。特に、絶縁層１０７は、第１および第２ソース／ドレイン領域の上に形成され、第１および第２ゲート電極と同一平面となる。絶縁層は、好適には、例えば二酸化シリコン（ＳｉＯ２）のような酸化物を含む。絶縁層は、また例えばシリコン窒化物（ＳｉＮ）またはシリコン酸窒化物（ＳｉＯＮ）のような窒化物でも良い。絶縁層は、好適には、例えば化学気相成長（ＣＶＤ）のような堆積技術を用いて形成される。代わりに、絶縁層は、エッチストッパ層（ＥＳＬ）であっても良い。絶縁層は、続くシリサイド化工程中に、ソースおよびドレイ領域がシリサイド化されるのを防止する。
第３工程（７１２）は、第１ゲート電極１０２ａの上に第１金属層１０８を形成する工程を含む。第１金属層１０８は、少なくとも第１金属と、少なくとも仕事関数変調元素とを含む。第１金属層１０８は、このように、第１領域１０１ａの第１ゲート電極１０２ａの上と、第１領域１０１ａの絶縁層１０７の少なくとも一部の上とに形成される。第１金属層１０８は、好適には、物理気相成長（ＰＶＤ）または当業者に知られた他の適当な堆積技術を用いて形成される。
第４の工程（７１３）は、第２金属層１０９を少なくとも第２ゲート電極１０２ｂの上に形成する工程を含む。第２金属層は、少なくとも第２金属を含む。第２金属層１０９は、このように、第２領域１０１ｂの第２電極１０２ｂの上と、第２領域１０１ｂの絶縁層１０７の少なくとも一部の上に形成される。第２金属層１０９は、好適には、物理気相成長（ＰＶＤ）または当業者に知られた他の適当な堆積技術を用いて形成される。
この具体例では、第２金属層１０９は、更に、少なくとも第２仕事関数変調元素を含む。ここで、第２仕事関数変調元素は、第１金属層中の第１仕事関数変調元素とは異なる。
この具体例では、第２金属層１０９は、第１金属層１０８と同じ金属材料を含んでも良い。
第５工程（７１４）は、第１ゲート電極の第１シリサイド化を行う工程と、第２ゲート電極の第２シリサイド化を行う工程とを含み、第１シリサイド化と第２シリサイド化は同時に行われる。同時の意味は、第１ゲート電極１０２ａと第２ゲート電極１０２ｂのシリサイド化が、同じ時に行われることをいう。そうでなければ、これは、第１ゲート電極１０２ａのシリサイド化と第２ゲート電極１０２ｂのシリサイド化とが、続いて行われる工程で行われるのではなく、１つの起こっている工程中で形成されることを意味する。
好適には、シリサイド化の工程は、完全にシリサイド化された（フリーシリサイド）ゲート電極（ＦＵＳＩ）を得る工程である。半導体材料を完全にシリサイド化する工程（例えば、最初の多結晶シリコンゲート電極）は、熱量を与え（例えば高速熱処理（ＲＴＰ））、実質的に全てのゲート電極の半導体材料をシリサイドにする工程と、未反応の材料を除去する工程とを含む。代わりに、半導体材料を完全にシリサイド化する工程は、第１の熱量を与え（例えばＲＴＰ１）半導体材料を部分的にシリサイドにする工程と、未反応材料を除去する工程と、第２の熱量を与え（例えばＲＴＰ２）半導体材料を完全にシリサイドにする工程とを含む。
本発明は、更に、特別な具体例と例を示すことにより記載されるが、本発明はこれに限定されるものでは無い。
第１の特別な具体例は、上述のデュアル仕事関数装置の製造方法に関し、第１ゲート電極１０２ａの上に、少なくとも第１仕事関数変調元素を含む第１金属層１０８を形成する工程が、更に、パターニングされた第１金属層を形成する工程を含み、第１金属層１０８は、少なくとも第１領域１０１ａの第１ゲート電極１０２ａを覆うが、第２領域１０１ｂの第２ゲート電極１０２ｂは覆わない。
第２の具体例では、パターニングされた第１金属を形成する工程が、第１領域１０１ａの第１ゲート電極１０２ａと第２領域１０１ｂの第２ゲート電極１０２ｂとを覆うように第１金属層１０８を堆積させる工程と、第１金属層１０８をパターニングして第２ゲート電極１０２ｂを覆う第２領域１０１ｂの第１金属層の一部を除去する工程とを含む。
図２（図２Ａ〜図２Ｇ）に、本発明の具体例の一例を示す。上述のような（図２Ａ）、基板２００に、少なくとも第１領域２０１ａと第２領域２０１ｂとを規定する工程と、第１ゲート電極２０２ａ、第１ソース領域２０３ａ、および第１ドレイン領域２０４ａを第１領域２０１ａに形成する工程と、第２ゲート電極２０２ｂ、第２ソース領域２０３ｂ、および第２ドレイン領域２０４ｂを第２領域２０１ｂに形成する工程との後に、第１金属層２０８が、少なくとも第１ゲート電極２０２ａと少なくとも第２ゲート電極２０２ｂの上に形成される。特に、第１領域２０１ａと第２領域２０１ｂの上に形成される（図２Ｂ）。
第１領域２０１ａと第２領域２０１ｂの上に第１金属２０８を形成する工程の前に、追加として、第１領域２０１ａおよび／または第２領域２０１ｂにスペーサ２０６ａ、２０６ｂを形成しても良い（図２Ａ）。スペーサは、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、又は酸窒化シリコン（ＳｉＯＮ）のような絶縁性材料から形成される。スペーサは、ＣＶＤにより形成され、異方性エッチングによりパターニングされる。
第１領域２０１ａと第２領域２０１ｂの上に第１金属２０８を形成する工程の前に、追加として、第１領域２０１ａおよび第２領域２０１ｂの双方の上に絶縁層２０７が形成されても良い（図２Ａ）。更に、絶縁層２０７が、ソース領域２０３ａ、２０３ｂおよび／またはドレイン領域２０４ａ、２０４ｂの上に、第１ゲート電極２０２ａおよび第２ゲート電極２０２ｂと同一面になるように形成される。絶縁層は、好適には、例えばシリコン酸化物（ＳｉＯｘ）のような酸化物を含む。絶縁層は、また、例えば窒化シリコン（ＳｉＮ）または酸窒化シリコン（ＳｉＯＮ）のような窒化物であっても良い。絶縁層は、好適には、例えば化学気相成長（ＣＶＤ）のような堆積技術を用いて形成される。代わりに、絶縁層は、エッチストップ層（ＥＳＬ）であっても良い。絶縁層は、ソースおよびドレイン領域が、次に続くシリサイド化工程においてシリサイド化されるのを防ぐ。
第１金属層２０８は、少なくとも第１ゲート電極２０２ａと少なくとも第２ゲート電極２０２ｂの上に形成され、特に第１領域２０１ａと第２領域２０１ｂの上に形成される。後の工程で第１ゲート電極のシリサイド化を行うために、第１金属材料は、少なくとも第１ゲート電極上に存在しなければならない。第１金属材料２０８は、好適には、例えば物理気相成長（ＰＶＤ）のような気相成長技術を用いて堆積される。代わりに、電子ビーム成長を用いても構わない。
第１金属層は、少なくとも第１金属と少なくとも第１仕事関数変調元素とを含む。第１金属は、例えばＮｉまたはＣｏのような、シリサイド化に適した金属を含む。第１金属は、タングステン（Ｗ）のような耐熱性金属、白金（Ｐｔ）のような貴金属、ニッケル（Ｎｉ）のようなニアノーブル金属、チタン（Ｔｉ）のような遷移金属、またはそれらの組み合わせでも良い。耐熱性金属は、例えばタングステン（Ｗ）、モリブデン（Ｍｏ）、ニオビウム（Ｎｂ）、タンタル（Ｔａ）、またはレニウム（Ｒ）のいずれかを含む。貴金属は、例えばタンタル（Ｔａ）、白金（Ｐｔ）、ロジウム（Ｒｏ）のいずれかを含む。遷移金属は、例えばチタニウム（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）のいずれかを含む。
更に、第１金属材料は、少なくとも第１仕事関数変調元素、即ち第１ゲート電極の仕事関数の変調に適した元素を含む。第１金属と１仕事関数変調元素の双方が第１金属層１０８の中に存在する場合、第１金属層は、合金と呼んでも良い。第１金属層２０８は、このように、例えばＮｉ：Ｙｂ、Ｎｉ：Ｐｔのような合金を含んでも良い。合金中の第１仕事関数変調元素は、第１領域２０１ａおよび／または第２領域２０１ｂの中の多数キャリアに応じて選択される。例えば、第１領域２０１ａが、半導体装置のＮＭＯＳ領域である場合、第１金属層は、一般的には、例えばＮｉのようなシリサイド化に適した金属と、例えばＹｂ（Ｎｉ：Ｙｂ）、または例えばＮｉとＴｂ（Ｎｉ：Ｔｂ）、ＮｉとＧｂ（Ｎｉ：Ｇｂ）、ＮｉとＬａ（Ｎｉ：Ｌａ）、ＮｉとＥｒ（Ｎｉ：Ｅｒ）、ＮｉとＤｙ（Ｎｉ：Ｄｙ）のようなゲート電極の仕事関数を変調するのに適したランタニド系元素とを含む。適当な金属の組み合わせを選択することにより、ＮＭＯＳ領域のゲート電極の仕事関数が、例えば、４．７５ｅＶより小さな、低い仕事関数に変調される。要求される閾値電圧Ｖｔに応じて、好適には約４．６ｅＶより小さくなるように、又は好適には約４．５ｅＶより小さくなるように、又は好適には約４．４ｅＶより小さくなるように変調される。例えば、第１領域２０１ａが、半導体装置のＰＭＯＳ領域である場合、第１金属層は、例えばＮｉとＰｄ（Ｎｉ：Ｐｄ）、ＮｉとＡｌ（Ｎｉ：Ａｌ）、ＮｉとＰｔ（Ｎｉ：Ｐｔ）、ＮｉとＩｒ（Ｎｉ：Ｉｒ）を含む合金であっても良い。Ｒｕ、Ｒｈ、Ｏｓのような白金系からなる他の金属も、候補となりうる。この金属の組み合わせを選択することにより、ＰＭＯＳ領域のゲート電極の仕事関数は、例えば４．７５ｅＶより高くなる、高い仕事関数に変調される。要求される閾値電圧Ｖｔに応じて、好適には約４．８ｅＶより高くなるように、又は好適には約５ｅＶより高くなるように、又は好適には５．１ｅＶより高くなるように変調される。
第１金属層２０８の膜厚は、好適には３０ｎｍより小さく、好適には１０ｎｍより小さく、一般には、５ｎｍと３０ｎｍの間である。第１金属層２０８は、例えば、基板上のターゲットから第１金属をスパッタするような、物理気相成長により得られる。第１金属材料が、合金（例えばＮｉ：Ｙｂ）、即ち、第１金属と少なくとも第１仕事関数変調元素を含む場合、合金は、基板上の、所望の組成の合金（例えばＮｉ：Ｙｂ）を含む１つのターゲットのスパッタにより堆積される。合金は、また、基板上の、分離された金属のスパッタにより、それぞれのターゲットからの合金を堆積させても良い。第１金属層は、このように、合金を含む１層のみを含む。代わりに、第１金属層２０８は、例えば、少なくとも２層が交互に堆積された積層形状でも良い。そのような積層は、異なった層の連続したスパッタにより形成される。例えば、第１金属材料２０８は、Ｙｂ層と、Ｙｂ層の上に形成されたＮｉ層を含むものでも良い。積層のそれぞれの層の膜厚は、異なった材料の層を決定する。膜厚の比は、異なった材料の比率（例えば、Ｎｉ／Ｙｂの比率）を決定する。例えば、Ｎｉ：Ｙｂ合金は、５０％のニッケル（Ｎｉ）と５０％のイッテルビウム（Ｙｂ）から形成される。図３（図３Ａ〜図３Ｃ）は、第１領域２０１ａと第２領域２０１ｂの上に第１金属層２０８を堆積させる他の例を示す。図３Ａでは、第１金属層２０８は、金属（例えばＮｉ）又は合金（例えばＮｉ：Ｙｂ）を含む１層からなる。図３Ｂでは、第１金属層２０８は、２つの金属層２０８ａ、２０８ｂの積層からなる。例えば、一層２０８ａがＮｉを含み、一層２０８ｂがＹｂを含む。第１金属層２０８の膜厚が例えば２０ｎｍの場合、例えばＮｉを含む層の膜厚は１０ｎｍであり、例えばＹｂを含む層の膜厚も１０ｎｍである。この例では、第１金属層２０８は、このように５０％のＮｉと５０％のＹｂを含む。図３Ｃでは、第１金属層２０８は、３つの金属層２０８ａ、２０８ｂ、２０８ｃの積層からなる。例えば、２つのＮｉ層２０８ａ、２０８ｃに挟まれたＹｂ層２０８ｂからなる。第１金属層２０８の膜厚が例えば２０ｎｍの場合、例えばＹｂを含む層の膜厚は１０ｎｍであり、例えばＮｉを含む２つの層の膜厚はそれぞれ５ｎｍである。この例では、第１金属層２０８は、このように（２つの層に分けられた）５０％のＮｉと５０％のＹｂを含む。第１金属層、ゲート電極の高さに依存する。第１金属層の膜厚は、後に続く工程中にゲート電極材料が完全にシリサイド化されるのに十分な膜厚でなければならない。ゲート電極がより高いほど、金属材料がより多くなり、ゲート電極を完全にシリサイド化するのに必要な金属層はより厚くなる。
第１領域２０１ａと第２領域２０１ｂの上に第１金属２０８を形成する工程の後に、第１金属層２０８がパターニングされ、第２ゲート電極２０２ｂの上、特に第２領域２０１ｂの上の第１金属層２０８が除去される。これは、この工程の後に、第１金属層２０８が第１領域２０１ａにのみ存在し、第２領域２０１ｂには存在しないことを意味する。これは、図２Ｅに模式的に示されている。これにより、第１金属層２０８は、シリサイド化工程中に、第１領域２０１ａにある、下方の第１ゲート電極２０２ａとのみ反応し、第２領域２０１ｂの第２ゲート電極２０２ｂとは反応しない。
本発明の一の具体例では、第１金属層２０８をパターニングする工程が、第１金属層２０８の上にフォトレジスト層２１０を形成する工程と、リソグラフィックを行って第２領域２０１ｂを覆うフォトレジスト層２１０を除去する工程と、第２領域２０１ｂの第１金属層２０８をエッチングする工程とを含む。この第１金属層２０８をパターニングする工程は、図２Ｃおよび図２Ｄに模式的に示されている。図２Ｃにおいて、フォトレジスト材料２１０が、第１金属層２０８の上に堆積され、第２領域２０１ｂのフォトレジスト材料２１０の一部が、リソグラフィック工程を行った後に除去される。このリソグラフィック工程の後に、第１金属材料２０８は、第１領域２０１ａと第２領域２０１ｂの上にいまだ存在する。図２Ｄにおいて、第２領域２０１ｂの第１金属層２０８が、残ったフォトレジスト材料２１０をハードマスクに用いたエッチング工程により除去される。このエッチング工程は、第２領域２０１ｂのゲート電極材料２０２ｂおよび／または誘電体材料２０７および／またはスペーサ材料２０６ｂに対して選択的である。第２領域２０１ｂの第１金属層２０８を除去するために、ウエットエッチング工程を用いることが好ましい。次の工程で、第１領域２０１ａのフォトレジスト材料２１０が、例えばエッチング工程により除去される。エッチングは、第１金属層２０８に対して選択的なウエットエッチング工程であることが好ましい。フォトレジスト材料２１０を剥離する工程が、図２Ｅに模式的に示されている
第１領域２０１ａの上のみに第１金属層２０８を形成する工程の後、第２金属層２０９が、第１領域２０１ａの第１金属層２０８の上と、第２領域２０１ｂの上に形成される。この工程が、図２Ｆに模式的に示されている。
第２金属層２０９は、少なくとも第２金属または少なくとも合金を含む。合金を含むとは、第２金属層が、少なくとも第２金属と少なくとも第２仕事関数変調元素とを含むことを意味する。第２金属は、例えばＮｉまたはＣｏのような、シリサイド化に適した金属を含む。第２金属は、タングステン（Ｗ）のような耐熱性金属、白金（Ｐｔ）のような貴金属、ニッケル（Ｎｉ）のようなニアノーブル金属、チタン（Ｔｉ）のような遷移金属、またはそれらの組み合わせでも良い。耐熱性金属は、例えばタングステン（Ｗ）、モリブデン（Ｍｏ）、ニオビウム（Ｎｂ）、タンタル（Ｔａ）、またはレニウム（Ｒ）のいずれかを含む。貴金属は、例えばタンタル（Ｔａ）、白金（Ｐｔ）、ロジウム（Ｒｏ）のいずれかを含む。遷移金属は、例えばチタニウム（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）のいずれかを含む。
更に、第２金属材料は、少なくとも仕事関数変調元素、即ちゲート電極の仕事関数の変調に適した元素を含む。第２金属層２０９は、このように、例えばＮｉ：Ｙｂ、Ｎｉ：Ｐｔのような合金を含んでも良い。第２仕事関数変調元素は、第１領域２０１ａおよび／または第２領域２０１ｂの中の多数キャリアに応じて選択される。例えば、第２領域２０１ｂが、半導体装置のＮＭＯＳ領域である場合、第２金属層は、一般的には、例えばＮｉのようなシリサイド化に適した金属と、例えばＹｂ（Ｎｉ：Ｙｂ）、または例えばＮｉとＴｂ（Ｎｉ：Ｔｂ）、ＮｉとＧｂ（Ｎｉ：Ｇｂ）、ＮｉとＬａ（Ｎｉ：Ｌａ）、ＮｉとＥｒ（Ｎｉ：Ｅｒ）、ＮｉとＤｙ（Ｎｉ：Ｄｙ）のようなゲート電極の仕事関数を変調するのに適したランタニド系元素とを含む。適当な金属の組み合わせを選択することにより、ＮＭＯＳ領域のゲート電極の仕事関数が、例えば、４．７５ｅＶより小さな、低い仕事関数に変調される。要求される閾値電圧Ｖｔに応じて、好適には約４．６ｅＶより小さくなるように、又は好適には約４．５ｅＶより小さくなるように、又は好適には約４．４ｅＶより小さくなるように変調される。例えば、第１領域２０１ａが、半導体装置のＰＭＯＳ領域である場合、第１金属層は、例えばＮｉとＰｄ（Ｎｉ：Ｐｄ）、ＮｉとＡｌ（Ｎｉ：Ａｌ）、ＮｉとＰｔ（Ｎｉ：Ｐｔ）、ＮｉとＩｒ（Ｎｉ：Ｉｒ）を含む合金であっても良い。Ｒｕ、Ｒｈ、Ｏｓのような白金系からなる他の金属も、候補となりうる。この金属の組み合わせを選択することにより、ＰＭＯＳ領域のゲート電極の仕事関数は、例えば４．７５ｅＶより高くなる、高い仕事関数に変調される。要求される閾値電圧Ｖｔに応じて、好適には約４．８ｅＶより高くなるように、又は好適には約５ｅＶより高くなるように、又は好適には５．１ｅＶより高くなるように変調される。
第１金属層２０８の第１金属と、第２金属層２０９の第２金属とは、同じ金属を含んでも良い。例えば第１領域２０１ａが、半導体装置のＮＭＯＳ領域の場合、第１金属層は、例えばＮｉ：Ｙｂのような合金からなり、このように、第１金属と、ＮＭＯＳ領域の第１ゲート電極２０２ａの仕事関数を変調するための少なくとも第１仕事関数変調元素とを含む。半導体装置のＰＭＯＳ領域である、第２領域２０１ｂでは、第２金属層が堆積され、これにより第２金属が第１金属と同じになる。このようにＰＭＯＳ領域では、例えばＰｔのような第２仕事関数変調元素を含む金属層（Ｎｉ）と同様に、Ｎｉ層が堆積される。ＮＭＯＳ領域では、Ｎｉ：Ｙｂが第１ゲート電極の変調に用いられ、ＰＭＯＳ領域では、Ｎｉ：Ｐｔが第２ゲート電極の変調に用いられ。代わりに、第１金属層２０８と第２金属層２０９は、例えばＮＭＯＳ領域にはＮｉ、ＰＭＯＳ領域にはＣｏのように、異なった第１金属と第２金属を含んでも良い。代わりに、異なった組み合わせも可能である。ＮＭＯＳ領域が金属、ＰＭＯＳ領域が合金、またはＮＭＯＳ領域が合金、ＰＭＯＳ領域が金属、またはＮＭＯＳおよびＰＭＯＳ領域の双方が合金である。
第２金属層２０９の膜厚は、好適には３０ｎｍから１２０ｎｍの範囲である。
代わりに、ゲート電極にポリエッチバックを行っても良い。これは、ゲート電極の一部がエッチングされることを意味する。第２金属層を形成する工程中に、エッチバックされる第２金属材料が、ゲート電極の一部に存在する。この方法では、シリサイド化工程の後に、第２金属材料がリッチなゲート電極を得ることができる。
第２金属層を形成する工程の後に、第１領域２０１ａの第１ゲート電極２０２ａに対して、第１シリサイド化が行われ、第２領域２０１ｂの第１ゲート電極２０２ｂに対して、第２シリサイド化が行われ、これにより、第１および第２シリサイド化工程が、同時に行われる。この工程は、図２Ｇに模式的に示されている。シリサイド化工程は、少なくとも１つのアニールプロセスを含み、この間に第１ゲート電極２０２ａと第２ゲート電極２０２ｂが同時に、それぞれが少なくとも部分的に、第１および第２の金属シリサイドゲート電極２０２ａ’、２０２ｂ’に変えられる。第１シリサイド化工程と、第２シリサイド化工程は、１工程として行われる工程中に行われる。アニールプロセスの温度は、約３５０℃から約６００℃の範囲であり、好適には約３５０℃から約５５０℃の範囲である。アニールプロセスの継続時間は、約３０秒から約９０秒の範囲であり、好適には約３０秒から約６０秒の範囲である。アニールプロセスは、好適にはＮ２又はＡｒ中で、１気圧の下で行われる。アニール工程は、好適には高速加熱プロセス（ＲＴＰ）である。代わりに、２つのアニール工程が行われ、第１および／または第２のゲート電極を、それぞれ第１および／または第２の金属シリサイドゲート電極に変えても良い。好適には、第１アニール工程（例えばＲＴＰ１）が、第２アニール工程（例えばＲＴＰ２）に比較して、より低い温度で行われる。第１アニール工程中に、第１および／または第２のゲート電極の上部のみが、それぞれ、第１および／または第２の金属シリサイドゲート電極に変えられる。第１アニール工程の後、未反応の金属が除去され、第２アニール工程が、第１アニール工程に比較して、より高い温度で行われ、第１および／または第２のゲート電極が、それぞれ、第１および／または第２の金属シリサイドゲート電極に変えられる。第１アニール工程は、第１ゲート電極および第２ゲート電極の双方に対して同時に行われる。第２アニール工程は、第１ゲート電極および第２ゲート電極の双方に対して同時に行われる。
少なくとも１つのアニール工程が、第１および／または第２のゲート電極２０２ａ、２０２ｂに対して同時に行われる。同時とは、第１および／または第２のゲート電極２０２ａ、２０２ｂが、同じ時にアニールされ、金属シリサイド化されたゲート電極に変わることを意味する。同時とは、第１ゲート電極２０２ａのシリサイド化と、第２ゲート電極２０２ｂのシリサイド化が、同じ時に行われることを意味する。さもなければ、これは、第１ゲート電極２０２ａのシリサイド化と、第２ゲート電極２０２ｂのシリサイド化が、続いて行われる工程で行われるのではなく、一工程で行われることを意味する。第１金属層２０８がＮｉで、第２金属層２０９がＮｉ：Ｐｔの場合、同一のシリサイド化工程中に、第１ゲート電極２０２ａはＮｉＳｉに変えられ、第２ゲート電極２０２ｂはＮｉＳｉ：Ｐｔに変えられる。
好適には、第１および／または第２のゲート電極２０２ａ、２０２ｂは、完全に変えられる。さもなければ、これは、第１および／または第２のゲート電極２０２ａ、２０２ｂの全体が、それぞれ、第１および／または第２の金属シリサイドゲート電極２０２ａ’、２０２ｂ’に同時に変えられ、この結果第１および／または第２のフリーシリサイドゲート電極（ＦＵＳＩ）になることを意味する。
双方のゲート電極のシリサイド化が、１つのシリサイド化工程中に行われることが、この具体例の特徴である。
上述の半導体装置の製造方法に関する他の具体例は、更に、フォトレジスト層を形成する工程の前に、第１金属層の上にはハードマスク層を形成する工程と、第１金属層の一部を除去する工程の前に、第２ゲート電極を覆う第２領域のハードマスクの一部をエッチングする工程とを含む。少なくとも第１領域４０１ａと少なくとも第２領域４０１ｂとを、基板４００に規定する工程（図４Ａ）の後に、第１ゲート電極４０２ａと第１ソース領域４０３ａと第１ドレイン領域４０４ａを、第１領域４０１ａに形成する工程（図４Ａ）と、第２ゲート電極４０２ｂと第２ソース領域４０３ｂと第２ドレイン領域４０４ｂを、第２領域４０１ｂに形成する工程（図４Ａ）と、ソース領域とドレイン領域がシリサイド化されるのを防止するために絶縁層４０７を形成する工程（図４Ａ）と、上述のように、第１領域４０１ａの第１電極４０２ａと第２領域４０１ｂの第２電極４０２ｂを覆うように第１金属層４０８を形成する（図４Ｂ）の後に、第１金属層４０８の上にハードマスク材料が形成される（図４Ｃ）。
ハードマスク材料４１１は、酸化物、金属、Ｇｅ、ＳｉＧｅを含み、例えばＰＶＤまたは当業者に知られた他の成長技術のような、気相成長技術を用いて堆積される。
ハードマスク材料４１１を形成する工程の後の次の工程では、フォトレジスト層４１０がハードマスク材料４１１の上に形成される。リソグラフィック工程を行った後に、第２領域４０１ｂの上のフォトレジスト層４１０に一部が除去される。この時点で、第１金属層４０８とハードマスク層４１１は、第１領域４０１ａと第２領域４０１ｂの双方の上に存在し、一方フォトレジスト層４１０は、第１領域４０１ａの上（図４Ｄ）、または少なくとも第１ゲート電極４０２ａの上にのみ存在する。次に、第２領域４０１ｂのハードマスク層４１１が、当業者に知られた標準的なエッチング方法を用いてエッチングされる。ハードマスク層４１１をエッチングした後に、第２領域４０１ｂの第１金属層４０８が除去される（図４Ｅ）。ハードマスク層４１１のエッチング工程と、第２領域４０１ｂの第１金属層４０８のエッチング工程の後に、ハードマスク材料と金属材料は、少なくとも第２ゲート電極４０２ｂの上には存在しない。第２領域４０１ｂの第１金属層４０８を除去した後、フォトレジスト層４１０（図４Ｆ）とハードマスク層４１１（図４Ｇ）が除去される。下層の第１金属層４０８にダメージを与えることなくフォトレジスト層４１０を剥離できることが、この具体例の長所である。なぜならば、ハードマスク層４１１は、フォトレジスト層４１０と第１金属層４０８との間に挟まれているからである。
フォトレジスト層４１０とハードマスク層４１１を除去する工程の後に、第２金属層が形成され、更に本発明の具体例について既に上で述べた工程が行われる（図４Ｇ〜図４Ｉ）。
代わりに、第１領域４０１ａにおいて、フォトレジスト層４１０のみが除去されても良い。ハードマスク４１１は、このように、第１領域４０１ａにおいては除去されない。第２金属層を形成する工程の後に、第１領域において、ハードマスク材料４１１は、第１金属層４０８と第２金属層４０９との間に挟まれる。ハードマスク材料４１１を保持すること、別の点ではハードマスク材料４１１を除去しないことの優位点は、後に続くシリサイド化工程中に、第２金属材料４０９が第１金属材料４０８と相互作用するのを防止できることである。第２金属層４０９の形成工程前にハードマスク材料４１１が除去された場合、後に続くシリサイド化工程中に、第２金属および／または第２仕事関数変調元素が、第１金属層４０８の第１金属および／または第１仕事関数変調元素と相互作用することが可能となる。
他の具体例は、上述のデュアル仕事関数半導体装置の製造方法に関し、第１領域の上の第１金属層をパターニングする工程が、更に、少なくとも第１電極と第２電極を覆う犠牲層を形成する工程と、パターニングされた犠牲層が、少なくとも第２電極を覆うが第１電極を覆わないように、犠牲層をパターニングする工程と、第１領域において少なくとも第１電極を覆い、第２領域において第２電極を覆う少なくともパターニングされた犠牲層を覆うように、第１金属層を形成する工程と、第１金属層をパターニングする工程とを含む。
この特別な具体例の異なった工程が、図５に模式的に示されている（図５Ａ〜図５Ｈ）。少なくとも第１領域４０１ａと少なくとも第２領域５０１ｂとを、基板５００に規定する工程（図５Ａ）と、第１ゲート電極５０２ａと第１ソース領域５０３ａと第１ドレイン領域５０４ａを第１領域５０１ａに形成する工程（図５Ａ）と、第２ゲート電極５０２ｂと第２ソース領域５０３ｂと第２ドレイン領域５０４ｂを第２領域５０１ｂに形成する工程（図５Ａ）と、ソース領域およびドレイン領域のシリサイド化を防止するために絶縁層５０７を形成する工程（図５Ａ）との後に、上述のように、第１領域５０１ａと第２領域５０１ｂの双方の上に犠牲層５１２が形成される（図５Ｂ）。犠牲層は、例えば、アモルファスカーボン、ＳｉＧｅ、ＴｉＮを含み、ＰＶＤ、ＣＶＤ、又はＡＬＤを用いて形成される。次に、犠牲層５１２の一部が除去され、特に、第１領域５０１ａの犠牲層または少なくとも第１ゲート電極５０２ａの上の犠牲層が除去されるように、犠牲層５１２がパターニングされる。パターニング工程は、犠牲層５１２の上にフォトレジスト層５１０を堆積させ、リソグラフィック工程を行って第１領域５０１ａのフォトレジスト層５１０の一部を除去し（図５Ｃ）、第２領域５０１ｂのフォトレジスト層５１０をマスクに用いて犠牲層をエッチングすることにより行われる。この方法では、第１領域５１０ａの犠牲層５１２が除去される（図５Ｄ）。犠牲層５１２の除去は、例えば犠牲層のエッチングにより行われる。犠牲層５１２の除去工程の後に、フォトレジストを剥離する。犠牲層５１２は、これにより第２領域５０１ｂの上にのみ存在する。次に、第１金属層５０８が、第１領域５０１ａと第２領域５０１ｂの上に形成される。第１領域５０１ａにおいて、第１金属層５０８がこれにより第１ゲート領域５０２ａの上に直接形成される。第１金属層は、また誘電体材料５０７と接触するように存在する。第２領域５０１ｂでは、第１金属材料５０８が、このように犠牲層５１２の上に、接触するように形成される（図５Ｅ）。次に、第２領域において犠牲層５１２はリフトオフされ、第２領域５０１ｂの第１金属層５０８もリフトオフ工程中に同時に除去される（図５Ｆ）。リフトオフプロセスは、犠牲層が例えばアモルファスカーボンまたはＧｅから形成された場合に、例えば希釈した水酸化アンモニウム（ＮＨ４ＯＨ）および過酸化水素（Ｈ２Ｏ２）混合液（ＡＰＭ）を用いたエッチング工程である。犠牲層の材料特性に応じて、当業者に知られたより適当なエッチング化学液が選択される。この工程の後に、本実施の形態では、上述のように、第１金属材料５０８は、第１領域５０１ａの上にのみ存在する。これに続いて、第２金属材料５０９を形成する工程（図５Ｇ）と、第１ゲート領域５０２ａ第２ゲート領域５０２ｂを同時にシリサイド化する工程とが行われる。
第１金属材料と第２金属材料は、電極をシリサイド化するために、少なくとも第１金属および第２金属をそれぞれ含む。更に、第１金属層および／または第２金属層は、下方のゲート電極の仕事関数を変調するために、少なくとも第１の仕事関数変調元素および少なくとも第２の仕事関数変調元素を含む。更に、他の材料が第１および／または第２の金属層の中に提供されても良い。そのような金属合金は、例えばシリサイド化のためのＮｉ、仕事関数変調元素としてＹｂ、および例えばＰのような追加の材料を含む。
代わりに、仕事関数の変調は、シリサイド化に先立って仕事関数変調元素を多結晶シリコンゲートに注入して行ってもよい。金属層は、電極のシリサイド化に必要な第１金属のみを含む。多結晶シリコンへの仕事関数変調元素の注入を用いた仕事関数の変調は、少なくとも第１領域または少なくとも第２領域に用いられ、少なくとも第２領域または第１領域のそれぞれの金属層中の金属または合金を用いて結合される。双方の電極は、同時シリサイド化工程中にシリサイド化される。例えば、第１金属層の形成前に、第１電極にＹｂが注入されても良い。第１金属層は、例えばＮｉを含み、これはシリサイド化に適している。第１金属層を形成した後に、第２金属層が、少なくとも、例えばＮｉまたはシリサイド化に適した他の金属である第２金属、または代わりに、少なくとも例えばＰｔのような第２仕事関数変調元素を含む第２領域に形成されてもよい。次の工程では、第１電極および第２電極の同時シリサイド化が行われる。第１領域の電極の仕事関数は、このように、ゲート電極中の注入されたＹｂにより変調される。一方、第２領域の電極の仕事関数は、第２合金に加えられた仕事関数変調元素により変調される。代わりに、第１領域の第１電極の仕事関数は、第１金属層に加えられた第１仕事関数変調元素により変調され、第２領域の第２電極の仕事関数は、第２電極に仕事関数変調元素を注入することにより変調されてもよい。
図６は、本発明にかかる具体例を用いた実験結果の２つの例を示す。ＮＭＯＳおよびＰＭＯＳの双方に対して、ゲート電極の仕事関数を変調するために、異なった金属が用いられる。図６Ａは、ＳｉＯＮをゲート誘電体材料に用いたＮＭＯＳおよびＰＭＯＳの双方の予想仕事関数の結果である。図６Ｂは、ＨｆＳｉＯＮをゲート誘電体材料に用いたＮＭＯＳおよびＰＭＯＳの双方の予想仕事関数の結果である。シリサイド化した後、ＮＭＯＳ多結晶シリコンゲート電極が、ＮｉＳｉ：Ｙｂに変えられる。シリサイド化に先立ってＹｂを多結晶シリコンに注入することにより、ゲート電極の仕事関数は、約４．５ｅＶ（ＮｉＳｉ：Ｙｂ）に変調できる。Ｎｉ：Ｔｂ合金（ＮｉＳｉ：Ｙｂ合金）を用いてシリサイド化することにより、より低い仕事関数のシリサイド化された、約４．３５ｅＶの値の金属ゲート電極が達成される。ＰＭＯＳに対して、Ｎｉ：ＡｌおよびＮｉ：Ｐｔが第１金属材料として用いられる。シリサイド化の後に、ＮＭＯＳ多結晶シリコンゲート電極が、これによりＮｉＳｉ：Ａｌ又はＮｉＳｉ：Ｐｔのそれぞれに変えられる。シリサイド化に先立って、Ａｌを多結晶シリコンに注入することにより、ゲート電極の仕事関数が約４．９ｅＶ（ＮｉＳｉ：Ａｌ Ｉ／Ｉ）に変調できる。Ｎｉ：Ｐｔ合金（ＮｉＳｉ：Ｐｔ合金）を用いてシリサイド化することにより、より高い仕事関数のシリサイド化された、約５．０ｅＶの値の金属ゲート電極が達成される。
合金アプローチを用いることにより、ゲート電極の仕事関数がより広い範囲で変調できることが、本実施の形態の特徴である。合金アプローチは、同時シリサイド化工程を行う工程を含み、第１金属材料または合金を用いて第１ゲート電極をシリサイド化し、第２金属材料または合金を用いて第２ゲート電極をシリサイド化する。第１および第２金属材料は、ゲート電極の仕事関数が、装置の多数キャリアに応じてより高いまたはより低い仕事関数に変調されるように選択される。仕事関数の変調は、適当な仕事関数変調元素の選択により行われる。
デュアル仕事関数ＣＭＯＳ装置では、少なくとも第１領域がｎ型にドープされ（例えばＮＭＯＳ）、少なくとも第２領域が反対に、即ちｐ型にドープされる（例えばＰＭＯＳ）。第１ＮＭＯＳ領域に対しては、第１金属層は多結晶ゲート電極のシリサイド化に適した第１金属を含んでもよく、更に、仕事関数を変調できる第１仕事関数変調元素を含んでも良い。ＮＭＯＳ領域の仕事関数の変調は、仕事関数を低くすることを意味する。第２ＰＭＯＳ領域に対して、第２金属層は多結晶ゲート電極のシリサイド化に適した第２金属を含んでもよく、更に、仕事関数を変調できる第２仕事関数変調元素を含んでも良い。ＰＭＯＳ領域の仕事関数の変調は、仕事関数を高くすることを意味する。第１金属と第２金属は同じであってもよく、異なっていてもよい。ＮＭＯＳのための第１仕事関数変調元素は、ＰＭＯＳのための第２仕事関数変調元素とは異なる。なぜならばＰＭＯＳとＮＭＯＳは、異なった仕事関数が必要だからである。
全ての図面は、本発明の幾つかの態様や具体例を表すことを意図する。記載された図面は単に概略的であり、限定的なものではない。図面において、表示目的のために、幾つかの要素の大きさは誇張され寸法通りではない。
図面の参照図中に例示的な具体例が示される。ここに記載された具体例や図面は、限定的ではなく例示的なものであることを意図する。
本発明の一の具体例にかかる方法の手段により得られたデュアル仕事関数半導体装置の概略図である。 本発明の一の具体例にかかる異なった工程の概略図である。 本発明の一の具体例にかかる異なった工程の概略図である。 本発明の一の具体例にかかる異なった工程の概略図である。 本発明の一の具体例にかかる異なった工程の概略図である。 本発明の一の具体例にかかる異なった工程の概略図である。 本発明の一の具体例にかかる異なった工程の概略図である。 本発明の一の具体例にかかる異なった工程の概略図である。 本発明の一の具体例にかかる第１金属を形成する工程の概略図である。 本発明の一の具体例にかかる第１金属を形成する工程の概略図である。 本発明の一の具体例にかかる第１金属を形成する工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の他の具体例にかかる異なった工程の概略図である。 本発明の具体例により製造された半導体装置の仕事関数に対する実験結果を示す。 本発明の具体例により製造された半導体装置の仕事関数に対する実験結果を示す。 異なった製造工程を示すフローチャートである。

Claims (19)

  1. デュアル仕事関数半導体装置の製造方法であって、
    半導体基板（１００）に、少なくとも第１電極（１０２ａ）を含む少なくとも第１領域（１０１ａ）を形成する工程と、
    半導体基板（１００）に、少なくとも第２電極（１０２ｂ）を含む少なくとも第２領域（１０１ｂ）を形成する工程と、
    第１領域（１０１ａ）の第１電極（１０２ａ）上に、第１金属層（１０８）を形成する工程であって、第１金属層（１０８）は、少なくとも第１金属と少なくとも第１仕事関数変調元素とを含む工程と、
    第２領域（１０１ｂ）の少なくとも第２電極（１０２ｂ）上に、第２金属層（１０９）を形成する工程であって、第２金属層（１０９）は、少なくとも第２金属を含む工程と、
    第１電極（１０２ａ）の第１シリサイド化と、第２電極（１０２ｂ）の第２シリサイド化とを行う工程であって、第１シリサイド化と第２シリサイド化とが同時に行われる工程とを含むことを特徴とするデュアル仕事関数半導体装置の製造方法。
  2. 第２金属層が、更に、少なくとも第２仕事関数変調元素を含み、第２仕事関数変調元素は、第１仕事関数変調元素と異なることを特徴とする請求項１に記載のデュアル仕事関数半導体装置の製造方法。
  3. 第１金属と第２金属が同じであることを特徴とする請求項１または２に記載のデュアル仕事関数半導体装置の製造方法。
  4. 第１金属層を形成する工程が、少なくとも第１領域の第１電極を覆うが、第２領域の第２電極は覆わない、パターニングされた第１金属層を形成する工程を含むことを特徴とする請求項１〜３のいずれかに記載のデュアル仕事関数半導体装置の製造方法。
  5. パターニングされた第１金属層を形成する工程が、
    第１領域の第１電極と第２領域の第２電極とを覆う第１金属層を堆積させる工程と、
    第１金属層をパターニングして、第２領域の、第２電極を覆う第１金属層の部分を除去する工程とを含むことを特徴とする請求項４に記載のデュアル仕事関数半導体装置の製造方法。
  6. 第１金属層をパターニングする工程が、
    第１金属層を堆積させる工程の後に、第１領域の第１電極と第２領域の第２電極とを覆うフォトレジスト層を形成する工程と、
    リソグラフィック工程を行い、これにより、少なくとも第２領域の第２電極を覆うフォトレジスト層の部分を除去する工程と、
    第２領域の、少なくとも第２電極を覆う第１金属層をエッチングする工程とを含むことを特徴とする請求項５に記載のデュアル仕事関数半導体装置の製造方法。
  7. 更に、フォトレジスト層を形成する前に、第１金属層の上にハードマスク層を形成する工程と、
    第１金属層をエッチングする前に、第２領域の、第２電極を覆うハードマスク層の部分をエッチングする工程とを含むことを特徴とする請求項６に記載のデュアル仕事関数半導体装置の製造方法。
  8. パターニングされた第１金属層（１０８）を形成する工程が、
    少なくとも第１領域の第１電極（１０２ａ）と第２領域の第２電極（１０２ｂ）を覆う犠牲層（１１２）を形成する工程と、
    パターニングされた犠牲層（１１２）が、少なくとも第２領域の第２電極（１０２ｂ）を覆うが、第１領域の第１電極（１０２ａ）を覆わないように、犠牲層（１１２）をパターニングする工程と、
    第１領域の第１電極（１０２ａ）を覆い、かつ第２領域の第２電極（１０２ｂ）を覆うパターニングされた犠牲層（１１２）を覆う、第１金属層（１０８）を形成する工程と、
    第１金属層（１０８）をパターニングする工程とを含むことを特徴とする請求項４に記載のデュアル仕事関数半導体装置の製造方法。
  9. 犠牲層（１１２）をパターニングする工程が、
    第１領域の第１電極（１０２ａ）と第２領域の第２電極（１０２ｂ）を覆う犠牲層（１１２）の上に、フォトレジスト層（１１０）を形成する工程と、
    リソグラフィック工程を行い、これにより、第１領域の、少なくとも第１電極（１０２ａ）を覆うフォトレジスト層（１１０）の部分を除去する工程と、
    第１領域の、少なくとも第１電極（１０２ａ）を覆う犠牲層（１１２）の部分を除去する工程とを含むことを特徴とする請求項８に記載のデュアル仕事関数半導体装置の製造方法。
  10. 第１金属層（１０８）をパターニングする工程が、更に、第２領域の、第２電極（１０２ｂ）を覆う犠牲層（１１２）をリフトオフし、これにより、第２領域の、第２電極（１０２ｂ）を覆う第１金属層（１０８）も除去する工程を含む請求項８または９に記載のデュアル仕事関数半導体装置の製造方法。
  11. 第２金属層を形成する工程が、少なくとも第１電極と第２電極を覆うように第２金属層を形成する工程を含むことを特徴とする請求項１〜１０のいずれかに記載のデュアル仕事関数半導体装置の製造方法。
  12. 第１金属（１０８）および／または第２金属（１０９）は、少なくともＮｉ、Ｃｏ、Ｔｉ、およびその他からなる群から選択される金属を含むことを特徴とする請求項１〜１１のいずれかに記載のデュアル仕事関数半導体装置の製造方法。
  13. 第１仕事関数変調元素は、ランタニド系の元素を含み、更に請求項２または請求項２の従属項に従属する場合には、第２仕事関数変調元素は、ランタニド系の元素を含むことを特徴とする請求項１〜１２のいずれかに記載のデュアル仕事関数半導体装置の製造方法。
  14. 第１または第２仕事関数変調元素は、Ｙｂ、Ｔｂ、Ｇｄ、Ｌａ、Ｅｒ、Ｄｙ、およびその他のいずれかを含むことを特徴とする請求項１３に記載のデュアル仕事関数半導体装置の製造方法。
  15. 第１仕事関数変調元素は、白金金属を含み、更に請求項２または請求項２の従属項に従属する場合には、第２仕事関数変調元素は、白金金属を含むことを特徴とする請求項１〜１２のいずれかに記載のデュアル仕事関数半導体装置の製造方法。
  16. 第１または第２仕事関数変調元素は、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓのいずれかを含むことを特徴とする請求項１５に記載のデュアル仕事関数半導体装置の製造方法。
  17. 第１仕事関数変調元素は、Ａｌを含み、更に請求項２または請求項２の従属項に従属する場合には、第２仕事関数変調元素は、Ａｌを含むことを特徴とする請求項１〜１２のいずれかに記載のデュアル仕事関数半導体装置の製造方法。
  18. 半導体装置がＣＭＯＳであり、第１領域と第２領域が、反対のドーピングタイプを有することを特徴とする請求項１〜１７のいずれかに記載のデュアル仕事関数半導体装置の製造方法。
  19. 第１領域のドーピングタイプが、ｎ型であることを特徴とする請求項１８に記載のデュアル仕事関数半導体装置の製造方法。
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