TW200910595A - Semiconductor device and method of fabricating the same - Google Patents

Semiconductor device and method of fabricating the same Download PDF

Info

Publication number
TW200910595A
TW200910595A TW097132804A TW97132804A TW200910595A TW 200910595 A TW200910595 A TW 200910595A TW 097132804 A TW097132804 A TW 097132804A TW 97132804 A TW97132804 A TW 97132804A TW 200910595 A TW200910595 A TW 200910595A
Authority
TW
Taiwan
Prior art keywords
region
conductivity type
type impurity
ldd
semiconductor device
Prior art date
Application number
TW097132804A
Other languages
English (en)
Inventor
Duck-Ki Jang
Original Assignee
Dongbu Hitek Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Hitek Co Ltd filed Critical Dongbu Hitek Co Ltd
Publication of TW200910595A publication Critical patent/TW200910595A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

200910595 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造方法。 【先前技術】 隨著資訊處理技術的最近發展，對能夠作業高壓訊號之半導 體裝置之需求在增加。 此外還需要一種半導體晶片，可作業於高壓之電晶體、可作 業於中間電壓之電晶體以及可作業於低壓之電晶體被整合於其 中。 【發明内容】 本發明實施例提供一種半導體裝置及其製造方法，可作業於 預定電壓之電晶體和可作業於比預定電壓低之電壓之電晶體形成 於單個井或兩個井之上，其中每一井具有相同濃度之雜質。 一個實施例中，半導體裝置包含：半導體基板，包含其中具 有第-導電_雜質之第—區；隔離膜，用以定義第—主動區和 第二主動區於第—區中；第—LDD區，以第—間距彼此間隔於第
動區之上，並且其中包含第二導電類型雜質；以及第二LDD 區’以比第-間距窄的第二間距彼此間隔於第二主動區之上，並 且包含弟一導電類型雜質。 盆另-實施例提供—種半導體裝置，包含：半導體基板，包含 ”中”有第-導電類型雜質之第—井和其中具有第二導電類型雜 200910595 質之=二井；第—電晶體，位於第—井之上；以及第二電晶體， =第—井之上。第—電晶體包含第—閘電極於第—井之上以及 第井中具有第一導電類型雜質之第一 ldd區。第二電晶體包 含位於第二井之上的第二閘電極；第二⑽區，包含第二導電類 ㈣貝於第—井中’以及暈區，位於第二LDD區下方，第二LD〇 區L 3之第—導電類型雜質具有與第區之第二導電類型雜 質之濃度對應之濃度。
.a%例提供—種半導體裝置之製造方法，包含以下步 '提ί、料縣板’此半導縣板包含具有第-導電類型雜質 之=-區以及具有第二導電_雜質之第二區；形成第一問電極 於弟-區之上和第二閘電極於第二區之上；形成第二㈣區於第 —閑電極之横_面之上；以及，同時形成第—⑽區於第一問 電極之橫⑽面之上和暈㈤◦)區於第二ldd區之底部中。 —在各種實施例之半導體裳置中，第二ldd區之間的間距比第 H之間的乍。因此’第二主動區的電晶體包含比第一主動 品的㈣體⑽㈣道長度，並且可作業帅對低的電壓。 體形成於單個井㈣，或者每―電晶體形成於具 2同浪度之相同雜質之井中時，第二主動區中形成的電晶體可 作業於相對低的電壓。 【實施方式】 圖」所示係為本發明實關之半導體裝置之剖視圖 200910595 請參考「第1圖」，半導體裝置包含半導體基板u〇、隔離膜 120、第—電晶體TR1、第二電晶體TR2以及第三電晶體TR3。 半導體基板110包含例如P型雜質之第一區111和例如N型 雜質之第二區112。例如，第一區in可以為包含p型雜質之p型 井。 第一區111中P型雜質之濃度低於第二區112中N型雜質之 濃度。P型雜質包含例如硼，N型雜質包含例如磷（ph〇sph〇rus ; p)和/或石申 (arsenic ; As )。 隔離膜12〇形成於半導體基板110中。第一區111中的隔離 膜120定義第一主動區AR1和第二主動區AR2。第二區112之隔 離膜120定義第三主動區AR3。作為例子，隔離膜12〇可以包含 氣化物並且透過淺溝隔離（swall〇w廿ench is〇iati〇n ; sti)製程或 石夕局部氧化（local oxidati〇n ; LOCOS)製程被形成。 第一電晶體TR1位於第一主動區aj^中。第一電晶體TR1 包含第一閘極絕緣膜13卜第一閘電極14卜第一 LDD區151、第 —閘極間隔物161以及第一源極/汲極區171。 第一閘極絕緣膜131係位於半導體基板11()之上。作為例子， 第一閘極絕緣膜131包含氧化矽（silic〇n〇xide ; si〇x>第一閘極 系巴緣膜131用以絕緣第一閘電極141和其下半導體基板中的 通道。 第一閘電極141位於第一閘極絕緣膜131之上。作為例子， 200910595 第-閘_141包含多晶石夕（被攙·型或p型雜質，如上所述）、 銘、銅、猛、鎢、鈦及其組合（例如，銅域鈦鶴合金；鐘、鶴 或鈦碎化物；等）。 第-閘__ 161位於第―啦極141之橫向側面之上。 作為例子，第—閘湖隔物161包含氧化物（例如，二氧化石夕） 和/或氮化物（例如’氮化外第一閘極間隔物i6i絕緣第一閑 電極141之橫向側面和/或為離子植人製程提供遮罩（除第一間 電極閘極141之外）以形成第—源極力聽區⑺。 第- LDD區⑸位於第—閘極間隔物161下方，並且透過離 子植入N型雜質而形成。每一第一咖區i5i被間隔第一間距 W1，並且包含第一深度D1。第_咖區⑸中的N型雜質之濃 度為第一（預定）濃度。 、 第-源極/汲極區171位於第一間極間隔物161之橫向側面 之上，亚且透過離子植人高濃度型肺而形成。第一源極/ 汲極區171鄰接第一 LDD區151。 弟-電晶體TR2位於第二主動區趣+。第二電晶體丁幻 包含第二閘極絕緣膜132 '第二閘電極i42、第二ldd區i52、第 二閘極間隔物162以及第二源極，汲極區172。 第二閘極絕緣膜132係位於半導體基板11〇之上。第二問極 絕緣膜132包含相同的材料和/或具有與第-問極絕緣膜131相 同的厚度（或者更小的厚度）。如果第二閘極絕緣膜132具有比第 200910595 一閘極絕緣膜131更小的厚度， 之厚度之50-80%。 通苇大約為第一間極絕緣膜 131
第二閘電極142係位於第— 弟一閘極絕緣膜132之上。第二閘電 極142包含與第一閘電極Ml相 相问的材料或者相同的厚度。 第二閘極間隔物162係位 、乐一閘電極142之橫向側面上。 苐一閘極間隔物162包含鱼第—門技卩目π-止， 3，、弟閘極間隔物ι61相同的材料或者 _的厚度。第二閘極間隔物162用作離子植人製程之遮罩（除 第二，電極142之外），以形成第二源極/汲極區Π2。 第二LDD區152係位於第二閘極間隔物町方，並且透過 離子植入Ν型雜質而形成。每—第二廳㊣152間隔第二間距 W2 ’並且具有第二深度D2。 第二LDD區152在通道的方向突出，與第二源極/汲極區172 相反。因此，第二間距W2比第—間距wi窄了突出或延伸的長 度，比第二閘電極142之間距W3 f 了突出長度，取決於植入N 型雜質之任意擴散範圍。 第一深度D2大於第一深度D1，第：LDD區152中N型雜 質之第二濃度大於第-LDD區151中N型雜f之濃度。第一咖 區151中的N型雜質不需要與第二LDD H 152中的N型雜質相 同。 第一源極/汲極區172係位於第一閘極間隔物ι61之橫向侧 面之上’亚且透過離子植入高濃度之N型雜質而形成。第二源極 200910595 /汲極區172鄰接第二LDD區152。 第-和第二間距W1和W2各自為第―電晶體TR1和第 晶體TR2之通道長度’其中第二電晶體TR2之通道長度比第一啦 晶體TR1之通道長度短。因此’第二電晶體加可作業於比第: 電晶體TR1低的作業電磨。例如，第一電晶體瓜作業於= 伏特至3〇伏特之電塵，第二電晶體TR2作業於約*伏特至$伏特 之電壓。換言之，例如約20伏特至3〇伏特之電驗應用至第〜 源極/錄區171，例如約4伏特至6伏特之電壓被應用至第二源 極/汲極區172。 第三電晶體TR3位於第三主動區細之上。第三電晶體加 包含第三閘極絕緣膜133、第三閘電極143、第三LDD區153、第 —閘極間隔物163以及第三源極/汲極區丨73。 第三閘極絕麵133係位於半導體基板11G之上。第三閉極 、、’巴緣膜133包含與第-閘極絕緣膜131和/或第二閘極絕緣膜说 相同的材料並且包含相同或不同的厚度。 第三閘電極⑷位於第三閘極絕緣膜133之上。第三間電極 143包含與第一閘電極141和/或第二問電極142相同的材料和/ 或相同的厚度。 第三閑極間隔物163係位於第三間電極143之橫向侧面之 上。第三閘極間隔物163包含與第一閘極間隔物161和/或第二 間極間隔物162相同的材料於相同的厚度中。第三閘極間隔物⑹ 11 200910595 絕緣第三閘電極⑷之橫向側面和人知作離子植人製程之遮罩 (除第三閘電極⑷之外）以形成第三馳^及極區173。 第三LDD區153係位於第三閘極間卩s 间隔物163下方，並且透過 離子植入低濃度之P型雜質而形成。每—筮__ 可弟二LDD區153間隔一 第三間距。 而形成於第三LDD區153 作業期間減少貫穿（punch 暈區154透過離子植入n型雜質 下方。暈區154在第三電晶體TR3 through)現象。 第三源極/汲極區173 #付於笙-日日上 驗於弟二閉極間隔物163第三之橫 7面之上，__子._之p _ :、 電晶體TR3包含比第一區⑴之 成第一 因此，第三電曰# 要 、域更鬲的雜質區域’ TR2更低的作轉—電晶體加和第二電晶體 取更低的作業輕。作為例子，約u 用至第三源極/汲極H173。 '•寸之電壓被應 程剖視圖。」_柄有餘解導财红製造方法之製 °月參考「第2a圖」，被植入 定部被植人p料⑽ 1心之N料導體基板之預 麵入P型雜質以形成p 含具有P型雜質之第—區ln * 換5之+導體基板110包 d 區I11和具有N型雜質之第二 壕溝透過淺溝隔離製程形成於 -二。 甲已3 p型井之半導體基板 200910595 110中，壕溝被填充氧化物，從而形成隔離膜120。在沈積氧化物 以填充緣溝之鈾’薄概型氧化物（thin liner oxide)成長於壕溝之 表面之上，薄襯型氮化物被沈積於薄襯型氧化物之上。透過隔離 膜120,第一主動區ar〗和第二主動區八幻被定義於第一區^ 中’第三主動區AR3被定義於第二區η]中。 請參考「第2b圖」’在隔離膜12〇形成之後，氧化膜透過韌 化製私（例如，習知的矽的濕式或干式氧化）形成於半導體基板 110之上，多晶矽層形成於氧化膜之上（通常透過化學汽相沈積前 驅氣體例如石夕烧或二石夕烧）。 此後，氧化膜和多晶矽層透過光刻遮罩和蝕刻製程被圖案 化，第一至第三閘極被形成於半導體基板11〇之上，其中第一至 第二閘電極14卜142、143形成於第—至第三閘極絕緣層m、 m、133之上。 «月參考「第2c圖」’恭露第三主動區AR3之第一光阻圖案3〇〇 被形成’使用第-光阻圖案300和第三閘電極143作為遮罩，p 型雜質以第-濃度被植人半導體基板nQ，第—至第三問電極 141、142、143形成於半導體基板11〇之上。 請參考「第2d圖」，P型雜質被植入第三主動區AR3以形成 第三LDD區153之後，第-光阻圖案3〇〇透過灰化製程被清除， 覆蓋第-主動區AR1之第二光阻圖案·被形成。此後，使用第 二光阻圖案400和第二及第三閘電極142、143作為遮罩，n型 13 200910595 雜質透過傾斜離子植人製程（tilted km impiantatk)npiOeess)在第 二濃度被植人第二主動區趣和第三主祕AR3。結果，第二 LDD區152形成於第二間電極142之橫向側面上方，暈區154 形成於第二LDD區153下方。第二LDD區152和暈區154包含 相同的深度和N 之濃度。此時，第二⑽@ 152和晕區 154的深度大於第：LDD區153的深度。 此外，第二LDD區152各自向相對的方向突出（例如，朝向 通道）。這是因為，它們係透過傾斜離子植入製程被形成。第二 LDD區152的突出部形成於第二閘電晶體142之底部之上。因此， 第一 LDD 1 152之間的間隔比第二閘電極142的短。此外，晕區 154還突出或延伸與第二LDD區152相同或類似的量，第三閘電 極143/第二閘電極142下方之通道長度與第二閘電極142相同或 類似。 請參考「第2e圖」，使用第一閘電極141作為遮罩，N型雜 質在第二濃度被植入第一主動區AR1，並且第一 ldd區151被形 成。雖然弟一和第二主動區可以透過光阻圖案被遮罩（與「第k 圖」之第一光阻圖案300類似），因為n型雜質之第三濃度低於第 一濃度和第二濃度，未被遮罩之η型雜質植入以形成第一 LDD區 151不會嚴重影響第二LDD區152和第三LDD區153之性質和 /或特性。 此後’氮化膜（並且，可選擇氮化膜上方和/或下方之氧化 14 200910595 膜）被形成於其中包含第一 LDD區151之半導體基板110之上， 氮化膜（並且可選擇氧化膜）係使用各向異性之蝕刻製程例如深 蝕刻（etchback)製程被姓刻。結果，第一至第三閘極間隔物161、 162、I63被形成於第一至第三閘電極141、142、143之橫向側面 上方。 請參考「第2f圖」，用本說明書所述圖案化模組（圖中未表示） 遮罩第三主動區_之後，使用第—閘電極⑷、第二閑電極 142、第—閘極間隔物161以及第二閘極間隔物162作為遮罩，高 濃fN型雜質被植人第—主祕规和第二主動區繼。從而形 成第一源極/汲極區171和第二源極/汲極區172。
後第―主動區AR3上方的遮罩被清除（例如，透過灰化）， 圖案化光阻形成於第一主動g施和第二主動區繼上方（圖中 未表示，但是和本說明書中用於描述「第2c圖」之光阻化圖案· -樣>使用第三_極143和第三難間隔物163作為遮罩，（高） 濃度之型雜質被植人第三主動區趣，從而形成第三源極/没 實施例 具有代表性實 本說明書中”一個實施例. _ #表示聯繫本發明至少一個實施例中包含的該實施例所描 迷特別特徵、結構或特點。說明書中不同位置出現的這種術纽並 非必須全部指相同的實施例。此外，當特別的特徵、結構或特點 係結合任意實施述時，在本倾技術人員的熟__狀 15 200910595 其他實施例會影響這些特徵、結構或特點。 雖然本發明以前述之實施例揭露如上，缺i 政_ …、'、亚非用以限定本 ♦月。在不脫離本發明之精神和範圍内，所為之更動與潤飾，均 屬本發明之專利賴範圍之…尤其地，各種更動與修正可能為 本發明揭露、圖式以及申請翻細之触触合·之組件部 和/或排列。除了組件部和/或排列之更動與修正之外，本領域 技術人員明顯還可看出其他使用方法。 【圖式簡單說明】 第1圖所示為實施例之半導體裝置之剖面圖；以及 第2a圖至第2f圖所示分別為半導體裝置之製造方法之製程剖 視圖。 【主要元件符號說明】 110 半導體基板 111 第一區 112 第二區 120 隔離祺 TR1 第—電晶體 TR2 第二電晶體 TR3 第三電晶體 AR1 第—主動區 AR2 弟一主動區 16 200910595 AR3 第三主動區 131 第一閘極絕緣膜 132 第二閘極絕緣膜 133 第三閘極絕緣膜 141 第一閘電極 142 第二閘電極 143 第三閘電極 151 第一 LDD區 152 第二LDD區 153 第三LDD區 154 暈區 161 第一閘極間隔物 162 第二閘極間隔物 163 第三閘極間隔物 171 第一源極及極區 172 第二源極/汲極區 173 第三源極及極區 300 第一光阻圖案 W1 第一間距 D1 第一深度 W2 第二間距 17 200910595 D2 第二深度 W3 第二閘電極之間距 18

Claims (1)

  1. 200910595 十、申請專利範圍： 1· 一種半導體裝置，包含有： 一半導體基板，包含其中具有第一導電類型雜質之一第一 區， 一隔離膜，用以定義一第一主動區和一第二主動區於該第 一區中； 第一 LDD區，以一第一間距彼此間隔於該第一主動區 中’包含第二導電類型雜質；以及 第二LDD區，以比第一間距窄的一第二間距彼此間隔於 該第二主動區中，包含該第二導電類型雜質。 2. 如申請專利範圍第1項所述之半導體裝置，其中該第二LDD 區包含之該第二導電類型雜質之一濃度比該第一 LDD區之濃 度南。 3. 如申請專利範圍第1項所述之半導體裝置，其中該半導體基板 包含：被植入該第二導電類型雜質之一第二區；以一第三間距 彼此間隔於該第二主動區之第三LDD區，包含該第一導電類 型雜質；以及暈區，位於該第三LDD區之底部，包含該第二 導電類型雜質。 4. 如申請專利範圍第3項所述之半導體裝置，其中該第一區包含 一濃度之該第一導電類型雜質，低於該第二區中該第二導電類 型雜質之一濃度。 5. 如申請專利範圍第3項所述之半導體裝置，其中該第二LDD 19 200910595 區中該第二導電類型雜質之一濃度對應該暈區中該第二導電 類型雜質之濃度。 6. 如申請專利範圍第1項所述之半導體裝置，其中該第二LDD 區包含比該第一 LDD區更大的深度。 7. 如申請專利範圍第1項所述之半導體裝置，更包含： 一閘電極，位於該第二主動區之上，並且包含比該第二間 距更大的寬度。 8. —種半導體裝置，包含： 一半導體基板，包含具有第一導電類型雜質之一第一井和 具有第二導電類型雜質之一第二井； 一第一電晶體，位於該第一井之上；以及 一第二電晶體，位於該第二井之上， 其中該第一電晶體包含一第一閘電極於該第一井之上以 及在該第一井中具有第二導電類型雜質之第一 LDD區，並且 該第二電晶體包含一第二閘電極，形成於該第二井之上；第二 LDD區，包含第二導電類型雜質於該第二井中，以及暈區， 位於該第二LDD區下方，包含與該第一 LDD區之該第二導電 類型雜質之一濃度對應之一濃度之該第二導電類型雜質。 9. 如申請專利範圍第8項所述之半導體裝置，其中該第一電晶體 包含比該弟二電晶體更南的一驅動電壓。 10. 如申請專利範圍第9項所述之半導體裝置，更包含： 20 200910595 -弟三電晶體，位於該第—井之上，並且具有比該第一電 晶體更高的一驅動電壓。 π. —種半導體裝置之製造方法，包含： 提供-半導體基板’該料體基板包含具有第—導電類型 雜質之-第-區以及具有第二導電類型雜質之一第二區；' 形成-第-閘電極於該第-區之上和—第二閘電極於該 第二區之上； Λ 形成第二LDD區於該第二閘電極之横向側面之上；以及 同時形成第-LDD 該第—閘電極之橫向側面之上以 及輩區於δ亥弟·—LDD區之底部中。 12. 如申請專利範圍第11項所述之半導體裳w制、 衣造方法，其中 开多成該第二LDD區包含使用該第二閘% 心極作為—遮罩 第一導電類型雜質至該半導體基板内。 入 13. 如申請專利範圍第11項所述之半導體裝置之制、 t ^衣造方法，苴中 同時形成該第一 LDD區和該暈區包含使 k第一閘電極和 第二閘電極作為遮罩，透過傾斜離子植入製程植入，〜 ° 類塑雜質至該半導體基板内。 * 14. 如申請專利範圍第13項所述之半導體裝置之制 '^衣k方法，J：中 同時形成該第一 LDD區和該暈區之步驟包含植入7" 雜質於約20。至40。之一角度。 〜第一導電 21
TW097132804A 2007-08-27 2008-08-27 Semiconductor device and method of fabricating the same TW200910595A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070085990A KR100922915B1 (ko) 2007-08-27 2007-08-27 반도체소자 및 이의 제조방법

Publications (1)

Publication Number Publication Date
TW200910595A true TW200910595A (en) 2009-03-01

Family

ID=40406060

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097132804A TW200910595A (en) 2007-08-27 2008-08-27 Semiconductor device and method of fabricating the same

Country Status (5)

Country Link
US (1) US20090057779A1 (zh)
JP (1) JP2009055041A (zh)
KR (1) KR100922915B1 (zh)
CN (1) CN101378063B (zh)
TW (1) TW200910595A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI467664B (zh) * 2009-03-31 2015-01-01 Nippon Mining Co Semiconductor device manufacturing method and semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102931090B (zh) * 2012-08-17 2015-06-03 西安龙腾新能源科技发展有限公司 一种超结mosfet的制造方法
US9219013B2 (en) * 2013-03-13 2015-12-22 Globalfoundries Inc. Technique for manufacturing semiconductor devices comprising transistors with different threshold voltages
US10044331B2 (en) * 2015-06-09 2018-08-07 Newport Fab, Llc High power RF switches using multiple optimized transistors
CN116779615B (zh) * 2023-08-23 2023-11-07 合肥晶合集成电路股份有限公司 一种集成半导体器件及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2723697B2 (ja) * 1991-07-22 1998-03-09 シャープ株式会社 半導体装置の製造方法
JP3227983B2 (ja) * 1993-09-10 2001-11-12 ソニー株式会社 半導体装置及びその製造方法
JPH0823031A (ja) * 1994-07-05 1996-01-23 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US5516711A (en) * 1994-12-16 1996-05-14 Mosel Vitelic, Inc. Method for forming LDD CMOS with oblique implantation
KR100204800B1 (ko) * 1996-12-28 1999-06-15 문정환 모스 트랜지스터 제조방법
CN1123917C (zh) * 1998-02-27 2003-10-08 联华电子股份有限公司 制作双电压金属氧化物半导体晶体管的方法
JP2000164727A (ja) * 1998-11-26 2000-06-16 Sharp Corp 半導体装置の製造方法
US6144076A (en) * 1998-12-08 2000-11-07 Lsi Logic Corporation Well formation For CMOS devices integrated circuit structures
JP4339952B2 (ja) * 1999-04-26 2009-10-07 パナソニック株式会社 半導体装置及びその製造方法
JP2001015609A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置、液晶表示装置及び半導体装置の製造方法
JP2002170887A (ja) * 2000-11-30 2002-06-14 Nec Corp 回路製造方法
JPWO2004112139A1 (ja) * 2003-06-10 2006-09-28 富士通株式会社 半導体装置とその製造方法
JP4832069B2 (ja) * 2005-12-06 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI467664B (zh) * 2009-03-31 2015-01-01 Nippon Mining Co Semiconductor device manufacturing method and semiconductor device

Also Published As

Publication number Publication date
JP2009055041A (ja) 2009-03-12
CN101378063B (zh) 2010-06-02
CN101378063A (zh) 2009-03-04
US20090057779A1 (en) 2009-03-05
KR100922915B1 (ko) 2009-10-22
KR20090021459A (ko) 2009-03-04

Similar Documents

Publication Publication Date Title
TWI220301B (en) Method for manufacturing embedded non-volatile memory with two polysilicon layers
TW567612B (en) Memory cell, memory cell arrangement and fabrication method
TWI377650B (en) Method for manufacturing microelectronic device and semiconductor device using the same
US7635620B2 (en) Semiconductor device structure having enhanced performance FET device
US8106467B2 (en) Semiconductor device having carrier mobility raised by generating strain in channel region
TW408469B (en) A semiconductor device and a manufacturing process therefor
JP4628644B2 (ja) 半導体装置の製造方法
US7494895B2 (en) Method of fabricating a three-dimensional MOSFET employing a hard mask spacer
KR100568858B1 (ko) 수직 이중 채널을 갖는 ｓｏｉ 트랜지스터의 제조 방법 및그에 따른 구조
JP2001284466A (ja) 半導体装置及びその製造方法
JP2002289700A (ja) 半導体素子のデュアルゲート製造方法
TWI261913B (en) Semiconductor device and method of manufacturing the same
KR100415975B1 (ko) 전계 효과 제어 트랜지스터 및 그의 제조 방법
TW200910595A (en) Semiconductor device and method of fabricating the same
US20070029616A1 (en) Semiconductor integrated circuit device and method of fabricating the same
CN103633029A (zh) 半导体结构及其制造方法
US7776695B2 (en) Semiconductor device structure having low and high performance devices of same conductive type on same substrate
CN103915321A (zh) 半导体结构及其制造方法
JP2003536276A (ja) 埋込ゲートを備えた縦型ｍｏｓトランジスタおよびその製造方法
US7723231B2 (en) Semiconductor device and method of fabricating the same
US7557414B2 (en) Semiconductor device and method for manufacturing the same
US6632745B1 (en) Method of forming almost L-shaped spacer for improved ILD gap fill
KR20090064659A (ko) 반도체 소자 및 이의 제조방법
US7416934B2 (en) Semiconductor device
JP2571004B2 (ja) 薄膜トランジスタ