JP2006339441A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 半導体装置の製造方法に関し、閾値電圧のシフトが少ないフルシリサイドゲート電極をもつ半導体装置を容易に実現できるようにする。
【解決手段】 基板１上に絶縁膜２ａ、２ｂ及び第１のポリシリコン層３ａ、３ｂをこの順に積層して形成する工程と、イオン注入法を適用することに依って第１のポリシリコン層３ａ、３ｂ中に不純物を導入する工程と、第１のポリシリコン層３ａ、３ｂ上に第２のポリシリコン層１１ａ、１１ｂを形成する工程と、第２のポリシリコン層１１ａ、１１ｂの表面側から第１のポリシリコン層３ａ、３ｂと絶縁膜２ａ、２ｂとの界面側に至るまで全てをシリサイド化してフルシリサイドのゲート電極を形成する。
【選択図】 図７
【解決手段】 基板１上に絶縁膜２ａ、２ｂ及び第１のポリシリコン層３ａ、３ｂをこの順に積層して形成する工程と、イオン注入法を適用することに依って第１のポリシリコン層３ａ、３ｂ中に不純物を導入する工程と、第１のポリシリコン層３ａ、３ｂ上に第２のポリシリコン層１１ａ、１１ｂを形成する工程と、第２のポリシリコン層１１ａ、１１ｂの表面側から第１のポリシリコン層３ａ、３ｂと絶縁膜２ａ、２ｂとの界面側に至るまで全てをシリサイド化してフルシリサイドのゲート電極を形成する。
【選択図】 図７
Description
本発明は、シリサイドをゲート電極とするＭＯＳトランジスタを含む半導体装置を製造する方法の改良に関する。
近年、ＬＳＩの高速化、低消費電力化に伴って、ＭＯＳトランジスタの高集積化、高速化、低消費電力化などが希求されている。
現在、微細なＭＯＳトランジスタでは、Ｓｉからなるゲート電極に於ける空乏化を抑制するため、ゲート電極をメタルで構成する技術が導入されつつあるが、その場合の一手段として、ゲート電極をフルシリサイドで構成することが考えられている。
一般に、シリサイドゲート電極は目新しいものではなく、今までも、シリコンゲート電極上に金属膜を形成し、頂面のみをシリサイド化したゲート電極を形成する技術は多用されてきたのであるが、そのようなシリサイドゲート電極では通常のシリコンゲート電極と同様、空乏化を防ぐことはできない。
そこで、シリコンゲート電極全体をシリサイド化してゲート電極の空乏化を抑止したフルシリサイドゲート電極が考えられていて、これは前記一部シリサイド化したゲート電極に関する技術の延長上に在ることから、半導体装置の技術分野に於いては、金属そのものや金属窒化物などを用いてゲート電極を作製する技術（例えば、特許文献１を参照）と比較して馴染み易い技術と言える。
ところで、シリコンゲート電極をもつＭＯＳトランジスタの場合、シリコンゲート電極にｎ型不純物、或いは、ｐ型不純物をイオン注入することで閾値電圧を制御することが行なわれている。
この技術は、フルシリサイドゲート電極の場合にも同様に応用することが可能であり、その場合には、シリサイド化するのに必要な金属膜を形成する以前の状態に於いてシリコン中にｎ型不純物、或いは、ｐ型不純物をイオン注入し、その後、熱処理してフルシリサイド化することが行なわれる。
然しながら、そのようにして作製したフルシリサイドゲート電極をもつＭＯＳトランジスタに於いては、閾値電圧がシリコンミッドギャップ方向にシフトする旨の問題が存在することが知られていて、それがフルシリサイドゲート電極をもつＭＯＳトランジスタの実用化を妨げる要因の１つとなっている。
特開２００４−２０７４８１号公報
本発明では、閾値電圧のシフトが少ないフルシリサイドゲート電極をもつ半導体装置を容易に実現できるようにする。
本発明者は、フルシリサイドゲート電極をもつＭＯＳトランジスタの閾値電圧シフトについて様々な角度から研究を行なって知得された結果が本発明に結び付いているので、それについての説明は本発明の理解を容易にすると考えられる。
図１はシリコンゲート電極及びゲート絶縁膜の界面に於ける不純物濃度（横軸）とフラットバンド電圧（ＶFB）との関係を表した線図であり、この図から看取できるように、フラットバンド電圧（ＶFB）は不純物のゲート絶縁膜界面への偏析量に依存している。
従って、シリコンゲート電極のゲート絶縁膜界面に不純物を多く偏析させることが閾値電圧シフトの抑制に有効であることが見出された。このように、原因が判ってしまえば、その解決手段は簡単且つ容易である。
そこで、本発明に依る半導体装置の製造方法に於いては、基板上に絶縁膜及び第１のポリシリコン層をこの順に積層して形成する工程と、イオン注入法を適用することに依って第１のポリシリコン層中に不純物を導入する工程と、第１のポリシリコン層上に第２のポリシリコン層を形成する工程と、第２のポリシリコン層の表面側から第１のポリシリコン層と前記絶縁膜との界面側に至るまで全てをシリサイド化してフルシリサイドのゲート電極を形成する工程とが含まれてなることを特徴とする。
前記手段を採ることに依り、シリコンゲート電極をフルシリサイド化する工程の前にシリコンゲート電極に不純物を相対的に深く導入することが可能となり、従って、シリサイド化工程後のフルシリサイドゲート電極とゲート絶縁膜との界面に於けるフルシリサイドゲート電極側に於ける不純物濃度を高濃度化することができ、その結果、フルシリサイドゲート電極の閾値電圧シフトは良好に抑制され、その実用化が可能になった。
図２乃至図７は本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
尚、図では、ＣＭＯＳに於けるｎチャネルＭＯＳＦＥＴ領域とｐチャネルＭＯＳＦＥＴ領域とを分けて表してあり、判り易くする為、ｎチャネルＭＯＳＦＥＴの構成部分を指示する記号にはａを、また、ｐチャネルＭＯＳＦＥＴの構成部分を指示する記号にはｂをそれぞれ付記してあるが、例えば、ゲート絶縁膜のように同時に作製された同一物の場合もあることに留意する必要がある。
図２参照
（１）
シリコン基板１には、ｎチャネルＭＯＳＦＥＴ領域にｐ型ウエル（図示せず）を、そして、ｐチャネルＭＯＳＦＥＴ領域にｎ型ウエル（図示せず）をそれぞれ形成してあるものとし、熱酸化法を適用してゲート絶縁膜２ａ、２ｂを形成する。
（１）
シリコン基板１には、ｎチャネルＭＯＳＦＥＴ領域にｐ型ウエル（図示せず）を、そして、ｐチャネルＭＯＳＦＥＴ領域にｎ型ウエル（図示せず）をそれぞれ形成してあるものとし、熱酸化法を適用してゲート絶縁膜２ａ、２ｂを形成する。
（２）
ＣＶＤ法を適用することに依り、ゲート絶縁膜２ａ、２ｂ上にゲート電極用の第１のポリシリコン層３ａ、３ｂを形成する。
ＣＶＤ法を適用することに依り、ゲート絶縁膜２ａ、２ｂ上にゲート電極用の第１のポリシリコン層３ａ、３ｂを形成する。
図３参照
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依り、ｐチャネルＭＯＳＦＥＴ領域を覆うレジスト膜８ｂを形成する。
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依り、ｐチャネルＭＯＳＦＥＴ領域を覆うレジスト膜８ｂを形成する。
（４）
イオン注入法を適用することに依り、レジスト膜８ｂをマスクとしてｎチャネルＭＯＳＦＥＴ領域の第１のポリシリコン層３ａにｎ型不純物であるＡｓの打ち込みを行なう。この場合、ｎ型不純物のＡｓは他にＰ（リン）やＳｂ（アンチモン）に代替して良い。
イオン注入法を適用することに依り、レジスト膜８ｂをマスクとしてｎチャネルＭＯＳＦＥＴ領域の第１のポリシリコン層３ａにｎ型不純物であるＡｓの打ち込みを行なう。この場合、ｎ型不純物のＡｓは他にＰ（リン）やＳｂ（アンチモン）に代替して良い。
この場合、第１のポリシリコン層３ａが例えば５０ｎｍ以下であるような薄膜の場合には、ゲート絶縁膜２ａへのダメージを考慮して不純物イオン注入の加速エネルギーを低くしなければならず、高濃度の不純物注入は困難となる。
従って、そのような場合には、ポリシリコンではなく、アモルファスシリコンを用いることにより、不純物イオン注入によるゲート絶縁膜２ａへのダメージを低減させることができる。
尚、薄膜のシリコン層へ不純物を導入する方法として、プラズマドーピングやクラスターイオンドーピングなどの手段を採ることに依り、ゲート絶縁膜へのダメージなくシリコン層に不純物を導入できることが知られている。
前記工程（３）及び（４）と同様にして、ｐチャネルＭＯＳＦＥＴ領域の第１のポリシリコン層３ｂにもｐ型不純物であるＢの打ち込みを行なう。尚、このイオン注入は、ｎチャネルＭＯＳＦＥＴ領域及びｐチャネルＭＯＳＦＥＴ領域の何れを先に実施しても良い。
（５）
前記したように、ｎチャネルＭＯＳＦＥＴ領域及びｐチャネルＭＯＳＦＥＴ領域に於ける第１のポリシリコン層３ａ及び３ｂへの不純物イオンの注入を行なった後、不純物の活性化アニールを行なう。
前記したように、ｎチャネルＭＯＳＦＥＴ領域及びｐチャネルＭＯＳＦＥＴ領域に於ける第１のポリシリコン層３ａ及び３ｂへの不純物イオンの注入を行なった後、不純物の活性化アニールを行なう。
図４参照
（６）
図２について説明した工程（２）と同様にＣＶＤ法を適用することに依り、第１のポリシリコン層３ａ、３ｂ上に第２のポリシリコン層１１ａ、１１ｂを形成する。
（６）
図２について説明した工程（２）と同様にＣＶＤ法を適用することに依り、第１のポリシリコン層３ａ、３ｂ上に第２のポリシリコン層１１ａ、１１ｂを形成する。
前記説明した工程で形成されたゲート絶縁膜２ａ及び２ｂ、第１のポリシリコン層３ａ及び３ｂ、第２のポリシリコン層１１ａ及び１１ｂからなる積層構造に於ける不純物濃度プロファイルは図８（Ａ）の線図に見られる通りである。尚、図８（Ｂ）はポリシリコン層が１層の場合を比較の為に示したものである。
図８（Ａ）に見られるポリシリコン層が２層である場合の不純物濃度プロファイルは、図８（Ｂ）に見られるポリシリコン層が１層である場合の不純物濃度プロファイルと比較して、相対的にゲート絶縁膜界面付近に高濃度の不純物が偏析したプロファイルになっていることが看取される。
前記工程（５）で行なっている不純物の活性化は、不純物注入直後ではなく、第２のポリシリコン層１１ａ、１１ｂを形成した後に実施しても良い。
また、第２のポリシリコン層１１ａ及び１１ｂの堆積前に第１のポリシリコン層３ａ及び３ｂの表面に自然酸化膜が形成るおそれがある為、第２のポリシリコン層１１ａ、１１ｂを形成する前にフッ酸等の薬液による前処理を行なうことが好ましい。若し、第１のポリシリコン層３ａ、３ｂと第２のポリシリコン層１１ａ、１１ｂとの間に自然酸化膜が存在する状態でシリサイド化を行なった場合、第１のポリシリコン層３ａ、３ｂと第２のポリシリコン層１１ａ、１１ｂとの界面でシリサイド化が停止するおそれがある。
また、第２のポリシリコン層１１ａ及び１１ｂの堆積後に２回目の不純物注入を行うことは、第１及び第２のポリシリコン層の界面がミキシングされ、界面の不連続性を解消することができる。尚、この場合、注入する不純物としてはゲルマニウムなどを用いると良い。
図５参照
（７）
通常のリソグラフィ技術を適用することに依り、第２のポリシリコン層１１ａ及び１１ｂ、第１のポリシリコン層３ａ及び３ｂをゲート電極に、そして、ゲート絶縁膜２ａ、２ｂをゲート電極と同パターンにぞれぞれ加工する。尚、加工後に於けるゲート電極の記号は１１ａ、１１ｂ、３ａ、３ｂをそのまま用いることとする。この加工後の記号については、他の部分についても同様とする。
（７）
通常のリソグラフィ技術を適用することに依り、第２のポリシリコン層１１ａ及び１１ｂ、第１のポリシリコン層３ａ及び３ｂをゲート電極に、そして、ゲート絶縁膜２ａ、２ｂをゲート電極と同パターンにぞれぞれ加工する。尚、加工後に於けるゲート電極の記号は１１ａ、１１ｂ、３ａ、３ｂをそのまま用いることとする。この加工後の記号については、他の部分についても同様とする。
（８）
この後、図示の構造を実現するには２つの方法があり、その１つは、ゲート電極１１ａ及び１１ｂなどをマスクとし、イオン注入を行なってソース領域及びドレイン領域のエクステンション領域４ａ、４ｂを形成し、次いで、膜厚が薄い仮のサイドウォールを形成してからソース及びドレインの選択エピタキシャル層６ａ、６ｂを成長させ、次いで、再びサイドウォールの形成を行なって記号５ａ、５ｂで指示されているサイドウォールを完成させ、次いで、ソース領域及びドレイン領域７ａ、７ｂを形成する。
この後、図示の構造を実現するには２つの方法があり、その１つは、ゲート電極１１ａ及び１１ｂなどをマスクとし、イオン注入を行なってソース領域及びドレイン領域のエクステンション領域４ａ、４ｂを形成し、次いで、膜厚が薄い仮のサイドウォールを形成してからソース及びドレインの選択エピタキシャル層６ａ、６ｂを成長させ、次いで、再びサイドウォールの形成を行なって記号５ａ、５ｂで指示されているサイドウォールを完成させ、次いで、ソース領域及びドレイン領域７ａ、７ｂを形成する。
他の１つは、前記した工程に於いて、エクステンション領域４ａ、４ｂを形成することなく、膜厚が薄い仮のサイドウォールを形成してからソース及びドレインの選択エピタキシャル層６ａ、６ｂを成長させ、次いで、膜厚が薄い仮のサイドウォールを除去し、次いで、表出された基板１の表面にイオン注入を行なってソース領域及びドレイン領域のエクステンション領域４ａ、４ｂを形成し、次いで、サイドウォール５ａ、５ｂを形成し、次いで、ソース領域及びドレイン領域７ａ、７ｂを形成する。
図６参照
（９）
スパッタリング法を適用することに依り、Ｎｉ（ニッケル）からなる金属膜９ａ、９ｂを堆積する。尚、これ等金属膜には、Ｎｉの他にＴｉ（チタン）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｐｔ（プラチナ）、Ｐｄ（パラジウム）などが挙げられる。
（９）
スパッタリング法を適用することに依り、Ｎｉ（ニッケル）からなる金属膜９ａ、９ｂを堆積する。尚、これ等金属膜には、Ｎｉの他にＴｉ（チタン）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｐｔ（プラチナ）、Ｐｄ（パラジウム）などが挙げられる。
図７参照
（１０）
熱処理を行ない、金属膜９ａ、９ｂとゲート電極１１ａ、３ａ、１１ｂ、３ｂ、選択エピタキシャル層６ａ、６ｂのシリサイド化を行なってから、未反応の金属膜９ａ、９ｂをウォッシュアウトする。尚、図では、シリサイド化された部分を記号１０ａ、１０ｂで指示すると共に原記号を括弧書きで併記してある。
（１０）
熱処理を行ない、金属膜９ａ、９ｂとゲート電極１１ａ、３ａ、１１ｂ、３ｂ、選択エピタキシャル層６ａ、６ｂのシリサイド化を行なってから、未反応の金属膜９ａ、９ｂをウォッシュアウトする。尚、図では、シリサイド化された部分を記号１０ａ、１０ｂで指示すると共に原記号を括弧書きで併記してある。
以上説明した工程に依って作製された半導体装置では、フルシリサイドゲート電極に於けるゲート絶縁膜との界面近傍には不純物が高濃度に偏析しているので、閾値電圧のシフトが発生することは極めて少なく、従って、充分に閾値電圧が制御されたものとなる。
１ シリコン基板
２，２ａ，２ｂ ゲート絶縁膜
３，３ａ，３ｂ 第１のポリシリコン層
４ａ，４ｂ エクステンション領域
５ａ，５ｂ サイドウォール
６ａ，６ｂ 選択エピタキシャル層
７ａ，７ｂ ソース領域及びドレイン領域
８ｂ レジスト
９ａ，９ｂ 金属膜 １０ａ，１０ｂ シリサイド化された部分
１１，１１ａ，１１ｂ 第２のポリシリコン層
２，２ａ，２ｂ ゲート絶縁膜
３，３ａ，３ｂ 第１のポリシリコン層
４ａ，４ｂ エクステンション領域
５ａ，５ｂ サイドウォール
６ａ，６ｂ 選択エピタキシャル層
７ａ，７ｂ ソース領域及びドレイン領域
８ｂ レジスト
９ａ，９ｂ 金属膜 １０ａ，１０ｂ シリサイド化された部分
１１，１１ａ，１１ｂ 第２のポリシリコン層
Claims (3)
- 基板上に絶縁膜及び第１のポリシリコン層をこの順に積層して形成する工程と、
イオン注入法を適用することに依って第１のポリシリコン層中に不純物を導入する工程と、
第１のポリシリコン層上に第２のポリシリコン層を形成する工程と、
第２のポリシリコン層の表面側から第１のポリシリコン層と前記絶縁膜との界面側に至るまで全てをシリサイド化してフルシリサイドのゲート電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。 - 第１のポリシリコン層上に第２のポリシリコン層を形成した後、再度、イオン注入法を適用して不純物を導入する工程
が含まれてなることを特徴とする請求項１記載の半導体装置の製造方法。 - ゲート電極パターン化された第１及び第２のポリシリコン層をフルシリサイド化する工程に先立って第１及び第２のポリシリコン層の側壁に接するサイドウォールを形成する工程と、
第１及び第２のポリシリコン層をフルシリサイド化すると同時に前記サイドウォールをマスクとしてソース領域及びドレイン領域上もそれぞれシリサイド化する工程と
が含まれてなることを特徴とする請求項１或いは請求項２記載の半導体装置の製造方法。
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