CN107425076B - 薄膜晶体管及其制造方法、阵列基板和显示面板 - Google Patents
薄膜晶体管及其制造方法、阵列基板和显示面板 Download PDFInfo
- Publication number
- CN107425076B CN107425076B CN201710348413.2A CN201710348413A CN107425076B CN 107425076 B CN107425076 B CN 107425076B CN 201710348413 A CN201710348413 A CN 201710348413A CN 107425076 B CN107425076 B CN 107425076B
- Authority
- CN
- China
- Prior art keywords
- pattern
- active layer
- layer
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 56
- 239000010409 thin film Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 120
- 239000002184 metal Substances 0.000 claims abstract description 120
- 238000005530 etching Methods 0.000 claims abstract description 47
- 230000004888 barrier function Effects 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims description 16
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 230000000694 effects Effects 0.000 abstract description 8
- 238000009825 accumulation Methods 0.000 abstract description 2
- 230000002411 adverse Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 124
- 230000008569 process Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 239000010949 copper Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910001257 Nb alloy Inorganic materials 0.000 description 2
- 229910000583 Nd alloy Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- DTSBBUTWIOVIBV-UHFFFAOYSA-N molybdenum niobium Chemical compound [Nb].[Mo] DTSBBUTWIOVIBV-UHFFFAOYSA-N 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
本公开是关于一种薄膜晶体管及其制造方法、阵列基板和显示面板,该方法包括:衬底基板;设于所述衬底基板上的栅极金属层;设于所述栅极金属层上的栅极绝缘层;设于所述栅极绝缘层上的有源层图案;设于所述有源层图案上的刻蚀阻挡层图案;以及分别设于所述有源层图案上且均与所述刻蚀阻挡层图案接触的源极金属图案和漏极金属图案;其中,所述刻蚀阻挡层图案在所述衬底基板上的正投影与源极金属图案在所述衬底基板上的正投影斜交。本公开可以避免由于电荷聚集而导致薄膜晶体管烧毁的问题,同时也可以避免由于驼峰效应造成的不良影响。
Description
技术领域
本公开涉及显示技术领域,具体而言,涉及一种薄膜晶体管、薄膜晶体管制造方法、阵列基板和显示面板。
背景技术
随着信息技术的发展,人机交互过程越来越多地应用在不同的场景中。显示装置作为人机交互过程中获取信息的重要部件之一,与其相关的技术得到了快速的发展。
在显示技术领域中,薄膜晶体管(TFT,Thin Film Transistor)技术由原来的a-Si薄膜晶体管(非晶硅TFT)发展到目前得到广泛应用的氧化物薄膜晶体管。氧化物薄膜晶体管可以采用掺杂金属氧化物作为有源层,具有迁移率大(可以达到a-Si薄膜晶体管迁移率的10倍以上)、开关性能优异、均匀性较好等特点,可以用于需要快速响应和较大电流的应用,例如,高频、高分辨率、大尺寸的显示装置以及有机发光显示装置等。
作为氧化物薄膜晶体管的设计构思之一,SWC薄膜晶体管(Side wing contactTFT,边翼接触TFT)由于在工艺上优势,已经得到了各大晶体管制造厂商及研究机构的重视。然而,SWC薄膜晶体管可能存在较大的热集中效应而导致薄膜晶体管烧毁的问题,另外,SWC薄膜晶体管还可能产生驼峰效应(Hump effect)。
鉴于此,需要一种薄膜晶体管、薄膜晶体管制造方法、阵列基板和显示面板。
需要说明的是,在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种薄膜晶体管、薄膜晶体管制造方法、阵列基板和显示面板,进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或者多个问题。
根据本公开的一个方面,提供一种薄膜晶体管,包括:
衬底基板;
设于所述衬底基板上的栅极金属层;
设于所述栅极金属层上的栅极绝缘层;
设于所述栅极绝缘层上的有源层图案;
设于所述有源层图案上的刻蚀阻挡层图案;以及
分别设于所述有源层图案上且均与所述刻蚀阻挡层图案接触的源极金属图案和漏极金属图案;
其中,所述刻蚀阻挡层图案在所述衬底基板上的正投影与源极金属图案在所述衬底基板上的正投影斜交。
在本公开的一种示例性实施例中,所述有源层图案分别与所述源极金属图案和所述漏极金属图案形成边翼接触。
在本公开的一种示例性实施例中,所述有源层图案的材料为掺杂金属氧化物。
根据本公开的一个方面,提供一种阵列基板,所述阵列基板包括上述任意一项所述的薄膜晶体管。
根据本公开的一个方面,提供一种显示面板,所述显示面板包括上述任意一项所述的阵列基板。
根据本公开的一个方面,提供一种薄膜晶体管制造方法,包括:
在衬底基板上形成栅极金属层;
在所述栅极金属层上形成栅极绝缘层;
在所述栅极绝缘层上形成有源层;
在所述有源层上形成刻蚀阻挡层图案;
在所述有源层上分别形成均与所述刻蚀阻挡层图案接触的源极金属图案和漏极金属图案;以及
刻蚀所述有源层以形成有源层图案;
其中,所述刻蚀阻挡层图案在所述衬底基板上的正投影与源极金属图案在所述衬底基板上的正投影斜交。
在本公开的一种示例性实施例中,在所述有源层上形成刻蚀阻挡层图案包括:
在所述有源层上形成刻蚀阻挡层;
对所述刻蚀阻挡层进行刻蚀以形成所述刻蚀阻挡层图案。
在本公开的一种示例性实施例中,在所述有源层上分别形成与所述刻蚀阻挡层图案接触的源极金属图案和漏极金属图案包括:
在所述有源层上形成覆盖所述刻蚀阻挡层图案的源漏金属层;
对所述源漏金属层进行刻蚀以形成均与所述刻蚀阻挡层图案接触的所述源极金属图案和所述漏极金属图案。
在本公开的一种示例性实施例中,所述有源层图案分别与所述源极金属图案和所述漏极金属图案形成边翼接触。
在本公开的一种示例性实施例中,所述有源层的材料为掺杂金属氧化物。
在本公开的一些实施例所提供的技术方案中,通过将刻蚀阻挡层图案配置为其在衬底基板上的正投影与源极金属图案在衬底基板上的正投影斜交,减小了刻蚀阻挡层图案与源极金属图案和漏极金属图案相交的拐角大小,进而减少了拐角处的电荷量,从而优化了电流分布,可以避免由于拐角处电流过大而导致薄膜晶体管烧毁的问题,此外,基于上述斜交结构,可以使大部分电荷分布在有源层图案的中部,由此可以避免由于驼峰效应造成的不良影响。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本公开的实施例,并与说明书一起用于解释本公开的原理。显而易见地,下面描述中的附图仅仅是本公开的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。在附图中:
图1示意性示出了一些技术的薄膜晶体管中源极金属图案、刻蚀阻挡层图案与漏极金属图案之间位置关系的俯视图;
图2示意性示出了根据本公开的示例性实施方式的薄膜晶体管结构的剖面图;
图3示意性示出了根据本公开的示例性实施方式的薄膜晶体管中的源极金属图案、刻蚀阻挡层图案与漏极金属图案之间位置关系的俯视图;
图4示意性示出了根据本公开的示例性实施方式的薄膜晶体管制造方法的流程图;
图5至图7示意性示出了根据本公开的示例性实施方式的薄膜晶体管制造方法对应的结构的剖面图;以及
图8至图11分别示意性示出了根据本公开的示例性实施方式的薄膜晶体管制造方法对应的结构的俯视图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的实施方式;相反,提供这些实施方式使得本发明将全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中,如有可能,各实施例中所讨论的特征是可互换的。在下面的描述中,提供许多具体细节从而给出对本发明的实施方式的充分理解。然而,本领域技术人员将意识到,可以实践本发明的技术方案而没有所述特定细节中的一个或更多,或者可以采用其它的方法、组件、材料等。在其它情况下,不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
虽然本说明书中使用相对性的用语,例如“上”“下”来描述图标的一个组件对于另一组件的相对关系,但是这些术语用于本说明书中仅出于方便,例如根据附图中所述的示例的方向。能理解的是,如果将图标的装置翻转使其上下颠倒,则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语,例如“高”“低”“顶”“底”“前”“后”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时,有可能是指某结构一体形成于其它结构上,或指某结构“直接”设置在其它结构上,或指某结构通过另一结构“间接”设置在其它结构上。
用语“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等;用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等;用语“第一”、“第二”等仅作为标记使用,不是对其对象的数量限制。
图1示意性示出了一些技术的薄膜晶体管中源极金属图案、刻蚀阻挡层图案与漏极金属图案之间位置关系的俯视图。从图1中可以看出,源极金属图案151与漏极金属图案152平行设置,刻蚀阻挡层(ESL,Etch Stop Layer)140与源极金属图案151正交,应当注意的是,本公开中所述的术语“正交”意指彼此接触且二者之间的夹角为90°。也就是说,针对一些技术的薄膜晶体管结构,刻蚀阻挡层140与源极金属图案151所构成的夹角α等于90°。
此外,在这种情况下,在信号从漏极金属图案152经由刻蚀阻挡层140下方的有源层图案130被输送至源极金属图案151的过程中(例如,信号从图1的漏极金属图案152右下角到源极金属图案151左上角的过程中),信号可能经历两个拐角,每个拐角的大小为270°(180°+α)。
本领域技术人员容易理解的是,因为刻蚀阻挡层140在有源沟道(未示出)的上方,加之氧化物晶体管的尺寸通常较小,因此,当薄膜晶体管开启时,在上述拐角处会出现电荷聚集的现象,从而导致电流在拐角处较大,可能导致薄膜晶体管烧毁的问题。
为了解决上述问题,本公开提供了一种新的薄膜晶体管。
本公开的示例性实施方式的薄膜晶体管可以包括:衬底基板;设于所述衬底基板上的栅极金属层;设于所述栅极金属层上的栅极绝缘层;设于所述栅极绝缘层上的有源层图案;设于所述有源层图案上的刻蚀阻挡层图案;以及分别设于所述有源层图案上且均与所述刻蚀阻挡层图案接触的源极金属图案和漏极金属图案;其中,所述刻蚀阻挡层图案在所述衬底基板上的正投影与源极金属图案在所述衬底基板上的正投影斜交。
在本公开的示例性实施方式所示的薄膜晶体管中,通过将刻蚀阻挡层图案配置为其在衬底基板上的正投影与源极金属图案在衬底基板上的正投影斜交,减小了刻蚀阻挡层图案与源极金属图案和漏极金属图案相交的拐角大小,进而减少了拐角处的电荷量,从而优化了电流分布,可以避免由于拐角处电流过大而导致薄膜晶体管烧毁的问题,此外,基于上述斜交结构,可以使大部分电荷分布在有源层图案的中部,由此可以避免由于驼峰效应造成的不良影响。
图2示意性示出了根据本公开的示例性实施方式的薄膜晶体管结构的剖面图。参考图2,根据本公开的示例性实施方式的薄膜晶体管可以包括:衬底基板110;设于衬底基板110上的栅极金属层120;设于栅极金属层120上的栅极绝缘层(未示出);设于栅极绝缘层上的有源层图案130;设于有源层图案130上的刻蚀阻挡层图案140;以及分别设于有源层图案130上且均与刻蚀阻挡层图案140接触的源极金属图案151和漏极金属图案152。其中,刻蚀阻挡层图案140在衬底基板110上的正投影与源极金属图案151在衬底基板110上的正投影斜交。
另外,由于源极金属图案151与漏极金属图案152平行设置,因此,刻蚀阻挡层图案140在衬底基板110上的正投影与漏极金属图案152在衬底基板110上的正投影同样斜交,并且刻蚀阻挡层图案140和源极金属图案151构成的夹角与刻蚀阻挡层图案140和漏极金属图案152构成的夹角相同。
从图2中还可以看出,有源层图案130分别与源极金属图案151和漏极金属图案形成边翼接触(SWC),这种结构的优势在于,不需要在刻蚀阻挡层上形成用于连接有源层与源极金属层和漏极金属层的接触孔,可以避免现有的制备流程中的接触孔与源极金属层和漏极金属层的覆盖公差,减小了氧化物薄膜晶体管的沟道长度,从而提升了氧化物薄膜晶体管的启动电流,进一步提高了氧化物薄膜晶体管的特性。
根据本公开的一些实施例,有源层图案130的材料可以包含掺杂金属氧化物,具体的,有源层图案130的材料可以包含铟镓锌氧化物(IGZO),然而,本公开不限于此,有源层图案130的材料还可以包含氧化锌(ZnO)、氧化铟(In2O3)、铟锌氧化物(IZO)等。
图3示意性示出了源极金属图案151、刻蚀阻挡层图案140与漏极金属图案152之间位置关系的俯视图,也可以认为,图3示出了源极金属图案151在衬底基板110上的正投影、刻蚀阻挡层图案140在衬底基板110上的正投影与漏极金属图案152在衬底基板110上的正投影之间的关系的示意图。从图3中可以看出,源极金属图案151与漏极金属图案152平行设置,刻蚀阻挡层140与源极金属图案151斜交,应当注意的是,本公开所述的术语“斜交”意指彼此之间的位置关系非平行且非正交。因此,可以看出,针对本公开的示例性实施方式的薄膜晶体管结构,刻蚀阻挡层140与源极金属图案151所构成的夹角α的范围为大于0°且小于90°。
在这种情况下,在信号从漏极金属图案152经由刻蚀阻挡层140下方有源层图案130被输送至源极金属图案151的过程中(例如,信号从图3的漏极金属图案152右下角到源极金属图案151左上角的过程中),信号需要经历两个拐角,每个拐角的大小均小于270°。
例如,当图3所示夹角α为60°时,每个拐角的大小为240°,相比于一些技术的270°的拐角,减小了30°,也就是说,减少了30°范围内的的电荷量。
在这种情况下,可以通过调节夹角α的大小来优化电流分布,从而避免晶体管因热聚集导致的烧毁现象。
此外,由于刻蚀阻挡层140与源极金属图案151和漏极金属图案152斜交,因此,靠近刻蚀阻挡层140下方有源层图案130非与源/漏金属图案接触的两侧的电阻大于有源层图案130中部的电阻,由此,电荷会倾向于在有源层图案130中部流动,进而可以避免由于驼峰效应造成的不良现象。
图4示意性示出了根据本公开的示例性实施方式的薄膜晶体管制造方法的流程图。参考图4,所述薄膜晶体管制造方法可以包括:
S110.在衬底基板上形成栅极金属层;
S112.在所述栅极金属层上形成栅极绝缘层;
S114.在所述栅极绝缘层上形成有源层;
S116.在所述有源层上形成刻蚀阻挡层图案;
S118.在所述有源层上分别形成均与所述刻蚀阻挡层图案接触的源极金属图案和漏极金属图案;以及
S120.刻蚀所述有源层以形成有源层图案。
其中,所述刻蚀阻挡层图案在所述衬底基板上的正投影与源极金属图案在所述衬底基板上的正投影斜交。
下面将参考图5至图11对本公开的薄膜晶体管制造方法进行说明。参考图5,可以在衬底基板110上形成栅极金属层120。具体的,衬底基板110可以是由玻璃、石英或塑料等导光的非金属材料制成的基板,且衬底基板110通常为透明基板。此外,可以通过溅射沉积的方法在衬底基板110上形成栅极金属层120,其中,栅极金属层120可以是由钼(Mo)、钼铌合金(MoNb)、铝(Al)、铝钕合金(AlNd)、钛(Ti)或铜(Cu)形成的单层,另外,栅极金属层120也可以是由钼(Mo)、钼铌合金(MoNb)、铝(Al)、铝钕合金(AlNd)、钛(Ti)或铜(Cu)中的多种材料组成的多层复合结构,本示例性实施方式中对此不做特殊限定。
此外,图8示意性示出了图5所示结构的俯视图。
参考图6,首先,可以在栅极金属层120上形成栅极绝缘层(未示出),其中,栅极绝缘层可以是由硅的氧化物(SiOx)、硅的氮化物(SiNx)或铪的氧化物(HfOx)组成的单层,另外,栅极绝缘层也可以是由硅的氧化物(SiOx)、硅的氮化物(SiNx)或铪的氧化物(HfOx)中的多种材料组成的多层复合结构,本示例性实施方式中对此不做特殊限定。
接下来,可以采用涂覆、磁控溅射、热蒸发或PECVD等方法在栅极绝缘层上形成有源层13,其中,有源层13的材料可以是掺杂金属氧化物,具体的,有源层13的材料可以包含铟镓锌氧化物(IGZO),然而,本公开不限于此,有源层13的材料还可以包含氧化锌(ZnO)、氧化铟(In2O3)、铟锌氧化物(IZO)等。
随后,可以通过一次构图工艺在有源层13上形成刻蚀阻挡层图案140。应当注意的是,构图工艺中,刻蚀阻挡层图案140所采用的掩模板为根据实际需要制作的掩模板。图9示意性示出了图6所示结构的俯视图,可以看出,在有源层13为图示矩形的情况下,刻蚀阻挡层图案140可以为图示的平行四边形。
参考图7,可以通过构图工艺在有源层13上分别形成均与刻蚀阻挡层图案140接触的源极金属图案151和漏极金属图案152。其中,源极金属图案151和漏极金属图案152的材料可以与栅极金属层120的材料相同或不同。
图10示意性示出了图7所示结构的俯视图。可以看出,刻蚀阻挡层图案140与源极金属图案151斜交。
接下来,可以对有源层13进行刻蚀,以形成有源层图案130,进而得到图2所示的本公开的示例性实施方式的薄膜晶体管。
此外,图11示意性示出了图2所示结构的俯视图,即,图11示意性示出了根据本公开的示例性实施方式的薄膜晶体管的俯视图。另外,需要注意的是,图2中省略了对栅极绝缘层的绘制,因此,图11中仅绘出了各结构相对的位置关系,仍省略了对栅极绝缘层的绘制。
应当注意,尽管在附图中以特定顺序描述了本公开中方法的各个步骤,但是,这并非要求或者暗示必须按照该特定顺序来执行这些步骤,或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的,可以省略某些步骤,将多个步骤合并为一个步骤执行,以及/或者将一个步骤分解为多个步骤执行等。
进一步的,本示例实施方式中还提供了一种阵列基板,该阵列基板包括上面描述的薄膜晶体管。
进一步的,本示例实施方式中还提供了一种显示面板,显示面板具体可以为LCD显示面板、OLED显示面板、PLED(Polymer Light-Emitting Diode,高分子发光二极管)显示面板、PDP(Plasma Display Panel,等离子显示面板)等,这里对于显示面板的适用不做具体的限制。此外,该显示面板可以应用到显示装置上,该显示装置例如可以包括手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开所提供的薄膜晶体管、阵列基板和显示面板可以优化薄膜晶体管的电流分布,进而可以避免由于局部电流过大而导致薄膜晶体管烧毁的问题,另外,同时也可以避免由于驼峰效应造成的不良影响。
本领域技术人员在考虑说明书及实践这里公开的发明后,将容易想到本公开的其它实施方式。本申请旨在涵盖本公开的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本公开的真正范围和精神由权利要求指出。
应当理解的是,本公开并不局限于上面已经描述并在附图中示出的精确结构,并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。
Claims (8)
1.一种薄膜晶体管,其特征在于,包括:
衬底基板;
设于所述衬底基板上的栅极金属层;
设于所述栅极金属层上的栅极绝缘层;
设于所述栅极绝缘层上的有源层图案;
设于所述有源层图案上的刻蚀阻挡层图案;以及
分别设于所述有源层图案上且均与所述刻蚀阻挡层图案接触的源极金属图案和漏极金属图案,所述有源层图案分别与所述源极金属图案和所述漏极金属图案形成边翼接触;
其中,所述刻蚀阻挡层图案在所述衬底基板上的正投影与源极金属图案在所述衬底基板上的正投影斜交。
2.根据权利要求1所述的薄膜晶体管,其特征在于,所述有源层图案的材料为掺杂金属氧化物。
3.一种阵列基板,其特征在于,所述阵列基板包括权利要求1或2所述的薄膜晶体管。
4.一种显示面板,其特征在于,所述显示面板包括权利要求3所述的阵列基板。
5.一种薄膜晶体管制造方法,其特征在于,包括:
在衬底基板上形成栅极金属层;
在所述栅极金属层上形成栅极绝缘层;
在所述栅极绝缘层上形成有源层;
在所述有源层上形成刻蚀阻挡层图案;
在所述有源层上分别形成均与所述刻蚀阻挡层图案接触的源极金属图案和漏极金属图案,所述有源层图案分别与所述源极金属图案和所述漏极金属图案形成边翼接触;
刻蚀所述有源层以形成有源层图案;
其中,所述刻蚀阻挡层图案在所述衬底基板上的正投影与源极金属图案在所述衬底基板上的正投影斜交。
6.根据权利要求5所述的薄膜晶体管制造方法,其特征在于,在所述有源层上形成刻蚀阻挡层图案包括:
在所述有源层上形成刻蚀阻挡层;
对所述刻蚀阻挡层进行刻蚀以形成所述刻蚀阻挡层图案。
7.根据权利要求6所述的薄膜晶体管制造方法,其特征在于,在所述有源层上分别形成与所述刻蚀阻挡层图案接触的源极金属图案和漏极金属图案包括:
在所述有源层上形成覆盖所述刻蚀阻挡层图案的源漏金属层;
对所述源漏金属层进行刻蚀以形成均与所述刻蚀阻挡层图案接触的所述源极金属图案和所述漏极金属图案。
8.根据权利要求5至7中任一项所述的薄膜晶体管制造方法,其特征在于,所述有源层的材料为掺杂金属氧化物。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710348413.2A CN107425076B (zh) | 2017-05-17 | 2017-05-17 | 薄膜晶体管及其制造方法、阵列基板和显示面板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710348413.2A CN107425076B (zh) | 2017-05-17 | 2017-05-17 | 薄膜晶体管及其制造方法、阵列基板和显示面板 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107425076A CN107425076A (zh) | 2017-12-01 |
CN107425076B true CN107425076B (zh) | 2020-06-02 |
Family
ID=60425798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710348413.2A Active CN107425076B (zh) | 2017-05-17 | 2017-05-17 | 薄膜晶体管及其制造方法、阵列基板和显示面板 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107425076B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115274703A (zh) * | 2022-07-29 | 2022-11-01 | 广州华星光电半导体显示技术有限公司 | 一种阵列基板及显示面板 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3322738B2 (ja) * | 1993-12-08 | 2002-09-09 | 株式会社半導体エネルギー研究所 | 半導体装置及び集積回路ならびに表示装置 |
US5621556A (en) * | 1994-04-28 | 1997-04-15 | Xerox Corporation | Method of manufacturing active matrix LCD using five masks |
JP2003297746A (ja) * | 2002-03-22 | 2003-10-17 | Ind Technol Res Inst | Tft形成方法 |
CN101840936B (zh) * | 2009-02-13 | 2014-10-08 | 株式会社半导体能源研究所 | 包括晶体管的半导体装置及其制造方法 |
-
2017
- 2017-05-17 CN CN201710348413.2A patent/CN107425076B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN107425076A (zh) | 2017-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11133367B2 (en) | Thin film transistor and fabricating method thereof, array substrate and display device | |
CN106684155B (zh) | 双栅薄膜晶体管及其制备方法、阵列基板及显示装置 | |
US9230951B2 (en) | Antistatic device of display device and method of manufacturing the same | |
US10340389B2 (en) | Multi-gate thin film transistors, manufacturing methods thereof, array substrates, and display devices | |
US9588389B2 (en) | Array substrate and method for manufacturing the same, and display device | |
US11264507B2 (en) | Thin film transistor and method for manufacturing the same, array substrate and electronic device | |
US20200243660A1 (en) | Thin film transistor and manufacturing method thereof and display device | |
CN109585367B (zh) | 显示装置、显示面板、阵列基板及其制造方法 | |
US10381384B2 (en) | Array substrate, method for manufacturing array substrate, display panel and display device | |
CN109309122A (zh) | 阵列基板及其制造方法、显示装置 | |
CN103872060A (zh) | 阵列基板及其制造方法 | |
CN103531640A (zh) | 薄膜晶体管、阵列基板及其制造方法和显示装置 | |
US10205029B2 (en) | Thin film transistor, manufacturing method thereof, and display device | |
TW201715709A (zh) | 顯示裝置 | |
US10204924B2 (en) | Thin film transistor, manufacturing method thereof, display substrate and display device | |
CN110854205A (zh) | 一种薄膜晶体管及制作方法、显示面板及显示装置 | |
CN107425076B (zh) | 薄膜晶体管及其制造方法、阵列基板和显示面板 | |
EP3355346B1 (en) | Manufacturing method of array substrate, array substrate, and display device | |
JP3203749U (ja) | 表示パネル | |
CN103219341B (zh) | 一种阵列基板及制备方法、显示装置 | |
US10249763B2 (en) | Array substrate, and display device, and fabrication methods | |
US9685463B2 (en) | Array substrate, its manufacturing method, display panel and display device | |
CN206441728U (zh) | 阵列基板和显示装置 | |
CN204596792U (zh) | 显示面板 | |
WO2023272504A1 (zh) | 显示基板及其制备方法、显示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |