JPS63242020A - ブ−トストラツプ回路 - Google Patents
ブ−トストラツプ回路Info
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- JPS63242020A JPS63242020A JP62076648A JP7664887A JPS63242020A JP S63242020 A JPS63242020 A JP S63242020A JP 62076648 A JP62076648 A JP 62076648A JP 7664887 A JP7664887 A JP 7664887A JP S63242020 A JPS63242020 A JP S63242020A
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- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 238000001514 detection method Methods 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、特にＮチャネルＭｏＳトランジスタのみで
構成された回路に使用され、出力信号の振幅を電源電位
まで上昇させることができるブートストラップ回路に関
する。
構成された回路に使用され、出力信号の振幅を電源電位
まで上昇させることができるブートストラップ回路に関
する。
（従来の技術）
ＮチャネルＭｏＳトランジスタのみで構成されたＭＯＳ
スタティックＲＡＭにおけるアドレスバッファなどでは
、出力信号の振幅がＮチャネルＭＯＳトランジスタの閾
１１電圧だけ低下することが知られている。そこで、こ
のような回路では出力信号の振幅を電源電位まで上昇さ
せるためにブートストラップ回路が使用される。
スタティックＲＡＭにおけるアドレスバッファなどでは
、出力信号の振幅がＮチャネルＭＯＳトランジスタの閾
１１電圧だけ低下することが知られている。そこで、こ
のような回路では出力信号の振幅を電源電位まで上昇さ
せるためにブートストラップ回路が使用される。
第３図はこのような用途に使用される従来のブートスト
ラップ回路の回路図である。図中のトランジスタ３１．
３３〜３７はそれぞれエンハンスメント型（以下、Ｅ型
と称する）のものであり、トランジスタ３２はデプレッ
ション型（以下、Ｄ型と称する）のものである。ここで
、３個のトランジスタ３１、３２及び３３は電源電位Ｖ
ｏｏと接地電位Ｖｅｓとの間に直列接続されている。そ
して、トランジスタ３１のゲートはＶＯＯに接続され、
トランジスタ３２のゲートはトランジスタ３３との直列
接続ノード３８に接続され、トランジスタ３３のゲート
には入力信号Ｖｉｎが供給される。
ラップ回路の回路図である。図中のトランジスタ３１．
３３〜３７はそれぞれエンハンスメント型（以下、Ｅ型
と称する）のものであり、トランジスタ３２はデプレッ
ション型（以下、Ｄ型と称する）のものである。ここで
、３個のトランジスタ３１、３２及び３３は電源電位Ｖ
ｏｏと接地電位Ｖｅｓとの間に直列接続されている。そ
して、トランジスタ３１のゲートはＶＯＯに接続され、
トランジスタ３２のゲートはトランジスタ３３との直列
接続ノード３８に接続され、トランジスタ３３のゲート
には入力信号Ｖｉｎが供給される。
２個のトランジスタ３４及び３５は電源電位Ｖ。０と接
地電位Ｖｓｓとの間に直列接続され、トランジスタ３４
のゲートは上記ノード３８に接続され、トランジスタ３
５のゲートには入力信号Ｖｉｎが供給される。
地電位Ｖｓｓとの間に直列接続され、トランジスタ３４
のゲートは上記ノード３８に接続され、トランジスタ３
５のゲートには入力信号Ｖｉｎが供給される。
残り２個のトランジスタ３６及び３７も電源電位ＶＤＤ
と接地電位Ｖｓｓとの間に直列接続され、トランジスタ
３６のゲートは上記ノード３８に接続され、トランジス
タ３７のゲー１−には入力信号ｉｎが供給される。
と接地電位Ｖｓｓとの間に直列接続され、トランジスタ
３６のゲートは上記ノード３８に接続され、トランジス
タ３７のゲー１−には入力信号ｉｎが供給される。
さらに上記トランジスタ３１と３２の直列接続ノード３
９には容量４０の一端が接続され、この容量４０の他端
は上記トランジスタ３４と３５の直列接続ノード４１に
接続されている。そして、出力信号Ｖ ｏｕｔは上記ト
ランジスタ３６と３７の直列接続ノードから出力される
ようになっている。
９には容量４０の一端が接続され、この容量４０の他端
は上記トランジスタ３４と３５の直列接続ノード４１に
接続されている。そして、出力信号Ｖ ｏｕｔは上記ト
ランジスタ３６と３７の直列接続ノードから出力される
ようになっている。
第４図はこの従来回路の各部分の信号波形図であり、以
下、この波形図を用いて動作を説明する。
下、この波形図を用いて動作を説明する。
入力信号ｖｉｎがＩ Ｈｎレベル（Ｖｏｏ−５Ｖ）のと
きにはトランジスタ３３．３５及び３７が導通状態にな
り、／ −ト３８．４１ｆ７）電位Ｖ３８．Ｖ４Ｈ；ｔ
そｈ−Ｆれ“Ｌ ”レベル（はぼＶｓｓ−○Ｖ）となり
、かつ出力信号ｖｏｕｔも゛Ｌ′ルベルとなる。このと
き、ノード３８の電位Ｖ３ｇが供給されているトランジ
スタ３４．３６は非導通となるため、この両トランジス
タには電流は流れない。従って、このとき、ＶｏｏとＶ
８１３との間に流れる電流は、トランジスタ３１．３２
．３３を介して流れるもののみである。
きにはトランジスタ３３．３５及び３７が導通状態にな
り、／ −ト３８．４１ｆ７）電位Ｖ３８．Ｖ４Ｈ；ｔ
そｈ−Ｆれ“Ｌ ”レベル（はぼＶｓｓ−○Ｖ）となり
、かつ出力信号ｖｏｕｔも゛Ｌ′ルベルとなる。このと
き、ノード３８の電位Ｖ３ｇが供給されているトランジ
スタ３４．３６は非導通となるため、この両トランジス
タには電流は流れない。従って、このとき、ＶｏｏとＶ
８１３との間に流れる電流は、トランジスタ３１．３２
．３３を介して流れるもののみである。
一方、ノード３９の電位Ｖ３９は、トランジスタ３１と
３２のコンダクタンスｇｍの比に依存したＶｏ。
３２のコンダクタンスｇｍの比に依存したＶｏ。
とＶｓｓとの間のある電位に設定されており、ノード４
１の電位Ｖ４１は接地電位に設定されている。
１の電位Ｖ４１は接地電位に設定されている。
このため、容量４０にはノード３９の電位Ｖ３９に応じ
た電荷が蓄積される。
た電荷が蓄積される。
次に入力信号Ｖｉｎが゛′Ｌパレベルになると、トラン
ジスタ３３．３５及び３７が非導通状態になり、トラン
ジスタ３１．３２を介してノード３８の電位Ｖ３８が″
Ｈ″レベルとなる。これにより、この電位Ｖ３８が供給
されているトランジスタ３４．３６が導通状態となり、
ノード４１の電位Ｖ４１及び出力信号ｙｏｕｔは゛Ｈ″
レベルとなる。ノード４１の電位Ｖ４１が“Ｈ”レベル
になると、容量４０を介してノード３９の電位Ｖ３９が
ブートストラップされてＶＤＤ以上に上昇する。この結
果、ノード３８の電位Ｖ３８がＶＤＤよりもＥ型ＭｏＳ
トランジスタの閾値電圧分以上高くなり、トランジスタ
３６を介して出力電圧ｙｏｕｔは電源電位ＶＤＤと同一
電位まで急激に上昇する。なお、電位Ｖ３９は電源電位
Ｖ００よりも高くなるが、トランジスタ３１がＥ型のも
のであるため電源ＶＤＤ側に電流は流れることがない。
ジスタ３３．３５及び３７が非導通状態になり、トラン
ジスタ３１．３２を介してノード３８の電位Ｖ３８が″
Ｈ″レベルとなる。これにより、この電位Ｖ３８が供給
されているトランジスタ３４．３６が導通状態となり、
ノード４１の電位Ｖ４１及び出力信号ｙｏｕｔは゛Ｈ″
レベルとなる。ノード４１の電位Ｖ４１が“Ｈ”レベル
になると、容量４０を介してノード３９の電位Ｖ３９が
ブートストラップされてＶＤＤ以上に上昇する。この結
果、ノード３８の電位Ｖ３８がＶＤＤよりもＥ型ＭｏＳ
トランジスタの閾値電圧分以上高くなり、トランジスタ
３６を介して出力電圧ｙｏｕｔは電源電位ＶＤＤと同一
電位まで急激に上昇する。なお、電位Ｖ３９は電源電位
Ｖ００よりも高くなるが、トランジスタ３１がＥ型のも
のであるため電源ＶＤＤ側に電流は流れることがない。
このように、入力信号Ｖｉｎが“ＨＩＩレベルの場合、
Ｄ型Ｍ ＯＳ トランジスタ３２を介してのみＶＤＤと
Ｖｓｓとの間に定常的な電流が流れるのみであるために
消費電力は少ない。さらに、“Ｈ”レベル出力用のトラ
ンジスタ３６は負荷容量に応じた大きさに選択すること
ができるので、出力信号ｖｏｕｔの高速な立ち上がりが
実現できる。
Ｄ型Ｍ ＯＳ トランジスタ３２を介してのみＶＤＤと
Ｖｓｓとの間に定常的な電流が流れるのみであるために
消費電力は少ない。さらに、“Ｈ”レベル出力用のトラ
ンジスタ３６は負荷容量に応じた大きさに選択すること
ができるので、出力信号ｖｏｕｔの高速な立ち上がりが
実現できる。
ところで、この第３図に示す従来回路では、入力信号Ｖ
ｉｎが゛Ｈ″レベルからｉｉ Ｌ ｎレベルに変化し、
出力信号ｙｏｕｔがＬ”レベルから“Ｈ”レベルに変化
する場合にはブートストラップ用の容［４０に電荷が蓄
積され、この容量４０を充電するための特別な時間は不
要である。このために確実なブートストラップ動作によ
る高速な立ち上がりの出力信号■ｏｕｔを得ることがで
きる。
ｉｎが゛Ｈ″レベルからｉｉ Ｌ ｎレベルに変化し、
出力信号ｙｏｕｔがＬ”レベルから“Ｈ”レベルに変化
する場合にはブートストラップ用の容［４０に電荷が蓄
積され、この容量４０を充電するための特別な時間は不
要である。このために確実なブートストラップ動作によ
る高速な立ち上がりの出力信号■ｏｕｔを得ることがで
きる。
しかしながら、入力信号Ｖｉｎが“Ｌ ＩＩレベルから
“Ｈ”レベルに変化する場合には、トランジスタ３３．
３５．３７が同時に導通状態となるため、ノード３８．
４１及びトランジスタ３２を介在したノード３９が同時
にＶｓｓに向かって下がり始める。そしてこの際に、容
量４０に蓄積されている電荷の一部がトランジスタ３２
．３３を介して放電されてしまう。
“Ｈ”レベルに変化する場合には、トランジスタ３３．
３５．３７が同時に導通状態となるため、ノード３８．
４１及びトランジスタ３２を介在したノード３９が同時
にＶｓｓに向かって下がり始める。そしてこの際に、容
量４０に蓄積されている電荷の一部がトランジスタ３２
．３３を介して放電されてしまう。
従って、次にブートストラップ動作が開始される前に、
いったん放電された電荷に相当する分だけを再充電する
時間が必要になる。そして、この再充電の間に再びブー
トストラップ動作が開始されると、容量４０には十分な
電荷が蓄積されていないためにブートストラップが不十
分となる。このため、出力信号ｙ ｏｕｔの高速な立ち
上がりが期待できず、最悪の場合には信号ＶｏｕｔのＩ
Ｉ Ｈ”レベル電位がＮ源電位ＶＤＤに達しない場合が
生じてしまう。
いったん放電された電荷に相当する分だけを再充電する
時間が必要になる。そして、この再充電の間に再びブー
トストラップ動作が開始されると、容量４０には十分な
電荷が蓄積されていないためにブートストラップが不十
分となる。このため、出力信号ｙ ｏｕｔの高速な立ち
上がりが期待できず、最悪の場合には信号ＶｏｕｔのＩ
Ｉ Ｈ”レベル電位がＮ源電位ＶＤＤに達しない場合が
生じてしまう。
（発明が解決しようとする問題点）
このように従来のブートストラップ回路では、入力信号
が低電位から高電位に変化し、出力信号が高電位から低
電位に変化した直後に入力信号が高電位から低電位に変
化すると、ブートストラップ容量に対する充電が十分に
行われず、出力信号の高電位を確実に電源電位まで上昇
させることができないという欠点がある。
が低電位から高電位に変化し、出力信号が高電位から低
電位に変化した直後に入力信号が高電位から低電位に変
化すると、ブートストラップ容量に対する充電が十分に
行われず、出力信号の高電位を確実に電源電位まで上昇
させることができないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、どのような入力信号に対しても確実
なブートストラップ動作が行われ、出力信号の立ち上が
りが高速でかつ電源電位と同一電位にできるブートスト
ラップ回路を提供することにある。
あり、その目的は、どのような入力信号に対しても確実
なブートストラップ動作が行われ、出力信号の立ち上が
りが高速でかつ電源電位と同一電位にできるブートスト
ラップ回路を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明のブートストラップ回路は、ブートストラップ
容量の低電位側端子の電位を電位検出手段で検出し、こ
の検出出力により、ブートストラップ容量の高電位側端
子と接地電位との間に挿入された駆動用ＭＯＳトランジ
スタを導通制御するように構成されている。
容量の低電位側端子の電位を電位検出手段で検出し、こ
の検出出力により、ブートストラップ容量の高電位側端
子と接地電位との間に挿入された駆動用ＭＯＳトランジ
スタを導通制御するように構成されている。
（作用）
この発明のブートストラップ回路では、ブートストラッ
プ容量の低電位側端子の電位が低電位となっている期間
に、ブートストラップ容量の高電位側端子と接地電位と
の間に挿入された駆動用ＭＯＳトランジスタを非導通に
制御することにより、ブートストラップ容量からの放電
が行われないようにしている。
プ容量の低電位側端子の電位が低電位となっている期間
に、ブートストラップ容量の高電位側端子と接地電位と
の間に挿入された駆動用ＭＯＳトランジスタを非導通に
制御することにより、ブートストラップ容量からの放電
が行われないようにしている。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の一実施例によるブートストラップ回
路の構成を示す回路図である。図中のトランジスタ１１
．１３〜１９．２１はそれぞれＥ型（エンハンスメント
型）のものであり、トランジスタ１２゜２０はＤ型（デ
プレッション型〉のものである。
路の構成を示す回路図である。図中のトランジスタ１１
．１３〜１９．２１はそれぞれＥ型（エンハンスメント
型）のものであり、トランジスタ１２゜２０はＤ型（デ
プレッション型〉のものである。
ここで、４個のトランジスタ１１．１２．１３及び１４
は電源電位ＶＤＤと接地電位Ｖｓｓとの間に直列接続さ
れている。そして、トランジスタ１１のゲートはＶＯＤ
に接続され、トランジスタ１２のゲートはトランジスタ
１３との直列接続ノード２２に接続され、トランジスタ
１３のゲートには入力信号Ｖｉｎが供給される。
は電源電位ＶＤＤと接地電位Ｖｓｓとの間に直列接続さ
れている。そして、トランジスタ１１のゲートはＶＯＤ
に接続され、トランジスタ１２のゲートはトランジスタ
１３との直列接続ノード２２に接続され、トランジスタ
１３のゲートには入力信号Ｖｉｎが供給される。
２個のトランジスタ１６及び１７はＮ源電位ＶＯＤと接
地電位Ｖｓｓとの間に直列接続され、トランジスタ１６
のゲートは上記ノード２２に接続され、トランジスタ１
７のゲートには入力信号Ｖｉｎが供給される。
地電位Ｖｓｓとの間に直列接続され、トランジスタ１６
のゲートは上記ノード２２に接続され、トランジスタ１
７のゲートには入力信号Ｖｉｎが供給される。
また２個のトランジスタ１８及び１９も電源電位ＶＤＤ
と接地電位Ｖｓｓとの間に直列接続され、トランジスタ
１８のゲートは上記ノード２２に接続され、トランジス
タ１９のゲートには入力信号Ｖｉｎが供給され、このト
ランジスタ１８と１９の直列接続ノードから出力信号Ｖ
Ｏｕｔが出力されるようになっている。
と接地電位Ｖｓｓとの間に直列接続され、トランジスタ
１８のゲートは上記ノード２２に接続され、トランジス
タ１９のゲートには入力信号Ｖｉｎが供給され、このト
ランジスタ１８と１９の直列接続ノードから出力信号Ｖ
Ｏｕｔが出力されるようになっている。
ざらに２個のトランジスタ２０及び２１も電源電位Ｖｏ
ｏと接地電位Ｖｓｓとの間に直列接続され、トランジス
タ２０のゲートは両トランジスタ２０．２１の直列接続
ノード２３に接続され、トランジスタ２１のゲートは上
記トランジスタ１６．１７の直列接続ノード２４に接続
される。すなわち、この両トランジスタ２０．２１はノ
ード２４の信号電位を検出するＥ／Ｄ型インバータ２５
を構成しており、その出力すなわちノード２３の信号は
上記トランジスタ１４のゲートに供給される。
ｏと接地電位Ｖｓｓとの間に直列接続され、トランジス
タ２０のゲートは両トランジスタ２０．２１の直列接続
ノード２３に接続され、トランジスタ２１のゲートは上
記トランジスタ１６．１７の直列接続ノード２４に接続
される。すなわち、この両トランジスタ２０．２１はノ
ード２４の信号電位を検出するＥ／Ｄ型インバータ２５
を構成しており、その出力すなわちノード２３の信号は
上記トランジスタ１４のゲートに供給される。
さらに、上記トランジスタ１３と１４の直列接続ノード
２６と電源電位ＶＤＤとの間にはトランジスタ１５が接
続されており、このトランジスタ１５のゲートには出力
信号ｖｏｕｔが供給される。
２６と電源電位ＶＤＤとの間にはトランジスタ１５が接
続されており、このトランジスタ１５のゲートには出力
信号ｖｏｕｔが供給される。
そして上記トランジスタ１１と１２の直列接続ノード２
１にはブートストラップ用の容量２８の一端が接続され
、この容量２８の他端は上記ノード２４に接続されてい
る。
１にはブートストラップ用の容量２８の一端が接続され
、この容量２８の他端は上記ノード２４に接続されてい
る。
次に上記のような構成の回路の動作を第２図の信号波形
図を用いて説明する。
図を用いて説明する。
まず、入力信号ＶｉｎがＨ”レベル（Ｖｏ ｏ −５Ｖ
）の場合、トランジスタ１３．１７及び１９が導通状態
になり、ノード２２．２４ｆ７）ｌｌＶ２２． Ｖ２４
ハソれぞれ“Ｌ″レベルはぼＶｓｓ−ＯＶ）となり、か
つ出力信号Ｖｏｕｔも“Ｌ １１レベルとなる。なお、
予めノード２４の電位Ｖ２４はＬ Ｉｔレベル、インバ
ータ２５の出力ノード２３の電位Ｖ２３はＨ”レベルに
なっており、トランジスタ１４は導通状態になっている
とする。このとき、ノード２２の電位Ｖ２２が供給され
ているトランジスタ１６．１８が非導通となるため、こ
の両トランジスタには電流は流れない。
）の場合、トランジスタ１３．１７及び１９が導通状態
になり、ノード２２．２４ｆ７）ｌｌＶ２２． Ｖ２４
ハソれぞれ“Ｌ″レベルはぼＶｓｓ−ＯＶ）となり、か
つ出力信号Ｖｏｕｔも“Ｌ １１レベルとなる。なお、
予めノード２４の電位Ｖ２４はＬ Ｉｔレベル、インバ
ータ２５の出力ノード２３の電位Ｖ２３はＨ”レベルに
なっており、トランジスタ１４は導通状態になっている
とする。このとき、ノード２２の電位Ｖ２２が供給され
ているトランジスタ１６．１８が非導通となるため、こ
の両トランジスタには電流は流れない。
また、出力信号ＶＯｕｔがゲートに供給されるトランジ
スタ１５は非導通状態になる。従って、このとき、Ｖｏ
□とＶｓｓとの間に流れる電流は、トランジスタ１１〜
１４を介して流れるもののみであり、ノード２７の電位
Ｖ２７は、ＶＤＤからＥ型ＭＯＳトランジスタ１個分の
ｒｊＡ（ｉｉ雷電圧差し引いた電位を、トランジスタ１
１と１２のコンダクタンスｇｍの比で分割した電位に設
定されている。また、容量２８の他端の電位であるノー
ド２４の電位Ｖ２４は接地電位に設定されているので、
容量２８にはノード２７の電位Ｖ２７に応じた電荷が蓄
積される。
スタ１５は非導通状態になる。従って、このとき、Ｖｏ
□とＶｓｓとの間に流れる電流は、トランジスタ１１〜
１４を介して流れるもののみであり、ノード２７の電位
Ｖ２７は、ＶＤＤからＥ型ＭＯＳトランジスタ１個分の
ｒｊＡ（ｉｉ雷電圧差し引いた電位を、トランジスタ１
１と１２のコンダクタンスｇｍの比で分割した電位に設
定されている。また、容量２８の他端の電位であるノー
ド２４の電位Ｖ２４は接地電位に設定されているので、
容量２８にはノード２７の電位Ｖ２７に応じた電荷が蓄
積される。
ここで、上記トランジスタ１１．１２のチャネル幅とチ
ャネル長の比Ｗ／ＬをＷ１１／Ｌ１１．Ｗ１２／Ｌ１２
とし、さらにこれらの比（Ｗ１１／Ｌ１１） ／（Ｗ
１２／ Ｌ １２）を９〜１０程度に設定しておけば、
ノード２７の電位Ｖ２７はＶｏｏ −Ｖｔｈ（ただし、
ｖｔｈはＥ型ＭＯＳトランジスタ１個分のｍｌ値電圧）
よりも０．３Ｖ〜０．４Ｖ程度低い電位となり、容ｆ１
２８にはこの電位Ｖ２７に応じた電荷が蓄積される。
ャネル長の比Ｗ／ＬをＷ１１／Ｌ１１．Ｗ１２／Ｌ１２
とし、さらにこれらの比（Ｗ１１／Ｌ１１） ／（Ｗ
１２／ Ｌ １２）を９〜１０程度に設定しておけば、
ノード２７の電位Ｖ２７はＶｏｏ −Ｖｔｈ（ただし、
ｖｔｈはＥ型ＭＯＳトランジスタ１個分のｍｌ値電圧）
よりも０．３Ｖ〜０．４Ｖ程度低い電位となり、容ｆ１
２８にはこの電位Ｖ２７に応じた電荷が蓄積される。
次に入力信号Ｖｉｎが“Ｌ Ｔルベルに変化し始めると
、トランジスタ１３が導通状態から非導通状態に変化し
始め、トランジスタ１１．１２を介してノード２２の電
位Ｖ２２がＨ”レベルに立ち上がり始める。このとき、
ノード２４の電位Ｖ２４は、トランジスタ１６と１７の
チャネル幅の比Ｗ１６／Ｗ１７によりまだ“Ｌ”レベル
に押えられている。従って、インバータ２５の出力ノー
ド２３の電位Ｖ２３もまだ′Ｈ”レベルであり、トラン
ジスタ１４は導通している。
、トランジスタ１３が導通状態から非導通状態に変化し
始め、トランジスタ１１．１２を介してノード２２の電
位Ｖ２２がＨ”レベルに立ち上がり始める。このとき、
ノード２４の電位Ｖ２４は、トランジスタ１６と１７の
チャネル幅の比Ｗ１６／Ｗ１７によりまだ“Ｌ”レベル
に押えられている。従って、インバータ２５の出力ノー
ド２３の電位Ｖ２３もまだ′Ｈ”レベルであり、トラン
ジスタ１４は導通している。
そして、信号Ｖｉｎが十分に“Ｌ”レベルに下がり、ト
ランジスタ１３．１７．１９が完全に非導通状態になる
と、ノード２４の電位２４が上昇を始める。電位２４の
上昇に伴いインバータ２５の出力電位Ｖ２３が低下し、
トランジスタ１４が非導通状態になる。また電位２４の
上昇により、容量２８を介してノード２７がブートスト
ラップされ、さらにトランジスタ１２を介してノード２
２もブートストラップされる。これにより、トランジス
タ１８が十分に導通し、出力電圧Ｖｏｕｔは電源電位Ｖ
ＤＤと同一電位まで急激に上昇する。同時に、ノード２
４の電位Ｖ２４が゛Ｈ″レベルとなり、続いてインバー
タ２５の出力ノード２３の電位Ｖ２３が“Ｌ ”レベル
に下がり、トランジスタ１５は非導通状態になる。ノー
ド２６の電位Ｖ２６は、Ｖｏｕｔがゲートに入力されて
いるトランジスタ１５が導通状態にされることによりＨ
”レベルになる。
ランジスタ１３．１７．１９が完全に非導通状態になる
と、ノード２４の電位２４が上昇を始める。電位２４の
上昇に伴いインバータ２５の出力電位Ｖ２３が低下し、
トランジスタ１４が非導通状態になる。また電位２４の
上昇により、容量２８を介してノード２７がブートスト
ラップされ、さらにトランジスタ１２を介してノード２
２もブートストラップされる。これにより、トランジス
タ１８が十分に導通し、出力電圧Ｖｏｕｔは電源電位Ｖ
ＤＤと同一電位まで急激に上昇する。同時に、ノード２
４の電位Ｖ２４が゛Ｈ″レベルとなり、続いてインバー
タ２５の出力ノード２３の電位Ｖ２３が“Ｌ ”レベル
に下がり、トランジスタ１５は非導通状態になる。ノー
ド２６の電位Ｖ２６は、Ｖｏｕｔがゲートに入力されて
いるトランジスタ１５が導通状態にされることによりＨ
”レベルになる。
なお、このときノード２７の電位Ｖ２７は電゛源電位■
口０よりも＾くなるが、トランジスタ１１がＥ型のもの
であるため電源ＶＤＤ側に電流は流れることがない。
口０よりも＾くなるが、トランジスタ１１がＥ型のもの
であるため電源ＶＤＤ側に電流は流れることがない。
次に入力信号Ｖｉｎが゛し”レベルから再びＨ″ 。
レベルに変化すると、トランジスタ１７．１９が導通状
態となり、ノード２４の電位Ｖ２４及び出力信号ｙｏｕ
ｔがそれぞれ“Ｌ ＩＴレベルに変化し始める。
態となり、ノード２４の電位Ｖ２４及び出力信号ｙｏｕ
ｔがそれぞれ“Ｌ ＩＴレベルに変化し始める。
このときトランジスタ１３は、ノード２６の電位が゛Ｈ
″レベルであるために導通状態とはならない。
″レベルであるために導通状態とはならない。
電位Ｖ２４が“Ｌ Ｉｔレベルに変化し始めると、イン
バータ２５の出力ノード２３の電位Ｖ２３が“Ｈ″レベ
ル変化し始め、これによりトランジスタ１４が導通状態
を開始し、ノード２６の電位Ｖ２Ｂが“Ｌ”レベルに変
化し始め゛る。この後、トランジスタ１３が導通状態に
なり、ノード２２の電位Ｖ２２が“Ｌ″レベル変化する
。
バータ２５の出力ノード２３の電位Ｖ２３が“Ｈ″レベ
ル変化し始め、これによりトランジスタ１４が導通状態
を開始し、ノード２６の電位Ｖ２Ｂが“Ｌ”レベルに変
化し始め゛る。この後、トランジスタ１３が導通状態に
なり、ノード２２の電位Ｖ２２が“Ｌ″レベル変化する
。
このような動作が行われることにより、ブートス１〜ラ
ツプ用の容量２８の蓄積電荷は入力信号Ｖｉｎが゛Ｈ″
レベルのときの状態のまま放電されず、そのまま保持さ
れ続ける。従って、次にブートストラップ動作が開始さ
れる前に、容［１２８に電荷を充電する時間は全く必要
としない。
ツプ用の容量２８の蓄積電荷は入力信号Ｖｉｎが゛Ｈ″
レベルのときの状態のまま放電されず、そのまま保持さ
れ続ける。従って、次にブートストラップ動作が開始さ
れる前に、容［１２８に電荷を充電する時間は全く必要
としない。
この結果、入力信号Ｖｉｎが“Ｌ″レベルら“ＨＩＴレ
ベルに変化し、続いて“ＨＩＩレベルから１１ Ｌ Ｉ
Ｔレベルに変化するような場合でも、ブートストラップ
容量２８に充電を行なう期間を全く必要としないので、
どのような信号が入力されても確実なブートストラップ
動作が行われ、出力信号Ｖｏｌｔの立ち上がりが常に急
峻にでき、しかも１１ ＨＩＩレベルとしてＶｏｏまで
確実に達することができる。
ベルに変化し、続いて“ＨＩＩレベルから１１ Ｌ Ｉ
Ｔレベルに変化するような場合でも、ブートストラップ
容量２８に充電を行なう期間を全く必要としないので、
どのような信号が入力されても確実なブートストラップ
動作が行われ、出力信号Ｖｏｌｔの立ち上がりが常に急
峻にでき、しかも１１ ＨＩＩレベルとしてＶｏｏまで
確実に達することができる。
［発明の効果］
以上説明したようにこの発明によれば、どのような入力
信号に対しても確実なブートストラップ動作が行われ、
出力信号の立ち上がりが高速でかつ電源電位と同一電位
にできるブートストラップ回路を提供することができる
。
信号に対しても確実なブートストラップ動作が行われ、
出力信号の立ち上がりが高速でかつ電源電位と同一電位
にできるブートストラップ回路を提供することができる
。
第１図はこの発明の一実１Ｍ例の構成を示す回路図、第
２図は上記実施例回路の波形図、第３図は従来回路の回
路図、第４図は上記従来回路の波形図である。 １１、１３〜１９．２１・・・エンハンスメント型のＭ
ＯＳトランジスタ、１２．２０・・・デプレッション型
ＭＯＳトランジスタ、２２〜２４．２６．２７・・・ノ
ード、２５・・・インバータ、２８・・・ブートストラ
ップ用の容量。 出願人代理人 弁理士 鈴江武彦 第 １ 図 第２図 Ｖｓｓ Ｖｓｓ Ｖｓｓ第 ３
ズ
２図は上記実施例回路の波形図、第３図は従来回路の回
路図、第４図は上記従来回路の波形図である。 １１、１３〜１９．２１・・・エンハンスメント型のＭ
ＯＳトランジスタ、１２．２０・・・デプレッション型
ＭＯＳトランジスタ、２２〜２４．２６．２７・・・ノ
ード、２５・・・インバータ、２８・・・ブートストラ
ップ用の容量。 出願人代理人 弁理士 鈴江武彦 第 １ 図 第２図 Ｖｓｓ Ｖｓｓ Ｖｓｓ第 ３
ズ
Claims (1)
- 電源電位と接地電位との間に直列に接続されたＭＯＳト
ランジスタそれぞれのコンダクタンス比に基づいてブー
トストラップ容量に電荷を蓄積するようにしたブートス
トラップ回路おいて、上記ブートストラップ容量の低電
位側端子の電位を検出する電位検出手段と、上記ブート
ストラップ容量の高電位側端子と接地電位との間に挿入
され、上記電位検出手段の検出出力により導通制御され
る駆動用ＭＯＳトランジスタとを具備したことを特徴と
するブートストラップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076648A JPS63242020A (ja) | 1987-03-30 | 1987-03-30 | ブ−トストラツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076648A JPS63242020A (ja) | 1987-03-30 | 1987-03-30 | ブ−トストラツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63242020A true JPS63242020A (ja) | 1988-10-07 |
Family
ID=13611217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076648A Pending JPS63242020A (ja) | 1987-03-30 | 1987-03-30 | ブ−トストラツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63242020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011108678A1 (en) * | 2010-03-02 | 2011-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Pulse signal output circuit and shift register |
| CN102751977A (zh) * | 2012-06-27 | 2012-10-24 | 惠州三华工业有限公司 | 一种自举驱动电路 |
| US8923471B2 (en) | 2010-03-02 | 2014-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Pulse signal output circuit and shift register |
-
1987
- 1987-03-30 JP JP62076648A patent/JPS63242020A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011108678A1 (en) * | 2010-03-02 | 2011-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Pulse signal output circuit and shift register |
| JP2012253789A (ja) * | 2010-03-02 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8693617B2 (en) | 2010-03-02 | 2014-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Pulse signal output circuit and shift register |
| US8923471B2 (en) | 2010-03-02 | 2014-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Pulse signal output circuit and shift register |
| US9396812B2 (en) | 2010-03-02 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Pulse signal output circuit and shift register |
| US10340021B2 (en) | 2010-03-02 | 2019-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Pulse signal output circuit and shift register |
| US11348653B2 (en) | 2010-03-02 | 2022-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Pulse signal output circuit and shift register |
| US11942170B2 (en) | 2010-03-02 | 2024-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Pulse signal output circuit and shift register |
| CN102751977A (zh) * | 2012-06-27 | 2012-10-24 | 惠州三华工业有限公司 | 一种自举驱动电路 |
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