JP2020167434A - 半導体装置 - Google Patents

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聖子 井上
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耕平 豊高
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Hiroyuki Miyake
博之 三宅
彩 宮崎
Aya Miyazaki
彩 宮崎
英明 宍戸
Hideaki Shishido
英明 宍戸
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Koji Kusunoki
紘慈 楠
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Abstract

【課題】安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供する。【解決手段】パルス信号出力回路は、第１乃至第１１のトランジスタ１０１〜１１１を有し、第１のトランジスタおよび第３のトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは、第７のトランジスタのＷ／Ｌと等しく、第３のトランジスタのＷ／Ｌは、第４のトランジスタのＷ／Ｌよりも大きくする。【効果】これによって、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することができる。【選択図】図１

Description

開示する発明は、パルス信号出力回路およびシフトレジスタに関する。
液晶表示装置などに用いられているように、ガラス基板などの平板に形成されるトランジ
スタは、主にアモルファスシリコン又は多結晶シリコンなどの半導体材料を用いて作製さ
れる。アモルファスシリコンを用いたトランジスタは、電界効果移動度が低いもののガラ
ス基板の大面積化に対応することができる。一方、多結晶シリコンを用いたトランジスタ
は、電界効果移動度が高いもののレーザアニールなどの結晶化工程が必要であり、ガラス
基板の大面積化には必ずしも適応しないといった特性を有している。
これに対し、半導体材料として酸化物半導体を用いるトランジスタが注目されている。例
えば、半導体材料として酸化亜鉛又はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いてトラ
ンジスタを作製し、画像表示装置のスイッチング素子として用いる技術が特許文献１及び
特許文献２で開示されている。
酸化物半導体をチャネル形成領域に用いたトランジスタは、アモルファスシリコンを用い
たトランジスタよりも高い電界効果移動度が得られている。また、酸化物半導体膜は、ス
パッタ法などによって３００℃以下の温度での膜形成が可能であり、多結晶シリコンを用
いたトランジスタよりも作製が容易である。
このような酸化物半導体を用いて作製されたトランジスタは、液晶ディスプレイ、エレク
トロルミネセンスディスプレイ又は電子ペーパーなどの表示装置の画素部及び駆動回路を
構成するスイッチング素子に適用されることが期待されている。例えば、上記の酸化物半
導体を用いて作製されたトランジスタによって表示装置の画素部及び駆動回路を構成する
技術が非特許文献１で開示されている。
ただし、上記の酸化物半導体を用いて作製されたトランジスタは、全てｎチャネル型トラ
ンジスタである。そのため、酸化物半導体を用いて作製したトランジスタを用いて駆動回
路を構成する場合、当該駆動回路は、ｎチャネル型トランジスタのみによって構成される
ことになる。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
Ｔ．Ｏｓａｄａ，他８名，「Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ Ｄｒｉｖｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｐａｎｅｌ ｕｓｉｎｇ Ａｍｏｒｐｈｏｕｓ Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ ＴＦＴ」，ＳＩＤ ’０９ ＤＩＧＥＳＴ，ｐｐ．１８４−１８７（２００９）
表示装置等に用いられる駆動回路は、パルス信号出力回路を含むシフトレジスタなどによ
って構成される。当該シフトレジスタが単極性のトランジスタによって構成される場合、
動作が不安定になるなどの問題が生じることがある。
上述の問題に鑑み、本発明の一態様は、安定して動作することが可能なパルス信号出力回
路及びそれを含むシフトレジスタを提供することを課題の一とする。
本発明の一態様は、第１乃至第１０のトランジスタを有し、第１のトランジスタの第１の
端子と、第２のトランジスタの第１の端子と、第１の出力端子と、は電気的に接続され、
第３のトランジスタの第１の端子と、第４のトランジスタの第１の端子と、第２の出力端
子と、は電気的に接続され、第５のトランジスタの第１の端子と、第６のトランジスタの
第１の端子と、第７のトランジスタの第１の端子と、は電気的に接続され、第１のトラン
ジスタのゲート端子と、第３のトランジスタのゲート端子と、第７のトランジスタの第２
の端子と、は電気的に接続され、第２のトランジスタのゲート端子と、第４のトランジス
タのゲート端子と、第６のトランジスタのゲート端子と、第８のトランジスタの第１の端
子と、第９のトランジスタの第１の端子と、は電気的に接続され、第８のトランジスタの
第２の端子と、第１０のトランジスタの第１の端子とは、電気的に接続され、第１のトラ
ンジスタおよび第３のトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、
第６のトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きく、第５
のトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、第６のトランジスタ
のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きく、第５のトランジスタのチ
ャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、第７のトランジスタのチャネル長Ｌに対
するチャネル幅Ｗの比Ｗ／Ｌと等しく、第３のトランジスタのチャネル長Ｌに対するチャ
ネル幅Ｗの比Ｗ／Ｌは、第４のトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比Ｗ
／Ｌよりも大きいパルス信号出力回路である。
上記のパルス信号出力回路において、第１のトランジスタの第２の端子、および第３のト
ランジスタの第２の端子には、第１のクロック信号が入力され、第８のトランジスタのゲ
ート端子には、第２のクロック信号が入力され、第１０のトランジスタのゲート端子には
、第３のクロック信号が入力され、第２のトランジスタの第２の端子、第４のトランジス
タの第２の端子、第６のトランジスタの第２の端子、および第９のトランジスタの第２の
端子には、第１の電位が与えられ、第５のトランジスタの第２の端子、第７のトランジス
タのゲート端子、および第１０のトランジスタの第２の端子には、第１の電位より高い第
２の電位が与えられ、第５のトランジスタのゲート端子および第９のトランジスタのゲー
ト端子には、第１のパルス信号が入力され、第１の出力端子または第２の出力端子から、
第２のパルス信号を出力する場合がある。
また、容量素子を有し、容量素子は、第２のトランジスタのゲート端子と、第４のトラン
ジスタのゲート端子と、第６のトランジスタのゲート端子と、第８のトランジスタの第１
の端子と、第９のトランジスタの第１の端子と、に電気的に接続されている場合がある。
上記において、第１１のトランジスタを有し、第１１のトランジスタの第１の端子は、第
２のトランジスタのゲート端子と、第４のトランジスタのゲート端子と、第６のトランジ
スタのゲート端子と、第８のトランジスタの第１の端子と、第９のトランジスタの第１の
端子と、に電気的に接続され、第１１のトランジスタの第２の端子は、第８のトランジス
タの第２の端子と、第９のトランジスタの第１の端子と、容量素子と、に電気的に接続さ
れ、第８のトランジスタ及び第１０のトランジスタのチャネル幅Ｗは、第１１のトランジ
スタのチャネル幅Ｗよりも小さい場合がある。
また、上記のパルス信号出力回路において、第１１のトランジスタの第２の端子には、第
２の電位が与えられ、第１１のトランジスタのゲート端子には第３のパルス信号が入力さ
れる場合がある。
また、上記のパルス信号出力回路を複数用いてシフトレジスタを構成することができる。
より具体的には、例えば、上記第１１のトランジスタを有しないパルス信号出力回路を２
個、上記第１１のトランジスタを有するパルス信号出力回路をｎ個（ｎ：自然数）有する
ｎ段のシフトレジスタであって、第１１のトランジスタを有しないパルス信号出力回路の
第８のトランジスタまたは第１０のトランジスタのチャネル幅Ｗは、第１１のトランジス
タを有するパルス信号出力回路の第８のトランジスタまたは第１０のトランジスタのチャ
ネル幅Ｗより大きい構成とする場合がある。
また、上記のパルス信号出力回路またはシフトレジスタを構成する複数のトランジスタの
いずれかに、酸化物半導体を用いるのが好適である。また、上記のパルス信号出力回路を
複数用いて、シフトレジスタを構成することができる。
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エ
ネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート
電極」という表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むもの
を除外しない。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供
することができる。
パルス信号出力回路、およびシフトレジスタの構成例を示す図。 シフトレジスタのタイミングチャート。 パルス信号出力回路の動作を説明する図。 パルス信号出力回路の動作を説明する図。 パルス信号出力回路、およびシフトレジスタの構成例を示す図。 シフトレジスタのタイミングチャート。 パルス信号出力回路の動作を説明する図。 パルス信号出力回路の動作を説明する図。 パルス信号出力回路、およびシフトレジスタの構成例を示す図。 トランジスタの構成例を示す図。 トランジスタの作製方法の例を示す図。 半導体装置の一形態を説明する図。 電子機器を示す図。 シフトレジスタのタイミングチャート。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、パルス信号出力回路、およびパルス信号出力回路を含むシフトレジス
タの構成例およびその動作に関して図１乃至図４を参照して説明する。
〈回路構成〉
はじめに、パルス信号出力回路、およびパルス信号出力回路を含むシフトレジスタの回路
構成例について図１を参照して説明する。
本実施の形態で示すシフトレジスタは、第１のパルス信号出力回路１０＿１〜第ｎのパル
ス信号出力回路１０＿ｎ（ｎは２以上の自然数）と、クロック信号を伝達する第１の信号
線１１〜第４の信号線１４を有する（図１（Ａ）参照）。第１の信号線１１には第１のク
ロック信号ＣＬＫ１が与えられ、第２の信号線１２には第２のクロック信号ＣＬＫ２が与
えられ、第３の信号線１３には第３のクロック信号ＣＬＫ３が与えられ、第４の信号線１
４に第４のクロック信号ＣＬＫ４が与えられる。
クロック信号は、一定の間隔でＨ信号（高電位）とＬ信号（低電位）を繰り返す信号であ
る。ここでは、第１のクロック信号ＣＬＫ１〜第４のクロック信号ＣＬＫ４は、１／４周
期ずつ遅延した信号とする。本実施の形態では、上記クロック信号を利用して、パルス信
号出力回路の制御等を行う。
第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎは、それぞれ、
第１の入力端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、
第５の入力端子２５、第１の出力端子２６、第２の出力端子２７を有する（図１（Ｂ）参
照）。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の信号線１１
〜第４の信号線１４のいずれかと電気的に接続される。例えば、第１のパルス信号出力回
路１０＿１は、第１の入力端子２１が第１の信号線１１と電気的に接続され、第２の入力
端子２２が第２の信号線１２と電気的に接続され、第３の入力端子２３が第３の信号線１
３と電気的に接続されている。また、第２のパルス信号出力回路１０＿２は、第１の入力
端子２１が第２の信号線１２と電気的に接続され、第２の入力端子２２が第３の信号線１
３と電気的に接続され、第３の入力端子２３が第４の信号線１４と電気的に接続されてい
る。なお、ここでは、第ｎのパルス信号出力回路１０＿ｎと接続される信号線が、第２の
信号線１２、第３の信号線１３、第４の信号線１４である場合を示しているが、第ｎのパ
ルス信号出力回路１０＿ｎと接続される信号線は、ｎの値によって異なるものになる。こ
のため、ここで示す構成はあくまでも一例に過ぎないことを付記する。
また、本実施の形態で示すシフトレジスタの第ｍのパルス信号出力回路（ｍは２以上の自
然数）において、第４の入力端子２４は第（ｍ−１）のパルス信号出力回路の第１の出力
端子２６と電気的に接続され、第５の入力端子２５は第（ｍ＋２）のパルス信号出力回路
の第１の出力端子２６と電気的に接続され、第１の出力端子２６は第（ｍ＋１）のパルス
信号出力回路の第４の入力端子２４と電気的に接続され、第２の出力端子２７はＯＵＴ（
ｍ）に信号を出力する。
例えば、第３のパルス信号出力回路１０＿３では、第４の入力端子２４は第２のパルス信
号出力回路１０＿２の第１の出力端子２６と電気的に接続され、第５の入力端子２５は第
５のパルス信号出力回路１０＿５の第１の出力端子２６と電気的に接続され、第１の出力
端子２６は第４のパルス信号出力回路１０＿４の第４の入力端子２４及び第１のパルス信
号出力回路１０＿１の第５の入力端子２５と電気的に接続されている。
また、第１のパルス信号出力回路１０＿１では、第４の入力端子２４に第５の配線１５か
らの第１のスタートパルス（ＳＰ１）が入力される。また、第ｋのパルス信号出力回路１
０＿ｋ（ｋは２以上ｎ以下の自然数）では、第４の入力端子２４に前段の出力パルスが入
力される。また、第（ｎ−１）のパルス信号出力回路１０（ｎ−１）では、第５の入力端
子２５に第２のスタートパルス（ＳＰ２）が入力される。また、第ｎのパルス信号出力回
路１０＿ｎでは、第５の入力端子２５に第３のスタートパルス（ＳＰ３）が入力される。
なお、第２のスタートパルス（ＳＰ２）及び第３のスタートパルス（ＳＰ３）は、外部よ
り入力される信号としてもよいし、回路内部で生成される信号としてもよい。
次に、第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎの具体的
な構成に関して説明する。
第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎの各々は、第１
のトランジスタ１０１〜第４のトランジスタ１０４で構成されるパルス信号生成回路２０
０と、第５のトランジスタ１０５〜第７のトランジスタ１０７で構成される第１の入力信
号生成回路２０１と、第８のトランジスタ１０８〜第１１のトランジスタ１１１で構成さ
れる第２の入力信号生成回路２０２と、を含む（図１（Ｃ）参照）。また、上述した第１
の入力端子２１〜第５の入力端子２５に加え、第１の電源線３１および第２の電源線３２
から、第１のトランジスタ１０１〜第１１のトランジスタ１１１に信号が供給される。
パルス信号生成回路の具体的な構成例は次の通りである。
第１のトランジスタ１０１の第１の端子（ソース端子とドレイン端子の一方、以下同じ）
と、第２のトランジスタ１０２の第１の端子と、第１の出力端子２６は電気的に接続され
る。同様に、第３のトランジスタ１０３の第１の端子と、第４のトランジスタ１０４の第
１の端子と、第２の出力端子２７は電気的に接続される。そして、第１のトランジスタ１
０１のゲート端子と、第３のトランジスタ１０３のゲート端子と、第１の入力信号生成回
路の出力端子と、は電気的に接続される。また、第２のトランジスタ１０２のゲート端子
と、第４のトランジスタ１０４のゲート端子と、第２の入力信号生成回路の出力端子と、
は電気的に接続される。
第１のトランジスタ１０１の第２の端子（ソース端子とドレイン端子の他方、以下同じ）
と、第３のトランジスタの第２の端子とは電気的に接続され、第１のクロック信号ＣＬＫ
１がノードに入力される。また、第１のトランジスタ１０１の第２の端子と、第３のトラ
ンジスタの第２の端子は、パルス信号出力回路の第１の入力端子２１としても機能する。
第２のトランジスタ１０２の第２の端子には、第１の電源線３１を介して第１の電位（例
えば、低電位ＶＳＳ）が与えられ、第４のトランジスタ１０４の第２の端子には、第１の
電源線３１を介して第１の電位が与えられる。
第１の入力信号生成回路の具体的な構成例は次の通りである。
第５のトランジスタ１０５の第１の端子と、第６のトランジスタ１０６の第１の端子と、
第７のトランジスタ１０７の第１の端子と、は電気的に接続される。また、第７のトラン
ジスタ１０７の第２の端子は、第１の入力信号生成回路の出力端子として機能する。また
、第５のトランジスタ１０５のゲート端子は、第１の入力信号生成回路の第１の入力端子
として機能すると共に、パルス信号出力回路の第４の入力端子２４としても機能する。
第５のトランジスタ１０５の第２の端子には、第２の電源線３２を介して第２の電位が与
えられ、第６のトランジスタ１０６の第２の端子には、第１の電源線３１を介して第１の
電位が与えられ、第５のトランジスタ１０５のゲート端子には、前段からのパルス信号（
第１のパルス信号出力回路ではスタートパルス信号）が入力される。第６のトランジスタ
１０６のゲート端子には、第２の入力信号生成回路の出力信号が入力される。また、第６
のトランジスタ１０６のゲート端子は、第１の入力信号生成回路の第２の入力端子として
機能する。第７のトランジスタ１０７のゲート端子には第２の電源線３２を介して第２の
電位が与えられる。
なお、本実施の形態では、第７のトランジスタ１０７を設けているが、第７のトランジス
タ１０７を設けない構成としても良い。第７のトランジスタ１０７を設ける場合には、ブ
ートストラップ動作に起因して生じうる第５のトランジスタ１０５の第１の端子の電位上
昇を抑制できる。つまり、第５のトランジスタ１０５のゲートとソースの間（またはゲー
トとドレインの間）の領域に大きな電圧が加わることを防止できるため、第５のトランジ
スタ１０５の劣化を抑制することができる。
第２の入力信号生成回路の具体的な構成例は次の通りである。
第１０のトランジスタ１１０の第２の端子と、第８のトランジスタ１０８の第１の端子と
は電気的に接続される。また、第８のトランジスタの第２の端子と、第１１のトランジス
タの第２の端子と、第９のトランジスタの第１の端子とは電気的に接続されて第２の入力
信号生成回路の出力端子として機能する。
第１１のトランジスタ１１１の第１の端子と、第１０のトランジスタ１１０の第１の端子
には、第２の電源線３２を介して第２の電位が与えられる。第９のトランジスタ１０９の
第２の端子には、第１の電源線３１を介して第１の電位が与えられる。第１１のトランジ
スタ１１１のゲート端子には２段後ろからのパルス信号が入力される。また、第１１のト
ランジスタ１１１のゲート端子は、第２の入力信号生成回路の第１の入力端子として機能
すると共に、パルス信号出力回路の第５の入力端子２５としても機能する。第８のトラン
ジスタ１０８のゲート端子には第２のクロック信号ＣＬＫ２が入力される。また、第８の
トランジスタ１０８のゲート端子は、第２の入力信号生成回路の第２の入力端子として機
能すると共に、パルス信号出力回路の第２の入力端子２２としても機能する。第９のトラ
ンジスタ１０９のゲート端子には前段からのパルス信号（第１のパルス信号出力回路では
スタートパルス信号）が入力される。また、第９のトランジスタ１０９のゲート端子は、
第２の入力信号生成回路の第３の入力端子として機能すると共に、パルス信号出力回路の
第４の入力端子２４としても機能する。第１０のトランジスタ１１０のゲート端子には第
３のクロック信号ＣＬＫ３が入力される。また、第１０のトランジスタ１１０のゲート端
子は、第２の入力信号生成回路の第４の入力端子として機能すると共に、パルス信号出力
回路の第３の入力端子２３としても機能する。
なお、上述したパルス信号出力回路の各構成（パルス信号生成回路、第１の入力信号生成
回路、および、第２の入力信号生成回路の構成例など）は一例にすぎず、開示する発明が
これに限定されるものではない。
本実施の形態の以下の説明では、図１（Ｃ）に示すパルス信号出力回路において第１のト
ランジスタ１０１のゲート端子と、第３のトランジスタ１０３のゲート端子と、第１の入
力信号生成回路の出力端子と、の接続により構成されるノードを、ノードＡとする。また
、第２のトランジスタ１０２のゲート端子と、第４のトランジスタ１０４のゲート端子と
、第２の入力信号生成回路の出力端子と、の接続により構成されるノードを、ノードＢと
する。
上記ノードＡと第１の出力端子２６との間には、ブートストラップ動作を好適に行うため
の容量素子を設けても良い。また、上記ノードＢの電位を保持するために、ノードＢに電
気的に接続された容量素子を設けてもよい。
図１（Ｃ）において、第１のトランジスタ１０１および第３のトランジスタ１０３のチャ
ネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、第６のトランジスタ１０６のチャネル長Ｌ
に対するチャネル幅Ｗの比Ｗ／Ｌよりも大きいことが好ましい。
また、図１（Ｃ）において、第５のトランジスタ１０５のチャネル長Ｌに対するチャネル
幅Ｗの比Ｗ／Ｌは、第６のトランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比
Ｗ／Ｌよりも大きいことが好ましい。また、第５のトランジスタ１０５のチャネル長Ｌに
対するチャネル幅Ｗの比Ｗ／Ｌは、第７のトランジスタ１０７のチャネル長Ｌに対するチ
ャネル幅Ｗの比Ｗ／Ｌと等しいことが好ましい。または、第５のトランジスタ１０５のチ
ャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、第７のトランジスタ１０７のチャネル長
Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きいことが好ましい。
また、図１（Ｃ）において、第３のトランジスタ１０３のチャネル長Ｌに対するチャネル
幅Ｗの比Ｗ／Ｌは、第４のトランジスタ１０４のチャネル長Ｌに対するチャネル幅Ｗの比
Ｗ／Ｌよりも大きいことが好ましい。
また、図１（Ｃ）において、第８のトランジスタ１０８及び第１０のトランジスタ１１０
のチャネル幅（Ｗ）は、第１１のトランジスタ１１１のチャネル幅（Ｗ）よりも小さいこ
とが好ましい。
なお、第１のトランジスタ１０１〜第１１のトランジスタ１１１には、酸化物半導体を用
いるのが好適である。酸化物半導体を用いることにより、トランジスタのオフ電流を低減
することができる。また、非晶質シリコンなどと比較して、オン電流および電界効果移動
度を高めることが出来る。また、トランジスタの劣化を抑制することができる。これによ
り、消費電力が小さく、高速動作が可能で、動作の正確性が高められた電子回路が実現す
る。なお、酸化物半導体を用いたトランジスタについては後の実施の形態において詳述す
るから、ここでは省略する。
〈動作〉
次に、図１に示すシフトレジスタの動作について図２乃至図４および図１４を参照して説
明する。具体的には、図２に示すタイミングチャート中の、第１の期間５１〜第６の期間
５６の各期間における動作を、図３および図４を用いて説明する。タイミングチャート中
、ＣＬＫ１〜ＣＬＫ４はそれぞれクロック信号を示し、ＳＰ１は第１のスタートパルスを
示し、ＯＵＴ１〜ＯＵＴ４は、第１のパルス信号出力回路１０＿１〜第４のパルス信号出
力回路１０＿４の第２の出力端子からの出力を示し、ノードＡおよびノードＢはそれぞれ
ノードＡおよびノードＢの電位を示し、ＳＲＯＵＴ１〜ＳＲＯＵＴ４は、第１のパルス信
号出力回路１０＿１〜第４のパルス信号出力回路１０＿４の第１の出力端子からの出力を
示す。
なお、以下の説明において、第１のトランジスタ１０１〜第１１のトランジスタ１１１は
、全てｎチャネル型のトランジスタであるものとする。また、図３および図４において、
トランジスタが実線で表現されている場合には、当該トランジスタが導通状態（オン状態
）にあることを表し、破線で表現されている場合には、当該トランジスタが非導通状態（
オフ状態）にあることを表すものとする。
代表的に、第１のパルス信号出力回路１０＿１の動作について説明する。第１のパルス信
号出力回路１０＿１の構成は、上述の通りである。また、入力される各信号、供給される
各電位の関係も上述の通りである。なお、以下の説明では、各入力端子および各電源線に
与えられる高電位（Ｈレベル、Ｈ信号などとも呼ぶ）は全てＶＤＤとし、低電位（Ｌレベ
ル、Ｌ信号などとも呼ぶ）は全てＶＳＳとする。
第１の期間５１において、ＳＰ１がＨレベルであるから、第１のパルス信号出力回路１０
＿１の第４の入力端子２４として機能する第５のトランジスタ１０５のゲート端子と第９
のトランジスタ１０９のゲート端子に高電位が与えられ、第５のトランジスタ１０５と第
９のトランジスタ１０９は導通状態になる。第１の期間５１においてはＣＬＫ３もＨレベ
ルであるため、第１０のトランジスタ１１０もオン状態となる。また、第７のトランジス
タ１０７のゲート端子には高電位が与えられているため、第７のトランジスタ１０７もオ
ン状態となる（図３（Ａ）参照）。
第５のトランジスタ１０５と第７のトランジスタ１０７がオン状態となることにより、ノ
ードＡの電位は上昇する。また、第９のトランジスタ１０９がオン状態となることにより
、ノードＢの電位は下降する。第５のトランジスタ１０５の第２の端子の電位はＶＤＤで
あるため、第５のトランジスタ１０５の第１の端子の電位は、第２の端子の電位から第５
のトランジスタ１０５のしきい値電圧分低下した値（ＶＤＤ−Ｖｔｈ１０５）となる。そ
して、第７のトランジスタ１０７のゲート端子の電位がＶＤＤであるため、第７のトラン
ジスタ１０７のしきい値電圧Ｖｔｈ１０７がＶｔｈ１０５以上の場合には、ノードＡの電
位は（ＶＤＤ−Ｖｔｈ１０７）となって第７のトランジスタ１０７がオフ状態となる。一
方、Ｖｔｈ１０７がＶｔｈ１０５未満の場合には、第７のトランジスタ１０７はオン状態
を保ったまま、ノードＡの電位は（ＶＤＤ−Ｖｔｈ１０５）まで上昇する。以下、第１の
期間５１におけるノードＡの電位の到達点（最高電位）をＶＡＨとする。
ノードＡの電位がＶＡＨになると、第１のトランジスタ１０１および第３のトランジスタ
１０３がオン状態となる。ここで、ＣＬＫ１はＬレベルであるため、第１の出力端子２６
および第２の出力端子２７からはＬレベルが出力される。
第２の期間５２においては、ＣＬＫ１の電位がＬレベルからＨレベルに切り替わる。ここ
で、第１のトランジスタ１０１および第３のトランジスタ１０３はオン状態であるため、
第１の出力端子２６の電位および第２の出力端子２７の電位が上昇する。さらに、第１の
トランジスタ１０１のゲート端子とソース端子（またはドレイン端子）との間には容量が
存在し、これによってゲート端子とソース端子（またはドレイン端子）とが容量結合され
ている。同様に、第３のトランジスタ１０３のゲート端子とソース端子（またはドレイン
端子）との間には容量が存在し、これによってゲート端子とソース端子（またはドレイン
端子）とが容量結合されている。したがって、第１の出力端子２６の電位および第２の出
力端子２７の電位の上昇と共に、浮遊状態であるノードＡの電位が上昇することになる（
ブートストラップ動作）。ノードＡの電位は最終的にＶＤＤ＋Ｖｔｈ１０１より高くなり
、第１の出力端子２６の電位および第２の出力端子２７の電位はＶＤＤ（Ｈレベル）とな
る（図２および図３（Ｂ）参照）。
また、第２の期間５２においては、第９のトランジスタ１０９がオン状態であるため、ノ
ードＢもＬレベルに維持されている。このため、第１の出力端子２６がＬレベルからＨレ
ベルに変化する際の、容量結合に起因するノードＢの電位変動を抑制し、これによる不具
合の発生を防止できる。
なお、上述のように第２の期間５２において、第２の出力端子２７の電位をＨレベルとす
る場合、第２の出力端子２７の電位を確実にＶＤＤ（Ｈレベル）まで上昇させるためには
、第３のトランジスタ１０３をオン状態とさせるために第３のトランジスタのゲート電圧
（Ｖｇｓ）を十分に大きくする必要がある。第３のトランジスタ１０３のＶｇｓが小さい
場合、第３のトランジスタに係るドレイン電流が小さくなるため、指定された期間内（こ
こでは、第２の期間内）に、第２の出力端子２７の電位をＶＤＤ（Ｈレベル）まで上昇さ
せるのに時間がかかってしまう。これにより、第２の出力端子２７の波形の立ち上がりが
鈍り、誤動作の原因となる。
ところで、第２の期間５２における第３のトランジスタ１０３のＶｇｓの大きさは、第１
の期間５１におけるノードＡの電位によって決まる。そのため、第３のトランジスタ１０
３のＶｇｓを大きくするためには、第１の期間５１のうちにノードＡの電位をできるだけ
大きくする必要がある（回路設計上、最大でＶＤＤ−Ｖｔｈ１０５またはＶＤＤ−Ｖｔｈ
１０７）。第１の出力端子２６と第１のトランジスタ１０１のＶｇｓについても、同様の
ことが言える。
そのため、第５のトランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは
、第６のトランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大き
いことが好ましい。第５のトランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比
Ｗ／Ｌを、第６のトランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよ
りも大きくすることにより、第１の期間５１でのノードＡの電位を、より短い時間で、Ｖ
ＤＤ−Ｖｔｈ１０５またはＶＤＤ−Ｖｔｈ１０７まで上昇させることができる。また、第
１の期間５１では、第６のトランジスタ１０６はオフ状態となっているが、第５のトラン
ジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌを、第６のトランジスタ１
０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きくすることにより、第６
のトランジスタ１０６におけるリーク電流（Ｉｏｆｆ）を小さくすることができるため、
ノードＡの電位を、より短い時間でＶＤＤ−Ｖｔｈ１０５まで上昇させることができる。
また、トランジスタの微細化によりチャネル長Ｌが小さくなると、しきい値電圧のシフト
が生じて第６のトランジスタ１０６がノーマリオン化する場合もある。このような場合で
も、第６のトランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌを第５の
トランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも小さくするこ
とにより、第６のトランジスタ１０６のオン抵抗を第５のトランジスタ１０５のオン抵抗
よりも大きくできる。これにより、ノードＡの電位をＶＤＤ−Ｖｔｈ１０５またはＶＤＤ
−Ｖｔｈ１０７により近い電位にすることができる。
また、第５のトランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、第
７のトランジスタ１０７のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌと概ね等しいこ
とが好ましい。概ね等しいとは、製造誤差やばらつきに起因する多少の差を有している場
合があることを想定した上で、等しいとみなせる場合のことである。第５のトランジスタ
１０５および第７のトランジスタ１０７のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌ
を等しくすることにより、第５のトランジスタ１０５および第７のトランジスタ１０７の
電流供給能力を等しくすることができるため、ノードＡの電位を効率よく上昇させること
ができる。なお、第５のトランジスタ１０５および第７のトランジスタ１０７のしきい値
電圧Ｖｔｈは、概ね等しいことが望ましい。
なお、第５のトランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、ト
ランジスタ特性、クロック周波数、第１のトランジスタ１０１および第３のトランジスタ
１０３のゲート容量、シフトレジスタの動作電圧などによって決めることができる。
また、第６のトランジスタ１０６のチャネル幅Ｗが大きくなると、第６のトランジスタ特
性がノーマリオン化した場合、リーク電流が増加するため、ノードＡの電位降下につなが
ってしまう。または、第５のトランジスタ１０５によるノードＡの充電の妨げとなってし
まう。さらに、高速動作が必要な場合に、ノードＢの電位の下降を短時間で行い、ノード
Ａの充電を短時間で行う必要がある。このような場合、第６のトランジスタの電位を短時
間で下降させる必要がある。
したがって、第５のトランジスタのチャネル幅Ｗよりも、第６のトランジスタのチャネル
幅Ｗを小さくすることにより、ノードＡの電位の変位を防止することができる。また、ノ
ードＢの負荷を低減することができる。このように、トランジスタの特性や駆動仕様に合
わせて、第５のトランジスタ１０５、第６のトランジスタ１０６および第７のトランジス
タ１０７のサイズを決定することによって、効率のよいシフトレジスタを実現することが
できる。
第３の期間５３においては、ＳＰ１がＬレベルとなり、第５のトランジスタ１０５と第９
のトランジスタ１０９がオフ状態となる。また、ＣＬＫ１がＨレベルに維持され、ノード
Ａの電位も変化しないため、第１の出力端子２６および第２の出力端子２７からはＶＤＤ
（Ｈレベル）が出力される（図３（Ｃ）参照）。なお、第３の期間５３ではノードＢが浮
遊状態となるが、第１の出力端子２６の電位も変化しないため、容量結合による不具合は
無視できる程度である。
第４の期間５４においては、ＣＬＫ２およびＣＬＫ３がＨレベルとなるため、ノードＢの
電位が短時間で上昇する。また、ＣＬＫ１がＬレベルとなる。その結果、第２のトランジ
スタ１０２および第４のトランジスタ１０４がオン状態となり、第１の出力端子２６およ
び第２の出力端子２７の電位が短時間で下降する（図４（Ａ）参照）。また、第６のトラ
ンジスタ１０６がオン状態となるので、ノードＡの電位がＬレベルとなる。これにより、
第１のトランジスタ１０１および第３のトランジスタ１０３がオフ状態となるので、第１
の出力端子２６および第２の出力端子２７の電位はＬレベルとなる。
第４の期間５４において、ノードＡの電位は、ＣＬＫ１がＨレベルとなる第６の期間の前
まで（つまり第４の期間５４および第５の期間５５中）に、確実にＶＳＳとする必要があ
る。第５の期間５５中に、ノードＡの電位がＶＳＳまで下降していないと、第３のトラン
ジスタ１０３のゲートとソース間の容量結合によって、再びノードＡは電位が上昇し、第
１のトランジスタ１０１および第３のトランジスタ１０３がオン状態となり、第１の出力
端子２６および第２の出力端子２７に電荷が流れ、誤動作となるおそれがある。
そのため、第１のトランジスタ１０１、第３のトランジスタ１０３および第６のトランジ
スタ１０６の関係を、式（１）乃至式（７）のように決めることで、負荷に起因する動作
の不具合を低減し、動作の安定化を図ることができる。
（１）
（２）
（３）
（４）
（５）

（６）
（７）
上式において、ｔＣＫＨとはＣＬＫ１のＨレベルの期間、即ち第２の期間５２および第３
の期間５３に相当し、ｔＣＫＬとはＣＬＫ１のＬレベルの期間、即ち、第４の期間５４お
よび第５の期間５５に相当し、ｔｏｆｆとはノードＡがＶＳＳまで放電するのに要する時
間に相当する。つまり、ｔＣＫＬ期間内のうちｔｏｆｆの時間を使ってノードＡの電位を
ＶＳＳまで下降させることになる。ｔｏｆｆは第４の期間５４および第５の期間５５の中
であれば、たとえば、第４の期間５４＿１でも第４の期間５４＿１〜５４＿３でも第４の
期間５４＿１〜５４＿５でもよい（図１４参照）。好ましくは第４の期間５４および第５
の期間５５の１／２の期間に相当する第４の期間５４＿１〜５４＿３である。ｔＣＫＬに
対してｔｏｆｆをあまりに短く設定すると、ノードＡの電位を早く下降させるために第６
のトランジスタ１０６のチャネル幅Ｗサイズを大きくする必要があり、ｔｏｆｆを長く設
定すると次のクロックの信号Ｈが入るまでにノードＡの電位をＶＳＳまで放電しきれず誤
動作となる可能性があるためである。つまり、ｔｏｆｆは、クロック信号の周波数等を考
慮して決定する必要がある。なお、図１４に示すタイミングチャートは、一部の期間（例
えば、第４の期間５４＿１〜５４＿５）を誇張して示しているが、図２に示すタイミング
チャートと大きく変わるところはない。
また、Ｃ１０１およびＣ１０３はそれぞれ第１のトランジスタ１０１および第３のトラン
ジスタ１０３のゲート容量を示し、ＶｆとはノードＡの第３の期間５３での電位を示す。
式（２）に示すｉ１０６は、第６のトランジスタ１０６のドレイン電流を示している。こ
れより第６のトランジスタ１０６のサイズ（例えば、Ｗ／Ｌ）を決定することができる。
即ち、第６のトランジスタ１０６のサイズは、ＣＬＫ１の動作周波数、第１のトランジス
タ１０１と第３のトランジスタ１０３のサイズ、およびノードＡの電位によって決めるこ
とができる。
例えば、ＣＬＫ１の動作周波数が高い場合、ノードＡの電位はより早く下降させる必要が
あるため、式（１）よりｔｏｆｆを小さくすることが必要になり、そのため、ｉ１０６を
大きくする必要が生じる。そこで、ｉ１０６に合わせて式（２）よりＷ１０６を計算し、
Ｗサイズを決定することができる。
一方、第１のトランジスタ１０１および第３のトランジスタ１０３のサイズが小さい場合
には、ｉ１０６は小さくて良いため、式（２）より、Ｗ１０６は小さくなる。ところで、
第３のトランジスタ１０３は、出力負荷の充放電に使用しているため、第３のトランジス
タのサイズを大きくすることにより、放電の際に、第４のトランジスタ１０４だけでなく
、第３のトランジスタ１０３においても放電することができるため、出力の電位の下降を
短時間で行うことができる。したがって、ノードＡの電位を緩やかに下降させると、第３
のトランジスタ１０３はオン状態であるため、第４のトランジスタ１０４だけで放電する
よりも、出力の電位の下降を短時間で行うことができる。このように、トランジスタの特
性や駆動仕様に合わせて第６のトランジスタ１０６のサイズを決定することによって、効
率のよいシフトレジスタを実現することができる。
また、第４の期間５４において、ＣＬＫ１がＨレベルからＬレベルになると同時に、第５
の入力端子２５にパルス信号（ＳＲＯＵＴ３）が入力され、第１１のトランジスタ１１１
がオン状態となる。第１１のトランジスタ１１１がオン状態となることで、ノードＢの電
位がＶＤＤ−Ｖｔｈ１１１まで充電され、第２のトランジスタ１０２、第４のトランジス
タ１０４および第６のトランジスタ１０６がオン状態となる。第２のトランジスタ１０２
および第４のトランジスタ１０４がオン状態となることで、第１の出力端子２６および第
２の出力端子２７の電位はＶＳＳとなる。また、第１のトランジスタ１０１および第３の
トランジスタ１０３はオフ状態となる。
このとき、ノードＢの充電は第１１のトランジスタ１１１を通じて行われると共に、第１
０のトランジスタ１１０、第８のトランジスタ１０８を通じて行われる。第１０のトラン
ジスタ１１０および第８のトランジスタ１０８のゲートは、それぞれ第３の入力端子２３
および第２の入力端子２２に接続されており、ゲート容量はそのまま第３の入力端子２３
および第２の入力端子２２の負荷になる。
なお、本実施の形態において示すシフトレジスタにおいて、クロック線に接続するトラン
ジスタの負荷は、シフトレジスタの全段数÷４×（第３のトランジスタ１０３のＬｏｖ＋
第１のトランジスタ１０１のＬｏｖ＋第１０のトランジスタ１１０のゲート容量＋第８の
トランジスタ１０８のゲート容量）、で表現される。また、ゲート容量は、ε０×ε×（
Ｌ×Ｗ）／ｔｏｘで表現される。なお、Ｌｏｖとは、トランジスタのソース電極層又はド
レイン電極層と半導体層とが重畳する領域のチャネル長方向における長さを表している。
クロック線に接続されるゲート容量を減らすため、第８のトランジスタ１０８及び第１０
のトランジスタ１１０のチャネル幅（Ｗ）は、第１１のトランジスタ１１１のチャネル幅
（Ｗ）よりも小さいことが好ましい。これにより、クロック線の負荷を低減することがで
き、高速動作させることができる。また、第１０のトランジスタ１１０および第８のトラ
ンジスタ１０８のチャネル幅（Ｗ）を減少させることによって、レイアウト面積を縮小さ
せることができる。
第５の期間５５においては、第５の入力端子２５（つまりＳＲＯＵＴ３）の電位がＨレベ
ルを保持することにより、ノードＢの電位が保持される。このため、第２のトランジスタ
１０２、第４のトランジスタ１０４および第６のトランジスタ１０６のオン状態が保持さ
れて、第１の出力端子２６および第２の出力端子２７の電位がＬレベルに保持される（図
４（Ｂ）参照）。
第６の期間５６においては、第５の入力端子２５（つまりＳＲＯＵＴ３）がＬレベルとな
り、第１１のトランジスタ１１１がオフ状態となる。このとき、ノードＢは、上述の電位
を保持したまま浮遊状態となる。これにより、第２のトランジスタ１０２、第４のトラン
ジスタ１０４および第６のトランジスタ１０６のオン状態が継続する（図４（Ｃ）参照）
。なお、ノードＢの電位は、通常、トランジスタのオフ電流等に起因して下降するが、十
分にオフ電流が小さいトランジスタ（例えば、酸化物半導体を用いたトランジスタ）を適
用する場合には、このような問題は生じない。また、ノードＢの電位の下降を緩和するた
めに、容量素子を設けても良い。
なお、その後の期間において、ＣＬＫ２とＣＬＫ３とが共にＨレベルとなる場合には、第
８のトランジスタ１０８と第１０のトランジスタ１１０がオン状態となり、定期的にノー
ドＢに電位が与えられる。このため、オフ電流の比較的大きなトランジスタを用いる場合
であっても、パルス信号出力回路の誤動作を防止できる。
なお、シフトレジスタからの出力（ＯＵＴ１〜ＯＵＴ４など）については、電位の上昇時
を重視する場合と、電位の下降時を重視する場合がある。例えば、電位の上昇によってデ
ータを確定させる場合（例えば、データの書き込みを行う場合など）には、電位の上昇時
が重視される。また、電位の下降によってデータを確定させる場合には、電位の下降時が
重視される。
電位の上昇によってデータを確定させる場合には、電位の上昇に要する時間を短くする必
要がある。そのためには、第３のトランジスタ１０３のチャネル長Ｌに対するチャネル幅
Ｗの比Ｗ／Ｌを、第４のトランジスタ１０４のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ
／Ｌよりも大きくすることが好ましい。
電位の下降によってデータを確定させる場合には、電位の下降に要する時間を短くする必
要がある。そのためには、第３のトランジスタ１０３のチャネル長Ｌに対するチャネル幅
Ｗの比Ｗ／Ｌを、第４のトランジスタ１０４のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ
／Ｌよりも大きくすることが好ましい。
但し、開示する発明の一態様では、ノードＡの電位を第３のトランジスタ１０３のゲート
とソース間の容量結合を利用したブートストラップ動作によって所定の電位まで上昇させ
ることにより、第３のトランジスタ１０３をオン状態とし、Ｈレベル信号を出力させる。
そのため、第３のトランジスタ１０３のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌが
十分に大きくなければ、シフトレジスタの出力するＨレベルの電位が、ＶＤＤまで上がり
きらないという問題が生じうるから、第３のトランジスタ１０３のチャネル長Ｌに対する
チャネル幅Ｗの比Ｗ／Ｌは、十分に大きくすることが望ましい。
なお、本実施の形態において示すシフトレジスタは、第ｍのパルス信号出力回路から出力
されるパルスと第（ｍ＋１）のパルス信号出力回路から出力されるパルスが半分重なる駆
動方法を採用している。このため、当該駆動方法を採用しない場合と比較して、配線の充
電に使用できる時間を長くすることができる。つまり、当該駆動方法によって、大きな負
荷に耐え、高い周波数で動作するパルス信号出力回路が提供される。
（実施の形態２）
本実施の形態では、先の実施の形態において示したパルス信号出力回路、およびシフトレ
ジスタとは異なる態様の構成例およびその動作に関して図５乃至図８を参照して説明する
。
〈回路構成〉
はじめに、パルス信号出力回路、およびパルス信号出力回路を含むシフトレジスタの回路
構成例について図５を参照して説明する。
本実施の形態で示すシフトレジスタの構成は、先の実施の形態において示したシフトレジ
スタの構成に近似している。相違点の一は、第１のパルス信号出力回路１０＿１〜第ｎの
パルス信号出力回路１０＿ｎは、第３の入力端子２３を有しない点である（図５（Ａ）乃
至図５（Ｃ）参照）。つまり、一のパルス信号出力回路には、二種類のクロック信号が入
力される。その他の構成については先の実施の形態と同様である。
第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎは、第３の入力
端子２３を有しないため、これと接続される第１０のトランジスタを有しない（図５（Ｃ
）参照）。そして、これに伴い、図１に示す第２の入力信号生成回路２０２と図５に示す
第２の入力信号生成回路２０３の接続関係は一部異なっている。
具体的には、第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎの
各々は、第１のトランジスタ１０１〜第４のトランジスタ１０４で構成されるパルス信号
生成回路２００と、第５のトランジスタ１０５〜第７のトランジスタ１０７で構成される
第１の入力信号生成回路２０１と、第８のトランジスタ１０８、第９のトランジスタ１０
９および第１１のトランジスタ１１１で構成される第２の入力信号生成回路２０３と、を
含む。また、上述した第１の入力端子２１〜第５の入力端子２５に加え、第１の電源線３
１および第２の電源線３２から、第１のトランジスタ１０１〜第１１のトランジスタ１１
１に信号が供給される。
第２の入力信号生成回路２０３の具体的な構成例は次の通りである。
第８のトランジスタ１０８の第２の端子と、第１１のトランジスタ１１１の第２の端子と
、第９のトランジスタ１０９の第１の端子とは電気的に接続されて第２の入力信号生成回
路の出力端子として機能する。
第１１のトランジスタ１１１の第１の端子と、第８のトランジスタ１０８の第１の端子に
は、第２の電源線３２を介して第２の電位が与えられる。第９のトランジスタ１０９の第
２の端子には、第１の電源線３１を介して第１の電位が与えられる。第１１のトランジス
タ１１１のゲート端子にはパルス信号が入力される。また、第１１のトランジスタ１１１
のゲート端子は、第２の入力信号生成回路の第１の入力端子として機能すると共に、パル
ス信号出力回路の第５の入力端子２５としても機能する。第８のトランジスタ１０８のゲ
ート端子には第２のクロック信号ＣＬＫ２が入力される。また、第８のトランジスタ１０
８のゲート端子は、第２の入力信号生成回路の第２の入力端子として機能すると共に、パ
ルス信号出力回路の第２の入力端子２２としても機能する。第９のトランジスタ１０９の
ゲート端子にはパルス信号が入力される。また、第９のトランジスタ１０９のゲート端子
は、第２の入力信号生成回路の第３の入力端子として機能すると共に、パルス信号出力回
路の第４の入力端子２４としても機能する。
なお、上述した構成は一例にすぎず、開示する発明がこれに限定されるものではない。
本実施の形態の以下の説明では、先の実施の形態と同様、図５（Ｃ）に示すパルス信号出
力回路において第１のトランジスタ１０１のゲート端子と、第３のトランジスタ１０３の
ゲート端子と、第１の入力信号生成回路の出力端子と、の接続により構成されるノードを
、ノードＡとする。また、第２のトランジスタ１０２のゲート端子と、第４のトランジス
タ１０４のゲート端子と、第８のトランジスタ１０８の第２の端子と、第１１のトランジ
スタ１１１の第２の端子と、第９のトランジスタ１０９の第１の端子と、の接続により構
成されるノードを、ノードＢとする。
上記ノードＡと第１の出力端子２６との間には、ブートストラップ動作を好適に行うため
の容量素子を設けても良い。また、上記ノードＢの電位を保持するために、ノードＢに電
気的に接続された容量素子を設けてもよい。
なお、第１のトランジスタ１０１〜第９のトランジスタ１０９、第１１のトランジスタ１
１１には、酸化物半導体を用いるのが好適である。酸化物半導体を用いることにより、ト
ランジスタのオフ電流を低減することができる。また、非晶質シリコンなどと比較して、
オン電流および電界効果移動度を高めることが出来る。また、トランジスタの劣化を抑制
することができる。これにより、消費電力が小さく、高速動作が可能で、動作の正確性が
高められた電子回路を実現することが可能となる。なお、酸化物半導体を用いたトランジ
スタについては後の実施の形態において詳述するから、ここでは省略する。
〈動作〉
次に、図５に示すシフトレジスタの動作について図６乃至図８を参照して説明する。具体
的には、図６に示すタイミングチャート中の、第１の期間５１〜第５の期間５５の各期間
における動作を、図７および図８を用いて説明する。タイミングチャート中、ＣＬＫ１〜
ＣＬＫ４はそれぞれクロック信号を示し、ＳＰ１は第１のスタートパルスを示し、ＯＵＴ
１〜ＯＵＴ４は、第１のパルス信号出力回路１０＿１〜第４のパルス信号出力回路１０＿
４の第２の出力端子からの出力を示し、ノードＡおよびノードＢはそれぞれノードＡおよ
びノードＢの電位を示し、ＳＲＯＵＴ１〜ＳＲＯＵＴ４は、第１のパルス信号出力回路１
０＿１〜第４のパルス信号出力回路１０＿４の第１の出力端子からの出力を示す。
なお、以下の説明において、第１のトランジスタ１０１〜第９のトランジスタ１０９、第
１１のトランジスタ１１１は、全てｎチャネル型のトランジスタであるものとする。また
、図７および図８において、トランジスタが実線で表現されている場合には、当該トラン
ジスタが導通状態（オン状態）にあることを表し、破線で表現されている場合には、当該
トランジスタが非導通状態（オフ状態）にあることを表すものとする。
代表的に、第１のパルス信号出力回路１０＿１の動作について説明する。第１のパルス信
号出力回路１０＿１の構成は、上述の通りである。また、入力される各信号、供給される
各電位の関係も上述の通りである。なお、以下の説明では、各入力端子および各電源線に
与えられる高電位（Ｈレベル、Ｈ信号などとも呼ぶ）は全てＶＤＤとし、低電位（Ｌレベ
ル、Ｌ信号などとも呼ぶ）は全てＶＳＳとする。
第１の期間５１において、ＳＰ１がＨレベルであるから、第１のパルス信号出力回路１０
＿１の第４の入力端子２４として機能する第５のトランジスタ１０５のゲート端子と第９
のトランジスタ１０９のゲート端子に高電位が与えられ、第５のトランジスタ１０５と第
９のトランジスタ１０９は導通状態になる。また、第７のトランジスタ１０７のゲート端
子には高電位が与えられているため、第７のトランジスタ１０７もオン状態となる（図７
（Ａ）参照）。
第５のトランジスタ１０５と第７のトランジスタ１０７がオン状態となることにより、ノ
ードＡの電位は上昇する。また、第９のトランジスタ１０９がオン状態となることにより
、ノードＢの電位は下降する。ノードＡの電位がＶＡＨ（ＶＡＨ＝ＶＤＤ−Ｖｔｈ１０５
−Ｖｔｈ１０７）にまで達すると、第５のトランジスタ１０５および第７のトランジスタ
１０７がオフ状態となり、ノードＡは、ＶＡＨを維持したまま浮遊状態となる。
ノードＡの電位がＶＡＨになると、第１のトランジスタ１０１および第３のトランジスタ
１０３がオン状態となる。ここで、ＣＬＫ１はＬレベルであるため、第１の出力端子２６
および第２の出力端子２７からはＬレベル信号が出力される。
第２の期間５２においては、ＣＬＫ１の電位がＬレベルからＨレベルに切り替わる。ここ
で、第１のトランジスタ１０１および第３のトランジスタ１０３はオン状態であるため、
第１の出力端子２６の電位および第２の出力端子２７の電位が上昇する。さらに、第１の
トランジスタ１０１のゲート端子とソース端子（またはドレイン端子）との間には容量が
存在し、これによってゲート端子とソース端子（またはドレイン端子）とが容量結合され
ている。同様に、第３のトランジスタ１０３のゲート端子とソース端子（またはドレイン
端子）との間には容量が存在し、これによってゲート端子とソース端子（またはドレイン
端子）とが容量結合されている。したがって、第１の出力端子２６の電位および第２の出
力端子２７の電位の上昇と共に、浮遊状態であるノードＡの電位が上昇することになる（
ブートストラップ動作）。ノードＡの電位は最終的にＶＤＤ＋Ｖｔｈ１０１より高くなり
、第１の出力端子２６の電位および第２の出力端子２７の電位はＶＤＤ（Ｈレベル）とな
る（図６および図７（Ｂ）参照）。
第３の期間５３においては、ＣＬＫ２の電位がＨレベルとなり、第８のトランジスタ１０
８がオン状態となる。これにより、ノードＢの電位が上昇する。ノードＢの電位の上昇に
より、第２のトランジスタ１０２、第４のトランジスタ１０４、および第６のトランジス
タ１０６がオン状態となり、ノードＡの電位が下降する。このため、第１の出力端子２６
の電位および第２の出力端子２７の電位はＬレベルとなる（図７（Ｃ）参照）。
第４の期間５４においては、ＣＬＫ２の電位がＬレベルとなり、第８のトランジスタ１０
８がオフ状態となるが、第５の入力端子２５（つまりＳＲＯＵＴ３）の電位がＨレベルと
なるため、第１１のトランジスタ１１１がオン状態となる。このため、ノードＡの電位と
ノードＢの電位は第３の期間５３の電位が保持されて、第１の出力端子２６の電位および
第２の出力端子２７の電位はＬレベルに保持される（図８（Ａ）参照）。
第５の期間５５においては、第５の入力端子２５（つまりＳＲＯＵＴ３）の電位がＬレベ
ルとなり、ノードＢの電位が保持される。このため、第２のトランジスタ１０２、第４の
トランジスタ１０４および第６のトランジスタ１０６のオン状態が保持されて、第１の出
力端子２６および第２の出力端子２７の電位がＬレベルに保持される（図８（Ｂ）参照）
。
なお、ノードＢの電位は、通常、トランジスタのオフ電流等に起因して下降するが、十分
にオフ電流が小さいトランジスタ（例えば、酸化物半導体を用いたトランジスタ）を適用
する場合には、このような問題は生じない。また、ノードＢの電位の下降を緩和するため
に、容量素子を設けても良い。この場合に設けられた容量素子は、第２のトランジスタ１
０２のゲート端子と、第４のトランジスタ１０４のゲート端子と、第６のトランジスタ１
０６のゲート端子と、第８のトランジスタ１０８の第１の端子と、第９のトランジスタ１
０９の第１の端子と、に電気的に接続される。
なお、その後の期間において、ＣＬＫ２の電位がＨレベルとなる場合には、第８のトラン
ジスタ１０８がオン状態となり、定期的にノードＢに電位が与えられる。このため、オフ
電流の比較的大きなトランジスタを用いる場合であっても、パルス信号出力回路の誤動作
を防止できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先の実施の形態において示したパルス信号出力回路、およびシフトレ
ジスタとは異なる態様の構成例に関して図９を参照して説明する。
本実施の形態で示すシフトレジスタの構成は、先の実施の形態において示したシフトレジ
スタの構成に近似している。相違点の一は、第ｎのパルス信号出力回路１０＿ｎの後段に
、第１のダミーパルス信号出力回路１０＿Ｄ１および第２のダミーパルス信号出力回路１
０＿Ｄ２が接続されている点である（図９（Ａ）参照）。第１のダミーパルス信号出力回
路１０＿Ｄ１や第２のダミーパルス信号出力回路１０＿Ｄ２は、第ｎ−１のパルス信号出
力回路１０＿ｎ−１や第ｎのパルス信号出力回路１０＿ｎの第５の入力端子２５に、パル
ス信号を供給する機能を有する。
第１のダミーパルス信号出力回路１０＿Ｄ１や第２のダミーパルス信号出力回路１０＿Ｄ
２の後段には、パルス信号出力回路は存在しない。つまり、第１〜第ｎのパルス信号出力
回路とは異なり、第１のダミーパルス信号出力回路１０＿Ｄ１や第２のダミーパルス信号
出力回路１０＿Ｄ２には後段（この場合、２段後）からのパルス信号が入力されない。こ
のため、第１〜第ｎのパルス信号出力回路における第５の入力端子２５に相当する端子が
存在しない（図９（Ｂ）および図９（Ｃ）参照）。また、第５の入力端子２５に関連する
第１１のトランジスタ１１１も存在しない（図９（Ｃ）参照）。
ダミーパルス信号出力回路（第１〜第２のダミーパルス信号出力回路）の機能は、正規段
のパルス信号出力回路（第ｎ−１〜第ｎのパルス信号出力回路）に適切なパルス信号を出
力することであるから、ダミーパルス信号出力回路には、そのノードＢを十分に充電でき
る能力が必要となる。ここで、第１〜第ｎのパルス信号出力回路では、クロック信号の入
力に起因する消費電力を低減するために、第８のトランジスタ１０８および第１０のトラ
ンジスタ１１０のサイズを小さくし（例えば、チャネル幅Ｗ、またはチャネル長Ｌに対す
るチャネル幅Ｗの比Ｗ／Ｌを小さくし）、第１１のトランジスタ１１１によって充電能力
を確保する構成を取るのが有効である。一方で、ダミーパルス信号出力回路には第１１の
トランジスタ１１１が存在しないから、第１１のトランジスタ１１１による充電能力を補
うことができる程度に、第８のトランジスタ１０８および第１０のトランジスタ１１０の
サイズを大きくすることが必要になる。
具体的には、例えば、第１〜第２のダミーパルス信号出力回路の第８のトランジスタまた
は第１０のトランジスタのチャネル幅Ｗ（またはチャネル長Ｌに対するチャネル幅Ｗの比
Ｗ／Ｌ）を、第１〜第ｎのパルス信号出力回路の第８のトランジスタまたは第１０のトラ
ンジスタのチャネル幅Ｗ（またはチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌ）より大
きくすればよい。このような構成を採用することで、正規段のパルス信号出力回路（第ｎ
−１〜第ｎのパルス信号出力回路）における消費電力を低減しつつ、適切な動作を確保し
たシフトレジスタが実現される。
なお、ダミーパルス信号出力回路の基本的な構成は、上記相違点を除き、先の実施の形態
において示したパルス信号出力回路と同様である。具体的には、第１のパルス信号出力回
路１０＿１〜第ｎのパルス信号出力回路１０＿ｎの各々は、第１のトランジスタ１０１〜
第４のトランジスタ１０４で構成されるダミーパルス信号生成回路２０４と、第５のトラ
ンジスタ１０５〜第７のトランジスタ１０７で構成される第１の入力信号生成回路２０５
と、第８のトランジスタ１０８〜第１０のトランジスタ１１０で構成される第２の入力信
号生成回路２０６と、を含む。また、第１の電源線３１および第２の電源線３２から、第
１のトランジスタ１０１〜第１０のトランジスタ１１０に信号が供給される。
また、ダミーパルス信号出力回路の動作についても、後段の出力が入力されない点を除い
て先の実施の形態において示したパルス信号出力回路と同様である。よって、詳細につい
ては先の実施の形態を参酌することが可能である。なお、第１０のトランジスタ１１０は
、設けても良いし設けなくとも良い。また、ダミーパルス信号出力回路では、少なくとも
正規段のパルス信号出力回路（第ｎ−１〜第ｎのパルス信号出力回路）への出力が確保さ
れればよいから、出力端子は２系統に限らず、１系統としても良い。つまり、第１の出力
端子２６または第２の出力端子２７を省略することが可能である。なお、この場合には、
省略される出力端子に付随するトランジスタ（例えば、第２の出力端子２７を省略する場
合には、第３のトランジスタ１０３および第４のトランジスタ１０４）は、適宜省略すれ
ばよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で述べたパルス信号出力回路やシフトレジスタに適用
できるトランジスタの例につき、図１０を参照して説明する。なお、トランジスタの構造
は特に限定されず、例えば、トップゲート構造またはボトムゲート構造、スタガ型または
プレーナ型など、適当な構造を採用することができる。また、トランジスタはチャネル形
成領域を一つ有するシングルゲート構造でも、チャネル形成領域を二つ以上有するマルチ
ゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置され
た２つのゲート電極層を有する構造でもよい。
図１０（Ａ）乃至図１０（Ｄ）には、トランジスタの断面構造の例を示す。図１０（Ａ）
乃至図１０（Ｄ）に示すトランジスタは、半導体として酸化物半導体を用いるものである
。酸化物半導体を用いることのメリットは、簡単なプロセス、低温のプロセスで、高い移
動度と低いオフ電流が実現できることといえる。
図１０（Ａ）に示すトランジスタ４１０は、ボトムゲート構造のトランジスタの一例であ
り、逆スタガ型トランジスタともいう。
トランジスタ４１０は、絶縁表面を有する基板４００上の、ゲート電極層４０１、ゲート
絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０
５ｂを含む。また、酸化物半導体層４０３に接する絶縁層４０７が設けられている。絶縁
層４０７上にはさらに保護絶縁層４０９が形成されている。
図１０（Ｂ）に示すトランジスタ４２０は、チャネル保護型（チャネルストップ型ともい
う）と呼ばれるボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタ
ともいう。
トランジスタ４２０は、絶縁表面を有する基板４００上の、ゲート電極層４０１、ゲート
絶縁層４０２、酸化物半導体層４０３、チャネル保護層として機能する絶縁層４２７、ソ
ース電極層４０５ａ、及びドレイン電極層４０５ｂを含む。また、保護絶縁層４０９が設
けられている。
図１０（Ｃ）に示すトランジスタ４３０は、ボトムゲート型のトランジスタの一例である
。トランジスタ４３０は、絶縁表面を有する基板４００上の、ゲート電極層４０１、ゲー
ト絶縁層４０２、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、及び酸化物半導体層
４０３を含む。また、酸化物半導体層４０３に接する絶縁層４０７が設けられている。絶
縁層４０７上にはさらに保護絶縁層４０９が形成されている。
トランジスタ４３０においては、ゲート絶縁層４０２は基板４００及びゲート電極層４０
１上に接して設けられ、また、ゲート絶縁層４０２上には、ソース電極層４０５ａ、ドレ
イン電極層４０５ｂが接して設けられている。そして、ゲート絶縁層４０２、及びソース
電極層４０５ａ、ドレイン電極層４０５ｂ上に酸化物半導体層４０３が設けられている。
図１０（Ｄ）に示すトランジスタ４４０は、トップゲート構造のトランジスタの一例であ
る。トランジスタ４４０は、絶縁表面を有する基板４００上の、絶縁層４３７、酸化物半
導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁層４０２、
及びゲート電極層４０１を含む。そして、ソース電極層４０５ａ、ドレイン電極層４０５
ｂにそれぞれ配線層４３６ａ、配線層４３６ｂが接して設けられている。
本実施の形態では、上述のとおり、半導体層として酸化物半導体層４０３を用いる。酸化
物半導体層４０３に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−
Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系
、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−
Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉ
ｎ−Ｍｇ−Ｏ系や、一元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などが
ある。また、上記酸化物半導体にＳｉＯ２を添加してもよい。ここで、例えば、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎとＧａとＺｎを含む酸化物であり、そ
の組成比に特に制限はない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
また、酸化物半導体層４０３には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：非自然
数）で表記される酸化物半導体を用いることができる。ここで、Ｍは、ガリウム（Ｇａ）
、アルミニウム（Ａｌ）、マンガン（Ｍｎ）およびコバルト（Ｃｏ）から選ばれた一また
は複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、ま
たはＧａ及びＣｏなどがある。
酸化物半導体層４０３を用いたトランジスタ４１０、トランジスタ４２０、トランジスタ
４３０、トランジスタ４４０は、オフ電流を極めて小さくすることが可能である。よって
、これをパルス信号出力回路やシフトレジスタに用いることで、各ノードの電位保持が容
易になり、パルス信号出力回路やシフトレジスタの誤動作の確率を極めて低く抑えること
ができる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はない。例えば、
液晶表示装置などに用いられるガラス基板や、石英基板などを用いることができる。また
、シリコンウェハ上に絶縁層を形成した基板などを用いても良い。
ボトムゲート構造のトランジスタ４１０、トランジスタ４２０、トランジスタ４３０にお
いて、下地となる絶縁層を基板とゲート電極層の間に設けてもよい。当該絶縁層は、基板
からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化
酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜により形成するこ
とができる。
ゲート電極層４０１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミ
ニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料
を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造
としても良い。
ゲート絶縁層４０２は、プラズマＣＶＤ法やスパッタ法などを用いて、酸化シリコン膜、
窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化
アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜
などから選ばれた一又は複数の膜により形成することができる。例えば、第１のゲート絶
縁層としてプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン膜（
ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパ
ッタ法により膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン膜（ＳｉＯｘ（ｘ＞０））を
形成して、合計膜厚３００ｎｍ程度のゲート絶縁層とすることができる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂは、モリブデン、チタン、クロム、タン
タル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこ
れらを主成分とする合金材料を用いて形成することができる。例えば、アルミニウムや銅
などの金属層と、チタン、モリブデン、タングステンなどの高融点金属層との積層構造と
することができる。ヒロックやウィスカーの発生を防止する元素（シリコン、ネオジム、
スカンジウムなど）が添加されたアルミニウム材料を用いることで耐熱性を向上させても
良い。
また、ソース電極層４０５ａ、ドレイン電極層４０５ｂ（これと同じ層で形成される配線
層を含む）となる導電膜として、導電性の金属酸化物膜を用いても良い。導電性の金属酸
化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある
）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料
に酸化シリコンを含ませたもの、などを用いることができる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに接する配線層４３６ａ、配線層４３６
ｂについては、ソース電極層４０５ａ、ドレイン電極層４０５ｂと同様の材料を用いて形
成することができる。
絶縁層４０７、絶縁層４２７、絶縁層４３７としては、代表的には酸化シリコン膜、酸化
窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜
を用いることができる。
保護絶縁層４０９としては、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜
、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
また、保護絶縁層４０９上には、トランジスタ起因の表面凹凸を低減するための平坦化絶
縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブ
テン等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌ
ｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数
積層させることで、平坦化絶縁膜を形成してもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、酸化物半導体層を含むトランジスタ、およびその作製方法の一例を、
図１１を用いて詳細に説明する。
図１１（Ａ）乃至（Ｅ）は、トランジスタの作製工程にかかる断面図である。なお、ここ
で示すトランジスタ５１０は、図１０（Ａ）に示すトランジスタ４１０と同様の逆スタガ
型トランジスタである。
本実施の形態の半導体層に用いる酸化物半導体は、ｎ型不純物である水素を酸化物半導体
から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化するこ
とによりｉ型（真性）の酸化物半導体、又はｉ型（真性）に限りなく近い酸化物半導体と
したものである。
なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は１×
１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１
０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ状態におけ
る電流（オフ電流）は十分に小さくなる。
具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温（２５℃）におけ
るチャネル幅１μｍあたりのオフ電流密度を、トランジスタのチャネル長Ｌが１０μｍ、
トランジスタのソース−ドレイン間の電圧が３Ｖの条件において、１００ｚＡ／μｍ（１
×１０−１９Ａ／μｍ）以下、さらには１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下
にすることが可能である。
また、高純度化された酸化物半導体層を具備するトランジスタ５１０は、オン電流の温度
依存性がほとんど見られず、オフ電流も非常に小さいままである。
以下、図１１（Ａ）乃至（Ｅ）を用い、基板５０５上にトランジスタ５１０を作製する工
程を説明する。
まず、絶縁表面を有する基板５０５上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層５１１を形成する。なお、当該フォトリソグラフィ工程に用いる
レジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェッ
ト法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板５０５には、上記実施の形態における基板４００と同様の基板を用
いることができる。本実施の形態では基板５０５としてガラス基板を用いる。
なお、下地となる絶縁層を基板５０５とゲート電極層５１１との間に設けてもよい。当該
絶縁層には、基板５０５からの不純物元素の拡散を防止する機能があり、窒化シリコン膜
、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または
複数の膜により形成することができる。
また、ゲート電極層５１１は、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、その構造は、単層構造としても良いし、積
層構造としても良い。
次いで、ゲート電極層５１１上にゲート絶縁層５０７を形成する。ゲート絶縁層５０７は
、プラズマＣＶＤ法やスパッタ法などを用いて形成することができる。また、酸化シリコ
ン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜
、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニ
ウム膜などから選ばれた一又は複数の膜により形成することができる。
なお、ゲート絶縁層５０７、酸化物半導体膜５３０に水素、水酸基及び水分がなるべく含
まれないようにするために、酸化物半導体膜５３０の成膜の前処理として、スパッタ装置
の予備加熱室でゲート電極層５１１が形成された基板５０５、またはゲート絶縁層５０７
までが形成された基板５０５を予備加熱し、基板５０５が吸着している水素、水分などの
不純物を脱離させることが好ましい。また、予備加熱室に設ける排気手段は、クライオポ
ンプとすることが好ましい。また、当該予備加熱は、ソース電極層５１５ａ及びドレイン
電極層５１５ｂまで形成した基板５０５に対して行っても良い。なお、この予備加熱の処
理は省略することもできる。
次いで、ゲート絶縁層５０７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以
上３０ｎｍ以下の酸化物半導体膜５３０を形成する（図１１（Ａ）参照）。
酸化物半導体膜５３０には、上記実施の形態に示した四元系金属酸化物、三元系金属酸化
物、二元系金属酸化物、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いることができる
。
酸化物半導体膜５３０をスパッタ法で作製するためのターゲットとしては、特に、Ｉｎ：
Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを
用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ
数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を有するターゲットを
用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化
物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上とする。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体膜５３０の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
酸化物半導体膜５３０の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４０
０℃以下となるように被処理物を熱する。または、酸化物半導体膜５３０の形成の際の被
処理物の温度は、室温（２５℃±１０℃（１５℃以上３５℃以下））としてもよい。そし
て、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上
記ターゲットを用いて酸化物半導体膜５３０を形成する。被処理物を熱しながら酸化物半
導体膜５３０を形成することにより、酸化物半導体層に含まれる不純物を低減することが
できる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去する
ためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオ
ンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポン
プにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気す
ることで、処理室から水素や水などを除去することができるため、酸化物半導体膜５３０
中の不純物濃度を低減できる。
酸化物半導体膜５３０の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）を低減でき、膜厚
分布も均一となるため好ましい。酸化物半導体膜５３０の厚さは、１ｎｍ以上５０ｎｍ以
下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする
。このような厚さの酸化物半導体膜５３０を用いることで、微細化に伴う短チャネル効果
を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途
などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択す
ることもできる。
なお、酸化物半導体膜５３０をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、形成表面（例えばゲート絶縁層５０７の表面
）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおい
ては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝
突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突さ
せる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付
近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム
、酸素などによる雰囲気を適用してもよい。
次いで、酸化物半導体膜５３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層に加工する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
なお、ゲート絶縁層５０７にコンタクトホールを形成する場合、その工程は酸化物半導体
膜５３０の加工と同時に行うことができる。
酸化物半導体膜５３０のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。例えば、酸化物半導体膜５３０のウェットエッチングに用いる
エッチング液としては、燐酸と酢酸と硝酸とを混合させた溶液などを用いることができる
。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行い、酸化物半導体層５３
１を得る（図１１（Ｂ）参照）。この第１の熱処理によって酸化物半導体層中の過剰な水
素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中
の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５
０℃未満、または４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置とは、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置とは、高温のガスを用いて熱処理を行う装置である。ガスとしては、アル
ゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気
体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体膜５３０の形成後、島状の酸化物半導体層に加工する前
において行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に
限らず複数回行っても良い。
なお、第１の加熱処理は、上記以外に、ソース電極層及びドレイン電極層を形成した後、
ソース電極層及びドレイン電極層上に絶縁層を形成した後、などのタイミングにおいて行
うことができる。
次いで、ゲート絶縁層５０７、及び酸化物半導体層５３１上に、ソース電極層及びドレイ
ン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極
層、及びドレイン電極層に用いる導電膜としては、上記実施の形態において示した材料を
用いることができる。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層５１５ａ、ドレイン電極層５１５ｂを形成した後、レジスト
マスクを除去する（図１１（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いるとよい。なお、トランジスタのチャネル長（Ｌ）は、ソ
ース電極層とドレイン電極層の間隔によって決定される。このため、チャネル長（Ｌ）が
２５ｎｍ未満のトランジスタの作製に用いるマスク形成時の露光には、数ｎｍ〜数１０ｎ
ｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ま
しい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される
トランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とするこ
とも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半
導体装置の消費電力を低減することも可能である。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階
調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多
階調マスクを用いて形成されたレジストマスクは異なる厚さの領域を有し、エッチングを
行うことでさらに形状を変形することができるため、異なるパターンに加工するための複
数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少な
くとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。
これにより、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削
減できるため、工程の簡略化が可能となる。
なお、導電膜のエッチングの際には、酸化物半導体層５３１がエッチングにより分断され
ることのないように、エッチング条件を最適化することが望まれる。しかしながら、導電
膜のみをエッチングし、酸化物半導体層５３１を全くエッチングしないという条件を得る
ことは難しく、導電膜のエッチングの際に、酸化物半導体層５３１の一部がエッチングさ
れ溝部（凹部）が形成されることもある。
導電膜のエッチングには、ウェットエッチング、ドライエッチングのいずれを用いても良
い。なお、素子の微細化という観点からはドライエッチングを用いるのが好適である。エ
ッチングガスやエッチング液については被エッチング材料に応じて適宜選択することがで
きる。本実施の形態では、導電膜としてチタン膜を用い、酸化物半導体層５３１にはＩｎ
−Ｇａ−Ｚｎ−Ｏ系の材料を用いているため、例えばウェットエッチングを適用する場合
には、エッチャントとしてアンモニア過水（３１重量％過酸化水素水：２８重量％アンモ
ニア水：水＝５：２：２）を用いることができる。
次いで、亜酸化窒素（Ｎ２Ｏ）、窒素（Ｎ２）、またはアルゴン（Ａｒ）などのガスを用
いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した水素や水などを
除去するのが望ましい。当該プラズマ処理を行う場合は、処理後、大気に触れない条件で
、保護絶縁膜となる絶縁層５１６を形成する。
絶縁層５１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層５１６に水
や水素等の不純物を混入させない方法を用いて形成することが望ましい。絶縁層５１６に
水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中
の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネルが低抵抗化（ｎ型化）し
て寄生チャネルが形成されるおそれがあるからである。また、絶縁層５１６には、酸化シ
リコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜な
どを用いるのが望ましい。
本実施の形態では、絶縁層５１６として膜厚２００ｎｍの酸化シリコン膜を、スパッタ法
を用いて成膜する。成膜時の基板温度は、室温（２５℃）以上３００℃以下とすればよく
、本実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス
（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下に
おいて行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコ
ンターゲットを用いることができる。
酸化物半導体膜５３０の成膜時と同様に、絶縁層５１６の成膜室内の残留水分を除去する
ためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライ
オポンプを用いて排気した成膜室で成膜することにより、絶縁層５１６に含まれる不純物
の濃度を低減できる。また、絶縁層５１６の成膜室内の残留水分を除去するための排気手
段として、ターボポンプにコールドトラップを加えたものを用いても良い。
絶縁層５１６の成膜に用いるスパッタガスは、水素や水などの不純物が除去された高純度
ガスであることが望ましい。
次いで、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行う。第２の熱処理
の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下とする。例
えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うこと
によって、トランジスタの電気的特性のばらつきを軽減することができる。また、絶縁層
５１６から酸化物半導体層５３１への酸素の供給により、該酸化物半導体層５３１の酸素
欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成す
ることもできる。
なお、本実施の形態では、絶縁層５１６の形成後に第２の熱処理を行っているが、第２の
熱処理のタイミングはこれに限定されない。例えば、第１の熱処理に続けて第２の熱処理
を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良い。
上述のように、第１の熱処理および第２の熱処理によって、酸化物半導体層５３１を、そ
の主成分以外の不純物が極力含まれないように高純度化し、ｉ型（真性）化することがで
きる。
以上の工程でトランジスタ５１０が形成される（図１１（Ｄ）参照）。
なお、絶縁層５１６上には、さらに保護絶縁層５０６を形成するのが望ましい（図１１（
Ｅ）参照）。保護絶縁層５０６は、水素や水などの、外部からの侵入を防止する。保護絶
縁層５０６としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることが
できる。成膜方法は特に限定されないが、ＲＦスパッタ法は量産性がよいため、保護絶縁
層５０６の成膜方法として適している。
なお、保護絶縁層５０６の形成後には、さらに、大気中、１００℃以上２００℃以下、１
時間以上３０時間以下の条件で、熱処理を行ってもよい。
このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトラ
ンジスタは、オフ電流が極めて小さいという特徴を有している。このため、このトランジ
スタを用いることにより、ノードの電位保持が容易になる。よって、これをパルス信号出
力回路やシフトレジスタに用いることで、パルス信号出力回路やシフトレジスタの誤動作
の確率を極めて低く抑えることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
上記実施の形態１乃至実施の形態３で一例を示したシフトレジスタを用いて、表示機能を
有する半導体装置（表示装置ともいう）を作製することができる。また、駆動回路の一部
または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することが
できる。
表示装置に用いる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光
表示素子ともいう）を適用することができる。発光素子は、電流または電圧によって輝度
が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕ
ｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用に
よりコントラストが変化する表示媒体も適用することができる。
図１２（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むように
して、シール材４００５が設けられ、第１の基板４００１と第２の基板４００６によって
封止されている。図１２（Ａ）においては、第１の基板４００１上のシール材４００５に
よって囲まれている領域とは異なる領域に、別途用意された基板上に走査線駆動回路４０
０４、信号線駆動回路４００３が実装されている。また別途形成された信号線駆動回路４
００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位
は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４０１
８ｂから供給されている。
図１２（Ｂ）及び図１２（Ｃ）において、第１の基板４００１上に設けられた画素部４０
０２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられてい
る。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けら
れている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１
とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
図１２（Ｂ）及び図１２（Ｃ）においては、第１の基板４００１上のシール材４００５に
よって囲まれている領域とは異なる領域に、別途用意された基板上に信号線駆動回路４０
０３が実装されている。図１２（Ｂ）及び図１２（Ｃ）においては、別途形成された信号
線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種
信号及び電位は、ＦＰＣ４０１８から供給されている。
また図１２（Ｂ）及び図１２（Ｃ）においては、信号線駆動回路４００３を別途形成し、
第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線
駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路
の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１２（Ａ）は、
ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり
、図１２（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１
２（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもし
くはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が
設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装
されたモジュールも全て表示装置に含むものとする。
また、第１の基板上に設けられた画素部は、トランジスタを複数有しており、該トランジ
スタとして、先の実施の形態で例示したトランジスタを適用してもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いる。これらの液晶材料は
、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチッ
ク相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いると良い。
ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短
く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜
を設けなくてもよいのでラビング処理が不要となる。このため、ラビング処理によって引
き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を
軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１
Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細
書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大
きさは、トランジスタのオフ電流等を考慮して設定すればよい。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶
分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されてい
ないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとし
ては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉ
ｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ
Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。また、画素（
ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよ
う工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いる
ことができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などを適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明
は、カラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用す
ることもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子では、発光素子に電圧を印加することにより、一対の電極から電子および正
孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキ
ャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形
成し、その励起状態が基底状態に戻る際に発光する。当該メカニズムから、このような発
光素子は電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能であ
る。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙
と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と
、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数
分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプ
セル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するも
のである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移
動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む
）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわ
ゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子には、導電体材料、絶縁体材料
、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレ
クトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料
を用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することが
できる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用
いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の
電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法で
ある。
以上に例示する表示装置に、実施の形態１または実施の形態２で示したパルス信号出力回
路を適用することで、様々な機能を有する表示装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。
図１３（Ａ）は、本明細書に開示する半導体装置を少なくとも一部品として実装して作製
したノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３
００３、キーボード３００４などによって構成されている。
図１３（Ｂ）は、本明細書に開示する半導体装置を少なくとも一部品として実装して作製
した携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インター
フェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品とし
てスタイラス３０２２がある。
また、本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。図
１３（Ｃ）は該電子ペーパーを一部品として実装して作製した電子書籍である。図１３（
Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１およ
び筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸
部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことがで
きる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図１３（Ｃ）では表示部２７０５）に文章を表示し、左側の
表示部（図１３（Ｃ）では表示部２７０７）に画像を表示することができる。
また、図１３（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、
筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備
えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一
面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の
裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部など
を備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持た
せた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
図１３（Ｄ）は、本明細書に開示する半導体装置を少なくとも一部品として実装して作製
した携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐
体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、
ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８など
を備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８
１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内
部に内蔵されている。
また、表示パネル２８０２はタッチパネルを備えており、図１３（Ｄ）には映像表示され
ている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力
される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル
２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能であ
る。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、
録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図
１３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適
した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット２８１１に記録媒体を挿入することで、より大量のデータ保存及び移動に
対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１３（Ｅ）は本明細書に開示する半導体装置を少なくとも一部品として実装して作製し
たデジタルビデオカメラであり、本体３０５１、第１の表示部３０５７、接眼部３０５３
、操作スイッチ３０５４、第２の表示部３０５５、バッテリー３０５６などによって構成
されている。
図１３（Ｆ）は、本明細書に開示する半導体装置を少なくとも一部品として実装したテレ
ビジョン装置の一例を示している。テレビジョン装置９６００では、筐体９６０１に表示
部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能であ
る。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している
。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から
出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
１１ 信号線
１２ 信号線
１３ 信号線
１４ 信号線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
３１ 電源線
３２ 電源線
５１ 期間
５２ 期間
５３ 期間
５４ 期間
５５ 期間
５６ 期間
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
２００ パルス信号生成回路
２０１ 第１の入力信号生成回路
２０２ 第２の入力信号生成回路
２０３ 第２の入力信号生成回路
２０４ ダミーパルス信号生成回路
２０５ 第１の入力信号生成回路
２０６ 第２の入力信号生成回路
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁層
４０９ 保護絶縁層
４１０ トランジスタ
４２０ トランジスタ
４２７ 絶縁層
４３０ トランジスタ
４３６ａ 配線層
４３６ｂ 配線層
４３７ 絶縁層
４４０ トランジスタ
５０５ 基板
５０６ 保護絶縁層
５０７ ゲート絶縁層
５１０ トランジスタ
５１１ ゲート電極層
５１５ａ ソース電極層
５１５ｂ ドレイン電極層
５１６ 絶縁層
５３０ 酸化物半導体膜
５３１ 酸化物半導体層
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５５ 表示部
３０５６ バッテリー
３０５７ 表示部
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４０１８ ＦＰＣ
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド

Claims (3)

  1. 第１乃至第４のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と直接接続され、
    前記第１のトランジスタのソース又はドレインの他方は、出力端子と直接接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと直接接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの一方と直接接続され、
    前記第２のトランジスタのゲートは、第２の配線と直接接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第３の配線と直接接続され、
    前記第３のトランジスタのゲートは、第４の配線と直接接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと直接接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と直接接続され、
    前記第４のトランジスタのゲートは、第５の配線と直接接続される半導体装置。
  2. 第１乃至第４のトランジスタを有し、
    前記第１乃至第４のトランジスタは、酸化物半導体を用いたトランジスタであり、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と直接接続され、
    前記第１のトランジスタのソース又はドレインの他方は、出力端子と直接接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと直接接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの一方と直接接続され、
    前記第２のトランジスタのゲートは、第２の配線と直接接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第３の配線と直接接続され、
    前記第３のトランジスタのゲートは、第４の配線と直接接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと直接接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と直接接続され、
    前記第４のトランジスタのゲートは、第５の配線と直接接続される半導体装置。
  3. 第１乃至第４のトランジスタを有し、
    前記第１乃至第４のトランジスタは、ｎチャネル型であり、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と直接接続され、
    前記第１のトランジスタのソース又はドレインの他方は、出力端子と直接接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと直接接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの一方と直接接続され、
    前記第２のトランジスタのゲートは、第２の配線と直接接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第３の配線と直接接続され、
    前記第３のトランジスタのゲートは、第４の配線と直接接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと直接接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と直接接続され、
    前記第４のトランジスタのゲートは、第５の配線と直接接続される半導体装置。
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