CN104617134B - 可减少掩膜数目的具有静电放电电路保护的半导体功率组件 - Google Patents

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Abstract

本发明提供一种设置于一半导体衬底上的半导体功率组件，其包含有一设置于该半导体衬底顶面上的已图案化多晶硅层的一第一部份的静电放电（ESD）保护电路。这半导体功率组件更包含有一作为本体离子植入阻碍层的已图案化ESD多晶硅层的第二部分，以阻碍掺杂的本体离子进入位于该本体离子植入阻碍层下方的半导体衬底。在另一具体实施例中，位于半导体组件的边缘上的静电放电（ESD）多晶硅层更覆盖半导体组件边缘上的一切割道，由此于制作半导体组件时不再需要一钝化层，以减少图案化钝化层所需的掩膜。

Description

可减少掩膜数目的具有静电放电电路保护的半导体功率组件
本案是分案申请
原案名称：可减少掩膜数目的具有静电放电电路保护的半导体功率组件
原案申请号：200880124096.5
原案国际申请号：PCT/US2008/013638
原案进入中国国家阶段日期：2010年06月30日
原案国际申请日：2008年12月12日。
技术领域
本发明为有关一种半导体功率组件的结构与制造方法，特别是指一种用以制造可减少掩膜数目的具有静电放电电路保护的半导体功率组件的改良结构，以利用简单的步骤与较低的成本来制作，提高产率与产品可靠度。
背景技术
目前用以制作具有静电放电（ESD）电路保护的半导体功率组件的布局一直有一个限制就是现有技术的具有静电放电电路保护的金氧半场效率晶体管（MOSFET）组件的布局与层状结构需要应用七道掩膜来制作。这七道掩膜包含有一沟槽（trench）掩膜、一ESD掩膜、一本体（body）掩膜、一源极掩膜、一接触区（contact）掩膜、一金属掩膜与一钝化层（passivation）掩膜。因在制作过程中需要使用到这七道掩膜，因此制成步骤是相当繁琐且耗时的。随着制程上多使用一个掩膜时，将提高制程异常与产品缺陷的可能性，而降低生产成果。制作目前布局与层状结构的半导体功率组件时，制作成本的显着增加不仅是因为复杂的步骤与制程时间需求，也因为较多的掩膜导致较低的合格率。
如图1A与图1B所示，其为现有技术半导体功率组件的剖视图与俯视图，此半导体功率组件例如是具有静电放电电路保护的MOSFET。特别是，图中所示的此现有技术层状结构的制程步骤与布局是需要一个本体掩膜来在边界区域形成一保护环。此外也需要一钝化层掩膜来形成一穿过钝化层的接触窗，以供封装连接，其中钝化层是覆盖晶粒边缘与切割道。
因此，本发明遂针对上述现有技术的技术缺失，提供另一种可供选择的半导体功率组件的静电防护回路布局，以在不影响静电防护效能前提下，免除受到既有布局与层状结构的限制。此外，这新的布局可以减少掩膜的使用需求，因此简化制程步骤，达到降低成本，提高合格率、优良的性能与半导体功率组件的使用寿命可靠度。
发明内容
本发明的主要目的在提供一种可减少掩膜数目的具有静电放电电路保护的半导体功率组件，其由于在边界区域形成ESD保护电路与具有围绕于ESD结构周围的保护环，来改善半导体功率组件击穿。本发明的另一目的在于提供一种崭新且改良改布局的半导体功率组件上的ESD保护电路，其由于形成ESD保护电路于边界区域且利用ESD多晶硅层形成不同布局与层状结构，以作为本体阻碍掩膜，以达到由于移除一本体掩膜的需求，而简化制程步骤。由于移除使用一本体阻碍掩膜的需求，制程步骤被简化并且制程成本相对被降低，产品的合格率也被改善。先前所讨论的现有技术的技术问题由此也可被解决。
在一具体实施例中，本发明的另一目的是ESD多晶硅层覆盖切割线与晶粒边缘，因此不在需要一钝化层掩膜。外部边界多晶硅在组件的角落是连接至衬底的外延层，以作为一电场板（field plate），避免多晶硅层在浮置电压下操作时所可能提早产生的边界击穿，因此使组件可在较高电压范围下操作。由于边界区域设置有浮置多晶硅片段组件，所以仅可于低电压下操作的电压限制因此也被解决。
在一具体实施例中，本发明的另一目的是作为本体阻碍的外部边界多晶硅是图案化为若干个介于衬底的外延层与组件源极金属间且序列连接的二极管，由此多晶硅本体阻碍也作为具有穿过紧邻二极管的等级偏压的电场板，以进一步防止早期边界击穿。
简单的说本发明的具体实施例中包含有一设于一半导体衬底上的半导体功率组件。此半导体功率组件包含有一静电放电（ESD）保护电路，其设置于一位于半导体衬底表面上的图案化ESD多晶硅层的第一部份。半导体功率组件更包含有该图案化ESD多晶硅层的第二部分，其作为一本体植入离子阻碍层，以阻碍植入的本体离子进入半导体衬底，由此减少本体植入掩膜。在一具体实施例中，位于半导体衬底表面上的静电放电（ESD）多晶硅层的第二部分更涵盖半导体组件边缘的切割道，由此半导体组件不再需要一钝化层，因此减少了图案化钝化层掩膜的需求。在另一具体实施例中，半导体功率组件更包含有一设置于半导体组件角落的金属接触区，以连接作为本体植入离子阻碍的ESD多晶硅层第二部分至漏极电压，由此在半导体功率组件内的本体离子阻碍是在非浮置电压下操作。在另一具体实施例中，位于半导体衬底表面上的静电放电（ESD）多晶硅层的第二部分更进一步图案化为若干个介于源极与衬底的外延层间且序列连接的二极管，以改善边界击穿电压。在另一具体实施例中，半导体功率组件更包含有一有源单元区域与一边界区域，其中设置于边界区域且在ESD多晶硅层的第一部份上的ESD保护电路是相对于半导体功率组件的有源单元区域。在另一具体实施例中，在ESD多晶硅层第一部份上的ESD保护电路更包含有二极管，其具有掺杂P型与N型的ESD多晶硅层的第一部份。半导体功率组件更包含有一MOSFET组件，其包含有一利用毯覆性本体植入所形成的本体区域与一被包围于本体区域内的源极区域，其中源极区域与ESD防护电路是同时利用一源极掩膜形成。在另一具体实施例中，半导体功率组件更包含有一MOSFET组件且该ESD保护电路更电性连接至MOSFET组件的栅极与源极。在另一具体实施例中，半导体功率组件更包含有一围绕ESD保护电路的保护环。在另一具体实施例中，在ESD多晶硅层的第一部份上ESD保护电路更包含有一电阻器片段。
本发明也公开一种在半导体衬底上制作一半导体功率组件的方法。这个方法包含有沉积一静电放电（ESD）多晶硅层于半导体衬底的表面上，随后图案化此ESD多晶硅层成为一第一部份与一第二部分。这个方法更包含有在ESD多晶硅层的第一部份上形成一ESD保护电路并且利用ESD多晶硅层的第二部分作为本体离子植入阻碍，由此在此半导体组件的制作方法中将不再需要本体植入掩膜。在另一具体实施例中，在沉积静电放电（ESD）多晶硅层于半导体衬底表面上的步骤更包含有沉积ESD多晶硅层覆盖半导体组件边缘上切割道，由此在此半导体组件的制作方法中将不再需要钝化层，以省略图案化钝化层的掩膜的使用。在另一具体实施例中，此方法更包含有在半导体组件的角落形成一金属接触区，以电性连接作为本体离子植入阻碍的ESD多晶硅层第二部分至漏极电压，由此在半导体功率组件内，本体离子植入阻碍是在非浮置电压下进行操作。在另一具体实施例中，形成作为本体离子植入阻碍的ESD多晶硅层第二部分的方法更包含有图案化该ESD多晶硅层第二部分成为若干个P型与N型区域，以在半导体功率组件的源极与衬底的外延层间形成依序排列的紧邻二极管。在另一具体实施例中，在ESD多晶硅层的第一部份上形成ESD保护电路的步骤更包含有在相对于半导体功率组件的有源单元区域的边界区域上。在另一具体实施例，在ESD多晶硅第一部份形成ESD保护电路的步骤更包含有施加一毯覆式本体离子植入的本体掺杂植入的步骤，随后应用一源极掩膜覆盖ESD多晶硅层的第一部份的一部份与本体离子植入阻碍，并掺杂ESD多晶硅的第一部份，以在ESD多晶硅层的第一部分内形成P型与N型交替的多晶硅区域作为ESD二极管。在另一具体实施例中，在半导体功率组件形成ESD保护电路的步骤更包含有对具有ESD保护电路的MOSFET组件的ESD保护电路电性连接至MOSFET组件的源极与栅极的步骤。在另一具体实施例中这个方法更包含有对半导体功率组件形成一围绕ESD保护电路的保护环的步骤。在另一具体实施例中，形成ESD保护电路的步骤更包含有在ESD多晶硅层的第一部份形成一电阻器片段。在另一具体实施例中，这个方法更包含有在沉积与图案化半导体衬底表面上的静电放电（ESD）多晶硅层前使用一沟槽掩膜来形成若干个沟槽。在沉积与图案化ESD多晶硅层后，这个方法更包含有使用一覆盖ESD部分多晶硅层的第一部份与本体离子植入阻碍的源极掩膜的步骤，以掺杂ESD多晶硅层的第一部份，在ESD多晶硅层的第一部分内形成P型与N型交替的多晶硅区域作为ESD二极管并且在对本体区域若干个源极区域进行植入。这个方法更包含有于制作此半导体功率组件过程中使用一接触掩膜、一金属掩膜与一钝化层掩膜的步骤，因此共使用六个掩膜来完成。在另一具体实施例中，这个方法更包含有在沉积与图案化半导体衬底表面上的静电放电（ESD）多晶硅层步骤前使用一沟槽掩膜来形成若干个沟槽。这沉积与图案化ESD多晶硅层的步骤前更包含有沉积与图案化ESD多晶硅层覆盖半导体功率组件边缘切割道的步骤。在沉积与图案化ESD多晶硅层的步骤后，这个方法更包含有应用一源极掩膜、接触掩膜与一金属掩膜来制作半导体功率组件，由此可达成仅使用五个掩膜来完成制作过程。
底下由于具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A至图1B为现有技术的在边界区域提供有ESD保护电路的MOSFET组件的剖视图与俯视图。
图2为于制作过程中使用ESD多晶硅片段作为本体植入阻碍层以减少掩膜需求步骤的具有ESD保护电路保护的MOSFET组件剖视图。
图3A、3B与3C其为三个显示本发明的制作中由于使用ESD多晶硅层作为本体离子植入阻碍掩膜以减少掩膜数目的MOSFET组件的全部俯视图与两个角落区域的透视图。
图4A、4B与4C其三个为显示本发明的另一具体实施例于制作中由于使用ESD多晶硅层作为本体离子植入阻碍掩膜以减少掩膜数目的MOSFET组件的全部俯视图与两个角落区域的透视图。
图5A、5B与5C其为三个俯视图以显示本发明的另一种更进一步减少掩膜数量的具有ESD保护电路的MOSFET组件的具体实施例，然此实施例能提高较高范围的操作电压范围。
图6A至6J其为MOSFET组件的一系列制程步骤的侧面剖视图，以形成具有减少掩膜数目的ESD保护电路。
具体实施方式
为了简化，仅提出沟槽式金氧半场效应晶体管（MOSFET）作为说明。本发明也可应用于其它沟槽式功率组件，例如平面式功率组件。如图2所示，其是显示本发明的MOSFET组件100的剖视图，如图所示，其显示了边界区域与部分MOSFET组件100的有源区域，其是位于一半导体衬底105上，且半导体衬底105内形成有被本体区域130围绕着的沟槽式栅极120，与被包围于本体区域130内的源极区域135。MOSFET组件100上覆盖着一氧化绝缘层145，其具有栅极接触开口，以供栅极金属140-G透过栅极引脚（gate finger）120-F连接至沟槽式栅极120。MOSFET组件100使用ESD二极管125保护，而ESD二极管125一般形成于衬底100顶面上沉积的多晶硅层。当进行本体植入时，为了消除对本体阻碍掩膜（body block mask）的需求，于衬底100的顶面上形成有多晶硅片段（polysilicon segments）125-B，以作为本体阻碍。在透过介于多晶硅区段间的间隙进行本体掺杂时，形成以本体型态掺杂的至少一个保护环138。如下所述，本体阻碍多晶硅片段125-B一般称为ESD本体阻碍，因为它们一般是与ESD多晶硅层125一起形成并且利用一特殊图案化ESD掩膜蚀刻制得。本体阻碍多晶硅片段125-B可以是浮置的或者直接连接至漏极。如图2所示，本体阻碍多芯片片段125-B可透过一源极掺杂区域137与一本体掺杂区域139连接至漏极电压，其中高剂量源极掺杂区域是不在正中的，以抵销边缘的本体掺杂区域的掺杂，而建立至漏极的连接。
如图3A至图3C所示，其为三个俯视图，包含有一个全部的俯视图与两个角落的透视俯视图，以显示组件的布局。如图3A所示，形成一围绕着组件且连接栅极沟槽引脚120-F的栅极金属，栅极沟槽引脚120-F由有源单元区域的沟槽式栅极延伸至边界区域。反的，沟槽式栅极流道（trenched gate runner）形成于组件周围连接至沟槽式栅极引脚（图中未示）。如图3B所示的左边上方角落的细节，ESD保护电路125是透过ESD-栅极接触125-CG连接至栅极金属140，与透过ESD源极接触125-CS连接至源极金属140-S。ESD本体阻碍125-B可被延伸至组件的边缘。图3C与图3B相同，随着栅极金属140-G与源极金属140-S的移除，以显示底下的层状结构。如图所示，ESD本体阻碍可以图案化为一个或以上个狭长带状，以形成如图2中所示的保护环138。
如图4A至图4C所示，其为三个俯视图，图4A是全部的俯视图，图4B与图4C是两个角落的透视俯视图，以显示组件的布局。如同图4A所示，栅极金属是围绕着组件设置，栅极沟槽引脚120-F由位于有源单元区域的沟槽式栅极延伸至边界区域。在左边上方角落，ESD保护电路125是透过ESD-栅极接触125-CG连接至栅极金属140-G，且透过ESD-源极接触125-CS连接至源极金属140-S。ESD本体阻碍125-B可被延伸至组件的边缘。形成一多晶硅环125-R绕着ESD125，以改善击穿电压。图4C与图4B相同，随着金属140的移除，以显示下方的层状结构。
如图5A至图5C所示，其为本发明的第三个可供选择的具体实施例。在图5A中，MOSFET组件100的左上方角落如图3至图4的布局，具有ESD多晶硅层125-B延伸作为本体植入掩膜，因此下所述制程中不再需要本体掩膜。图中并未显示出沉积于周围边界区域的栅极金属140-G围绕着组件并且源极金属140-S覆盖过有源单元区域。若干个保护环138更形成于多晶硅片段125-B间。在先前图3至图4的具体实施例中，因为作为本体植入阻碍的多晶硅片段125-B是浮置区域，因此组件被限制为不能在超过某一电压下运作。为了解决这样的限制，因此形成作为本体植入阻碍层的ESD多晶硅层125-B ，以涵盖组件的边缘。进一步，在角落形成金属接触区140-D，以连接本体植入阻碍层125-B至漏极，由此本体植入阻碍层125-B不在是在浮置状态下操作，因此使得组件可在高于图3至图4所述的组件电压限制的电压范围下运作。保护环125-R绕着ESD125，以保护ESD保护电路125防止低压击穿。进一步，随着组件的边缘与切割道被本体植入阻碍层125覆盖着，将不再需要钝化层，因此相较于现有技术的需求七个掩膜更是减少掩膜的需求数量至五个掩膜。有效地成本节省与产品合格率达成。图5B是与图5A相似的具体实施例。本实施例的不同结构与特色是在于本体阻碍多晶硅是被图案化且掺杂形成为若干个本体掺杂多晶硅条（stripes）125-P与源极掺杂多晶硅条125-N，以形成若干个连续紧邻的多晶硅二极管作为边缘边界防护，改善边缘击穿。这连续紧邻的多晶硅二极管的一端是透过接触区140-D连接至漏极，另一端是透过接触区125-CS’连接至源极金属140-S。图5C是显示本发明的另一相似的具体实施例。此结构的差异与功能特色是在于提供一ESD电阻器125-RS给ESD保护电路125，并且ESD电阻器1125-RS是被保护环160保护着，以改善击穿电压。
如图6A至图6J所示，其为具有环状ESD保护电路的MOSFET组件的制作流程步骤剖面示意图。步骤开始于提供一半导体衬底，例如一附盖于衬底上的外延层400，其上形成有一氧化层405。使用一沟槽光阻式掩膜（图中未示）进行蚀刻，以形成若干个沟槽410。随后移除光阻式掩膜（图中未示）。在图6B中，于沟槽410内沉积填入多晶硅，随后由于毯覆性（blanket）多晶硅背向式蚀刻移除超出沟槽410的多晶层。在图6C中，利用更进一步的氧化步骤增加氧化层405的厚度，随后沉积一ESD多晶硅层415于氧化层405表面。在图6D中，使用ESD掩膜418对多晶硅层415进行蚀刻，以形成ESD片段415-E与本体植入阻碍片段415-B。在图6E中，移除ESD掩膜418，并进行一氧化层蚀刻，以移除介于ESD片段415-E与本体植入阻碍片段415-B间的氧化层405，以及衬底400表面上的残留部分（reminder portions）。随后，进行回火。在图6F中，对本体区域420进行毯覆式本体植入。不同于现有技术的制程方法，本发明不再需要本体掩膜。多晶硅片段451-B与415-E阻止离子掺杂至衬底区域下方并且衬底表面的多晶硅片段是与本体的掺杂型态是相同的，在这个范例中是P型态掺杂。在图6G中，进行本体扩散步骤，以扩散延伸本体区域420至衬底400较大的深度。在图6H中，利用一源极ESD掩膜425植入源极离子至源极区域430与位于ESD片段415-E内的N型掺杂区域435-N。因为源极植入一般使用相较于本体植入较高较量，因此区域435-N是掺杂N型态掺杂的计数器，以与位于ESD多晶硅片段451-E中的P行型域435-P形成ESD防护二极管。多晶硅片段415-B可在同时间内图案化为P与N区域，如同图5B所示。源极掺杂区域430-B是邻近415-B区域的边缘，以尽可能的缩小PN接面，以建立连接至漏极区域。在图6I，移除源极ESD掩膜425，随后进行一扩散制程，以扩散源极区域430。在图6J中，沉积一包含有低温氧化绝缘层（LTO）/硼磷硅玻璃（BPSG）层的绝缘层440，随后使用一接触掩膜（图中未示）进行蚀刻，以形成若干个接触区开口。进行接触区植入，以形成位于接触区开口下方的接触掺杂区域。以在透过接触窗连接源极/本体与栅极时，减少与位于绝缘层440上的金属层450接触时的电阻。连接本体阻碍多晶硅片段415-B至漏极也可在同一时间内完成。这些步骤是利用金属掩膜来图案化金属层450为源极/本体接触金属450-S、ESD接触金属450-E与栅极衬垫（图中未示）。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (8)

1.一种于一半导体衬底上制作一半导体功率组件的方法，其特征在于，其包含有：
于该半导体衬底上沉积一ESD多晶硅层并且图案化该ESD多晶硅层成为一第一部分与一第二部分；以及
在该ESD多晶硅层的该第一部分内形成一ESD保护电路并且将该ESD多晶硅层的该第二部分作为一本体离子植入阻碍，由此在制作该半导体功率组件的制程方法中省略一本体植入掩膜；其中，
所述的于一半导体衬底上制作一半导体功率组件的方法，更包含有：
在沉积与图案化该ESD多晶硅层于该半导体衬底上的步骤前使用一沟槽掩膜来形成若干个沟槽；
该沉积与图案化该ESD多晶硅层的步骤前更包含有沉积与图案化该ESD多晶硅层覆盖该半导体功率组件边缘上的切割道；以及
在该沉积与图案化该ESD多晶硅层的步骤后，使用一源极掩膜、一接触区掩膜与一金属掩膜，来制作该半导体功率组件，由此整个制程步骤使用五个掩膜来达成；其中，利用该源极掩膜植入源极离子至源极区域与位于该ESD多晶硅层的该第一部分片段内的源极离子掺杂区域。
2.如权利要求1所述的于一半导体衬底上制作一半导体功率组件的方法，其特征在于，其中：
于该半导体衬底上沉积该ESD多晶硅层的步骤更包含有沉积该ESD多晶硅层覆盖该半导体组件边缘上的一切割道，由此在制作该半导体功率组件的制程方法中不在需要一钝化层，以省略形成该钝化层的掩膜。
3.如权利要求1所述的于一半导体衬底上制作一半导体功率组件的方法，其特征在于，更包含有：
于该半导体组件的一角落形成一金属接触区，以电性连接作为该本体离子掺杂阻碍的该ESD多晶硅层至该半导体衬底的掺杂区域，由此在该半导体功率组件内的该本体离子植入阻碍是在一非浮置电压下操作。
4.如权利要求1所述的于一半导体衬底上制作一半导体功率组件的方法，其特征在于，其中：
在该ESD多晶硅层的第一部分内形成该ESD保护电路的步骤更包含有在相对于该半导体功率组件的有源区域的边界区域内形成该ESD保护电路。
5.如权利要求1所述的于一半导体衬底上制作一半导体功率组件的方法，其特征在于，其中：
在该ESD多晶硅层的该第一部分内形成该ESD保护电路的步骤更包含有实施一毯覆式本体离子植入的本体掺杂植入的步骤，随后应用一源极掩膜覆盖部分该ESD多晶硅层的该第一部分与该本体离子植入，以掺杂该ESD多晶硅层的该第一部分，使该ESD多晶硅层的该第一部分内形成具有P型与N型交替的多晶硅区域。
6.如权利要求1所述的于一半导体衬底上制作一半导体功率组件的方法，其特征在于，其中：
为该半导体功率组件形成该ESD保护电路的步骤前更包含有为一MOSFET组件形成该ESD保护电路，其为电性连接至该MOSFET组件的一源极与一栅极。
7.如权利要求1所述的于一半导体衬底上制作一半导体功率组件的方法，其特征在于，更包含有：
对该半导体功率组件形成一围绕该ESD保护电路的保护环。
8.如权利要求1所述的于一半导体衬底上制作一半导体功率组件的方法，其特征在于，其中：
形成该ESD保护电路的步骤更包含有在该ESD多晶硅层的该第一部分内形成一电阻器片段的步骤。
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