DE102016118748B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung (10), umfassend:einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102),eine Transistorstruktur (1000) in dem Halbleiterkörper (100) ,eine Source-Kontaktstruktur (700), die die Transistorstruktur (1000) überlappt, wobei die Source-Kontaktstruktur (700) mit Sourcegebieten (150) der Transistorstruktur (1000) elektrisch verbunden ist,eine Gate-Kontaktstruktur (500) mit einem Teil, der von der Source-Kontaktstruktur (700) durch einen longitudinalen Spalt (G) innerhalb einer lateralen Ebene getrennt ist,eine Struktur (310) zum Schutz gegen elektrostatische Entladung, die den longitudinalen Spalt (G) überbrückt und zwischen die Gate-Kontaktstruktur (500) und die Source-Kontaktstruktur (700) elektrisch gekoppelt ist, undeine Gate-Verbindungsstruktur (320), die den longitudinalen Spalt (G) überbrückt und zwischen die Gate-Kontaktstruktur (500) und eine Gateelektrode (330) der Transistorstruktur (1000) elektrisch gekoppelt ist,wobei vertikale Projektionen eines Teils der Gate-Verbindungsstruktur (320) und der Struktur (310) zum Schutz gegen elektrostatische Entladung auf der lateralen Ebene miteinander überlappen, undwobei die Gateelektrode (330) und die Gate-Verbindungsstruktur (320) strukturierte Teile einer gleichen Schichtstruktur sind.

Description

  • HINTERGRUND
  • Eine Schlüsselkomponente in einer Halbleiteranwendung ist ein Festkörperschalter. Als ein Beispiel schalten Schalter Lasten von kraftfahrzeugtechnischen Anwendungen oder industriellen Anwendungen ein und aus. Festkörperschalter umfassen typischerweise zum Beispiel Feldeffekttransistoren (FETs) wie Metall-Oxid-Halbleiter-FETs (MOSFETs) oder Bipolartransistoren mit isoliertem Gate (IGBTs).
  • In diesen Anwendungen kann eine Schädigung eines Gatedielektrikums zwischen Gate und Source der Transistoren durch ein elektrostatisches Entladungsereignis zwischen einem Gate-Kontaktbereich und einem Source-Kontaktbereich der Halbleitervorrichtung hervorgerufen werden. Um das Gatedielektrikum vor einem elektrostatischen Entladungsereignis zu schützen, werden Strukturen zum Schutz gegen elektrostatische Entladung (ESD) vorgesehen, welche die Transistoren beispielsweise während einer Montage oder eines Betriebs vor einer elektrostatischen Entladung schützen. Diese ESD-Schutzstrukturen benötigen einen nicht vernachlässigbaren Bereich innerhalb der integrierten Halbleitervorrichtung.
  • Es ist daher wünschenswert, eine Halbleitervorrichtungsstruktur mit verbesserter ESD-Schutzeigenschaft und optimierter Bereichs- bzw. Flächeneffizienz vorzusehen.
  • Die Druckschrift US 2011 / 0 076 815 A1 beschreibt eine reduzierte Maskenkonfiguration für Leistungs-MOSFETs mit ESD-Schutz. Bei dieser Struktur ist eine Gateverbindungsstruktur vorgesehen, die aus einer Gatefingerstruktur und dem Gate-Runner zusammengesetzt ist. Dabei gibt es keinen Überlappbereich zwischen der Gatefingerstruktur und der ESD-Schutzstruktur.
  • Die Druckschrift US 2002 / 0 088 991 A1 beschreibt eine Halbleitervorrichtung. Diese weist eine ringförmige ESD-Schutzstruktur auf, die von einer Metall-Gate-Runner-Struktur überlappt wird, wobei sich eine Metall-Gateverbindungsstruktur in das Transistorfeld hinein erstreckt, um über Kontaktverbindungen mit der Gateelektrode verbunden zu werden. Der Spalt wird nicht von einer Gateverbindungsstruktur, die zusammen mit der Gateelektrode ein strukturierter Teil einer gleichen Schichtstruktur ist, überbrückt, sondern von einer metallenen Ausläuferstruktur des Gate-Runners.
  • Die Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Die abhängigen Ansprüche definieren weitere Ausführungsformen.
  • Gemäß einem Beispiel umfasst eine Halbleitervorrichtung einen Halbleiterkörper mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche. Die Halbleitervorrichtung umfasst ferner eine Transistorstruktur im Halbleiterkörper. Eine Source-Kontaktstruktur überlappt die Transistorstruktur, wobei die Source-Kontaktstruktur mit Sourcegebieten der Transistorstruktur elektrisch verbunden ist. Eine Gate-Kontaktstruktur weist einen Teil auf, der von der Source-Kontaktstruktur durch einen longitudinalen Spalt innerhalb einer lateralen Ebene getrennt ist. Eine Struktur zum Schutz gegen elektrostatische Entladung überbrückt den longitudinalen Spalt und ist zwischen die Gate-Kontaktstruktur und die Source-Kontaktstruktur elektrisch gekoppelt. Eine Gate-Verbindungsstruktur überbrückt den longitudinalen Spalt und ist zwischen die Gate-Kontaktstruktur und eine Gateelektrode der Transistorstruktur elektrisch gekoppelt. Vertikale Projektionen eines Teils der Gate-Verbindungsstruktur und der Struktur zum Schutz gegen elektrostatische Entladung auf der lateralen Ebene überlappen einander.
  • Gemäß einem Beispiel wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Transistorstruktur in einem Halbleiterkörper mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche gebildet. Außerdem wird eine die Transistorstruktur überlappende Source-Kontaktstruktur gebildet, wobei die Source-Kontaktstruktur mit Sourcegebieten der Transistorstruktur elektrisch verbunden ist. Ferner wird eine Gate-Kontaktstruktur mit einem Teil gebildet, der von der Source-Kontaktstruktur durch einen longitudinalen Spalt innerhalb einer lateralen Ebene getrennt ist. Eine Struktur zum Schutz gegen elektrostatische Entladung wird ausgebildet, welche den longitudinalen Spalt überbrückt und welche zwischen die Gate-Kontaktstruktur und die Source-Kontaktstruktur elektrisch gekoppelt ist. Überdies wird eine Gate-Verbindungsstruktur ausgebildet, welche den longitudinalen Spalt überbrückt und welche zwischen die Gate-Kontaktstruktur und eine Gateelektrode der Transistorstruktur elektrisch gekoppelt ist. Vertikale Projektionen eines Teils der Gate-Verbindungsstruktur und der Struktur zum Schutz gegen elektrostatische Entladung auf der lateralen Ebene überlappen miteinander.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in diese Offenbarung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien. Andere Ausführungsformen der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
    • 1 ist eine schematische perspektivische Ansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform.
    • 2 ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform.
    • 3 und 4 sind schematische Querschnittsansichten von Bereichen einer Halbleitervorrichtung, die entlang den Schnittebenen A-A' bzw. B-B' von 2 gelegt sind.
    • 5 ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform.
    • 6 ist eine schematische Draufsicht eines Schnittbereichs C einer Halbleitervorrichtung von 5.
    • 7 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, die entlang der Schnittebene D-D' von 5 gelegt ist.
    • 8 ist ein schematisches Arbeitsablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform.
    • 9A bis 9D sind schematische Querschnittsansichten eines Bereichs einer Halbleitervorrichtung, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulichen.
    • 10A bis 10E sind schematische Querschnittsansichten eines Bereichs einer Halbleitervorrichtung, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer anderen Ausführungsform veranschaulichen.
    • 11A bis 11F sind schematische Querschnittsansichten eines Bereichs einer Halbleitervorrichtung, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch einer anderen Ausführungsform veranschaulichen.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgestaltet werden kann. Beispielsweise können Merkmale, die für eine Ausführungsform veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, um zu noch einer weiteren Ausführungsform zu gelangen. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente mit entsprechenden Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, die das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale angeben, jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht ausschließen. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung geeignet sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Widerstände, resistive Elemente oder Elemente, die zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorsehen.
  • Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ neben dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsgebiets ist, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsgebiet. Dotierungsgebiete der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsgebiete die gleichen oder verschiedene absolute Dotierungskonzentrationen haben.
  • 1 ist eine schematische perspektivische Ansicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer Ausführungsform. Die Halbleitervorrichtung 10 umfasst einen Halbleiterkörper 100 mit einer ersten Oberfläche 101 und einer der ersten Oberfläche 101 gegenüberliegenden zweiten Oberfläche 102. Ferner umfasst die Halbleitervorrichtung 10 eine Transistorstruktur 1000 in dem Halbleiterkörper 100. Eine Source-Kontaktstruktur 700 ist vorgesehen, welche die Transistorstruktur 1000 überlappt. Die Source-Kontaktstruktur 700 ist mit Sourcegebieten 150 der Transistorstruktur 1000 elektrisch verbunden. Die Source-Kontaktstruktur kann ein Source-Pad umfassen. Eine Gate-Kontaktstruktur 500 ist vorgesehen, welche einen Teil aufweist, der von der Source-Kontaktstruktur 700 durch einen longitudinalen Spalt G innerhalb einer lateralen Ebene getrennt ist. Eine Struktur 310 zum Schutz gegen elektrostatische Entladung ist vorgesehen, welche den longitudinalen Spalt G überbrückt oder überlappt. Die Struktur 310 zum Schutz gegen elektrostatische Entladung ist zwischen die Gate-Kontaktstruktur 500 und die Source-Kontaktstruktur 700 elektrisch gekoppelt. Ferner ist eine Gate-Verbindungsstruktur 320 vorgesehen, welche den longitudinalen Spalt G überbrückt oder überlappt. Die Gate-Verbindungsstruktur 320 ist zwischen die Gate-Kontaktstruktur 500 und eine Gateelektrode 330 der Transistorstruktur 1000 elektrisch gekoppelt.
  • Wie oben festgestellt wurde, überbrücken oder überlappen die Struktur 310 zum Schutz gegen elektrostatische Entladung und die Gate-Verbindungsstruktur 320 den longitudinalen Spalt G. Folglich überlappt die vertikale Projektion der Struktur 310 zum Schutz gegen elektrostatische Entladung auf der lateralen Ebene mit der vertikalen Projektion des longitudinalen Spalts G auf der lateralen Ebene und überlappt ferner mit einer vertikalen Projektion der Gate-Kontaktstruktur 500 und der Source-Kontaktstruktur 700 auf der lateralen Ebene. Außerdem überlappt die vertikale Projektion der Gate-Verbindungsstruktur 320 auf der lateralen Ebene mit der vertikalen Projektion des longitudinalen Spalts G auf der lateralen Ebene und überlappt ferner mit zumindest Teilen vertikaler Projektionen der Gate-Kontaktstruktur 500 und der Source-Kontaktstruktur 700 auf der lateralen Ebene. Überdies überlappen vertikale Projektionen eines Teils der Gate-Verbindungsstruktur 320 und der Struktur 310 zum Schutz gegen elektrostatische Entladung auf der lateralen Ebene miteinander.
  • Indem eine Gate-Verbindungsstruktur 320 vorgesehen wird, von der ein Teil die Struktur 310 zum Schutz gegen elektrostatische Entladung überlappt, kann die gesamte Diodenbreite der Struktur 310 zum Schutz gegen elektrostatische Entladung maximiert werden, wobei sich zur gleichen Zeit ein Gatestrom von der Gate-Kontaktstruktur 500 über die Gate-Verbindungsstruktur 320 zur Gateelektrode 330 noch homogen über das gesamte aktive Gebiet der Gateelektrode 330 verteilen kann.
  • 2 ist eine schematische Draufsicht eines Bereichs der Halbleitervorrichtung 10 gemäß einer Ausführungsform. Die Halbleitervorrichtung 10 kann Leistungshalbleiterelemente wie etwa IGBTs (Bipolartransistoren mit isoliertem Gate), z.B. RC-IGBTs (rückwärts leitende IGBTs), RB-IGBT (rückwärts sperrende IGBTs) und IGFETs (Feldeffekttransistoren mit isoliertem Gate), einschließlich MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) umfassen. Die Halbleitervorrichtung 10 kann auch einen Superjunction-Transistor, einen Graben-Feldeffekttransistor oder eine beliebige weitere Transistorvorrichtung umfassen, die einen Laststrom über einen Gateanschluss steuert. Wenn die Chipgröße der Halbleitervorrichtung 10 reduziert wird, hat eine kleinere Eingangskapazität ein erhöhtes Risiko einer Schädigung zur Folge, die durch ein elektrostatisches Entladungsereignis zwischen dem Gate und der Source der Halbleitervorrichtung 10 hervorgerufen wird.
  • In der Draufsicht von 2 erstreckt sich der longitudinale Spalt G zwischen einem Randbereich der Source-Kontaktstruktur 700 und einem Randbereich der Gate-Kontaktstruktur 500. Die Normale zu den ersten und zweiten Oberflächen 101, 102 definiert eine vertikale Richtung, und Richtungen orthogonal zur normalen Richtung sind laterale Richtungen innerhalb der lateralen Ebene. Der longitudinale Spalt G erstreckt sich entlang der Längenrichtung L, wobei die Längenrichtung L des longitudinalen Spalts G als eine Richtung parallel zu einer geraden Linie zu verstehen ist, welche Teile der Source-Kontaktstruktur 700 und/oder der Gate-Kontaktstruktur 500 in einer lateralen Ebene nicht kreuzt. Mit anderen Worten weist der longitudinale Spalt G eine größere Ausdehnung in einer lateralen Ebene parallel zu Randbereichen der Source-Kontaktstruktur 700 und der Gate-Kontaktstruktur 500 im Vergleich zu seiner Ausdehnung entlang einer Richtung orthogonal zu den Randbereichen des Source-Kontaktstruktur 700 und der Gate-Kontaktstruktur 500 oder diesen zugewandt auf. Eine vertikale Projektion ist folglich als eine Projektion auf der lateralen Ebene einer Struktur entlang einer Richtung zu verstehen, die zur lateralen Ebene orthogonal ist. Folglich wird eine vertikale Projektion in der lateralen Ebene der jeweiligen Struktur erzeugt, welche ein zweidimensionales Gebiet bzw. Fläche innerhalb der lateralen Ebene bildet. Im Allgemeinen sollen die Begriffe überlappend oder überbrückend auf solch eine Weise verstanden werden, dass jeweilige vertikale Projektionen auf einer lateralen Ebene ein gemeinsames Überlappungsgebiet innerhalb der lateralen Ebene aufweisen.
  • Der Halbleiterkörper 100 kann aus einem einkristallinen Halbleitermaterial, zum Beispiel Silizium Si, Siliziumcarbid SiC, Germanium Ge, einem Silizium-Germanium-Kristall SiGe, Galliumnitrid GaN oder Galliumarsenid GaAs, geschaffen sein. Eine Distanz zwischen den ersten und zweiten Oberflächen 101, 102 wird ausgewählt, um ein bestimmtes Spannungssperrvermögen zu erzielen, und kann zumindest 20 µm (oder 5 µm für ein SiCMOS oder SFET), zum Beispiel zumindest 50 µm, betragen. Andere Ausführungsformen können einen Halbleiterkörper 100 mit einer Dicke von mehreren 100 µm vorsehen. Der Halbleiterkörper 100 kann eine viereckige Form mit einer Randlänge im Bereich von 500 µm bis zu mehreren Millimetern aufweisen.
  • Der Halbleiterkörper 100 kann, wie im Hinblick auf 4 weiter beschrieben werden wird, ein Draingebiet 110 und ein Driftgebiet 120 aufweisen. Die Halbleitervorrichtung 10 kann eine erste Isolierungsschicht 200 auf der ersten Oberfläche 101 des Halbleiterkörpers 100 aufweisen, wobei die Struktur 310 zum Schutz gegen elektrostatische Entladung an die erste Isolierungsschicht 200 grenzt. Die Isolierungsschicht 200 kann auf der ersten Oberfläche 101 des Halbleiterkörpers 100 ausgebildet sein. Die erste Isolierungsschicht 100 kann ein beliebiges Dielektrikum oder eine Kombination von Dielektrika enthalten, die dafür geeignet sind, den Halbleiterkörper 100 von der Struktur 310 zum Schutz gegen elektrostatische Entladung, der Gate-Verbindungsstruktur 320 oder der Gateelektrode 330 auf der ersten Isolierungsschicht 200 zu isolieren. Die erste Isolierungsschicht 200 kann beispielsweise eines oder eine beliebige Kombination eines Oxids, Nitrids, Oxinitrids, eines Hoch-k-Materials, eines Imids, eines isolierenden Harzes oder Glas enthalten. Die erste Isolierungsschicht 200 kann ein Feldoxid enthalten, das z.B. durch Abscheidung oder durch einen Prozess einer lokalen Oxidation von Silizium (LOCOS) oder flache Grabenisolierung (STI) gebildet wird.
  • Wie aus 3 und 4 ersehen werden kann, kann die erste Isolierungsschicht 200 eine Felddielektrikumschicht 210 umfassen. Insbesondere kann die erste Isolierungsschicht 200 eine Felddielektrikumschicht 210 wie etwa ein Feldoxid in einem Überlappungsgebiet zwischen der Struktur 310 zum Schutz gegen elektrostatische Entladung oder der Gate-Verbindungsstruktur 320 und dem Halbleiterkörper 100 enthalten und kann ferner eine Gate-Dielektrikumschicht 220 wie etwa ein Gateoxid in einem Überlappungsgebiet zwischen der Source-Kontaktstruktur 700 und dem Halbleiterkörper 100 innerhalb eines Gebiets der Transistorstruktur 1000 enthalten. Die Dicke des Felddielektrikums der ersten Isolierungsschicht 200 kann in einem Bereich von 0,5 µm bis 5 µm oder 1 µm bis 3 µm liegen, die Dicke des Gatedielektrikums der ersten Isolierungsschicht 200 kann in einem Bereich von 5 nm bis 200 nm oder 20 nm bis 150 nm oder 40 nm bis 120 nm liegen.
  • Die Halbleitervorrichtung 10 kann ferner eine zweite Isolierungsschicht 400 auf der Struktur 310 zum Schutz gegen elektrostatische Entladung und der Gate-Verbindungsstruktur 320 aufweisen, wobei die Source-Kontaktstruktur 700 und die Gate-Kontaktstruktur 500 auf der zweiten Isolierungsschicht 400 ausgebildet sind. Die zweite Isolierungsschicht 400 kann auf der Struktur 310 zum Schutz gegen elektrostatische Entladung, der Gate-Verbindungsstruktur 320 und der Gateelektrode 330 geschaffen sein. Die zweite Isolierungsschicht 400 kann verschiedene dielektrische Schichten umfassen. Hierin kann eine erste Schicht der zweiten Isolierungsschicht 400 einen Film aus Tetraethylorthosilikat (TEOS)/undotiertem Silikatglas (USG) enthalten. Die Dicke der ersten Schicht der zweiten Isolierungsschicht 400 kann in einem Bereich von 50 nm bis 500 nm liegen. Eine zweite Schicht der zweiten Isolierungsschicht 400 kann ein Phosphorsilikatglas (PSG) oder Borphosphorsilikatglas (BPSG) enthalten. Die zweite Schicht der zweiten Isolierungsschicht 400 kann auch ein Nitrid enthalten. Die Dicke der zweiten Schicht der zweiten Isolierungsschicht 400 kann in einem Bereich von 200 nm bis 2 µm liegen. Die zweite Isolierungsschicht 400 kann auch eine Oxid/Nitrid/Oxid-(ONO)-Struktur aufweisen.
  • Wie man aus 3 ersehen kann, ist der Teil der Gate-Verbindungsstruktur 320, der die Struktur 310 zum Schutz gegen elektrostatische Entladung überlappt, durch eine dielektrische Schicht 230 von der Struktur 310 zum Schutz gegen elektrostatische Entladung getrennt oder elektrisch isoliert. Gemäß einer Ausführungsform ist die dielektrische Schicht 230 eine thermische Oxidschicht, welche während eines thermischen Oxidationsprozesses auf der Struktur 310 zum Schutz gegen elektrostatische Entladung mit einer Polysiliziumschicht 300 gebildet wird, wie im Folgenden diskutiert werden wird. Wie aus einem Vergleich der 3 und 4 ferner ersehen werden kann, können die dielektrische Schicht 230 und die Gate-Dielektrikumschicht 220 der Transistorstruktur 1000 in dem gleichen thermischen Oxidationsprozess gebildet werden. Folglich kann die dielektrische Schicht 230 die Gate-Dielektrikumschicht 220 der Transistorstruktur 1000 bilden.
  • Die Gate-Kontaktstruktur 500 kann auf der zweiten Isolierungsschicht 400 ausgebildet sein. Neben der Gate-Kontaktstruktur 500 kann die Source-Kontaktstruktur 700 auf der zweiten Isolierungsschicht 400 gebildet sein, welche durch den longitudinalen Spalt G von einem Teil der Gate-Kontaktstruktur 500 beabstandet ist. Auf der Gate-Kontaktstruktur 500 und der Source-Kontaktstruktur 700 kann eine weitere Passivierungsschicht ausgebildet sein, welche zum Beispiel eines oder eine beliebige Kombination eines Imids, eines Nitrids, eines Oxids oder eines Oxinitrids enthalten.
  • Wie man aus 3 ersehen kann, ist ein erster Anschluss 312 der Struktur 310 zum Schutz gegen elektrostatische Entladung durch eine erste elektrische Kontaktstruktur 610 mit der Gate-Kontaktstruktur 500 elektrisch verbunden. Ein zweiter Anschluss 314 der Struktur 310 zum Schutz gegen elektrostatische Entladung ist über eine zweite elektrische Kontaktstruktur 620 mit der Source-Kontaktstruktur 700 elektrisch verbunden. Die zweite elektrische Kontaktstruktur 620 erstreckt sich entlang der vertikalen Richtung durch die zweite Isolierungsschicht 400 und eine lokale Öffnung 301b der Gate-Verbindungsstruktur 320, welche mit der zweiten Isolierungsschicht 400 gefüllt ist. Die Struktur 310 zum Schutz gegen elektrostatische Entladung ist in einem überlappenden Gebiet zwischen dem Teil der Gate-Verbindungsstruktur 320 und der ersten Oberfläche 101 des Halbleiterkörpers 100 ausgebildet. Die Gate-Verbindungsstruktur 320 kann die lokale Öffnung 301b aufweisen, durch welche ein Kontakt zwischen der Struktur 310 zum Schutz gegen elektrostatische Entladung und der Source-Kontaktstruktur 700, der von der Gate-Verbindungsstruktur 320 elektrisch isoliert ist, gebildet wird.
  • Wie man aus 4 ersehen kann, kann eine dritte elektrische Kontaktstruktur 630 vorgesehen sein, um die Source-Kontaktstruktur 700 mit den Sourcegebieten 150 der Transistorstruktur 1000 zu verbinden. Außerdem kann ein Anschluss 322 der Gate-Verbindungsstruktur 320 mit der Gate-Kontaktstruktur 500 durch eine vierte elektrische Kontaktstruktur 640 elektrisch verbunden sein. Jedoch ist es auch möglich, dass der Anschluss 322 der Gate-Verbindungsstruktur 320 durch die erste elektrische Kontaktstruktur 610 mit der Gate-Kontaktstruktur 500 elektrisch verbunden sein kann, wobei sowohl der Anschluss 322 der Gate-Verbindungsstruktur 320 als auch der erste Anschluss 312 der Struktur 310 zum Schutz gegen elektrostatische Entladung über die erste elektrische Kontaktstruktur 610 mit der Gate-Kontaktstruktur 500 in elektrischem Kontakt stehen. In solch einem Fall können der Anschluss 322 der Gate-Verbindungsstruktur 320 und der erste Anschluss 312 der Struktur 310 zum Schutz gegen elektrostatische Entladung ausgebildet werden, so dass sie in einer vertikalen Richtung miteinander überlappen bzw. sich überdecken, wobei sie durch die dielektrische Schicht 230 getrennt sind, wobei sich die erste elektrische Kontaktstruktur 610 durch den Anschluss 322 und die dielektrische Schicht 230 erstreckt, um sowohl den Anschluss 322 als auch den ersten Anschluss 312 zu kontaktieren.
  • Die Gate-Kontaktstruktur 500 kann ein Metall aufweisen. Außerdem kann die Source-Kontaktstruktur 700 ein Metall aufweisen. Die Source-Kontaktstruktur 700 und die Gate-Kontaktstruktur 500 können strukturierte Teile eines gleichen leitfähigen Material sein. Die Gate-Kontaktstruktur 500 und die Source-Kontaktstruktur 700 können getrennte Teile, z.B. aufgrund einer lithografischen Strukturierung, einer gemeinsamen Metallverdrahtungsschicht oder gestapelten Schicht sein. Die Gate-Kontaktstruktur 500 und die Source-Kontaktstruktur 700 können als eine Metallschichtstruktur ausgebildet sein, die die ersten bis vierten elektrischen Kontaktstrukturen 610, 620, 630 und 640 umfasst. Solch eine Metallschichtstruktur kann als Hauptbestandteil(e) aus Aluminium Al, Kupfer Cu oder Legierungen aus Aluminium oder Kupfer, zum Beispiel AlSi, AlCu oder AlSiCu, bestehen oder diese enthalten. Gemäß anderen Ausführungsformen können die Gate-Kontaktstruktur 500, die Source-Kontaktstruktur 700 und die ersten bis vierten elektrischen Kontaktstrukturen 610, 620, 630 und 640 ein, zwei, drei oder mehr Teilschichten enthalten, wobei jede Teilschicht als einen Hauptbestandteil zumindest eines von Nickel Ni, Titan Ti, Silber Ag, Gold Au, Wolfram W, Platin Pt und Palladium Pd enthält. Zum Beispiel kann eine Teilschicht ein Metallnitrid oder eine Metalllegierung enthalten, die Ni, Ti, Ag, Au, W, Pt, Pd und/oder Co enthält.
  • Die Gate-Verbindungsstruktur 320 kann eine Polysiliziumschicht 300 aufweisen. Die Gateelektrode 330 und die Gate-Verbindungsstruktur 320 können hier strukturierte Teile einer gleichen Schichtstruktur sein. Gemäß einer Ausführungsform wird die Gateelektrode 330 gleichzeitig mit der Gate-Verbindungsstruktur 320 gebildet. Wie man aus 3 ersehen kann, kann die Struktur 310 zum Schutz gegen elektrostatische Entladung die Polysiliziumschicht 300 mit ersten und zweiten Gebieten 316, 318 eines entgegengesetzten Leitfähigkeitstyps aufweisen, die entlang einer zur Längenrichtung L des longitudinalen Spalts G senkrechten lateralen Richtung abwechselnd oder sequentiell angeordnet sind. Folglich kann die Struktur 310 zum Schutz gegen elektrostatische Entladung zumindest eine Polysiliziumdiode mit den ersten und zweiten Gebieten 316, 318 umfassen, die in Reihe verbunden sind. Hierin kann die resultierende Diode bidirektional symmetrisch mit einer ungeraden Anzahl erster und zweiter Gebiete 316, 318, z.B. eine n-p-n-...-p-n-Struktur, aufweisen.
  • 4 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10, gelegt entlang der Schnittebene B-B' von 2. Wie man aus 2 ersehen kann, veranschaulicht der Teil der Halbleitervorrichtung 10, gelegt entlang der Schnittebene B-B', die Transistorstruktur 1000 der Halbleitervorrichtung 10. Die Transistorstruktur 1000 umfasst Transistorzellen 1100, die in einem Überlappungsgebiet zwischen der Source-Kontaktstruktur 700 und dem Halbleiterkörper 100 angeordnet sind. Jede der Transistorzellen 1100 umfasst die Gateelektrode 330, die auf der ersten Isolierungsschicht 200 ausgebildet ist, die Sourcegebiete 150, die mit der ersten Oberfläche 101 des Halbleiterkörpers 100 in Kontakt stehen und sich in den Halbleiterkörper 100 erstrecken, und Bodygebiete 160, in denen die Sourcegebiete 150 eingebettet sind. Die Sourcegebiete 150 sind vom ersten Leitfähigkeitstyp, und die Bodygebiete 160 sind vom zweiten Leitfähigkeitstyp. Überdies ist an der zweiten Oberfläche 102 des Halbleiterkörpers 100 das Draingebiet 110 des ersten Leitfähigkeitstyps vorgesehen. Das Driftgebiet 120 ist zwischen dem Draingebiet 110 und den Bodygebieten 160 ausgebildet und von einem ersten Leitfähigkeitstyp. Im Fall einer Superjunction-Vorrichtung können Säulen oder Blasen des ersten Leitfähigkeitstyps und des zweiten Leitfähigkeitstyps sowohl unterhalb des aktiven Transistorzellenfeldes der Transistorstruktur 1000 als auch eines Randabschlussgebiets 900 implementiert sein, wie in Bezug auf 7 detaillierter diskutiert werden wird.
  • 5 ist eine schematische Draufsicht eines Bereichs der Halbleitervorrichtung 10 gemäß einer Ausführungsform. Wie man aus 5 ersehen kann, kann die Gate-Kontaktstruktur 500 eine Gateleitung 510 und/oder ein Gate-Pad 520 aufweisen. Das Gate-Pad 520 und die Gateleitung 510 können aus einem Metall bestehen. Gemäß der Ausführungsform von 5 können die Source-Kontaktstruktur 700, die Gate-Kontaktstruktur 500 mit der Gateleitung 510 und dem Gate-Pad 520 sowie eine Drainleitung 800 als separate Teile einer strukturierten Metallverdrahtungsschicht oder gestapelten Schicht einer Metallverdrahtung ausgebildet sein.
  • Wie man aus 5 ferner ersehen kann, gibt es verschiedene Teile der Gate-Kontaktstruktur 500, in denen ein longitudinaler Spalt G zwischen der Gate-Kontaktstruktur 500 und der Source-Kontaktstruktur 700 ausgebildet sein kann. Im Folgenden wird ein Detailbereich C hierin erläutert. Es sollte jedoch besonders hervorgehoben werden, dass die beschriebene Stelle des longitudinalen Spalts G in dem Abschnitt C nicht als beschränkend verstanden werden soll. Vielmehr kann der longitudinale Spalt G innerhalb der lateralen Ebene parallel zur ersten Oberfläche 101 zwischen einem Teil des Gate-Pad 520 und der Source-Kontaktstruktur 700 angeordnet sein. Jedoch kann, wie später in allen Details diskutiert werden wird, der longitudinale Spalt G auch zwischen einem Teil der Gateleitung 510 und der Source-Kontaktstruktur 700 angeordnet sein. Die Gateleitung 510 kann eine sogenannte Gate-Runner- bzw. - Verteilerstruktur (engl. gate runner structure) an einem Randbereich der Halbleitervorrichtung 10 sein. Die Gateleitung 510 kann jedoch auch eine Gate-Fingerstruktur sein, die innerhalb eines Transistorzellen-Arrays der Halbleitervorrichtung 10 angeordnet ist. Gemäß einer Ausführungsform kann die Gateleitung 510 zumindest teilweise die Source-Kontaktstruktur 700 innerhalb der lateralen Ebene umgeben. Der longitudinale Spalt G kann hierin in einem Randabschlussgebiet 900, wie zum Beispiel in 7 ersehen werden kann, ausgebildet sein.
  • Wie aus 5 weiter ersehen werden kann, gibt es sechs Teile der Gate-Kontaktstruktur 500 und der Source-Kontaktstruktur 700, an welchen longitudinale Spalte G ausgebildet sein können, da bei diesen Bereichen sich die Randbereiche der Gate-Kontaktstruktur 500 und der Source-Kontaktstruktur 700 in einer parallelen Richtung erstrecken. Überdies können die Gate-Kontaktstruktur 500 und die Source-Kontaktstruktur 700 äquidistant beabstandet sein, was zu longitudinalen Spalten G mit einer konstanten Ausdehnung entlang einer Richtung orthogonal zur Längenrichtung L eines jeweiligen longitudinalen Spalts G führt.
  • Die sechs longitudinalen Spalte G sind so verbunden, dass sie eine geschlossene Schleife longitudinaler Spalte G bilden, welche nachstehend als ein Gesamtspalt TG definiert werden wird. Gemäß einer Ausführungsform können alle longitudinalen Teile des Gesamtspalts TG zum Implementieren einer überlappenden Struktur der Gate-Verbindungsstruktur 320 und der Struktur 310 zum Schutz gegen elektrostatische Entladung genutzt werden. Aufgrund des Konzepts, dass eine Sandwich-Struktur aus einer Struktur 310 zum Schutz gegen elektrostatische Entladung, einer trennenden dielektrischen Schicht 230 und einer Gate-Verbindungsstruktur 320 vorgesehen ist, kann die Diodenbreite der Struktur 310 zum Schutz gegen elektrostatische Entladung maximiert werden, während zu der gleichen Zeit eine homogene Verteilung des Gatestroms von der Gateleitung 510 in die Gateelektrode 330 der Transistorstruktur 1000 über die Gate-Verbindungsstruktur 320 sichergestellt wird.
  • Folglich ist gemäß einer Ausführungsform die Struktur 310 zum Schutz gegen elektrostatische Entladung nicht nur in einem Gate-Padgebiet des Gate-Pad 520 integriert, sondern ist auch in ein Randabschlussgebiet 900 verlängert. Gemäß einer Ausführungsform ist eine monolithische Integration der Zenerdiode aus Polysilizium zwischen einer Source- und Gate-Runner-Metallisierung in einem Hochspannungs-Randabschlussgebiet einer Leistungsvorrichtung vorgesehen, ohne zusätzliche Chipfläche zu verbrauchen oder zumindest mit minimalem Flächenzuwachs. Für die Modellierung und für eine Zuverlässigkeit des Schaltverhaltens der Leistungschips ist es wichtig, dass das kapazitive und resistive Netz des Leistungs-Chipsystems (Metallisierung, Kontakte, Gate-Runner bzw. -Verteiler, Gate-Polysiliziumstreifen) unverändert bleibt, wenn Produkte mit und ohne Zenerdioden am Markt verkauft werden. Daher ist hinsichtlich eines vertikalen Prozessquerschnitts eine Zenerdiode unterhalb des Randabschlussaufbaus integriert. Etwa 40 % des Randabschlussgebiets kann hierin mit integrierten Zenerdioden gespart werden.
  • 6 ist eine schematische Draufsicht eines Schnittbereichs C einer Halbleitervorrichtung 10 von 5. Überdies ist 7 eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10, gelegt entlang der Schnittebene D-D' von 5. Im Folgenden werden nur Merkmale der Halbleitervorrichtung 10 beschrieben, welche hinsichtlich 2 bis 4 noch nicht beschrieben worden sind.
  • Die erste elektrische Kontaktstruktur 610 kann als eine longitudinale Kontaktstruktur entlang der Längenrichtung L des longitudinalen Spalts G ausgebildet sein. Die vierte elektrische Kontaktstruktur 640 kann als zwei longitudinale Kontaktstrukturen 640a und 640b entlang der Längenrichtung L des longitudinalen Spalts G ausgebildet sein. Um einen Gate-Signalfluss von der Gateleitung 510 oder dem Gate-Runner zu dem aktiven Gate-Polysilizium der Gateelektrode 330 über die Gate-Verbindungsstruktur 320 mit Polysilizium zu ermöglichen, muss die zweite elektrische Kontaktstruktur 620 zum Kontaktieren der Struktur 310 zum Schutz gegen elektrostatische Entladung mit der Gate-Kontaktstruktur 500 in regelmäßigen Intervallen unterbrochen sein. Da es hier eine zumindest 10 µm breite Polysiliziumschicht in der Gateelektrode 330 vor kleinen Polysiliziumbrücken von Gateströme verteilenden Zellen 910 gibt, kann sich der Gatestrom noch homogen ganz über das aktive Gebiet der Gateelektrode 330 wie in einem standardmäßigen Randdesign ohne eine Struktur 310 zum Schutz gegen elektrostatische Entladung verteilen. Die Gateströme verteilenden Zellen 910 umfassen die dritte elektrische Kontaktstruktur 630 zwischen einem aktiven Gebiet der Transistorstruktur 1000 und einer Felddielektrikumschicht 210 der ersten Isolierungsschicht 200, wie man aus 7 ersehen kann. Die dritte elektrische Kontaktstruktur 630 zum Verbinden der Source-Kontaktstruktur 700 mit den Sourcegebieten 150 ist als unterbrochene Streifen ausgebildet, die sich entlang einer ersten lateralen Richtung x parallel erstrecken, wohingegen die Gateströme verteilenden Zellen 910 als longitudinale ausgedehnte Streifen der dritten elektrischen Kontaktstruktur 630 angeordnet sind, die parallel zu einer entsprechenden Gate-Verbindungsstruktur 320 und einer Struktur 310 zum Schutz gegen elektrostatische Entladung angeordnet ist. Folglich ist gemäß 6 die Layoutkonstruktion der Struktur 310 zum Schutz gegen elektrostatische Entladung und der Gate-Verbindungsstruktur 320 derart, dass die Gateleitung 510 des Gate-Runners, ausgedehnt entlang der ersten lateralen Richtung x, parallel zu den Streifen der dritten elektrischen Kontaktstruktur 630 der Transistorzellen 1100 der Transistorstruktur 1000 und senkrecht zu den Gateströme verteilenden Zellen 910 ist.
  • Der leitende Pfad zwischen dem Anschluss 322 der Gate-Verbindungsstruktur 320 und der Gateelektrode 330 ist hierin durch jeweilige lokale Öffnungen 301b unterbrochen, um einen Kontakt zwischen dem zweiten Anschluss 314 der Struktur 310 zum Schutz gegen elektrostatische Entladung und der Source-Kontaktstruktur 700 vorzusehen. Wie man aus 6 ersehen kann, kann das Verhältnis einer Ausdehnung a einer lokalen Öffnung 301b entlang der Längenrichtung L eines jeweiligen longitudinalen Spalts G zu der Ausdehnung b des Überbrückungsteils der Gate-Verbindungsstruktur 320, die zwischen zwei lokalen Öffnungen 301b entlang der Längenrichtung L des longitudinalen Spalts G angeordnet ist, höher als 1 sein oder kann höher als 2 sein oder kann höher als 5 sein oder kann höher als 10 sein. Das Verhältnis a/b kann auch niedriger als 20 sein. Die Ausdehnung a kann in einem Bereich von 1 µm bis 10 µm liegen. Die Ausdehnung b kann in einem Bereich von 0,5 µm bis 2 µm liegen.
  • Wie man aus 7 ersehen kann, erstreckt sich die dritte elektrische Kontaktstruktur 630 vertikal entlang der vertikalen Richtung z durch die zweite Isolierungsschicht 400 und die Gateelektrode 330, welche durch die Polysiliziumschicht 300 gebildet wird, und die erste Isolierungsschicht 200 in den Halbleiterkörper 100, um die Source-Kontaktstruktur 700 mit den Sourcegebieten 150 elektrisch zu verbinden. Um einen Kurzschluss zwischen der dritten elektrischen Kontaktstruktur 630 und der Gateelektrode 330 zu verhindern, sind Kontaktlöcher, die sich durch die Gateelektrode 330 erstrecken, ferner durch die zweite Isolierungsschicht 400 isoliert, die eine Auskleidungsschicht des Kontaktlochs bildet, deren Herstellungsprozess im Folgenden beschrieben wird. Wie aus 6 und 7 ersehen werden kann, werden die zweite elektrische Kontaktstruktur 620 und die dritte elektrische Kontaktstruktur 630 in einer vergleichbaren Art und Weise gebildet.
  • Die dritte elektrische Kontaktstruktur 630 der Gateströme verteilenden Zellen 910 erstreckt sich durch die zweite Isolierungsschicht 400, wobei die Gateelektrode 330 die zweite Isolierungsschicht 400 als eine dielektrische Auskleidungsschicht zum Isolieren der dritten elektrischen Kontaktstruktur 630 von der Gateelektrode 330 aufweist, und die erste Isolierungsschicht 200 in den Halbleiterkörper 100, um die Source-Kontaktstruktur 700 mit einem Wannengebiet 920 eines zweiten Leitfähigkeitstyps zu kontaktieren. Die Leitfähigkeitstypen der Sourcegebiete 150, der Bodygebiete 160 oder weiterer Strukturen der Transistorzellen 1100 können wie oben in Bezug auf 5 beschrieben sein.
  • Wie man aus 7 ersehen kann, sind die Struktur 310 zum Schutz gegen elektrostatische Entladung und die Gate-Verbindungsstruktur 320 auf der Felddielektrikumschicht 210 innerhalb des Randabschlussgebiets 900 der Halbleitervorrichtung 10 ausgebildet. Mit anderen Worten ist die erste Isolierungsschicht 200 als eine Gate-Dielektrikumschicht 220 innerhalb des aktiven Gebiets der Transistorstruktur 1000 ausgebildet, wohingegen die erste Isolierungsschicht 200 als eine Felddielektrikumschicht 210 innerhalb des Randabschlussgebiets 900 ausgebildet ist. Überdies können Säulen oder Blasen 1010 des ersten Leitfähigkeitstyps und Säulen oder Blasen 1020 des zweiten Leitfähigkeitstyps unterhalb des aktiven Transistorzellenfeldes der Transistorstruktur 1000 implementiert sein. Außerdem können Säulen oder Blasen 930 des ersten Leitfähigkeitstyps und Säulen oder Blasen 940 des zweiten Leitfähigkeitstyps unterhalb des Wannengebiets 920 des Randabschlussgebiets 900 implementiert sein.
  • Wie man aus 7 ferner ersehen kann, ist die Drainleitung 800 mit Säulen 820 innerhalb des Halbleiterkörpers 100 mittels einer fünften elektrischen Kontaktstruktur 810 verbunden, die sich vertikal durch die Isolierungsschicht 400, die Polysiliziumschicht 300 und die erste Isolierungsschicht 200 in den Halbleiterkörper 100 erstreckt. Die Säulen 820 sind von einem ersten Leitfähigkeitstyp und erstrecken sich von der ersten Oberfläche 101 zur zweiten Oberfläche 102 des Halbleiterkörpers 100, um das Draingebiet 110 auf der zweiten Oberfläche 102 mit der Drainleitung 800 zu kontaktieren, die über der ersten Oberfläche 101 des Halbleiterkörpers 100 ausgebildet ist.
  • 8 ist ein schematisches Flussdiagramm zum Veranschaulichen eines Verfahrens 2000 zum Herstellen einer Halbleitervorrichtung.
  • Man wird erkennen, dass, obgleich das Verfahren 2000 im Folgenden als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben wird, die veranschaulichte Reihenfolge derartiger Vorgänge oder Ereignisse nicht in einem beschränkenden Sinn zu interpretieren ist. Beispielsweise können einige Vorgänge in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen, abgesehen von jenen, die hierin veranschaulicht und/oder beschrieben sind, stattfinden. Außerdem mögen nicht alle veranschaulichten Vorgänge erforderlich sein, um einen oder mehrere Aspekte von Ausführungsformen der Offenbarung hierin zu verwirklichen. Auch kann einer oder können mehrere der darin dargestellten Vorgänge in einem oder mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • In 8 ist ein schematisches Flussdiagramm zum Veranschaulichen eines Verfahrens 2000 zum Herstellen einer Halbleitervorrichtung dargestellt.
  • Prozessmerkmal S100 umfasst ein Ausbilden einer Transistorstruktur in einem Halbleiterkörper, der eine erste Oberfläche und eine der ersten Oberfläche gegenüberliegende zweite Oberfläche aufweist.
  • Prozessmerkmal S110 umfasst ein Ausbilden einer Source-Kontaktstruktur, die die Transistorstruktur überlappt, wobei die Source-Kontaktstruktur mit Sourcegebieten der Transistorstruktur elektrisch verbunden ist.
  • Prozessmerkmal S120 umfasst ein Ausbilden einer Gate-Kontaktstruktur mit einem Teil, der durch einen longitudinalen Spalt innerhalb einer lateralen Ebene von der Source-Kontaktstruktur getrennt ist.
  • Prozessmerkmal S130 umfasst ein Ausbilden einer Struktur zum Schutz gegen elektrostatische Entladung, die den longitudinalen Spalt überbrückt und zwischen die Gate-Kontaktstruktur und die Source-Kontaktstruktur elektrisch gekoppelt ist.
  • Prozessmerkmal S140 umfasst ein Ausbilden einer Gate-Verbindungsstruktur, die den longitudinalen Spalt überbrückt und zwischen die Gate-Kontaktstruktur und eine Gateelektrode der Transistorstruktur elektrisch gekoppelt ist, wobei vertikale Projektionen eines Teils der Gate-Verbindungsstruktur und der Struktur zum Schutz gegen elektrostatische Entladung auf der lateralen Ebene miteinander überlappen.
  • In 9A bis 9D wird mit Verweis auf Querschnittsansichten zur Veranschaulichung ausgewählter Prozesse ein Verfahren zum Herstellen der Halbleitervorrichtung 10 gemäß einer Ausführungsform beschrieben.
  • In 9A wird eine Unterlagenstruktur innerhalb Halbleiterkörpers 100 ausgebildet, wie oben in Bezug auf 7 beschrieben wurde. Nachdem die Unterlagenstruktur im Halbleiterkörper 100 gebildet wurde, wird die erste Isolierungsschicht 200 auf der ersten Oberfläche 101 des Halbleiterkörpers 100 ausgebildet. Die erste Isolierungsschicht 200 kann die Felddielektrikumschicht 210 umfassen. Die Felddielektrikumschicht 210 kann eine Feldoxidschicht sein, die durch Abscheidung oder Oxidation gebildet wird. Die Felddielektrikumschicht 210 kann eine Dicke in einem Bereich zwischen 0,5 µm bis 5 µm oder 1 µm bis 3 µm aufweisen.
  • Auf der ersten Isolierungsschicht 200 wird eine erste Polysiliziumschicht 300a gebildet und z.B. durch einen lithografischen Prozess strukturiert. Wie man aus 9A ersehen kann, wird die dielektrische Schicht 230 auf der Oberfläche der ersten Polysiliziumschicht 300a gebildet, welche mit der ersten Isolierungsschicht 200 oder der Felddielektrikumschicht 210 nicht in direktem Kontakt steht. Auf einem Teil der ersten Oberfläche 101 des Halbleiterkörpers 100, worin die Transistorstruktur 1000 innerhalb des Halbleiterkörpers 100 ausgebildet ist, wird eine Gate-Dielektrikumschicht 220 gebildet, um das Gatedielektrikum der jeweiligen Transistorstruktur 1000 zu bilden. Gemäß einer Ausführungsform, und wie man aus 9A ersehen kann, kann die Gate-Dielektrikumschicht 220 gebildet werden, indem ein thermischer Oxidationsprozess ausgeführt wird, um eine Oxidschicht zu bilden, die die dielektrische Schicht 230 auf der ersten Polysiliziumschicht 300a bildet, und eine Oxidschicht, die die Gate-Dielektrikumschicht 220 der Transistorstruktur 1000 bildet. In diesem Fall wird in einem ersten Prozess die Felddielektrikumschicht 210 auf der ersten Oberfläche 101 gebildet und auf solch eine Weise strukturiert, dass die Felddielektrikumschicht 210 entfernt wird, um die erste Oberfläche 101 des Halbleiterkörpers 100 in einem Teil des Halbleiterkörpers freizulegen, in welchem die Transistorstruktur 1000 ausgebildet wird. In einem zweiten Prozess wird dann der thermische Oxidationsprozess ausgeführt, um die dielektrische Schicht 230 und die Gate-Dielektrikumschicht 220 in einem gleichen Oxidationsprozess zu bilden. Die Dicke der thermischen Oxidschicht der dielektrischen Schicht 230 und der Gate-Dielektrikumschicht 220 kann, wie oben diskutiert wurde, in einem Bereich 50 nm bis 500 nm liegen. Die erste Polysiliziumschicht 300a kann mit einer Dicke von 200 nm bis 1000 nm oder 300 nm bis 600 nm gebildet werden. Die Felddielektrikumschicht 210 kann eine Feldoxidschicht sein.
  • Wie man aus 9B ersehen kann, wird nach Ausbilden der ersten Polysiliziumschicht 300a und der dielektrischen Schicht 230 eine zweite Polysiliziumschicht 300b auf dem Halbleiterkörper 100 gebildet, wobei die zweite Polysiliziumschicht 300b die Gate-Verbindungsstruktur 320 auf der ersten Polysiliziumschicht 300a und der dielektrischen Schicht 230 bildet. Die Dicke der zweiten Polysiliziumschicht 300b kann in einem Bereich von 150 nm bis 1 µm liegen. Die zweite Polysiliziumschicht 300b kann nicht nur auf der ersten Polysiliziumschicht 300a, sondern auch auf der Gate-Dielektrikumschicht 220 ausgebildet werden, um die Gateelektrode 330 in einem Teil des Halbleiterkörpers 100 zu bilden, in dem die Transistorstruktur 1000 ausgebildet wird. Überdies kann ein Teil der zweiten Polysiliziumschicht 300b in einem Teil des Randabschlussgebiets 900 ausgebildet werden, in dem die Drainleitung 800 gebildet werden soll und in dem die Säulen 820 innerhalb des Halbleiterkörpers 100 ausgebildet werden. Innerhalb der zweiten Polysiliziumschicht 300b werden lokale Öffnungen 301b ausgebildet, um Durchgangslöcher für die zweiten und dritten elektrischen Kontaktstrukturen 620, 630 vorzusehen, wie aus 9B ersehen werden kann. Die zweite Polysiliziumschicht 300b kann von einem ersten Leitfähigkeitstyp sein und kann eine Dotierungskonzentration vom n-Typ in einem Bereich zwischen 1 × 1020 bis 1 × 1021 cm-3 aufweisen.
  • Wie man aus 9C ersehen kann, wird die Struktur 310 zum Schutz gegen elektrostatische Entladung in der ersten Polysiliziumschicht 300a ausgebildet. In der Ausführungsform wie in 9C gezeigt, schließt der Prozess zum Ausbilden der Struktur 310 zum Schutz gegen elektrostatische Entladung in der ersten Polysiliziumschicht 300a ein Implantieren von Dotierstoffen in der ersten Polysiliziumschicht 300a nach Ausbilden der zweiten Polysiliziumschicht 300b ein.
  • Im Einzelnen kann die Struktur 310 zum Schutz gegen elektrostatische Entladung hergestellt werden, indem in einem ersten Prozess die erste Polysiliziumschicht 300a eines ersten Leitfähigkeitstyps auf der ersten Isolierungsschicht 200 gebildet wird. Die intrinsische Dotierstoffkonzentration der ersten Polysiliziumschicht 300a kann in einem Bereich zwischen 1 × 1018 bis 1 × 1019 cm-3 liegen und von einem n-Typ sein. Nachdem die erste Polysiliziumschicht 300a und die zweite Polysiliziumschicht 300b gebildet wurden, kann eine (nicht dargestellte) Maskenschicht, z.B. eine Hartmaskenschicht oder eine Resistschicht, auf den ersten und zweiten Polysiliziumschichten 300a, 300b gebildet werden und kann durch einen lithografischen Prozess strukturiert werden, so dass die zweiten Gebiete 318 wie oben beschrieben von der Maskenschicht nicht bedeckt werden. In einem nachfolgenden Implantationsprozess werden Dotierstoffe eines zweiten Leitfähigkeitstyps durch die zweite Polysiliziumschicht 300b in die freigelegten zweiten Gebiete 318 eingeführt, die von der Maskenschicht auf dem Stapel der ersten Polysiliziumschicht 300a, der dielektrischen Schicht 230 und der zweiten Polysiliziumschicht 300b nicht bedeckt werden, um die zweiten Gebiete 318 des zweiten Leitfähigkeitstyps auszubilden. Die Implantationsenergie zum Implantieren von Ionen wie etwa Bor kann auf einen Bereich zwischen 200 keV bis 500 keV eingestellt werden, so dass die Implantationsionen die zweite Polysiliziumschicht 300b und die dielektrische Schicht 230 durchdringen, so dass sie nur innerhalb der ersten Polysiliziumschicht 300a abgeschieden werden.
  • Somit weist jedes der ersten Gebiete 316 und zweiten Gebiete 318 erste Dotierstoffe des ersten Leitfähigkeitstyps auf, und ferner weisen die zweiten Gebiete 318 zweite Dotierstoffe des zweiten Leitfähigkeitstyps auf, die die ersten Dotierstoffe des ersten Leitfähigkeitstyps überkompensieren. Gemäß einer anderen Ausführungsform kann jedes der ersten Gebiete 316 erste Dotierstoffe des ersten Leitfähigkeitstyps aufweisen, und die zweiten Gebiete 318 können nur zweite Dotierstoffe des zweiten Leitfähigkeitstyps aufweisen, ohne die ersten Dotierstoffe des ersten Leitfähigkeitstyps überzukompensieren. Hierin werden die ersten Dotierstoffe in die ersten Gebiete 316 eingeführt bzw. werden die zweiten Dotierstoffe in die zweiten Gebiete 318 in einem separaten Prozess, z.B. durch Ionenimplantation, eingeführt, wobei überlappende Gebiete zwischen den ersten und zweiten Gebieten 316, 318 aufgrund einer Diffusion der Dotierstoffe erste und zweite Dotierstoffe aufweisen können.
  • Als ein Ergebnis kann eine Polysilizium-Diodenkette oder -Reihe, die in einer zu der Längenrichtung L des longitudinalen Spalts G senkrechten lateralen Richtung angeordnet ist, mit abwechselnden pn-Übergängen (Dioden) an den Gebietsbegrenzungen der ersten und zweiten Gebiete 316, 318 in der ersten Polysiliziumschicht 300a gebildet werden. Gemäß einer Ausführungsform können die Dotierungskonzentrationen der ersten und zweiten Gebiete 316, 318 so angepasst sein, dass in der ersten Polysiliziumschicht 300a eine Reihenschaltung von Zenerdioden ausgebildet wird. Durch die Anzahl aufeinanderfolgender Dioden, die jeweils ein erstes Gebiet 316 und ein zweites Gebiet 318 umfassen, kann die Durchbruchspannung der in der ersten Polysiliziumschicht 300a gebildeten Struktur 310 zum Schutz gegen elektrostatische Entladung eingestellt werden.
  • Wie aus 9D ersichtlich ist, wird die zweite Isolierungsschicht 400 auf der ersten Isolierungsschicht 200, der dielektrischen Schicht 230 und der zweiten Polysiliziumschicht 300b gebildet, wobei die zweite Isolierungsschicht 400 die lokalen Öffnungen 301b der zweiten Polysiliziumschicht 300b füllt. Danach werden Kontaktlöcher, die sich vertikal durch die zweite Isolierungsschicht 400 erstrecken, gebildet, um die erste elektrische Kontaktstruktur 610, die vierte elektrische Kontaktstruktur 640a, 640b und die fünfte elektrische Kontaktstruktur 810 auszubilden. Die zweiten und dritten elektrischen Kontaktstrukturen 620, 630 werden hierin auf solch eine Weise gebildet, dass sich die zweiten und dritten elektrischen Kontaktstrukturen 620, 630 durch die zweite Isolierungsschicht 400 erstrecken, die die lokalen Öffnungen 301b der zweiten Polysiliziumschicht 300b füllt; so können ein Kontakt zwischen der Source-Kontaktstruktur 700 und den Sourcegebieten 150 sowie ein Kontakt zwischen der Struktur 310 zum Schutz gegen elektrostatische Entladung und der Source-Kontaktstruktur 700 gebildet werden, welche von der Gate-Verbindungsstruktur 320 bzw. der Gateelektrode 330 elektrisch isoliert ist.
  • Nach Ausbilden der elektrischen Kontaktstrukturen 610, 620, 630, 640a, 640b und 810 werden die Drainleitung 800, die Gateleitung 510 der Gate-Kontaktstruktur 500 und der Source-Kontaktstruktur 700 auf der zweiten Isolierungsschicht 400 gebildet.
  • 10A bis 10E sind schematische Querschnittsansichten von Bereichen einer Halbleitervorrichtung 10, die ein Verfahren zum Herstellen einer Halbleitervorrichtung 10 gemäß einer anderen Ausführungsform veranschaulichen.
  • Die Prozesse, wie in 10A veranschaulicht, sind die gleichen wie die in Bezug auf 9A diskutierten und werden nicht wieder beschrieben.
  • Wie man aus 10B ersehen kann, wird eine erste Maskierschicht auf der Oberfläche des Halbleiterkörpers 100 abgeschieden und strukturiert, so dass sie Öffnungen M1' aufweist. In einem folgenden Implantationsprozess von 10B werden im Halbleiterkörper 100 Bodygebiete 160 eines zweiten Leitfähigkeitstyps gebildet.
  • Wie man aus 10C ersehen kann, wird nach Ausbilden der Bodygebiete 160 im Halbleiterkörper eine zweite Maskierschicht M2 auf der Oberfläche des Halbleiterkörpers 100 abgeschieden und so strukturiert, dass sie Öffnungen M2' aufweist. Die zweite Maske M2 ist eine Maskenschicht, z.B. eine auf der ersten Polysiliziumschicht 300a gebildete Hartmaskenschicht oder Resistschicht, welche durch einen lithografischen Prozess strukturiert wird, so dass die zweiten Gebiete 318 der Struktur 310 zum Schutz gegen elektrostatische Entladung nicht von der zweiten Maske M2 bedeckt werden. In einem nachfolgenden Implantationsprozess werden Dotierstoffe eines zweiten Leitfähigkeitstyps in die zweiten Gebiete 318 eingeführt, die durch die Öffnungen M2' freigelegt und von der Maskenschicht M2 auf der ersten Polysiliziumschicht 300a nicht bedeckt werden, um die zweiten Gebiete 318 des zweiten Leitfähigkeitstyps auszubilden.
  • Der Implantationsschritt ist vergleichbar mit demjenigen, wie er oben in Bezug auf 9C beschrieben wurde. Jedoch kann die Implantationsenergie in einem Bereich von 80 keV bis 150 keV liegen, da die zu implantierenden Ionen wie etwa Bor nur die dielektrische Schicht 230 durchdringen müssen, ohne die zweite Polysiliziumschicht 300b weiter zu durchdringen, wie oben in Bezug auf 9C beschrieben wurde. Somit schließt gemäß der Ausführungsform der 10A bis 10E der Prozess zum Ausbilden der Struktur 310 zum Schutz gegen elektrostatische Entladung ein Implantieren von Dotierstoffen in der ersten Polysiliziumschicht 300a vor einem Ausbilden der zweiten Polysiliziumschicht 300b ein.
  • Wie aus 10D ersehen werden kann, wird die zweite Polysiliziumschicht 300b auf der ersten Isolierungsschicht 200 und der Struktur 310 zum Schutz gegen elektrostatische Entladung gebildet. Alle weiteren, in 10D und 10E dargestellten Prozesse wurden in Bezug auf 9C und 9D schon in allen Details beschrieben und werden nicht wieder beschrieben.
  • 11A bis 11F sind schematische Querschnittsansichten eines Bereichs einer Halbleitervorrichtung 10, die ein Verfahren zum Herstellen einer Halbleitervorrichtung 10 gemäß noch einer weiteren Ausführungsform veranschaulichen.
  • Die Prozesse, wie sie in 11A bis 11F dargestellt sind, sind mit Ausnahme der im Folgenden beschriebenen Prozesse die gleichen wie die schon in Bezug auf 10A bis 10E beschriebenen.
  • Wie man aus 11A ersehen kann, wird vor einem Ausbilden der zweiten Polysiliziumschicht 300b eine temporäre Nitridabdeckschicht M0 auf der ersten Polysiliziumschicht 300a und der dielektrischen Schicht 230 wie in 11B gezeigt ausgebildet. Durch Vorsehen der temporären Nitridabdeckschicht M0 wird die Unversehrtheit der Gate-Dielektrikumschicht 220 in den Implantationsprozessen der 11B und 11C gewährleistet. Wie aus 11B ersehen werden kann, wird die temporäre Nitridabdeckschicht M0 nach Ausbilden der Struktur 310 zum Schutz gegen elektrostatische Entladung entfernt.
  • Alle weiteren Prozesse, die in 11E und 11F dargestellt sind, sind die gleichen wie die schon in Bezug auf 10D und 10E beschriebenen.
  • Gemäß einer Ausführungsform wird eine vergrabene Gateoxid-Diode zum Schutz gegen elektrostatische Entladung unter einer Gate-Polysiliziumstruktur gebildet, welche in einem Hochspannungs-Randabschlussgebiet monolithisch integriert ist. Die Diodenbreite kann nahezu so lang wie die Randabschlussbreite sein, was hohe ESD-HBM-Fähigkeiten (elektrostatische Entladung - Human-Body-Model) (> 2 kV) selbst für kleine Produktchips mit einer aktiven Fläche von 0,5 mm2 liefert. Folglich ist die Tauglichkeit bei elektrischer Entladung (ESD) signifikant größer, verglichen mit einer Struktur für eine elektrostatische Entladung, die nur in einem Gate-Padgebiet zwischen einer Source- und Gate-Metallisierung integriert ist.
  • Eine frühere Randabschlusstopologie und Gesamtchipfläche einer Halbleitervorrichtung 10 bleibt nahezu unverändert aufgrund des nahezu identischen RC-Gate-Netzwerks einer Topologie aus Gate-Polysilizium, Metallisierung und Kontakt des Transistorlayouts. Dies hat Vorteile, die das - identische - Schaltverhalten von Leistungs-MOSFET-Vorrichtungen sowohl mit als auch ohne Zenerdioden betrifft.
  • Die Randabschlussstruktur gemäß einer Ausführungsform mit einer integrierten Struktur 310 zum Schutz gegen elektrostatische Entladung ist auch anwendbar für eine Leistungstechnologie mit Graben-Gates und IGBTs. Ein zusätzlicher Vorteil kann darin gesehen werden, dass die Strukturen 310 zum Schutz gegen elektrostatische Entladung in dem Hochspannungs-Randabschlussgebiet 900 des Transistors platziert sind. Infolgedessen benötigt das Gate-Padgebiet kein Feldoxid mehr. Dies bedeutet, dass aktive Gate-Pad-Vorrichtungen sogar mit einer sehr hohen ESD-Robustheit integriert werden können.
  • Verglichen mit bekannten Herstellungsprozessen von Festkörperschaltern mit ESD-Zenerdioden ist eine Implantation mit hohen Energien (200 keV bis 1 MeV) notwendig. Verglichen mit möglichen Prozessen mit einem geringeren Temperaturhaushalt mit ESD-Zenerdioden sind keine zusätzlichen Masken notwendig.

Claims (19)

  1. Halbleitervorrichtung (10), umfassend: einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102), eine Transistorstruktur (1000) in dem Halbleiterkörper (100) , eine Source-Kontaktstruktur (700), die die Transistorstruktur (1000) überlappt, wobei die Source-Kontaktstruktur (700) mit Sourcegebieten (150) der Transistorstruktur (1000) elektrisch verbunden ist, eine Gate-Kontaktstruktur (500) mit einem Teil, der von der Source-Kontaktstruktur (700) durch einen longitudinalen Spalt (G) innerhalb einer lateralen Ebene getrennt ist, eine Struktur (310) zum Schutz gegen elektrostatische Entladung, die den longitudinalen Spalt (G) überbrückt und zwischen die Gate-Kontaktstruktur (500) und die Source-Kontaktstruktur (700) elektrisch gekoppelt ist, und eine Gate-Verbindungsstruktur (320), die den longitudinalen Spalt (G) überbrückt und zwischen die Gate-Kontaktstruktur (500) und eine Gateelektrode (330) der Transistorstruktur (1000) elektrisch gekoppelt ist, wobei vertikale Projektionen eines Teils der Gate-Verbindungsstruktur (320) und der Struktur (310) zum Schutz gegen elektrostatische Entladung auf der lateralen Ebene miteinander überlappen, und wobei die Gateelektrode (330) und die Gate-Verbindungsstruktur (320) strukturierte Teile einer gleichen Schichtstruktur sind.
  2. Halbleitervorrichtung (10) nach Anspruch 1, ferner umfassend eine erste Isolierungsschicht (200) auf der ersten Oberfläche (101) des Halbleiterkörpers (100), wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung an die erste Isolierungsschicht (200) grenzt.
  3. Halbleitervorrichtung (10) nach Anspruch 2, wobei die erste Isolierungsschicht (200) eine Felddielektrikumschicht (210) umfasst.
  4. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung eine Polysiliziumschicht (300) mit ersten und zweiten Gebieten (316, 318) eines entgegengesetzten Leitfähigkeitstyps umfasst, die entlang einer zur Längenrichtung (L) des longitudinalen Spalts (G) senkrechten lateralen Richtung sequentiell angeordnet sind.
  5. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Gate-Verbindungsstruktur (320) eine Polysiliziumschicht umfasst.
  6. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung in einem überlappenden Gebiet zwischen dem Teil der Gate-Verbindungsstruktur (320) und der ersten Oberfläche (101) des Halbleiterkörpers (100) ausgebildet ist.
  7. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei der Teil der Gate-Verbindungsstruktur (320), der die Struktur (310) zum Schutz gegen elektrostatische Entladung überlappt, durch eine dielektrische Schicht (230) von der Struktur (310) zum Schutz gegen elektrostatische Entladung getrennt ist.
  8. Halbleitervorrichtung (10) nach Anspruch 7, wobei die dielektrische Schicht (230) eine thermische Oxidschicht ist.
  9. Halbleitervorrichtung (10) nach Ansprüchen 7 oder 8, wobei die dielektrische Schicht (230) eine Gate-Dielektrikumschicht (220) der Transistorstruktur (1000) bildet.
  10. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, ferner umfassend eine zweite Isolierungsschicht (400) auf der Struktur (310) zum Schutz gegen elektrostatische Entladung und der Gate-Verbindungsstruktur (320), wobei die Source-Kontaktstruktur (700) und die Gate-Kontaktstruktur (500) auf der zweiten Isolierungsschicht (400) ausgebildet sind.
  11. Halbleitervorrichtung (10) nach Anspruch 10, wobei die Gate-Verbindungsstruktur (320) eine lokale Öffnung (301b) aufweist, durch welche ein Kontakt zwischen der Struktur (310) zum Schutz gegen elektrostatische Entladung und der Source-Kontaktstruktur (700), der von der Gate-Verbindungsstruktur (320) elektrisch isoliert ist, gebildet wird.
  12. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Gate-Kontaktstruktur (500) ein Gate-Pad (520) aufweist, wobei der longitudinale Spalt (G) zwischen einem Teil des Gate-Pad (520) und der Source-Kontaktstruktur (700) liegt.
  13. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Gate-Kontaktstruktur (500) eine Gateleitung (510) aufweist, wobei der longitudinale Spalt (G) zwischen einem Teil der Gateleitung (510) und der Source-Kontaktstruktur (700) liegt.
  14. Halbleitervorrichtung (10) nach Anspruch 13, wobei die Gateleitung (510) zumindest teilweise die Source-Kontaktstruktur (700) innerhalb der lateralen Ebene umgibt.
  15. Verfahren (2000) zum Herstellen einer Halbleitervorrichtung (10), umfassend: Ausbilden einer Transistorstruktur (1000) in einem Halbleiterkörper (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102), Ausbilden einer Source-Kontaktstruktur (700), die die Transistorstruktur (1000) überlappt, wobei die Source-Kontaktstruktur (700) mit Sourcegebieten (150) der Transistorstruktur (1000) elektrisch verbunden ist, Ausbilden einer Gate-Kontaktstruktur (500) mit einem Teil, der von der Source-Kontaktstruktur (700) durch einen longitudinalen Spalt (G) innerhalb einer lateralen Ebene getrennt ist, Ausbilden einer Struktur (310) zum Schutz gegen elektrostatische Entladung, die den longitudinalen Spalt (G) überbrückt und zwischen die Gate-Kontaktstruktur (500) und die Source-Kontaktstruktur (700) elektrisch gekoppelt ist, und Ausbilden einer Gate-Verbindungsstruktur (320), die den longitudinalen Spalt (G) überbrückt und zwischen die Gate-Kontaktstruktur (500) und eine Gateelektrode (330) der Transistorstruktur (1000) elektrisch gekoppelt ist, wobei vertikale Projektionen eines Teils der Gate-Verbindungsstruktur (320) und der Struktur (310) zum Schutz gegen elektrostatische Entladung auf der lateralen Ebene miteinander überlappen, und wobei die Gateelektrode (330) und die Gate-Verbindungsstruktur (320) strukturierte Teile einer gleichen Schichtstruktur sind.
  16. Verfahren nach Anspruch 15, wobei der Prozess zum Ausbilden einer Struktur (310) zum Schutz gegen elektrostatische Entladung und Ausbilden einer Gate-Verbindungsstruktur (320) umfasst Ausbilden einer ersten Isolierungsschicht (200) auf der ersten Oberfläche (101) des Halbleiterkörpers (100), Ausbilden einer ersten Polysiliziumschicht (300a) auf der ersten Isolierungsschicht (200), Ausführen eines thermischen Oxidationsprozesses, um eine Oxidschicht, die eine dielektrische Schicht (230) bildet, auf der ersten Polysiliziumschicht (300a) und eine Oxidschicht, die eine Gate-Dielektrikumschicht (220) der Transistorstruktur (1000) bildet, zu schaffen, Ausbilden einer zweiten Polysiliziumschicht(300b), die die Gate-Verbindungsstruktur (320) bildet, auf der ersten Polysiliziumschicht (300a) und der dielektrischen Schicht (230), und Ausbilden der Struktur (310) zum Schutz gegen elektrostatische Entladung in der ersten Polysiliziumschicht (300a).
  17. Verfahren nach Anspruch 16, wobei der Prozess zum Ausbilden der Struktur (310) zum Schutz gegen elektrostatische Entladung ein Implantieren von Dotierstoffen in der ersten Polysiliziumschicht (300a) nach einem Ausbilden der zweiten Polysiliziumschicht (300b) umfasst.
  18. Verfahren nach Anspruch 16, wobei der Prozess zum Ausbilden der Struktur (310) zum Schutz gegen elektrostatische Entladung ein Implantieren von Dotierstoffen in der ersten Polysiliziumschicht (300a) vor einem Ausbilden der zweiten Polysiliziumschicht (300b) umfasst.
  19. Verfahren nach Anspruch 18, ferner umfassend: Ausbilden einer temporären Nitridabdeckschicht (M0) auf der ersten Polysiliziumschicht (300a) und der dielektrischen Schicht (230) vor einem Ausbilden der zweiten Polysiliziumschicht (300b), und Entfernen der temporären Nitridabdeckschicht (M0) nach Ausbilden der Struktur (310) zum Schutz gegen elektrostatische Entladung.
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