DE102013112361B4 - Halbleitervorrichtung mit metallgefüllter Nut in einer Polysilicium-Gateelektrode und Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents

Halbleitervorrichtung mit metallgefüllter Nut in einer Polysilicium-Gateelektrode und Verfahren zur Herstellung einer Halbleitervorrichtung Download PDF

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Abstract

Halbleitervorrichtung, die aufweist:ein Halbleitersubstrat (100);eine Körperregion (132) eines ersten Leitfähigkeitstyps in dem Substrat (100);eine Source-Region (134) eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps, die zur Körperregion (132) benachbart ist;einen Graben (114), der sich benachbart zur Source (134) und zu den Körperregionen (132) in das Substrat (100) erstreckt, wobei der Graben (114) eine Polysilicium-Gateelektrode (116) umfasst, die vom Substrat (100) isoliert ist;eine dielektrische Schicht (102) auf dem Substrat (100) ;eine Gate-Metallisierung (104), die auf der dielektrischen Schicht (102) angeordnet ist und einen Teil des Substrates (100) bedeckt;eine Source-Metallisierung (106), die auf der dielektrischen Schicht (102) angeordnet und mit der Source-Region (134) elektrisch verbunden ist, wobei die Source-Metallisierung (106) von der Gate-Metallisierung (104) beabstandet ist und einen anderen Teil des Substrates (100) bedeckt als die Gate-Metallisierung (104); undeine metallgefüllte Nut (122), die in der Polysilicium-Gateelektrode (116) angeordnet und mit der Gate-Metallisierung (104) elektrisch verbunden ist, wobei die metallgefüllte Nut (122) sich entlang einer Länge des Grabens (114) unterhalb zumindest eines Teils der Source-Metallisierung (106) erstreckt,wobei eine Querschnittsfläche der metallgefüllten Nut (122) entlang eines Teils der Länge der metallgefüllten Nut (122) reduziert ist, sodass sich durch den Teil der metallgefüllten Nut (122) mit der reduzierten Querschnittsfläche ein Widerstand ausbildet.

Description

  • Die gegenständliche Anmeldung betrifft Halbleitervorrichtungen, insbesondere Halbleitervorrichtungen, die eine Polysilicium-Gateelektrode mit niedrigem Gatewiderstand aufweisen.
  • Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) mit Grabenfeldplatten werden als schnell schaltende Leistungsvorrichtungen verwendet. Die Grabenfeldplatte stellt eine Ladungskompensation bereit, welche ein viel geringeres Rds(on)xA und ein niedrigeres Gate-bezogenes FOM (Figure of Merit) ermöglicht. Das Leistungsverhalten solcher Vorrichtungen ist durch inhomogene Schalteffekte der Vorrichtung begrenzt.
  • Solche Effekte beinhalten inhomogenes Schalten aufgrund des verteilten Gate-Widerstandes. Beispielsweise folgen Teile eines Chips in unmittelbare Nähe zur Gate-Kontaktstelle einer schnellen Änderung der Gatespannung, und zwar viel schneller als jene Teile des Chips, die weiter von der Gate-Kontaktstelle entfernt sind. Außerdem ist im Unterschied zu Standard-MOSFET die Ladung/Entladung der Grabenfeldplatte, die Ladungen bereitstellt, um die Dotierung der Drift-Region zu kompensieren, inhomogen. Im Falle von schnellen Transienten lädt sich die Feldplatte aufgrund des verteilten Widerstandes ihrer Anschlüsse zu langsam auf und die Vorrichtung kann lokal während der Transienten leicht in den Lawinenbereich eintreten, wodurch erhöhte Verluste hervorgerufen werden.
  • Es ist daher vorteilhaft, den verteilten Gate-Widerstand allgemein zu verringern und die Homogenität der Verteilung des Gatesignals über den gesamten Chip zu verbessern. Herkömmliche Lösungen beinhalten das Aufweiten der Metallschichten, welche die Gates mit der Gate-Kontaktstelle verbinden, um den elektrischen Widerstand zu verringern. Diese Maßnahme ist allerdings durch den Zellen-Teilungsabstand begrenzt. Ebenso erfordert das Aufweiten der Gatefinger eine zusätzliche aktive Fläche. Solche Nachteile treffen auch hinsichtlich gleichwertiger Maßnahmen für das Kontaktieren der Graben-Feldplatten zu. Ein weiterer herkömmlicher Lösungsansatz ist das Hinzufügen weiterer Gatefinger, welche die aktive Fläche verkleinert und somit das Rds(on) einer vorgegebenen Chipgröße erhöht. Ein weiterer herkömmlicher Lösungsansatz wendet das Ersetzen des oft als Gatematerial verwendeten Polysiliciums durch ein Metall an, was im Falle eines MOSFET mit solch einer Struktur auch für die Graben-Feldplatte möglich wäre. Die Verwendung des Metalls für die Vorrichtungs-Gateelektrode und die Feldplatte beeinträchtigt jedoch die nachfolgenden Prozessschritte, die für die Fertigstellung der Chip-Herstellung erforderlich sind, da die maximale erlaubte Temperatur für einen Chip, der ein Metall-Gate aufweist, verringert wird, was wiederum die Art des durchführbaren Prozesses nach Ausbildung des Metall-Gates beschränkt.
  • Die Druckschriften DE 100 31 626 A1 , US 2011 / 0291 183 A1 , US 2006 / 0273 382 A1 und US 2008 / 0150 020 A1 offenbaren MOSFET-Vorrichtungen.
  • Ein Ausführungsbeispiel betrifft eine Halbleitervorrichtung nach Anspruch 1. Weitere Ausführungsbeispiele betreffen eine Halbleitervorrichtung nach Anspruch 11, ein Verfahren nach Anspruch 16 zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung nach Anspruch 22.
  • Ein Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der nachfolgenden detaillierten Beschreibung und beim Betrachten der beigeschlossenen Zeichnungen erkennen.
  • Die Elemente der Zeichnungen sind nicht notwendigerweise im Maßstab zueinander. Ähnliche Bezugszeichen bezeichnen ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können miteinander kombiniert werden, wenn sie sich nicht gegenseitig ausschließen. Ausführungsformen sind in den Zeichnungen dargestellt und detailliert in der nachfolgenden Beschreibung dargelegt.
    • 1 zeigt eine Ansicht von oben auf eine Halbleitervorrichtung mit einer Polysilicium-Gateelektrode mit einer metallgefüllten Nut.
    • 2 zeigt eine Ansicht von oben auf eine Halbleitervorrichtung mit einer Polysilicium-Gateelektrode mit einer metallgefüllten Nut.
    • 3 zeigt eine Ansicht von oben auf eine Halbleitervorrichtung mit einer Polysilicium-Gateelektrode mit einer metallgefüllten Nut gemäß einer Ausführungsform.
    • 4 zeigt eine Ansicht von oben auf eine Halbleitervorrichtung mit einer Polysilicium-Gateelektrode mit einer metallgefüllten Nut.
    • 5A bis 5I zeigen Querschnittsansichten eines Halbleitersubstrates während verschiedener Stufen der Herstellung einer Halbleitervorrichtung mit einer Polysilicium-Gateelektrode mit einer metallgefüllten Nut.
    • 6 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit einer metallgefüllten Nut.
    • 7 zeigt eine Ansicht von oben einer Halbleitervorrichtung mit einer Polysilicium-Gateelektrode und einer Feldplatte in demselben Graben und mit entsprechenden metallgefüllten Nuten.
    • 8 zeigt eine Ansicht von oben einer Halbleitervorrichtung mit einer Polysilicium-Gateelektrode mit einer metallgefüllten Nut und Gate-Ausläufern unterschiedlicher Länge.
    • 9 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit einer Polysilicium-Gateelektrode mit einer metallgefüllten Nut.
    • 10 zeigt eine Querschnittsansicht einer vertikalen DMOS-Halbleitervorrichtung mit einer planaren Gatestruktur, die eine Polysilicium-Gateelektrode mit einer metallgefüllten Nut umfasst.
    • 11 zeigt eine Querschnittsansicht einer lateralen CMOS-Halbleitervorrichtung mit einer planaren Gatestruktur, die eine Polysilicium-Gateelektrode mit einer metallgefüllten Nut umfasst.
    • 12 zeigt eine Ansicht von oben einer Halbleitervorrichtung mit einer Polysilicium-Gateelektrode mit einer metallgefüllten Nut in dem aktiven Bereich der Vorrichtung.
  • 1 zeigt eine Ansicht von oben einer Leistungshalbleitervorrichtung, wie etwa eines Leistungs-MOSFET, die auf einem Halbleitersubstrat 100 hergestellt wird. Wie hierin verwendet bezieht sich der Begriff Substrat auf einen Einkristall- oder Verbindungshalbleiter-Wafer, wie etwa einen Si, SiC, GaAs oder GaN-Wafer, oder eine oder mehrere Epitaxieschichten, die auf einem Einkristall- oder Verbindungshalbleiter-Wafer gewachsen sind. Für den Fall, dass eine oder mehrere Epitaxieschicht(en) verwendet werden, ist oder sind die Epitaxieschicht(en) auf einem Wachstums /Unterlage-Substrat gewachsen und haben eine niedere Dotierung aber dieselbe Leitfähigkeit wie das Wachstums/Unterlage-Substrat. Der darunterliegende Wachstums/Auflage-Wafer kann ausgedünnt oder ganz entfernt werden. Die Halbleitervorrichtung umfasst auch verschiedene Vorrichtungsregionen, wie Körper-, Source-, Drift- und Drain-Region, die in der Ansicht von oben in 1 nicht dargestellt sind. Eine dielektrische Schicht 102, wie etwa BPSG (Borophosphosilikatglas) oder PSG (Phosphosilikatglas) ist auf dem Substrat 100 ausgebildet und isoliert Gate und Source-Metallisierungen 104, 106 der Vorrichtung von dem darunterliegenden Substrat 100.
  • Die Gate-Metallisierung 104 bedeckt einen Teil des Substrates 100, z.B. den äußeren Rand der Vorrichtung, wie sie in 1 gezeigt ist. Die Gate-Metallisierung 104 umfasst eine Gate-Kontaktstelle 108 und mehrere Gate-Ausläufer 110, die sich in unterschiedliche Richtungen von der Gate-Kontaktstelle nach außen erstrecken, um das Gatesignal an verschiedene Regionen der Vorrichtung zu verteilen. Die Source-Metallisierung 106 ist mit der Source-Region der Vorrichtung elektrisch verbunden und deckt einen anderen Teil des Substrates 100 ab als die Gate-Metallisierung 104, z.B. den inneren Teil der Vorrichtung wie in 1 gezeigt. In 1 umgibt die Gate-Metallisierung 104 die Source-Metallisierung 106 an drei Seiten. Andere Gate/Source-Metallisierungs-Layouts sind möglich und innerhalb des Umfanges der hierin beschriebenen Ausführungsformen. In jedem Fall sind die Source- und Gate-Metallisierungen 104, 106 voneinander beabstandet, um den ordnungsgemäßen Betrieb der Halbleitervorrichtung zu gewährleisten.
  • Die Gatestruktur 112 der Halbleitervorrichtung ist aus einem oder mehreren Gräben 114 gebildet, die hierin auch als Gategräben bezeichnet werden. Die Gategräben 114 sind in der Ansicht von oben der 1 mit strichlierten Linien gezeichnet, da die Gräben 114 in dem Halbleitersubstrat 100 ausgebildet und durch die darüber liegende dielektrische Schicht 102 und Metallisierungen 104, 106 bedeckt sind. Sofern mehr als eine Gatestruktur 112 bereitgestellt ist, unterteilen die Gatestrukturen 112 den aktiven Bereich der Vorrichtung in unterschiedliche Zellen. In diesem Fall erstrecken sich die Gatestrukturen 112 in dem Halbleitersubstrat 100, wie in 1 gezeigt, von einem Ende der Gate-Metallisierung 104 zu dem entgegengesetzten Ende parallel zueinander in der Form von „Fingern“.
  • Jeder Gategraben 114 erstreckt sich in das Substrat 100 benachbart zur Source und zu den Körperregionen (in 1 nicht dargestellt) und beinhaltet eine aus Polysilicium hergestellte Gateelektrode 116, die vom Substrat 100 durch ein Gate-Dielektrikum 118, wie etwa Siliciumdioxid, isoliert ist. Im Falle von mehreren (parallelen) Gategräben 114 ist jede Polysilicium-Gateelektrode 116 mit der Gate-Metallisierung 104 durch eine oder mehrere elektrisch leitfähige Durchkontaktierungen 120 elektrisch verbunden. Die leitfähigen Durchkontaktierungen 120 erstrecken sich vertikal von der Gate-Metallisierung 104 zu den Gateelektroden 116 durch die dielektrische Zwischenschicht 102, z.B. an beiden Enden der Gate-Metallisierung 104 wie in 1 gezeigt. Die leitfähigen Durchkontaktierungen 120 sind in der Ansicht von oben der 1 mit strichlierten Linien dargestellt, da die Durchkontaktierungen 120 in der dielektrischen Schicht 102 unterhalb der darüber liegenden Metallisierungen 104, 106 angeordnet sind.
  • Eine metallgefüllte Nut 122 ist in jeder Polysilicium-Gateelektrode 116 ausgebildet. Die Nuten 122 sind mit Metall gefüllt, um eine Metallschicht im oberen Teil der Gateelektroden 116 entlang aller Finger 112 bereitzustellen. Jedes geeignete Metall oder geeignete Metalllegierung kann verwendet werden, um die Nuten 122 in der Gateelektrode 116 zu füllen. Die Art des verwendeten Metalls hängt vor der für die Herstellung der Vorrichtung verwendeten Technologie ab. Beispielsweise können die Nuten 122 mit einem einzigen Metall, wie etwa Wolfram oder einer Metalllegierung, wie etwa Ti/TiN/W gefüllt werden. In jedem Fall erstrecken sich die metallgefüllten Nuten 122 entlang einer Länge (L) der Gate-Gräben 114 unterhalb zumindest eines Teils der Source-Metallisierung 106. Ganz allgemein reduziert das Bereitstellen einer metallgefüllten Nut 122 in jeder Polysilicium-Gateelektrode 116 unterhalb zumindest eines Teils der Source-Metallisierung 106 den gesamten verteilten Widerstand der Vorrichtungs-Gate und verbessert die Homogenität des Schaltens der Vorrichtung. Die metallgefüllten Nuten 122 können sich entlang der gesamten Gategrabenlänge oder entlang eines Teils der Gategrabenlänge erstrecken. In 1 erstreckt sich jede metallgefüllte Nut 122 kontinuierlich von einem ersten Ende des entsprechenden Gategrabens 114 zu dem gegenüberliegenden Ende des Grabens 114, und jede metallgefüllte Nut 122 ist an dem ersten und dem zweiten Ende des entsprechenden Gategrabens 114 mit der Gate-Metallisierung 104 durch entsprechende leitfähige Durchkontaktierungen 120 elektrisch verbunden.
  • 2 zeigt eine Ansicht von oben der LeistungsHalbleitervorrichtung. Die in 2 gezeigte Halbleitervorrichtung ist ähnlich zu der in 1 gezeigten Halbleitervorrichtung, jedoch sind die metallgefüllten Nuten 122 zumindest einmal entlang der Länge (L) der Gräben 114 unterbrochen, sodass die metallgefüllten Nuten 122 jeweils zwei unterschiedliche Abschnitte 122', 122'' aufweisen, die in den Gate-Gräben 114 voneinander getrennt sind. Jeder Abschnitt 122', 122'' der metallgefüllten Nuten 122 ist an einem Ende des entsprechenden Gategrabens 114 über eine entsprechende leitfähige Durchkontaktierung 120 mit der Gate-Metallisierung 104 elektrisch verbunden.
  • 3 zeigt eine Ansicht von oben der Leistungshalbleitervorrichtung gemäß einer Ausführungsform. Die in 3 gezeigte Halbleitervorrichtung ist ähnlich zu der in 1 gezeigten Halbleitervorrichtung, es ist jedoch die Querschnittsfläche der metallgefüllten Nuten 122 entlang eines Teils der Länge der metallgefüllten Nuten 122 verringert. Der Teil einer jeden metallgefüllten Nut 122 mit einer reduzierten Querschnittsfläche bildet einen Widerstand. In 3 ergibt sich die reduzierte Querschnittsfläche von einem Verengen der Breite (Wg1 gegenüber Wg2) der metallgefüllten Nut 122. Die Tiefe kann ebenso variiert werden, um die Querschnittsfläche zu reduzieren, zusätzlich zu oder anstelle der Verengung der Breite.
  • 4 zeigt eine Ansicht von oben einer Leistungshalbleitervorrichtung gemäß einer noch weiteren Ausführungsform. Die in 4 gezeigte Halbleitervorrichtung ist ähnlich zu der in 1 gezeigten Halbleitervorrichtung, die Polysilicium-Gateelektroden 116, die weiter von der Gate-Kontaktstelle 108 entfernt sind, sind jedoch größer als die näher zur Gate-Kontaktstelle 108 angeordneten Polysilicium-Gateelektroden 116. Die Homogenität des Schaltverhaltens und des Stromflusses wird durch die Bereitstellung eines spezifischen Gatewiderstandes der Gatefinger 112 verbessert, der über die Entfernung von der Gate-Kontaktstelle 108 abnimmt. Zusätzlich weisen die Gatefinger 112 abnehmenden Lagenwiderstand für Zellen, die weiter von der Gate-Kontaktstelle 108 angeordnet sind, durch Erhöhen der Gateelektrodenbreite (We1 gegenüber We2) auf. Beispielsweise zeigt 4 die zwei Polysilicium-Gateelektroden 116, die am nächsten zu der Gate-Kontaktstelle 108 angeordnet mit einer Breite We1 und die zwei Polysilicium-Gateelektroden 116, die am weitesten von der Gate-Kontaktstelle 108 entfernt angeordnet sind, weisen eine Breite We2 auf, wobei We2 > We1 ist. Die Dicke (Tiefe) der Polysilicium-Gateelektroden 116 kann wie gewünscht ebenso variiert werden, um die Lagenwiderstände der unterschiedlichen Gatefinger 112 zu variieren. Generell kann jede gewünschte Anzahl von Gatefingern 112 bereitgestellt werden und die Gatedimensionen können wie gewünscht eingestellt werden, indem der zur Herstellung der Gategräbenstrukturen 112, d.h. der Gatefinger angewandte Litographieprozess geeignet gesteuert wird. Nachfolgend werden Ausführungsformen eines Verfahrens zur Herstellung der Leistungshalbleitervorrichtung beschrieben.
  • 5A bis 5I zeigen Querschnittsansichten der Leistungshalbleitervorrichtung während unterschiedlicher Stufen der Herstellung. Die Leistungshalbleitervorrichtung umfasst sowohl Polysilicium-Gateelektroden 116 als auch Polysilicium-Feldplatten 124, die in Gräben 126 angeordnet sind. Die Feldplatten 124 stellen Ladungskompensation bereit, die eine viel geringere Rds(on)xA und eine niedrigere Gate-und Gate-zu-Drain-FOM (Figure of Merit) ermöglicht. Jede Feldplatte 124 ist in einem Graben 126 angeordnet, der in dem Halbleitersubstrat 100 ausgebildet ist und weist eine metallgefüllte Nut 122 auf. Die metallgefüllten Nuten 122 in den Polysilicium-Gateelektroden 116 erstrecken sich entlang der Länge der Gategräben 114 unterhalb zumindest eines Teils der Source-Metallisierung 106, wie zuvor hierin beschrieben. Die metallgefüllten Nuten 122 in den Polysilicium-Feldplatten 124 erstrecken sich in ähnlicher Weise entlang der Länge der Feldplattengräben 126 unterhalb zumindest eines Teils der Gate-Metallisierung 104.
  • 5A zeigt das Halbleitersubstrat 100 nach Beendigung von unterschiedlichen herkömmlichen Schritten, wie der Grabenausbildung, einer Gateelektroden/Feldplattenausbildung und Isolation, und einer Source-Regionausbildung. Einige Feldplatten 124 sind in demselben Graben 126 wie eine der Gateelektroden 116 angeordnet. Eine zusätzliche Feldplatte 124 kann an der Kante der Vorrichtung unterhalb der Gate-Metallisierung 104 und der Source-Metallisierung 106 in einem Graben 128 ohne Gateelektrode 116 angeordnet sein. Alternativ dazu können die Feldplatten 124 und die Gateelektroden 116 zusammen in unterschiedlichen Gräben angeordnet sein. In jedem Fall ist ein Teil des Substrates 100 durch einen Resist 130 geschützt. Dotanden werden in die ungeschützten Körperregionen 132 implantiert, um die zu den Körperregionen 132 benachbarten Source-Regionen 134 der Vorrichtung auszubilden. Die Körperregionen 132 sind vom ersten Leitfähigkeitstyp (d.h. p-Typ oder n-Typ), und die Source-Regionen 134 sind vom entgegengesetzten (zweiten) Leitfähigkeitstyp (d.h. n-Typ oder p-Typ).
  • Für den Fall, dass das Substrat 100 eine Epitaxieschicht umfasst ist die Epitaxieschicht vom zweiten Leitfähigkeitstyp und eine untere dotierte Drift-Region der Vorrichtung, die vom zweiten Leitfähigkeitstyp ist, wird in der Epitaxieschicht angeordnet. Die Gräben 126, 128 erstrecken sich in die Drift-Region gemäß dieser Ausführungsform. Alternativ dazu kann das Substrat 100 ein niedrig-dotierter Halbleiter-Wafer sein, der ausgedünnt ist und mit einer hochdosierten Rückseiten-Implantierung bereitgestellt ist, um einen Drain-Kontakt auszubilden.
  • In jedem Fall erstreckt sich jeder Graben 126, der eine Gateelektrode 116 und eine Feldplatte 124 enthält, in das zum Körper und den Source-Regionen 132, 134 benachbarte Substrat 100 bis zu einer Tiefe Dt. Die Gräben 126 haben auch eine Querschnittsbreite Wt. Die Länge der Gräben 126 erstreckt sich in eine Richtung in die 5A. Die Gateelektrode 116 und die Feldplatte 124 sind beide aus Polysilicium und voneinander und gegenüber dem Substrat 100 durch ein Gate-Dielektrikum 118 bzw. ein Feldoxid 136 isoliert. Das Substrat 100 wurde bis zu diesem Punkt nach herkömmlichen Techniken hergestellt, sodass in dieser Hinsicht keine weitere Erläuterung gegeben wird.
  • 5B zeigt das Substrat 100 nachdem eine Passivierungsschicht 138, wie etwa Oxynitrid und/oder USG (undotiertes Silikatglas) auf dem Substrat 100 ausgebildet worden ist. Die Dicke der metallgefüllten Nuten, die nachfolgend in den Gateelektroden 116 und den Feldplatten 124 ausgebildet werden sollen, ist definiert durch die Dicke der Passivierungsschicht 138. Als solches kann der Gesamtwiderstand der Gateelektroden 116 und der Feldplatten 124 durch Variation der Passivierungsschichtdicke eingestellt werden. Beispielsweise kann die Dicke für eine aus USG hergestellte Passivierungsschicht 138 von 150 bis 400 nm reichen. Eine Verwendung von mehr als zwei Fingern 110 ist auch möglich, falls ein sehr niedriger Gate-Widerstand erforderlich ist.
  • 5C zeigt das Substrat 100 nachdem auf der Passivierungsschicht 138 eine Resistschicht 140 ausgebildet und strukturiert worden ist, um Öffnungen 142 im Resist 140 auszubilden. Die darunterliegende Passivierungsschicht 138 wird dann durch die Öffnungen 142 im Resist 140 geätzt. Das Aspektverhältnis der sich ergebenden Öffnungen 144 in der Passivierungsschicht 138 hängt von der Dicke des Resists 140 ab. Nuten 146 werden dann in der oberen (freigelegten Seite) der Gateelektroden 116, Feldplatten 124 und Source-Regionen 132, z.B. durch herkömmliches Ätzen ausgebildet. Wie zuvor hierin beschrieben kann die Querschnittsfläche der Gateelektrode-und/oder Feldplatten-Nuten 146 entlang eines bestimmten Teils oder bestimmter Teile der Grabenlänge reduziert werden, um einen Widerstand auszubilden, wenn die Nuten 146 mit einem Metall gefüllt werden (siehe 3). Ebenso können die Nuten 146 physisch in mehrere voneinander beabstandete Abschnitte unterteilt werden, wie hierin zuvor beschrieben (siehe 4). Außerdem definiert die Tiefe der Nuten 146 im Polysilicium den Gesamtwiderstand, da die Nuten 146 anschließend mit Metall gefüllt werden, wie nachfolgend hierin detaillierter beschrieben werden wird. Solche Einstellungen der Dimensionen der Nuten 146 können während des in 5C dargestellten Lithographie-Prozesses durchgeführt werden.
  • 5D zeigt das Substrat 100 während des Implantierens der Körperregion. Die Körperimplantierungsdosis kann so gewählt werden, dass ein guter p-Typ-Kontakt 148 in der Körperregion 134 ausgebildet wird, während ebenso ausreichendes n-Typ-Dotieren in der Source-Region 132 aufrechterhalten wird. Ein optionales Streuoxid (in 5D nicht gezeigt) kann ausgebildet werden, um ein Seitenwandimplantieren zu vermeiden. Die Körperkontaktimplantierung muss nicht auf die Source-Kontaktstellenregion beschränkt sein. Somit können Körperkontakte 148 auch unterhalb der Gate-Ausläufer 110 am Rand der Vorrichtung implantiert werden, um die Blockierungsfähigkeit der Vorrichtung zu verbessern. Die Nuten 146 hindern auch Ionen, wie Natrium daran, in das aktive Zellenfeld einzutreten, da die Gräben 126 und somit die Nuten 146 den ganzen Chip umgeben können. Der Körperimplantierungsprozess wird durch nach unten weisende Pfeile in 5D angedeutet.
  • 5E zeigt das Substrat 100 nachdem das Metall in den in den Gateelektroden 116 und den Feldplatten 124 gebildeten Nuten 146 sowie in den durch die Source-Region 132 zu der Körperregion 134 durchgeätzten Öffnungen abgeschieden worden ist. Jedes geeignete Metall oder geeignete Metalllegierung kann verwendet werden. Beispielsweise kann Ti/TiN/W verwendet werden. In anderen Ausführungsformen kann TiW verwendet werden. Verschiedene andere metallurgische Kombinationen sind möglich und im Schutzumfang der hierin beschriebenen Ausführungsformen. Das Metall kann von der Oberfläche der Passivierungsschicht 138, z.B. durch Plasmaätzen und/oder CMP (chemisch-mechanisches Polieren) entfernt werden. Das Metall kann weiter vertieft werden, wenn eine präzisere Steuerung des Zielwiderstandes der Gateelektroden 116 und der Feldplatten 124 gewünscht ist. In jedem Fall setzen die sich ergebenden metallgefüllten Nuten 122, die in den Grabenelektroden 116 und den Feldplatten 124 gebildet worden sind, den Gesamtwiderstand dieser Regionen kollektiv herab, da das Polysilicium entfernt und durch ein mehr leitfähigeres Metallmaterial ersetzt worden ist. Metall-Source/Körperkontakte 150 wurden auch gebildet.
  • 5F zeigt das Substrat 100 nachdem ein Zwischenschicht-Dielektrikum 152, wie BPSG (Borophosphosilikatglas) oder PSG (Phosphosilikatglas) auf der Passivierungsschicht 138 und den metallgefüllten Nuten 122 gebildet worden ist. Jedes geeignete herkömmliche Zwischenschicht-Dielektrikum 152 kann verwendet werden.
  • 5G zeigt zwei unterschiedliche Abschnitte des Substrates 100 nachdem ein Resist 154 auf dem Zwischenschicht-Dielektrikum 152 ausgebildet worden ist und Öffnungen 156 , 158 werden in dem Resist 154 ausgebildet. Die linksseitige Ansicht der 5G zeigt einen Teil der Vorrichtung, die mit der Source-Metallisierung 106 (d.h. die Source-und Körperregionen 132 , 134 und die Feldplatten 124) zu verbinden ist und die rechtsseitige Ansicht der 5G zeigt einen Teil der Vorrichtung, die mit der Gate-Metallisierung 104 (d.h. die Gateelektroden 116) zu verbinden ist.
  • 5H zeigt dieselben zwei Abschnitte des Substrates 100 wie in 5G nachdem Öffnungen 160, 162 durch das Zwischenschicht-Dielektrikum 152 hindurch ausgebildet worden sind. Die Öffnungen 160, 162 können im Zwischenschicht-Dielektrikum 152, z.B. durch anisotropes Ätzen ausgebildet werden und entsprechen den Öffnungen 156, 158 die zuvor im Resist 154 ausgebildet worden sind. Nachdem die Zwischenschicht-Öffnungen 160, 162 ausgebildet worden sind, werden die obere Seite der metallgefüllten Nuten 122 und die Metall-Source/Körper-Kontakte 150, wie in 5H gezeigt, freigelegt.
  • 5I zeigt dieselben zwei Abschnitte des Substrates 100 wie in 5G und 5H nachdem die Gate-Metallisierung 104 auf einem Abschnitt des einen Teil des Substrates 100 abdeckenden Zwischenschicht-Dielektrikums 152 ausgebildet ist und die Source-Metallisierung 106 ist auf einem weiteren Abschnitt der dielektrischen Schicht 152 ausgebildet und bedeckt einen anderen Teil des Substrates 100 als die Gate-Metallisierung 104. Die separaten Gate-und Source-Metallisierungen 104, 106 können durch Abscheiden einer Metallschicht auf dem Substrat 100 ausgebildet werden, welche die Öffnungen 160, 162 in dem Zwischenschicht-Dielektrikum 152 füllt. Die Metallschicht wird dann durch einen Resist maskiert und geätzt. Der Ätzprozess trennt die Gate-und Source-Metallisierungen 104, 106. Die Gate-Metallisierung 104 füllt die Öffnungen 162 in dem Zwischenschicht-Dielektrikum 152, die sich zu den metallgefüllten Nuten 122 in der Gateelektrode 116 erstrecken. Die Source-Metallisierung 106 füllt die Öffnungen 160 auf ähnliche Weise im Zwischenschicht-Dielektrikum 152, die sich zu den metallgefüllten Nuten 122 in den Feldplatten 124 und zu den Source/Körper-Kontakten 150 erstreckt. Das Ersetzen eines Teils der Polysilicium-Gateelektrode 116 und der Polysilicium-Feldplatten 124 durch metallgefüllte Nuten 122 setzt den Gesamtwiderstand der Gateelektroden 116 und der Feldplatten 124 herab. Zusätzlich hindern die metallgefüllten Nuten 122 Ionen, wie etwa Natrium, am Eintreten in das aktive Zellenfeld, da die metallgefüllten Nuten 122 den gesamten Chip umgeben können. Jede Polysilicium-Gateelektrode 116 ist mit der Gate-Metallisierung 104 elektrisch verbunden und jede Feldplatte 124 ist mit der Source-Metallisierung 106 durch eine oder mehrere elektrisch leitfähige Durchkontaktierungen 120 verbunden.
  • Das in 5A bis 51 gezeigte Beispiel beinhaltet die Gateelektroden 116 in demselben Graben 126 wie die Feldplatten 124. In anderen Beispielen sind die Gatelektroden 116 in anderen Gräben als die Feldplatten 124 angeordnet.
  • 6 zeigt eine Querschnittsansicht der Leistungs-Halbleitervorrichtung gemäß einem weiteren Beispiel. Gemäß diesem Beispiel sind die Gateelektroden 116 in anderen Gräben 114 angeordnet als die Feldplatten 124. Die Gateelektroden 116 sind vom umgebenden Halbleitermaterial durch ein Gate-Dielektrikum 166 isoliert. Die Feldplatten 124 sind in ähnlicher Weise von dem umgebenden Halbleitermaterial durch ein Feldplatten-Dielektrikum 168 isoliert, das dicker ist als das Gate-Dielektrikum 166. Die Gategräben 114 und die Feldplattengräben 164 sind voneinander beabstandet und erstrecken sich in das zu den Körper- und den Source-Regionen 132, 134 benachbarte Substrat 100. Eine Gruppe von elektrisch leitfähigen Durchkontaktierungen 170 erstrecken sich von der Source-Metallisierung 104 durch das Zwischenschicht-Dielektrikum 152 zu den metallgefüllten Nuten 122 in den Feldplatten 124. Diese elektrisch leitfähigen Durchkontaktierungen 170 kontaktieren die Source- und die Körperregionen 132, 134, wie in 6 gezeigt, um einen ordnungsgemäßen Betrieb der Vorrichtung zu gewährleisten. Eine unterschiedliche Gruppe von elektrisch leitfähigen Durchkontaktierungen (in 6 nicht dargestellt) erstrecken sich von der Gate-Metallisierung 104 durch das Zwischenschicht-Dielektrikum 152 und kontaktieren die metallgefüllten Nuten 122, die in den Gateelektroden 116 ausgebildet sind.
  • Wie zuvor hierin beschrieben ist die Querschnittsfläche der metallgefüllten Nuten 122 der Gateelektrode entlang eines bestimmten Teils oder bestimmter Teile der Grabenlänge reduziert, um einen Widerstand auszubilden (3). Die metallgefüllten Nuten 122 können auch physisch in mehrere Abschnitte unterteilt werden wie zuvor hierin beschrieben (siehe 2). Eine solche Abstimmung der Dimensionierungen der metallgefüllten Nuten 122 kann während der Nuten-Lithographie-Verarbeitung durchgeführt werden, wie zuvor hierin mit Bezug auf 5C beschrieben. Beispielsweise kann ein Widerstand bereitgestellt werden, um die Schalthomogenität entlang eines Fingers (Streifen) durch geeignete Strukturierung der entsprechenden metallgefüllten Nut 122 entlang des Fingers zu verbessern. Wenn ein Teil dieser metallgefüllten Nut 122 zwischen dem Bereich, der die darüber liegende Gate-Metallisierung 104 mit der Polysilicium-Gateelektrode 116 verbindet, und dem aktiven Bereich entfernt wird, wirkt das verbleibende Gate-Polysilicium zwischen den entfernten Nutenbereichen im Wesentlichen wie ein Widerstand. Identische Maßnahmen können für die metallgefüllten Nuten 122 in den Feldplatten 124 angewandt werden. Ebenso können separate Widerstände in den Chip integriert sein, um zwischen der Gate-Kontaktstelle und dem Chipbereich selbst ein Widerstandselement bereitzustellen.
  • 7 zeigt eine Ansicht von oben der Leistungshalbleitervorrichtung, die nach dem in den 5A bis 51 gezeigten Verfahren hergestellt sind. Die Polysilicium-Gateelektroden 116 und die Feldplatten 124 sind in demselben Graben 126 angeordnet, wie in den 5A bis 51 und dem entsprechenden Text beschrieben.
  • 8 zeigt eine Ansicht von oben der Leistungshalbleitervorrichtung gemäß einem weiteren Beispiel. Das in 8 gezeigte Beispiel ist ähnlich zu dem in 1 gezeigten Beispiel, die Breite (Wgr) der Gate-Ausläufer 110 der Metallisierung 104 erhöht sich aber je weiter die Gate-Ausläufer sich von der Gate-Kontaktstelle 108 nach außen erstrecken. Das Aufweiten der Gate-Ausläufer 110 entlang der Seiten der Vorrichtung gleicht auf diese Weise den mit zunehmender Länge ansteigenden Widerstand der Gate-Ausläufer 110 aus.
  • 9 zeigt zwei Abschnitte der Leistungshalbleitervorrichtung in Querschnittsansicht gemäß einem weiteren Beispiel. Gemäß diesem Beispiel sind Feldplatten (falls vorgesehen) in einem anderen Graben angeordnet als die Polysilicium-Gateelektroden 116. Die linksseitige 9 zeigt einen Abschnitt der Vorrichtung, in dem elektrisch leitfähige Durchkontaktierungen 120 die Source-Metallisierung 106 mit den Körper- und Source-Regionen 132, 134 verbinden. Die rechtsseitige 9 zeigt einen Abschnitt der Vorrichtung, in dem elektrisch leitfähige Durchkontaktierungen 120 die Gate-Metallisierung 104 mit den metallgefüllten Nuten 122, die in den Polysilicium-Gateelektroden 116 angeordnet sind, verbinden.
  • 10 zeigt eine Querschnittsansicht der Leistungshalbleitervorrichtung, die als DMOS (Double-Diffused MetalOxide Semiconductor)-Vorrichtung implementiert ist. Gemäß diesem Beispiel ist die Gatestruktur der DMOS-Vorrichtung planar und auf einer ersten Oberfläche 101 des Substrates 100 angeordnet. Die Körper- und Source-Regionen 132, 134 der DMOS-Vorrichtung sind an der ersten Oberfläche 101 angeordnet. Der Drain 172 der DMOS-Vorrichtung ist an der gegenüberliegenden Oberfläche 103 des Substrates 100 angeordnet und von den Körper- und Source-Regionen 132, 134 durch eine Drift-Region 174 getrennt. Somit ist die DMOS-Vorrichtung eine vertikale Vorrichtung insofern als die Stromflussrichtung zwischen den einander gegenüberliegenden Oberflächen 101, 103 der Vorrichtung von der Source 134 zur Drain 172 orientiert ist. Die planare Gatestruktur der DMOS-Vorrichtung umfasst eine Polysilicium-Gateelektrode 176, die von der ersten Oberfläche 101 des Substrates 100 durch ein Gate-Dielektrikum 178 beabstandet ist. Eine metallgefüllte Nut 180 ist in der planaren Polysilicium-Gateelektrode 176 wie zuvor hierin beschrieben ausgebildet. Die metallgefüllte Nut 180 erstreckt sich entlang einer Länge der Polysilicium-Gateelektrode 176, d.h. in die Blattebene in 10 hinein, und ist von der Source-Metallisierung 106 durch ein Isoliermaterial 182 isoliert.
  • 11 zeigt eine Querschnittsansicht der als CMOS(Komplementär-Metalloxidhalbleiter)-Vorrichtung implementierten Leistungshalbleitervorrichtung. Gemäß diesem Beispile ist die Gatestruktur der CMOS-Vorrichtung planar und auf der ersten Oberfläche 101 des Substrates 100 angeordnet. Die Source-Region 134 ist in der Körperregion 132 an einem Teil der ersten Oberfläche 101 angeordnet. Der Drain 172 der CMOS-Vorrichtung ist auf derselben Oberfläche 101 des Substrates 100 wie die Körper- und Source-Regionen 132, 134 ausgebildet. Der Drain 172 kann eine stark dotierte Drain-Kontaktregion 184 für das Verringern des Widerstandes auf dieser Grenzfläche umfassen. Der Drain 172 ist von den Körper- und Source-Regionen 132, 134 durch eine laterale Kanalregion 186 getrennt. Somit ist die CMOS-Vorrichtung eine seitliche Vorrichtung, in der die Stromflußrichtung von der Source 134 zum Drain 172 auf derselben Oberfläche 101 der Vorrichtung orientiert ist. Die planare Gatestruktur hat einen ähnlichen Aufbau wie die in 10 gezeigte, die Source- und Drain-Metallisierungen 106, 188 sind jedoch an derselben Seite der Vorrichtung angeordnet und gegenüber der Polysilicium-Gateelektrode 176 durch ein Isoliermaterial 182 isoliert. Die in der planaren Polysilicum-Gateelektrode 176 ausgebildete metallgefüllte Nut 180 kontaktiert die Gate-Metallisierung 104 in einer Ebene, welche in 11 nicht dargestellt ist.
  • 12 zeigt eine Ansicht von unten der Leistungshalbleitervorrichtung gemäß einem weiteren Beispiel. Die in 12 gezeigte Halbleitervorrichtung ist der in 1 gezeigten Halbleitervorrichtung ähnlich, die in den Polysilicium-Gateelektroden 116 ausgebildeten metallgefüllten Nuten 122 erstrecken sich entlang der Länge der Gräben 114 nur in den aktiven Bereich der Vorrichtung, d.h. nur unterhalb der Source-Metallisierung 106 in 12. Als solches sind die metallgefüllten Nuten 122 durch einen Abstand Dmv von der nächsten elektrisch leitfähigen Durchkontaktierung 120 beabstandet, welche die die Gateelektrode 116 gemäß dieser Ausführungsform kontaktiert. Ein ausreichend niedrig integrierter Gatewiderstand kann zwischen den metallgefüllten Nuten 122 und den elektrisch leitfähigen Durchkontaktierungen 120 bereitgestellt sein, welche die Gateelektroden 116 kontaktieren, sofern die Polysilicium-Dotierung der Gateelektroden 116 niedrig genug ist.
  • Die Merkmale der unterschiedlichen, hierin beschriebenen Ausführungsformen können miteinander kombiniert werden, sofern es nicht anders angegeben ist.

Claims (21)

  1. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (100); eine Körperregion (132) eines ersten Leitfähigkeitstyps in dem Substrat (100); eine Source-Region (134) eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps, die zur Körperregion (132) benachbart ist; einen Graben (114), der sich benachbart zur Source (134) und zu den Körperregionen (132) in das Substrat (100) erstreckt, wobei der Graben (114) eine Polysilicium-Gateelektrode (116) umfasst, die vom Substrat (100) isoliert ist; eine dielektrische Schicht (102) auf dem Substrat (100) ; eine Gate-Metallisierung (104), die auf der dielektrischen Schicht (102) angeordnet ist und einen Teil des Substrates (100) bedeckt; eine Source-Metallisierung (106), die auf der dielektrischen Schicht (102) angeordnet und mit der Source-Region (134) elektrisch verbunden ist, wobei die Source-Metallisierung (106) von der Gate-Metallisierung (104) beabstandet ist und einen anderen Teil des Substrates (100) bedeckt als die Gate-Metallisierung (104); und eine metallgefüllte Nut (122), die in der Polysilicium-Gateelektrode (116) angeordnet und mit der Gate-Metallisierung (104) elektrisch verbunden ist, wobei die metallgefüllte Nut (122) sich entlang einer Länge des Grabens (114) unterhalb zumindest eines Teils der Source-Metallisierung (106) erstreckt, wobei eine Querschnittsfläche der metallgefüllten Nut (122) entlang eines Teils der Länge der metallgefüllten Nut (122) reduziert ist, sodass sich durch den Teil der metallgefüllten Nut (122) mit der reduzierten Querschnittsfläche ein Widerstand ausbildet.
  2. Halbleitervorrichtung nach Anspruch 1, bei der eine Breite der metallgefüllten Nut (122) verengt wird und/oder eine Tiefe der metallgefüllten Nut (122) variiert wird, um die Querschnittsfläche zu reduzieren.
  3. Halbleitervorrichtung nach Anspruch 1, bei der die metallgefüllte Nut (122) sich kontinuierlich von einem ersten Ende des Grabens (114) zu einem gegenüberliegenden Ende des Grabens (114) erstreckt, und worin die metallgefüllte Nut (122) an dem ersten und dem zweiten Ende des Grabens (114) mit der Gate-Metallisierung (104) elektrisch verbunden ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der die metallgefüllte Nut (122) mit Titan, Titannitrid und Wolfram gefüllt ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, welche ferner aufweist: einen zusätzlichen Graben (126), der sich in das zur Source (134) und zu den Körperregionen (132) benachbarte Substrat (100) erstreckt und vom Graben (114) mit der Polysilicium-Elektrode (116) beabstandet ist, wobei der zusätzliche Graben (126) eine vom Substrat (100) isolierte Polysilicium-Feldplatte (124) umfasst; und eine zusätzliche metallgefüllte Nut (122), die in der Polysilicium-Feldplatte (124) angeordnet und mit der Source-Metallisierung (106) elektrisch verbunden ist.
  6. Halbleitervorrichtung nach Anspruch 5, bei der die zusätzliche metallgefüllte Nut (122) in der Polysilicium-Feldplatte (124) sich entlang einer Länge der zusätzlichen Nut (122) unterhalb zumindest eines Teils der Gate-Metallisierung (104) erstreckt.
  7. Halbleitervorrichtung nach Anspruch 1, welche ferner aufweist: eine Polysilicium-Feldplatte (124) in demselben Graben (126) wie die Polysilicium-Gateelektrode (116), wobei die Polysilicium-Feldplatte (124) von dem Substrat (100) und der Polysilicium-Gateelektrode (116) isoliert ist; und eine zusätzliche metallgefüllte Nut (122), die in der Polysilicium-Feldplatte (124) angeordnet und mit der Source-Metallisierung (106) elektrisch verbunden ist.
  8. Halbleitervorrichtung nach Anspruch 7, bei der die zusätzliche metallgefüllte Nut (122) in der Polysilicium-Feldplatte (124) sich entlang der Länge des Grabens (126) unterhalb zumindest eines Teils der Gate-Metallisierung (104) erstreckt.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, bei der das Halbleitersubstrat (100) eine Epitaxieschicht des zweiten Leitfähigkeitstyps umfasst und die Halbleitervorrichtung ferner eine Drift-Region des zweiten Leitfähigkeitstyps umfasst, die in der Epitaxieschicht angeordnet ist, und worin der Graben (114) sich in die Drift-Region erstreckt.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, bei der sich die metallgefüllte Nut (122) entlang der Länge des Grabens (114) ausschließlich in einer aktiven Region der Halbleitervorrichtung erstreckt.
  11. Halbleitervorrichtung, welche aufweist: ein Halbleitersubstrat (100); eine Körperregion (132) eines ersten Leitfähigkeitstyps in dem Substrat; eine Source-Region (134) eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps, die benachbart zur Körperregion (132) angeordnet ist; eine Vielzahl von Gräben (114), die voneinander beabstandet sind und sich parallel in das zur Source (134) und den Körperregionen (132) benachbarte Substrat (100) erstrecken, wobei jeder Graben (114) eine vom dem Substrat (100) isolierte Polysilicium-Gateelektrode (116) umfasst; eine dielektrische Schicht (102) auf dem Substrat (100) ; eine Gate-Metallisierung (104), die mit einer Gate-Kontaktstelle auf der dielektrischen Schicht (102) versehen ist und das Substrat (100) bedeckt; eine Source-Metallisierung (106), die auf der dielektrischen Schicht (102) angeordnet und mit der Source-Region (134) elektrisch verbunden ist, wobei die Source-Metallisierung (106) von der Gate-Metallisierung (104) beabstandet ist und einen anderen Teil des Substrates (100) bedeckt als die Gate-Metallisierung (104); und eine metallgefüllte Nut (122), die in jeder Polysilicium-Gateelektrode (116) angeordnet und mit der Gate-Metallisierung (104) elektrisch verbunden ist, wobei jede metallgefüllte Nut (122) sich entlang einer Länge der Gräben (114) unterhalb zumindest eines Teils der Source-Metallisierung (106) erstreckt, wobei eine Querschnittsfläche der metallgefüllten Nut (122) entlang eines Teils der Länge der metallgefüllten Nut (122) reduziert ist, sodass sich durch den Teil der metallgefüllten Nut (122) mit der reduzierten Querschnittsfläche ein Widerstand ausbildet.
  12. Halbleitervorrichtung nach Anspruch 11, bei der die Polysilicium-Gateelektroden (116) einen abnehmenden Lagenwiderstand für Zellen, die weiter von der Gate-Kontaktstelle angeordnet sind, durch Erhöhen einer Breite der Polysilicium-Gateelektroden (116) aufweisen.
  13. Halbleitervorrichtung nach Anspruch 12, bei der die Dicke der Polysilicium-Gateelektroden (116) variiert wird, um die Lagenwiderstände der unterschiedlichen Polysilicium-Gateelektroden (116) zu variieren.
  14. Halbleitervorrichtung nach Anspruch 11, welche ferner aufweist: eine zusätzliche Vielzahl von Gräben (126), die sich in das zur Source (134) und den Körperregionen (132) benachbarte Substrat erstrecken und von den Gräben (114) mit der Polysilicium-Elektrode (116) beabstandet sind, wobei die zusätzlichen Gräben (126) eine Polysilicium-Feldplatte (124) umfassen, die vom Substrat (100) isoliert ist; und eine zusätzliche metallgefüllte Nut (122), die in den Polysilicium-Feldplatten (124) angeordnet und mit der Source-Metallisierung (106) elektrisch verbunden ist.
  15. Halbleitervorrichtung nach Anspruch 11, welche ferner aufweist: Polysilicium-Feldplatten (124) in denselben Gräben (126) wie die Polysilicium-Gateelektroden (116), wobei die Polysilicium-Feldplatten (124) von dem Substrat (100) und von den Polysilicium-Gateelektroden (116) isoliert sind; und eine zusätzliche metallgefüllte Nut (122), die in den Polysilicium-Feldplatten (124) angeordnet und mit der Source-Metallisierung (106) elektrisch verbunden ist.
  16. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren aufweist: Ausbilden eines Grabens (114), der sich in ein Halbleitersubstrat (100) erstreckt, und einer Polysilicium-Gateelektrode (116) in dem Graben (114), die von dem Substrat (100) isoliert ist; Ausbilden einer Körperregion (132) des ersten Leitfähigkeitstyps in dem zum Graben (114) benachbarten Substrat (100) und einer Source-Region (134) eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, benachbart zur Körperregion (132) und zum Graben (114); Ausbilden einer dielektrischen Schicht (102) auf dem Substrat (100); Ausbilden einer Gate-Metallisierung (104) auf der dielektrischen Schicht (102), die einen Teil des Substrates (100) abdeckt, und einer Source-Metallisierung (106) auf der dielektrischen Schicht (102), die mit der Source-Region (134) elektrisch verbunden ist, wobei die Source-Metallisierung (106) von der Gate-Metallisierung (104) beabstandet ist und einen anderen Teil des Substrates (100) abdeckt als die Gate-Metallisierung (104); und Ausbilden einer metallgefüllten Nut (122) in der Polysilicium-Gateelektrode (116), die mit der Gate-Metallisierung (104) elektrisch verbunden ist, wobei sich die metallgefüllte Nut (122) entlang einer Länge des Grabens unterhalb zumindest eines Teils der Source-Metallisierung erstreckt, wobei eine Querschnittsfläche der metallgefüllten Nut (122) entlang eines Teils der Länge der metallgefüllten Nut (122) reduziert ist, sodass sich durch den Teil der metallgefüllten Nut (122) mit der reduzierten Querschnittsfläche ein Widerstand ausbildet.
  17. Verfahren nach Anspruch 16, bei dem das Ausbilden der metallgefüllten Nut (122) in der Polysilicium-Gateelektrode (116) Folgendes umfasst: Ausbilden einer Passivierungsschicht (138) auf dem Substrat (100), bevor die dielektrische Schicht (102) und die Gate-Metallisierung (104) und die Source-Metallisierung (106) ausgebildet werden; Ausbilden einer Öffnung (142) in einem Teil der Passivierungsschicht (138), die oberhalb der Polysilicium-Gateelektrode (116) angeordnet ist, wobei sich die Öffnung (142) entlang einer Länge der Polysilicium-Gateelektrode (116) erstreckt und eine kleinere Breite als die Polysilicium-Gateelektrode (116) aufweist; Ätzen einer Nut (146) in die Polysilicium-Gateelektrode (116) durch die Öffnung (142) in der Passivierungsschicht (138), und Füllen der Nut mit Metall.
  18. Verfahren nach Anspruch 16, bei dem die Source-Metallisierung (106) mit der Source-Region (134) elektrisch verbunden und die metallgefüllte Nut (122) mit der Gate-Metallisierung (104) elektrisch verbunden wird, durch: Ausbilden einer ersten Gruppe von Öffnungen (160) durch die dielektrische Schicht zu der metallgefüllten Nut (122) und einer zweiten Gruppe von Öffnungen (162) durch die dielektrische Schicht zur Source-Region (134); Füllen der ersten und der zweiten Gruppe von Öffnungen (160, 162) und Bedecken der dielektrischen Schicht mit Metall; und Trennen des Metalls, um die Gate-Metallisierung (104) auf der dielektrischen Schicht und elektrisch leitende Durchkontaktierungen in der ersten Gruppe von Öffnungen (160), welche die Gate-Metallisierung (104) mit der metallgefüllten Nut (122) verbinden, und die Source-Metallisierung (106) auf der dielektrischen Schicht sowie elektrische Durchkontaktierungen in der zweiten Gruppe von Öffnungen (162), welche die Source-Metallisierung (106) mit der Source-Region (134) verbinden, auszubilden.
  19. Verfahren nach Anspruch 16, welches ferner aufweist: Ausbilden eines zusätzlichen Grabens (126), der sich in das zur Source (134) und zu dem Körperregionen (134) benachbarte Substrat (100) erstreckt, und vom Graben mit der Polysilicium-Gateelektrode (116) beabstandet ist; Ausbilden einer Polysilicium-Feldplatte (124) in dem zusätzlichen Graben (126), die von dem Substrat (100) isoliert ist; und Ausbilden einer zusätzlichen metallgefüllten Nut (122) in der Polysilicium-Feldplatte (124), die mit der Source-Metallisierung (106) elektrisch verbunden ist.
  20. Verfahren nach Anspruch 16, welches ferner aufweist: Ausbilden einer Polysilicium-Feldplatte (124) in demselben Graben (126) wie die Polysilicium-Gateelektrode (114), wobei die Polysilicium-Feldplatte (124) von dem Substrat (100) und der Polyslicium-Gateelektrode (114) isoliert ist; und Ausbilden einer zusätzlichen metallgefüllten Nut (122) in der Polysilicium-Feldplatte (124), die mit der Source-Metallisierung (106) elektrisch verbunden ist.
  21. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (100); eine Körperregion (132) eines ersten Leitfähigkeitstyps in dem Substrat (100); eine Source-Region (134) eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, benachbart zur Körperregion (132); eine Drain-Region (172) des zweiten Leitfähigkeitstyps, die von der Source-Region (134) beabstandet ist; und eine planare Gate-Struktur auf dem Substrat, wobei die planare Gate-Struktur eine vom Substrat isolierte Polysilicium-Gateelektrode (176) und eine metallgefüllte Nut (180) in der Polysilicium-Gateelektrode (176) umfasst, wobei die metallgefüllte Nut (180) sich entlang einer Länge der Polysilicium-Gateelektrode (176) erstreckt, wobei eine Querschnittsfläche der metallgefüllten Nut (176) entlang eines Teils der Länge der metallgefüllten Nut (176) reduziert ist, sodass sich durch den Teil der metallgefüllten Nut (176) mit der reduzierten Querschnittsfläche ein Widerstand ausbildet.
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