JPH08172189A - 高耐圧ｍｏｓ型電界効果トランジスタ - Google Patents
高耐圧ｍｏｓ型電界効果トランジスタInfo
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- 230000005669 field effect Effects 0.000 title claims description 20
- 239000002184 metal Substances 0.000 claims abstract description 30
- 230000005684 electric field Effects 0.000 claims abstract description 21
- 230000002452 interceptive effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 38
- 239000010408 film Substances 0.000 description 34
- 238000009792 diffusion process Methods 0.000 description 20
- 230000015556 catabolic process Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
(57)【要約】
【目的】 本発明は、電位固定に有利なソース外周構造
を採用して、ドレイン電極を引き出す際に高電圧変動に
よるノイズがゲート電極に干渉することがなく、かつド
リフト領域の電界を緩和するためのフィールドプレート
としての機能を損なうことのないようにした高耐圧ＭＯ
Ｓ型電界効果トランジスタを提供する。 【構成】 本発明によると、オフセット領域を備えた高
耐圧ＭＯＳ型電界効果トランジスタであって、ゲート酸
化膜下のチャンネル領域に隣接する前記オフセット領域
の表面には前記ゲート酸化膜よりも厚いフィールド酸化
膜が形成されており、前記ゲート酸化膜上にはゲート電
極が形成され、該ゲート電極は前記ゲート酸化膜に隣接
する前記フィールド酸化膜上に延在してドリフト領域の
高電界を緩和する構造の高耐圧ＭＯＳ型電界効果トラン
ジスタにおいて、ドレイン配線が前記ゲート電極上を通
る領域で、該ゲート電極の全面を絶縁膜を介して覆うよ
うに、ソース電極もしくは接地電極に導通する金属配線
を延在させて形成したことを特徴とする高耐圧ＭＯＳ型
電界効果トランジスタが提供される。
を採用して、ドレイン電極を引き出す際に高電圧変動に
よるノイズがゲート電極に干渉することがなく、かつド
リフト領域の電界を緩和するためのフィールドプレート
としての機能を損なうことのないようにした高耐圧ＭＯ
Ｓ型電界効果トランジスタを提供する。 【構成】 本発明によると、オフセット領域を備えた高
耐圧ＭＯＳ型電界効果トランジスタであって、ゲート酸
化膜下のチャンネル領域に隣接する前記オフセット領域
の表面には前記ゲート酸化膜よりも厚いフィールド酸化
膜が形成されており、前記ゲート酸化膜上にはゲート電
極が形成され、該ゲート電極は前記ゲート酸化膜に隣接
する前記フィールド酸化膜上に延在してドリフト領域の
高電界を緩和する構造の高耐圧ＭＯＳ型電界効果トラン
ジスタにおいて、ドレイン配線が前記ゲート電極上を通
る領域で、該ゲート電極の全面を絶縁膜を介して覆うよ
うに、ソース電極もしくは接地電極に導通する金属配線
を延在させて形成したことを特徴とする高耐圧ＭＯＳ型
電界効果トランジスタが提供される。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
に高電圧で動作可能な高耐圧ＭＯＳ型電界効果トランジ
スタに関する。
に高電圧で動作可能な高耐圧ＭＯＳ型電界効果トランジ
スタに関する。
【０００２】
【従来の技術】周知のように、ＬＤＭＯＳ（Ｌａｔｅｌ
ａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ−
Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；横型２重拡
散ＭＯＳ）型電界効果トランジスタのような高耐圧素子
の集積度を高めるためには、ドレインをソースで取り囲
むか、あるいはソースをドレインで取り囲むかすること
によって、ゲート幅全域にわたってゲートを有効に活用
する必要がある。
ａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ−
Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；横型２重拡
散ＭＯＳ）型電界効果トランジスタのような高耐圧素子
の集積度を高めるためには、ドレインをソースで取り囲
むか、あるいはソースをドレインで取り囲むかすること
によって、ゲート幅全域にわたってゲートを有効に活用
する必要がある。
【０００３】そして、上記２つの構造のうち、隣接素子
間の干渉を防ぎ信頼性を高めるためには、ドレインを島
状とする如くソースで取り囲む構造が有利である。何故
ならば、ＭＯＳ型電界効果トランジスタの動作上、ドレ
インの電位は該トランジスタのＯＮ，ＯＦＦに応じて変
動するのに対して、ソース電位は常に一定の値に固定さ
れるのであるから、島の電位を一定に固定できる点で外
周ソース構造が有利となるのである。
間の干渉を防ぎ信頼性を高めるためには、ドレインを島
状とする如くソースで取り囲む構造が有利である。何故
ならば、ＭＯＳ型電界効果トランジスタの動作上、ドレ
インの電位は該トランジスタのＯＮ，ＯＦＦに応じて変
動するのに対して、ソース電位は常に一定の値に固定さ
れるのであるから、島の電位を一定に固定できる点で外
周ソース構造が有利となるのである。
【０００４】図３は外周ソース構造をとると共に、２層
の金属配線構造とた従来の高耐圧ＭＯＳ型電界効果トラ
ンジスタ（以下ＭＯＳＦＥＴと記す）の要部の断面を示
している。
の金属配線構造とた従来の高耐圧ＭＯＳ型電界効果トラ
ンジスタ（以下ＭＯＳＦＥＴと記す）の要部の断面を示
している。
【０００５】すなわち、これは半導体基板２０（本例で
はＮ型）の表面の所定領域にゲート酸化膜９、ＬＯＣＯ
Ｓ酸化膜１１、チャンネル拡散層５（Ｐ型）、ウエル拡
散層６（Ｐ型）、ソース拡散層４（Ｎ+ 型）、ウエル電
位固定用の拡散層７（Ｐ+ ）、ドレイン拡散層８（Ｎ
+ ）及びオフセット領域１０が形成されたＬＤＭＯＳＦ
ＥＴを構成している。
はＮ型）の表面の所定領域にゲート酸化膜９、ＬＯＣＯ
Ｓ酸化膜１１、チャンネル拡散層５（Ｐ型）、ウエル拡
散層６（Ｐ型）、ソース拡散層４（Ｎ+ 型）、ウエル電
位固定用の拡散層７（Ｐ+ ）、ドレイン拡散層８（Ｎ
+ ）及びオフセット領域１０が形成されたＬＤＭＯＳＦ
ＥＴを構成している。
【０００６】ここで、例えばポリシリコン（Ｐｏｌｙ
Ｓｉ）よりなるゲート電極２は、ＬＯＣＯＳ酸化膜１１
上に僅かにかかる程度の短い所定距離だけ延在し、ドレ
イン８とソース４の間に印加された逆方向の高電圧によ
りチャンネルウエル５の端部からその近傍のＬＯＣＯＳ
酸化膜１１の下のドリフト領域１４にかけて発生する高
電界を緩和するようにフィールドプレートとして機能す
る。
Ｓｉ）よりなるゲート電極２は、ＬＯＣＯＳ酸化膜１１
上に僅かにかかる程度の短い所定距離だけ延在し、ドレ
イン８とソース４の間に印加された逆方向の高電圧によ
りチャンネルウエル５の端部からその近傍のＬＯＣＯＳ
酸化膜１１の下のドリフト領域１４にかけて発生する高
電界を緩和するようにフィールドプレートとして機能す
る。
【０００７】なお、ドレイン拡散層８には１層目金属
（例えばＡｌ）配線３と２層目金属（例えばＡｌ）配線
１とがオーミックコンタクトしており、さらに２層目金
属配線からなるドレイン配線１は、例えばＢＰＳＧ１２
およびＴＥＯＳ（−ＳｉＯ2 ）１３からなる層間絶縁膜
により下層と電気的に絶縁された状態でゲートおよびソ
ース上をまたいで形成されている。
（例えばＡｌ）配線３と２層目金属（例えばＡｌ）配線
１とがオーミックコンタクトしており、さらに２層目金
属配線からなるドレイン配線１は、例えばＢＰＳＧ１２
およびＴＥＯＳ（−ＳｉＯ2 ）１３からなる層間絶縁膜
により下層と電気的に絶縁された状態でゲートおよびソ
ース上をまたいで形成されている。
【０００８】一方、特開昭６０−２３６３６８号公報に
開示された従来技術による高耐圧ＭＯＳＦＥＴは図４に
示すように、ゲート電極の代わりにソースの金属電極４
９がフィールドプレートとして電界を緩和する機能を果
たしている。
開示された従来技術による高耐圧ＭＯＳＦＥＴは図４に
示すように、ゲート電極の代わりにソースの金属電極４
９がフィールドプレートとして電界を緩和する機能を果
たしている。
【０００９】すなわち、この素子は、ｎウエル４１が従
来法による拡散またはイオン注入法を用いてｐ型基板４
０上に構成される。ｎ+ ドレイン領域４２は、ｎウエル
４１内に設けられ、ｎ+ ソース領域４３はｐ型基板４０
内に形成されてソースを形成する。領域４２，４３は共
にイオン注入法を用いて形成される。厚い二酸化シリコ
ン膜領域４４はｎウエル４１の表面に設けられ、かつｎ
ウエル４１とソース領域４３との間のｐ型基板表面に沿
って設けられて高耐圧ＭＯＳ素子のゲート酸化膜を形成
するはるかに薄い酸化膜領域４５へと延びる。他方の厚
いフィールドシリコン酸化膜領域４６はｎ+ コンタクト
４３に隣接して設けられ、この発明に従って構成される
ような回路内の他の素子から形成される構造を分離す
る。領域４４，４６は同一の酸化工程で形成される。
来法による拡散またはイオン注入法を用いてｐ型基板４
０上に構成される。ｎ+ ドレイン領域４２は、ｎウエル
４１内に設けられ、ｎ+ ソース領域４３はｐ型基板４０
内に形成されてソースを形成する。領域４２，４３は共
にイオン注入法を用いて形成される。厚い二酸化シリコ
ン膜領域４４はｎウエル４１の表面に設けられ、かつｎ
ウエル４１とソース領域４３との間のｐ型基板表面に沿
って設けられて高耐圧ＭＯＳ素子のゲート酸化膜を形成
するはるかに薄い酸化膜領域４５へと延びる。他方の厚
いフィールドシリコン酸化膜領域４６はｎ+ コンタクト
４３に隣接して設けられ、この発明に従って構成される
ような回路内の他の素子から形成される構造を分離す
る。領域４４，４６は同一の酸化工程で形成される。
【００１０】ポリシリコン薄膜からなるゲート領域４７
は薄いゲート酸化膜４５上に堆積され、この発明に従っ
て形成されるＭＯＳ電界効果型トランジスタのポリシリ
コンゲートを形成する。低温酸化膜（ＬＴＯ）膜４８が
次に、二酸化シリコン領域４４およびポリシリコンゲー
ト４７上に堆積され、金属ソースコンタクトからこれら
の領域を電気的に分離する。金属ソースコンタクト４９
は誘電体領域４８上にわたって設けられ、ｎ+ ソース４
３とコンタクトを形成し、かつゲートポリシリコン領域
４７上ならびに二酸化シリコン領域４４とｎウエル４１
上の１部分上にわたって延びる。
は薄いゲート酸化膜４５上に堆積され、この発明に従っ
て形成されるＭＯＳ電界効果型トランジスタのポリシリ
コンゲートを形成する。低温酸化膜（ＬＴＯ）膜４８が
次に、二酸化シリコン領域４４およびポリシリコンゲー
ト４７上に堆積され、金属ソースコンタクトからこれら
の領域を電気的に分離する。金属ソースコンタクト４９
は誘電体領域４８上にわたって設けられ、ｎ+ ソース４
３とコンタクトを形成し、かつゲートポリシリコン領域
４７上ならびに二酸化シリコン領域４４とｎウエル４１
上の１部分上にわたって延びる。
【００１１】
【発明が解決しようとする課題】しかしながら、図３に
示す従来の高耐圧ＭＯＳＦＥＴ構造においては、ドレイ
ン電極１をソース４の外に引き出す際に、フィールドプ
レートとして高電界を緩和する機能を果たしているＬＯ
ＣＯＳ酸化膜１１上に延在したゲート電極２上をドレイ
ン配線１が横切る際に、ドレイン電圧の変動がノイズと
なってゲート電極２に干渉するという問題があった。
示す従来の高耐圧ＭＯＳＦＥＴ構造においては、ドレイ
ン電極１をソース４の外に引き出す際に、フィールドプ
レートとして高電界を緩和する機能を果たしているＬＯ
ＣＯＳ酸化膜１１上に延在したゲート電極２上をドレイ
ン配線１が横切る際に、ドレイン電圧の変動がノイズと
なってゲート電極２に干渉するという問題があった。
【００１２】また、図４に示した特開昭６０−２３６３
６８号公報による従来の高耐圧ＭＯＳＦＥＴの構造にお
いては、１層の金属配線構造を採用しているのでレイア
ウト上ドレイン４２をソース４９で取り囲む構造にする
ことができないという問題がある。
６８号公報による従来の高耐圧ＭＯＳＦＥＴの構造にお
いては、１層の金属配線構造を採用しているのでレイア
ウト上ドレイン４２をソース４９で取り囲む構造にする
ことができないという問題がある。
【００１３】何故ならば、もしドレイン４２をソース４
９で取り囲む構造を採用したとすると、ドレイン電極を
取り出すための金属配線がソースと交わらざるを得ない
からである。
９で取り囲む構造を採用したとすると、ドレイン電極を
取り出すための金属配線がソースと交わらざるを得ない
からである。
【００１４】これを回避しようとするとドレイン配線が
通る部分のソース配線を切除しなくてはならないが、そ
うするとその部分でソース配線によるフィールドプレー
ト機能が失われる結果、ドリフト領域の高電界を緩和で
きなくなるからである。
通る部分のソース配線を切除しなくてはならないが、そ
うするとその部分でソース配線によるフィールドプレー
ト機能が失われる結果、ドリフト領域の高電界を緩和で
きなくなるからである。
【００１５】仮に、特開昭６０−２３６３６８号公報に
開示された従来技術において、２層金属配線構造を採用
したとするならば、上記の配線が交わる問題は回避され
る。しかるに、この場合には、ドレイン配線がソース配
線上を横切る領域の下部のドリフト領域において、ドレ
イン配線に高電圧が加わった時、ドリフト領域の電界分
布が乱れる。
開示された従来技術において、２層金属配線構造を採用
したとするならば、上記の配線が交わる問題は回避され
る。しかるに、この場合には、ドレイン配線がソース配
線上を横切る領域の下部のドリフト領域において、ドレ
イン配線に高電圧が加わった時、ドリフト領域の電界分
布が乱れる。
【００１６】この結果、ソース電極による電界緩和効果
が機能しなくなるので、トランジスタの耐圧が低下する
という問題があった。本発明は上記問題点に鑑みなされ
たものであって、電位固定に有利なソース外周構造を採
用して、かつドレイン電極を引き出す際に高電圧変動に
よるノイズがゲート電極に干渉することがなく、かつド
リフト領域の電界を緩和するためのフィールドプレート
としての機能を損なうことのないようにした高耐圧ＭＯ
Ｓ型電界効果トランジスタを提供することを目的とする
ものである。
が機能しなくなるので、トランジスタの耐圧が低下する
という問題があった。本発明は上記問題点に鑑みなされ
たものであって、電位固定に有利なソース外周構造を採
用して、かつドレイン電極を引き出す際に高電圧変動に
よるノイズがゲート電極に干渉することがなく、かつド
リフト領域の電界を緩和するためのフィールドプレート
としての機能を損なうことのないようにした高耐圧ＭＯ
Ｓ型電界効果トランジスタを提供することを目的とする
ものである。
【００１７】
【課題を解決するための手段】本発明によると、上記課
題を解決するために、オフセット領域を備えた高耐圧Ｍ
ＯＳ型電界効果トランジスタであって、ゲート酸化膜下
のチャンネル領域に隣接する前記オフセット領域の表面
には前記ゲート酸化膜よりも厚いフィールド酸化膜が形
成されており、前記ゲート酸化膜上にはゲート電極が形
成され、該ゲート電極は前記ゲート酸化膜に隣接する前
記フィールド酸化膜上に延在してドリフト領域の高電界
を緩和する構造の高耐圧ＭＯＳ型電界効果トランジスタ
において、ドレイン配線が前記ゲート電極上を通る領域
で、該ゲート電極の全面を絶縁膜を介して覆うように、
ソース電極に導通する金属配線を延在させて形成したこ
とを特徴とする高耐圧ＭＯＳ型電界効果トランジスタが
提供される。
題を解決するために、オフセット領域を備えた高耐圧Ｍ
ＯＳ型電界効果トランジスタであって、ゲート酸化膜下
のチャンネル領域に隣接する前記オフセット領域の表面
には前記ゲート酸化膜よりも厚いフィールド酸化膜が形
成されており、前記ゲート酸化膜上にはゲート電極が形
成され、該ゲート電極は前記ゲート酸化膜に隣接する前
記フィールド酸化膜上に延在してドリフト領域の高電界
を緩和する構造の高耐圧ＭＯＳ型電界効果トランジスタ
において、ドレイン配線が前記ゲート電極上を通る領域
で、該ゲート電極の全面を絶縁膜を介して覆うように、
ソース電極に導通する金属配線を延在させて形成したこ
とを特徴とする高耐圧ＭＯＳ型電界効果トランジスタが
提供される。
【００１８】また、本発明によると、オフセット領域を
備えた高耐圧ＭＯＳ型電界効果トランジスタであって、
ゲート酸化膜下のチャンネル領域に隣接する前記オフセ
ット領域の表面には前記ゲート酸化膜よりも厚いフィー
ルド酸化膜が形成されており、前記ゲート酸化膜上には
ゲート電極が形成され、該ゲート電極は前記ゲート酸化
膜に隣接する前記フィールド酸化膜上に延在してドリフ
ト領域の高電界を緩和する構造の高耐圧ＭＯＳ型電界効
果トランジスタにおいて、ドレイン配線が前記ゲート電
極上を通る領域で、該ゲート電極の全面を絶縁膜を介し
て覆うように、接地電極に導通する金属配線を延在させ
て形成したことを特徴とする高耐圧ＭＯＳ型電界効果ト
ランジスタが提供される。
備えた高耐圧ＭＯＳ型電界効果トランジスタであって、
ゲート酸化膜下のチャンネル領域に隣接する前記オフセ
ット領域の表面には前記ゲート酸化膜よりも厚いフィー
ルド酸化膜が形成されており、前記ゲート酸化膜上には
ゲート電極が形成され、該ゲート電極は前記ゲート酸化
膜に隣接する前記フィールド酸化膜上に延在してドリフ
ト領域の高電界を緩和する構造の高耐圧ＭＯＳ型電界効
果トランジスタにおいて、ドレイン配線が前記ゲート電
極上を通る領域で、該ゲート電極の全面を絶縁膜を介し
て覆うように、接地電極に導通する金属配線を延在させ
て形成したことを特徴とする高耐圧ＭＯＳ型電界効果ト
ランジスタが提供される。
【００１９】
【作用】本発明の解決手段によると、ゲート電極とドレ
イン配線との間にソース電極または接地電極と接続され
た１層目の金属配線をゲート電極の全面を覆うように延
在させて形成することでノイズを遮蔽することにより、
上記問題点を解決するものである。
イン配線との間にソース電極または接地電極と接続され
た１層目の金属配線をゲート電極の全面を覆うように延
在させて形成することでノイズを遮蔽することにより、
上記問題点を解決するものである。
【００２０】この様な構造とすることにより、ドレイン
配線の高電圧変動による高周波ノイズ成分は、ゲート電
極の全面を覆うように延在した形成された金属配線層を
通してソース電極または接地電極に還流される。これに
より、ドレイン配線のノイズ成分がゲート電極にノイズ
電圧を誘起することを防ぐことができる。
配線の高電圧変動による高周波ノイズ成分は、ゲート電
極の全面を覆うように延在した形成された金属配線層を
通してソース電極または接地電極に還流される。これに
より、ドレイン配線のノイズ成分がゲート電極にノイズ
電圧を誘起することを防ぐことができる。
【００２１】
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。図１は本発明の一実施例を示す断面図で
あり、これは図２に示す一対のチャンネル（ｎｃｈ，ｐ
ｃｈ）からなる高耐圧ＭＯＳＦＥＴの上面図におけるＡ
−Ａ′線上での断面に相当する（図１と図２の対応する
部分の領域には、ａ〜ｅの符号を付与してある）。
いて説明する。図１は本発明の一実施例を示す断面図で
あり、これは図２に示す一対のチャンネル（ｎｃｈ，ｐ
ｃｈ）からなる高耐圧ＭＯＳＦＥＴの上面図におけるＡ
−Ａ′線上での断面に相当する（図１と図２の対応する
部分の領域には、ａ〜ｅの符号を付与してある）。
【００２２】図１，２を用いて本発明の構造を説明す
る。すなわち、基本的には図３と同様に、半導体基板２
０（本実施例ではＮ型）の表面の所定領域にゲート酸化
膜９、ＬＯＣＯＳ酸化膜１１、チャンネル拡散層５（Ｐ
型）、ウエル拡散層６（Ｐ型）、ソース拡散層４（Ｎ+
型）、ウエル電位固定用の拡散層７（Ｐ+ ）、ドレイン
拡散層８（Ｎ+ ）及びオフセット領域１０が形成された
ＬＤＭＯＳＦＥＴを構成している。
る。すなわち、基本的には図３と同様に、半導体基板２
０（本実施例ではＮ型）の表面の所定領域にゲート酸化
膜９、ＬＯＣＯＳ酸化膜１１、チャンネル拡散層５（Ｐ
型）、ウエル拡散層６（Ｐ型）、ソース拡散層４（Ｎ+
型）、ウエル電位固定用の拡散層７（Ｐ+ ）、ドレイン
拡散層８（Ｎ+ ）及びオフセット領域１０が形成された
ＬＤＭＯＳＦＥＴを構成している。
【００２３】ここで、例えばポリシリコン（Ｐｏｌｙ
Ｓｉ）よりなるゲート電極２は、ＬＯＣＯＳ酸化膜１１
上に図３のそれよりも十分に長い所定距離だけ延在し、
ドレイン８とソース４の間に印加された逆方向の高電圧
によりチャンネルウエル５の端部からその近傍のＬＯＣ
ＯＳ酸化膜１１の下のドリフト領域１４にかけて発生す
る高電界を緩和するようにフィールドプレートとして機
能する。
Ｓｉ）よりなるゲート電極２は、ＬＯＣＯＳ酸化膜１１
上に図３のそれよりも十分に長い所定距離だけ延在し、
ドレイン８とソース４の間に印加された逆方向の高電圧
によりチャンネルウエル５の端部からその近傍のＬＯＣ
ＯＳ酸化膜１１の下のドリフト領域１４にかけて発生す
る高電界を緩和するようにフィールドプレートとして機
能する。
【００２４】ドレイン（Ｄ）拡散層８には１層目金属
（例えばＡｌ）配線３と２層目金属（例えばＡｌ）配線
１とがオーミックコンタクトしており、さらに２層目金
属配線からなるドレイン配線１は、例えばＢＰＳＧ１２
およびＴＥＯＳ（−ＳｉＯ2 ）１３からなる層間絶縁膜
により下層と電気的に絶縁された状態でゲート（Ｇ）お
よびソース（Ｓ）上をまたいで形成されている。
（例えばＡｌ）配線３と２層目金属（例えばＡｌ）配線
１とがオーミックコンタクトしており、さらに２層目金
属配線からなるドレイン配線１は、例えばＢＰＳＧ１２
およびＴＥＯＳ（−ＳｉＯ2 ）１３からなる層間絶縁膜
により下層と電気的に絶縁された状態でゲート（Ｇ）お
よびソース（Ｓ）上をまたいで形成されている。
【００２５】ここで、本発明の特徴とするところは、ソ
ース拡散層４およびウエル電位固定用の拡散層７とオー
ミックコンタクトとしてソース電極を形成する１層目金
属配線３を、例えばＢＰＳＧよりなる層間絶縁膜１２を
介して少なくともゲート電極２の全面を覆うように延在
させたことである。
ース拡散層４およびウエル電位固定用の拡散層７とオー
ミックコンタクトとしてソース電極を形成する１層目金
属配線３を、例えばＢＰＳＧよりなる層間絶縁膜１２を
介して少なくともゲート電極２の全面を覆うように延在
させたことである。
【００２６】ここで、金属配線３がゲート電極２の全面
を覆う延在とは、ゲート電極２の右端面と同一又はそれ
よりも右に延びている状態をいう。このような構成は、
次に示す如く作動して、図２に示したような電位固定に
有利なソース外周構造を採用した場合にあっても、従来
技術で問題であったドレイン電極１を引き出す際に高電
圧変動によるノイズがゲート電極２に干渉する問題と、
ドリフト領域１４の電界を緩和するためのフィールドプ
レートとしての機能を損なうという問題を解決するので
ある。
を覆う延在とは、ゲート電極２の右端面と同一又はそれ
よりも右に延びている状態をいう。このような構成は、
次に示す如く作動して、図２に示したような電位固定に
有利なソース外周構造を採用した場合にあっても、従来
技術で問題であったドレイン電極１を引き出す際に高電
圧変動によるノイズがゲート電極２に干渉する問題と、
ドリフト領域１４の電界を緩和するためのフィールドプ
レートとしての機能を損なうという問題を解決するので
ある。
【００２７】つまり、ドレイン拡散層８、すなわちドレ
イン配線１の電位は、トランジスタのＯＮ／ＯＦＦとと
もに最低電位（通常ＧＮＤ電位）と最高電位（通常電源
電圧）との間を変動する。
イン配線１の電位は、トランジスタのＯＮ／ＯＦＦとと
もに最低電位（通常ＧＮＤ電位）と最高電位（通常電源
電圧）との間を変動する。
【００２８】高電圧素子の場合、最高電位と最低電位と
の電位差は数十Ｖ以上である。例えば１５０Ｖとする
と、ドレイン電位は０と１５０Ｖの間をステップ状に変
動することになる。この立ち上がりと立ち下がり時に高
周波ノイズが発生する。
の電位差は数十Ｖ以上である。例えば１５０Ｖとする
と、ドレイン電位は０と１５０Ｖの間をステップ状に変
動することになる。この立ち上がりと立ち下がり時に高
周波ノイズが発生する。
【００２９】しかるに、本発明においては、上記高周波
ノイズ成分は、ゲート電極２を覆うように形成された１
層目金属配線層３を通してソース電極４（接地電極でも
可）に還流される。これにより、ドレイン配線１のノイ
ズ成分がゲート電極２にノイズ電圧を誘起することを防
ぐことができるのである。
ノイズ成分は、ゲート電極２を覆うように形成された１
層目金属配線層３を通してソース電極４（接地電極でも
可）に還流される。これにより、ドレイン配線１のノイ
ズ成分がゲート電極２にノイズ電圧を誘起することを防
ぐことができるのである。
【００３０】一方、図３に示した従来構造では、上記高
周波ノイズがゲート電極２に直ちに干渉してしまい誤動
作を引き起こし甚だしい場合には素子の破壊に到る。ま
た、図４に示した特開昭６０−２３６３６８号公報で開
示された従来構造では、たとえ２層目金属配線を採用し
たとしても、ドレイン配線がソース配線上を横切る領域
の下部のドリフト領域において、ドレイン配線に高電圧
が加わった時、ドリフト領域の電界分布が乱れ、ソース
配線による電界緩和効果が機能しなくなる結果、トラン
ジスタの耐圧低下を招いてしまう。
周波ノイズがゲート電極２に直ちに干渉してしまい誤動
作を引き起こし甚だしい場合には素子の破壊に到る。ま
た、図４に示した特開昭６０−２３６３６８号公報で開
示された従来構造では、たとえ２層目金属配線を採用し
たとしても、ドレイン配線がソース配線上を横切る領域
の下部のドリフト領域において、ドレイン配線に高電圧
が加わった時、ドリフト領域の電界分布が乱れ、ソース
配線による電界緩和効果が機能しなくなる結果、トラン
ジスタの耐圧低下を招いてしまう。
【００３１】すなわち、本発明によれば、ドリフト領域
の電界緩和は、ソース電極ではなくＬＯＣＯＳ上に延在
したゲート電極で行うのであって、ゲート電極の全面を
覆う形でＬＯＣＯＳ上に延在した金属配線は、ドレイン
がソース上を横切る構造において、ドレインの高電圧が
ドリフト領域の電界分布を乱すのを遮蔽するとともにト
ランジスタのＯＮ，ＯＦＦに対応するドレイン配線の高
電圧ノイズがゲートおよびドリフト領域に及ぶを遮蔽す
るように作用する。
の電界緩和は、ソース電極ではなくＬＯＣＯＳ上に延在
したゲート電極で行うのであって、ゲート電極の全面を
覆う形でＬＯＣＯＳ上に延在した金属配線は、ドレイン
がソース上を横切る構造において、ドレインの高電圧が
ドリフト領域の電界分布を乱すのを遮蔽するとともにト
ランジスタのＯＮ，ＯＦＦに対応するドレイン配線の高
電圧ノイズがゲートおよびドリフト領域に及ぶを遮蔽す
るように作用する。
【００３２】その結果、本発明によれば、ドレインを一
定電位に固定されたソースで取り囲むことができ、前述
の如く高耐圧素子の集積度を高めるとともに隣接素子間
の電気的干渉を防ぎ信頼性を高めることができるという
優れた効果が発揮される。
定電位に固定されたソースで取り囲むことができ、前述
の如く高耐圧素子の集積度を高めるとともに隣接素子間
の電気的干渉を防ぎ信頼性を高めることができるという
優れた効果が発揮される。
【００３３】なお、ソース金属配線をＬＯＣＯＳ上に延
在させるのは、ドレイン配線がゲート（ソース）上を横
切る部分のみで十分である。以上の如く本発明によれ
ば、電位固定に有利なソース外周構造を採用して、かつ
ドレイン電極を引き出す際に高電圧変動によるノイズが
ゲート電極に干渉することがなく、かつドリフト領域の
電界を緩和するためのフィールドプレートとしての機能
を損なうことのないようにすることが可能であり、しか
もそれはソースまたは接地電極に接続される１層目金属
配線を延長するだけであるのでなんら工程数の増加を伴
うことなく実現することができる。
在させるのは、ドレイン配線がゲート（ソース）上を横
切る部分のみで十分である。以上の如く本発明によれ
ば、電位固定に有利なソース外周構造を採用して、かつ
ドレイン電極を引き出す際に高電圧変動によるノイズが
ゲート電極に干渉することがなく、かつドリフト領域の
電界を緩和するためのフィールドプレートとしての機能
を損なうことのないようにすることが可能であり、しか
もそれはソースまたは接地電極に接続される１層目金属
配線を延長するだけであるのでなんら工程数の増加を伴
うことなく実現することができる。
【００３４】
【発明の効果】従って、以上詳述したように、本発明に
よれば、電位固定に有利なソース外周構造を採用して、
かつドレイン電極を引き出す際に高電圧変動によるノイ
ズがゲート電極に干渉することがなく、かつドリフト領
域の電界を緩和するためのフィールドプレートとしての
機能を損なうことのないようにした高耐圧ＭＯＳ型電界
効果トランジスタを提供することが可能となる。
よれば、電位固定に有利なソース外周構造を採用して、
かつドレイン電極を引き出す際に高電圧変動によるノイ
ズがゲート電極に干渉することがなく、かつドリフト領
域の電界を緩和するためのフィールドプレートとしての
機能を損なうことのないようにした高耐圧ＭＯＳ型電界
効果トランジスタを提供することが可能となる。
【図１】本発明の一実施例を示す要部の断面図。
【図２】本発明の一実施例を示す要部の平面図。
【図３】従来技術を示す要部の断面図。
【図４】従来技術を示す要部の断面図。
２０…半導体基板、１…ドレイン配線、２…ゲート電
極、３…１層目金属配線、４…ソース、５…チャンネル
拡散層（Ｐ型）、６…ウエル拡散層、７…拡散層、８…
ドレイン拡散層、９…ゲート酸化膜、１０…オフセット
領域、１１…ＬＯＣＯＳ酸化膜、１２…ＢＰＳＧ、１３
…ＴＥＯＳ、１４…ドリフト領域、Ｄ…ドレイン、Ｇ…
ゲート、Ｓ…ソース。
極、３…１層目金属配線、４…ソース、５…チャンネル
拡散層（Ｐ型）、６…ウエル拡散層、７…拡散層、８…
ドレイン拡散層、９…ゲート酸化膜、１０…オフセット
領域、１１…ＬＯＣＯＳ酸化膜、１２…ＢＰＳＧ、１３
…ＴＥＯＳ、１４…ドリフト領域、Ｄ…ドレイン、Ｇ…
ゲート、Ｓ…ソース。
Claims (2)
- 【請求項１】 オフセット領域を備えた高耐圧ＭＯＳ型
電界効果トランジスタであって、ゲート酸化膜下のチャ
ンネル領域に隣接する前記オフセット領域の表面には前
記ゲート酸化膜よりも厚いフィールド酸化膜が形成され
ており、前記ゲート酸化膜上にはゲート電極が形成さ
れ、該ゲート電極は前記ゲート酸化膜に隣接する前記フ
ィールド酸化膜上に延在してドリフト領域の高電界を緩
和する構造の高耐圧ＭＯＳ型電界効果トランジスタにお
いて、 ドレイン配線が前記ゲート電極上を通る領域で、該ゲー
ト電極の全面を絶縁膜を介して覆うように、ソース電極
に導通する金属配線を延在させて形成したことを特徴と
する高耐圧ＭＯＳ型電界効果トランジスタ。 - 【請求項２】 オフセット領域を備えた高耐圧ＭＯＳ型
電界効果トランジスタであって、ゲート酸化膜下のチャ
ンネル領域に隣接する前記オフセット領域の表面には前
記ゲート酸化膜よりも厚いフィールド酸化膜が形成され
ており、前記ゲート酸化膜上にはゲート電極が形成さ
れ、該ゲート電極は前記ゲート酸化膜に隣接する前記フ
ィールド酸化膜上に延在してドリフト領域の高電界を緩
和する構造の高耐圧ＭＯＳ型電界効果トランジスタにお
いて、 ドレイン配線が前記ゲート電極上を通る領域で、該ゲー
ト電極の全面を絶縁膜を介して覆うように、接地電極に
導通する金属配線を延在させて形成したことを特徴とす
る高耐圧ＭＯＳ型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31689494A JPH08172189A (ja) | 1994-12-20 | 1994-12-20 | 高耐圧ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31689494A JPH08172189A (ja) | 1994-12-20 | 1994-12-20 | 高耐圧ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172189A true JPH08172189A (ja) | 1996-07-02 |
Family
ID=18082103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31689494A Pending JPH08172189A (ja) | 1994-12-20 | 1994-12-20 | 高耐圧ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172189A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005519474A (ja) * | 2002-02-28 | 2005-06-30 | フリースケール セミコンダクター インコーポレイテッド | 高周波半導体デバイスとその製造方法 |
| JP2014007280A (ja) * | 2012-06-25 | 2014-01-16 | Asahi Kasei Electronics Co Ltd | 半導体装置 |
| CN111326579A (zh) * | 2018-12-13 | 2020-06-23 | 中芯集成电路（宁波）有限公司 | 栅驱动集成电路 |
-
1994
- 1994-12-20 JP JP31689494A patent/JPH08172189A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005519474A (ja) * | 2002-02-28 | 2005-06-30 | フリースケール セミコンダクター インコーポレイテッド | 高周波半導体デバイスとその製造方法 |
| JP2014007280A (ja) * | 2012-06-25 | 2014-01-16 | Asahi Kasei Electronics Co Ltd | 半導体装置 |
| CN111326579A (zh) * | 2018-12-13 | 2020-06-23 | 中芯集成电路（宁波）有限公司 | 栅驱动集成电路 |
| CN111326579B (zh) * | 2018-12-13 | 2021-06-25 | 中芯集成电路（宁波）有限公司 | 栅驱动集成电路 |
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