JPH11243198A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ドレイン電極の断線を防ぐことができ且つ耐圧
の低下を防止することができる半導体装置及びその製造
方法を提供する。 【解決手段】第１の絶縁膜９をドレイン電極１４に接す
るように延設して、第１の絶縁膜９，第２の絶縁膜１
１，第３の絶縁膜２２からなる保護層をドレイン電極１
４近傍においてｎ形ドレイン領域６に近づくにつれて徐
々に厚みが薄くなる階段状に形成してある。複数の第１
の電極１０と複数の第２の電極１２とが第２の絶縁膜１
１を介して配設されてドレイン電極１４とソース電極１
６との間が容量結合される。ドレイン電極１４に接続さ
れる第２の電極１２とｎ形シリコンエピタキシャル層２
との間にはｎ形ドレイン領域６近傍において第１の絶縁
膜９が介在する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】従来より、制御回路や論理回路などと高
耐圧の素子とが同一半導体チップに搭載された高耐圧Ｉ
Ｃが提供されている。高耐圧ＩＣの一部を構成する横型
ＭＯＳＦＥＴとして例えば図４に示す構造のものが提案
されている。すなわち、図４に示すように、ｐ形シリコ
ン基板１上にエピタキシャル成長されたｎ形シリコンエ
ピタキシャル層２の主表面側でｎ形シリコンエピタキシ
ャル層２内に、高不純物濃度のｎ形ドレイン領域６（ｎ
⁺ 層）とチャネル形成用ｐ形領域８とが離間して形成さ
れ、チャネル形成用ｐ形領域８内に、高不純物濃度のｎ
形ソース領域７（ｎ⁺ 層）が形成されている。ここで、
ｎ形ドレイン領域６とチャネル形成用ｐ形領域８とは所
定の耐圧を保持できるような距離だけ離間して形成され
ている。また、チャネル形成用ｐ形領域８とｎ形ソース
領域７とは二重拡散技術により形成されている。チャネ
ル形成用ｐ形領域８は、主表面側においてｎ形シリコン
エピタキシャル層２とｎ形ソース領域７とで挟まれた領
域上に、薄い熱酸化膜（二酸化シリコン）からなるゲー
ト絶縁膜（図示せず）を介してポリシリコンからなるゲ
ート電極１８が形成されている。

【０００３】また、ｎ形シリコンエピタキシャル層２の
主表面上には、第１の絶縁膜９，第２の絶縁膜１１，第
３の絶縁膜２２などからなる保護層が形成され、該保護
層に接続孔を設けて、ゲート電極１８にゲート電極配線
（図示せず）を、ｎ形ドレイン領域６上にドレイン電極
１４を、ｎ形ソース領域７上にソース電極１６を、それ
ぞれ形成してある。ここにおいて、ゲート電極配線、ド
レイン電極１４、ソース電極１６はアルミニウムなどに
より形成されている。また、この横型ＭＯＳＦＥＴは、
ｎ形シリコンエピタキシャル層２の主表面からｐ形シリ
コン基板１に達する深さまで高不純物濃度のｐ形素子分
離領域３（ｐ⁺ 層）が形成されており、ｐｎ接合によっ
て他の素子形成領域と電気的に絶縁分離されている。要
するに、図４に示す構造において、ｎ形シリコンエピタ
キシャル層２は、ｐ形素子分離領域３を挟んで素子形成
領域４₁ と素子形成領域４₂ とが電気的に絶縁分離され
ている。

【０００４】ところで、上記ＭＯＳＦＥＴを高耐圧ＩＣ
として集積化する場合は、ｎ形ドレイン領域６を中心と
して、ｎ形ドレイン領域６の周囲をｎ形シリコンエピタ
キシャル層２を挟んでｎ形ソース領域７で囲む構造が用
いられることが多い。このような構造を採用した高耐圧
ＩＣでは、ドレイン電極１４に高電圧を印加するため
に、例えば図５に示すようにゲート電極１８の平面形状
を環状に形成するとともにソース電極１６の平面形状を
略Ｃ形に形成し、ドレイン電極１４に接続されるドレイ
ン電極配線１４ａをｎ形ソース電極１４が存在しない方
向へ引き出すようになっている。ここにおいて、ドレイ
ン電極配線１４ａの下方（ドレイン電極配線１４ａとｎ
形シリコンエピタキシャル層２の主表面との間）には保
護層が介在している。

【０００５】一方、上記横型ＭＯＳＦＥＴは、ｎ形シリ
コンエピタキシャル層２の厚さ及び不純物濃度の値をい
わゆるＲＥＳＵＲＦ（Reduced Surface Field ）技術に
よって最適化することにより、ｎ形シリコンエピタキシ
ャル層２表面の電界を緩和して高耐圧化を図っている。
しかしながら、図５に示すドレイン電極配線１４ａが形
成されている場合、ドレイン電極配線１４ａの電位がｎ
形シリコンエピタキシャル層２表面の電位分布に影響を
及ぼし耐圧が低下する恐れがあるので、ドレイン電極配
線１４ａの下では第１の絶縁膜９、第２の絶縁膜１１、
第３の絶縁膜２２が積層されこれら絶縁膜９，１１，２
２により上述の保護層を形成している。なお、第１の絶
縁膜９、第２の絶縁膜１１、第３の絶縁膜２２それぞれ
の膜厚は、例えば１μｍ、１μｍ、１．５μｍ程度の比
較的厚い膜厚に形成されている（ゲート絶縁膜に比べて
十分に厚い膜厚に形成されている）。なお、図４の構造
は図５のＡ−Ａ’断面図に相当する。

【０００６】また、上述の図４の構成では、電界緩和の
ために上述の保護層内に複数の第１の電極１０及び複数
の第２の電極２０（第２の電極２０の方が第１の電極１
０よりも２つだけ数が多い）を配設することにより、ｎ
形シリコンエピタキシャル層２表面の電位分布の偏りを
少なくして電界の集中を防止し高耐圧化を図っている。

【０００７】すなわち、ｎ形シリコンエピタキシャル層
２表面上でドレイン電極１４とソース電極１６との間に
介在する第１の絶縁膜９上に、導電性を有する第１のポ
リシリコンからなる複数の第１の電極１０が面内方向
（図４における左右方向）に一定間隔で形成され、第１
の電極１０及び第１の絶縁膜９上に第２の絶縁膜１１が
形成され、第２の絶縁膜１１上に導電性を有する第２の
ポリシリコンからなる複数の第２の電極１２が面内方向
（図４における左右方向）に一定間隔で形成され、第２
の電極１２及び第２の絶縁膜１１上に第３の絶縁膜２２
が形成されている。ここにおいて、第１の電極１０と第
２の電極１２とは、上記面内方向において交互に配設さ
れており、第１の電極１０及び第２の電極１２の互いの
面内方向の端部が上下方向（図４における上下方向）で
投影して重なるように配設されている。また、第２の電
極１２のうちｎ形ドレイン領域６に最も近い第２の電極
１２（図４における一番右の第２の電極１２）はドレイ
ン電極１４に接続され、ｎ形ソース領域７に最も近い第
２の電極１２（図４における一番左側の第２の電極１
２）はソース電極１６に接続されている。したがって、
ドレイン電極１４とソース電極１６との間が、第１の電
極１０、第２の電極１２、第２の絶縁膜１１により容量
結合されることになり（図４の例では、ドレイン電極１
４とソース電極１６との間に６個のコンデンサが直列接
続されることになる）、結果として、ｎ形シリコンエピ
タキシャル層２表面の上記面内方向における電位分布の
偏りが少なくなり、電界の集中が防止されるのである。
なお、第１の電極１０及び第２の電極１２の膜厚は数千
Å程度の膜厚に形成されている。

【０００８】

【発明が解決しようとする課題】ところで、図４に示し
た従来の半導体装置においては、ドレイン電極１４の断
線を防止するために、前記保護層をドレイン電極１４に
近づくにつれて厚みが薄くなる階段状に形成してあり、
複数の第２の電極１２のうちドレイン電極１４に接続さ
れた第２の電極１２と、ｎ形シリコンエピタキシャル層
２の主表面との距離が小さくなっている。言い換える
と、図４に示す構成では、ドレイン電極１４に接続され
た第２の電極１２が、ｎ形ドレイン領域６近傍において
薄い熱酸化膜（上述のゲート絶縁膜の形成時に形成され
るものであり図示していない）上まで延設されているの
で、上述のようにドレイン電極１４とソース電極１６と
の間を容量結合させて高耐圧化を図っているにも関わら
ずドレイン電極１４に接続された第２の電極１２がフィ
ールドプレートとして働いてしまい、第２の電極１２が
ｎ形シリコンエピタキシャル層２表面の電位分布に影響
し、耐圧が低下してしまうという問題があった。

【０００９】本発明は上記事由に鑑みて為されたもので
あり、その目的は、ドレイン電極の断線を防ぐことがで
き且つ耐圧の低下を防止することができる半導体装置及
びその製造方法を提供することにある。

【００１０】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、第１導電形の半導体層の主表面
側で前記半導体層内に第１導電形のドレイン領域と第１
導電形のソース領域とが離間して形成され、前記半導体
層内でソース領域を囲むように第２導電形のチャネル形
成用領域が形成され、前記各領域を隣接する素子と電気
的に絶縁分離するために前記半導体層の主表面から深さ
方向に素子分離領域が形成され、ソース領域と前記半導
体層との間に介在するチャネル形成用領域上にゲート絶
縁膜を介してゲート電極が形成され、ドレイン電極とソ
ース電極との間で前記半導体層の主表面上に前記ゲート
絶縁膜に比べて十分に厚い第１の絶縁膜が形成され、第
１の絶縁膜上にドレイン電極とソース電極とを結ぶ面内
方向において一定間隔で複数の第１の電極が配設され、
第１の電極の全部を覆うように第１の絶縁膜上に第２の
絶縁膜が形成され、第２の絶縁膜上に上記面内方向にお
いて前記第１の電極と交互になるように一定間隔で且つ
面内方向に直交する方向において端部が第１の電極の端
部に一致して容量結合するように第１の電極よりも２つ
多い複数の第２の電極が配設され、前記第２の電極のう
ちソース領域に最も近い第２の電極が前記ソース電極に
接続され、前記第２の電極のうちドレイン領域に最も近
い第２の電極が前記ドレイン電極に接続された半導体装
置であって、ドレイン領域近傍において第１の絶縁膜の
表面の一部を露出させることにより第１の絶縁膜と第２
の絶縁膜とで構成される保護層がドレイン領域に近づく
につれて厚みが薄くなる階段状に形成され、前記ドレイ
ン電極に接続される第２の電極と前記半導体層との間に
少なくとも前記第１の絶縁膜が介在することを特徴とす
るものであり、保護層がドレイン電極近傍においてドレ
イン領域に近づくにつれて厚みが薄くなる階段状に形成
されていることにより、ドレイン電極のカバレッジがよ
く、ドレイン電極の断線を防止することができ、また、
第１の電極と第２の電極とが第２の絶縁膜を介して形成
されてドレイン電極とソース電極との間が容量結合され
るから前記半導体層の表面での電界の集中を防止するこ
とができて耐圧が高くなり、複数の第２の電極のうちド
レイン電極に接続される第２の電極と前記半導体層との
間にはゲート絶縁膜に比べて十分に厚い第１の絶縁膜が
介在するから、第２の電極がフィールドプレートとして
働くのを防止することができ、第２の電極による耐圧の
低下を防止することができる。

【００１１】請求項２の発明は、請求項１記載の半導体
装置の製造方法であって、前記半導体層の主表面上に所
定の平面形状にパターニングされた前記第１の絶縁膜を
形成する第１の工程と、前記第１の絶縁膜上に一定間隔
で前記第１の電極を形成する第２の工程と、前記半導体
層の主表面側で全面に第２の絶縁膜を形成する第３の工
程と、前記第２の絶縁膜を前記第１の電極を覆っている
部分が残り且つ前記階段状の形状が形成されるようにパ
ターニングする第４の工程と、前記第２の絶縁膜上に一
定間隔で前記第２の電極を形成する第５の工程とを有す
ることを特徴とし、ドレイン電極のカバレッジを改善す
ることができて、ドレイン電極の断線が防止され、歩留
りを向上させることができるとともに信頼性を高めるこ
とができる。

【００１２】

【発明の実施の形態】図１に本実施形態の半導体装置の
概略断面図を示す。本実施形態の半導体装置における横
型ＭＯＳＦＥＴの基本構成は図４に示した従来構成と略
同じであって、ドレイン電極１４が形成された部分の構
造に特徴がある。すなわち、本実施形態では、第１の絶
縁膜９をドレイン電極１４に接するように延設して、第
１の絶縁膜９，第２の絶縁膜１１，第３の絶縁膜２２か
らなる保護層を図１に示すように、ドレイン電極１４近
傍においてｎ形ドレイン領域６に近づくにつれて徐々に
厚みが薄くなる階段状に形成し、ドレイン電極１４に接
続される第２の電極１２が第１の絶縁膜９上に形成され
ている点に特徴がある。すなわち、図４に示した従来構
成ではドレイン電極１４に接続された第２の電極の一部
がｎ形シリコンエピタキシャル層２上に薄い熱酸化膜を
介して形成されていたのに対し、本実施形態では、ドレ
イン電極１４に接続される第２の電極１２とｎ形シリコ
ンエピタキシャル層２との間にはｎ形ドレイン領域６近
傍において第１の絶縁膜９が介在する。

【００１３】しかして、本実施形態では、従来のように
ドレイン電極配線１４ａ（図５参照）下の保護層の膜厚
が厚い場合でも、保護層がドレイン電極１４近傍におい
てｎ形ドレイン領域６に近づくにつれて徐々に厚みが薄
くなる階段状に形成してあることにより、保護層上から
ｎ形ドレイン領域６との間の部分におけるドレイン電極
１４のカバレッジがよく、ドレイン電極１４の断線を防
止することができる。また、複数の第１の電極１０と複
数の第２の電極１２とが第２の絶縁膜１１を介して配設
されてドレイン電極１４とソース電極１６との間が容量
結合されるからｎ形シリコンエピタキシャル層２表面で
の電界の集中を防止することができて耐圧が高くなり、
ドレイン電極１４に接続される第２の電極１２とｎ形シ
リコンエピタキシャル層２との間にはゲート絶縁膜に比
べて十分に厚い第１の絶縁膜９が介在するから、ドレイ
ン電極１４に接続された第２の電極１２がフィールドプ
レートとして働くのを防止することができ、ドレイン電
極１４に接続された第２の電極１２による耐圧の低下を
防止することができる。なお、図４に示した従来構成と
同様の構成要素には同一の符号を付して説明を省略す
る。

【００１４】以下、上述の横型ＭＯＳＦＥＴの製造方法
を図２及び図３を参照しながら説明する。まず、ｐ形シ
リコン基板１上のｎ形シリコンエピタキシャル層２上
に、ｐ形素子分離領域３を形成するための第１のレジス
トマスクをフォトリソグラフィ技術により形成し、イオ
ン注入装置によってｐ形不純物を注入して、第１のレジ
ストマスクを除去する。その後、ｎ形シリコンエピタキ
シャル層２上の全面に二酸化シリコンからなる第１の絶
縁膜９を形成し上記ｐ形不純物を拡散させることにより
ｐ形素子分離領域３を形成する。その後、ｐ形素子分離
領域３、図１におけるｎ形ドレイン領域６、ｎ形ソース
領域７、チャネル形成用ｐ形領域８などを形成する部位
に略対応した開孔を有する第２のレジストマスクをフォ
トリソグラフィ技術によって形成し、エッチング技術に
よって第１の絶縁膜９の不要部分をエッチングして、さ
らに第２のレジストマスクを除去することにより、図２
（ａ）に示す構造が得られる。

【００１５】次に、例えばＣＶＤ法によって導電性を有
する第１のポリシリコンを堆積させ、第１のポリシリコ
ンを図１における複数の第１の電極１０になる部分が残
るようにパターニングされた第３のレジストマスクをフ
ォトリソグラフィ技術により形成し、エッチング技術に
より第１のポリシリコンの不要部分をエッチングして第
１のポリシリコンからなる複数の第１の電極１０を形成
し、その後、第３のレジストマスクを除去することによ
り、図２（ｂ）に示す構造が得られる。

【００１６】次に、例えばＴＥＯＳなどを原料としてＣ
ＶＤ法によって二酸化シリコンからなる第２の絶縁膜１
１を堆積させ、該第２の絶縁膜１１を図１における第２
の絶縁膜１１になる部分が残るようにパターニングされ
た第４のレジストマスクをフォトリソグラフィ技術によ
り形成し、エッチング技術により第２の絶縁膜１１の不
要部分をエッチングし、その後、第４のレジストマスク
を除去することにより、図２（ｃ）に示す構造が得られ
る。ここにおいて、第２の絶縁膜１１は、第１の絶縁膜
９上のみに残り第１の絶縁膜９の一部が露出するように
パターニングされており、第２の絶縁膜１１と第１の絶
縁膜９との間に段差が形成されている。

【００１７】次に、熱酸化により薄いゲート絶縁膜（図
示せず）を形成する。ここにおいては、第１の絶縁膜９
に覆われていない部分が熱酸化される。その後、例えば
ＣＶＤ法によって導電性を有する第２のポリシリコンを
堆積させ、第２のポリシリコンを図１におけるゲート電
極１８及び複数の第２の電極１２になる部分が残るよう
にパターニングされた第５のレジストマスクをフォトリ
ソグラフィ技術により形成し、エッチング技術により第
２のポリシリコンの不要部分をエッチングして第２のポ
リシリコンからなるゲート電極１８及び第２のポリシリ
コンからなる複数の第２の電極１２を形成し（なお、ゲ
ート電極１８は上述のゲート絶縁膜上に形成され、図１
におけるドレイン電極１４に接続される第２の電極１２
の一部及びソース電極１６に接続される第２の電極１２
の一部は第１の絶縁膜９上に形成される）、その後、第
５のレジストマスクを除去する。続いて、チャネル形成
用ｐ形領域８を形成するための開孔を有する第６のレジ
ストマスク（ただし、ゲート電極１８の表面の一部もし
くは全部が露出する）をフォトリソグラフィ技術により
形成し、第６のレジストマスク及び露出したゲート電極
１８をマスクとしてｐ形不純物を注入して、その後、第
６のレジストマスクを除去する。続いて、ｎ形ドレイン
領域６及びｎ形ソース領域７を形成するための開孔を有
する第７のレジストマスク（ただし、ゲート電極１８か
ら上述のドレイン電極１４に接続される第２の電極１２
にわたる領域は表面が露出する）をフォトリソグラフィ
技術により形成し、第７のレジストマスク及び露出した
ゲート電極１８及び露出した第１の絶縁膜９をマスクと
してｎ形不純物を注入して、その後、第７のレジストマ
スクを除去する。その後、上述のように注入されたｐ形
不純物及びｎ形不純物を拡散させることによりｎ形ドレ
イン領域６、ｎ形ソース領域７、チャネル形成用ｐ形領
域８が形成され、図３（ａ）に示す構造が得られる。つ
まり、チェネル形成用ｐ形領域８とｎ形ソース領域７と
はいわゆる二重拡散技術を利用して形成されている。

【００１８】次に、例えばＣＶＤ法によって例えばＢＰ
ＳＧなどよりなる第３の絶縁膜２２を堆積させ、ｎ形ド
レイン領域６の表面及びドレイン電極１４に接続された
第２の電極１２の表面の一部、ｎ形ソース領域７の表
面、チャネル形成用ｐ形領域８の表面、素子分離領域３
の表面の一部を露出させるための開孔を有する第８のレ
ジストマスクをフォトリソグラフィ技術により形成し、
エッチング技術によって第３の絶縁膜２２の不要部分を
エッチングして接続孔（コンタクトホール）を形成する
ことにより、図３（ｂ）に示す構造が得られる。なお、
第３の絶縁膜２２の不要部分をエッチングして接続孔を
形成する工程においては、ドレイン電極１４に接続され
る第２の電極１２に覆われていない第１の絶縁膜９の表
面層が若干エッチングされることにより該エッチングさ
れた部分にも段差が形成される。

【００１９】次に、例えばスパッタ法により例えばアル
ミニウム膜を形成し、形成したアルミニウム膜の不要部
分をフォトリソグラフィ技術及びエッチング技術を用い
て除去することによりアルミニウムからなるドレイン電
極１４及びソース電極１６が形成され、図３（ｃ）に示
す構造が得られる。ところで、上述の製造方法では、ｎ
ドレイン領域６が形成される部位の近傍で第２の絶縁膜
１１と第１の絶縁膜９との間に階段状の段差が形成され
ているので、各絶縁膜９，１１，２２やドレイン電極１
４や第２の電極１２の厚みなどの条件を変えることな
く、接続孔におけるドレイン電極１４の断線を防止する
ことができ、歩留りを向上させることができるとともに
信頼性を高めることができる。また、ドレイン電極１４
に接続される第２の電極１２とｎ形シリコンエピタキシ
ャル層２との間に少なくとも第１の絶縁膜９の厚みを確
保することができる。

【００２０】

【発明の効果】請求項１の発明は、第１導電形の半導体
層の主表面側で前記半導体層内に第１導電形のドレイン
領域と第１導電形のソース領域とが離間して形成され、
前記半導体層内でソース領域を囲むように第２導電形の
チャネル形成用領域が形成され、前記各領域を隣接する
素子と電気的に絶縁分離するために前記半導体層の主表
面から深さ方向に素子分離領域が形成され、ソース領域
と前記半導体層との間に介在するチャネル形成用領域上
にゲート絶縁膜を介してゲート電極が形成され、ドレイ
ン電極とソース電極との間で前記半導体層の主表面上に
前記ゲート絶縁膜に比べて十分に厚い第１の絶縁膜が形
成され、第１の絶縁膜上にドレイン電極とソース電極と
を結ぶ面内方向において一定間隔で複数の第１の電極が
配設され、第１の電極の全部を覆うように第１の絶縁膜
上に第２の絶縁膜が形成され、第２の絶縁膜上に上記面
内方向において前記第１の電極と交互になるように一定
間隔で且つ面内方向に直交する方向において端部が第１
の電極の端部に一致して容量結合するように第１の電極
よりも２つ多い複数の第２の電極が配設され、前記第２
の電極のうちソース領域に最も近い第２の電極が前記ソ
ース電極に接続され、前記第２の電極のうちドレイン領
域に最も近い第２の電極が前記ドレイン電極に接続され
た半導体装置であって、ドレイン領域近傍において第１
の絶縁膜の表面の一部を露出させることにより第１の絶
縁膜と第２の絶縁膜とで構成される保護層がドレイン領
域に近づくにつれて厚みが薄くなる階段状に形成され、
前記ドレイン電極に接続される第２の電極と前記半導体
層との間に少なくとも前記第１の絶縁膜が介在するの
で、保護層がドレイン電極近傍においてドレイン領域に
近づくにつれて厚みが薄くなる階段状に形成されている
ことにより、ドレイン電極のカバレッジがよく、ドレイ
ン電極の断線を防止することができ、また、第１の電極
と第２の電極とが第２の絶縁膜を介して形成されてドレ
イン電極とソース電極との間が容量結合されるから前記
半導体層の表面での電界の集中を防止することができて
耐圧が高くなり、複数の第２の電極のうちドレイン電極
に接続される第２の電極と前記半導体層との間にはゲー
ト絶縁膜に比べて十分に厚い第１の絶縁膜が介在するか
ら、第２の電極がフィールドプレートとして働くのを防
止することができ、第２の電極による耐圧の低下を防止
することができるという効果がある。

【００２１】請求項２の発明は、請求項１記載の半導体
装置の製造方法であって、前記半導体層の主表面上に所
定の平面形状にパターニングされた前記第１の絶縁膜を
形成する第１の工程と、前記第１の絶縁膜上に一定間隔
で前記第１の電極を形成する第２の工程と、前記半導体
層の主表面側で全面に第２の絶縁膜を形成する第３の工
程と、前記第２の絶縁膜を前記第１の電極を覆っている
部分が残り且つ前記階段状の形状が形成されるようにパ
ターニングする第４の工程と、前記第２の絶縁膜上に一
定間隔で前記第２の電極を形成する第５の工程とを有す
るので、ドレイン電極のカバレッジを改善することがで
きて、ドレイン電極の断線が防止され、歩留りを向上さ
せることができるとともに信頼性を高めることができる
という効果がある。

【図面の簡単な説明】

【図１】実施形態１を示す概略断面図である。

【図２】同上の製造方法を説明するための主要工程断面
図である。

【図３】同上の製造方法を説明するための主要工程断面
図である。

【図４】従来例を示す概略断面図である。

【図５】同上の概略平面図である。

【符号の説明】

１ ｐ形シリコン基板 ２ ｎ形シリコンエピタキシャル層 ３ ｐ形素子分離領域 ６ ｎ形ドレイン領域 ７ ｎ形ソース領域 ８ チャネル形成用ｐ形領域 ９ 第１の絶縁膜 １０ 第１の電極 １１ 第２の絶縁膜 １２ 第２の電極 １４ ドレイン電極 １８ ゲート電極 ２２ 第３の絶縁膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電形の半導体層の主表面側で前記
   半導体層内に第１導電形のドレイン領域と第１導電形の
   ソース領域とが離間して形成され、前記半導体層内でソ
   ース領域を囲むように第２導電形のチャネル形成用領域
   が形成され、前記各領域を隣接する素子と電気的に絶縁
   分離するために前記半導体層の主表面から深さ方向に素
   子分離領域が形成され、ソース領域と前記半導体層との
   間に介在するチャネル形成用領域上にゲート絶縁膜を介
   してゲート電極が形成され、ドレイン電極とソース電極
   との間で前記半導体層の主表面上に前記ゲート絶縁膜に
   比べて十分に厚い第１の絶縁膜が形成され、第１の絶縁
   膜上にドレイン電極とソース電極とを結ぶ面内方向にお
   いて一定間隔で複数の第１の電極が配設され、第１の電
   極の全部を覆うように第１の絶縁膜上に第２の絶縁膜が
   形成され、第２の絶縁膜上に上記面内方向において前記
   第１の電極と交互になるように一定間隔で且つ面内方向
   に直交する方向において端部が第１の電極の端部に一致
   して容量結合するように第１の電極よりも２つ多い複数
   の第２の電極が配設され、前記第２の電極のうちソース
   領域に最も近い第２の電極が前記ソース電極に接続さ
   れ、前記第２の電極のうちドレイン領域に最も近い第２
   の電極が前記ドレイン電極に接続された半導体装置であ
   って、ドレイン領域近傍において第１の絶縁膜の表面の
   一部を露出させることにより第１の絶縁膜と第２の絶縁
   膜とで構成される保護層がドレイン領域に近づくにつれ
   て厚みが薄くなる階段状に形成され、前記ドレイン電極
   に接続される第２の電極と前記半導体層との間に少なく
   とも前記第１の絶縁膜が介在することを特徴とする半導
   体装置。
2. 【請求項２】 請求項１記載の半導体装置の製造方法で
   あって、前記半導体層の主表面上に所定の平面形状にパ
   ターニングされた前記第１の絶縁膜を形成する第１の工
   程と、前記第１の絶縁膜上に一定間隔で前記第１の電極
   を形成する第２の工程と、前記半導体層の主表面側で全
   面に第２の絶縁膜を形成する第３の工程と、前記第２の
   絶縁膜を前記第１の電極を覆っている部分が残り且つ前
   記階段状の形状が形成されるようにパターニングする第
   ４の工程と、前記第２の絶縁膜上に一定間隔で前記第２
   の電極を形成する第５の工程とを有することを特徴とす
   る半導体装置の製造方法。