KR20020084177A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 인덕터를 다른 능동 소자와 함께 동일 반도체 기판 상에 형성한 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명의 반도체 장치는 기판과, 이 기판 상에 형성되어 기판의 불순물 농도보다 낮은 불순물 농도를 갖는 반도체층(고저항 반도체층) 또는 기판보다 불순물 농도가 낮은 제 1 도전형의 제 1 반도체층(고저항 반도체층) 및 그 위의 제 2 도전형의 제 2 반도체층과, 이 고저항 반도체층(반도체층, 제 1 반도체층) 상에 형성된 절연막과, 이 절연막 상에 형성된 인덕터를 가지고 이루어진다. 본 발명의 제조 방법은 기판 상에 상기 기판보다 불순물 농도가 낮은 반도체층 또는 낮은 불순물 농도의 제 1 도전형의 제 1 반도체층 및 그 위의 제 2 도전형의 제 2 반도체층을 연속하여 형성하고, 반도체층 또는 제 2 반도체층 상에 절연막을 형성하며, 절연막 상에 도전막을 형성하며, 도전막을 스파이럴형으로 패터닝하여 인덕터를 형성한다.
Description
수동 소자로서의 인덕터는 통상, 반도체 기판 상에 트랜지스터 등의 능동 소자를 형성한 후에 와이어 본드의 와이어에 의해 접속하는 소위 외부 부착법에 의해 형성되어 왔다. 그러나, 집적 회로의 고성능화에 따라 고주파 대응이 요구되게 되자, 접속 와이어가 갖는 인덕턴스를 무시할 수 없게 되었다. 이 때문에, 최근에는 인덕터를 다른 능동 소자와 함께 동일 반도체 기판 상에 동시적으로 형성하는 방법이 채용되어 오고 있다.
그런데, 인덕터를 다른 능동 소자와 함께 동일 반도체 기판 상에 형성할 경우, 일반적으로, 도 10a, 도 10b에 도시되는 구조를 취한다. 즉, 인덕터(60)의 주요부는 Al 등의 저저항의 배선 재료를 사용하여 스파이럴(spiral)형으로 형성한 스파이럴 Al 배선층(62)이다. 그리고, 인덕터(60)의 반도체 기판(64)과의 사이의 기생 용량을 줄이기 위해, 스파이럴 Al 배선층(62)은 반도체 기판(64) 상에 형성된필드 산화막(66) 및 층간 절연막(68) 상에 형성된다. 바꾸어 말하면, 스파이럴 Al 배선층(62)과 반도체 기판(64) 사이에 필드 산화막(66) 및 층간 절연막(68)을 개재시킴으로써, 반도체 기판(64)과의 사이에 생기는 기생 용량을 감소시키고 있다.
그러나, 이러한 구조를 취해도, 스파이럴 Al 배선층(62) 아래에는 필드 산화막(66) 및 층간 절연막(68)을 개재하여 어느 정도의 저항율을 갖는 반도체 기판(64)이 있기 때문에, 고주파에 있어서는 반도체 기판(64) 측으로 전류가 흘러, 그것에 의한 손실을 무시할 수 없게 되며, 인덕터 특성의 한 지표인 Q치가 저하하여버리는 사태가 생긴다. 더욱이, 이 인덕터(60)에 있어서 발생한 자속에 의해, 반도체 기판(64) 중에 와류 전류가 발생하여, 인덕턴스 저하를 초래하는 것으로도 된다. 즉, 이들 현상은 인덕터(60)의 소자 특성 향상을 저지하여, 고성능의 반도체 집적 회로를 제작하는 데 있어서 대단히 불리함을 초래한다.
따라서, 동일 반도체 기판 상에 다른 능동 소자와 함께 동시적으로 형성하는 인덕터는 다른 능동 소자 등의 형성 후에 외부 부착법에 의해 형성되는 인덕터에 대하여 Q치 등의 소자 특성을 양호한 것으로 하는 것이 곤란하여, 고성능의 집적 회로를 제작하는 데는 불리한 요소도 많았다.
그리고, 이러한 인덕터의 Q치 저하 등의 특성 열화에 대하여, 종래로부터 여러 가지 대책이 생각되어 왔다. 예를 들면 반도체 기판 전체의 불순물 농도를 낮게 하여 고저항으로 하는 것을 생각할 수 있다. 이 경우, 반도체 기판에 흐르는 전류가 감소하여, 그 전류에 의한 손실이 억제되기 때문에, Q치 등의 소자 특성이 개선된다. 그러나, 단순히 반도체 기판의 불순물 농도를 낮게 하여 고저항으로 하면, 반도체 기판의 전위를 동등하게 저하시키게 되어, 집적 회로의 반도체 기판으로서는 극히 불리해진다. 또한, 동일 기판에 다른 소자, 즉, 바이폴러 트랜지스터나 M0S 트랜지스터를 형성할 경우에는, 이것에서 기인하는 래치 업의 문제 등이 생긴다. 따라서, 집적 회로의 신뢰성상 문제로부터 반도체 기판의 고저항화를 단순히 행할 수는 없다.
또한, 반도체 기판으로서, SOI(Silicon On Insulator) 등의 절연성 기판을 사용하는 것도 생각할 수 있다. 이것은 반도체 기판에 흐르는 전류에 의한 손실이 없어진다는 점에서 대단히 유효한 수단이다. 그러나, SOI를 사용한 집적 회로의 제조 공정은 복잡해져, 코스트 점에서 불리해진다는 문제가 있다.
또한, 인덕터와 반도체 기판 사이에 개재하는 층간 절연막의 막 두께를 두껍게 함으로써, 기생 용량을 저감시킨다는 방법도 있다. 그러나, 이 경우, 층간 절연막의 막 두께가 두꺼워지면, 동일 기판 상에 형성된 다른 소자에 대하여 절연막에 개구를 설치하고, 이 소자에 접속하기 위한 배선층을 형성하는 전극 형성 시에, 단차가 깊은 전극을 형성하지 않으면 안되게 된다. 이 때문에, 그 전극부에 있어서 매입된 배선층의 형상이 대단히 나빠져, 콘택트 불량 등의 문제를 야기할 우려가 생긴다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 인덕터(inductor)를 다른 능동 소자와 함께 동일 반도체 기판 상에 형성하는 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 일 실시예에 관한 인덕터가 포토 다이오드 및 바이폴러 트랜지스터와 함께 동일 반도체 기판 상에 혼재되어 있는 반도체 집적 회로의 제조 방법을 설명하기 위한 공정 단면도.
도 2는 본 발명의 일 실시예에 관한 인덕터가 포토 다이오드 및 바이폴러 트랜지스터와 함께 동일 반도체 기판 상에 혼재되어 있는 반도체 집적 회로의 제조 방법을 설명하기 위한 공정 단면도.
도 3은 본 발명의 일 실시예에 관한 인덕터가 포토 다이오드 및 바이폴러 트랜지스터와 함께 동일 반도체 기판 상에 혼재되어 있는 반도체 집적 회로의 제조 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 일 실시예에 관한 인덕터가 포토 다이오드 및 바이폴러 트랜지스터와 함께 동일 반도체 기판 상에 혼재되어 있는 반도체 집적 회로의 제조 방법을 설명하기 위한 공정 단면도.
도 5는 본 발명의 일 실시예에 관한 인덕터가 포토 다이오드 및 바이폴러 트랜지스터와 함께 동일 반도체 기판 상에 혼재되어 있는 반도체 집적 회로의 제조 방법을 설명하기 위한 공정 단면도.
도 6은 본 발명의 일 실시예에 관한 인덕터가 포토 다이오드 및 바이폴러 트랜지스터와 함께 동일 반도체 기판 상에 혼재되어 있는 반도체 집적 회로의 제조 방법을 설명하기 위한 공정 단면도.
도 7은 본 발명의 일 실시예에 관한 인덕터가 포토 다이오드 및 바이폴러 트랜지스터와 함께 동일 반도체 기판 상에 혼재되어 있는 반도체 집적 회로의 제조 방법을 설명하기 위한 공정 단면도.
도 8a 및 도 8b는 각각 도 1 내지 도 7에 도시하는 공정을 거쳐서 완성한 인덕터를 도시하는 평면도 및 그 A-A선 단면도.
도 9a 및 도 9b는 각각 도 8a 및 도 8b에 도시하는 인덕터의 변형예를 도시하는 평면도 및 그 A-A선 단면도.
도 10a 및 도 10b는 각각 종래의 인덕터를 도시하는 평면도 및 그 A-A선 단면도.
본 발명은 상기 사정에 비추어 이루어진 것으로, 동일 반도체 기판 상에 인덕터를 다른 능동 소자와 함께 동시적으로 형성하는 반도체 장치 및 그 제조 방법에 있어서, 반도체 기판 측에 전류가 흐르는 것에 의한 손실에 따르는 Q치나 인덕턴스 저하를 방지하여, 양호한 소자 특성을 갖는 인덕터를 구비한 반도체 장치 및 이러한 양호한 소자 특성을 갖는 인덕터를 제작하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
인덕터와 반도체 기판 사이에 기생하는 기생 용량을 저감시키는 방법으로서, 인덕터 아래쪽의 층간 절연막 및 필드 산화막과 반도체 기판 사이에 고저항층을 개재시키는 것도 생각할 수 있다. 이 경우, 예를 들면 고주파라도 고저항층 및 반도체 기판에 흐르는 전류가 감소하고, 그 전류에 의한 손실이 억제되어, Q치 등의 소자 특성이 개선될 뿐만 아니라, 반도체 기판 자체를 고저항화할 때의 집적 회로의 신뢰성상 문제나 층간 절연막을 후막화할 때의 콘택트 불량 등의 문제도 생기지 않는다.
그래서, 동일 반도체 기판 상에 다른 능동 소자와 함께 동시적으로 형성할 경우의 인덕터의 Q치 등의 소자 특성을 양호한 것으로 하는 대책으로서, 인덕터 아래쪽의 층간 절연막 및 필드 산화막과 반도체 기판 사이에 고저항층을 개재시킨다. 그러나, 이 고저항층을 형성하는 공정이 인덕터를 형성하기 위한 전용의 특수한 공정으로서 설치되었다면, 공정수의 증가에 따르는 생산성 저하나 코스트 상승을 초래하게 된다. 예를 들면 이 고저항층을 통상의 NPN 바이폴러 트랜지스터의 n형 콜렉터 영역을 이루는 n형 에피텍셜층과 겸용하는 것을 생각할 수 있다. 그러나, 이 경우, 이 n형 에피텍셜층을 고저항으로 하면, NPN 바이폴러 트랜지스터의 콜렉터 이미터간의 내압 저하 등, 바이폴러 트랜지스터 특성상의 불리한 점이 생기기 때문에, 바람직하지 않다.
더욱이, 기생 용량 저감을 위해, 인덕터는 필드 산화막 상에 형성하고 있지만, 이 인덕터 하의 필드 산화막 형성 시에 콜렉터 영역을 이루는 n형 에피텍셜층이 산화되기 때문에, 필드 산화막 하의 n형 에피텍셜층의 막 두께는 필연적으로 얇아진다. 이 결과, 인덕터에서 발생한 자속이 얇은 n형 에피텍셜층을 빠져나가 불순물 농도가 높고 저항율이 낮은 반도체 기판에 도달하는 경우가 증대하여, 상술한 와류 발생에 의한 인덕턴스 저하를 초래하여버린다. 또한, 이 대책으로서, n형 에피텍셜층을 단순히 두껍게 형성하는 것을 생각할 수 있지만, 이 경우에는 NPN 바이폴러 트랜지스터의 콜렉터 저항 증대나 주파수 특성 악화를 초래하기 때문에, 역시 집적 회로의 고성능화라는 점에서 바람직하지 않다.
이 때문에, 인덕터 아래쪽의 층간 절연막 및 필드 산화막과 반도체 기판 사이에 개재시키는 고저항층, 공정수 삭감을 도모하기 위해 NPN 바이폴러 트랜지스터의 n형 콜렉터 영역을 이루는 n형 에피텍셜층을 겸용하는 것은 곤란하다. 따라서, 동일 반도체 기판 상에 다른 능동 소자와 동시적으로 형성하는 인덕터의 Q치 등의 소자 특성을 양호한 것으로 하기 때문에, 인덕터 아래쪽의 층간 절연막 및 필드 산화막과 반도체 기판 사이에 고저항층을 개재시키는 것이 적합하다 하더라도, 그 고저항층을 어떻게 형성할지는 현재에 있어서도 여전히 과제로서도 남아 있다.
이 과제를 해결하는 위한 수단을 이하에 도시한다.
본 발명에 따른 반도체 장치는 기판(소위 반도체 기판)과, 이 기판 상에 형성되어 이 기판의 불순물 농도보다 낮은 불순물 농도를 갖는 반도체층(소위 고저항 반도체층)과, 이 반도체층 상에 형성된 절연막과, 이 절연막 상에 형성된 인덕터를갖는 것을 특징으로 한다.
인덕터는 스파이럴형으로 형성된 도전막으로 이루어지는 것이 바람직하다. 기판은 제 1 도전형으로 하고, 반도체층은 제 1 도전형으로 할 수 있다. 반도체층의 두께는 5 내지 15㎛로 하는 것이 바람직하다. 반도체층의 불순물 농도는 1×1O13내지 1×1O14cm-3로 하는 것이 바람직하다.
본 발명에 따른 반도체 장치는 상기 반도체 장치에 있어서, 기판이 제 1 도전형이고, 반도체층이 제 1 도전형의 제 1 반도체층으로 형성되며, 절연막과 제 1 반도체층 사이에 제 2 도전형의 제 2 반도체층이 형성되어 있는 것을 특징으로 한다.
제 1 반도체층의 두께는 제 2 반도체층의 두께보다 두꺼운 것이 바람직하며, 예를 들면 5 내지 15㎛으로 할 수 있다. 제 1 반도체층의 불순물 농도는 1×1013내지 1×1014cm-3로 하고, 제 2 반도체층의 불순물 농도는 1×1015내지 1×1016cm-3로 하는 것이 바람직하다.
본 발명에 따른 반도체 장치는 상기 각 반도체 장치에 있어서, 바이폴러 트랜지스터와 포토 다이오드가 동일 기판 상에 형성되는 것을 특징으로 한다.
여기서, 제 1 반도체층 및 제 2 반도체층을 갖는 반도체 장치에 있어서는, 제 1 반도체층은 포토 다이오드의 애노드 또는 캐소드를 구성하고, 제 2 반도체층은 포토 다이오드의 캐소드 또는 애노드를 구성하는 것이 바람직하다. 즉, 제 1 반도체층이 포토 다이오드의 예를 들면 애노드를 구성할 경우에는, 제 2 반도체층이 포토 다이오드의 예를 들면 캐소드를 구성하고, 반대로 제 1 반도체층이 포토 다이오드의 예를 들면 캐소드를 구성할 경우에는, 제 2 반도체층이 포토 다이오드의 예를 들면 애노드를 구성한다. 더욱이, 제 2 반도체층은 바이폴러 트랜지스터의 콜렉터를 구성하는 것이 바람직하다. 상기 각 반도체 장치에 있어서, 인덕터가 구성되는 영역에 대응하는 이외의 영역 하에, 고저항 반도체층(반도체층 또는 제 1 반도체층)보다 불순물 농도가 높은 영역이 형성되는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법은 기판(소위 반도체 기판) 상에 이 기판보다 불순물 농도가 낮은 반도체층(소위 고저항 반도체층)을 형성하는 공정과, 이 반도체층 상에 절연막을 형성하는 공정과, 이 절연막 상에 도전막을 형성하는 공정과, 이 도전막을 스파이럴형으로 패터닝하여 인덕터를 형성하는 공정을 갖는 것을 특징으로 한다.
상술한 바와 마찬가지로, 기판은 제 1 도전형으로 하고, 반도체층은 제 1 도전형으로 할 수 있다. 반도체층의 두께는 5 내지 15㎛으로 하는 것이 바람직하다. 반도체층의 불순물 농도는 1×1013내지 1×1014cm-3로 하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법은 상기 반도체 장치의 제조 방법에 있어서, 반도체층을 제 1 도전형의 제 1 반도체층으로 형성하고, 이 제 1 반도체층의 형성 공정과 절연막의 형성 공정 사이에, 제 1 반도체층 상에 연속하여 제 2 도전형의 제 2 반도체층을 형성하는 공정을 갖는 것을 특징으로 한다.
상술한 바와 마찬가지로, 제 1 반도체층의 두께는 제 2 반도체층의 두께보다두꺼운 것이 바람직하며, 예를 들면 5 내지 15㎛으로 할 수 있다. 제 1 반도체층의 불순물 농도는 1×1O13내지 1×1014cm-3로 하고, 제 2 반도체층의 불순물 농도는 1×1015내지 1×1016cm-3로 하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법은 상기 각 반도체 장치의 제조 방법에 있어서, 바이폴러 트랜지스터와 포토 다이오드를 동일 기판 상에 형성하는 공정을 갖는 것을 특징으로 한다.
여기서 상술한 바와 마찬가지로, 제 1 반도체층 및 제 2 반도체층을 갖는 반도체 장치의 제조 방법에 있어서는, 제 1 반도체층을 포토 다이오드의 애노드 또는 캐소드로서 구성하고, 제 2 반도체층을 포토 다이오드의 캐소드 또는 애노드로서 구성하는 것이 바람직하다. 더욱이, 제 2 반도체층을 바이폴러 트랜지스터의 콜렉터로서 기능하도록 형성하는 것이 바람직하다. 상기 각 반도체 장치의 제조 방법에 있어서는, 인덕터가 형성되는 영역에 대응하는 이외의 영역 하에, 고저항 반도체층(반도체층 또는 제 1 반도체층)보다 불순물 농도가 높은 영역을 형성하는 공정을 부가로 갖는 것이 바람직하다.
본 발명에 따른 반도체 장치에 의하면, 기판과, 이 기판 상에 형성되어 기판의 불순물 농도보다 낮은 불순물 농도를 갖는 반도체층과, 이 반도체층 상에 형성된 절연막과, 이 절연막 상에 형성된 인덕터를 가짐으로써, 인덕터 아래쪽의 절연막과 기판 사이에 불순물 농도가 낮은 반도체층, 즉 고저항 반도체층이 개재하는 구조가 된다. 이 때문에, 가령 고주파라도 고저항 반도체층이나 기판에 흐르는 전류를 감소시켜, 그 전류에 의한 손실을 억제하는 것이 가능해진다. 따라서, 종래의 경우보다도 높은 Q치나 높은 인덕턴스를 갖는 양호한 소자 특성의 고성능 인덕터를 실현하며, 나아가서는 보다 고기능 고성능의 반도체 집적 회로를 실현할 수 있다. 또한, 기판 자체를 고저항화하거나, 인덕터와 기판 사이에 개재하는 절연막을 후막화하거나 하는 일이 없기 때문에, 인덕터와 함께 다른 능동 소자가 형성된 반도체 집적 회로의 신뢰성 문제나 콘택트 불량 등의 문제를 걱정할 필요도 없어진다.
본 발명에 따른 반도체 장치에 의하면, 상기 반도체 장치에 있어서, 기판을 제 1 도전형으로 하여, 반도체층을 제 1 도전형의 제 1 반도체층으로 형성하고, 절연막과 제 1 반도체층 사이에 제 2 도전형의 제 2 반도체층을 형성할 때는 인덕터 아래쪽의 절연막과 기판 사이에 제 1 도전형의 제 1 반도체층(고저항 반도체층)과 제 2 도전형의 제 2 반도체층으로 형성된 pn 접합이 개재하는 구조가 된다. 이 때문에, 인덕터와 기판 사이에는 절연막으로 이루어지는 용량과 더불어, 제 1 도전형의 제 1 반도체층(고저항 반도체층)과 제 2 도전형의 제 2 반도체층에 의한 비교적 작은 pn 접합 용량이 직렬로 부가되게 되어, 전체의 기생 용량을 종래보다도 대폭 저감하는 것이 가능해진다. 따라서, 종래의 경우보다도 높은 Q치나 높은 인덕턴스를 갖는 양호한 소자 특성의 고성능 인덕터를 실현하며, 나아가서는 보다 고기능·고성능의 반도체 집적 회로를 실현할 수 있다. 또한, 기판 자체를 고저항화하거나, 인덕터와 기판 사이에 개재하는 절연막을 후막화하거나 하는 일이 없기 때문에, 인덕터와 함께 다른 능동 소자가 형성된 반도체 집적 회로의 신뢰성 문제나 콘택트 불량 등의 문제를 걱정할 필요도 없어진다.
상기 반도체 장치에 있어서, 더욱이 바이폴러 트랜지스터와 포토 다이오드가 동일 기판 상에 형성된 구성으로 함으로써, 인덕터, 바이폴러 트랜지스터 및 포토 다이오드를 탑재한 고기능·고성능의 반도체 집적 회로를 실현할 수 있다. 포토 다이오드는 예를 들면 각종 광전 변환 기기에 있어서 광 신호를 전기 신호로 변환하는 광 센서 등에 널리 사용된다.
제 1 도전형의 제 1 반도체층을 포토 다이오드의 애노드 또는 캐소드로서 구성하고, 제 2 도전형의 제 2 반도체층을 포토 다이오드의 캐소드 또는 애노드로서 구성할 때는 고저항 반도체층인 제 1 도전형의 제 1 반도체층이 PN 포토 다이오드의 애노드가 되는 p형 반도체층 또는 카드가 되는 n형 반도체층에 겸용되고, 제 2 도전형의 제 2 반도체층이 PN 포토 다이오드의 캐소드가 되는 n형 반도체층 또는 애노드가 되는 p형 반도체층에 겸용되기 때문에, 인덕터를 형성하기 위한 전용의 특수한 공정을 증가할 필요가 없어진다. 따라서, 생산성 저하나 코스트 상승을 초래하는 일 없이, 높은 Q치나 높은 인덕턴스를 갖는 양호한 소자 특성의 고성능 인덕터를 실현하며, 나아가서는 보다 고기능·고성능의 반도체 집적 회로를 실현할 수 있다.
제 2 반도체층을 바이폴러 트랜지스터의 콜렉터로서 구성할 때는 제 2 반도체층이 바이폴러 트랜지스터의 콜렉터 영역이 되는 반도체층에 겸용되기 때문에, 인덕터를 형성하기 위한 전용의 특수한 공정을 증가할 필요가 없어진다. 따라서, 생산성 저하나 코스트 상승을 초래하는 일 없이, 높은 Q치나 높은 인덕턴스를 갖는양호한 소자 특성의 고성능 인덕터를 실현하며, 나아가서는 보다 고기능·고성능의 반도체 집적 회로를 실현할 수 있다.
상기 인덕터, 바이폴러 트랜지스터 및 포토 다이오드를 동일 기판 상에 형성하는 반도체 장치에 있어서, 인덕터가 형성되는 영역에 대응하는 이외의 영역 하에, 고저항 반도체층(반도체층, 제 1 반도체층)보다도 불순물 농도가 높은 제 1 도전형의 영역을 형성할 때는, 래치 업의 문제가 생기기 어려운 고신뢰성의 반도체 집적 회로를 실현할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 기판 상에 이 기판보다 불순물 농도가 낮은 반도체층을 형성하고, 이 반도체층상에 절연막을 형성하며, 이 절연막 상에 도전막을 형성하며, 이 도전막을 스파이럴형으로 패터닝하여 인덕터를 형성함으로써, 인덕터 아래쪽의 절연막과 기판 사이에 불순물 농도가 낮은 반도체층, 즉 고저항 반도체층이 개재하는 구조가 용이하게 형성된다. 이 때문에, 가령 고주파라도 고저항 반도체층이나 기판에 흐르는 전류를 감소시켜, 그 전류에 의한 손실을 억제하는 것이 가능해진다. 따라서, 종래의 경우보다도 높은 Q치나 높은 인덕턴스를 갖는 양호한 소자 특성의 고성능 인덕터를 실현하며, 나아가서는 보다 고기능·고성능의 반도체 집적 회로를 실현할 수 있다. 또한, 기판 자체를 고저항화하거나, 인덕터와 기판 사이에 개재하는 절연막을 후막화하거나 하는 일이 없기 때문에, 인덕터와 함께 다른 능동 소자가 형성된 반도체 집적 회로의 신뢰성 문제나 콘택트 불량 등의 문제를 걱정할 필요도 없어진다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 상기 반도체 장치의 제조 방법에 있어서, 반도체층을 제 1 도전형의 제 1 반도체층으로 형성하고, 제 1 반도체층의 형성 공정과 절연막의 형성 공정 사이에 제 1 반도체층 상에 연속하여 제 2 도전형의 제 2 반도체층을 형성하는 공정을 가질 때는, 인덕터 아래쪽의 절연막과 기판 사이에 제 1 도전형의 제 1 반도체층(고저항 반도체층)과 제 2 도전형의 제 2 반도체층이 pn 접합하여 개재하는 구조가 용이하게 형성된다. 이 때문에, 인덕터와 기판 사이에는 절연막으로 이루어지는 용량과 더불어, 제 1 도전형의 제 1 반도체층(고저항 반도체층)과 제 2 도전형의 제 2 반도체층에 의한 비교적 작은 pn 접합 용량이 직렬로 부가되게 되어, 전체의 기생 용량을 종래보다도 대폭 저감하는 것이 가능해진다. 따라서, 종래의 경우보다도 높은 Q치나 높은 인덕턴스를 갖는 양호한 소자 특성의 고성능 인덕터를 실현하며, 나아가서는 보다 고기능·고성능의 반도체 집적 회로를 실현할 수 있다. 또한, 기판 자체를 고저항화하거나, 인덕터와 기판 사이에 개재하는 절연막을 후막화하거나 하는 일이 없기 때문에, 인덕터와 함께 다른 능동 소자가 형성된 반도체 집적 회로의 신뢰성 문제나 콘택트 불량 등의 문제를 걱정할 필요도 없어진다.
상기 반도체 장치의 제조 방법에 있어서, 더욱이 동일 기판 상에 바이폴러 트랜지스터와 포토 다이오드를 형성하는 공정을 가짐으로써, 인덕터, 바이폴러 트랜지스터 및 포토 다이오드를 탑재한 고기능·고성능의 반도체 집적 회로를 제조할 수 있다. 이 포토 다이오드는 예를 들면 각종 광전 변환 기기에 있어서 광 신호를 전기 신호로 변환하는 광 센서 등에 널리 사용된다.
제 1 도전형의 제 1 반도체층을 포토 다이오드의 애노드 또는 캐소드로서 구성하고, 제 2 도전형의 제 2 반도체층을 포토 다이오드의 캐소드 또는 애노드로서 구성할 때는 인덕터 아래쪽의 절연막과 기판 사이에 개재하는 제 1 반도체층이 PN 포토 다이오드의 애노드가 되는 p형 반도체층 또는 카드가 되는 n형 반도체층과 동시적으로 형성되고, 또한, 제 2 반도체층이 PN 포토 다이오드의 캐소드가 되는 n형 반도체층 또는 애노드가 되는 p형 반도체층과 동시적으로 형성되기 때문에, 인덕터를 형성하기 위한 전용의 특수한 공정을 증가할 필요가 없어진다. 따라서, 생산성 저하나 코스트 상승을 초래하는 일 없이, 높은 Q치나 높은 인덕턴스를 갖는 양호한 소자 특성의 고성능 인덕터를 실현하며, 나아가서는 보다 고기능·고성능의 반도체 집적 회로를 실현할 수 있다.
제 2 반도체층을 바이폴러 트랜지스터의 콜렉터로서 기능하도록 형성할 때는 인덕터 아래쪽의 절연막과 기판 사이에 개재하는 제 2 반도체층이 바이폴러 트랜지스터의 콜렉터 영역이 되는 반도체층과 동시적으로 형성되기 때문에, 인덕터를 형성하기 위한 전용의 특수한 공정을 증가할 필요가 없어진다. 따라서, 생산성 저하나 코스트 상승을 초래하는 일 없이, 높은 Q치나 높은 인덕턴스를 갖는 양호한 소자 특성의 고성능 인덕터를 실현하며, 나아가서는 보다 고기능·고성능의 반도체 집적 회로를 실현할 수 있다.
상기 인덕터, 바이폴러 트랜지스터 및 포토 다이오드를 동일 기판 상에 형성하는 반도체 장치의 제조 방법에 있어서, 인덕터가 형성되는 영역에 대응하는 이외의 영역 하에, 고저항 반도체층(반도체층, 제 1 반도체층)보다도 불순물 농도가 높은 제 1 도전형의 영역을 형성하는 공정을 가질 때는, 래치 업의 문제가 생기기 어려운 고신뢰성의 반도체 집적 회로를 제조할 수 있다.
이하, 첨부 도면을 참조하면서, 본 발명의 실시예를 설명한다.
도 1 내지 도 7은 각각 본 발명의 일 실시예에 관한 인덕터가 포토 다이오드 및 바이폴러 트랜지스터와 함께 동일 반도체 기판 상에 혼재되어 있는 반도체 집적 회로 및 그 제조 방법을 설명하기 위한 공정 단면도이다. 도 8a 및 도 8b는 각각 도 1 내지 도 7에 도시하는 공정을 거쳐 완성한 인덕터를 도시하는 평면도 및 그 A-A선 단면도이다. 또한, 도 9a 및 도 9b는 도 8a 및 도 8b에 도시하는 인덕터의 변형예를 도시하는 단면도이다.
또한, 도 1 내지 도 7의 각 공정 단면도에 있어서, 반도체 기판 상에 형성하는 인덕터, 포토 다이오드 및 바이폴러 트랜지스터의 각 소자의 형성 영역을 각각 인덕터 형성 영역(A), 포토 다이오드 형성 영역(B), 바이폴러 트랜지스터 형성 영역(C)으로 하여 설명을 진행한다.
우선, 불순물 농도 1×1015cm-3정도의 p형 반도체 기판(10) 표면에 얇은 열 산화막을 형성한 후, 통상의 포토리소그래피 기술에 의해 패터닝한 포토 레지스트를 마스크로 하여, 인덕터 형성 영역(A)을 전영역에 대하여, 통상의 임플렌테이션 기술을 사용하여, 가속 전압 3OkeV, 도즈량 1×1015cm-2정도의 조건에 의해 예를 들면 붕소(B) 등의 p형 불순물을 선택적으로 이온 주입한다. 계속해서, p형 반도체 기판(10) 표면에 주입한 고농도의 p형 불순물 이온을 온도 1200℃, 1시간 정도의 열 처리에 의해 활성화하고, p형 반도체 기판(10) 표면에 확산하여, 피크 농도 1×1018cm-3정도의 고농도의 p+형 반도체 영역(12)을 형성한다. 그 후, 상술한 얇은 열 산화막을 플루오르산(HF)을 사용하여 전면 박리한다(도 1 참조).
이어서, p형 반도체 기판(10) 및 p+형 반도체 영역(12) 상에, 막 두께가 약 1O㎛이고 불순물 농도가 2×1014cm-3정도의 저농도의 p-형 에피텍셜층(14)을 형성한다. 이 p-형 에피텍셜층(14)은 나중에 포토 다이오드의 애노드를 형성하기 위한 것이다(도 2 참조).
이어서, p-형 에피텍셜층(14) 표면에 얇은 열 산화막을 형성한 후, 통상의 포토리소그래피 기술에 의해 패터닝한 포토 레지스트를 마스크로 하여, 인덕터 형성 영역(A) 및 포토 다이오드 형성 영역(B)을 제외하는 전영역의 p-형에피텍셜층(14)에 대하여, 통상의 이온 임플렌테이션 기술을 사용하여, 가속 전압 5OOkeV, 도즈량 1×1012cm-2정도의 조건에 의해 예를 들면 붕소 등의 p형 불순물을 선택적으로 이온 주입한다. 계속해서, 바이폴러 트랜지스터 형성 영역(C) 등의 p-형 에피텍셜층(14)에 주입하여 저농도의 p형 불순물 이온을 온도 1200℃에서, 1시간 정도의 열 처리에 의해 활성화하여 확산하여, 표면 근방의 불순물 농도가 1×1O15cm-3정도의 저농도의 p형 웰층(16)을 형성한다. 그 후, 상술한 얇은 열 산화막을 플루오르산을 사용하여 전면 박리한다. 또한, 이 때, p형 웰층(16)의 표면 근방의 불순물 농도는 바이폴러 트랜지스터의 기판 농도에 대응하는 것이기 때문에, 바이폴러 트랜지스터 형성 영역(C)에 형성하는 바이폴러 트랜지스터와의 특성상의 맞춤 이입이 가능해진다(도 3 참조).
이어서, 바이폴러 트랜지스터 형성 영역(C)의 p형 웰층(16) 표면에, 예를 들면 온도 1100 내지 1250℃, 30 내지 60분 정도의 조건에 의한 안티몬(antimon)(Sb)의 기상 확산에 의해 n형 불순물인 안티몬을 선택적으로 첨가하여, 콜렉터 기생 저항 저감용 고농도의 n+형 매입층(18)을 형성한다. 또한, 상기 도 3에 도시하는 공정에 있어서의 p형 웰층(16)을 형성할 때의 열 확산 처리는 이 p+형 매입층(18)을 형성할 때의 열 확산 처리와 겸용하여, 열 확산 처리의 회수를 저감하는 것도 가능하다. 계속해서, 기체 전면, 즉 p-형 에피텍셜층(14), p형 웰층(16) 및 n+형 매입층(18) 상에 통상의 바이폴러 트랜지스터의 프로세스 공정에 따라, 막 두께 1㎛, 불순물 농도 5×1015cm-3정도의 n형 에피텍셜층(20)을 형성한다(도 4 참조).
이어서, LOCOS(Local 0xidation of Silicon; 선택 산화)법을 사용하여, 두께 400 내지 1500nm 정도의 필드 산화막(22)을 인덕터 형성 영역(A) 및 포토 다이오드 형성 영역(B) 및 바이폴러 트랜지스터 형성 영역(C)의 소자간 분리부(필드부) 등에 선택적으로 형성한다. 즉, 통상 사용되고 있는 바와 같이 n형 에피텍셜층(20) 상에 Si 산화막 및 Si 질화막의 적층막을 형성하여, 이 적층막을 포토리소그래피 기술에 의해 패터닝한 포토 레지스트를 마스크로 하는 R1E법 등에 의해 선택적으로 에칭 제거하여, 필드 산화막(22)을 형성하는 영역만을 노출한 후, 이 노출한 n형 에피텍셜층(20)을 적층막의 Si 질화막을 마스크로 하여 선택적으로 산화하여, 필드 산화막(22)을 형성한다. 또한, 이 때, 필드 산화막(22)을 형성하기 전에, 노출한 n형 에피텍셜층(20)의 일부 또는 전부를 제거하는 방법도 있다. 이 경우, 계속하여 행하여지는 선택적 산화에 의해 산화되는 n형 에피텍셜층(20) 분을 아울러 생각하면, 인덕터 형성 영역(A)에는 n형 에피텍셜층(20)이 잔존하지 않는 경우도 있지만, 본 발명은 그것에 제약되는 일은 없다. 단, 여기서는 p-형 에피텍셜층(14) 및 p형 웰층(16)과 필드 산화막(22) 사이에 n형 에피텍셜층(20)이 잔존하고 있는 경우를 도시한다(도 5 참조).
계속해서, 바이폴러 트랜지스터 및 포토 다이오드의 제조 프로세스를 따라, 바이폴러 트랜지스터 형성 영역(C)의 n+형 매입층(18)에 접속하는 n+형 콜렉터 추출영역(24)을 형성하고, 포토 다이오드 형성 영역(B)의 p-형 에피텍셜층(14)에 접속하는 p+형 애노드 추출 영역(26)을 형성함과 함께, 필드 산화막(22) 하에 p+형 소자 분리 영역(28)을 형성하여, 포토 다이오드 형성 영역(B)과 바이폴러 트랜지스터 형성 영역(C)과의 분리를 행한다. 또한, 이 소자 분리에 따라, 이 이후, 인덕터 형성 영역(A)의 필드 산화막(22) 하의 n형 에피텍셜층(20)을 n형 반도체층(20a)이라, 포토 다이오드 형성 영역(B)의 n형 에피텍셜층(20)을 n형 캐소드층(20b)이라, 바이폴러 트랜지스터 형성 영역(C)의 n형 에피텍셜층(20)을 n형 콜렉터층(20c)이라 부르며, 인덕터 형성 영역(A)의 필드 산화막(22) 아래쪽의 p-형 에피텍셜층(14)을 p-형 고저항 반도체층(14a)과, 포토 다이오드 형성 영역(B)의 n형 캐소드층(20b) 하의 p-형 에피텍셜층(14)을 p-형 애노드층(14b)이라 부르는 것으로 한다. 계속해서, 포토 다이오드 형성 영역(B)의 n형 캐소드층(20b) 표면에 n+형 캐소드 추출 영역(30)을 형성함과 동시에, 바이폴러 트랜지스터 형성 영역(C)의 n형 콜렉터층(20c) 표면에 p형 베이스 영역(32)을, 이 p형 베이스 영역(32) 표면에 p+형 베이스 추출 영역(34)을 각각 형성한다. 더욱이, 바이폴러 트랜지스터 형성 영역(C)의 p형 베이스 영역(32) 상에 n형 불순물이 첨가된 폴리실리콘으로 이루어지는 이미터 취득 전극(36)을 형성한 후, 이 이미터 추출 전극(36)으로부터의 불순물 확산에 의해 p형 베이스 영역(32) 표면에 n+형 이미터 영역(38)을 형성한다. 계속해서, 기체 전면에, 예를 들면 Si 산화막으로 이루어지는 제 1 층간 절연막(40)을 형성한 후, 포토리소그래피 기술 및 에칭 기술을 사용하여, 포토 다이오드 형성 영역(B) 및 바이폴러 트랜지스터 형성 영역(C)의 소정의 위치에 콘택트 홀을 형성한다. 그리고, 기체 전면에 Al막을 퇴적하여 각 콘택트 홀을 매입한 후, 이 Al막을 포토리소그래피 기술 및 R1E법 등을 사용하여 패터닝 처리한다. 이렇게 해서, 인덕터 형성 영역(A)에 있어서, 그 제 1 층간 절연막(40) 상에, 나중에 형성하는 인덕터의 단자를 안쪽으로부터 추출하기 위한 인출 Al 배선층(42)을 형성한다. 마찬가지로, 포토 다이오드 형성 영역(B)에 있어서, p+형 애노드 추출 영역(26) 및 n+형 캐소드 추출 영역(30)에 접속하는 애노드 Al 전극(42a) 및 캐소드 Al 전극(42b)을 각각 형성한다. 또한, 바이폴러 트랜지스터 형성 영역(C)에 있어서, 이미터 추출 전극(36)을 개재하여 n+형 이미터 영역(38)에 접속하는 이미터 Al 전극(42E), p+형 베이스 추출 영역(34)에 접속하는 베이스 Al 전극(42b) 및 n+형 콜렉터 추출 영역(24)에 접속하는 콜렉터 Al 전극(42C)을 각각 형성한다. 이렇게 하여, 포토 다이오드 형성 영역(B)에 PN 포토 다이오드(44)를 완성시키고, 바이폴러 트랜지스터 형성 영역(C)에 NPN 바이폴러 트랜지스터(46)를 완성시킨다(도 6 참조).
또한, 이들 PN 포토 다이오드(44) 및 NPN 바이폴러 트랜지스터(46)를 형성하는 공정에 대해서는, 기본적으로 기존의 제조 프로세스에 준하는 형태로 행하는 경우를 설명하였지만, 인덕터 형성 영역(A)의 p-형 고저항 반도체층(14a)과 PN 포토다이오드(44)의 p-형 애노드층(14b)을 형성하기 위한 p-형 에피텍셜층(14)의 형성 공정 및 인덕터 형성 영역(A)의 n형 반도체층(20a)과 PN 포토 다이오드(44)의 n형 캐소드층(20b)과 NPN 바이폴러 트랜지스터(46)의 n형 콜렉터층(20c)을 형성하기 위한 n형 에피텍셜층(20)의 형성 공정을 갖는 한, 그 밖의 구성 요소의 형성에 어떠한 방법을 취하더라도, 본 발명은 그것에 제약받는 일은 없다. 또한, 여기서는 인덕터 형성 영역(A)에 있어서의 인출 Al 배선층(42)은 PN 포토 다이오드(44)의 애노드 Al 전극(42a) 및 캐소드 Al 전극(42b) 및 NPN 바이폴러 트랜지스터(46)의 이미터 Al 전극(42E), 베이스 Al 전극(42B) 및 콜렉터 Al 전극(42C)의 형성 공정과 동일 공정에 있어서 동시적으로 형성하고 있지만, 다른 공정에 있어서 별도 형성하더라도 문제없다. 또한, 이 인출 Al 배선층(42)을 형성할 때에, 인덕터 형성 영역(A) 이외의 영역에 있어서 다른 소자간의 접속용 Al층을 동시적으로 형성하는 것은 당연히 가능하다.
이어서, 기체 전면에 예를 들면 p(플라즈마)-TEOS〔tetraethoxy silane; Si(OC2H5)4〕법을 사용하여, Si 산화막으로 이루어지는 제 2 층간 절연막(48)을 형성한 후, 포토리소그래피 기술 및 R1E법 등을 사용하여, 이 제 2 층간 절연막(48)을 선택적으로 제거하고, 인출 Al 배선층(42)을 노출하는 콘택트 홀을 형성한다. 계속해서, 기체 전면에 Al을 형성한 후, 이 Al막을 포토리소그래피 기술 및 R1E법 등을 사용하여 패터닝 처리하여, 인덕터 형성 영역(A)에 있어서의 층간 절연막(48) 상에 스파이럴 Al 배선층(50a)을 형성함과 동시에, 이 스파이럴 Al 배선층(50a)의안쪽 끝 부분에 인출 Al 배선층(42)을 개재하여 접속하는 외부 접속용 Al 단자 전극(50b)을 형성한다. 이렇게 하여, 인덕터 형성 영역(A)에 스파이럴 Al 배선층(50a), 인출 Al 배선층(42) 및 외부 접속용 Al 단자 전극(50b)으로 이루어지는 인덕터(52)를 완성시킨다(도 7 참조).또한, 상술한 인출 Al 배선층(42)을 형성하는 경우와 마찬가지로, 이 스파이럴 Al 배선층(50a) 등을 형성할 때에, 인덕터 형성 영역(A) 이외의 영역에 있어서 다른 소자간의 접속용 Al 배선을 동시적으로 형성하는 것은 당연히 가능하다.
이어서, 도시는 생략하지만, 기체 전면에 오버 코팅막을 형성하고, 더욱이 소정의 위치에 패드부를 개구한다. 이렇게 하여, 최종적으로 동일한 p형 반도체 기판(10) 상에 포토 다이오드 및 바이폴러 트랜지스터와 함께 인덕터가 혼재되어 있는 반도체 집적 회로를 완성시킨다.
다음으로, 이상의 공정에 의해 완성한 인덕터(52)에 대해서, 도 8a 및 도 8b를 사용하여 설명한다. 즉, 인덕터(52)의 스파이럴 Al 배선층(50a)은 그 안쪽의 끝 부분이 인출 Al 배선층(42)을 개재하여 외부 접속용 Al 단자 전극(50b)에 접속하고 있다. 또한, 스파이럴 Al 배선층(50a)의 외측 끝 부분은 그대로 외부 접속용 단자로서 기능한다. 이 때문에, 이 인덕터(52)의 스파이럴 Al 배선층(50a)은 용이하게 다른 소자와 접속하는 것이 가능하게 되어 있다. 또한, 이러한 인덕터(52)는 p형 반도체 기판(10) 상에, p-형 고저항 반도체층(14a), n형 반도체층(20a), 필드 산화막(22) 및 제 1 및 제 2 층간 절연막(40, 48)을 개재하여 형성되어 있다. 바꾸어 말하면, p형 반도체 기판(10)과 필드 산화막(22) 및 제 1 및 제 2 층간 절연막(40, 48) 사이에는 pn 접합하고 있는 p-형 고저항 반도체(14a) 및 n형 반도체층(20a)이 개재하고 있다.
이상과 같이 본 실시예에 의하면, 인덕터(52)가 PN 포토 다이오드(44) 및 NPN 바이폴러 트랜지스터(46)와 함께 동일한 p형 반도체 기판(10) 상에 혼재되어 있는 반도체 집적 회로에 있어서, 인덕터(52)의 주요부를 이루는 스파이럴 Al 배선층(50a) 아래쪽의 p형 반도체 기판(10)과 필드 산화막(22) 및 제 1 및 제 2 층간 절연막(40, 48) 사이에 p-형 고저항 반도체층(14a)이 개재할 뿐만 아니라, 이 p-형 고저항 반도체층(14a)과 pn 접합하고 있는 n형 반도체층(20a)도 개재하는 구조가 형성되어 있기 때문에, 인덕터와 p형 반도체 기판(10) 사이에는 필드 산화막(22) 및 제 1 및 제 2 층간 절연막으로 이루어지는 용량과 더불어, p-형 고저항 반도체층(14a)과 n형 반도체층(20a)과의 비교적 작은 pn 접합 용량이 직렬로 부가되게 되기 때문에, 전체의 기생 용량은 종래의 경우보다도 대폭 저감되어, 가령 고주파라도, n형 반도체층(20a), p-형 고저항 반도체층(14a) 및 p형 반도체 기판(10)에 흐르는 전류를 감소시켜, 그 전류에 의한 손실을 억제할 수 있다. 또한, 인덕터(52)의 스파이럴 Al 배선층(50a) 아래쪽의 p-형 고저항 반도체층(14a)은 PN 포토 다이오드(44)의 p-형 애노드층(14b)과 동일 공정에 있어서 동시적으로 형성되며, 또한 n형 반도체층(20a)은 PN 포토 다이오드(44)의 n형 캐소드층(20b) 및 NPN 바이폴러 트랜지스터(46)의 n형 콜렉터층(20c)과 동일 공정에 있어서 동시적으로 형성되기 때문에, 인덕터(52)를 형성하기 위한 전용의 특수한 공정을 증가할 필요가 없다. 따라서, 생산성 저하나 코스트 상승을 초래하는 일 없이, 높은 Q치나 높은 인덕턴스를 갖는 양호한 소자 특성의 고성능 인덕터를 실현하며, 나아가서는 보다 고기능·고성능의 반도체 집적 회로를 실현할 수 있다.
다음으로, 본 실시예의 변형예에 대해서, 도 9a 및 도 9b를 사용하여 설명한다. 상기 실시예의 도 5에 도시하는 공정에 있어서, LOCOS법에 의해 n형 에피텍셜층(20)을 선택적으로 산화하여 필드 산화막(22)을 형성할 때에, 필드 산화막(22) 형성 전에 노출한 n형 에피텍셜층(20)의 일부 또는 전부를 제거하는 방법을 채용하면, 인덕터 형성 영역(A)에는 n형 에피텍셜층(20)이 잔존하지 않는 경우도 있는 것에 대해서 서술하고 있지만, 본 변형예는 잔존하지 않는 경우의 인덕터에 관련되는 것이다.
본 변형예에 관련되는 인덕터(54)는 도 9a에 도시되는 바와 같이, 그 평면 형상은 상기 실시예의 도 8a에 도시되는 경우와 동일하지만, 도 9b에 도시하는 바와 같이, 그 단면에 있어서는 상기 실시예의 도 8a에 도시되는 경우와 달리, 인덕터(52)의 스파이럴 Al 배선층(50a)이 p형 반도체 기판(10) 상에 p-형 고저항 반도체층(14a), 필드 산화막(22) 및 제 1 및 제 2 층간 절연막(40, 48)을 개재하고 형성되어 있다. 바꾸어 말하면, p형 반도체 기판(10)과 필드 산화막(22) 및 제 1 및제 2 층간 절연막(4O, 48) 사이에는 p-형 고저항 반도체층만이 개재하고 있다.
그리고, 이 경우라도, 인덕터(54)의 주요부를 이루는 스파이럴 Al 배선층(50a) 아래쪽의 p형 반도체 기판(10)과 필드 산화막(22) 및 제 1 및 제 2 층간 절연막(40, 48) 사이에 p-형 고저항 반도체층(14a)이 개재하는 구조가 형성되어 있기 때문에, 가령 고주파더라도, p-형 고저항 반도체층(14a) 및 p형 반도체 기판(10)에 흐르는 전류를 감소시켜, 그 전류에 의한 손실을 억제할 수 있다. 또한, 그 제조 프로세스에 있어서, 상기 실시예의 경우와 마찬가지로, 인덕터(54)를 형성하기 위한 전용의 특수한 공정을 증가할 필요가 없다. 따라서, 상기 실시예의 경우와 동일한 효과를 낼 수 있다.
또한, 상기 실시예에 있어서, 동일한 p형 반도체 기판(10) 상에 PN 포토 다이오드(44)의 n형 캐소드층(20b) 및 NPN 바이폴러 트랜지스터(46)와 함께 인덕터(52)를 동시적으로 형성할 경우, 즉 포토 IC 제조 프로세스에 있어서 인덕터(52)를 동시적으로 형성할 경우에 대해서 설명하고 있지만, 예를 들면 이 NPN 바이폴러 트랜지스터(46) 대신, 다른 구조의 바이폴러 트랜지스터나 극성이 다른 PNP 바이폴러 트랜지스터를 형성하는 경우라도 되며, 또는 CM0S(Complementary Metal Oxide Semiconductor) 트랜지스터를 형성하는 경우라도 된다.
Claims (29)
- 기판과, 상기 기판 상에 형성되어 상기 기판의 불순물 농도보다 낮은 불순물 농도를 갖는 반도체층과, 상기 반도체층 상에 형성된 절연막과, 상기 절연막 상에 형성된 인덕터를 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 인덕터는 스파이럴형으로 형성된 도전막으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 기판은 제 1 도전형이고, 상기 반도체층은 제 1 도전형인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 기판은 제 1 도전형이고, 상기 반도체층은 제 1 도전형의 제 1 반도체층으로 형성되며, 상기 절연막과 상기 제 1 반도체층 사이에 제 2 도전형의 제 2 반도체층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 반도체층의 두께가 5 내지 15㎛인 것을 특징으로 하는 반도체 장치.
- 제 4 항에 있어서, 상기 제 1 반도체층의 두께는 상기 제 2 반도체층의 두께보다 두꺼운 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서, 상기 제 1 반도체층의 두께가 5 내지 15㎛인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 반도체층의 불순물 농도가 1×1013내지 1×1014cm-3인 것을 특징으로 하는 반도체 장치
- 제 4 항에 있어서, 상기 제 1 반도체층의 불순물 농도가 1×1013내지 1×1014cm-3이고, 상기 제 2 반도체층의 불순물 농도가 1×1015내지 1×1016cm-3인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 바이폴러 트랜지스터와 포토 다이오드가 동일 기판 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 4 항에 있어서, 바이폴러 트랜지스터와 포토 다이오드가 동일 기판 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서, 상기 제 1 반도체층은 상기 포토 다이오드의 애노드 또는 캐소드를 구성하고, 상기 제 2 반도체층이 상기 포토 다이오드의 캐소드 또는 애노드를 구성하는 것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서, 상기 제 2 반도체층은 상기 바이폴러 트랜지스터의 콜렉터를 구성하고 있는 것을 특징으로 하는 반도체 장치.
- 제 10 항에 있어서, 상기 인덕터가 구성되는 영역에 대응하는 이외의 영역 하에 상기 반도체층보다 불순물 농도가 높은 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서, 상기 인덕터가 구성되는 영역에 대응하는 이외의 영역 하에 상기 제 1 반도체층보다 불순물 농도가 높은 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 기판 상에 상기 기판보다 불순물 농도가 낮은 반도체층을 형성하는 공정과, 상기 반도체층 상에 절연막을 형성하는 공정과, 상기 절연막 상에 도전막을 형성하는 공정과, 상기 도전막을 스파이럴형으로 패터닝하여 인덕터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서, 상기 기판이 제 1 도전형이고, 상기 반도체층이 제 1 도전형인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서, 상기 반도체층을 제 1 도전형의 제 1 반도체층으로 형성하고, 상기 제 1 반도체층의 형성 공정과 상기 절연막의 형성 공정 사이에, 상기 제 1 반도체층 상에 연속하여 제 2 도전형의 제 2 반도체층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서, 상기 반도체층의 두께가 5 내지 15㎛인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 18 항에 있어서, 상기 제 1 반도체층을 상기 제 2 반도체층의 두께보다 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 20 항에 있어서, 상기 제 1 반도체층의 두께가 5 내지 15㎛인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서, 상기 반도체층의 불순물 농도가 1×1013내지 1×1014cm-3인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 18 항에 있어서, 상기 제 1 반도체층의 불순물 농도가 1×1013내지 1×1014cm-3이고, 상기 제 2 반도체층의 불순물 농도가 1×1015내지 1×1016cm-3인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서, 바이폴러 트랜지스터와 포토 다이오드를 동일 기판 상에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 18 항에 있어서, 바이폴러 트랜지스터와 포토 다이오드를 동일 기판 상에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 25 항에 있어서, 상기 제 1 반도체층이 상기 포토 다이오드의 애노드 또는 캐소드를 구성하고, 상기 제 2 반도체층이 포토 다이오드의 캐소드 또는 애노드를 구성하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 25 항에 있어서, 상기 제 2 반도체층을 상기 바이폴러 트랜지스터의 콜렉터로서 기능하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 24 항에 있어서, 상기 인덕터가 형성되는 영역에 대응하는 이외의 영역 하에 상기 반도체층보다 불순물 농도가 높은 영역을 형성하는 공정을 부가로 갖는것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 25 항에 있어서, 상기 인덕터가 형성되는 영역에 대응하는 이외의 영역 하에 상기 제 1 반도체층보다 불순물 농도가 높은 제 1 도전형의 영역을 형성하는 공정을 부가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200454325Y1 (ko) * | 2008-09-10 | 2011-06-28 | 한윤교 | 냉각 테이블 발광장치 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4355128B2 (ja) * | 2002-07-04 | 2009-10-28 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100510913B1 (ko) * | 2002-07-26 | 2005-08-25 | 동부아남반도체 주식회사 | 알에프 반도체소자 제조방법 |
| SE526360C2 (sv) | 2004-01-09 | 2005-08-30 | Infineon Technologies Ag | Monolitiskt integrerad krets |
| KR100725714B1 (ko) * | 2006-08-29 | 2007-06-07 | 동부일렉트로닉스 주식회사 | 인덕터 및 인덕터 제조방법 |
| KR100747657B1 (ko) * | 2006-10-26 | 2007-08-08 | 삼성전자주식회사 | 매크로 및 마이크로 주파수 튜닝이 가능한 반도체 소자 및이를 갖는 안테나와 주파수 튜닝 회로 |
| JP2009260160A (ja) * | 2008-04-21 | 2009-11-05 | Panasonic Corp | 光半導体装置 |
| JP6532848B2 (ja) * | 2016-09-15 | 2019-06-19 | 株式会社東芝 | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2001A (en) * | 1841-03-12 | Sawmill | ||
| JPS52116002A (en) | 1976-03-25 | 1977-09-29 | Fujitsu Ltd | Photo receiving circuit |
| JPS55101066U (ko) * | 1979-01-10 | 1980-07-14 | ||
| JPS55101066A (en) | 1979-01-29 | 1980-08-01 | Toshiba Corp | Fault detector of rotary rectifier |
| US5268309A (en) * | 1984-09-01 | 1993-12-07 | Canon Kabushiki Kaisha | Method for manufacturing a photosensor |
| JPH05264347A (ja) | 1991-04-26 | 1993-10-12 | Mitsubishi Electric Corp | 光電変換回路 |
| US5578860A (en) * | 1995-05-01 | 1996-11-26 | Motorola, Inc. | Monolithic high frequency integrated circuit structure having a grounded source configuration |
| US6236101B1 (en) * | 1997-11-05 | 2001-05-22 | Texas Instruments Incorporated | Metallization outside protective overcoat for improved capacitors and inductors |
| EP0999579B1 (en) | 1998-11-04 | 2007-05-30 | Lucent Technologies Inc. | An inductor or low loss interconnect in an integrated circuit |
| US6225182B1 (en) | 1999-08-30 | 2001-05-01 | Agere Systems Guardian Corp. | Simplified high Q inductor substrate |
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Cited By (1)
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|---|---|---|---|---|
| KR200454325Y1 (ko) * | 2008-09-10 | 2011-06-28 | 한윤교 | 냉각 테이블 발광장치 |
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