JPH07326615A - 半導体ウエハ、半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＳＯＩ基板を用いた半導体集積回路装置の配
線層数を低減する。 【構成】 絶縁層１ｂ上に半導体集積回路素子形成用の
半導体層１ｃを設けてなるＳＯＩ基板１を用いた半導体
集積回路装置であって、その絶縁層１ｂ内に埋込配線２
を設け、これを用いて半導体集積回路を構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体ウエハ、半導体
集積回路装置およびその製造技術に関し、特に、ＳＯＩ
（Silicon On Insulator）基板を用いる半導体集積回路
装置の構造および製造技術に適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】ＳＯＩ基板は、絶縁物上に半導体層を設
けた基板であり、通常は、強度を確保するための半導体
基板上に絶縁層を介して半導体層を設ける構造となって
いる。

【０００３】このＳＯＩ基板を用いた半導体集積回路装
置においては、通常、半導体集積回路素子を絶縁層上の
半導体層に設けるようになっている。また、半導体集積
回路素子間を接続する配線も半導体層上に設けるように
なっている。

【０００４】ＳＯＩ基板を用いた半導体集積回路装置の
場合、隣接する半導体集積回路素子間を電気的に分離す
るための素子分離部の占有面積が小さいので素子集積度
を向上できる、その素子分離部を下層の絶縁層まで達す
るように形成することで素子分離性能を向上できる等の
優れた効果を得ることができる。

【０００５】なお、ＳＯＩ基板については、例えば啓学
出版株式会社、１９９０年１２月１５日発行、「図説超
ＬＳＩ工学」Ｐ３２２〜Ｐ３２５に記載があり、ＳＯＩ
基板の構造および種々の製造方法について説明されてい
る。

【０００６】

【発明が解決しようとする課題】ところで、近年、半導
体集積回路装置においては、回路機能の向上要求に伴
い、回路を構成する配線の層数が増大する傾向にあると
ともに、各配線層における配線密度も高密度となる傾向
にある。

【０００７】ところが、配線層数の増大は、下地段差に
起因する配線の断線等のような不良の発生率を増大させ
るという問題があった。また、配線密度が高密度化する
ことによって、配線のレイアウト余裕が少なくなり、そ
の結果、配線のレイアウト設計が困難となるという問題
があった。

【０００８】本発明は上記課題に着目してなされたもの
であり、その目的は、半導体層上の配線層数を低減する
ことのできる技術を提供することにある。

【０００９】本発明の他の目的は、半導体層上の配線層
の配線レイアウト余裕を向上させることのできる技術を
提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１２】すなわち、本発明の半導体ウエハは、絶縁
層上に半導体層を設けてなるＳＯＩ構造の半導体ウエハ
であって、前記絶縁層内に埋込配線を設けたものであ
る。

【００１３】また、本発明の半導体集積回路装置は、絶
縁層上に半導体層を設けてなるＳＯＩ基板を用いた半導
体集積回路装置であって、前記絶縁層に埋込配線を設
け、その埋込配線を前記半導体層に設けた半導体集積回
路を構成する配線として用いたものである。

【００１４】また、本発明の半導体集積回路装置の製造
方法は、半導体ウエハ上に第１絶縁膜を堆積する工程
と、前記第１絶縁膜上に前記埋込配線を形成する工程
と、前記第１絶縁膜上に前記埋込配線を被覆する第２絶
縁膜を堆積する工程と、前記第２絶縁膜上に半導体層を
形成する工程とを有するものである。

【００１５】さらに、本発明の半導体集積回路装置の製
造方法は、前記半導体ウエハ上にその端から端に直線状
に延在する複数の埋込配線を複数形成する工程と、前記
埋込配線の所定の位置を半導体ウエハの主面から切り込
まれた溝によって切断することにより前記埋込配線を半
導体集積回路装置の構成用の配線として加工する工程
と、前記溝を絶縁物によって埋め込む工程とを有するも
のである。

【００１６】

【作用】上記した本発明によれば、半導体層上の配線層
の数を従来よりも低減することが可能となる。

【００１７】また、上記した本発明によれば、従来と半
導体層上の配線層数を同一にした場合には、その各配線
層における配線密度を従来よりも低減することができ、
その配線のレイアウト余裕を従来よりも増大させること
が可能となる。

【００１８】さらに、上記した本発明の半導体集積回路
装置の製造方法によれば、半導体ウエハの端から端に延
在する複数の埋込配線を有する半導体ウエハを予め用意
しておき、製品の開発や製造時に、その製品の用途や種
類に応じて溝の形成位置を設定することにより、その埋
込配線をその製品の半導体集積回路用の配線として加工
することが可能となる。

【００１９】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２０】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の要部断面図、図２〜図１１は図
１の半導体集積回路装置の製造工程を説明するための説
明図である。

【００２１】本実施例１の半導体集積回路装置において
は、図１に示すように、ＳＯＩ基板１が用いられてい
る。ＳＯＩ基板１は、半導体基板１ａと、その上層の絶
縁層１ｂと、その上層の半導体層１ｃとから構成されて
いる。

【００２２】半導体基板１ａは、ＳＯＩ基板１の強度を
確保するための構成部であり、例えばｐ形のシリコン
（Ｓｉ）単結晶からなる。絶縁層１ｂは、例えば二酸化
ケイ素（ＳｉＯ₂)からなる。また、半導体層１ｃは、半
導体集積回路素子を形成するための構成部であり、例え
ばｐ形のＳｉ単結晶からなる。

【００２３】本実施例１においては、絶縁層１ｂ内に、
例えばタングステン等のような高融点金属からなる複数
の埋込配線２が設けられている。この埋込配線２は、後
述するように半導体集積回路装置を構成する配線として
使用されている。これにより、本実施例１においては、
以下のことが可能となっている。

【００２４】第１に、半導体層１ｃ上の配線層の数を従
来よりも低減することができるので、配線層数増加に伴
う下地段差に起因する配線の断線不良を抑制することが
可能となっている。なお、配線断線不良の原因としては
段差が直接の原因となるものの他に、例えば段差に起因
するエレクトロマイグレーション現象やストレスマイグ
レーション現象等によるものもある。

【００２５】第２に、従来と半導体層１ｃ上の配線層数
を同一にした場合には、その各配線層における配線密度
を従来よりも低減することができ、その配線のレイアウ
ト余裕を従来よりも増大させることが可能となってい
る。

【００２６】半導体層１ｃの上部には、例えばＳｉＯ₂
からなるフィールド絶縁膜３が形成されている。また、
半導体層１ｃにおいて、フィールド絶縁膜３に囲まれた
素子形成領域には、例えばｎチャネル形のＭＯＳ・ＦＥ
Ｔ４が形成されている。

【００２７】ＭＯＳ・ＦＥＴ４は、半導体層１ｃの上部
に形成された一対の半導体領域４ａ，４ａと、半導体層
１ｃ上に形成されたゲート絶縁膜４ｂと、ゲート絶縁膜
４ｂ上に形成されたゲート電極４ｃとを有している。

【００２８】一対の半導体領域４ａ，４ａには、例えば
ｎ形不純物のリンまたはヒ素（Ａｓ）が導入されてい
る。ゲート絶縁膜４ｂは、例えばＳｉＯ₂ からなる。ゲ
ート電極４ｃは、例えば低抵抗ポリシリコンからなる。
なお、ゲート電極４ｃの表面は、例えばＳｉＯ₂ からな
る絶縁膜５ａによって被覆されている。

【００２９】また、半導体層１ｃ上には、絶縁膜５ｂが
堆積されており、これによってＭＯＳ・ＦＥＴ４が被覆
されている。絶縁膜５ｂは、例えばＳｉＯ₂ からなり、
その上面は平坦化されている。絶縁膜５ｂ上には、例え
ばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からな
る配線６ａ〜６ｃが形成されている。また、絶縁膜５ｂ
の上層には、例えばＳｉＯ₂ からなる絶縁膜５ｃが堆積
されている。

【００３０】配線６ａ，６ｃの一端は、絶縁膜５ｂに穿
孔された接続孔７ａを通じてＭＯＳ・ＦＥＴ４の一対の
半導体領域４ａ，４ａと電気的に接続されている。接続
孔７ａ内には、例えばタングステン等からなる導体膜８
ａが埋め込まれている。

【００３１】また、配線６ａ，６ｃの他端は、絶縁膜５
ｂ、フィールド絶縁膜３および半導体層１ｂに穿孔され
た接続孔７ｂを通じて埋込配線２と電気的に接続されて
いる。接続孔７ｂ内には、例えばタングステン等からな
る導体膜８ｂが埋め込まれている。接続孔７ｂにおい
て、半導体層１ｃに穿孔された部分の側壁には、接続孔
７ｂ内の導体膜と半導体層との絶縁分離の観点から、例
えばＳｉＯ₂ からなる絶縁膜９が形成されている。

【００３２】次に、本実施例１の半導体集積回路装置の
製造方法を図２〜図１１を用いて説明する。

【００３３】まず、図２に示すように、例えばｐ形のＳ
ｉ単結晶からなる通常の半導体ウエハ１ａ1 に対して熱
酸化処理等を施すことにより、その表面に、例えばＳｉ
Ｏ₂からなる絶縁膜１ｂ1 を形成する。ただし、絶縁膜
１ｂ1 の形成方法は、熱酸化処理に限定されるものでは
なく、例えばＣＶＤ法によって形成しても良い。

【００３４】続いて、図３に示すように、半導体ウエハ
１ａ1 の主面上全面に、例えばタングステン等のような
高融点金属からなる導体膜２ａをスパッタリング法等に
よって堆積する。なお、この際、半導体ウエハ１ａ1 の
裏面には、導体膜２ａの堆積時に付着したタングステン
等からなる導体膜２ａ1 が付着している。この導体膜２
ａ1 は、半導体集積回路装置の構成に何ら寄与しないも
のである。

【００３５】その後、半導体ウエハ１ａ1 の主面上の導
体膜２ａを、図４に示すように、通常のフォトリソグラ
フィ技術を用いてパターニングすることにより、複数の
埋込配線２を形成する。埋込配線２は、後述するように
半導体ウエハ１ａ1 の端から端に延在するように直線状
に形成されている。

【００３６】この際、埋込配線２は、図１に示したＭＯ
Ｓ・ＦＥＴ４等の素子との位置が合うように形成されて
いる。この位置合わせ方法としては、例えば以下の方法
がある。

【００３７】第１は、Ｓｉのバンドギャップ以下の波長
の赤外線を半導体ウエハ１ａ1 に対して照射し、その際
の半導体ウエハ１ａ1 の透過光と、半導体ウエハ１ａ1
からの反射光との少なくとも一方を検出することによっ
て埋込配線２の形成位置を測定することによって行う方
法である。第２は、赤外線に代えて高加速の電子線を用
いる方法である。

【００３８】次いで、図５に示すように、絶縁膜１ｂ1
上に、例えばＳｉＯ₂ からなる絶縁膜１ｂ2 をＣＶＤ法
等によって堆積した後、その主面上をエッチバック法ま
たは化学的機械的研磨法等によって平坦化する。

【００３９】続いて、図６に示すように、例えば表面に
ＳｉＯ₂ からなる絶縁膜１ｂ3 が形成されたｎ形のＳｉ
単結晶からなる半導体ウエハ１ｃ1 を用意し、この半導
体ウエハ１ｃ1 と、上述の半導体ウエハ１ａ1 とを埋込
配線２を挟み込むようにした状態で熱処理によって接着
する。

【００４０】その後、その接着された２つの半導体ウエ
ハ１ａ1 ，１ｃ1 に対して洗浄処理またはドライエッチ
ング処理等を施すことによって半導体ウエハ１ａ1 の裏
面に付着した導体膜２ａ1 を除去する。

【００４１】次いで、半導体ウエハ１ｃ1 の主面側を研
磨することにより、図７に示すように、絶縁膜１ｂ2 上
に薄い半導体層１ｃ2 を形成した後、その半導体層１ｃ
上にエピタキシャル法によってｎ形Ｓｉ単結晶を成長さ
せて図１に示した半導体層１ｃを形成する。

【００４２】この際の半導体ウエハ１ａ1 の平面図およ
び要部断面図をそれぞれ図８および図９に示す。

【００４３】図８に示すように、半導体ウエハ１ａ1 の
主面上には、その端から端に直線状に延在する複数の埋
込配線２が形成されている。

【００４４】そして、各々の埋込配線２は、図９に示す
ように、その途中の所定位置に形成された溝１０によっ
て電気的に分離されている。溝１０は、半導体層１ｃの
主面から半導体基板１ａ1 側に延びて形成されており、
その溝１０内には、例えばＳｉＯ₂ からなる絶縁膜１１
が埋め込まれている。

【００４５】このように、本実施例１においては、半導
体ウエハ１ａ1 にその端から端に直線状に延びる埋込配
線２を予め複数形成しておく。

【００４６】すなわち、本実施例１においては、埋込配
線２を半導体ウエハ１ａ1 の主面全面に一回のパターニ
ング工程で形成するとともに、その形状や配置も規則的
なので、その形成が容易であるし、また、その形成時間
も短時間で済む。

【００４７】そして、半導体集積回路の形成工程に際し
て、その埋込配線２を、溝１０の形成によって半導体集
積回路用の配線となるように所定の長さに加工する。

【００４８】すなわち、本実施例１においては、埋込配
線２の設けられた半導体ウエハ１ａ1 を予め用意してお
き、製品の開発、製造に際して、その製品の用途や種類
に応じて溝１０の形成位置を設定することにより、埋込
配線２をその製品の半導体集積回路用の配線として加工
することが可能となっている。したがって、埋込配線２
の加工は、製品の用途や種類の変更に対しても柔軟に対
応することが可能である。

【００４９】次いで、図１０に示すように、半導体層１
ｃの上部に、例えば選択酸化法等によってＳｉＯ₂ から
なるフィールド絶縁膜３を形成した後、フィールド絶縁
膜３に囲まれた素子形成領域に、例えばＳｉＯ₂ からな
るゲート絶縁膜４ｂを形成する。

【００５０】続いて、半導体層１ｃ上に、例えば低抵抗
ポリシリコンからなる導体膜を堆積した後、その導体膜
をフォトリソグラフィ技術によってパターニングするこ
とによってゲート絶縁膜４ｂ上にゲート電極４ｃを形成
する。

【００５１】その後、ゲート電極４ｃをイオン打ち込み
用マスクとして、半導体層１ｃに、例えばｎ形不純物の
ヒ素等を軽くイオン打ち込みした後、ゲート電極４ｃを
被覆するように、例えばＳｉＯ₂ からなる絶縁膜５ａを
形成する。

【００５２】次いで、ゲート電極４ｃおよび絶縁膜５ａ
をイオン打ち込み用マスクとして、半導体層１ｃに、例
えばｎ形不純物のリンをイオン打ち込みした後、半導体
ウエハ１ａ1 に対して熱処理を施すことにより、半導体
層１ｃの上部に一対の半導体領域４ａ，４ａを形成して
ＭＯＳ・ＦＥＴ４を形成する。

【００５３】続いて、フィールド絶縁膜３、半導体層１
ｃおよび絶縁層１ｂに、埋込配線２に達する接続孔７ｂ
1 を穿孔した後、例えば熱酸化処理等によって半導体層
１ｃの側壁に絶縁膜９を形成する。

【００５４】ただし、絶縁膜９の形成方法は、上記方法
に限定されるものではなく種々変更可能である。例えば
接続孔７ｂ1 内に絶縁膜を埋設した後、その絶縁膜の中
心部に接続孔７ｂ1 の外周に絶縁膜が残るように孔を開
けることにより絶縁膜９を形成するようにしても良い。

【００５５】その後、接続孔７ｂ1 内に、例えばタング
ステン等からなる導体膜８ｂ1 を選択成長させて接続孔
７ｂ1 を埋め込んだ後、図１１に示すように、半導体層
１ｃ上に、例えばＳｉＯ₂ からなる絶縁膜５ｂをＣＶＤ
法等によって堆積する。

【００５６】次いで、その絶縁膜５ｂの上面をエッチバ
ック法等によって平坦化した後、絶縁膜５ｂに半導体領
域４ａおよび導体膜８ｂ1 に達するような各々接続孔７
ａ，７ｂ2 を穿孔する。

【００５７】続いて、その接続孔７ａ，７ｂ2 内に、例
えばタングステン等からなる導体膜８ａ，８ｂ2 を選択
成長させて接続孔７ａ，７ｂ2 を埋め込む。

【００５８】その後、絶縁膜５ｂ上に、例えばＡｌ−Ｓ
ｉ−Ｃｕ合金からなる導体膜をスパッタリング法等によ
って堆積した後、この導体膜を通常のフォトリソグラフ
ィ技術によってパターニングすることによって図１に示
した配線６ａ〜６ｃを形成し、さらに、絶縁膜５ｂ上に
絶縁膜５ｃをＣＶＤ法等によって堆積して配線６ａ〜６
ｃを被覆する。

【００５９】最後に、半導体ウエハ１ａ1 をチップ形成
領域毎に分割することによりＳＯＩ基板構造を有する半
導体チップを取り出した後、その半導体チップを、例え
ばリードフレームのダイパッド上に実装し、さらに、エ
ポキシ系の樹脂によってパッケージングする。

【００６０】このように、本実施例１によれば、以下の
効果を得ることが可能となる。

【００６１】(1).ＳＯＩ基板１の絶縁層１ｂ内に埋込配
線２を設け、この埋込配線２を半導体集積回路形成用の
配線として用いたことにより、半導体層１ｃ上の配線層
の数を従来よりも低減することができるので、配線層数
の増加に伴う下地段差に起因する配線の断線不良等の発
生率を低下させることが可能となる。

【００６２】(2).従来と半導体層１ｃ上の配線層数を同
一にした場合には、その各配線層における配線密度を従
来よりも低減することができ、その配線のレイアウト余
裕を従来よりも増大させることができるので、配線のレ
イアウト設計を容易にすることが可能となる。

【００６３】(3).埋込配線２を半導体ウエハ１ａ1 の主
面全面に一回のパターニング工程で形成するとともに、
その形状や配置も規則的にすることにより、その形成を
容易にすることが可能となる。また、その形成時間も短
時間にすることが可能となる。

【００６４】(4).半導体ウエハ１ａ1 の端から端に延在
する複数の埋込配線２を有する半導体ウエハ１ａ1 を予
め用意しておき、製品の開発や製造時に、その製品の用
途や種類に応じて溝１０の形成位置を設定することによ
り、その埋込配線２をその製品の半導体集積回路用の配
線として加工することが可能となる。

【００６５】(5).上記(4) により、埋込配線２の加工
は、製品の用途や種類の変更に対しても柔軟に、しかも
短時間で対応することが可能となる。

【００６６】（実施例２）図１２は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【００６７】本実施例２においては、図１２に示すよう
に、半導体層１ｃにおいて、ＭＯＳ・ＦＥＴ４の半導体
領域４ａ，４ａの位置に、埋込配線２に達する接続孔７
ｃが穿孔されている。

【００６８】接続孔７ｃ内には、例えばタングステン等
のような高融点金属からなる導体膜８ｃが埋め込まれて
いる。ただし、接続孔７ｃの内壁面には、例えばＳｉＯ
₂ からなる絶縁膜９が形成されており、導体膜８ｃと半
導体層１ｃとは絶縁されている。

【００６９】導体膜８ｃは、半導体領域４ａの直上に形
成された引出し電極１２と電気的に接続されている。引
出し電極１２は、半導体領域４ａ，４ａと電気的に接続
されてる。すなわち、本実施例２においては、ＭＯＳ・
ＦＥＴ４の半導体領域４ａと埋込配線２とが第１配線層
の配線を用いないで電気的に接続されている。なお、引
出し電極１２は、例えば低抵抗ポリシリコン等からな
る。

【００７０】このように、本実施例２においては、前記
実施例１で得られた効果の他に、以下の効果を得ること
が可能となる。

【００７１】(1).ＭＯＳ・ＦＥＴ４の半導体領域４ａと
埋込配線２とを、ＭＯＳ・ＦＥＴ４の半導体領域４ａ部
分を貫通するように半導体層１ｃに設けられた接続孔７
ｃの導体膜８ｃを通じて電気的に接続したことにより、
ＭＯＳ・ＦＥＴ４の占有面積を縮小することが可能とな
る。

【００７２】(2).ＭＯＳ・ＦＥＴ４の半導体領域４ａと
埋込配線２とを第１配線層の配線を用いないで電気的に
接続したことにより、第１配線層にその接続用の配線を
設ける必要が無くなるので、第１配線層の配線レイアウ
ト余裕を前記実施例１よりも増大させることが可能とな
る。したがって、半導体集積回路装置を構成する配線の
レイアウト設計をさらに容易にすることが可能となる。

【００７３】（実施例３）図１３は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【００７４】本実施例３においても、図１３に示すよう
に、半導体層１ｃにおいて、ＭＯＳ・ＦＥＴ４の半導体
領域４ａ，４ａの位置に、埋込配線２に達する接続孔７
ｃが穿孔されている。ただし、本実施例３においては、
接続孔７ｃの内壁面に絶縁膜が形成されていない。接続
孔７ｃ内の導体膜８ｃと半導体層１ｃとの電気的絶縁
は、接続孔７ｃの側壁に形成された半導体領域１３によ
って行われている。

【００７５】半導体領域１３には、ＭＯＳ・ＦＥＴ４の
半導体領域４ａの不純物と同一導電形のｎ形不純物が導
入されている。すなわち、本実施例３においては、半導
体層１ｃと半導体領域１３とでｐｎ接合分離構造を構成
している。

【００７６】このように、本実施例３においては、前記
実施例１，２で得られた効果の他に、以下の効果を得る
ことが可能となる。

【００７７】(1).接続孔７ｃ内の導体膜８ｃと半導体層
１ｃとをｐｎ接合分離によって電気的に分離し、導体膜
８ｃとＭＯＳ・ＦＥＴ４の半導体領域４ａとを直接電気
的に接続したことにより、接続孔７ｃの内壁面に絶縁膜
を形成する工程やＭＯＳ・ＦＥＴ４の半導体領域４ａ上
に引出し電極を形成する工程を無くすことができるの
で、半導体集積回路装置の製造時間を前記実施例２の場
合よりも短縮することが可能となる。

【００７８】(2).接続孔７ｃ内の導体膜８ｃと半導体層
１ｃとをｐｎ接合分離によって電気的に分離し、導体膜
８ｃとＭＯＳ・ＦＥＴ４の半導体領域４ａとを直接電気
的に接続したことにより、半導体集積回路装置の構造を
前記実施例２の場合よりも簡単化することができるの
で、半導体集積回路装置の信頼性を向上させることが可
能となる。

【００７９】（実施例４）図１４は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【００８０】本実施例４においては、図１４に示すよう
に、半導体層１ｃが非常に薄く形成されており、隣接素
子間の分離を行うフィールド絶縁膜３の下面が半導体層
１ｃの下層の絶縁層１ｂの上面に達している。これによ
り、半導体層１ｃは完全に電気的に分離されている。

【００８１】第１配線層の配線６ａ，６ｃと絶縁層１ｃ
内の埋込配線２とを接続する接続孔７ｂは、フィールド
絶縁膜３の位置に形成されている。したがって、本実施
例４においては、その接続孔７ｂ内の導体膜８ｂが半導
体層１ｃと接触しないようになっている。このため、接
続孔７ｂの内壁面に分離用の絶縁膜や半導体領域を設け
る必要もない。

【００８２】したがって、本実施例４においては、前記
実施例１で得られた効果の他に、以下の効果を得ること
が可能となっている。

【００８３】(1).接続孔７ｂの内壁面に絶縁膜を形成す
る工程を無くすことができるので、半導体集積回路装置
の製造時間を前記実施例１の場合よりも短縮することが
可能となる。

【００８４】(2).接続孔７ｂ内の内壁面に絶縁膜を形成
する必要が無いので、半導体集積回路装置の構造を前記
実施例１の場合よりも簡単化することが可能となる。こ
のため、半導体集積回路装置の信頼性を向上させること
が可能となる。

【００８５】（実施例５）図１５は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【００８６】本実施例５においては、図１５に示すよう
に、半導体層１ｃが非常に薄く形成されており、隣接素
子間の分離を行うフィールド絶縁膜３の下面が半導体層
１ｃの下層の絶縁層１ｂの上面に達し、半導体層１ｃが
完全に電気的に分離されている。

【００８７】ただし、本実施例５においては、ＭＯＳ・
ＦＥＴ４の半導体領域４ａと、絶縁層１ｂ内の埋込配線
２とが、半導体層１ｃの半導体領域４ａを貫通するよう
に形成された接続孔７ｄ内の導体膜８ｄによって直接電
気的に接続されている。

【００８８】したがって、本実施例５においては、前記
実施例２〜４で得られた効果の他に、以下の効果を得る
ことが可能となっている。

【００８９】(1).ＭＯＳ・ＦＥＴ４の半導体領域４ａと
埋込配線２とを、ＭＯＳ・ＦＥＴ４の半導体領域４ａ部
分を貫通するように形成された接続孔７ｄ内の導体膜８
ｄを通じて電気的に接続したことにより、ＭＯＳ・ＦＥ
Ｔ４の占有面積を前記実施例４の場合よりも縮小するこ
とが可能となる。

【００９０】(2).ＭＯＳ・ＦＥＴ４の半導体領域４ａと
絶縁層１ｂ内の埋込配線２とを第１配線層の配線を用い
ないで電気的に接続したことにより、第１配線層にその
接続用の配線を設ける必要が無くなるので、第１配線層
の配線レイアウト余裕を前記実施例４の場合よりも増大
させることが可能となる。したがって、半導体集積回路
装置を構成する配線のレイアウト設計を前記実施例４の
場合よりも容易にすることが可能となる。

【００９１】(3).接続孔７ｄの内壁面に絶縁膜や半導体
領域を形成する工程を無くすことができるので、半導体
集積回路装置の製造時間を前記実施例２，３の場合より
も短縮することが可能となる。

【００９２】(4).接続孔７ｄ内の内壁面に絶縁膜や半導
体領域を形成する必要が無いので、半導体集積回路装置
の構造を前記実施例２，３の場合よりも簡単化すること
が可能となる。このため、半導体集積回路装置の信頼性
を前記実施例２，３の場合よりも向上させることが可能
となる。

【００９３】（実施例６）図１６は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【００９４】本実施例６においては、図１６に示すよう
に、ＳＯＩ基板１上に、例えば縦形ｎｐｎ構造のバイポ
ーラトランジスタ１４が形成されている。それ以外は、
前記実施例１と同様である。

【００９５】バイポーラトランジスタ１４は、半導体層
１ｃに形成されたコレクタ埋込領域１４ｃ1 と、その上
層のコレクタ引出し領域１４ｃ2 およびコレクタ領域１
４ｃ3 と、コレクタ領域１４ｃ3 の上層のベース領域１
４ｂと、ベース領域１４ｂ上のエミッタ領域１４ｅとを
有している。

【００９６】コレクタ埋込領域１４ｃ1 は、例えばｎ形
不純物のアンチモン（Ｓｂ）が導入されてなる。コレク
タ引出し領域１４ｃ2 は、例えばｎ形不純物のリンまた
はＡｓが導入されてなる。コレクタ領域１４ｃ3 は、例
えば半導体層１ｃによって構成されている。

【００９７】コレクタ領域１４ｃ3 は、コレクタ引出し
領域１４ｃ2 を通じて、例えば低抵抗ポリシリコンから
なるコレクタ引出し電極１５ｃ1 と電気的に接続されて
いる。コレクタ引出し電極１５ｃ1 は、フィールド絶縁
膜３、半導体層１ｃおよび絶縁層１ｂに穿孔された接続
孔７ｃを通じて絶縁層１ｂ内の埋込配線２と電気的に接
続されている。

【００９８】ベース領域１４ｂは、中央の真性ベース領
域１４ｂ1 と、その外周のベース引出し領域１４ｂ2 と
からなり、共に、例えばｐ形不純物のホウ素が導入され
てなる。ただし、ベース引出し領域１４ｂ2 の方が不純
物濃度が高い。ベース引出し領域１４ｂ2 は、ベース引
出し電極１５ｂ1 と電気的に接続されている。

【００９９】ベース引出し電極１５ｂ1 は、例えば低抵
抗ポリシリコンからなり、絶縁膜５ｄに穿孔された接続
孔７ｄを通じて、例えば低抵抗ポリシリコンからなる配
線１６と電気的に接続され、さらに、フィールド絶縁膜
３、半導体層１ｃおよび絶縁層１ｂに穿孔された接続孔
７ｅを通じて絶縁層１ｂ内の埋込配線２と電気的に接続
されている。

【０１００】エミッタ領域１４ｅは、例えばｎ形不純物
のリンまたはＡｓが導入されてなり、例えばＳｉＯ₂ か
らなる絶縁膜５ｄに穿孔された接続孔７ｆを通じてエミ
ッタ引出し電極１５ｅ1 と電気的に接続されている。エ
ミッタ引出し電極１５ｅ1 は、例えば低抵抗ポリシリコ
ンからなり、例えばＳｉＯ₂ からなる絶縁膜５ｅに穿孔
された接続孔７ｇを通じてエミッタ電極１５ｅ2 と電気
的に接続され、さらに、絶縁膜５ｅの上層の絶縁膜５ｆ
に穿孔された接続孔７ｈを通じて配線１７と電気的に接
続されている。

【０１０１】このように、本実施例６においては、前記
実施例１と同様の効果を得ることが可能となる。

【０１０２】（実施例７）図１７は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【０１０３】本実施例７においては、図１７に示すよう
に、半導体層１ｃが非常に薄く形成されており、隣接素
子間の分離を行うフィールド絶縁膜３の下面が絶縁層１
ｂの上面に達し、半導体層１ｃが完全に電気的に分離さ
れている。

【０１０４】コレクタ引出し電極１５ｃ1 および配線１
７と絶縁層１ｃ内の埋込配線２とを接続する接続孔７
ｅ，７ｃは、フィールド絶縁膜３の位置に形成されてい
る。したがって、本実施例７においては、その接続孔７
ｅ，７ｃ内の導体膜８ｂが半導体層１ｃと接触しないよ
うになっている。このため、接続孔７ｅ，７ｃの内壁面
に分離用の絶縁膜や半導体領域を設ける必要がない。

【０１０５】したがって、本実施例７においては、前記
実施例６で得られた効果の他に、以下の効果を得ること
が可能となる。

【０１０６】(1).接続孔７ｅ，７ｃの内壁面に絶縁膜を
形成する工程を無くすことができるので、半導体集積回
路装置の製造時間を前記実施例６の場合よりも短縮する
ことが可能となる。

【０１０７】(2).接続孔７ｅ，７ｃ内の内壁面に絶縁膜
を形成する必要が無いので、半導体集積回路装置の構造
を前記実施例６の場合よりも簡単化することが可能とな
る。このため、半導体集積回路装置の信頼性を向上させ
ることが可能となる。

【０１０８】（実施例８）図１８は本発明の他の実施例
である半導体集積回路装置の要部平面図、図１９は図１
８のＡ−Ａ線の断面図である。

【０１０９】本実施例８においては、図１８および図１
９に示すように、ＳＯＩ基板１の半導体層１ｃにおい
て、フィールド絶縁膜３，３に囲まれた素子形成領域
に、固体撮像素子１８が形成されている。なお、本実施
例８においては、半導体層１ｃが、例えばｎ形Ｓｉ単結
晶からなる。

【０１１０】固体撮像素子１８は、半導体層１ｃの上部
に形成された２つの半導体領域１８ａ，１８ａと、半導
体層１ｃの主面上に形成された絶縁膜１８ｂと、２つの
半導体領域１８ａ，１８ａの間における絶縁膜上１８ｂ
に形成された複数の電極１８ｃ1 〜１８ｃ8 とを有して
いる。

【０１１１】一方の半導体領域１８ａは、例えばｐ形不
純物のホウ素が導入されてなり、半導体領域１８ａと半
導体層１ｃとの接触部にｐｎ接合形のフォトダイオード
が形成されている。本実施例８においては、この半導体
領域１８ａが、接続孔７ｉ内の導体膜８ｂを通じて埋込
配線２と直接電気的に接続されている。そして、半導体
領域１８ａの電位は、埋込配線２からの印加電圧によっ
て設定されるようになっている。

【０１１２】接続孔７ｉ内の導体膜８ｂは、例えばｐ形
の低抵抗ポリシリコン等からなる。接続孔７ｉの内壁面
には、半導体領域１３が形成されている。この半導体領
域１３は、ｐｎ接合分離部を形成する部分であり、例え
ば導体膜８ｂ中のｐ形不純物のホウ素が拡散されて形成
されている。

【０１１３】他方の半導体領域１８ｂは、例えばｐ形不
純物のホウ素が導入されてなり、ドレイン領域を形成す
る領域である。この半導体領域１８ｂは、接続孔７ｉ内
の導体膜８ｂを通じて埋込配線２と直接電気的に接続さ
れている。この埋込配線２は、データ出力端子と電気的
に接続されている。

【０１１４】接続孔７ｉ内の導体膜８ｂは、例えばｐ形
の低抵抗ポリシリコン等からなる。接続孔７ｉの内壁面
にも半導体領域１３が形成されている。この半導体領域
１３は、ｐｎ接合分離部を形成する部分であり、例えば
導体膜８ｂ中のｐ形不純物のホウ素が拡散されて形成さ
れている。

【０１１５】電極１８ｃ1 〜１８ｃ8 は、例えば低抵抗
ポリシリコンからなり、この電極１８ｃ1 〜１８ｃ8 に
所定の電圧を印加することによって、半導体領域１８ａ
側で生じた電荷を図１８および図１９の左の方向に転送
する構造となっている。電極１８ｃ1 〜１８ｃ8 のうち
の電極１８ｃ2 〜１８ｃ7 は、互いに２つおきに電気的
に接続されている。

【０１１６】すなわち、本実施例８の固体撮像素子１８
は、一方の半導体領域１８ａに対して埋込配線２から所
定の電圧を印加した状態で光を照射した際に、そこで生
じたキャリヤを、電極１８ｃ1 〜１８ｃ8 に印加する電
圧によって隣接する電極１８ｃ1 〜１８ｃ8 の下方に順
次移動させ、他方の半導体領域１８ｂ側に伝送し、これ
を埋込配線２を通じて出力する構造となっている。

【０１１７】本実施例８のＳＯＩ基板１の製造方法は、
前記実施例１と同様である。また、固体撮像素子１８の
形成方法も通常の方法と同様である。

【０１１８】このように、本実施例８によれば、前記実
施例１で得られた効果と同様の効果を得ることが可能と
なる。

【０１１９】（実施例９）図２０は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【０１２０】本実施例９においては、図２０に示すよう
に、ＳＯＩ基板１の半導体層１ｃに発光ダイオード１９
が形成されている。

【０１２１】半導体層１ｃには、バッファ層１９ａ、ｎ
形半導体層１９ｂおよびｐ形半導体層１９ｃが下層から
順に形成されている。バッファ層１９ａは、例えばｎ形
半導体のＧａＡｓからなる。ｎ形半導体層１９ｂは、例
えばｎ形半導体のＧａＡｌＡｓからなる。さらに、ｐ形
半導体１９ｃ層は、例えばｐ形半導体のＧａＡｌＡｓか
らなる。

【０１２２】発光ダイオード１９は、ｐ形半導体層１９
ｃとｎ形半導体層１９ｂとの接合領域に形成されてお
り、ｐ形半導体層１９ｃおよびｎ形半導体層１９ｂに順
方向電圧が印加されることによって発光する構造となっ
ている。

【０１２３】ｐ形半導体１９ｃ層は、絶縁膜５ｇ，５ｈ
に穿孔された接続孔７ｊを通じて電極２０と電気的に接
続されている。また、電極２０は、接続孔７ｋ内の導体
膜８ｅを通じて埋込配線２と電気的に接続されている。
ｎ形半導体層１９ｂは、図示はしないが、半導体層１ｃ
上に形成された電極と、半導体層１ｃに形成された接続
孔を通じて電気的に接続されている。ただし、ｎ形半導
体層１９ｂと埋込配線２とを直接接続する構造としても
良い。この場合、ｎ形半導体層１９ｂに対して電圧を印
加する電極の接続面積を低減できる効果が得られる。

【０１２４】なお、半導体層１ｃ上の発光部上には、透
明な樹脂膜２１が堆積されており、これにより、電極２
０およびｎ形半導体層１９ｂと接続された電極が被覆さ
れている。

【０１２５】本実施例９のＳＯＩ基板１の製造方法は、
前記実施例１と同様である。また、発光ダイオードの形
成方法も通常の方法と同様である。

【０１２６】このように、本実施例９によれば、前記実
施例１で得られた効果と同様の効果を得ることが可能と
なる。特に、発光ダイオード１９の寸法を従来よりも縮
小することが可能となる。

【０１２７】（実施例１０）図２１は本発明の他の実施
例である半導体集積回路装置の要部断面図である。

【０１２８】本実施例１０においては、図２１に示すよ
うに、ＳＯＩ基板１の半導体層１ｃにおいて、Ｐｉｎ形
のフォトダイオード２２が形成されている。

【０１２９】半導体層１ｃには、ｐ⁺ 形半導体層２２
ａ、ｉ形半導体層２２ｂおよびｎ形半導体層２２ｃが下
層から順に形成されている。

【０１３０】フォトダイオード２２は、ｐ⁺ 形半導体層
２２ａ、ｉ形半導体層２２ｂおよびｎ形半導体層２２ｃ
の３層により形成されており、半導体層１ｃにその禁止
帯幅以上のエネルギーを持つ光が照射されると、その光
照射領域に電子と正孔との対が生じ、この電子と正孔と
がｐｉｎ部に印加された電界によって振り分けられるこ
とによって光電流が生じる構造となっている。すなわ
ち、フォトダイオードはｐｉｎ形である。

【０１３１】ｎ形半導体層２２ｃは、絶縁膜５ｉ，５ｊ
に穿孔された接続孔７ｍを通じて電極２３と電気的に接
続されている。また、電極２３は、接続孔７ｎを通じて
埋込配線２と電気的に接続されている。接続孔７ｎの内
壁面には、絶縁膜９が形成されており、接続孔７ｎ内の
導体膜８ｆと半導体層１ｃとが絶縁分離されている。

【０１３２】ｐ⁺ 形半導体層２２ａは、図示はしない
が、半導体層１ｃ上に形成された電極２３と、半導体層
１ｃに形成された接続孔を通じて電気的に接続されてい
る。ただし、ｐ⁺ 形半導体層２２ａと埋込配線２とを直
接接続する構造としても良い。この場合、ｐ⁺ 形半導体
層２２ａに所定の電圧を供給する電極の接続面積を低減
できるという効果が得られる。

【０１３３】本実施例１０のＳＯＩ基板１の製造方法
は、前記実施例１と同様である。また、フォトダイオー
ド２２の形成方法も通常の方法と同様である。

【０１３４】このように、本実施例１０によれば、前記
実施例１で得られた効果と同様の効果を得ることが可能
となる。特に、フォトダイオード２２の寸法を従来より
も縮小することが可能となる。

【０１３５】（実施例１１）図２２〜図２５は本発明の
他の実施例である半導体ウエハの製造工程中における要
部断面図である。

【０１３６】本実施例１１においては、半導体ウエハの
他の製造方法を説明する。図２２は、本実施例１１の半
導体ウエハ１ａ1 の製造工程中における要部断面図であ
る。

【０１３７】半導体ウエハ１ａ1 は、例えばｐ形Ｓｉ単
結晶からなり、その上面には、例えばＳｉＯ₂ からなる
絶縁膜１ｂ4 が形成されている。絶縁膜１ｂ4 は、例え
ばＣＶＤ法等によって形成されてなり、その上面には、
埋込配線形成用の凹部２４が形成されている。凹部２４
は、半導体ウエハ１ａの端から端に向かって直線状に延
在するように形成されている。

【０１３８】まず、このような半導体ウエハ１ａ1 上
に、図２３に示すように、例えばタングステン等からな
る導体膜２５を堆積した後、その導体膜２５を、凹部２
４内にのみに残されるようにエッチバックすることによ
り、図２４に示すように、埋込配線２を形成する。この
際、絶縁膜１ｂ4 の上面と埋込配線２の上面とが一致す
るようにすることにより、絶縁膜１ｂ4 の上面を平坦に
する。

【０１３９】埋込配線２は、前記実施例１と同様に、半
導体ウエハ１ａ1 の主面上全面にその端から端に直線状
に延在されて形成されている。このように、本実施例１
１においては、埋込配線２が、導体膜２５の堆積処理
と、そのエッチバック処理とで形成できるので、形成が
容易で、しかも短時間で形成できる。

【０１４０】続いて、絶縁膜１ｂ4 上に、例えばＳｉＯ
₂ からなる絶縁膜１ｂ5 をＣＶＤ法等によって堆積す
る。この際、本実施例１１においては、下地の絶縁膜１
ｂ4 の上面が平坦になっているので、絶縁膜１ｂ5 の平
坦化も非常に容易に行うことが可能である。

【０１４１】その後、図２５に示すように、絶縁膜１ｂ
5 上に、例えばエピタキシャル法等によってｐ形Ｓｉ単
結晶を成長させ半導体層１ｃを形成する。

【０１４２】このように、本実施例１１によれば、前記
実施例１の(4) ，(5) で得られた効果の他に、以下の効
果を得ることが可能となる。

【０１４３】(1).埋込配線２を半導体ウエハ１ａ1 の主
面全面に一回のエッチバック工程で形成するとともに、
その形状や配置も規則的にすることにより、その形成を
容易にすることが可能となる。また、その形成時間も短
時間にすることが可能となる。

【０１４４】(2).半導体ウエハ１ａ1 上の絶縁膜１ｂ4
の上面に形成された凹部２４内に埋込配線２を設け、そ
の絶縁膜１ｂ4 の上面に絶縁膜１ｂ5 を堆積したことに
より、絶縁膜１ｂ5 の平坦化も非常に容易に行うことが
可能である。

【０１４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜１１に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１４６】例えば前記実施例１〜１１においては、埋
め込み配線をタングステン等のような高融点金属とした
場合について説明したが、これに限定されるものではな
く種々変更可能であり、例えばタングステンシリサイド
（ＷＳｉ₂ ）または低抵抗ポリシリコンを用いても良
い。

【０１４７】また、前記実施例１〜１１においては、埋
込配線を１層とした場合について説明したが、これに限
定されるものではなく、例えば図２６に示すように、埋
込配線２を多層としても良い。この場合、各埋込配線層
の埋込配線２の延在方向は同一方向となっている。ただ
し、埋込配線の延在方向が各埋込配線層毎に直交する方
向となるようにしても良い。

【０１４８】また、前記実施例１〜１１においては、直
線状の埋込配線を半導体ウエハの端から端に沿って延在
させた場合について説明したが、これに限定されるもの
ではなく、各チップ形成領域毎に、そのチップ形成領域
の半導体集積回路に応じた埋込配線を設けておくように
しても良い。この場合、埋め込み配線と、上層の半導体
集積回路装置の構成用の配線との位置合わせに前記実施
例１で説明した位置合わせ方法を使用すると良い。

【０１４９】また、ＭＯＳ・ＦＥＴの構造は、前記実施
例１〜５の構造に限定されるものではなく、例えば図２
７に示すような構造としても良い。すなわち、絶縁膜５
ｂ、半導体層１ｃおよび絶縁層１ｂには、ＭＯＳ・ＦＥ
Ｔ４の一対の半導体領域４ａ，４ａを貫通する接続孔７
ｐが穿孔されており、絶縁膜５ｂ上の配線６ｂと、半導
体領域４ａと、埋込配線２とが接続孔７ｐ内の導体膜８
ｇによって電気的に接続された構造となっている。

【０１５０】また、バイポーラトランジスタの構造は、
前記実施例６，７に限定されるものではなく、図２８ま
たは図２９に示すような構造としても良い。図２８の構
造は、前記実施例６の変形例であり、図２９の構造は、
前記実施例７の変形例である。

【０１５１】図２８または図２９に示すように、バイポ
ーラトランジスタ１４のベース領域１４ｂと電気的に接
続された配線１６およびコレクタ引出し領域１４ｃ2 と
電気的に接続されたコレクタ引出し電極１５ｃ1 が、埋
込配線２のみならず、それぞれ絶縁膜５ｅ，５ｆ上のベ
ース電極１５ｂ2 およびコレクタ電極１５ｃ2 を介して
絶縁膜５ｆ上の配線１７，１７とも電気的に接続された
構造である。

【０１５２】また、前記実施例においては、ｎチャネル
形のＭＯＳ・ＦＥＴ、バイポーラトランジスタ、固体撮
像素子、発光ダイオードまたはフォトダイオードが形成
された場合について説明したが、これに限定されるもの
ではなく種々適用可能であり、例えばｐチャネル形のＭ
ＯＳ・ＦＥＴ、ショットキバリアダイオード等、他の素
子が形成されている場合あるいは例えばＣＭＯＳ（Comp
lementary MOS ）やＢｉＣＭＯＳ（Bipolar CMOS）等の
ように種類の異なる複数の素子が同一のＳＯＩ基板上に
形成されている場合にも本発明を適用できる。

【０１５３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１５４】(1).前記した本発明によれば、半導体層上
の配線層の数を従来よりも低減することができるので、
配線層数の増加に伴う下地段差に起因する配線の断線不
良等の発生率を低下させることが可能となる。

【０１５５】(2).前記した本発明によれば、従来と半導
体層上の配線層数を同一にした場合には、その各配線層
における配線密度を従来よりも低減することができ、そ
の配線のレイアウト余裕を従来よりも増大させることが
できるので、配線のレイアウト設計を容易にすることが
可能となる。

【０１５６】(3).前記した本発明の半導体集積回路装置
の製造方法によれば、半導体ウエハの端から端に延在す
る複数の埋込配線を有する半導体ウエハを予め用意して
おき、製品の開発や製造時に、その製品の用途や種類に
応じて溝の形成位置を設定することにより、その埋込配
線をその製品の半導体集積回路用の配線として加工する
ことが可能となる。したがって、埋込配線の加工は、製
品の用途や種類の変更に対しても柔軟に、しかも短時間
で対応することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。

【図２】図１の半導体集積回路装置の製造工程を説明す
るための説明図である。

【図３】図１の半導体集積回路装置の図２に続く製造工
程を説明するための説明図である。

【図４】図１の半導体集積回路装置の図３に続く製造工
程を説明するための説明図である。

【図５】図１の半導体集積回路装置の図４に続く製造工
程を説明するための説明図である。

【図６】図１の半導体集積回路装置の図５に続く製造工
程を説明するための説明図である。

【図７】図１の半導体集積回路装置の図６に続く製造工
程を説明するための説明図である。

【図８】図１の半導体集積回路装置の図７の製造工程後
における半導体ウエハの平面図である。

【図９】図８の半導体ウエハの要部断面図である。

【図１０】図１の半導体集積回路装置の図７に続く製造
工程を説明するための断面図である。

【図１１】図１の半導体集積回路装置の図７に続く製造
工程を説明するための断面図である。

【図１２】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１３】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１４】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１５】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１６】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１７】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１８】本発明の他の実施例である半導体集積回路装
置の要部平面図である。

【図１９】図１８のＡ−Ａ線の断面図である。

【図２０】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図２１】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図２２】本発明の他の実施例である半導体ウエハの製
造工程中における要部断面図である。

【図２３】本発明の他の実施例である半導体ウエハの図
２２に続く製造工程中における要部断面図である。

【図２４】本発明の他の実施例である半導体ウエハの図
２３に続く製造工程中における要部断面図である。

【図２５】本発明の他の実施例である半導体ウエハの図
２４に続く製造工程中における要部断面図である。

【図２６】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図２７】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図２８】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図２９】本発明のさらに他の実施例である半導体集積
回路装置の要部断面図である。

【符号の説明】

１ ＳＯＩ基板 １ａ 半導体基板 １ａ1 半導体ウエハ １ｂ 絶縁層 １ｂ1 〜１ｂ5 絶縁膜 １ｃ 半導体層 １ｃ1 半導体ウエハ １ｃ2 半導体層 ２ 埋込配線 ２ａ 導体膜 ２ａ1 導体膜 ３ フィールド絶縁膜 ４ ＭＯＳ・ＦＥＴ ４ａ 半導体領域 ４ｂ ゲート絶縁膜 ４ｃ ゲート電極 ５ａ〜５ｊ 絶縁膜 ６ａ〜６ｃ 配線 ７ａ〜７ｋ，７ｍ，７ｎ，７ｐ，７ｂ1 ，７ｂ2 接続
孔 ８ａ〜８ｇ，８ｂ1 ，８ｂ2 導体膜 ９ 絶縁膜 １０ 溝 １１ 絶縁膜 １２ 引出し電極 １３ 半導体領域 １４ バイポーラトランジスタ １４ｃ1 コレクタ埋込領域 １４ｃ2 コレクタ引出し領域 １４ｃ3 コレクタ領域 １４ｂ ベース領域 １４ｂ1 真性ベース領域 １４ｂ2 ベース引出し領域 １４ｅ エミッタ領域 １５ｂ1 ベース引出し電極 １５ｂ2 ベース電極 １５ｃ1 コレクタ引出し電極 １５ｃ2 コレクタ電極１５ｅ1 エミッタ引出し電極 １５ｅ2 エミッタ電極 １６，１７ 配線 １８ 固体撮像素子 １８ａ 半導体領域 １８ｂ 絶縁膜 １８ｃ1 〜１８ｃ8 電極 １９ 発光ダイオード １９ａ バッファ層 １９ｂ ｎ形半導体層 １９ｃ ｐ形半導体層 ２０ 電極 ２１ 樹脂膜 ２２ フォトダイオード ２２ａ ｐ⁺ 形半導体層 ２２ｂ ｉ形半導体層 ２２ｃ ｎ形半導体層 ２３ 電極 ２４ 凹部 ２５ 導体膜

Claims (12)

【特許請求の範囲】
1. 【請求項１】 絶縁層上に半導体層を設けてなるＳＯＩ
   構造の半導体ウエハであって、前記絶縁層内に埋込配線
   を設けたことを特徴とする半導体ウエハ。
2. 【請求項２】 前記埋込配線を、前記半導体ウエハの端
   から端に直線状に延在させて複数設けたことを特徴とす
   る請求項１記載の半導体ウエハ。
3. 【請求項３】 前記埋込配線を複数層設けたことを特徴
   とする請求項１または２記載の半導体ウエハ。
4. 【請求項４】 絶縁層上に半導体層を設けてなるＳＯＩ
   基板を用いた半導体集積回路装置であって、前記絶縁層
   に埋込配線を設け、その埋込配線を前記半導体層に設け
   た半導体集積回路を構成する配線として用いたことを特
   徴とする半導体集積回路装置。
5. 【請求項５】 前記埋込配線を複数層設けたことを特徴
   とする請求項４記載の半導体集積回路装置。
6. 【請求項６】 前記埋込配線を高融点金属または低抵抗
   な半導体によって構成したことを特徴とする請求項４ま
   たは５記載の半導体集積回路装置。
7. 【請求項７】 前記半導体層の主面から前記埋込配線に
   達する孔の側面に絶縁膜または半導体層の不純物の導電
   形とは逆の導電形の半導体領域を設けたことを特徴とす
   る請求項４、５または６記載の半導体集積回路装置。
8. 【請求項８】 請求項４、５、６または７記載の半導体
   集積回路装置を製造する際に、半導体ウエハ上に第１絶
   縁膜を形成する工程と、前記第１絶縁膜上に前記埋込配
   線を形成する工程と、前記第１絶縁膜上に前記埋込配線
   を被覆する第２絶縁膜を形成する工程と、前記第２絶縁
   膜上に半導体層を形成する工程とを有することを特徴と
   する半導体集積回路装置の製造方法。
9. 【請求項９】 請求項８記載の半導体層の形成工程に先
   立って、前記第２絶縁膜の上面を平坦にする工程を有す
   ることを特徴とする半導体集積回路装置の製造方法。
10. 【請求項１０】 請求項８または９記載の埋込配線の形
    成工程に際して、前記埋込配線と、前記半導体集積回路
    装置を構成する半導体層上の素子および配線との相対的
    位置が合うように、前記埋込配線をパターン形成するこ
    とを特徴とする半導体集積回路装置の製造方法。
11. 【請求項１１】 請求項１０記載の相対的位置合わせ工
    程に際して、赤外線または電子線を用いることを特徴と
    する半導体集積回路装置の製造方法。
12. 【請求項１２】 請求項８〜１１のいずれか一項に記載
    の半導体集積回路装置の製造方法において、前記半導体
    ウエハ上にその端から端に直線状に延在する複数の埋込
    配線を複数形成する工程と、前記埋込配線の所定の位置
    を半導体ウエハの主面から切り込まれた溝によって切断
    することにより前記埋込配線を半導体集積回路装置の構
    成用の配線として加工する工程と、前記溝を絶縁物によ
    って埋め込む工程とを有することを特徴とする半導体集
    積回路装置の製造方法。