CN1126174C - 单片高频集成电路及其制造方法 - Google Patents

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Abstract

高频功率FET装置(22)与无源元件(23、24、26、28、31)、静电放电(ESD)装置(27、127、227)和/或逻辑结构(29)一起集成在半导体本体(13)上以形成单片高频集成电路结构(10)。此高频功率FET装置(22)包含一个接地的源结构。逻辑结构(29)采用接地源结构的高频功率FET结构作为CMOS中的一个装置。

Description

单片高频集成电路及其制造方法
本发明涉及高频半导体集成电路，确切涉及用于将无源元件、逻辑装置和静电放电(ESD)装置集成到高频功率晶体管的工艺流程中的方法和结构。
高频功率放大器是众所周知的并被用于例如蜂窝电话和寻呼机之类的个人通信应用中。随着个人通信工业向更小更轻产品推进，组成这些产品的元件也必须变得更小更轻。个人通信产品所用的典型的硅基高频功率放大器电路是采用混合集成电路结构中的分立元件来制造的。亦即分立的功率晶体管、电阻器、电感器、电容器、逻辑装置和ESD膜或装置被制作或安置在混合电路板上以提供功率放大电路。这种混合结构是非常昂贵的，而且尺寸也大，典型尺寸为2.0cm×3.0cm。
横向扩散金属氧化物半导体(LDMOS)功率晶体管之类的硅基高频装置由于在100MHz-～2GHz的频率范围内能提供良好性能而极具吸引力。在此频段中，LDMOS功率晶体管也比III-V基高频装置更经济实惠。在授予Robert B.Davies等人并转让给Motorola公司的美国专利5155563中提供了一种高频LDMOS功率晶体管设计的例子。
高频单片集成III-V功率放大器电路通常用于个人通信应用中。然而，因这些装置采用耗尽型MESFET功率器件，故要求负电源。业已发现III-V功率放大器电路有长期可靠性问题。此外，III-V功率放大器电路还采用了复杂的、制作困难的空气桥电感设计。
随着为支持更小更轻的个人通信产品而向更小更轻的元件发展，现在需要提供经济实惠和可靠的、单片地将无源元件(例如电容器、电感器、传输线以及电阻器)、ESD元件和逻辑元件集成到高频功率晶体管结构中去的结构和方法。
根据本发明的一个方面，这里提供一种单片高频集成电路，其特征在于：一个半导体本体，它包含：一个第一导电类型的第一层和一个形成在第一层上的第一导电类型的第二层，第一层的杂质浓度高于第二层，其中所述的第二层由多个钝化区隔离成为多个有源区；一个高频功率场效应晶体管器件，制作在第一有源区内，该高频功率场效应晶体管器件包含：一个第二导电类型的第一源区；一个第二导电类型的第一漏区，同第一源区分离开；一个第一栅电极层，位于第一源区与第一漏区之间且用第一栅介电层与第二层分离开；以及一个第一导电类型的第一散热区，将第一源区连接到第一层；一个第一无源元件，制作在多个钝化区中的一个钝化区上；和一个静止电放电结构，制作在第二有源区内。
根据本发明的另一个方面，这里提供一种制作单片高频集成电路的方法，其特征在于，包括以下步骤：提供一个半导体材料本体，它包含：一个第一导电类型的第一层和一个制作在第一层上的第一导电类型的第二层，所述的第二层的杂质浓度比所述的第一层的低，所述的第一层形成一个底部平坦层；在所述的第二层的部分区域上制作多个钝化区，形成多个暴露的有源区；在第一有源区中制作一个高频功率场效应晶体管器件，所述的高频功率场效应晶体管器件包含：一个第二导电类型的第一源区；一个第二导电类型的第一漏区，与所述的第一源区分离开；一个第一栅电极层，位于第一源区与第一漏区之间且用第一栅介电层与第二层分离开；以及一个第一导电类型的第一散热区，将第一源区连接到底部平坦层；在多个钝化区中的一个钝化区上制作一个第一无源元件；和形成一个静电放电结构，制作在第二有源区内。
图1示出根据本发明的两级高频功率放大器电路布局的顶视图；
图2示出根据本发明的单片高频集成功率放大器结构的局部放大剖面图；
图3示出根据本发明的单片高频集成功率放大器结构另一部分的放大剖面图；
图4示出图2所示电感器结构的放大顶视图；
图5-1示出图4所示电感器结构沿线5-5截取的放大了的剖面图；
图5-2示出根据本发明的另一电感器结构实施例的局部放大剖面图；
图6示出根据本发明的ESD结构另一实施例的电路图；
图7示出根据图6的ESD结构的放大剖面图；
图8示出根据本发明的另一ESD结构实施例的电路图；
图9示出根据图8的ESD结构的放大剖面图；
图10-1示出根据图3和11-13的逻辑单元(logic cell)的电路图；
图10-2示出根据本发明的逻辑单元布局的顶视图；
图11示出根据本发明的逻辑结构的另一部分；
图12示出根据本发明的逻辑结构的又一部分；
图13示出根据本发明的逻辑结构的再一部分；
图14示出根据本发明的优选方法的流程图；以及
图15示出根据本发明的结构的局部放大剖面图。
总的来说，本发明提供了将无源元件(例如电感器、串联电容器、旁路电容器、电阻器以及传输线)、静电放电(ESD)装置和逻辑装置结合到高频功率晶体管工艺流程中的装置和方法。确切地说，此方法和结构适合于结合到高频横向扩散金属氧化物半导体(LDMOS)场效应晶体管工艺流程中。
这里所提供的结构和方法构成了一个单片高频(高达约2GHz)功率放大器集成电路装置。参照图1-15并结合下文详细描述，可以更好地理解本发明。为便于理解。各图中相同的元件采用相同的标号来表示。
图1示出根据本发明的两级高频集成电路结构1的布局例子的放大顶视图。结构1作为一个例子说明根据本发明的各种元件都用在何处。正确的集成决定于特定电路设计的要求。此处提出的结构和方法提供了高频集成电路设计者所必需的积木。
结构1包含一个N元输出装置2，含有LDMOS功率晶体管结构。级间匹配网路3包含电感器结构、串联和旁路电容器结构、以及传输线结构。栅偏置网路4包含电阻器结构、旁路电容器结构、电感器结构以及静电放电(ESD)结构。输入装置5包含LDMOS功率晶体管结构，逻辑部分6包含CMOS逻辑结构，而匹配网路7包含旁路电容器结构、电阻器结构和传输线结构。漏偏置网路8包含电感器结构、传输线结构和串联电容器结构。逻辑结构也可以组合到级间匹配网路3中。区域9作为一个钝化区用来分隔各种元件和构建某些元件。
图2示出了根据本发明的单片高频(高达约2GHz)功率放大器集成电路结构(即结构10)的一个实施例的放大剖面图的一部分11。图3示出了结构10的第二部分12。众所周知，图2和3中各特定装置的位置是不受限制的，它们的最终位置依赖于高频集成电路的具体布局。同时，各个结构在图2和3中紧靠在一起，以方便地置于图中。应该理解，结构之间的真实距离可以是比较大的。
结构10包含半导体本体即材料13。半导体本体13包含一个衬底、底部平坦层即第一层14以及一个形成在底部平坦层14上的轻掺杂外延层即第二层16。底部平坦层14最好是一个掺杂浓度约为5.0×1018-1.0×1019原子/cm3的重掺杂P型硅衬底。第二层16最好包含硅，导电类型与底部平坦层14相同，掺杂比底部平坦层14更轻，其掺杂浓度最好约为1.0×1015-2.0×1015原子/cm3。第二层16的初始厚度最好约为9.0-11.0μm。
用场钝化区21将第二层16的各个部分隔离开来。通常，场钝化区21的厚度大于约1.8μm，以便在相邻的有源区之间以及底部平坦层14和后续形成在场钝化区21上的无源元件之间提供足够的隔离。结构10也可以包含一个形成在半导体本体13下表面上的欧姆层35。欧姆层35通常包含一个厚约12000的金层。
在被隔离开的各个有源区中以及场钝化区21的各个部分上制作各种装置。如图2和3所示，这些装置包括硅基高频功率FET即LDMOS结构22、电感器结构23、旁路电容器结构24、传输线结构26、ESD结构27、串联电容器结构28、逻辑结构29以及电阻器结构31。图3所示的逻辑结构29部分是一个NMOS部分。逻辑结构29的均衡示于图11-13，下文将更详细地解释。
欧姆层即金属层39用来形成对各个结构的接触并形成此结构的某些部分。欧姆层即金属层46用来形成对欧姆层39的接触并形成结构的某些部分。虽然上述结构中只示出了一个例子，但应理解，装置也可能组合有多个上述结构、所有的上述结构、或者只有上述结构的一部分，而且这种结构都在本发明的范围之中。
从图2和3可见，在各个结构中有几个附加的钝化层是共用的。在一个优选实施例中，第一钝化层32(例如氧化硅、氮化硅等)制作在场钝化区21、第二层16的部分有源区以及单个结构的部分区域上。第二钝化层33(例如氮化硅、氧化硅等)制作在第一钝化层32上并接着制作一个第一层间介电层即ILDO层34。介电层37制作在ILDO层34上并接着制作一个第二层间介电层即ILD1层43和一个最终钝化层44。现详细描述结构10中各装置的元件并继之以详细描述制造结构10的最佳工艺流程。
高频功率FET装置、高频LDMOS功率晶体管、即LDMOS结构22包含p+散热区36、高压即PHV区56、p+增强区57、n+源区58、NHV区59和n+漏区61。在一个可选实施例中，LDMOS结构22还包含一个对欧姆层39提供额外表面欧姆接触的p+区42。
p+散热区36从第二层16的上表面延伸到底部平坦层14。p+散热区的表面浓度最好约为1.0×1019原子/cm3。PHV区56通常伸入第二层16约1.5-2.0μm深。PHV区56的确切掺杂剂分布依赖于所需的击穿电压、阈值电压和LDMOS结构22的跨导特性。
p+增强区57的表面浓度通常超过1×1018原子/cm3，且伸入第二层16约0.5-1.5μm深。在一个可选实施例中，不采用p+增强区57。N+源区58和N+漏区61的表面浓度通常约为1.0×1020原子/cm3，且伸入第二层16到约0.1-0.5μm的结深度。NHV区59的表面浓度一般为约1.0×1017原子/cm3，且伸入第二层16约0.2-1.0μm深。p+区42的表面浓度通常约为5.0×1018-1.0×1019原子/cm3，且伸入第二层16约0.1-0.7μm深。
栅电极用栅介电层即氧化层63同第二层16分隔开。栅电极最好包含一个重掺杂多晶半导体层64和一个形成在多晶半导体层64上的欧姆层即金属层66。例如，掺杂多晶半导体层64包含一个厚度约为4000-6000的n+多晶硅层，而欧姆层66包含一个厚度约为2500-3500的钨硅合金层。栅氧化层63的厚度范围通常为100-600，最好是约400。
欧姆层39提供对LDMOS结构22的源区和漏区的接触。欧姆层39一般包含铝、铝合金或诸如钛钨合金层继之以铝铜合金层之类的多层金属化。欧姆层39的多层金属化提供了抵抗与电迁移有关的失效的增强保护。欧姆层39的厚度最好在1.2-1.5μm范围内。
LDMOS结构22一般设计成源区和漏区交替的叉指式。LD-MOS结构22也可方便地集成为56门单元设计(28个漏区和28个源区)。含有四个上述56门单元集成在一起的四单元结构足以在6V和约1GHz下提供约1-2W的射频功率输出。
电感器结构23制作在一个场钝化区21上。在所示的实施例中，电感器结构23制作在介电层37上，且最好包含一个含有欧姆层39的多层金属化结构。ILD1层43覆盖着欧姆层39并带有窗口以便第二欧姆层46与欧姆层39相接触从而完成整个结构。欧姆层46最好含有铝或诸如铝铜硅合金的铝合金，且厚度最好在1.8-2.0μm范围内。
在电感器结构中采用欧姆层39作为电感器结构23的一部分，比起采用不同于其它结构中所用的金属来说，所需的工艺步骤更少。而且，由于场钝化区21、第一钝化层32、第二钝化层33、ILDO层34和介电层57将电感器结构23与底部平坦层14隔离开来了，故获得了具有高Q特性的电感器结构(其中Q一般称为元件的品质因数并定义为磁场中储存的能量对耗散的能量之比)。此外，二层金属化(即欧姆层39和欧姆层46)的堆叠提供了较小的寄生电阻，从而进一步提高了电感器结构23的Q特性。
图4是电感器结构23设计例子的高倍放大顶视图。如图4所示，电感器结构23一般包含一个熟知的带有中心定位核的螺旋即线圈。参考线2-2用来表明图2所示电感器结构23的剖面的相对位置。电感器结构23包含一个第一端即中心抽头48和一个第二端49。第一端48提供了对电感器结构23核心的连接。
第一端48由于在本实施例中位于ILD1层43的下方而示于部分剖视图中。在下述的图5-1中更为明显。图4所示的电感器结构23的设计足以提供约为6-7毫微亨的电感值，各线的宽度47在～15-30μm范围内，各线之间距约为3-10μm。
图5-1是沿图4所示参考线5-5截取的部分电感器结构23的放大剖面图。图5-1示出了将第一端48连接到电感器结构23核心的一个实施例。欧姆层39终止于点51和52，从而形成一个可用来制作第一端48的间隙。ILD1层43将第一端48与欧姆层46隔离开来，而欧姆层46用来对点51和52产生的间隙进行“搭桥”。这种设计消除了使用空气桥连接结构的需要，从而降低了工艺复杂性。
图5-2是根据本发明的电感器结构一部分的另一实施例的放大剖面图。在此实施例中，欧姆层46终止于点53和54处，从而形成一个可用来将第一端48′连接到电感器结构核心的间隙。ILD1层43将第一端48′与欧姆层39隔离开来，而欧姆层39用来对点53和54产生的间隙进行“搭桥”。
在一个替代的实施例中，电感器结构包含一种只采用欧姆层46来形成螺旋的螺旋设计。欧姆层39形成中心抽头，以ILD1层43将中心抽头线与欧姆层46分隔开来。位于核心处或靠近核心的通道孔用来将欧姆层46连接到中心抽头线。这种可替代的设计提供了一种与底部平坦层14进一步隔离的电感器结构，从而进一步降低了电容效应。但由于只采用了欧姆层46，比起图2所示的电感器结构23来，这种可替代的设计有较高的串联电阻效应。借助于增加欧姆层46的厚度有可能克服这一问题。
再参照图2，旁路电容器结构24包括一个在第二层16上表面和底部平坦层14之间提供高掺杂连接的P+散热区136。此外，P+散热区136构成旁路电容器结构24的底板。P+散热区136的杂质分布特性同P+散热区36相同。介电层37构成电容器介质，且最好包含厚度小于约1100的氮化硅层。介电层37也可以包含氧化硅、氧化硅和氮化硅的组合、或其它的高介电常数材料。欧姆层39构成旁路电容器结构24的顶板。
旁路电容器结构24的电容值决定于例如调节窗口41的截面积。例如，当介电层37包含氮化硅且厚度约为1000时，要得到85pf的旁路电容器，窗口41的截面积约为400×400μm2。
传输线结构26最好含有一个包括欧姆层39和46的多层金属化传输线结构。欧姆层39形成在介电层37上，而欧姆层46形成在欧姆层39上。形成在ILD1层43中的窗口使欧姆层46可与欧姆层39相接触。各个传输线的宽度68通常约为15-30μm以提供特征阻抗分别约为70-30Ω的传输线。相邻传输线之间的距离69一般约为10-20μm。
借助于将传输线结构26置于介质电层37上和ILDO层34、第二钝化层33、第一钝化层32和一个场钝化区21的上方，构成了一个高介电常数传输线结构。结果，此设计可得到较短的传输线，反过来又节省了空间和成本。
现参照图3，图中示出了ESD结构27。在高频应用中，ESD结构不须将噪音引入到电路中，须不限制高频信号摆动，须不消耗过多的直流电源功率或浪费大的面积。此外，若没有ESD保护，LD-MOS结构22在约50V时，一般会被ESD人体模型试验破坏。
ESD结构27是根据本发明的满足上述要求而不用增加工艺步骤的一个例子。例如，ESD结构27被用于高频集成电路的射频输入部分。ESD结构27包含一个击穿电压约为9V而导通电压约为0.5-0.6V的旁路二极管结构。
具体地说，ESD结构27最好包含一个含有p+散热区236、高压即PHV区156、p+增强区157和n+区71的环形结构。p+散热区236、PHV区156和p+增强区157的杂质分布及深度特性分别与p+散热区36、PHV区56和p+增强区57相同。n+区71最好掺杂二次，第一次同NHV区59同时进行，而第二次同n+源区58同时进行。这就构成了具有缓变结分布因而有高的击穿电压的n+区71。p+散热区236方便地构成了ESD结构27的阳极对底部平坦层14的连接。欧姆层39提供了对n+区71的阴极欧姆接触。
为了提供最佳保护并将ESD结构的存在对集成电路其它部分的冲击减至最小，ESD结构27最好具有圆形结构，以p+增强区157和p+散热区236形成围绕n+区71的环。n+区71的直径最好约为4-5μm。ESD结构27的总有源区直径73最好约为30μm。
ESD结构27不会将可测出的噪音引入集成电路的均衡之中，而且小得足以不会影响级间匹配电路。此外，ESD结构27提供了一种慎重的高达约500V的人体保护，并且若直接置于同射频输入接点串联则限制负射频电压摆幅至约-0.5V(约3dBm)。ESD结构27可方便地采用制作LDMOS结构22的工艺步骤，从而提供了高投入产出的集成。
图6示出根据本发明的另一实施例ESD结构127的电路图。ESD结构127连接于射频输入端76且包含一个NMOS晶体管78和一个二极管79。如图6所示，NMOS晶体管78位于短接的栅/源结构中。通常，为了将射频输入端76连接到高频集成电路的平衡处，输出端77被连接到射频输入端76。电路图还包含一个串联连接在二极管79和射频输入端76之间的任选电感器89。如下面更详细地解释的那样，电感器89提供了一个高频串联电阻以改善负射频电压摆动过程中的性能。
图7示出根据图6的ESD结构127的放大剖面图。ESD结构127最好包含一个环形设计并包括p+散热区336、p+增强区257、n+源区158和n+区171。n+区171用作二极管79的阴极和NMOS晶体管78的漏。ESD结构127也可以包括一个高压即PHV区256。p+散热区336、p+增强区257、n+源区158和PHV区256的杂质分布和深度特性分别与p+散热区36、p+增强区57、n+源区58以及PHV区56的相同。
与n+区71一样，n+区171最好被两次掺杂，第一次与NHV区59同时掺杂，第二次与n+源区58同时掺杂。这就构成了带有缓变结分布因而具有更高的击穿电压的n+区171。p+散热区336提供了ESD结构127的对底部平坦层14的方便连接。由于有PHV区256，二极管79具有约为9V的击穿电压。若没有PHV区256，则二极管79的击穿电压超过45V。
ESD结构127还包含栅氧化层163、多晶半导体层164和欧姆即金属层166。多晶半导体层164和欧姆层166构成栅控制电极。栅氧化层163、多晶半导体层164和欧姆层166最好与栅氧化层63、多晶半导体层64和欧姆层166同时制作。欧姆层39构成栅控制电极与n+源区158之间的欧姆接触，且提供对n+区171的阴极/漏欧姆接触。
NMOS晶体管78的沟道长度最好约为2-4μm。由于上述的杂质分布，NMOS晶体管78的阈值电压约为0.3V而击穿电压约为10V。ESD结构127的宽度81最好约为40μm。在一个可选实施例中，ESD结构127包含一个围绕着n+源区158和p+增强区257的PHV区。在此可选实施例中，沟道长度被可选地减小到约为1μm以提供阈值电压约为1.5V而击穿电压约为12-15V的结构。
在正电压峰值时，ESD结构127的NMOS部分被设计成在9-12V以上的电压下击穿(依赖于NMOS部分内是否使用了PHV区)。同样，ESD结构127的二极管部分被设计成在正电压峰值时于9V以上的电压下击穿(当使用PHV区256时)以提供额外的导电路径。当不使用PHV区256时，二极管部分的击穿电压超过45V，且在高电平正电压峰值过程中提供一个额外的导电路径。
在负电压峰值过程中，漏到体的结(亦即由n+区171和第二层16或PHV区256所形成的结)在小于约-0.6V的偏置条件下成为正向偏置。ESD结构127的实测人体保护约为750V且将负射频电压摆动限制到约为-0.5V(约3dBm)。
为改善负射频电压摆动过程中ESD结构127的性能，电感器89(示于图6中)被串联在射频输入端76和二极管79之间。电感器89提供了一个高频串联电阻，从而降低了负射频电压摆动过程中ESD结构的灵敏度。电感器89的电感值最好约为5-10毫微亨。电感器89被同样地用于上述的ESD结构27和下述的227以同样改善负射频电压摆动过程中的性能。与ESD结构27那样，ESD结构127可方便地采用制作LDMOS结构22的工艺步骤，从而提供了投入产出高的集成。
图8示出根据本发明的另一实施例ESD结构227的电路图。ESD结构227连接到射频输入端176并包括一个NMOS晶体管178和一个二极管179。如图8所示，NMOS晶体管178处于短接的栅/漏结构中。输出端连接到用来将射频输入端76连接到高频集成电路的均衡处的射频输入端176。
图9示出根据图8的ESD结构227的放大剖面图。ESD结构227最好包含一个环形设计并含有p+散热区436、p+增强区357、n+源区258和n+区271。n+区271用作二极管179的阴极和NMOS晶体管178的漏。与ESD结构127一样，ESD结构227还可以包含一个高压即PHV区356。p+散热区436、p+增强区357、n+源区258和PHV区356的杂质分布和深度特性分别与p+散热区36、p+增强区57、n+源区58和PHV区56相同。
像n+区71那样，n+区271最好进行两次掺杂，第一次与NHV区59同时进行，第二次与n+源区58同时进行。这就提供了具有缓变结分布，因而击穿电压较高的n+区271。由于有PHV区356，二极管179的击穿电压约为9V。若没有PHV区356，则二极管179的击穿电压超过45V。NMOS晶体管178的击穿电压约为10-12V。
ESD结构227还包含厚的栅氧化区121，它是与场钝化区21同时形成的。于是厚栅氧化区121的厚度超过约1.8μm。栅电极层制作在厚栅氧化区121上，且最好包含一个重掺杂的多晶半导体层264和一个欧姆即金属层266。多晶半导体层264和欧姆层266最好与多晶半导体层64和欧姆层66同时制作。欧姆层39构成了栅控制电极和n+区271之间的欧姆接触以及对n+源区258的欧姆接触。
由于有厚的栅氧化区121，NMOS晶体管178的阈值电压约为7V。NMOS晶体管178的沟道长度最好约为5-10μm。ESD结构227的有源区宽度82最好约为50μm。
在正电压峰值过程中，ESD结构227的NMOS部分被设计成为大于7V的电压下导通。当使用PHV区356时，二极管部分在约9V以上的电压下对导电有贡献。当不使用PHV区356时，二极管部分在高电平峰值超过45V的过程中对导电有贡献。在负电压峰值过程中，漏到体之间的结(亦即由n+区271和第二层16即PHV区356所形成的结)在低于约-0.6V的偏压条件下变为正向偏置。
ESD结构227的预计实测人体保护约为750V，其负射频摆动限约为-0.5V(约3dBm)像ESD结构27一样，ESD结构227采用制作LDMOS结构22的工艺步骤，从而提供了经济实惠的集成。
ESD结构27、127和/或227也可以组合成单一的ESD结构以提供额外的ESD保护。或者，通过居中的p+散热区将ESD结构27、127和227接地而以其它区围绕着p+散热器。ESD结构27、127和/或227也可以用来保护单片高频集成电路结构的栅偏压(VGG)和漏偏压(VDD)输入部分。
返回来参照图3，现将描述串联电容器结构28。串联电容器结构28制作在一个场钝化区21上。这使它远离底部平坦层14，从而减轻了寄生问题并改善了元件的Q特性。如图3所示，串联电容器28的底板即第一板最好包含一个重掺杂的多晶半导体层364和一个制作在多晶半导体层364上的欧姆层即金属层366。多晶半导体层364和欧姆层366最好包含与多晶半导体层64和欧姆层66相同的材料，并且最好是同时制作。
第一和第二钝化层32和33以及ILDO层34覆盖部分底板，并制作窗口(例如窗口86)以暴露欧姆层366。在窗口86中制作介电层37以构成电容器介电层。介电层37最好包含氮化硅、氧化硅、它们的组合、或高介电常数材料。介电层37的厚度最好小于约1100。
正如下文将要更详细地解释的，ILDO层34在形成接触窗口(例如窗口86)之后经受回流工序以减少介电层在其形成之后产生应力裂纹。借助于使ILDO层34回流，窗口的侧壁就具有缓变特性，使介电层37制作过程中以及/或后续工艺过程中的分布改变最小。
欧姆层39构成串联电容器结构28的顶板即第二板，并构成对底板的接触。用窗口86的截面积可容易地控制串联电容器结构28的实际电容值。例如，为提供约为85pf的电容值，当介电层37含有约1000的氮化硅时，窗口的截面积约为400×400μm2。利用欧姆层366，减小了串联电容器结构28中的寄生电阻，从而提供了高的Q值并改善了频率响应。
示于图3的逻辑结构29包含一个CMOS基逻辑设计。将逻辑装置组合到高频LDMOS工艺中是重要的设计挑战。LDMOS结构22的设计要求CMOS逻辑的NMOS部分为接地的源结构，除非将额外的工艺步骤增加到工艺流程中。同时，由于LDMOS结构22具有大的体效应，要像标准CMOS工艺中通常所做的那样使源浮置是不现实的。此外，LDMOS设计要求厚的场钝化区、重掺杂的P型底部平坦层(即衬底)和顶侧接地通道(即p+散热设计)。
由于上述的设计限制，根据本发明的逻辑结构借助于增加一个形成PMOS部分的n阱的步骤而获得了逻辑器件集成到LDMOS流程中。采用LDMOS器件作为CMOS被偿中的NMOS器件并采用对衬底的顶部散热器接地接触，实现了逻辑结构，从而大大简化了欧姆接触工序。
根据本发明的逻辑结构被用来例如提供可编程开关和信号衰减器件。仅仅作为例子，根据本发明的逻辑结构将以反相器单元的形式加以描述。正如本技术领域熟练人员所知，赋于反相器单元结构的其它NOR基逻辑单元的制作是容易完成的。
图10-1是图3和11-13所示逻辑结构29(即反相器单元)的电路图。逻辑结构29包含一个第一NMOS晶体管92和一个第二NMOS晶体管93，二者都为接地源结构。逻辑结构29还包含第一PMOS晶体管94、第二PMOS晶体管96、VDD端即部分97、地接触端即部分98、Vin端99和Vout端101。围3所示逻辑结构29部分是NMOS部分。PMOS部分示于图11，地接触部分98示于图12，而VDD部分97示于图13。
现参照图3，逻辑结构29的NMOS部分包含高压即PHV区456、p+区102、n+源区158、n+漏区161和栅氧化层263。PHV区456、n+源区158和n+漏区161最好包含分别与PHV区56、n+源区58和n+漏区61相同的杂质分布和深度特性。p+区102的杂质特性最好与p+区42相同。
栅氧化层263与栅氧化层63同时制作。NMOS部分的栅控制电极最好包含一个重掺杂的多晶半导体层264和一个欧姆层即金属层466、264和466最好包含与多晶半导体层64和欧姆层66一样的材料。多晶半导体层264和欧姆层466最好与多晶半导体层64和欧姆层66同时制作。
第一和第二钝化层32和33、ILDO层34以及介电层37覆盖着栅控制电极，而欧姆层39提供源接触和漏接触。第一NMOS晶体管92和第二NMOS晶体管93的沟道长度最好约为1.5μm，而沟道宽度最好约为20μm。
现参照图11，逻辑结构29的PMOS部分包含n阱103、n+区371、p+源区202和p+漏区203。N阱103的表面杂质浓度约为5.0×1016-5.0×1017原子/cm3并伸入第二层16大约1.7-2.5μm深。N+区371的杂质分布和深度特性与n+源区58的相同。P+源区202和P+漏区203的杂质分布和深度特性与P+区42的相同。栅氧化层363将PMOS部分的各个栅控制电极与第二层16分隔开来。栅氧化层363最好与栅氧化层63同时制作。
PMOS部分的栅控制电极最好包含重掺杂的多晶半导体层564和欧姆层即金属层566。多晶半导体层564和欧姆层566最好包含分别与多晶半导体层64和欧姆层66相同的材料。
第一和第二钝化层32和33、ILDO层34和介电层37覆盖着栅控制电极，而欧姆层39构成对P+源区202和P+漏区203接触。第一PMOS晶体管94和第二PMOS晶体管96的沟道长度最好约为1.5μm，而沟道宽度最好约为NMOS晶体管92和93的沟道宽度的1.5-2.5倍。
图12示出根据本发明的逻辑结构29的地接触部分98的放大剖面图。地接触部分98包含P+散热区536、高压即PHV区556、P+增强区457和P+区142。欧姆层39构成NMOS部分到地的连接。P+散热区563、PHV区556、P+增强区457和P+区142的杂质分布特性分别与P+散热区36、PHV区56、P+增强区57和P+区42相同。地接触部分98提供了一个方便的顶侧地连接，从而大大简化了顶侧欧姆层工序。图13示出根据本发明的逻辑结构29的VDD部分97的放大剖面图。VDD部分97包含制作在介电层37上的VDD接点104。VDD接点104最好包含与欧姆层39相同的材料。
图10-2是表示根据本发明的最佳逻辑单元布局810的顶视图。每个逻辑单元最好从地线部分开始，NMOS部分812邻接于地线部分811，PMOS部分813邻接于NMOS部分812，而VDD总线814邻接于PMOS部分813。栅极线823接到NMOS部分812和PMOS部分813中的栅区。信号线818接到NMOS部分812和PMOS部分813中的漏区。互连部分816在NMOS部分812和PMOS部分813之间。信号和栅连接可方便地制作在例如互连部分816中。
NMOS部分812和PMOS部分813最好有相同的高度以使栅极线823可方便地以线性方式接到此二部分。将地线部分811放在NMOS部分812的外部就可容易地做到这一点。借助于以这种线性方式对单元进行布局，额外的逻辑单元可容易地彼此级联以产生额外的逻辑功能。
如图10-2所示，NMOS部分812最好以地线817开始和终止，且最好在一对地线之间有一个信号线818。亦即，各NMOS部分812最好构成为地/信号/地的结构。各PMOS部分813最好以VDD线821开始和终止，且最好在一对VDD线之间有信号线818。亦即，各PMOS部分813最好构成为VDD/信号/VDD结构。这种结构进一步简化了逻辑单元的级联，从而支持更复杂的逻辑功能。此外，布局810使得有可能用标准的镜像技术来实现更复杂的逻辑单元。
根据本发明的逻辑单元结构适合于标准逻辑单元布局。例如，它支持10X输出缓冲器、2和3输入NOR、2和3输入NAND、XOR、NXOR、用启动的简单锁存器/缓冲器、J-K触发器、2输入OR、2输入AND以及译码/去复用设计。
在NOR基设计中，由于LDMOS结构22造成的接地源限制，各PMOS器件被串联在一起，而各NMOS器件被并联在一起。由于级联PMOS器件对上升时间的影响，最好不要级联多于三个器件。例如，在一个3输入NOR设计中，上升时间约为2.5ns，它可支持超过100MHz的时钟周期。
返回来参照图3，现描述电阻器结构31。电阻器结构31最好制作在场钝化区21上，且最好包含一个多层结构。具体地说，电阻器结构31最好包含一个重掺杂多晶半导体层664和一个欧姆即金属层766。多晶半导体层664和欧姆层766最好同多晶半导体层64和欧姆层66同时制作。电阻器结构31的电阻值采用熟知的电阻器图形由其长度和/或其宽度来加以控制。电阻器结构也可以用常规的掺杂技术制作在第二层16的额外有源区中。
现结合围14来描述制作结构10的优选方法。除非另行指出，B11硼源是适合于下面讨论的硼离子注入步骤的。为方便起见，上述的包括ESD结构27、127和227的所有结构的元件都包括在下述的工序中。应该理解，结构10可以包括LDMOS结构22以及上述各结构的一部分或全部，且下面的描述不受限制。
在步骤1001，在上层16上制作一个起始氧化层。此氧化层的厚度最好在500-1500范围内。接着，在步骤1002.制作一个逻辑结构29PMOS部分的n阱103。N阱103用常规图形化和掺杂技术来制作。n阱103最好用剂量约为1.0×1012-5.0×1012原子/cm2而注入能量约为100-150KeV的磷离子注入来制作。注入的杂质最好如下所述与P+散热区同时被驱入第二层16。倘若结构10中不包括CMOS逻辑结构，则跳过步骤1001。
接着，在步骤1003，最好用硼离子注入来制作P+散热区36、136、236、336、436和536。硼注入剂量范围～5.0×1015-1.0×1016原子/cm2，而注入能量范围50～100KeV是合适的。硼离子注入之后，结构10被暴露于约1000-1200℃高温的低O2气氛中80-150分钟，以形成n阱103以及Pf散热区36、136、236、336、436和536。
接下去，在步骤1004，用常规LOCOS工序来制作场钝化区21(当ESD结构227被采用时，还有121)。首先清除步骤1001得到的起始氧化物，然后制作大约600-1000的接点氧化物并最好采用低压化学气相淀积(LPCVD)在接点氧化物上制作大约1000-2000的氮化物。然后对钝化叠层进行图形化以暴露第二层16将被钝化的那些部位。常规光刻和腐蚀技术可用来图形化钝化叠层。
接着，最好用高压氧化工艺来制作厚度范围为1.8-5μm的场钝化区21。最后用标准的氧化物/氮化物/氧化物腐蚀次序在第二层16中提供多个有源区。这些有源区用场钝化区21来彼此隔离即分隔开。
在步骤1005，制作栅氧化层63、163、263和363。首先，最好制作一个牺牲氧化层接着对其腐蚀以便在第二层16上提供一个清洁的上表面。厚约200-700的牺牲氧化层是合适的。接着，用常规氧化硅制作技术来制作栅氧化层。最好采用100-600的厚度。然后用常规技术对栅氧化层进行图形化以形成栅氧化层63、163、263和363。
在步骤1006，制作栅电极层、串联电容器底板层以及电阻四层。首先制作厚度约为4000-6000的LPCVD多晶硅层。然后用例如常规n型(例如磷)离子注入和杂质再分布工序对多晶硅层进行掺杂。
接着，在多晶硅层上制作欧姆层最好用溅射技术和钨/硅合金靶来制作一个钨/硅合金层。厚度约为2500--3500的钨/硅合金层是合适的。包括钛、氮化钛、钼之类的其它欧姆层也是合适的。此外，采用了诸如铝和铂之类的低温金属，但最好是在高温工序完成之后来制作。
接着，用常规工艺对金属层和多晶硅层进行图形化以形成多晶半导体层64、164、264、364、464、564和664以及欧姆层66、166、266、366、466、566和766。在这些层被图形化之后，在欧姆层66、166、266、366、466、566和766上制作一个薄的氧化物。最好制作一个厚度约为150-200的薄氧化物以增进欧姆层66、166、266、366、466、566、766同后续制作于其上的各层之间的粘附性以提供较低的电阻。
在步骤1007，制作PHV区56、156、256、356、456、556。最好用硼离子注入和图形化的光抗蚀剂掩蔽层来选择性地提供PHV区的掺杂剂。范围为1.0×1013和3.0×1013原子/cm2的硼离子注入剂量和约30-70KeV的注入能量是合适的。接着，采用高温炉工序，其温度约为1000-1200℃，时间约为20-60分钟，气氛为低O2，以便使掺杂剂重分布入第二层16，从而形成PHV区56、156、256、356、456和556。
在步骤1008，P+增强区57、157、257、357、457的掺杂剂被选择性地引入第二层16。最好采用硼离子注入和图形化的光抗蚀剂掩蔽层。范围为2.0×1014-5.0×1014原子/cm2的硼注入剂量和约30-60KeV的注入能量是合适的。
在步骤1009，制作LDMS结构22的NHV区59。P+增强区57、157、257、357和457的掺杂剂出被重分布以形成这些区域。最好采用砷离子注入和图形片的光抗蚀剂掩蔽层来提供NHV区59的n型掺杂剂。范围为～1.0×1012-3.5×1012原子/cm2和约100-150KeV的注入能量是合适的。砷注入之后，n型和P型掺杂剂被重分布入第二层16以形成各自的区域。在低O2气氛中于约1000-1100℃的温度下进行约40-90分钟的热处理是合适的。
在步骤1010，n+源区58、158和258、nf漏区61和161、以及n+区71、171、271和371的n型掺杂剂被引入。最好采用高剂量的砷注入和图形化的光抗蚀剂掩蔽层来选择性地将n型掺杂剂引入到第二层16中。范围为4.0×1015-7.0×1015原子/cm2的砷注入剂量和约100-130KeV的注入能量是合适的。
高剂量砷注入之后，在步骤1011，在场钝化区21和第二层16的暴露和有源区上制作第一钝化层32和第二钝化层33。第一钝化层32最好包含一个厚度约为1500-3000的低温沉积的氧化硅。标准的低温氧(LTO)工艺是适用的。第二钝化层33最好包含一个厚度约为900-1500的LPCVD氮化硅。
在步骤1012，对步骤1010得到的n型掺杂剂进行退火以形成n+源区58、158、258、n+漏区61和161、以及n+区71、171、271、371。在非反应性环境(例如N2)中于900-950℃进行30-50分钟炉退火是合适的。也可采用等效的快速热退火(RTA)工序。
在步骤1013，P型掺杂剂被选择性地引入第二层16以形成P+区42和102、P+源区202以及P+漏区203。最好采用硼离子注入和图形化的光抗蚀剂层。硼最好通过第二钝化层33和第一钝化层32注入。范围为～5.0×1015-1.0×1016原子/cm2和约110-160Kev的注入能量的硼离子注入是适用的。在后续工艺中，混入的硼被重新分布以形成P+区42和102、P+源区202以及P+漏区203。
在步骤1014，在第二钝化层33上沉积ILDO层34。ILDO层34最好包含硼磷硅化物玻璃(BPSG)，其厚度范围为7000-10000，并且是用常规化学气相淀积(CVD)方法沉积的。ILDO层34中的硼和磷的浓度要使ILDO层34随后在高温下流动。沉积之后，ILDO层34经受约15-20分钟的约900-950℃的回流工序。在回流工序的第一阶段最好采用N2气氛，而在第二阶段采用干氧气氛。
在步骤1015，制作旁路电容器结构24和串联电容器结构28的窗口以备制作介电层37。常规光抗蚀剂和腐蚀技术被用来暴露作为旁路电容器结构24和作为串联电容器结构28的欧姆层366的第二层16的一部分。
步骤1015之后，在步骤1016，ILDO层34再次经受回流工序。这一步骤对于防止介电层37在其尔后于步骤1017中形成过程中出现应力裂缝来说是重要的。ILDO层34最好在低流速O2气氛中暴露于约900℃大约20-30分钟。
在步骤1017，制作介电层37以提供旁路电容器结构24和串联电容器结构28的电容器介质。介电层37还为电感器结构23和传输线结构26提供了对底部平坦层14的额外的隔离。介电层37最好包含一个厚度约为1000-1200的LPCVD氮化硅。
在步骤1018，从底部平坦层14的下表面清除残留的各层，并形成欧姆层39的接触窗口。为了从底部平坦层14的下表面清除所有的残留层，用保护膜(例如光抗蚀剂)涂覆结构10的上表面，并且用适当的腐蚀剂来清除残留膜。在清除了残留膜之后，再清除保护膜。
接下来，用常规光抗蚀剂工艺来制备用腐蚀工序以形成欧姆层39的窗口的结构10。最好采用包含各向同性即斜面腐蚀并继之以各向异性即陡壁腐蚀的二步腐蚀工序。首先最好斜面腐蚀3500-5000以提供图15所示的较好的欧姆层台阶覆盖。图15是结构10的局部放大剖面图，示出了最佳斜面腐蚀部分901和陡壁部分902以及部分欧姆层39、介电层37、ILDO层34、第二钝化层33和第一钝化层32。
再参照图14，在步骤1019，制作欧姆层39。欧姆层39最好包含铝或铝合金(例如AlCuSi)，并具有超过1.0μm的厚度，以提供低电阻金属化。欧姆层39也可以包含一个750-3000的钛钨(TiW)势垒金属层和TiW层上的至少1μm的铝合金(例如AlCu)层。最好用常规溅射技术来制作欧姆层39。制作欧姆层39之后，用常规技术对其进行图形化以提供对图2、3、5、7、9和11-13所示的结构10的器件和元件端以及串联电容器结构28和旁路电容器结构24的顶板的接触引线。
在步骤1020，制作ILDI层43。为了制作ILDI层43，在结构10的上表面上沉积一个2.0μm的氧化硅层。等离子增强CVD(PECVD)氧化硅是合适的。沉积氧化硅层之后，采用常规的厚光抗蚀剂(例如2.0μm)/回腐蚀整平工艺来整平比2.0μm的氧化硅层。化学机械工序(CMP)也可用来整平氧化硅层。整平工序最好留下约2000-3000的氧化硅。整平之后，在经整平过的氧化硅上制作一个1.0μm的附加PECVD氧化硅以构成ILDI层43。
在步骤1021，在ILDI层43中腐蚀接触窗口即通道，以使欧姆层46能恰当地构成接触。最好同步骤1018那样，采用斜面腐蚀继之以陡壁腐蚀以提供欧姆层46的通道。最好先斜面腐蚀ILDI层43的3000-5000，剩下的进行陡壁腐蚀。常规光刻和腐蚀技术被用来制作通道。
在步骤1022，用常规技术沉积欧姆层46并对其进行图形化。欧姆层46最好包含一个铝/铜/硅合金且厚度超过1.5μm。在步骤1023和1024，在结构10上制作最终钝化层44并对其进行图形化以提供对欧姆层有恰当接触的最终通道。最终钝化层44最好包含一个磷硅化物玻璃(PSG)和一个制作在PSG层上的PECVD氧化硅/氮化硅薄膜组合。最终钝化层44制作之后，结构10最好经受400-500的形成气体退火。
虽然在上文描述中采用了n沟LDMOS结构，但根据本发明的结构和方法也支持上述n和P型区互换的P沟LDMOS结构。
至此，应当理解，现已提供用来将无源元件、ESD结构和逻辑结构结合到高频LDMOS晶体管工艺流程中以制作硅基单片高频集成电路的结构和方法。此结构和方法采用了LDMOS晶体管的设计，从而将附加的工艺步骤减到最少并大大简化了集成。此单片高频集成结构提供了良好的射频性能，而且显著地小于现有技术的混合分立元件设计。此外，此结构比等效的III-V基设计具有更好的投入产生而且更易于制造。

Claims (7)

1.一种单片高频集成电路，其特征在于：
一个半导体本体(13)，它包含：一个第一导电类型的第一层(14)和一个形成在第一层上的第一导电类型的第二层(16)，第一层的杂质浓度高于第二层，其中所述的第二层由多个钝化区(21)隔离成为多个有源区；
一个高频功率场效应晶体管器件(22)，制作在第一有源区内，该高频功率场效应晶体管器件包含：一个第二导电类型的第一源区(58)；一个第二导电类型的第一漏区(61)，同第一源区分离开；一个第一栅电极层(64)，位于第一源区与第一漏区之间且用第一栅介电层(63)与第二层分离开；以及一个第一导电类型的第一散热区(36)，将第一源区连接到第一层；
一个第一无源元件(23，26，28，31)，制作在多个钝化区(21)中的一个钝化区上；和
一个静电放电结构(27，127)，制作在第二有源区内。
2.根据权利要求1所述的单片高频集成电路，其特征在于，一个第二无源元件(24)，制作在第三有源区内。
3.根据权利要求1所述的单片高频集成电路，其特征在于，所述的第一无源元件包含一个电感器结构(23)。
4.根据权利要求3所述的单片高频集成电路，其特征在于，所述的电感器结构包含一个多层金属化(39，46)且具有螺旋形状，以使该电感器结构有一个中心定位芯。
5.根据权利要求1所述的单片高频集成电路，其特征在于，一个逻辑结构(29)，制作在所述的多个有源区的一部分中。
6.一种制作单片高频集成电路的方法，其特征在于，包括以下步骤：
提供一个半导体材料本体(13)，它包含：一个第一导电类型的第一层(14)和一个制作在第一层上的第一导电类型的第二层(16)，所述的第二层的杂质浓度比所述的第一层的低，所述的第一层形成一个底部平坦层；
在所述的第二层的部分区域上制作多个钝化区(21)，形成多个暴露的有源区；
在第一有源区中制作一个高频功率场效应晶体管器件(22)，所述的高频功率场效应晶体管器件包含：一个第二导电类型的第一源区(58)；一个第二导电类型的第一漏区(61)，与所述的第一源区分离开；一个第一栅电极层(64)，位于第一源区与第一漏区之间且用第一栅介电层(63)与第二层分离开；以及一个第一导电类型的第一散热区(36)，将第一源区连接到底部平坦层；
在多个钝化区(21)中的一个钝化区上制作一个第一无源元件(23，26，28，31)；和
形成一个静电放电结构(27，127)，制作在第二有源区内。
7.根据权利要求6所述的方法，其特征在于，在第三有源区中制作一个逻辑结构(29)的步骤。
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