JPH05343675A - 横型二重拡散絶縁ゲート電界効果トランジスタ及びその製造方法 - Google Patents

横型二重拡散絶縁ゲート電界効果トランジスタ及びその製造方法

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JPH05343675A JP5029575A JP2957593A JPH05343675A JP H05343675 A JPH05343675 A JP H05343675A JP 5029575 A JP5029575 A JP 5029575A JP 2957593 A JP2957593 A JP 2957593A JP H05343675 A JPH05343675 A JP H05343675A
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Abstract

(57)【要約】 【目的】 低いオン抵抗と制御可能な降伏電圧とを有す
るＲＥＳＵＲＦ ＬＤＭＯＳトランジスタを得る。 【構成】 トランジスタ１０は第１の伝導形の半導体基
板１２上に、第２の伝導形の薄いエピタキシャル層１４
を有する。薄いエピタキシャル層１４を通して基板１２
まで広がるように第２の伝導形のドリフト領域２４が形
成される。ドリフト領域２４の上に厚い絶縁体層２６が
形成される。ドリフト領域２４に隣接して第１の伝導形
のＩＧＦＥＴ本体２８が形成される。第２の伝導形のソ
ース領域３４がＩＧＦＥＴ本体２８の内部にドリフト領
域２４から隔てられて形成され、ＩＧＦＥＴ本体２８内
部にチャネル領域４０を定義する。ＩＧＦＥＴ本体２８
を覆ってそれから絶縁されて導電性ゲート３２が形成さ
れ、それはソース領域３４から厚い絶縁体層２６まで広
がって形成される。ドリフト領域２４に隣接してドレイ
ン領域３６が形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には電子パワーデ
バイスに関するものであり、更に詳細には横型二重拡散
絶縁ゲート電界効果トランジスタとそれの製造方法に関
するものである。
【０００２】
【従来の技術】横型二重拡散絶縁ゲート電界効果トラン
ジスタ（しばしばＬＤＭＯＳとして知られている）は超
ＬＳＩ（ＶＬＳＩ）論理プロセス中に集積するために選
択されるパワーデバイスである。従来のＬＤＭＯＳデバ
イス設計と比較した場合、表面電界低減化（ＲＥＳＵＲ
Ｆ：Ｒｅｄｕｃｅｄ ｓｕｒｆａｃｅ ｆｉｅｌｄ）設
計法は降伏電圧と固有のオン抵抗（ｒｄｓ（オン））と
の間のより望ましいトレードオフを提供するものであ
る。ＲＥＳＵＲＦのｎチャネルＬＤＭＯＳデバイスは、
（Ｐ−）半導体基板が与えられた時は、（Ｎ＋）ドレイ
ンを取り囲む（Ｎ）ドリフト領域を有する。このドリフ
ト領域の上に比較的厚いＬＯＣＯＳ酸化物が成長され
る。絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）の
本体（ｂｏｄｙ）あるいは（Ｐ）ウエルを作製するため
に比較的深い（Ｐ）打ち込みが用いられ、それは前記ド
リフト領域を前記本体中に形成された（Ｎ＋）ソース領
域から隔てる。（Ｐ＋）バックゲート接続もまたＩＧＦ
ＥＴ本体の打ち込み領域中に形成される。導電性ゲート
がＩＧＦＥＴ本体を覆ってそれから絶縁されて形成さ
れ、本体上をソース領域からＬＯＣＯＳの横マージンま
で広がり、更に望ましくはこのより厚い酸化物の上へま
で広がる。
【０００３】高電圧パワーデバイスとしてはｒｄｓ（オ
ン）は比較的低くあるべきである。低いオン抵抗を得る
ためには、ドリフト領域中のドーパント濃度は比較的高
濃度でなければならない。しかし、そのような高濃度の
エピタキシャル層は、同等のドーパント濃度を有するＩ
ＧＦＥＴ本体の拡散を困難とし、このためＲＥＳＵＲＦ
ＩＧＦＥＴの降伏電圧を制御することが困難となる。
更に、そのような拡散工程は既存のＣＭＯＳプロセスと
両立しないであろう。
【０００４】以上のことから、高いドーピング濃度を有
するドリフト領域を作製できて、しかも低いオン抵抗と
制御可能な降伏電圧とを有するＲＥＳＵＲＦ ＬＤＭＯ
Ｓトランジスタを開発するために同等な濃度のＩＧＦＥ
Ｔ本体の拡散を可能とする方法に対する需要が生ずるこ
とは理解されるであろう。
【０００５】
【発明の概要】本発明に従えば、表面電界低減化横型二
重拡散絶縁ゲート電界効果トランジスタ（ＲＥＳＵＲＦ
ＬＤＭＯＳ）とそれの製造方法が提供され、それはこ
の型の従来のトランジスタに付随する欠点や問題点を本
質的に解消もしくは低減化する方法である。
【０００６】本発明はＲＥＳＵＲＦ ＬＤＭＯＳトラン
ジスタを製造するためのプロセスを含んでいる。本プロ
セスは（Ｐ−）基板上に低濃度にドープされた薄い（Ｎ
−）エピタキシャル層を取り付けることを含む。マスク
技術を用いて、前記エピタキシャル層の限定されたエリ
アに（Ｎ）ドリフト領域が形成される。前記ドリフト領
域の上に厚い絶縁体層が形成される。前記ドリフト領域
に隣接して（Ｐ）ＩＧＦＥＴ本体が形成され、それは後
にこの本体内部に形成される（Ｎ＋）ソース領域を前記
ドリフト領域から隔てる。この間隔はＩＧＦＥＴ本体内
部にチャネル領域を提供する。前記ドリフト領域に隣接
し、前記ＩＧＦＥＴ本体から隔てられて（Ｎ＋）ドレイ
ン領域が形成される。ＩＧＦＥＴ本体を覆ってそれから
絶縁されて導電性ゲートが取り付けられ、それはソース
領域から厚い絶縁体層まで広がる。
【０００７】本発明は従来技術のトランジスタおよびそ
れの製造方法に対して技術上の利点を有している。１つ
の技術的特長は、ＩＧＦＥＴ本体を拡散でき、しかも高
いドーピング濃度を有するドリフト領域を含んでいるこ
とである。別の１つの技術的特長は打ち込むドーズを調
節するだけで出力デバイスの降伏電圧定格を変更できる
ことである。また別の１つの技術的特長は、ドリフト領
域の打ち込みを違えるように適当なマスクを用いること
によって、同じチップ上に異なる降伏電圧定格を有する
トランジスタを複数個製造することができることであ
る。更に別の１つの技術的特長は、従来のトランジスタ
と比べて、同じ降伏電圧定格を保ちながら、オン抵抗を
低減化することができることである。更に別の１つの技
術的特長は、デバイスのオン抵抗を増大させることを避
けるために必要な、ドリフト領域とチャネル領域との間
の電流経路の設定が可能なことである。
【０００８】本発明とそれの特長とをより完全に理解す
るために、以下に図面を参照して詳細に説明する。図面
では、同様な部品に対しては同じ参照符号が付されてい
る。
【０００９】
【実施例】図１を参照すると、製造工程の初期段階にあ
るＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ１０の断面図
が示されている。図示されていないが、通常は端１１に
隣接して同様なトランジスタが作製される。トランジス
タ１０は比較的低濃度にドープされた（Ｐ−）半導体基
板１２を含んでいる。基板１２上に、薄く比較的低濃度
にドープされた（Ｎ−）エピタキシャル層１４が成長さ
れる。エピタキシャル層１４は約１０，０００オングス
トロームから約２０，０００オングストロームの範囲に
ある厚さを有するのが望ましい。層１４は基板１２上に
成長させたエピタキシャル層として説明しているが、層
１４は別の方法として基板１２中へ打ち込みして作製す
ることも可能である。次にエピタキシャル層１４の上に
犠牲的な酸化物層１６が成長される。酸化物層１６は約
４００オングストロームから約５００オングストローム
の範囲にある厚さを有することが望ましい。酸化物層１
６の上に窒化物層マスク１８が取り付けられ、その後パ
ターン化され、エッチされて、打ち込みエリア２２が露
出される。窒化物層マスクの望ましい厚さは約１４００
オングストロームである。フォトレジスト材料の第２の
マスク２０が用いられて、ドリフト領域を形成するのが
望ましくないエリアで、打ち込みを阻止する。打ち込み
エリア２２中へ、エピタキシャル層１４中の濃度よりも
高濃度に（Ｎ）ドーパント２３が打ち込まれる。好適実
施例では、砒素が用いられ、約１５０ｋｅＶのエネルギ
ーと、約１×１０１２原子／ｃｍ２から５×１０１２原
子／ｃｍ２の範囲にあるドーズで打ち込まれる。
【００１０】次に図２を参照すると、打ち込みの後にフ
ォトレジストマスク２０が剥離される。望ましくは約９
００℃で約３５０分間、水蒸気雰囲気に曝すことによっ
て、ドリフト領域２４の上に約６８００オングストロー
ムから約８３００オングストロームの範囲にある望まし
い厚さにＬＯＣＯＳ酸化物の厚い絶縁体層２６が成長さ
れる。ＬＯＣＯＳ酸化は既にある窒化物マスクを用いて
行われ、したがってドリフト領域２４は厚い絶縁体層２
６によって自己整合される。（Ｎ）ドーパント２３がド
ライブインされて、（Ｎ）ドリフト領域２４が生成さ
れ、それはエピタキシャル層１４を通して（Ｐ−）基板
１２へ広がる。この拡散ドライブインは望ましくは約１
１００℃で約１２０−２４０分間行われる。酸化物領域
２７が隣接するトランジスタとの間の分離領域を定義す
る。窒化物層マスク１８と酸化物層１６が除去される。
【００１１】次に図３を参照すると、ＩＧＦＥＴ本体２
８のための打ち込みエリアを定義するために、第３のマ
スク（図示されていない）が用いられる。ＩＧＦＥＴ本
体２８は（Ｐ）ドーパントを打ち込まれた領域を含む。
好適実施例ではホウ素が用いられ、約４０ｋｅＶのエネ
ルギー、約１．７×１０１３原子／ｃｍ２から３×１０
１３原子／ｃｍ２の範囲にあるドーズで打ち込まれる。
この打ち込まれたドーパントは次にドライブインされて
ＩＧＦＥＴ本体２８が形成される。この拡散ドライブイ
ンは望ましくは約１１００℃で、約５００−７００分間
行われる。第３のマスクは次に除去される。
【００１２】トランジスタ１０の全表面を覆って第３の
ゲート絶縁体３０が成長される。この第３のゲート絶縁
体は約２００オングストロームから約５００オングスト
ロームの範囲にある好適厚さを有する。エッチングが行
われて、ＩＧＦＥＴ本体２８の上に厚い絶縁体層２６ま
で広がる薄いゲート絶縁体３０が得られる。次にトラン
ジスタ１０の全表面を覆って導電性ゲート３２が形成さ
れる。導電性ゲート３２は約３０００オングストローム
から約５０００オングストロームの範囲にある厚さを有
することが望ましく、多結晶シリコンを含む。導電性ゲ
ート３２は望ましくは約１×１０２１原子／ｃｍ３の濃
度を持つようにＰＯＣ１３をドープされる。導電性ゲー
ト３２は次にエッチされ、薄いゲート絶縁体３０の上に
ＩＧＦＥＴ本体２８を覆うように、また厚い絶縁体層２
６の上をも覆うように加工される。薄いゲート絶縁体３
０は導電性ゲート３２がＩＧＦＥＴ本体２８から絶縁さ
れることを保証する。
【００１３】製造工程の残る重要な段階が図４に示され
ている。第４のマスク工程（図示されていない）によっ
てＩＧＦＥＴ本体２８内部のソース領域３４のための打
ち込みエリアが定義される。ドレイン領域３６の打ち込
みは厚い酸化物領域２６および２７のマージンと揃えて
行われる。これらの領域は高濃度に（Ｎ）ドーパントを
打ち込まれる。好適実施例では砒素が用いられ、約１８
０ｋｅＶのエネルギー、約４×１０１５原子／ｃｍ２か
ら５×１０１５原子／ｃｍ２の範囲にある好適ドーズで
打ち込まれる。次に第４のマスクが剥離される。ソース
領域３４とドレイン領域３６の形成は、それぞれの領域
で異なるドーパント濃度が必要であれば独立した工程で
行われる。第５のマスク工程（図示されていない）によ
ってバックゲート接続領域３８を形成するための打ち込
みエリアがＩＧＦＥＴ本体２８中に定義される。バック
ゲート接続領域３８は高濃度に（Ｐ）ドーパントを打ち
込まれる。好適実施例ではホウ素が用いられ、約１８０
ｋｅＶのエネルギー、約２×１０１５原子／ｃｍ２から
３×１０１５原子／ｃｍ２の範囲にあるドーズで打ち込
まれる。この打ち込まれたドーパントは次にドライブイ
ンされ、ソース領域３４、ドレイン領域３６、そしてバ
ックゲート接続領域３８が形成される。この拡散ドライ
ブインは望ましくは約９００℃で約９０分間行われる。
ソース領域３４の形成は、ソース領域３４とドリフト領
域２４との間のＩＧＦＥＴ本体２８内にチャネル領域４
０を定義する。チャネル領域４０のドーパント濃度は、
ＩＧＦＥＴ本体２８へ別の打ち込みを行うことによって
増大させることができ、それによってデバイス１０の特
性を向上させることができる。導電性ゲート３２はチャ
ネル領域４０中の伝導度を制御する。当業者には良く知
られた工程によって次にバックゲート接続領域３８、ソ
ース領域３４、導電性ゲート３２、そしてドレイン領域
３６へ金属コンタクト（図示されていない）が形成され
る。
【００１４】薄いエピタキシャル層１４を用いることに
よって、ドリフト領域２４は基板２中へ広がることがで
き、ＩＧＦＥＴ本体２８はドリフト領域２４へ悪い影響
を及ぼすことなく薄いエピタキシャル層１４を通して容
易に拡散される。トランジスタ１０の降伏電圧定格は、
ドリフト領域２４中のドーパント濃度が薄いエピタキシ
ャル層１４中よりも高いため、ドリフト領域２４の打ち
込みドーズによって決定される。ドリフト領域２４の打
ち込みドーズを変更することによって、異なる降伏電圧
定格を持つ異なるトランジスタ１０を作製することがで
きる。また、適正なマスクと、打ち込みドーズの調節に
よって、それぞれ異なる降伏電圧定格を有する複数個の
トランジスタを基板１２上へ作製することができる。デ
バイス１０は、他の横型デバイスのように表面で降伏が
発生する代わりに、ドレイン領域３６の下側で降伏が発
生する。
【００１５】本発明の自己整合ドリフト領域打ち込みプ
ロセスの別の特長は、従来技術のトランジスタと比べ
て、同じ降伏電圧を保ちつつ、トランジスタ１０のオン
抵抗（ｒｄｓ（オン））を低減化できることである。オ
ン抵抗の大きさはドリフト領域２４のドーパント濃度に
逆比例する。ＩＧＦＥＴ本体２８の拡散に影響を与える
ことなく、ＲＥＳＵＲＦドリフト領域２４中に高濃度の
ドーパントを与えることができるため、従来技術のトラ
ンジスタに比べてｒｄｓ（オン）値を約４０％削減する
ことができる。デバイス１０の進歩したオン抵抗はチャ
ネル領域４０中のドーパント濃度を増大させることによ
っても実現できる。更に、エピタキシャル層１４は、ド
リフト領域２４とチャネル領域４０との間に電流が流れ
るためのつながった経路を提供する。エピタキシャル層
１４がなければ、電流はドリフト領域２４のみを通って
流れるであろう。その結果、厚い絶縁体層２６のマージ
ンにおいて電流の集中化が生じ、高いオン抵抗が発生す
る。エピタキシャル層１４はデバイス１０のオン抵抗に
影響するこの電流集中化が発生しないことを保証する。
進歩したオン抵抗は低いゲート電圧で発生するので、ゲ
ート電圧を上昇させてデバイスのオン抵抗にオフセット
を与えるためのチャージポンプは不要となる。
【００１６】要約すると、低減化されたオン抵抗と調節
可能な降伏電圧特性とを備えたＲＥＳＵＲＦ ＬＤＭＯ
Ｓトランジスタとそれの製造方法について説明した。好
適実施例について詳細に説明してきたが、それに関して
各種の変更、置き換え、修正が可能であることは理解さ
れるべきである。例えば、上述の説明はｎチャネルのＲ
ＥＳＵＲＦ ＬＤＭＯＳに関するものであった。本発明
はドーパントの伝導形を変更することによってｐチャネ
ルデバイスにも適用できる。木発明の特許請求の範囲に
示した本発明の範囲からはずれることなしに、その他の
実施例が当業者には考えつかれるであろう。
【００１７】以上の説明に関して更に以下の項を開示す
る。 （１）第１の伝導形の半導体層上に形成されたトランジ
スタであって：前記第１の伝導形とは逆の第２の伝導形
の薄い層であって、前記半導体層の表面に形成された薄
い層、前記薄い層の表面に形成された、前記第２の伝導
形のドリフト領域、前記ドリフト領域の上に形成された
厚い絶縁体層、前記ドリフト領域に隣接して前記薄い層
の前記表面位置に形成された、前記第１の伝導形の本
体、前記薄い層の前記表面位置に、前記本体中に横に形
成された、前記第２の伝導形のソース領域であって、前
記本体が前記ソース領域と前記ドリフト領域との間にチ
ャネル領域を有するように形成されたソース領域、前記
本体を覆ってそれから絶縁されて形成された導電性ゲー
トであって、前記ソース領域と前記厚い絶縁体層との間
に広がって前記チャネル領域の伝導度を制御するように
なった導電性ゲート、前記薄いエピタキシャル層の前記
表面位置に、前記ドリフト領域に隣接して形成された、
前記第２の伝導形のドレイン領域、を含むトランジス
タ。
【００１８】（２）第１項記載のトランジスタであっ
て、前記導電性ゲートが前記厚い絶縁体層の少なくとも
一部分の上まで広がっているトランジスタ。
【００１９】（３）第１項記載のトランジスタであっ
て、前記ドリフト領域が前記薄い層を通して前記半導体
層まで広がっているトランジスタ。
【００２０】（４）第１項記載のトランジスタであっ
て、前記本体が前記薄い層を通して前記半導体層まで広
がっているトランジスタ。
【００２０】（５）第１項記載のトランジスタであっ
て、前記ドリフト領域が前記厚い絶縁体層のマージンに
よって自己整合されているトランジスタ。
【００２２】（６）第１の伝導形の半導体層の上に形成
された表面電界低減化横型二重拡散絶縁ゲート電界効果
トランジスタであって：前記第１の伝導形とは逆の第２
の伝導形の薄い層であって、前記半導体層の表面に形成
された薄い層、前記薄い層の表面に形成されて前記薄い
層を通って前記半導体層まで広がった、前記第２の伝導
型のドリフト領域であって、前記薄い層よりも高いドー
パント濃度を有するドリフト領域、前記ドリフト領域の
上に形成された厚い絶縁体層、前記ドリフト領域に隣接
して前記薄い層の前記表面位置に形成された、前記第１
の伝導形の本体であって、前記半導体層よりも高いドー
パント濃度を有する本体、前記薄い層の前記表面位置
に、前記本体の内部に横に形成された、前記第２の伝導
形のソース領域であって、前記ソース領域と前記ドリフ
ト領域との間の前記本体内にチャネル領域を定義するよ
うに形成されたソース領域、前記本体を覆ってそれから
絶縁されて形成された導電性ゲートであって、前記ソー
ス領域と前記厚い絶縁体層との間に広がって前記チャネ
ル領域の伝導度を制御するようになった導電性ゲート、
前記薄いエピタキシャル層の前記表面に、前記ドリフト
領域に隣接して形成された、前記第２の伝導形のドレイ
ン領域であって、前記ドリフト領域よりも高いドーパン
ト濃度を有するドレイン領域、を含むトランジスタ。
【００２３】（７）第１項から第６項のうちの任意の項
記載のトランジスタであって、前記薄い層が前記半導体
層の内部に形成されているトランジスタ。
【００２４】（８）第１項から第６項のうちの任意の項
記載のトランジスタであって、前記薄い層が前記半導体
層の上に形成された薄いエピタキシャル層であるトラン
ジスタ。
【００２５】（９）第６項記載のトランジスタであっ
て、更に、前記本体の内部に前記ソース領域に隣接して
形成されたバックゲート接続領域であって、前記本体よ
りも高いドーパント濃度を有するバックゲート接続領域
を含むトランジスタ。
【００２６】（１０）第１項から第６項のうちの任意の
項記載のトランジスタであって、前記薄い層が前記ドリ
フト領域と前記チャネル領域との間に電流が流れるため
の連続した経路を提供しているトランジスタ。
【００２７】（１１）第１項から第６項のうちの任意の
項記載のトランジスタであって、望ましい降伏電圧が前
記ドリフト領域と前記本体のドーパント濃度に応じて選
ばれるようになったトランジスタ。
【００２８】（１２）第１項から第６項のうちの任意の
項記載のトランジスタであって、望ましいオン抵抗が前
記ドリフト領域と前記本体のドーパント濃度に応じて選
ばれるようになったトランジスタ。
【００２９】（１３）第１項から第６項のうちの任意の
項記載のトランジスタであって、前記チャネル領域が前
記本体よりも高いドーパント濃度を有しているトランジ
スタ。
【００３０】（１４）第１項から第６項のうちの任意の
項記載のトランジスタであって、降伏が前記ドレイン領
域の下側で発生するようになったトランジスタ。
【００３１】（１５）第１の伝導型の半導体層上にトラ
ンジスタを作製する方法であって：前記半導体層の表面
に第２の伝導形の薄い層を形成すること、前記薄い層の
表面の定められた打ち込みエリアに前記第２の伝導形の
ドーパントを打ち込んでドリフト領域を生成すること、
前記ドリフト領域の上に厚い絶縁体層を形成すること、
前記ドリフト領域に隣接した前記薄い層の前記表面に第
１の伝導形の本体を打ち込むこと、前記表面に前記第２
の伝導形のソース領域とドレイン領域とを打ち込むこと
であって、前記ソース領域を前記本体中に、前記ドレイ
ン領域を前記ドリフト領域に隣接して打ち込むこと、前
記ソース領域から前記厚い絶縁体層まで広がるように、
前記本体上にそれから絶縁されて導電性ゲートを形成す
ること、の工程を含む方法。
【００３２】（１６）第１５項記載の方法であって、前
記薄い層が前記半導体層の表面に打ち込まれて形成され
る方法。
【００３３】（１７）第１５項記載の方法であって、前
記薄い層が前記半導体層の前記表面上に成長された薄い
エピタキシャル層である方法。
【００３４】（１８）第１５項記載の方法であって、前
記導電性ゲートが前記厚い絶縁体層の一部分の上に形成
される方法。
【００３５】（１９）第１７項記載の方法であって、更
に、前記本体内部に、前記ソース領域と前記ドリフト領
域との間にチャネル領域を形成する工程を含む方法。
【００３６】（２０）第１９項記載の方法であって、前
記薄い層が前記ドリフト領域と前記チャネル領域との間
に電流が流れるための連続した経路を提供するように成
長される方法。
【００３７】（２１）第１５項記載の方法であって、前
記ドリフト領域が前記薄い層を通して前記半導体層まで
広がるように打ち込まれる方法。
【００３８】（２２）第１５項記載の方法であって、前
記本体が前記薄い層を通して前記半導体層まで広がるよ
うに打ち込まれる方法。
【００３９】（２３）第１５項記載の方法であって、前
記ドリフト領域が前記厚い絶縁体層のマージンによって
自己整合されている方法。
【００４０】（２４）第１５項記載の方法であって、更
に、前記ドリフト領域と前記本体のドーパント濃度を変
えることによって固有の降伏電圧を選択する工程を含む
方法。
【００４１】（２５）第１５項記載の方法であって、更
に、前記ドリフト領域と前記本体のドーパント濃度を変
えることによって固有のオン抵抗を選択する工程を含む
方法。
【００４２】（２６）トランジスタ１０は第１の伝導形
の半導体基板１２上に、第２の伝導形の薄いエピタキシ
ャル層１４を有する。薄いエピタキシャル層１４を通し
て基板１２まで広がるように第２の伝導形のドリフト領
域２４が形成される。ドリフト領域２４の上に厚い絶縁
体層２６が形成される。ドリフト領域２４に隣接して第
１の伝導形のＩＧＦＥＴ本体２８が形成される。第２の
伝導形のソース領域３４がＩＧＦＥＴ本体２８の内部に
ドリフト領域２４から隔てられて形成され、ＩＧＦＥＴ
本体２８内部にチャネル領域４０を定義する。ＩＧＦＥ
Ｔ本体２８を覆ってそれから絶縁されて導電性ゲート３
２が形成され、それはソース領域３４から厚い絶縁層２
６まで広がって形成される。ドリフト領域２４に隣接し
てドレイン領域３６が形成される。
【図面の簡単な説明】
【図１】ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの製造
段階を順に示す拡大断面図。
【図２】ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの製造
段階を順に示す拡大断面図。
【図３】ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの製造
段階を順に示す拡大断面図。
【図４】ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの製造
段階を順に示す拡大断面図。
【符号の説明】
１０ ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ １１ 端 １２ 半導体基板 １４ エピタキシャル層 １６ 酸化物層 １８ 窒化物マスク ２０ フォトレジストマスク ２２ 打ち込みエリア ２３ Ｎドーパント ２４ ドリフト領域 ２６ 厚い絶縁体層 ２７ 酸化物領域 ２８ ＩＧＦＥＴ本体 ３０ 薄いゲート絶縁体 ３２ 導電性ゲート ３４ ソース領域 ３６ ドレイン領域 ３８ バックゲート接続領域 ４０ チャネル領域
フロントページの続き (72)発明者 サットウィンダー マルヒ アメリカ合衆国テキサス州ガーランド，メ ドウリッジドライブ 2626 (72)発明者 ウェイ タング ヌグ カナダ国エル３ティー ２ブイ６ オンタ リオ，ソーンヒル，リムコウム ドライブ 23

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１の伝導形の半導体層上に形成された
    トランジスタであって：前記第１の伝導形とは逆の第２
    の伝導形の薄い層であって、前記半導体層の表面に形成
    された薄い層、 前記薄い層の表面に形成された、前記第２の伝導形のド
    リフト領域、 前記ドリフト領域の上に形成された厚い絶縁体層、 前記ドリフト領域に隣接して前記薄い層の前記表面位置
    に形成された、前記第１の伝導形の本体、 前記薄い層の前記表面位置に、前記本体中に横に形成さ
    れた、前記第２の伝導形のソース領域であって、前記本
    体が前記ソース領域と前記ドリフト領域との間にチャネ
    ル領域を有するように形成されたソース領域、 前記本体を覆ってそれから絶縁されて形成された導電性
    ゲートであって、前記ソース領域と前記厚い絶縁体層と
    の間に広がって前記チャネル領域の伝導度を制御するよ
    うになった導電性ゲート、 前記薄いエピタキシャル層の前記表面位置に、前記ドリ
    フト領域に隣接して形成された、前記第２の伝導形のド
    レイン領域、 を含むトランジスタ。
  2. 【請求項２】 第１の伝導型の半導体層上にトランジス
    タを作製する方法であって：前記半導体層の表面に第２
    の伝導形の薄い層を形成すること、 前記薄い層の表面の定められた打ち込みエリアに前記第
    ２の伝導形のドーパントを打ち込んでドリフト領域を生
    成すること、 前記ドリフト領域の上に厚い絶縁体層を形成すること、 前記ドリフト領域に隣接した前記薄い層の前記表面上に
    第１の伝導形の本体を打ち込むこと、 前記表面に前記第２の伝導形のソース領域とドレイン領
    域とを打ち込むことであって、前記ソース領域を前記本
    体中に、前記ドレイン領域を前記ドリフト領域に隣接し
    て打ち込むこと、 前記ソース領域から前記厚い絶縁体層まで広がるよう
    に、前記本体上にそれから絶縁されて導電性ゲートを形
    成すること、の工程を含む方法。
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