KR20010074938A - 열전자 주입이 감소된 고전력 ｒｆ 전계효과 트랜지스터의제조 방법 및 구조 - Google Patents

열전자 주입이 감소된 고전력 ｒｆ 전계효과 트랜지스터의제조 방법 및 구조 Download PDF

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Abstract

본 발명은 게이트 접촉부(24)의 제어 이전에 드레인의 N-드리프트 영역을 제조하는 단계와 트랜지스터 제조에서의 다른 공정 단계를 포함하는 고 신뢰성 고전력 RF 측면 확산 MOS 트랜지스터(LDMOS)의 제조 방법에 관한 것이다. 그 결과로 형성된 소자는 초과시간 동안 임계 전압 이동이 감소되며 시간에 대한 최대 전류 감소가 감소되는 핫 캐리어 주입으로부터의 악영향을 감소시킨다. 소자의 선형성은 향상된 신뢰도에 따라 최대화되는 반면, 채널 길이(2)는 감소된다.

Description

열전자 주입이 감소된 고전력 ＲＦ 전계효과 트랜지스터의 제조 방법 및 구조 {METHOD OF FABRICATING A HIGH POWER RF FIELD EFFECT TRANSISTOR WITH REDUCED HOT ELECTRON INJECTION AND RESULTING STRUCTURE}
핫 캐리어 주입(HCI)은 금속 절연 반도체 전계효과 트랜지스터(MISFET), 특히 측면 확산 MOSFET(LDMOS) 소자의 신뢰도를 떨어뜨리며 시간에 대한 성능에 영향을 미치는 현상이다. HCI는 MOSFET 소자의 드레인에서의 높은 피크 전계 및 충돌 전리(ionization)의 결과이다. 고전력 RF 응용에 있어서, 일반적으로, 전원 전압Vdd는 25 볼트를 자주 초과한다. 높은 전압은 높은 전계를 의미한다. 1GHz 이상의 주파수에서의 RF 응용에 있어서, 캐패시턴스를 최소화하기 위해 좁은 채널(게이트 길이<1μ)의 MOSFET가 사용된다. 높은 Vdd는 높은 전계 및 상당한 충돌 전리 또는 열전자로 인해 발생한다. 열전자는 게이트 산화물에 주입되어 임계 전압(Vth), 트랜스컨덕턴스(Gm), 압축 작용에 강한 영향을 미친다.
일반적으로, MOSFET의 온-레지스턴스(Rdson)를 최소화하기 위해 드레인 도핑이 최소화된다. 높은 도핑의 결과로 높은 전계 및 높은 캐리어 발생 비율이 얻어지며, 게이트 유전체에 핫 캐리어가 주입되게 된다. MOSFET의 드레인에 인접한 게이트 산화물에 주입된 열전자는 시간에 대한 중요한 트랜지스터 파라미터의 일부를 이동(shift)시키는 경향이 있다. 예를 들어, 전형적인 RF 전력 LDMOS 소자는 HCI로부터 발생된 Vgs에서 양의 이동을 가진다. 이로 인해 -3.5%/10-시간(200mA의 드레인 전류의 공칭값)의 음의 드레인 전류 이동으로 바뀌며, 15시간의 동작 동안 대략 20%의 선형 동작을 위한 최대 드레인 전류가 감소하게 된다. 이것은 스트레스를 전후로 드레인 전류에 대한 트랜스컨덕턴스가 도시된 도 1의 곡선에서 설명된다.
게이트 패터닝 후에 형성되며 HCI가 감소하도록 설계된 확장된 드레인을 가진 LDMOS 구조가 데이비스 등의 미국 특허 5,155,563에 개시되어 있다. N-확장된 드레인은 게이트-드레인 캐패시턴스를 최소화하기 위해 게이트 에지에 자기-정렬된다. N-확장된 드레인 도펀트 레벨이 증가되어 드레인 레지스턴스를 감소시킬 때, 피크 전계 및 충돌 전리 발생을 증가시키는 표면 도핑이 증가된다. 또한, 채널 길이는 최소화되지 않는데, 이는 게이트 하부에서의 N 도펀트 확산이, 채널 동작 동안 N-드레인이 존재하지 않아서 방해받지 않기 때문이다.
HCI를 감소시키는 다른 소자는 게이트 하부에 그리고 드레인 접촉부에 인접하게 로우 도핑 드레인(N-)을 삽입하는 로우 도핑 드레인(LDD) MOSFET 트랜지스터이다. 그러나, 이 소자는 저 전압에서만 동작 가능한데, 이는 고 전압을 유지할 수 있는 드레인 드리프트 영역이 불충분하기 때문이다.
따라서, N-드레인 도핑 영역을 증가시키면 HCI는 초과하게 되어, 시간에 대한 소자의 신뢰성과 안정성을 감소시킨다. 그러나, 고전력 레벨(피크 전류)로 선형성을 향상시키고 소자의 온-레지스턴스를 감소시키기 위해서는 N-드레인 도핑이 증가되야 한다. 그러나, 핫 캐리어 주입 문제 때문에 종래의 구조로는 N-드레인 도핑은 최대화될 수 없다.
본 발명은 고전력 RF 전계효과 트랜지스터, 보다 구체적으로는 열전자 주입이 감소되며 소자 동작 특성이 향상된 제조 방법 및 그 결과로 형성된 구조에 관한 것이다.
도 1은 종래의 소자에 대한 15 시간의 스트레스 타임을 전후로 트랜스컨덕턴스 대 드레인-소스 전류의 그래프.
도 2a-2e는 본 발명의 일 실시예에 따른 LDMOS 소자의 제조 단계를 도시하는 단면도.
도 3a-3f는 본 발명의 다른 실시예에 따른 LDMOS 소자의 제조 단계를 도시하는 단면도.
도 4a-4b는 본 발명의 또 다른 실시예에 따른 LDMOS 소자의 제조 단계를 도시하는 단면도.
도 5는 종래의 소자와 본 발명에 다라 제조된 소자의 선형 성능(A/cm)에 대한 충돌 전리 발생(A/μ) 대 최대 동작 전류의 그래프.
본 발명에서는, 게이트 제조 전에 드레인 드리프트 영역의 N-웰이 형성되는 LDMOS 소자에 대한 제조 공정이 제공된다. 이것은 그 결과로 형성된 구조의 N-드레인 영역과 채널 영역의 도핑 프로파일을 최적화한다. 소자의 RF 성능은 시간에 대한 임계 전압(Vth)의 HCI 관련 이동이 감소되고 시간에 대한 최대 소자의 감소가 최소화될 때 향상될 수 있다.
N-웰은 선택적 마스크를 이용하여 공정의 시작 단계에서 형성될 수 있다. 그러나, LDD 소자를 형성할 때 복잡한 공정에 사용되는 스페이서는 필요하지 않다. N-웰은 블랭킷(blanket) 도핑 또는 마스킹 도핑될 수 있다. 그 결과로 형성된 구조는 충돌 전리의 발생을 50% 감소시켜 HCI를 감소시킬 수 있다. 소자의 선형성은 신뢰도를 감소시키지 않고 최대화될 수 있으며, 채널의 길이도 감소된다.
본 발명의 목적과 특징은 상세한 설명, 첨부된 도면 및 청구범위를 참고로 더욱 분명해질 것이다.
도 2a-2e는 본 발명의 일 실시예에 따른 LDMOS 소자의 제조 단계를 도시한 단면도이다. 도 2a에서, P+ 기판(10)은 하나의 표면 상에 P- 에피텍셜 층(12)을 가지며 표준 전계 산화는 소자의 활성 영역을 보호하기 위해 질화 마스크를 이용하여 에피텍셜 층의 표면에 전계 산화물(14)을 형성한다. 다음으로 질화물이 제거되며 소자의 활성 영역 표면 상에 스크린 산화물(16)이 형성된다. 그 다음으로 N-웰(18)을 형성하기 위해 스크린 산화물을 통해 블랭킷 N-웰이 주입된다. 상기 주입물은 40 내지 200 KeV의 에너지와, 1E12 내지 1E13의 주입량(dose)으로 비소 또는 인이다. 접지된 LDMOS 소자에 대한 선택적인 딥(deep) P+ 싱커(sinker)는 이 단계에서 형성될 수 있다.
도 2b에서, 기생 NPN 소자의 베타(beta)를 낮추기 위해 딥 P+ 주입물이 형성된 후에, 주입 스크린 산화물이 제거되며 게이트 산화물(22)이 성장한다(일반적으로 100-1000Å, 바람직하게는 500-700Å). 도전 물질(1000-6000Å 두께의 폴리실리콘 또는 1000-4000Å 두께의 폴리사이드, 또는 상부에 실리사이드를 가지는 1000-4000Å의 폴리실리콘)이 게이트 산화물(22) 상에 증착된다. 다음으로 게이트가 패턴화되며 증착된 도전 물질이 에칭되어 게이트(24)를 형성한다.
도 2c에서, 채널 마스크와 붕소 주입(B11 또는 BF2, 20-150KeV, 1E12-1E15 주입량) 및 수반하는 채널 동작(950-1200℃, 60-800분)으로 인해 게이트(24) 하부에 P-채널 영역(26)이 형성된다.
도 2d에서, N+ 소스 및 드레인 접촉부 마스크 및 N+ 주입(인 또는 비소, 30-180KeV, 1E15 내지 2E16 주입량)으로 인해 N+ 소스 접촉부(28) 및 N+ 드레인 접촉부(30)가 형성된다. 도펀트의 최종 드라이브-인 및 활성화는 소자 표면 상에 유전층(32)을 형성하는 유전 증착(산화물, PSG 또는 BPSG 산화물)에 수반된다. 증착된 유전체의 선택적 리플로우, 어닐링 또는 고밀도화가 사용될 수 있다.
도 2e에는 최종 소자가 도시된다. 접촉부 마스크와 에칭은 N+ 소스(28)와 N+ 드레인(30) 및 접촉 영역을 게이트(24)에 노출되도록 사용되며(도시되지 않음), 다음으로 금속층이 증착되고 에칭되어 금속 소스 접촉부(34), 금속 드레인 접촉부(36) 및 금속 게이트 접촉부를 형성한다(도시되지 않음). 게이트 접촉부는 게이트 핑거 단부에 위치할 것이다. 바람직하게는, 드레인의 N-웰(18)은 더욱 균일하게 도핑되며, 게이트 하부(24)의 채널 영역(26)의 길이는 도핑 보상으로 인해 최소화된다.
도 3a-3f는 본 발명의 다른 실시예에 따른 LDMOS의 제조 단계를 도시한 단면도이다. P+ 실리콘 기판(40)은 소자 영역 주위에 형성된 전계 산화물(44)을 가진 하나의 표면 상에 P- 에피텍셜층(42)을 가진다. N-드리프트 영역을 형성할 때, 블랭킷 확산을 이용하기 보다는 N-드리프트 영역을 제한할 수 있도록 마스크가 사용된다. N-드리프트 영역(46)은 스크린 산화물(48)과 질화물 층(50)을 통해 N-웰 주입(비소 40-160KeV, 1E11 내지 5E13 주입량)에 의해 형성된다.
도 3b에서, P+ 싱커(52)는 마스크 및 주입(붕소 또는 BF2, >5E15 주입량)에 의해 형성되며, 접지 접촉부의 상부측에 소스 접지를 제공한다. 싱커 동작은 1000-1270℃에서 60분 내지 800분 동안 이루어진다. 500-2000Å의 질화물 층은 활성 영역 상에 증착되어 패턴화된다. 0.5-3.0μ의 전계 산화물이 그 다음에 성장한다.
도 3c에서, 질화물 층(50)이 제거되며 두꺼운 산화물의 성장으로 드레인 캐패시턴스까지 게이트를 감소시키는 0.3-1.0μ의 융기(bump) 산화물(54)이 형성된다. 산화물이 활성 영역 상에 패턴화되며, 산화물이 에칭되어 싱커, 소스, 및 드레인의 접촉부가 형성되며, 채널이 형성될 것이다. 딥 P+ 마스크 및 붕소 주입(붕소 또는 BF2, 4E14-6E15)은 일반적으로 기생 바이폴라 트랜지스터 트랜지스터를 제거하는데 사용된다.
도 3d에서, 스크린 산화물이 제거되고 웨이퍼가 세정된다. 그 다음으로 게이트 산화(100 내지 1000Å) 및 폴리실리콘 증착(0.1 내지 0.6μ)은 게이트 산화물(56)과 게이트(58)를 제공한다. 다음에 폴리실리콘 물질이 도핑(N형, 인 또는 비소)되며, 게이트가 마스킹된 후에 에칭되어(게이트 패터닝) 게이트(58)를 형성한다. 게이트(58)의 일부가 융기 산화물 상에 형성된다.
도 3e에서, 채널 마스크는 채널이 형성된 후에 채널 도핑(붕소 또는 BF2 주입량 1E13 내지 5E14)이 수행되는 영역을 노출시킨다. 다음으로 채널 동작으로 게이트(950 내지 1150℃, 60 내지 800분) 하부 측면에 채널 주입이 확산되며, 접합 깊이는 항복 전압 요건 및 채널 길이(바람직하게는 0.5 내지 1.5μ)에 따라 다르다. 소스 및 드레인 접촉부를 도핑하기 위한 N+ 도핑 마스크가 비소 또는 인(주입량, 1E15 내지 1E16)의 도핑에 수반되어, 소스 영역(60)과 N+ 드레인 영역(62)이 형성된다.
도 3f에는 도펀트의 최종 동작의 결과로 형성된 최종 소자가 도시되어 있다. 패시베이션층(64)은 금속화 이전에 평탄화를 위한 선택적인 리플로우로 도핑된 유리(질화물/산화물, BPSG, PSG)의 증착에 의해 형성된다. 접촉부 마스크와 에칭으로 소스, 게이트 및 드레인 접촉부가 노출되며, 다음으로 금속 증착(Al, Al/1%Si/0.5%Cu, TiW 차단층을 가지는 Au)이 금속 마스크 및 에칭에 수반되어, 소스 금속 접촉부(66), 게이트 금속 접촉부(68), 및 드레인 금속 접촉부(70)가 형성된다.
도 4a와 4b는 도 3a-3f 공정의 선택적 공정의 단면도이다. 상기 공정은 도 3a-3c에서 기술된 공정과 동일하며 활성 영역 상의 두꺼운 산화물 성장을 포함한다. 도 4a에서 도시된 바와 같이, 두꺼운 산화물은 소자의 활성 영역에서 제거되며 딥 P+ 마스크 주입(54)이 수행된다. 스크린 산화물이 제거되며 게이트산화물(100 내지 1000Å)(72)이 성장한다. 폴리실리콘 증착(1000-5000Å) 및 도핑(POC13 또는 As/Phos 주입)을 통해서, 증착된 폴리실리콘 게이트(58)가 도핑된다. 다음으로, 실리사이드 증착(WSix, 1000-4000Å의 두께)이 게이트(58) 표면 상에 형성된다. 다음으로 게이트 마스크 및 폴리사이드 에칭으로 최종 게이트(58)가 형성된다.
도 4b에서, 최종 소자가 도시되어 있다. 채널 마스크와 주입 및 채널 동작으로 채널 영역(57)이 형성되며, 패시베이션 층(64)은 금속화 이전에 평탄화를 위한 선택적인 리플로우로 도핑된 유리(질화물/산화물, BPSG, PSG)의 증착에 의해 형성된다. 다음에 접촉부의 마스크 및 에칭으로 소스, 게이트 및 드레인 접촉부가 노출되며, 금속이 증착되며(Al, Al/1%Si/O.5%Cu, TiW 차단층을 가지는 Au) 그 후에 금속 마스크 및 에칭으로 소스 금속 접촉부(66) 및 드레인 금속 접촉부(70)가 형성된다. 게이트 접촉부(도시되지 않음)가 게이트(58)의 확장된 핑거 상에 위치한다.
도 5는 종래의 기술에서의 싱커 이전에 형성된 N-드리프트 영역 대 채널 형성 이후에 형성된 N-드리프트 영역에 대해 게이트 하부의 발생 전류를 도시하고 있다. 충돌 전리 발생은 본 발명의 실시예에 따른 프리싱커(presinker) N-웰의 선형 성능을 위한 최대 드레인 전류에 대해 균일하게 감소된다. 게이트 하부의 채널 영역의 길이는 본 발명에 따른 도핑 보상으로 인해 최소화되며, 본 발명에 따른 새로운 구조는 시간에 대한 임계 전압에서 적은 이동을 가지며 시간에 대한 대전류에서 적은 트랜스컨덕턴스 이동을 가진다.
본 발명은 그 정신 또는 주요한 특징으로부터 일탈하는 일없이, 다른 여러가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안된다. 본 발명의 범위는 특허 청구범위에 의해서 나타내는 것으로써, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 또한, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 청구범위 내에 포함된다.

Claims (18)

  1. 향상된 신뢰도로 고전력 RF 측면 확산 MOS 트랜지스터(LDMOS)를 제조하는 방법에 있어서,
    a) 주 표면을 가지는 제 1의 도전형 기판을 제공하는 단계;
    b) 상기 주 표면에 제 2의 도전형 도핑 웰을 형성하는 단계;
    c) 소자 영역 주위의 상기 주 표면에 전계 산화물을 형성하는 단계;
    d) 상기 주 표면과 상기 도핑 웰 상에 게이트 산화물을 형성하는 단계;
    e) 도핑 웰의 일부의 게이트 산화물 상에 게이트를 형성하는 단계;
    f) 도펀트 주입 및 열적 드라이브-인에 의해 게이트 하부로 연장되는 상기 제 1의 도전형 채널 영역을 형성하는 단계; 및
    g) 상기 제 2의 도전형 채널 영역의 소스 영역을 형성하며 상기 게이트로부터 간격진 상기 도핑 웰에 게이트 및 드레인 영역이 정렬되는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 기판은 상기 주 표면 상에 제 1의 도전형 에피텍셜 층을 포함하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서,
    h) 상기 소스 영역, 드레인 영역 및 게이트 영역에 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 2항에 있어서,
    상기 단계 b)는 제 2의 도전형 도펀트의 블랭킷 주입 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 2항에 있어서,
    상기 단계 b)는 상기 소자 영역 내에 상기 도핑 웰을 제한하는 마스크 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 2항에 있어서,
    상기 단계 b) 후에, 기생 바이폴라 트랜지스터의 효과를 감소시키는데 사용되는 제 1의 도전형 도펀트의 딥을 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    상기 딥 주입 단계는 상기 주 표면 상에 접지 접촉부를 제공하는 것을 특징으로 하는 방법.
  8. 제 2항에 있어서,
    상기 제 1의 도전형은 P 타입이며 상기 제 2의 도전형은 N 타입인 것을 특징으로 하는 방법.
  9. 제 2항에 있어서,
    상기 단계 d)는 적어도 2가지 두께의 게이트 산화물을 형성하며, 상기 단계 e)는 상기 채널 영역의 두꺼운 산화물 위에, 그리고 게이트-드레인 캐패시턴스를 감소시키기 위해 상기 채널 영역에 인접한 도핑 웰의 두꺼운 산화물 위에 게이트를 형성하는 것을 특징으로 하는 방법.
  10. 제 2항에 있어서,
    상기 단계 e)는 도핑된 폴리실리콘 및 폴리사이드 그룹으로부터 선택된 물질의 게이트를 형성하는 것을 특징으로 하는 방법.
  11. 제 2항에 있어서,
    h) 상기 소자 영역 표면 상에 패시베이션 층을 형성하는 단계; 및
    i) 상기 소스 영역, 드레인 영역 및 게이트 영역에 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 11항에 있어서,
    상기 패시베이션 층은 산화 실리콘, PSG 유리, BPSG 산화물, 및 질화 실리콘 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  13. 제 11항에 있어서,
    상기 접촉부는 용해하기 어려운 금속 차단막을 가지는 알루미늄, 알루미늄/1%실리콘/0.5%구리, 및 금 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  14. 제 1항에 있어서,
    싱커 영역을 확산시키고 상기 도핑 웰의 표면 도펀트 농도를 감소시키기 위해 싱커 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 1항에 의한 공정으로부터 제조된 LDMOS 트랜지스터.
  16. 제 2항에 의한 공정으로부터 제조된 LDMOS 트랜지스터.
  17. 제 3항에 의한 공정으로부터 제조된 LDMOS 트랜지스터.
  18. 제 11항에 의한 공정으로부터 제조된 LDMOS 트랜지스터.
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