KR20110126760A - Ｌ 형상 스페이서를 사용하는 비대칭 전계-효과 트랜지스터의 제조 및 구조 - Google Patents

Ｌ 형상 스페이서를 사용하는 비대칭 전계-효과 트랜지스터의 제조 및 구조 Download PDF

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KR20110126760A
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디 코트니 파커
도날드 엠 아처
산딥 알 바흘
콘스탄틴 브루케아
윌리엄 디 프렌치
피터 비 존슨
정-쥔 양 (사망)
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내셔널 세미콘덕터 코포레이션
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Abstract

비대칭 전계-효과 트랜지스터 (102) 의 제조는 반도체 보디의 보디 재료의 채널-존 부분 (284) 위에 있고, 게이트 유전체 층 (300) 에 의해 그 채널-존 부분 (284) 으로부터 수직으로 분리되는 게이트 전극 (302) 을 규정하는 것을 수반한다. 게이트 전극을 도펀트-차단 실드로 사용하여서, 반도체 도펀트를 보디 재료 내에 도입함으로써 더욱 고농도로 도핑된 포켓 부분 (290) 을 규정한다. 스페이서 (304T) 가 게이트 전극을 따라 제공된다. 스페이서는 (i) 게이트 전극을 따라 위치된 유전체 부분 (ii) 반도체 보디를 따라 위치된 유전체 부분, 및 (iii) 다른 두 스페이서 부분들 사이의 공간을 대부분 차지하는 충진재 부분 (SC) 을 포함한다. 게이트 전극과 스페이서를 도펀트-차단 실드로 사용하여서 반도체 도펀트를 반도체 보디 내에 도입함으로써 한 쌍의 메인 소스/드레인 부분들 (280M 및 282M) 을 규정한다. 충진 스페이서 부분을 제거함으로써 스페이서를 L 형상 (304) 으로 변환시킨다. 한 쌍의 전기적 컨택트들 (310 및 312) 이 각각의 메인 소스/드레인 부분들에 대해 형성된다.

Description

Ｌ 형상 스페이서를 사용하는 비대칭 전계-효과 트랜지스터의 제조 및 구조{FABRICATION AND STRUCTURE OF ASYMMETRIC FIELD-EFFECT TRANSISTORS USING L-SHAPED SPACERS}
관련된 특허출원에 대한 상호 참조
Bulucea 등에 의한 국제특허출원 제PCT/US2010/000886호 (attorney docket no. NS-7005 WO), Bulucea 등에 의한 국제특허출원 제PCT/US2010/000885호 (attorney docket no. NS-7040 WO), Bahl 등에 의한 국제특허출원 제PCT/US2010/000888호 (attorney docket no. NS-7210 WO), Yang 등에 의한 국제특허출원 제PCT/US2010/000884호 (attorney docket no. NS-7307 WO), Yang 등에 의한 국제특허출원 제PCT/US2010/000883호 (attorney docket no. NS-7313 WO), Bulucea 등에 의한 국제특허출원 제PCT/US2010/000901호 (attorney docket no. NS-7433 WO), Bulucea 등에 의한 국제특허출원 제PCT/US2010/000887호 (attorney docket no. NS-7434 WO), French 등에 의한 국제특허출원 제PCT/US2010/000896호 (attorney docket no. NS-7435 WO), Bulucea 등에 의한 국제특허출원 제PCT/US2010/000898호 (attorney docket no. NS-7436 WO), 및 Chaparala 등에 의한 국제특허출원 제PCT/US2010/000899호 (attorney docket no. NS-7437 WO). 이들 다른 출원의 내용은, 본 명세서에서 반복되지 않은 범위까지, 본 명세서에 참조로서 통합된다.
이용 분야
본 발명은 반도체 기술에 관한 것으로, 특히, 절연-게이트형 전계-효과 트랜지스터 ("FET") 에 관한 것이다. 이하 설명되는 모든 절연-게이트 FET ("IGFET") 들은 다른 방식으로 표기한 경우를 제외하고는 표면-채널 강화형 IGFET들이다.
IGFET는, 게이트 유전체 층이 소스 존과 드레인 존 사이에서 연장하는 채널 존으로부터 게이트 전극을 전기적으로 절연하는 반도체 디바이스이다. 강화형 IGFET에서 채널 존은, 소스 및 드레인과 각각 pn 접합을 형성하는, 종종 기판 또는 기판 영역으로 지칭되는 보디 영역 부분이다. 강화형 IGFET에서, 채널 존은 소스와 드레인 사이의 모든 반도체 재료로 구성된다. IGFET 동작 동안, 전하 캐리어는 상부 반도체 표면을 따라 채널 존에서 유도된 채널을 통하여 소스로부터 드레인으로 이동한다. 문턱 전압은, IGFET가 임계 (최소) 전도전류의 주어진 정의에 관한 통전을 시작하는 게이트-대-소스 전압 값이다.
공핍 영역은 소스 영역과 보디 영역 사이의 접합을 따라서 확장된다. 또 다른 공핍 영역은 드레인 영역과 보디 영역 사이의 접합을 따라서 확장된다. 각각의 공핍 영역에는 높은 전계가 존재한다. 특정 조건하에서, 특히 채널 길이가 작은 경우, 드레인 공핍 영역은 소스 공핍 영역으로 측면 확장될 수 있고 상부 반도체 표면을 따라 또는 그 아래에서 소스 공핍 영역과 합쳐질 수 있다. 상부 반도체 표면을 따라 소스 및 드레인 공핍 영역들이 합쳐지는 것은 표면 펀치쓰루 (surface punchthrough) 로 지칭된다. 상부 반도체 표면의 아래에서 그 2 개의 공핍 영역들이 합쳐지는 것은 벌크 펀치쓰루 (bulk punchthrough) 로 지칭된다. 표면 펀치쓰루 또는 벌크 펀치쓰루가 발생하면, IGFET의 동작은 그것의 게이트 전극으로 제어될 수 없다. 양쪽 유형 모두의 펀치쓰루는 방지되어야만 한다.
IGFET 크기가 감소함에 따라, 숏-채널 체계에서 동작하는 기술들을 포함하는 다양한 기술들이 사용되어 IGFET의 성능을 개선시키고 있다. 하나의 성능 개선 기술은 드레인에서의 전계를 감소시키기 위해 IGFET에 2-부분 드레인을 제공함으로써 게이트 유전체 층으로의 핫 캐리어 인젝션 (hot carrier injection) 을 방지하는 것을 포함한다. 또한, IGFET에는 유사하게 구성된 2-부분 소스도 일반적으로 제공된다. 또 다른 종래의 성능 개선 기술은 채널 길이가 감소함에 따른 표면 펀치쓰루를 억제하고 또한 일반적으로 바람직하지 않은 더 짧은 채널 길이에 대한 문턱 전압의 롤오프 (roll-off) 를 바꾸기 위해서, 소스를 따르는 포켓 부분에서의 채널 존의 도펀트 농도를 증가시키는 것이다. IGFET에 2-부분 드레인과 유사한 2-부분 소스 아날로그가 제공되는 방법과 유사하게, 일반적으로 도펀트 농도는 드레인을 따르는 포켓 부분에서도 역시 증가된다. 그러면, 그 결과 생성된 IGFET는 통상적으로 대칭 디바이스이다.
도 1은 미국 특허 제6,548,842 B1호 (Bulucea 등) 에 기재된 것과 같은 종래의 롱-채널 대칭 n-채널 IGFET (20) 를 도시한다. IGFET (20) 는 p-형 단결정 실리콘 ("모노실리콘") 반도체 보디로부터 생성된다. IGFET (20) 의 상부 표면에는, n-형 소스/드레인 ("S/D") 존들 (26 및 28) 을 가진 활성 반도체 아일랜드 (24) 를 측방으로 둘러싸는 리세스된 (recessed) 전기적 절연 필드-절연 영역 (22) 이 제공된다. 각각의 S/D 존 (26 또는 28) 은 매우 고농도로 도핑된 메인 부분 (26M 또는 28M) 및 더 저농도로 도핑되지만 여전히 고농도로 도핑된 측면 확장부 (26E 또는 28E) 로 구성된다.
S/D 존들 (26 및 28) 은 저농도로 도핑된 하부 부분 (34), 고농도로 도핑된 중간 웰 부분 (36), 및 상부 부분 (38) 으로 구성된 p-형 보디 재료 (32) 의 채널 존 (30) 에 의해 서로 분리되어 있다. 대부분의 상부 보디-재료 부분 (38) 이 중간농도로 도핑되어 있지만, 부분 (38) 은 S/D 존들 (26 및 28) 을 따라 각각 확장되는 이온-주입되고 고농도로 도핑된 할로 포켓 부분 (40 및 42) 을 포함한다. IGFET (20) 은, 게이트 유전체 층 (44), 그 위에 놓인 매우 고농도로 도핑된 n-형 다결정 실리콘 ("폴리실리콘") 게이트 전극 (46), 전기적 절연 게이트 측벽 스페이서 (48 및 50), 및 금속 규소 화합물 층 (52, 54, 56) 을 더 포함한다.
S/D 존들 (26 및 28) 은 대체로 서로의 미러 이미지 (mirror image) 이다. 또한, 할로 포켓들 (40 및 42) 도 대체로 서로의 미러 이미지이므로, 채널 존 (30) 은 채널 도펀트 농도에 대해 대칭적 길이방향으로 그레이딩 (grading) 된다. 대칭으로 인해, 어느 S/D 존 (26 또는 28) 이 IGFET 동작 동안 소스로서 작용하는 한편, 다른 S/D 존 (28 또는 26) 은 드레인으로서 작용한다. 이것은 소정의 시간 주기 동안에는 S/D 존들 (26 및 28) 이 각각 소스 및 드레인으로서 기능하고, 다른 시간 주기 동안에는 각각 드레인 및 소스로서 기능하는 일부 디지털 환경을 위해 특히 적합할 수 있다.
S/D 존 (26 또는 28) 을 따르는, 구체적으로 측면 S/D 확장부 (26E 또는 28E) 를 따르는 각각의 할로 포켓 (40 또는 42) 에 의해 제공되는 증가된 p-형 도펀트 채널 도펀트 농도는 표면 펀치쓰루가 방지되도록 작용한다. 또한, 상부 보디-재료 부분 (38) 에는 S/D 존들 (26 및 28) 의 깊이 근처에서 최대 농도에 도달하는 이온-주입된 p-형 안티-펀치쓰루 ("APT") 반도체 도펀트가 제공된다. 이것은 벌크 펀치쓰루가 방지되도록 작용한다.
각각의 측벽 스페이서 (48 또는 50) 는 IGFET의 폭방향에서 봤을 때 커브진 빗변을 가진 직각 삼각형과 일반적으로 유사한 단면 형상이다. 이러한 단면 형상의 게이트 측벽 스페이서들은 본 명세서에서 커브진 삼각형 스페이서들로 지칭된다. 다른 단면 형상들이 통상적으로 게이트 측벽 스페이서들을 위해 사용된다. 어떤 경우에는, IGFET 특성을 개선하기 위해서 게이트 측벽 스페이서들의 형상이 IGFET 제조 동안에 상당히 변형된다.
도 2a 내지 도 2d (총괄적으로 "Fig. 2") 는 Augendre 등 ("Augendre") 이 "Thin L-shaped spacers for CMOS", 33rd Eur. Solid-State Dev. Rsch. Conf., 2003년 9월 16 - 18일, 219 - 222 페이지에서 설명한 바와 같이 게이트 측벽 스페이서의 형상이 변경되는 방식을 도시한다. Augendre 의 IGFET들은 비대칭 디바이스들인 것으로 나타난다. 도 2는 S/D 존 근처의 스페이서 구조에 중점을 두고 있으며, 편의를 위해, 대응하는 영역들에 대해서는 도 1에서와 동일한 참조 부호를 사용하여 Augendre 의 n-채널 구현의 일부를 나타내고 있다. 도 2a의 스테이지에는, S/D 확장부 (28E) 에 대한 전구체 (28EP) 가 형성되어 있다. 실리콘 산화물의 하부 유전체 층 (58A), 실리콘 질화물의 중간 유전체 층 (58B), 실리콘 산화물의 상부 유전체 층 (58C), 및 폴리실리콘 층 (58D) 이 상부 반도체 표면을 따라서 그리고 게이트 전극 (46) 을 따라서 연속적으로 제공되어 있다.
이방성 에칭 (anisotropic etching) 이 수행되어서 상부 실리콘 산화물 층 (58C) 의 수직한 지역들을 따르는 부분들을 제외한, 모든 폴리실리콘 층 (58D) 을 제거한다. 도 2b를 참조한다. 아이템 (58DR) 은 폴리실리콘 층 (58D) 의 남은 부분을 표시한다. 폴리실리콘 층 (58D) 의 남은 부분들, 예를 들어, 부분 (58DR) 에 의해 덮이지 않은 상부 산화물 층 (58C) 의 부분들이 또한 제거된다. 그러면 커브진 삼각형 게이트 측벽 스페이서 (58T) 는 남은 폴리실리콘 부분 (58DR), 남은 상부 산화물 부분 (58CR), 및 그 아래에 놓인 중간 실리콘 질화물 층 (58B) 과 하부 실리콘 산화물 층 (58A) 의 부분들로 구성된다. 도펀트-주입 실드 (dopant-implantation shield) 로서 커브진 삼각형 스페이서 (58T) 및 게이트 전극 (46) 을 사용하여, n-형 메인 S/D 반도체 도펀트가 이온 주입됨으로써 메인 S/D 부분 (28M) 을 규정한다. S/D 확장부 (28E) 는 메인 S/D 부분 (28M) 바깥쪽의 전구체 S/D 확장부 (28EP) 의 세그먼트이다.
도 2c를 참조하면, 질화물 층 (58B) 의 노출된 부분들이 제거된다. 아이템 (58BR) 은 질화물 층 (58B) 의 남은 부분을 표시한다. 폴리실리콘 스페이서 부분 (58DR) 이 제거된다. 상부 산화물 부분 (58CR) 및 상부 산화물 층 (58C) 의 나머지 남은 부분들이 제거된다. 그렇게 해서, 하부 산화물 층 (58A) 의 노출된 부분들이 제거된다. 아이템 (58AR) 은 하부 산화물 층 (58A) 의 남은 부분을 표시한다. 결과적으로, 커브진 삼각형 스페이서 (58T) 는 L-형상 하부 산화물 부분 (58AR) 및 그 위에 놓인 L-형상 질화물 부분 (58BR) 으로 구성된 L-형상 게이트 측벽 스페이서 (58L) 로 변환된다.
흔히 "살리시데이션 (salicidation)" 으로 지칭되는 자기 정렬 실리사이드화 공정을 시작하기 위해, 도 2c의 구조 상에 코발트의 층이 증착된다. 티타늄 캡 층이 코발트 층 상에 증착된다. 게이트 전극 (46) 및 메인 S/D 부분 (28M) 위에 놓인 코발트가 그 아래에 놓인 실리콘과 반응하여 금속 실리사이드 층들 (52 및 56) 을 형성한다. 스페이서 (58L) 를 포함하는 L-형상 스페이서들 위에 놓인 코발트는 반응하지 않는다. 티타늄 캡 층이 제거되고 이어서 반응하지 않은 코발트, 즉 L-형상 스페이서들 위에 놓인 코발트가 제거된다. 도 2d는 그 결과 생성된 구조를 도시한다. Augendre 는 살리시데이션 동안 L-형상 스페이서들을 사용하는 것은 살리시데이션 동안 커브진 삼각형 스페이서들을 사용하는 것에 비해 더욱 균일한 텅스텐 증착을 유발하며, IGFET들이 더욱 조밀하게 패킹될 수 있게 한다고 발표하였다.
미국 특허 제 6,664,156 B1 호, 제 6,815,355 B2 호, 및 제 6,924,180 B2 호는 대칭 IGFET들을 제조할 때에 L-형상 게이트 측벽 스페이서들을 사용하는 다른 IGFET 제조 공정들을 기술하고 있다. 미국 특허 6,924,180 에서는, 게이트 전극 및 그 아래에 놓인 게이트 유전체 층으로 구성된 게이트 스택 (gate stack) 이 n-채널 IGFET에 관한 위치에서 반도체 보디 위에 규정된다. 게이트 전극 및 그 게이트 전극의 측면들을 따르는 게이트 얇은 실리콘 산화물 층들을 주입 실드로서 사용하는 이온 주입을 이용하여서 도 1의 S/D 확장부들 (26E 및 28E) 과 유사한 n-형 S/D 확장부들에 대한 전구체들을 형성하고, 또한 도 1의 할로 포켓 부분들 (40 및 42) 과 유사한 얕은 포켓 부분들에 대한 p-형 전구체들을 형성한다. 도 2의 커브진 삼각형 스페이서 (58T) 와 유사하게 구성된 커브진 삼각형 스페이서들이 게이트 전극의 측면들을 따라 형성된다. 각각의 스페이서는 L-형상 유전체 부분 및 개재 공간 (intervening space) 을 채우는 커브진 삼각형 유전체 부분으로 구성된다. 도 1의 메인 S/D 부분들 (26M 및 28M) 과 유사한 고농도로 도핑된 n-형 메인 S/D 부분들이 게이트 전극 및 커브진 삼각형 스페이서들을 이온-주입 실드로서 사용하는 이온 주입에 의해 규정됨으로써, S/D 존들에 관한 주입을 완료한다.
Augendre 와 유사하게, 미국 특허 제 6,924,180 호의 제조 공정에서는 이 시점에서 게이트 측벽 스페이서들의 커브진 삼각형 부분들을 제거함으로써 그것들을 L-형상 스페이서들로 변환시킨다. 게이트 전극 및 L-형상 스페이서들을 이온-주입 실드로서 사용하는 이온 주입을 이용함으로써 각각의 S/D 존들을 따라 각각의 얕은 포켓 부분들까지 확장되는 한 쌍의 깊은 p-형 포켓 부분들을 규정한다. 그 후에 이 구조는 어닐링된다. 미국 특허 제 6,924,180 호는 깊은 포켓 부분들이 펀치쓰루를 완화하는 것을 돕는다고 나타내고 있다.
다양한 타입의 웰들이 집적 회로 ("IC") 들, 특히 IGFET 보디 재료에 대한 저농도로 도핑된 스타팅 (starting) 반도체 재료가 p-형 또는 n-형 전도성을 가지는지 여부에 따라 n-채널 IGFET 용 또는 p-채널 IGFET 용으로 사용되어야 하는 상보형 IGFET들을 포함하는 IC들에서 사용되어 왔다. 상보형 IGFET들을 포함하는 IC들은 n-채널 및 p-채널 특성들의 매칭을 용이하게 하기 위해서, 일반적으로 p-형 웰 및 n-형 웰 양쪽 모두를 사용한다.
일반적으로 "CMOS" 제조로 지칭되는 초기의 상보형-IGFET ("CIGFET") 제조 공정들은, 통상적으로 열적 성장 실리콘 산화물로 주로 이루어진 리세스된 필드-절연 영역의 형성 이전에, 먼저 메인 반도체 웰 도펀트를 저농도로 도핑된 반도체 재료 내에 얕게 도입하는 것에 의해, 본 명세서에서는 "확산(diffused)" 웰로 지칭되는, 웰들을 흔히 생성한다. 필드 산화물 (field-oxide) 성장이 언제나 다중시간 (multi-hour period) 동안 고온에서 수행되었기 때문에, 웰 도펀트는 반도체 재료 내로 깊이 확산되었다. 결과적으로, 상부 반도체 표면, 또는 상부 반도체 표면에 아주 가까이에서는 확산 웰 도펀트의 최대 농도가 발생되었다. 또한, 확산 웰 도펀트의 수직 프로파일은 상부 반도체 표면 근처에서 상대적으로 평편하였다.
더욱 최근의 CIGFET 제조 공정들에서는, 상대적으로 높은 이온 에너지가 활용됨으로써, 필드 산화물의 형성 다음에 웰들을 생성하였다. 웰 도펀트는 필드 산화물을 형성하기 위해 사용되는 긴 고온 작업 (long high-temperature operation) 을 필요로 하지 않기 때문에, 웰 도펀트의 최대 농도는 반도체 재료 내의 상당한 깊이에서 존재한다. 이러한 웰은, 웰 도펀트의 농도가 최대 웰-도펀트 농도인 표면하부 위치 (subsurface location) 로부터 상부 반도체 표면으로 이동할 때에 감소하기 때문에, "리트로그레이드(retrograde)" 웰로 지칭된다. 통상적으로, 리트로그레이드 웰은 확산 웰 보다 더 얕다. 리트로그레이드 웰의 장점 및 단점은 (a) Brown 등에 의한 "Trends in Advanced Process Technology―Submicrometer CMOS Device Design and Process Requirements", Procs. IEEE, 1986년 12월, 1678 - 1702 페이지, 및 (b) Thompson 등에 의한 "MOS Scaling: Transistor Challenges for the 21st Century", Intel Technology J., Q398, 1998년, 1 - 19 페이지에서 논의되어 있다.
도 3은 Rung 등에 의해 ("Rung") "A Retrograde p-Well for Higher Density CMOS", IEEE Trans Elec. Devs., 1981년 10월, 1115 - 1119 페이지에서 일반적으로 설명된 바와 같은 리트로그레이드 웰을 사용한 대칭 n-채널 IGFET (60) 을 도시한다. 도 1의 영역들에 대응하는 도 3의 영역들은, 단순화를 위해, 동일한 참조 부호들로 동일시된다. 이것을 고려하면, IGFET (60) 는 저농도로 도핑된 n-형 기판 (62) 으로부터 생성된다. 리세스된 필드-절연 영역 (22) 은 실리콘의 로컬 산화 공정 (local-oxidation-of-silicon process) 에 의하여 상부 반도체 표면을 따라 형성된다. p-형 리트로그레이드 웰 (64) 은 기판 (62) 의 일부분에 p-형 반도체 도펀트를 선택적으로 주입함으로써 후속적으로 형성된다. 그 후 나머지 IGFET 영역들이 형성됨으로써 도 3에 나타낸 바와 같은 IGFET (60) 을 제조한다.
리트로그레이드 웰 (64) 의 p-형 도펀트 농도는 피크 (peak) 웰 도펀트 농도 근처에서, 부호 "p"로 표시된, 중간 레벨로 존재한다. 웰 도펀트 농도는 상부 반도체 표면에서 부호 "p-"로 표시된, 낮은 레벨로 떨어진다. 도 3의 점선은 웰 도펀트 농도가 웰 (64) 의 p 부분으로부터 상부 반도체 표면으로 이동할 때 p 레벨에서 p- 레벨로 전환하는 곳을 일반적으로 표시한다.
도 4는 IGFET (60) 의 길이방향 중심을 거치는 가상 수직선을 따른 도펀트 프로파일의 일반 특성을 네트 도펀트 농도 NN의 관점에서 표시한 것이다. 커브 세그먼트 62" 및 64" 는 각각 n-형 기판 (62) 과 p-형 리트로그레이드 웰 (64) 의 네트 도펀트 농도를 나타낸다. 화살표 (66) 는 웰 (64) 에서의 최대 표면 p-형 도펀트 농도의 위치를 표시한다. 비교를 위해, 커브 세그먼트 68" 는 통상적인 더 깊은 p-형 확산 웰의 수직 도펀트 프로파일을 나타낸다.
도 5에는 Rung에 의해 시뮬레이팅된, 리트로그레이드 웰 (64) 의 길이방향 중심을 거치는 가상 수직선을 따른 도펀트 프로파일의 특정한 예가 네트 도펀트 농도 NN의 관점에서 도시되어 있다. 커브 세그먼트 26" 또는 28" 는, IGFET (60) 에 대해 Rung이 시뮬레이팅한, S/D 존 26 또는 28을 거치는 가상 수직선을 따른 네트 도펀트 농도를 표시한다. 도 5가 표시하는 바와 같이, 웰 (64) 에서의 최대 p-형 도펀트 농도인 위치 66으로부터 상부 반도체 표면으로 이동할 때 웰 (64) 에서의 최대 p-형 도펀트 농도의 1/10 미만으로 감소한다. 또한, 도 5는 IGFET (60) 에서 위치 66의 깊이가 S/D 존 26 또는 28 보다 대략 2 배만큼 깊다는 것을 표시한다.
최대 웰 도펀트 농도가 (i) 상부 반도체 표면에서의 웰 도펀트 농도 보다 적어도 10 배 더 크고 (ii) S/D 존의 최대 깊이와 비교하여 상대적으로 깊게 발생하는 (예를 들어 더 깊게 발생하는), 웰 (64) 과 같은 리트로그레이드 IGFET 웰은 IGFET의 채널이 형성된 그 웰의 상단 근처에 웰 도펀트가 상대적으로 적은 양 존재하기 때문에, "엠프티 (empty)" 웰로 간주될 수 있다. 이와는 대조적으로, 확산 웰, 즉 반도체 웰 도펀트가 저농도로 도핑된 반도체 재료 내로 얕게 도입된 후 그 반도체 재료 내로 깊이 확산된 웰은 "충진된 (filled)" 웰이다. 만일 메인 웰 도펀트가 유일한 웰 도펀트라면 다르게 발생하였을 리트로그레이드 웰을 APT 도펀트가 "충진"하기 때문에, 도 1의 대칭 IGFET (20) 에 관한 웰은 마찬가지로 충진된 웰로 간주될 수 있다.
일반적으로, 디바이스 동작 동안 전류가 IGFET를 통해 오직 한 방향만으로 흐르는 상황에서는 대칭 IGFET 구조가 필요치 않다. 미국 특허 제6,548,842호에서 더 논의된 바와 같이, 대칭 IGFET (20) 의 드레인측 할로 포켓 부분 (42) 이 제거됨으로써 도 6a에서 나타낸 바와 같은 롱 (long) n-채널 IGFET (70) 을 제조할 수도 있다. 채널 존 (30) 이 비대칭적 길이방향으로 도펀트 그레이딩 (grading) 되어 있기 때문에, IGFET (70) 는 비대칭 디바이스이다. 일반적으로 IGFET (70) 에서의 S/D 존들 (26 및 28) 은 소스 및 드레인으로서 각각 기능한다. 도 6b는 롱-채널 IGFET (70) 에 대응하는 비대칭 숏 (short) n-채널 IGFET (72) 를 도시한다. IGFET (72) 에서는, 소스측 할로 포켓 (40) 이 드레인 (28) 에 근접해 있다. 비대칭 IGFET들 (70 및 72) 은 대칭 IGFET (60) 와 동일한 APT 및 웰 주입들을 수용한다.
미국 특허 제6,078,082호 및 제6,127,700호 (모두 Bulucea) 는 비대칭 채널 존을 갖지만 미국 특허 제6,548,842호의 신규한 IGFET에서 사용된 것과는 상이한 수직 도펀트 특성을 갖는 IGFET를 설명한다. 또한, 비대칭 채널 존을 갖는 IGFET 는, (a) Buti 등에 의한 "Asymmetrical Halo Source GOLD drain (HS-GOLD) Deep Sub-half Micron n-MOSFET Design for Reliability and Performance" IEDM Tech. Dig., 1989년 12월 3-6일, 26.2.1 - 26.2.4 페이지, (b) Chai 등에 의한 "A Cost-Effective 0.25㎛ Leff BiCMOS Technology Featuring Graded-Channel CMOS (GCMOS) and a Quasi-Self-Aligned (QSA) NPN for RF Wireless Applications", Procs. 2000 Bipolar/BiCMOS Circs. and Tech. Meeting, 2000년 9월 24-26일, 110 - 113 페이지, (c) Ma 등에 의한, "Graded-Channel MOSFET (GCMOSFET) for High Performance, Low Voltage DSP Applications", IEEE Trans. VLSI Systs. Dig., 1997년 12월, 352 - 358 페이지, 및 (d) Su 등에 의한, "A High-Performance Scalable Submicron MOSFET for Mixed Analog/Digital Applications", IEDM Tech. Dig., 1991년 12월, 367-370 페이지와 같은 다른 종래의 기술문헌에서 검토된다.
Choi 등 ("Choi") 에 의한 "Design and analysis of a new self-aligned asymmetric structure for deep sub-micrometer MOSFET", Solid-State Electronics, Vol. 45, 2001년, 1673 - 1678 페이지는 소스 확장부가 드레인 확장부보다 더욱 고농도로 도핑되는 이외에 IGFET (70 또는 72) 와 유사하게 구성된 비대칭 n-채널 IGFET을 설명한다. 또한, Choi의 IGFET는 중간 웰 부분 (36) 에 대응하는 웰 영역이 없다. 도 7은 대응 영역들을 식별하기 위해 IGFET (70 또는 72) 에 대해 사용된 것과 동일한 참조 부호를 사용하여 Choi의 IGFET (80) 을 도시한다. 도 7에서는 소스 확장부 (26E) 와 드레인 확장부 (28E) 가 모두 "n+"로 라벨링되어 있지만, IGFET (80) 의 소스 확장부 (26E) 에서의 도핑은 드레인 확장부 (28E) 에서의 도핑에 비해 10 배 보다 약간 더 클 수 있다. Choi는 더욱 고농도의 소스-확장 도핑은, 그것이 없다면 소스 (26) 를 따르는 할로 포켓 (40) 의 존재로부터 발생하였을, 증가된 소스-관련 기생 커패시턴스를 감소시킨다는 것을 제안하였다.
도 8a 내지 도 8d (총괄적으로 "도 8") 은 IGFET (80) 을 제조하기 위한 Choi의 공정 단계들을 나타낸다. 도 8a를 참조하면, 게이트 유전체 층 (44) 및 폴리실리콘 게이트 전극 (46) 에 대한 각각의 전구체 층 (44P 및 46P) 은, 보디-재료 부분 (34) 에 대한 전구체를 구성하는 저농도로 도핑된 p-형 모노실리콘 웨이퍼를 따라 연속적으로 형성된다. 패드 산화물의 층이 전구체 게이트-전극 층 (46P) 상에 도포되고 패터닝됨으로써, 패드 산화물 층 (82) 을 생성한다. 실리콘 질화물의 층이 상기 구조물의 상단에 도포되고 부분적으로 제거됨으로써, 패드 산화물 (82) 과 측면 인접하고 노출된 게이트-전극 층 (46P) 의 부분이 남은 질화물 영역 (84) 을 생성한다.
게이트-전극 층 (46P) 의 노출된 부분을 제거한 후에, 비소 및 붕소 디플루오라이드 (boron difluoride) 가 유전체 층 (44P) 의 노출된 부분을 통해 이온 주입됨으로써, 도 8b에 나타낸 바와 같이 각각의 n+ 소스 확장부 (26E) 및 p+ 소스-측 할로 포켓 (40) 에 대한 전구체들 (26EP 및 40P) 을 규정한다. 질화물 영역 (84) 은 패드 산화물 (82) 과 측면 인접한 실리콘 질화물 영역 (86) 으로 변환되며, 이전에 노출된 유전체 층 (44P) 의 부분을 덮는다. 도 8c를 참조한다. 패드 산화물 (82) 을 제거한 후에, 게이트-전극 층 (46P) 의 노출된 부분이 제거됨으로써 도 8d에 나타낸 바와 같은 게이트 전극의 형상으로 층 (46P) 의 잔여물을 남긴다. 이에 따라, 유전체 층 (44P) 의 다른 부분이 노출된다. 비소는 유전체 층 (44P) 의 새롭게 노출된 부분을 통하여 이온 주입됨으로써 n+ 드레인 확장부 (28E) 에 대한 전구체 (28EP) 를 규정한다. 이 후의 단계들 (미도시) 에서, 질화물 (86) 이 제거되고, 게이트 측벽 스페이서들 (48 및 50) 이 형성되고, 비소가 이온 주입되어 n++ 메인 S/D 부분들 (26M 및 28M) 을 규정하고, 또한 급속 열처리 (rapid thermal anneal) 가 수행됨으로써 도 7에 나타낸 바와 같은 IGFET (80) 을 제작한다.
소스측 할로 포켓 (40) 으로 인해 발생하는 증가된 소스-관련 기생 커패시턴스를 완화하기 위해서, Choi가 소스-확장 주입과 드레인-확장 주입을 분리시킨 후 드레인 확장부 (28E) 보다 상당히 더 높은 도핑으로 소스 확장부 (26E) 를 형성한 것은 확실히 유리하다. 그러나, 도 8의 공정에서 Choi가 제시한 게이트 전극 (46) 의 형성과 소스/드레인 확장부 (26E 및 28E) 의 형성을 결합한다는 것은 고역스러운 것이고 또한 Choi의 공정을 다른 타입의 IGFET들을 제공하는 더 큰 반도체 공정에 통합하는 것이 곤란할 수도 있다. 이러한 비대칭 IGFET을 제조하기 위한 더 단순한 기술을 가지는 것이 바람직할 것이다. 특히, 상이하게 도핑된 소스/드레인 확장부의 형성으로부터 게이트-전극 형성을 분리시키는 것이 바람직할 것이다.
위에서 다루어진 종래의 IGFET들은 일반적으로 수 볼트에서 2 볼트 이하까지의 전압 범위에 걸쳐 동작한다. 몇몇 IGFET 제조 플랫폼들은 "고-전압" 형태 및 "저-전압" 형태로 이들 IGFET들을 제공한다. 고-전압 IGFET들은 수 볼트, 예를 들면 3 - 5 볼트에 걸쳐 동작한다. 양쪽 모든 타입의 IGFET들을 포함하는 어떤 특정한 반도체에서, 저-전압 IGFET들은 고-전압 IGFET들 보다 작은 전압 범위에 걸쳐 간단히 동작한다. 통상적으로 고-전압 IGFET들에 대한 게이트 유전체 층 두께는 저-전압 IGFET들에 대한 것보다 크므로, 고-전압 IGFET들은 더 높은 전압들에 견뎌낼 수 있다. 고-전압 IGFET들은 보통 저-전압 IGFET들 보다 큰 크기의 문턱 전압을 갖는다.
일부 IC 응용들은 상당히 더 높은 동작 전압 범위들 (예를 들어, 10 볼트 이상의 범위까지) 을 필요로 한다. 이러한 확장된 동작 전압 범위들에 부응하기 위해서, 위에서 다루어진 IGFET들에 상대적으로 작은 변형들이 생기게 할 수도 있지만, 통상적으로 더 좋은 수행은 상당히 상이한 구성의 IGFET들을 사용함으로써 달성된다. 드레인 확장형 (또는 확장된 드레인) MOS 로 지칭되는 일반적인 IGFET 구성을 사용하는 비대칭 IGFET들은 10 볼트 이상의 전압 범위에 걸친 동작을 위해 특히 적합하다. 측방으로 확산된 MOS ("LDMOS") 로 종종 지칭되는 드레인 확장형 IGFET들이 (a) Brisbin 등에 의한 "Hot-Carrier Reliability and Design of N-LDMOS Transistor Arrays", 2001 IEEE Intg . Reliability Workshop Final Report, 2001년 10월 15 - 18일, 44 - 48 페이지, (b) Wang 등에 의한 "Effect of Layout Orientation on the Performance and Reliability of High Voltage N-LDMOS in Standard Submicron Logic STI CMOS Process", Procs . IEEE 43 rd Ann . 2005 Int'l Reliability Phys . Symp ., 2005년 4월 17 - 21일, 654 - 655 페이지, (c) Tsui 등에 의한 "A Volatile Half-Micron Complementary BiCMOS Technology for Microprocessor-Based Smart Power Applications", IEEE Trans . Elec . Devs ., 1995년 3월, 564 - 570 페이지, 및 (d) Smayling 등에 의한 "A Modular Merged Technology Process including Submicron CMOS Logic, Nonvolatile Memories, Linear Functions, and Power Components", Procs IEEE 1993 Custom Integrated Circuits Conf ., 1993년 5월 9 - 12일, 24.5.1 - 24.5.4 페이지에 기술되어 있다.
도 9는 대응되는 영역들을 식별하기 위해 IGFET (70 또는 72) 에 대해 사용된 것과 동일한 참조 부호를 사용한, 위에서 인용된, Brisbin 등의 n-채널 드레인 확장형 IGFET (90) 를 도시한다. IGFET (90) 에서 n-형 소스(26)의 메인 소스 부분 (26M) 및 더 저농도로 도핑된 소스 확장부 (26E) 는, IGFET들 (70 및 72) 에 관한 도 6a 및 도 6b에서 사용된 각각의 "n++" 및 "n+" 도핑 레벨들이 아닌 "n+" 및 "n" 도핑 레벨들에 각각 있는 것으로 여기서 표시되어 있다. 반도체 보디의 일부분에 p-형 보디 반도체 도펀트를 도입함으로써 형성된 중간농도로 도핑된 p-형 보디 영역 (92) 은 소스 (26) 를 따라서 게이트 유전체 층 (44) 까지 위로 확장된다. p-형 보디 영역 (92) 에 대한 전기적 컨택트가 고농도로 도핑된 p-형 보디 컨택트 부분 (94) 을 통해 형성된다.
IGFET (90) 의 n-형 드레인 (28) 은 저농도로 도핑된 드리프트 영역 (28D), 중간농도로 도핑된 중간 층(28L), 고농도로 도핑된 표면-인접 드레인 컨택트 부분(28C), 고농도로 도핑된 매립 층 (28B) 으로 구성된다. Brisbin 에서 언급되지는 않았지만, n- 드리프트 영역 (28D) 은 아마도 저농도로 도핑된 n-형 에피택셜층의 일부분이고 따라서 별도의 도핑 작업으로 형성되지 않는다. 드리프트 영역 (28D) 은 게이트 유전체 층 (44) 까지 위로 확장되고, 리세스된 필드 절연체 (22) 의 일부분에 의해 n+ 드레인 컨택트 부분 (28C) 으로부터 측방으로 분리된다. n 중간 층(28L) 은 컨택트 부분 (28C) 으로부터 필드 절연체 (22) 의 부분을 따라 드리프트 영역 (28D) 으로 확장된다. IGFET (90) 에서 폴리실리콘 게이트 전극 (46) 은 절연체 (22) 의 부분 위에서 도중까지 확장된다.
도 10에는 대응되는 영역들을 식별하기 위해 IGFET (70 또는 72) 에 대해 사용된 것과 동일한 참조 부호를 사용한, 위에서 인용된, Wang 등의 n-채널 IGFET (96) 가 도시되어 있다. IGFET (96) 에서, 소스 (26) 는 단순히 고농도로 도핑된 n-형 영역이고, 더 저농도로 도핑된 측면 확장부를 갖지 않는다. IGFET (96) 의 보디 영역 (92) 은 p+ 보디 컨택트 부분 (94) 을 통해 상부 반도체 표면에 전기적으로 접속된 중간농도로 도핑된 p-형 웰이다.
IGFET (96) 의 n-형 드레인 (28) 은 중간농도로 도핑된 웰 (28W) 과 고농도로 도핑된 드레인 컨택트 부분 (28C) 으로 구성된다. n 웰 (28W) 은 게이트 유전체 층 (44) 까지 위로 확장된다. 리세스된 필드 절연체 (22) 가 n+ 드레인 컨택트 부분 (28C) 을 측방으로 둘러싸서 필드 절연체 (22) 의 일부분은 n 웰 (28W) 이 게이트 유전체 (44) 와 만나는 곳으로부터 컨택트 부분 (28C) 을 측방으로 분리시킨다. IGFET (90) 에서와 같이, IGFET (96) 에서 폴리실리콘 게이트 전극 (46) 은 절연체 (22) 의 부분 위에서 도중까지 확장된다.
용어 "혼합 신호" 는 디지털 및 아날로그 회로 블록 모두를 포함하는 IC 를 지칭한다. 통상적으로, 디지털 회로는 주어진 전류 누설 사양에서 최대의 잠재적 디지털 속도를 획득하기 위해 가장 능동적으로 스케일링된 n-채널 및 p-채널 IGFET 를 사용한다. 아날로그 회로는 디지털 IGFET 과는 상이한 성능 요건들이 부과된 IGFET들 및/또는 바이폴라 트랜지스터들을 사용한다. 일반적으로, 아날로그 IGFET들 에 대한 요건들은 높은 선형 전압 이득, 높은 주파수에서의 양호한 소신호 및 대신호 주파수 응답, 양호한 파라미터 매칭, 낮은 입력 노이즈, 능동 및 수동 컴포넌트들에 대한 잘 제어된 전기적 파라미터, 감소된 기생장비들 (특히, 감소된 기생 커패시턴스) 을 포함한다. 아날로그 및 디지털 블록들에 대해 동일한 트랜지스터들을 사용하는 것이 경제적으로 이점이 있을 수도 있지만, 이렇게 하면 통상적으로 약해진 아날로그 성능을 야기한다. 아날로그 IGFET 성능에 부과된 다수의 요건들은 디지털 스케일링의 결과와 충돌한다.
보다 구체적으로, 아날로그 IGFET들의 전기적 파라미터들은 디지털 블록들에서의 IGFET들 보다 더욱 정밀한 사양을 준수해야 한다. 증폭기로서 사용되는 아날로그 IGFET에서는, 그 고유 이득 (intrinsic gain) 을 최대화하기 위해 IGFET의 출력 저항이 최대화될 필요가 있다. 그 출력 저항은, 또한 아날로그 IGFET의 고주파수 성능을 설정하는데 있어서 중요하다. 반대로, 디지털 회로에서의 출력 저항은 상당히 덜 중요하다. 디지털 회로가 예를 들어 논리 "0" 및 논리 "1" 의 논리 상태를 구별할 수 있는 한, 더욱 높은 전류 구동 그리고 그 결과 더 높은 디지털 스위칭 속도 대신에 디지털 회로에서 출력 저항의 감소된 값이 허용될 수 있다.
아날로그 트랜지스터를 통과하는 전기 신호의 형상은 회로 성능에 대해 중요하고, 보통은 합리적으로 가능하는 한 고조파 왜곡 (harmonic distortion) 및 노이즈가 없도록 유지되어야만 한다. 고조파 왜곡은 트랜지스터 이득 및 트랜지스터 커패시턴스의 비선형성에 의해 주로 야기된다. 따라서, 아날로그 트랜지스터에 대한 선형성 요구 정도는 매우 높다. pn 접합에서의 기생 커패시턴스는 아날로그 블록들에서 경감되어야 하는 고유의 전압 비선형성을 갖는다. 반대로, 디지털 회로에서의 신호 선형성은 통상적으로 이차적인 중요성을 갖는다.
아날로그 증폭기에 사용되는 IGFET의 소신호 아날로그 속도 성능은 소신호 주파수 한계에서 결정되고, 소스 및 드레인에 대한 pn 접합을 따라서 소신호 이득 및 기생 커패시턴스를 수반한다. 유사하게, 아날로그 증폭기 IGFET 의 대신호 아날로그 속도 성능은 대신호 주파수 한계에서 결정되고, IGFET 특성의 비선형성을 수반한다.
논리 게이트의 디지털 속도는 트랜지스터/부하 조합의 대신호 스위칭 시간에 관련하여 규정되고, 이에 따라, 구동 전류 및 출력 커패시턴스를 수반한다. 따라서, 아날로그 속도 성능은 디지털 속도 성능과는 다르게 결정된다. 아날로그 속도 및 디지털 속도에 대한 최적화는 상이할 수 있으며, 이는 상이한 트랜지스터 파라미터 요건을 야기하게 된다.
디지털 회로 블록은 제조될 수 있는 가장 작은 IGFET들을 주로 사용한다. 그 결과 치수 확장 (dimensional spread) 이 본질적으로 크기 때문에, 디지털 회로에서의 파라미터 매칭은 종종 상대적으로 불량하다. 반대로, 아날로그 회로에서는 필수적인 성능을 달성하기 위해 양호한 파라미터 매칭이 일반적으로 필요하다. 이것은 통상적으로 가능한 한 낮은 소스-드레인 전파 지연을 갖도록 IGFET들을 가능한 한 짧게 하는 것을 전제로 하여, 아날로그 디지털들이 디지털 IGFET들 보다 큰 치수로 제조될 것을 요구한다.
전술한 사항들의 관점에서, IGFET들에 양호한 아날로그 특성을 제공하는 반도체 제조 플랫폼을 가지는 것이 바람직하다. 아날로그 IGFET들은, 높은 고유 이득, 높은 출력 저항, 감소된 기생 커패시턴스 (특히, 소스-보디 접합 및 드레인-보디 접합을 따라서 감소된 기생 커패시턴스) 를 갖는 높은 소신호 스위칭 속도를 가져야만 한다. 또한, 제조 플랫폼은 고-성능 디지털 IGFET들을 제공할 수 있는 것이 바람직하다.
본 발명은 아날로그 응용들에 대해 적합한 고-성능 비대칭 IGFET를 제조하는 공정을 제공한다. 비대칭 IGFET는 높은 IGFET 패킹 밀도 (packing density) 로 하나 이상의 다른 IGFET들 옆에 위치될 수 있다.
본 IGFET는 제 1 전도성 타입의 보디 재료를 가진 반도체 보디로부터 제조된다. 본 발명에 따르면, 게이트 전극은 서로 대향하는 제 1 측면 측 (lateral side) 및 제 2 측면 측을 가지도록, IGFET의 채널 존이 되는 것으로 의도된 보디 재료의 부분 위에 규정되며, 또한 게이트 유전체 층에 의해서 그 보디 재료의 부분으로부터 수직으로 분리된다. 게이트 전극 및 그것의 측면 측들을 따르는 임의의 재료를 도펀트-차단 실드 (dopant-blocking shield) 로 사용하여서, 보디 재료의 측면으로 인접한 재료보다 더 고농도로 도핑된 그 보디 재료의 전구체 포켓 부분을 규정하도록 보디 재료 내에 제 1 전도성 타입의 포켓 반도체 도펀트를 도입한다. 전구체 포켓 부분 (또는 전구체 할로 부분) 은 게이트 전극의 측면 측들 중 오직 제 1 측면 측 아래에서만 실질적으로 확장된다. 포켓 도펀트의 도입은 보통 그 도펀트를 이온 주입하는 것을 수반한다.
게이트 전극 및 그것의 측면 측들을 따르는 임의의 재료를 도펀트-차단 실드로 사용하여서, 제 1 전도성 타입과 반대인 제 2 전도성 타입의 제 1 S/D-확장 반도체 도펀트를 반도체 보디 내에 바람직하게 도입함으로써 제 2 전도성 타입의 전구체 제 1 측면 S/D 확장부를 규정하며, 여기서 "S/D" 는 소스/드레인을 의미한다. 전구체 제 1 측면 S/D 확장부는 게이트 전극의 측면 측들 중의 오직 제 1 측면 측 아래에서만 실질적으로 확장된다. 제 1 S/D-확장 도펀트의 도입은 포켓 도펀트의 도입 이전 또는 이후에 수행될 수 있다.
스페이서가 게이트 전극의 제 1 측면 측을 따라 제공된다. 스페이서는 (i) 게이트 전극을 따라서 위치된 수직 연장형 유전체 스페이서 부분 (ii) 수직 연장형 유전체 스페이서 부분과 연속되고 반도체 보디를 따라 위치된 측면 연장형 유전체 스페이서 부분, 및 (iii) 수직 연장형 유전체 스페이서 부분과 측면 연장형 유전체 스페이서 부분 사이의 공간을 대부분 차지하는 충진 스페이서 부분으로 형성된다. 본 발명의 제조 공정에서의 이 시점에서, 스페이서는 일반적으로 커브진 삼각형 형상을 갖는다.
게이트 전극, 스페이서, 및 게이트 전극의 측면 측들을 따르는 임의의 다른 재료를 도펀트-차단 실드로 사용하여서, 제 1 전도성 타입과 반대인 제 2 전도성 타입의 메인 S/D 반도체 도펀트를 반도체 보디 내에 후속적으로 도입함으로써 제 2 전도성 타입의 제 1 및 제 2 메인 S/D 부분들을 규정한다. 이에 따라, 채널 존이 메인 S/D 부분들 사이에 위치된다. 메인 S/D 도펀트 도입과 포켓 도펀트 도입의 결과로서, 전구체 포켓 부분의 적어도 일부의 재료로 형성된 제 1 전도성 타입의 다른 포켓 부분이 제 1 메인 S/D 부분으로 확장된다. 다른 포켓 부분으로 인해 채널 존은 길이방향으로 비대칭이 된다. 제 1 S/D-확장 도펀트가 반도체 보디 내에 초기에 도입되는 바람직한 경우에 있어서, 제 2 전도성 타입의 제 1 S/D 존은 제 1 메인 S/D 부분 및 그 제 1 메인 S/D 부분 보다 더 저농도로 도핑되고 전구체 제 1 S/D 확장부의 적어도 일부의 재료에 의해 구성되는 측면으로 인접한 다른 제 1 측면 S/D 확장부를 포함한다.
충진 스페이서 부분이 그 후에 실질적으로 제거된다. 이것은 스페이서를 일반적인 커브진 삼각형 형상으로부터 일반적인 L 형상으로 변경시킨다. 충진 스페이서 부분이 제거되는 경우, 메인 S/D 부분들에 대한 한 쌍의 전기적 컨택트들이 형성된다.
포켓 도펀트를 반도체 보디 내에 이온 주입하는 것은, 특히 IGFET가 비소와 같이 상대적으로 큰 원자인 포켓 도펀트를 이용한 p-채널 디바이스인 경우에, 반도체 격자에 대한 (일시적인) 손상을 야기할 수 있다. 메인 S/D 도펀트의 후속 도입 동안에 스페이서가 L 형상으로 되어 있는 경우에는, 일부 메인 S/D 도펀트가 제 1 스페이서의 측면 연장형 부분을 거쳐서 채널 존이 되는 것으로 의도된 반도체 재료로 및/또는 그 채널 존의 의도된 위치에 가까운 반도체 재료로 통과할 수 있다. 포켓 도펀트의 초기 이온 주입에 의해 야기된 반도체 격자 손상으로 인해, 메인 S/D 도펀트의 확산은 증대될 것이다. 그러면 일부 메인 S/D 도펀트가 채널 존이 되는 것으로 의도된 반도체 재료 내로 더 침투할 수 있다. 채널 존이 되는 것으로 의도된 반도체 재료 내의 이러한 메인 S/D 도펀트의 존재는, 예를 들면 바람직하지 않게 채널 존을 짧아지게 함으로써 IGFET의 특성을 저하시킬 것이다.
스페이서가 커브진 삼각형 형상으로 있는 동안에 메인 S/D 도펀트가 반도체 보디 내로 도입되는 본 발명의 제조 공정을 이용하는 것에 의해, 스페이서의 수직 연장형 부분과 측면 연장형 부분 사이의 공간을 채우는 충진 스페이서 부분은 채널 존이 되는 것으로 의도된 반도체 재료에 진입하는 메인 S/D 도펀트의 양을 상당히 감소시킨다. 그렇지 않았다면 채널 존이 되는 것으로 의도된 반도체 재료 내의 메인 S/D 도펀트로부터 발생할 수 있었던, 또한 포켓 도펀트의 이온 주입으로 인해 증가될 수 있었던 IGFET 열화가 상당히 감소된다. 메인 S/D 부분들에 대한 전기적 컨택트들을 형성하기 이전의 충진 스페이서 부분의 후행 제거는, 메인 S/D 부분들에 대한 컨택트들을 형성하는 것을 용이하게 한다. 이것은 IGFET 패킹 밀도가 증가될 수 있게 한다.
앞서의 제조 단계들로부터 발생한 구조적 특징 이외에, 비대칭 IGFET는 다양한 방식들로 더 구성될 수 있다. 예를 들어, IGFET에는 게이트 전극의 제 2 측면 측 아래에서 확장되면서 제 2 메인 S/D 부분 보다 더 저농도로 도핑되는 제 2 측면 S/D 확장부가 제공될 수 있다. 그 다음에 제 2 스페이서가 게이트 전극의 제 2 측면 측을 따라 제공되며 전술한 제 1 스페이서와 동일한 방식으로 처리된다. 다르게는, IGFET가 드레인 확장형 구성으로 제공될 수 있다.
제 1 메인 S/D 부분과 제 2 메인 S/D 부분은 보통 메인 소스 부분 및 메인 드레인 부분으로서 각각 기능한다. 그 경우에, 포켓 부분은 소스-측 포켓 부분이다. IGFET가 소스 확장부 및 드레인 확장부로서 각각 기능하는 2 개의 측면 확장부들을 가진 경우, 드레인 확장부는 소스 확장부 보다 더 저농도로 도핑되는 것이 바람직하다. 이것은 악영향을 주는 게이트 유전체 층 내로의 드레인-측 핫-캐리어 인젝션을 감소시키는 반면, 소스 저항의 존재로 IGFET가 높은 트랜스컨덕턴스를 가질 수 있게 한다.
요컨대, 본 발명의 IGFET 제조 공정은 IGFET 패킹 밀도가 높아질 수 있게 하는 한편, IGFET 채널 특성을 저하시키는 현상을 방지한다. 본 발명에 따라 제조된 비대칭 IGFET의 성능은, 특히 아날로그 응용들에 대해서 매우 높다. IGFET의 차단 주파수 (cut-off frequency) 가 증가한다. 차단 주파수의 동작-전류-의존 (operating-current-dependent) 피크 값은 마찬가지로 증가한다. IGFET 매칭이 상당히 향상된다. 따라서 본 발명은 종래 기술에 비해 상당한 진보를 제공한다.
도 1은 충진된 웰을 사용하는 종래 기술인 대칭 롱 (long) n-채널 IGFET의 전방 단면도이다.
도 2a 내지 도 2d는 n-채널 IGFET를 제조하기 위한 종래의 공정에 있어서 L-형상 스페이서의 사용을 포함하는 단계들을 나타내는 전방 단면도이다.
도 3은 리트로그레이드 엠프티 웰을 사용하는 종래의 기술인 대칭 롱 n-채널 IGFET의 전방 단면도이다.
도 4 및 도 5는 각각 도 3의 IGFET의 길이방향 중심을 거치는 수직선을 따르는 깊이 함수로서의 전체 도펀트 농도의 질적 그래프 및 양적 그래프이다.
도 6a 및 도 6b는 종래 기술인 비대칭 롱 및 숏 n-채널 IGFET들의 각각의 전방 단면도이다.
도 7은 종래 기술인 비대칭 롱 n-채널 IGFET의 전방 단면도이다.
도 8a 내지 도 8d는, 도 7의 IGFET를 제조함에 있어서의 단계들을 나타낸 전방 단면도들이다.
도 9 및 도 10은 종래 기술인 드레인 확장형 n-채널 IGFET들의 전방 단면도들이다.
도 11a 및 도 11b는 본 발명에 따라 구성된 CIGFET 반도체 구조의 두 부분의 전방 단면도들이다.
도 12는 도 11a의 비대칭 n-채널 IGFET의 중심부의 확대된 전방 단면도이다.
도 13a 및 도 13b는 각각 도 11b의 드레인 확장형 n-채널 및 p-채널 IGFET들의 중심부의 확대된 전방 단면도들이다.
도 14a - 도 14c, 도 14da - 도 14ua, 및 도 14db - 도 14ub는 본 발명에 따라 도 11a 및 도 11b의 CIGFET 반도체 구조의 두 부분을 제조함에 있어서의 단계들을 나타낸 전방 단면도들이다. 도 14a - 도 14c의 단계들은 도 11a과 도 11b의 양자 모두에 예시된 구조적 부분들에 대해 적용된다. 도 14da - 도 14ua는 도 11a의 구조적 부분에 이르는 추가의 단계들을 나타낸다. 도 14db - 도 14ub는 도 11b의 구조적 부분에 이르는 추가의 단계들을 나타낸다.
도면들 및 바람직한 실시형태들의 설명에서는, 유사한 참조 부호들이 동일 또는 매우 유사한, 아이템 또는 아이템들을 나타내기 위해 사용된다. 제조 공정의 단계를 나타내는 도면에서 참조 부호의 말단에 있는 문자 "P" 는 그 제조 공정의, 그 말단을 포함하는, 후속 스테이지를 나타내는 도면에서 도시되고 그 "P" 이전의 참조 부호의 부분에 의해 후속-스테이지 도면이라는 점이 식별되는 영역에 대한 전구체를 표시한다.
단일 세트의 도펀트-도입 상태에서 (즉, 본질적으로 단일의 도핑 작업에서) 반도체 영역에 도입된 반도체 도펀트에 의해 그 반도체 영역의 전도성 타입이 결정되는 경우 및 도펀트의 농도가 하나의 일반적인 도핑 레벨, 예를 들면, "p" 또는 "n"으로 표시된 중간농도 (moderate) 에서부터 다른 일반적인 도펀트 레벨, 예를 들면, "p-" 또는 "n-"으로 표시된 저농도 (light) 까지 다양한 경우에 있어서, 그 두 도핑 레벨들에서의 그 영역의 부분들은 일반적으로 점선으로 표시된다. IGFET의 단면도에서 일점 쇄선은 수직 도펀트-분포 그래프에서의 도펀트 분포에 관한 위치를 나타낸다. IGFET의 단면도에서 최대 도펀트 농도는 축약어 "MAX"를 포함하는 이점 쇄선으로 표시된다.
유전체 층의 두께, 특히 게이트 유전체 층의 두께는 다수의 다른 IGFET 엘리먼트들 및 영역들의 치수 보다 훨씬 더 작다. 유전체 층을 명확하게 표시하기 위해, IGFET의 단면도들에는 그 두께가 일반적으로 과장되어 있다.
목차 리스트
A. 참조 노테이션 (Reference Notation) 및 다른 예비적 정보
B. 혼합-신호 응용들에 적합한 상보형-IGFET 구조
C. 웰 아키텍쳐 및 도핑 특성들
D. 비대칭 고-전압 IGFET들
Dl. 비대칭 고-전압 N-채널 IGFET의 구조
D2. 비대칭 고-전압 N-채널 IGFET의 소스/드레인 확장부들
D3. 비대칭 고-전압 P-채널 IGFET의 구조
D4. 비대칭 고-전압 P-채널 IGFET의 소스/드레인 확장부들
E. 드레인 확장형 IGFET들
E1. 드레인 확장형 N-채널 IGFET의 구조
E2. 드레인 확장형 N-채널 IGFET의 동작 피직스 (Operational Physics)
E3. 드레인 확장형 P-채널 IGFET의 구조
E4. 드레인 확장형 P-채널 IGFET의 동작 피직스
F. 본 IGFET들의 모두에 대해 일반적으로 적용가능한 정보
G. 혼합-신호 응용들에 적합한 상보형-IGFET 구조의 제조
G1. 일반적인 제조 정보
G2. 웰 형성
G3. 게이트 형성
G4. 소스/드레인 확장부들 및 할로 포켓 부분들의 형성
G5. 게이트 측벽 스페이서들 및 소스/드레인 존들의 메인 부분들의 형성
G6. 최종 처리
G7. 스페이서 쉐이핑 시퀀스 (Spacer Shaping Sequence) 의 이점들
H. 변형들
A. 참조 노테이션 (Reference Notation) 및 다른 예비적 정보
이하에서 그리고 도면에서 사용된 참조 부호는 다음의 의미들을 가지며, 여기서 형용사 "선형(lineal)" 은 단위 IGFET 폭 (width) 당을 의미한다:
LDR ≡ 게이트 길이의 도시된 값에 의해 주어진 채널 길이의 도시된 값
LWW ≡ 드레인 확장형 IGFET에 대한 웰-웰 이격 거리
N' ≡ 이온-주입된 재료에 의해 수용된 이온의 용량
N'max ≡ 대략 1-쿼드란트 (one-quadrant) 주입으로 이온-주입된 재료에 의해 수용된 이온의 최대 용량
N'1 ≡ 대략 1-쿼드란트 주입으로 이온-주입된 재료에 의해 수용된 이온의 최소 용량
tGdH ≡ 하이 (high) 값의 평균 게이트 유전체 두께
tGdL ≡ 로우 (low) 값의 평균 게이트 유전체 두께
VBD ≡ 브레이크다운 전압
VDS ≡ 드레인-소스 전압
VGS ≡ 게이트-소스 전압
VT ≡ 문턱 전압
xDEOL ≡ 게이트 전극이 드레인 확장부와 겹치는 양
xSEOL ≡ 게이트 전극이 소스 확장부와 겹치는 양
y ≡ 깊이 또는 수직 거리
yD ≡ 드레인의 최대 깊이
yDE = 드레인 확장부의 최대 깊이
yDEPK ≡ 측면 드레인 확장부와 동일한 전도성 타입의 반도체 도펀트의 최대 (피크) 농도의, 측면 드레인 확장부에서, 위치에서의 평균 깊이
yDM ≡ 메인 드레인 부분의 최대 깊이
yDNWPK ≡ 깊은 n 웰 반도체 도펀트의 최대 (피크) 농도 위치에서의 평균 깊이
yNWPK ≡ n-형 엠프티 메인 웰 반도체 도펀트의 최대 (피크) 농도의 위치에서 평균 깊이
yPWPK ≡ p-형 엠프티 메인 웰 반도체 도펀트의 최대 (피크) 농도의 위치에서 평균 깊이
yS ≡ 소스의 최대 깊이
ySD ≡ 소스/드레인 존의 최대 깊이
ySE ≡ 소스 확장부의 최대 깊이
ySEPK ≡ 측면 소스 확장부와 동일한 전도성 타입의 반도체 도펀트의 최대 (피크) 농도의, 측면 소스 확장부에서, 위치에서의 평균 깊이
ySM ≡ 메인 소스 부분의 최대 깊이
α ≡ 반도체 도펀트를 이온 주입하기 위한 수직으로부터의 일반적인 경사각
β ≡ 반도체 보디의 하나의 주된 측면 방향에 대한 방위각
β0 ≡ 3 개의 90°증분으로 증가되는 방위 각의 기본 값
이하 사용되는 바와 같은, 용어 " 표면-인접" 은 상부 반도체 표면, 즉, 단결정 또는 주로 단결정 반도체 재료로 이루어진 반도체 보디의 상부 표면에 인접하는 (또는 그 표면으로 연장하는) 것을 의미한다. 도핑된 단결정 반도체 재료까지의 깊이에 대한 모든 레퍼런스들은, 다른 방식으로 표기한 것을 제외하고는 상부 반도체 표면 아래로의 깊이들을 의미한다. 유사하게, 다른 아이템 보다 단결정 반도체 재료로 더 깊이 확장된 어떤 아이템에 대한 모든 레퍼런스들은, 다른 방식으로 표기한 것을 제외하고는 상부 반도체 표면에 관해 더 깊다는 것을 의미한다. IGFET의 도핑된 단결정 반도체 영역에 있어서의 각 깊이 또는 평균 깊이의 위치는, 다른 방식으로 표기한 것을 제외하고는 그 IGFET의 게이트 유전체 층의 바닥을 통해 일반적으로 연장되는 면 (plane) 으로부터 측정된다.
동일한 전도성 타입의 2 개의 인접한 (또는 연속하는) 반도체 영역들 사이의 경계는 다소 모호하다. 일반적으로, 본 도면에서는 파선 (dashed line) 을 사용하여 이러한 경계들을 표시한다. 정량화의 목적으로, 백그라운드 도펀트 농도에서의 반도체 기판 영역 및 그 기판 영역과 동일한 전도성 타입이 되는 도핑 작업에 의해 형성된 인접 반도체 영역 사이의 경계는, 전체 도펀트 농도가 그 백그라운드 도펀트 농도의 2 배인 위치에 있는 것으로 고려된다. 유사하게, 동일한 전도성 타입이 되는 도핑 작업들에 의해 형성된 2 개의 인접한 반도체 영역들 사이의 경계는, 그 2 영역들을 형성하기 위해 이용된 도펀트들의 전체 농도들이 동일한 위치에 있는 것으로 고려된다.
IGFET는 2 개의 직교하는 측면 (수평) 방향들, 즉 상부 (또는 하부) 반도체 표면에 일반적으로 평행하게 연장되는 면 (plane) 에서 서로 수직하게 연장되는 2 개의 방향들로 특징지어진다. 이들 두 측면 방향들은 본 명세서에서 길이방향 (longitudinal direction) 및 횡방향 (transverse direction) 으로 지칭된다. 길이방향은 IGFET의 길이의 방향, 즉, IGFET의 소스/드레인 (다시 "S/D") 존들 중의 어느 하나의 존으로부터 그 S/D 존들 중의 나머지 존으로의 방향이다. 횡방향은 IGFET의 폭 방향이다.
IGFET들을 포함하는 반도체 보디는 2 개의 직교하는 주요 측면 (수평) 방향들, 즉 상부 (또는 하부) 반도체 표면에 일반적으로 평행하게 연장되는 면 (plane) 에서 서로 수직하게 연장되는 2 개의 방향들을 가진다. 본 CIGFET 구조들의 임의 실시형태에 있어서 IGFET들은, 각 IGFET의 길이방향이 반도체 보디의 주요 측면 방향들 중의 한 방향으로 연장되도록 그 반도체 보디 상에 레이 아웃된다. 예컨대, 일부 IGFET들의 길이방향은 반도체 보디의 주요 측면 방향들 중의 한 방향으로 연장되는 반면, 나머지 IGFET들은 그 반도체 보디의 주요 측면 방향들 중의 나머지 방향으로 연장될 수 있다.
IGFET (대칭적이든 비대칭적이든) 는 "바이어스 온(biased-on)" 상태 및 "바이어스 오프(biased-off)" 상태로 지칭되는 2 개의 바이어스된 상태들 (또는 조건들) 을 가지며, 여기서 소스로서 작용하는 S/D 존과 드레인으로서 작용하는 S/D 존 사이에는 구동 전위 (전압) 이 존재한다. 2 바이어스된 상태들을 설명함에 있어서의 단순화를 위해서, 소스-작용 S/D 존 및 드레인-작용 S/D 존은 본 명세서에서 각각 소스 및 드레인으로 지칭된다. 바이어스 온 상태에서, IGFET는 구동 전위의 영향하에 전하 캐리어가 채널을 통하여 소스로부터 드레인으로 자유롭게 흐르는 값에 있는 그 IGFET의 게이트 전극과 소스 사이의 전압 VGS으로 도전성이다. 전하 캐리어는 IGFET가 n-채널 타입을 갖는 경우 전자 (electron) 이고, IGFET가 p-채널 타입을 갖는 경우 정공 (hole) 이다.
구동 전위의 크기 (절대값) 이 IGFET 브레이크다운을 야기하기할 정도로 충분히 크지 않는 한, 소스와 드레인 사이의 구동 전위에 불구하고, IGFET는 전하 캐리어가 채널을 통하여 소스로부터 드레인으로 현저히 흐르지 않는 값에 있는 게이트-소스 전압 VGS에 의해 바이어스 오프 상태에서 비-전도성이다. 다시 전하 캐리어는 n-채널 IGFET에 관해서 전자이고, p-채널 IGFET에 관해서 정공이다. 바이어스 오프 상태에서, 게이트-소스 전압 VGS이 IGFET를 바이어스 온 상태에 놓는 값에 있는 경우라면, 소스와 드레인은 이에 따라 바이어스되므로 전하 캐리어들은 채널을 통해 소스로부터 드레인으로 자유롭게 흐를 것이다.
더욱 구체적으로, n-채널 IGFET는 (a) 드레인이 소스에 대한 적절한 포지티브 전위에 있고 (b) 게이트-소스 전압 VGS이 문턱 전압 VT 이상인 경우, 바이어스 온 상태에 있다. 그러면, 전자는 채널을 통하여 소스로부터 드레인으로 흐른다. 전자는 네거티브 전하 캐리어이기 때문에, 드레인으로부터 소스로는 포지티브 전류 흐름이 존재한다. 드레인이 소스에 대한 포지티브 구동 전위에 있지만 게이트-소스 전압 VGS이 문턱 전압 VT 미만이어서 채널을 통하여 소스로부터 드레인으로의 현저한 전자 흐름이 존재하지 않는 경우에는, 포지티브 구동 전위가 드레인-소스 브레이크다운을 야기하기할 정도로 충분히 크지 않는 한, n-채널 IGFET는 바이어스 오프 상태에 있다. 일반적으로 문턱 전압 VT은 강화형 n-채널에 관해서 포지티브이고, 공핍형 n-채널 IGFET에 관해서 네거티브이다.
상보형 방식에서, p-채널 IGFET는 (a) 드레인이 소스에 대한 적절한 네거티브 전위에 있고 (b) 게이트-소스 전압 VGS이 문턱 전압 VT 이하인 경우, 바이어스 온 상태에 있다. 정공들은 채널을 통하여 소스로부터 드레인으로 흐른다. 정공은 포지티브 전하 캐리어이기 때문에, 소스로부터 드레인으로는 포지티브 전류 흐름이 존재한다. 드레인이 소스에 대한 네거티브 전위에 있지만 게이트-소스 전압 VGS이 문턱 전압 VT보다 커서 채널을 통하여 소스로부터 드레인으로의 현저한 정공의 흐름이 존재하지 않는 경우에는, 네거티브 구동 전위가 드레인-소스 브레이크다운을 야기하기할 정도로 충분히 크지 않는 한, p-채널 IGFET는 바이어스 오프 상태에 있다. 일반적으로 문턱 전압 VT 은 강화형 p-채널 IGFET에 관해서 네거티브이고, 공핍형 p-채널 IGFET에 관해서 포지티브이다.
일반적으로, 반도체 재료에서의 전하 캐리어는 전자와 정공 모두를 의미한다. 국소 전계 (local electric field) 의 방향으로 이동하는 전하 캐리어에 대한 레퍼런스들은, 일반적으로 정공들이 국소 전계 벡터의 방향으로 이동한다는 것과 전자들이 국소 전계 벡터에 대한 반대 방향으로 이동한다는 것을 의미한다.
본 명세서에서 단수 또는 복수 형태로 사용된, 표현 "최대 농도" 및 "농도 최대"는 일반적으로 교체 가능하다, 즉, 다른 방식으로 표기한 것을 제외하고는 동일한 의미를 갖는다.
IGFET의 보디 재료의 전도성 타입을 결정하는 반도체 도펀트는 편의상 보디-재료 도펀트로서 표시된다. IGFET가 웰 영역을 사용하는 경우, 보디-재료 도펀트는 반도체 웰 도펀트 또는 도펀트들을 포함한다. 보디-재료 도펀트의 농도가 S/D 존보다 상부 반도체 표면의 아래에서 10배 이하 더 깊게 언더라잉 (underlying) 보디-재료 위치를 따라 표면하부 최대에 도달하고, 보디-재료 도펀트의 최대 농도의 표면하부 위치로부터 그 S/D 존을 거쳐서 연장되는 가상 수직선을 따라 그 보디-재료 도펀트의 최대 농도의 표면하부 위치로부터 그 S/D 존으로, 즉 그 S/D 존에 관한 pn 접합으로 상향 이동할 때에 그 보디-재료 도펀트의 최대 농도의 1/10 이하로 감소하는 경우, IGFET의 S/D 존 아래의 수직 도펀트 프로파일은 "하이포어브럽트(hypoabrupt)"로 지칭된다. 미국 특허번호 제7,419,863 B1호 및 미국 특허공개번호 제2008/0311717 A1호와 제2008/0308878 A1호 중의 임의 문헌을 참조한다. 하부에 있는 하이포어브럽트 수직 도펀트 프로파일을 가지는 S/D 존에 관한 pn 접합은, 단순화를 위해, 경우에 따라 하이포어브럽트 접합으로 지칭된다.
상보형 방식에서, 보디-재료 도펀트의 농도가 S/D 존보다 상부 반도체 표면의 아래에서 10배 이하 더 깊게 언더라잉 (underlying) 보디-재료 위치를 따라 표면하부 최대에 도달하지만, 보디-재료 도펀트의 최대 농도의 표면하부 위치로부터 그 S/D 존을 거쳐 연장되는 가상 수직선을 따라 그 보디-재료 도펀트의 최대 농도의 표면하부 위치로부터 그 S/D 존에 관한 pn 접합으로 상향 이동할 때에 그 보디-재료 도펀트의 최대 농도의 1/10 보다 큰 농도로 감소하는 경우, IGFET의 S/D 존 아래의 수직 도펀트 프로파일은 "논-하이포어브럽트 (non-hypoabrupt)"로 지칭된다. 하부에 있는 논-하이포어브럽트 수직 도펀트 프로파일을 가지는 S/D 존에 관한 pn 접합은, 단순화를 위해, 경우에 따라 논-하이포어브럽트 접합으로 지칭된다.
B. 혼합-신호 응용들에 적합한 상보형-IGFET 구조들
도 11a 및 도 11b는 본 발명에 따라 구성된 상보형-IGFET (다시 "CIGFET") 반도체 구조의 2 개 부분들을 도시한다. 보다 구체적으로, 도 11a는 비대칭 n-채널 IGFET (100) 및 이와 유사하게 구성된 비대칭 p-채널 IGFET (102) 를 도시하고 있다. 도 11b에는 비대칭 드레인 확장형 n-채널 IGFET (104) 및 이와 유사하게 구성된 비대칭 드레인 확장형 p-채널 IGFET (106) 가 도시되어 있다. 그것의 비대칭성으로 인해, 각 IGFET (100, 102, 104, 또는 106) 는 채널-존 전류가 항상 동일한 방향으로 흐르는 상황들에서 보통 사용된다.
IGFET들 (100, 102, 104, 및 106) 은 2 개의 상이한 전압 체계에서 동작하도록 설계되어 있다. 단방향-전류 응용들을 위해 설계된 비대칭 IGFET들 (100 및 102) 은 수 볼트의 전압 범위에 걸쳐, 예컨대 3.0 V의 공칭 동작 범위에 걸쳐서 동작하며, 본 명세서에서는 종종 "고-전압" IGFET들로 지칭된다. 드레인 확장형 IGFET들 (104 및 106) 은 고-전압 IGFET들 (100 및 102) 보다 큰 전압 범위에 걸쳐 동작하며, 본 명세서에서는 종종 "확장된-드레인" IGFET들로 지칭된다. 드레인 확장형 확장된-드레인 IGFET들 (104 및 106) 에 관한 동작 범위는 보통 10 V 이상, 예를 들면 공칭적으로 12 V 이상이다. 드레인 확장형 IGFET들 (104 및 106) 은 수 볼트가 넘는 전압을 이용하는 전력 장치, 고-전압 스위치, EEPROM (electrically erasable programmable read-only memory) 프로그래밍 회로, 및 ESD (electrostatic discharge) 보호 장치 등의 응용들에 대해 특히 적합하다.
도 11a 및 도 11b (총괄적으로 "도 11") 에 나타낸 CIGFET 반도체 구조는 통상적으로 위에서 인용된 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에 기술된 CIGFET 반도체 구조의 일부분이다. 일반적으로, 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 의 CIGFET 구조는, 비대칭 IGFET들 (100 및 102) 보다 낮은 전압 범위에 걸쳐 동작하고 따라서 드레인 확장형 IGFET들 (104 및 106) 보다 상당히 낮은 전압 범위에 걸쳐 동작하는 본 명세서에서 "저-전압" IGFET들로 지칭되는 대칭 IGFET들을 포함하기 때문에, 본 명세서에서는 종종 대형 CIGFET 반도체 구조로 지칭된다. 예를 들어, 저-전압 대칭 IGFET들이 1.2 V 의 공칭 동작 범위에 걸쳐 동작할 수도 있다. 또한, 대형 CIGFET 구조는 비대칭 IGFET들 (100 및 102) 의 높은 전압 범위에 걸쳐 동작하는 대칭 IGFET들 을 포함한다. 대칭 IGFET들은 모두 디지털 응용들에 대해 적합하다. 그럼에도 불구하고, 임의의 대칭 IGFET들은, 적절하게, 아날로그 회로 응용들에서 사용될 수 있다.
대형 IGFET 구조에서의 IGFET들은 2 개의 상이한 평균 공칭 두께, 높은 값 tGdH 및 낮은 값 tGdL 의 게이트 유전체 층들을 이용한다. 비대칭 IGFET들 (100 및 102) 을 포함하는 고-전압 IGFET들과 드레인 확장형 확장된-전압 IGFET들 (104 및 106) 에 대한 게이트 유전체 두께는 높은 값 tGdH 이다. 게이트 유전체 재료가 실리콘 산화물이거나 대체로 실리콘 산화물인 경우, 3.0-V 동작을 위한, 높은 게이트 유전체 두께 tGdH 는 4 - 8 nm, 바람직하게는 5 - 7 nm, 통상적으로는 6 - 6.5 nm 이다. 저-전압 IGFET들에 대한 게이트 유전체 두께는 낮은 값 tGdL 이다. 마찬가지로, 게이트 유전체 재료가 실리콘 산화물이거나 대체로 실리콘 산화물인 경우, 1.2-V 동작을 위한, 낮은 게이트 유전체 두께 tGdL 는 1 - 3 nm, 바람직하게는 1.5 - 2.5 nm, 통상적으로는 2 nm 이다. 도 11의 IGFET들의 파라미터들에 대해 아래에서 주어진 모든 통상적인 수치 값들은, 게이트 유전체 층들이 앞서의 통상적인 두께 값들을 갖는 본 CIGFET 반도체 구조의 구현에 대해서 일반적으로 적용된다.
아래에서 더 설명하는 바와 같이, 비대칭 IGFET들 (100 및 102) 은 각각 p-형 및 n-형 웰들을 사용한다. 드레인 확장형 IGFET들 (104 및 106) 의 일부 영역들은 p-형 및 n-형 웰들을 형성하기 위해 사용되는 도펀트 도입들에 의해 규정된다. 결과적으로, 드레인 확장형 IGFET들 (104 및 106) 은 효과적으로 p-형 및 n-형 웰들을 사용한다.
도 11에는 비대칭 IGFET들 (100 및 102) 이 저농도로 도핑된 p-형 모노실리콘의 스타팅 영역에 형성되는 (아래에서 더 논의된) 공통의 깊은 n 웰을 사용하는 것으로 도시되어 있다. 깊은 n 웰은 언더라잉 n-채널 IGFET (100) 의 p-형 보디 영역을 p 모노실리콘으로부터 전기적으로 절연시킨다. 이로 인해 IGFET (100) 는 각각의 다른 n-채널 IGFET로부터 전기적으로 절연될 수 있다. 도 11의 예에서 IGFET (102) 와 같은 인접한 p-채널 IGFET 밑의, IGFET (100) 와 같은 n-채널 IGFET 에 대해 사용되는 깊은 n 웰을 확장시키는 것은 통상적으로 IGFET 패킹 밀도가 증가될 수 있게 한다. 다르게는, 각 IGFET (100 또는 102) 는 깊은 n 웰이 없는 버젼으로 제공될 수 있다. 바람직한 구현에서, n-채널 IGFET (100) 는 깊은 n 웰을 사용하는 반면, p-채널 IGFET (102) 는 깊은 n 웰이 존재하지 않는다.
다르게는, IGFET들 (100, 102, 104, 및 106) 은 저농도로 도핑된 n-형 모노실리콘의 스타팅 영역으로부터 생성될 수 있다. 그 경우, 깊은 n 웰들은 그 깊은 n 웰들에 대한 상보적 기능을 수행하는 대응하는 깊은 p 웰들로 대체될 수 있다. 도 11의 CIGFET 구조는 주로 게이트 유전체 두께를 적절히 감소시키고/감소시키거나 도핑 조건들을 조정하는 것에 의해 달성되는 비대칭 고-전압 IGFET들 (100 및 102) 의 저-전압 버젼들을 포함할 수도 있다. 깊은 p 웰 및 n 웰을 사용하거나 또는 사용하지 않고서 p 스타팅 모노실리콘 영역을 n- 스타팅 모노실리콘 영역으로 변경시키는 것에 관한 앞선 모든 논의는 IGFET들 (100, 102, 104, 및 106) 의 변형들에 대해 적용된다.
IGFET들 (100, 102, 104, 및 106), IGFET들 (100 및 102) 의 전술한 변형들, 및 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에서 제안된 대칭 IGFET들 이외의 회로 엘리먼트들이 도 11의 CIGFET 구조의 다른 부품 (미도시) 에 제공될 수도 있다. 예를 들어, 본 CIGFET 구조에는 다양한 타입의 저항기, 커패시터, 및/또는 인덕터와 함께 바이폴라 트랜지스터 및 다이오드가 제공될 수도 있다. 바이폴라 트랜지스터는, 위에서 인용된, 국제특허출원 제PCT/US2010/000884호 (대리인 도킷 번호 제NS-7307 WO호) 에 기술된 바와 같이 구성될 수도 있다.
저항기는 모노실리콘 엘리먼트이거나 폴리실리콘 엘리먼트일 수 있다. 추가적인 회로 엘리먼트의 특성에 따라서, CIGFET 구조는 그 추가적인 엘리먼트에 대해 적합한 전기 절연을 또한 포함한다. 통상적으로, IGFET들 (100, 102, 104, 및 106), IGFET들 (100 및 102) 의 전술한 변형들 및 대형 CIGFET 구조에 대한 대칭 IGFET들 중의 선택된 것들이 도 11의 CIGFET 구조의 임의 특정 구현으로 존재한다. 요컨대, 대형 CIGFET 구조의 아키텍쳐는 혼합-신호 IC 응용에 적합한 IGFET들과 다른 회로 엘리먼트들을 제공한다.
C. 웰 아키텍쳐 및 도핑 특성들
도 11의 CIGFET 구조에 통합된 IGFET들 (100, 102, 104, 및 106) 및 각 다른 IGFET의 모노실리콘 엘리먼트들은 저농도로 도핑된 p-형 기판 영역 (136) 을 가진 도핑된 모노실리콘 반도체 보디 부분을 구성한다. 통상적으로 실리콘 산화물로 주로 이루어진, 전기 절연 재료인 패터닝된 필드 영역 (138) 은 반도체 보디의 상부 표면으로 리세스된다. 도 11에는 필드-절연 영역 (138) 이 얕은 트렌치 격리 타입을 갖는 것으로 나타나 있지만, 다른 방식으로 구성될 수도 있다.
필드-절연 영역 (138) 의 상부 반도체 표면으로의 리세션 (recession) 은, 측방으로 분리된 활성 반도체 아일랜드의 그룹을 규정한다. 도 11에는 6 개의 이러한 활성 아일랜드들 (140, 142, 144A, 144B, 146A, 및 146B) 이 나타나 있다. 비대칭 IGFET들 (100 및 102) 은 아일랜드들 (140 및 142) 을 각각 사용한다. n-채널 드레인 확장형 IGFET (104) 는 아일랜드들 (144A 및 144B) 을 사용한다. 유사하게, p-채널 드레인 확장형 IGFET (106) 는 아일랜드들 (146A 및 146B) 을 사용한다. 일부 실시형태들에서, 도 11에 나타낸 2 이상의 IGFET들 및 도 11의 CIGFET 에 통합된 다른 IGFET들은 활성 아일랜드들 중의 하나를 이용한다. 이것은, 예를 들면, 2 이상의 IGFET들이 소스 또는 드레인 등의 엘리먼트를 공유할 경우 발생한다.
반도체 보디는 메인 웰 영역들 (180, 182, 184A, 184B, 186A, 186B), 깊은 중간농도로 도핑된 n-형 웰 영역들 (210 및 212), 분리된 중간농도로 도핑된 p-형 웰 영역 (216), 및 나머지 IGFET들에 대한 다른 이러한 웰 영역들을 포함한다. 메인 웰 영역들 (180, 182, 184A, 184B, 186A, 및 186B) 에 대한 전기적 컨택트, 깊은 n 웰 영역들 (210 및 212), 및 기판 영역 (136) 은 필드 절연체 (138) 에 의해 상부 반도체 표면을 따라 규정된, 측방으로 분리된 추가적인 활성 아일랜드들 (미도시) 을 통하여 이루어진다.
깊은 n 웰 영역들 (210 및 212) 은 p- 기판 영역 (136) 과 함께 분리 (isolating) pn 접합들 (220 및 222) 을 각각 형성한다. 그렇게 해서, 깊은 n 웰들 (210 및 212) 은 도 11에 나타낸 다른 웰 영역들 보다 반도체 보디 내로 더 깊이 확장된다. 이러한 이유로, 메인 웰 영역들 (180, 182, 184A, 184B, 186A, 및 186B) 은 얕은 웰로 간주될 수 있다.
메인 웰 영역들 (180, 184A) 은 각각의 n-채널 IGFET들 (100 및 104) 에 대한 p-형 웰이다. 메인 웰 영역 (186B) 은 p-채널 IGFET (106) 에 대한 p-형 웰이다. 메인 웰 영역들 (182, 186A) 은 각각의 p-채널 IGFET들 (102, 106) 에 대한 n-형 웰이다. 메인 웰 영역 (184B) 는 n-채널 IGFET (104) 에 대한 n-형 웰이다.
편의상, 도 11은 메인 웰 영역들 (180, 182, 184A, 184B, 186A, 및 186B) 모두가 반도체 보디로 동일한 깊이까지 확장되는 것으로 나타낸다. 그러나, p-형 메인 웰들 (180, 184A, 및 186B) 의 깊이는, n-형 메인 웰들 (182, 184B, 및 186A) 의 깊이보다 약간 더 작거나, 약간 더 클 수 있다. 또한, 소정의 p-형 메인 웰들 (180, 184A, 및 186B) 은 각 p-형 메인 웰 (180, 184A, 또는 186B) 이 p- 기판 영역 (136) 으로 합쳐지는지 또는 깊은 n 웰과 만나는지에 따라 다른 웰들 보다 반도체 보디 내로 더 깊이 확장한다. 이와 유사하게, 소정의 n-형 메인 웰들 (182, 184B, 및 186A) 은 각 n-형 메인 웰 (180, 184B, 또는 186A) 이 p- 기판 영역 (136) 과 만나는지 또는 깊은 n 웰로 합쳐지는지에 따라 다른 웰들 보다 반도체 보디 내로 더 깊이 확장한다.
동일한 전도성 타입의 하부 모노실리콘 영역으로 합쳐지는 도핑된 모노실리콘 영역의 깊이와 관련하여, 상부 모노실리콘 영역의 깊이는 상부 영역을 규정하는 반도체 도펀트의 농도가 하부 영역을 규정하는 반도체 도펀트의 농도와 동일한 위치에 존재하는 것으로 간주된다. 이에 따라, 깊은 n 웰 (210 또는 212) 과 같은 더 깊은 n-형 웰 영역으로 합쳐지는 n-형 메인 웰 (182 또는 186A) 과 같은 n-형 메인 웰 영역의 깊이는, 2 개의 n-형 웰들을 규정하는 n-형 반도체 도펀트들의 농도가 동일한 위치에 존재한다. p- 기판 영역 (136) 이 실질적으로 균일한 백그라운드 도펀트 농도의 p-형 모노실리콘으로 생성된 경우, 기판 영역 (136) 으로 합쳐지는 p-형 메인 웰 (184A) 과 같은 p-형 웰 영역의 깊이는, p-형 웰 도펀트 농도가 p-형 백그라운드 도펀트 농도의 2 배인 위치에 존재한다.
p-형 메인 웰 영역 (180) 은 비대칭 고-전압 n-채널 IGFET (100) 에 대한 보디 재료 또는 보디-재료 영역을 구성하고, 깊은 n 웰 영역 (210) 과 함께 분리 pn 접합 (224) 을 형성한다. 도 11a를 참조한다. n-형 메인 웰 영역 (182) 은 깊은 n 웰 (210) 로 합쳐진다. n-형 메인 웰 (182) 과 깊은 n 웰 (210) 의 조합은 비대칭 고-전압 p-채널 IGFET (102) 에 대한 보디 재료, 또는 보디-재료 영역을 형성한다.
깊은 n 웰 (210) 이 n-채널 IGFET (100) 의 p-형 메인 웰 영역 (180) 아래에 형성되지만 p-채널 IGFET (102) 아래로 확장하지 않는 실시형태 (미도시) 에서는, 다시 p-형 메인 웰 (180) 이 n-채널 IGFET (100) 에 관한 보디 재료 (영역) 을 형성한다. 그러나, n-형 메인 웰 (182) 이 그 때 단독으로 p-채널 IGFET (102) 에 관한 보디 재료 (영역) 을 구성하고, 기판 영역 (136) 과 pn 접합을 형성한다. 깊은 n 웰 (210) 이 완전히 없는 실시형태 (역시 미도시) 에서는, p-형 메인 웰 (180) 과 p- 기판 영역 (136) 의 조합이 n-채널 IGFET (100) 에 관한 보디 재료를 형성하는 한편, 다시 n-형 메인 웰 (182) 이 p-채널 IGFET (102) 에 관한 보디 재료를 구성하고 기판 영역 (136) 과 pn 접합을 형성한다.
도 11b에 나타낸 바와 같이, p-형 메인 웰 영역 (184A) 은 p- 기판 영역 (136) 으로 합쳐진다. p-형 메인 웰 (184A) 과 p- 기판 영역 (136) 의 조합은 드레인 확장형 n-채널 IGFET (104) 에 관한 보디 재료, 또는 보디-재료 영역을 형성한다. IGFET (104) 의 n-형 메인 웰 영역 (184B) 은, 아래에서 더 논의되는 바와 같이, 기판 영역 (136) 과 드레인-보디 pn 접합 (226) 을 형성한다.
n-형 메인 웰 영역 (186A) 은 깊은 n 웰 영역 (212) 으로 합쳐진다. n-형 메인 웰 (186A) 과 깊은 n 웰 (212) 의 조합은 드레인 확장형 p-채널 IGFET (106) 에 관한 보디 재료, 또는 보디-재료 영역을 형성한다. IGFET (106) 의 p-형 메인 웰 영역 (186B) 은, 아래에서 더 논의되는 바와 같이, 깊은 n 웰 (212) 과 드레인-보디 pn 접합 (228) 의 부분을 형성한다.
p 웰 영역 (216) 은 필드-절연 영역 (138) 의 아래에 위치해 있고 또한 IGFET (104) 의 n-형 메인 웰 영역 (184B) 과 IGFET (106) 의 깊은 n 웰 영역 (212) 의 사이에 위치해 있다. 도 11-2의 예시에서 IGFET들 (104 및 106) 이 매우 높은 전압에서 동작하고 서로 인접해 있기 때문에, p 웰 (216) 은 IGFET들 (104 및 106) 을 서로로부터 전기적으로 절연시킨다. 드레인 확장형 IGFET들 (104 및 106) 이 서로 인접하지 않는 실시형태에서는 p 웰 (216) 이 삭제될 수 있다.
메인 웰 영역들 (180, 182, 184A, 184B, 186A, 및 186B) 은 모두 엠프티 리트로그레이드 웰들이다. 보다 구체적으로, 비대칭 n-채널 IGFET (100) 의 p-형 메인 웰 (180) 은 그 IGFET의 S/D 존들에도 존재하는 p-형 반도체 도펀트로 도핑된다. p-형 도펀트의 농도는 표면하부 최대 농도 위치로부터 그 IGFET의 S/D 존들 중의 특정 S/D 존을 거치는 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에, (a) IGFET (100) 의 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 최대 농도 위치에서 표면하부 농도 최대에 국부적으로 도달하며 (b) 그 표면하부 농도 최대의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. IGFET (100) 의 p-형 메인 웰 (180) 에서의 p-형 도펀트의 최대 농도의 표면하부 위치는 그 IGFET의 특정 S/D 존의 최대 깊이 보다 10배 이하, 바람직하게는 5배 이하, 더욱 바람직하게는 4배 이하 더 깊게 존재한다.
아래에서 더 논의되는 바와 같이, p-형 할로 포켓 부분이 비대칭 IGFET (100) 의 소스를 따라 존재한다. IGFET (100) 에 관한 특정 S/D 존은 통상적으로 드레인이지만, 소스를 따르는 p-형 할로 포켓 부분이 없는 IGFET (100) 의 변형에서는 소스 또는 드레인일 수 있다.
또한, p-형 도펀트의 농도는 n-채널 IGFET (100) 의 p-형 엠프티 메인 웰 (180) 에서의 표면하부 최대 농도 위치로부터 그 선택된 수직 위치를 따라 그 IGFET의 특정 S/D 존으로 이동할 때에, 통상 표면하부 농도 최대의 1/10 보다 큰 농도로 실질적으로 단조롭게 감소한다. IGFET (100) 의 p-형 메인 웰 (180) 에서 p-형 도펀트의 최대 농도의 표면하부 위치가 그 IGFET의 특정 S/D 존의 최대 깊이 보다 10 배 이하 더 깊게 존재하므로, IGFET (100) 의 특정 S/D 존 아래의 도펀트 프로파일은 통상적으로 논-하이포어브럽트이다. IGFET (100) 에 관한 표면하부 최대 농도 위치로부터 IGFET (100) 에 관한 선택된 수직 위치를 따라 그것의 특정 S/D 존으로 이동할 때에, 통상적으로 p-형 도펀트의 농도의 감소는 실질적으로 굴곡이 없다, 즉, 어떠한 굴곡 (inflection) 도 받지 않는다.
전술한 n-채널 IGFET (100) 의 p-형 엠프티 메인 웰 영역 (180) 에서의 p-형 도펀트의 로컬 농도 최대는, 본 명세서에서 p-형 엠프티 메인 웰 도펀트로 지칭되는 p-형 반도체 도펀트의 반도체 보디 내로의 도입으로부터 발생한다. 비대칭 IGFET (100) 의 할로 포켓이 본 명세서에서 p-형 소스 할로 (또는 채널-그레이딩 (grading)) 도펀트로 지칭되는 반도체 보디 내로 도입된 추가적인 p-형 반도체 도펀트에 의해 생성됨으로써, p-형 엠프티 메인 웰 도펀트에 의해 생성된 농도 최대 보다 상당히 더 작은 깊이에서 추가적인 로컬 (local) 농도 최대에 도달한다. 또한, 본 명세서에서 p-형 소스 할로 도펀트는 p-형 소스측 할로 포켓 도펀트 또는 단순히 p-형 소스측 포켓 도펀트로 지칭될 수도 있다.
전술한 p-형 웰 농도 기준을 충족하는 것에 부가하여, n-채널 IGFET (100) 의 p-형 엠프티 메인 웰 영역 (180) 에서의 전체 p-형 도펀트의 농도는, 그 IGFET의 특정 S/D 존에 관한 pn 접합으로부터 선택된 수직 위치를 따라 상부 반도체 표면으로 이동할 때에 바람직하게는 실질적으로 단조롭게 감소한다. 경우에 따라, p-형 반도체 도펀트의 일부 파일-업 (pile-up) 이 IGFET (100) 의 특정 S/D 존의 상부 표면을 따라서 발생할 수도 있다. 그러한 경우, p-형 엠프티 메인 웰 (180) 에서의 전체 p-형 도펀트의 농도는 특정 S/D 존에 관한 pn 접합으로부터 선택된 수직 위치를 따라 그 특정 S/D 존에 관한 pn 접합의 최대 깊이의 20% 보다 상부 반도체 표면으로부터 더 멀지않은 지점까지 실질적으로 단조롭게 감소한다.
p-형 엠프티 메인 웰 영역 (180) 의 도펀트 농도 특성과 유사하게, p-채널 IGFET (102) 의 n-형 엠프티 메인 웰 영역 (182) 은 그 IGFET의 S/D 존들에도 또한 존재하는 n-형 반도체 도펀트로 도핑된다. n-형 도펀트의 농도는 (a) IGFET (102) 의 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 최대 농도 위치에서 표면하부 농도 최대에 국부적으로 도달하고, 또한 (b) 표면하부 최대 농도 위치로부터 그 IGFET의 S/D 존들 중의 특정 S/D 존을 거치는 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 농도 최대의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. IGFET (102) 의 n-형 메인 웰 (182) 에서 n-형 도펀트의 최대 농도의 표면하부 위치는, 그 IGFET의 특정 S/D 존의 최대 깊이 보다 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다.
아래에서 더 논의되는 바와 같이, n-형 할로 포켓 부분은 비대칭 IGFET (102) 의 소스를 따라 존재한다. 통상적으로 IGFET (102) 에 관한 특정 S/D 존은 드레인이지만, 소스를 따르는 n-형 할로 포켓 부분이 없는 IGFET (102) 의 변형에서는 소스 또는 드레인일 수 있다.
또한, n-형 도펀트의 농도는, p-채널 IGFET (102) 의 n-형 엠프티 메인 웰 (182) 에서의 표면하부 최대 농도 위치로부터 IGFET (102) 에 관한 선택된 수직 위치를 따라 특정 S/D 존으로 이동할 때에 통상적으로 표면하부 농도 최대의 1/10 보다 큰 농도로 실질적으로 단조롭게 감소한다. 따라서, IGFET (102) 의 그 특정 S/D 존 아래의 도펀트 프로파일은 통상적으로 논-하이포어브럽트이다. IGFET (102) 에 관한 표면하부 최대 농도 위치로부터 IGFET (102) 에 관한 선택된 수직 위치를 따라 그 특정 S/D 존으로 이동할 때에, n-형 도펀트의 농도의 감소는 보통 실질적으로 굴곡이 없다.
전술한 n-채널 IGFET (102) 의 n-형 엠프티 메인 웰 영역 (182) 에서의 n-형 도펀트의 로컬 (local) 농도 최대는, 본 명세서에서 n-형 엠프티 메인 웰 도펀트로 지칭되는 n-형 반도체 도펀트의 반도체 보디 내로 도입으로부터 발생한다. 비대칭 IGFET (102) 의 n-형 할로 포켓이, 본 명세서에서 n-형 소스 할로 (또는 채널-그레이딩) 도펀트로 지칭되는 반도체 보디 내로 도입된 추가적인 n-형 반도체 도펀트에 의해 생성됨으로써, n-형 엠프티 메인 웰 도펀트에 의해 생성된 농도 최대 보다 상당히 더 작은 깊이에서 추가적인 로컬 농도 최대에 도달한다. 또한, 본 명세서에서 n-형 소스 할로 도펀트는 n-형 소스측 할로 포켓 도펀트로 또는 단순히 n-형 소스측 포켓 도펀트로 지칭될 수도 있다.
전술한 n-형 웰 농도 기준을 충족하는 것 이외에, n-채널 IGFET (102) 의 n-형 엠프티 메인 웰 영역 (182) 에서의 전체 n-형 도펀트의 농도는, 그 IGFET의 특정 S/D 존에 관한 pn 접합으로부터 그 선택된 수직 위치를 따라 상부 반도체 표면으로 이동할 때에 바람직하게는 실질적으로 단조롭게 감소한다. 경우에 따라, n-형 반도체 도펀트의 일부 파일-업이 IGFET (102) 의 특정 S/D 존의 상단을 따라서 발생할 수도 있다. 그러한 경우, n-형 엠프티 메인 웰 (182) 에서의 전체 n-형 도펀트의 농도는, 특정 S/D 존에 관한 pn 접합으로부터 그 선택된 수직 위치를 따라 그 특정 S/D 존에 관한 pn 접합의 최대 깊이의 20% 보다 상부 반도체 표면으로부터 더 멀지않은 지점까지 실질적으로 단조롭게 감소한다.
메인 웰 영역들 (180 및 182) 은 엠프티 웰들이기 때문에, IGFET들 (100 및 102) 의 채널 존들에는, 충진된 메인 웰 영역들을 사용하는 다르게 비교가능한 IGFET의 채널 존에서 보다 전체 반도체 도펀트가 더 적게 존재한다. 그 결과, 도펀트 원자들과의 충돌로 인한 전자 캐리어들 (n-채널 IGFET에 관한 전자들 및 p-채널 IGFET에 관한 정공들) 의 산란 (scattering) 은, 충진된 메인 웰들을 가지는 다르게 비교가능한 IGFET들의 결정 격자들에서 보다는 IGFET들 (100 및 102) 의 채널 존들의 결정 격자들에서 더 적게 발생한다. 이에 따라, IGFET들 (100 및 102) 의 채널 존들에서 전하 캐리어들의 이동도가 증가된다. 이것은 비대칭 IGFET들 (100 및 102) 이 증가된 스위칭 속도를 가질 수 있도록 한다.
드레인 확장형 IGFET들 (104 및 106) 의 엠프티 메인 웰 영역들 (184A, 184B, 186A, 및 186B) 에 관해서는, n-채널 IGFET (104) 의 p-형 엠프티 메인 웰 (184A) 또는 p-채널 IGFET (106) 의 p-형 엠프티 메인 웰 (186B) 에서의 p-형 반도체 도펀트의 농도가 (a) 웰 (184A 또는 186B) 의 표면하부 최대 농도 위치에서 표면하부 농도 최대에 국부적으로 도달하고, 또한 (b) 표면하부 최대 농도 위치로부터 그 웰 (184A 또는 186B) 을 거쳐 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 농도 최대의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. 아래에서 더 논의되는 바와 같이, n-채널 IGFET (104) 에 관한 웰 (184A) 을 거쳐 선택된 수직 위치는 그 할로 포켓측에 위치해 있다. p-채널 IGFET (106) 에 관한 웰 (186B) 을 통해 선택된 수직 위치는 활성 아일랜드 (146A) 를 거쳐 연장된다. 일반적으로 p-형 메인 웰 (184A 또는 186B) 에서 선택된 수직 위치를 따르는 p-형 도펀트의 농도 감소는 실질적으로 단조롭다. IGFET (104, 106) 의 p-형 메인 웰 (184A 또는 186B) 에서 p-형 도펀트의 최대 농도의 표면하부 위치는, 그 IGFET의 소스의 최대 깊이 보다 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다.
전술한 p-형 엠프티 메인 웰 영역 (184A 및 186B) 에서의 p-형 도펀트의 로컬 농도 최대는, p-형 엠프티 메인 웰 도펀트의 반도체 보디 내로의 도입으로부터 발생한다. 일반적으로 각각의 p-형 엠프티 메인 웰 (184A 또는 186B) 에서의 p-형 도펀트의 농도는 그 웰 (184A 또는 186B) 에서 p-형 엠프티 메인 웰 도펀트에 의해 생성된 농도 최대 보다 상당히 더 작은 깊이에서 추가적인 로컬 농도 최대에 도달한다. 각각의 p-형 엠프티 메인 웰 영역 (184A 또는 186B) 에서 얕은 p-형 엠프티-웰 농도 최대는 그 p-형 엠프티 메인 웰 (184A 또는 186B) 내로 도입된 추가적인 p-형 엠프티-웰 반도체 도펀트로부터 발생하고, 그 웰 (184A 또는 186B) 의 측면에 걸쳐서 부분적으로만 연장된다.
이와 유사하게, 상보형 방식에서, n-채널 IGFET (104) 의 n-형 엠프티 메인 웰 영역 (184B) 또는 p-채널 IGFET (106) 의 p-형 엠프티 메인 웰 영역 (186A) 에서의 n-형 반도체 도펀트의 농도는 (a) 엠프티 메인 웰 (184B 또는 186A) 의 표면하부 최대 농도 위치에서 표면하부 농도 최대에 국부적으로 도달하고, 또한 (b) 표면하부 최대 농도 위치로부터 그 웰 (184B 또는 186A) 을 거쳐 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 농도 최대의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. 적어도 10 배 만큼, 바람직하게는 적어도 20 배 만큼, 더욱 바람직하게는 적어도 40 배 만큼 감소한다. 아래에서 더 논의되는 바와 같이, n-채널 IGFET (104) 에 관한 웰 (184B) 을 거쳐 선택된 수직 위치는 활성 아일랜드 (144A) 를 거쳐 연장된다. p-채널 IGFET (106) 에 관한 웰 (186A) 을 거쳐 선택된 수직 위치는 그 할로 포켓측에 위치해 있다. 일반적으로 p-형 메인 웰 (184B 또는 186A) 에서 선택된 수직 위치를 따르는 n-형 도펀트의 농도 감소는 실질적으로 단조롭다. IGFET (104 또는 106) 의 n-형 메인 웰 (184B 또는 186A) 에서의 n-형 도펀트의 최대 농도의 표면하부 위치는, 그 IGFET의 소스의 최대 깊이 보다 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다.
전술한 n-형 엠프티 메인 웰 영역들 (184B 및 186A) 에서의 n-형 도펀트의 로컬 농도 최대들은, n-형 엠프티 메인 웰 도펀트의 반도체 보디 내로의 도입으로부터 발생한다. 일반적으로 각각의 n-형 엠프티 메인 웰 (184B 또는 186A) 에서의 n-형 도펀트의 농도는 그 웰 (184B 또는 186A) 에서 n-형 엠프티 메인 웰 도펀트에 의해 생성된 농도 최대 보다 상당히 더 작은 깊이에서 추가적인 로컬 농도 최대에 도달한다. 각각의 n-형 엠프티 메인 웰 (184B 또는 186A) 에서의 얕은 n-형 엠프티-웰 농도 최대는 그 n-형 엠프티 메인 웰 (184B 또는 186A) 내로 도입되는 추가적인 n-형 엠프티-웰 반도체 도펀트로부터 발생하고, 그 웰 (184B 또는 186A) 의 측면에 걸쳐 부분적으로만 연장된다.
도 11b의 "MAX"로 표시한 이점 쇄선은 (a) p-형 엠프티 메인 웰 영역들 (184A 및 186B) 에서의 p-형 깊은 로컬 농도 최대의 표면하부 위치 및 (b) n-형 엠프티 메인 웰 영역 (184B 및 186A) 에서의 n-형 깊은 로컬 농도 최대의 표면하부 위치를 나타낸다. 이들 선으로 나타낸 바와 같이, 드레인 확장형 n-채널 IGFET (104) 의 n-형 엠프티 메인 웰 (184B) 에서의 깊은 n-형 농도 최대는 그 IGFET의 p-형 엠프티 메인 웰 (184A) 에서의 깊은 p-형 농도 최대와 거의 동일한 깊이에 존재한다. 마찬가지로, 드레인 확장형 p-채널 IGFET (106) 의 p-형 엠프티 메인 웰 (186B) 에서의 깊은 p-형 농도 최대는 IGFET (106) 의 n-형 엠프티 메인 웰 (186A) 에서의 깊은 n-형 농도 최대와 거의 동일한 깊이에 존재한다.
엠프티 메인 웰 영역들 (184B 및 186B) 은, 아래에서 더 논의되는 바와 같이, 드레인 확장형 IGFET들 (104 및 106) 의 드레인으로서 부분적으로 또는 전체적으로 각각 기능한다. 메인 웰들 (184B 및 186B) 을 엠프티 리트로그레이드 웰들로 구성함으로써, 각 IGFET (104 및 106) 의 전계의 최대 값은, 종래의 드레인 확장형 IGFET에서 흔히 발생하는 것과 같이 상부 반도체 표면을 따르는 것이 아닌, 모노실리콘의 벌크에서 발생한다. 특히, 각각의 IGFET (104 또는 106) 에서 전계의 최대 값은 전술한 웰 (184B 또는 186B) 에서의 메인 웰 도펀트의 로컬 농도 최대의 표면하부 위치에서의 (또는 그 근처에서의) 드레인과 보디 재료 사이에서 pn 접합을 따라서 발생한다. 그 결과, 충돌 이온화 (impact ionization) 가 모노실리콘의 벌크에서 더욱 발생하며, 구체적으로는 종래의 드레인 확장형 IGFET에서 흔히 발생하는 것과 같이 상부 반도체 표면을 따르는 모노실리콘에서가 아닌, IGFET (104 또는 106) 의 드레인의 벌크에서 더욱 발생한다.
일반적으로 충돌 이온화를 모노실리콘의 벌크로 이동시키는 것에 의해, 모노실리콘에서 상부 반도체 표면을 따라 실질적 충돌 이온화가 발생하는 종래의 드레인 확장형 IGFET의 게이트 유전체 층으로 주입되는 것 보다, 더 적은 수의 캐리어들이 충분한 에너지를 갖고서 상부 반도체 표면에 도달함으로써 드레인 확장형 IGFET (104 및 106) 의 게이트 유전체 층으로 주입된다. IGFET (104 및 106) 는 게이트 유전체 층으로의 전하 주입으로 인하여 문턱 접압이 변경되는 것을 실질적으로 방지한다. 따라서, IGFET (104 및 106) 는 상당히 개선된 신뢰도를 갖는다.
또한, 바람직하게는 n-채널 IGFET (104) 의 엠프티 메인 웰 영역 (184A 및 184B) 이 서로로부터 떨어져 있다. 2 개의 농도 최대들이 거의 동일한 깊이에 존재하기 때문에, 엠프티 메인 웰들 (184A 및 184B) 사이의 최소 간격 Lww은 대략적으로 메인 웰 (184A) 에서의 깊은 p-형 농도 최대의 위치로부터 웰 (184B) 에서의 깊은 n-형 농도 최대의 위치로의 가상 수평선을 따라 존재한다. 마찬가지로, 바람직하게는 p-채널 IGFET (106) 의 엠프티 메인 웰 영역 (186A 및 186B) 이 서로로부터 떨어져 있다. 유사하게, 이들 2 개의 농도 최대들이 거의 동일한 깊이에 존재하기 때문에, 엠프티 메인 웰들 (186A 및 186B) 사이의 최소 간격 Lww은 대략적으로 메인 웰 (186A) 에서의 깊은 n-형 농도 최대의 위치로부터 웰 (186B) 에서의 깊은 p-형 농도 최대의 위치로의 가상 수평선을 따라 존재한다. IGFET들 (104 및 106) 에 관한 최소 웰-웰 간격 Lww의 위치는 아래에서 논의된 도 13a 및 도 13b에 도시되어 있다.
드레인 확장형 IGFET (104 또는 106) 의 드레인-소스 브레이크다운 전압 VBD은 최소 웰-웰 간격 Lww에 의해 결정된다. 특히, 웰-웰 간격 Lww이, 브레이크다운 전압 VBD이 포화값 (saturation value) 에 도달하는 지점까지, 증가함에 따라 IGFET (104 또는 106) 의 브레이크다운 전압 VBD은 증가한다. 상업적 관심의 VBD/LWW 영역에서는, 간격 Lww을 가진 브레이크다운 전압 VBD이 6 V/μm 근처에서 존재한다. 그러므로, n-채널 IGFET (104) 에서의 엠프티 리트로그레이드 웰 (184A 및 184B) 또는 p-채널 IGFET (106) 에서의 엠프티 리트로그레이드 웰 (186A 및 186B) 의 사용은, 상업적 관심의 VBD/LWW 영역에서의 브레이크다운 전압 VBD을 제어하기 위한 편리한 수단을 제공한다.
위에서 인용된, 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 의 대형 CIGFET 구조에서의 소정 메인 웰 영역들은 충진된 웰들이다. 더욱 구체적으로, 각각의 충진된 메인 웰들은 (a) 그 충진된 메인 웰과 동일한 전도성 타입을 갖고, (b) 그 충진된 메인 웰을 사용하는 IGFET의 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 위치에서 국부적으로 표면하부 농도 최대에 도달하고, 또한 (c) 그 IGFET의 S/D 존들의 각각을 통한 임의 수직 위치를 따라서 표면하부 위치로부터 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 농도 최대의 10 배 미만 만큼 증가하거나 또는 그 표면하부 농도 최대의 1/10 보다 큰 농도로 감소하는 반도체 도펀트를 포함한다. 이 최대 도펀트 농도의 표면하부 위치는 그 IGFET의 S/D 존들의 각각의 최대 깊이 보다 상부 반도체 표면의 아래에서 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다. 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에서 더 기술된 바와 같이, 충진된 웰들의 농도 최대들은 p-형 및 n-형 충진된 메인 웰 반도체 도펀트들의 반도체 보디로의 도입으로부터 발생한다.
이하의 제조 공정 섹션에서는 본 발명인 CIGFET 구조를 제조하는 공정에 관한 전체 설명이 제공된다. 그렇더라도, 본 CIGFET 구조에서 사용된 웰 영역들의 기본적인 설명을 완성함에 있어서, 일반적으로 p-형 엠프티 메인 웰 영역 (180, 184A, 및 186B) 의 p-형 깊은 로컬 농도 최대는 p-형 엠프티 메인 웰 도펀트 (통상적으로 붕소) 를 반도체 보디에 선택적 이온 주입하는 것에 의해 실질적으로 동시에 규정된다. 따라서, p-형 엠프티 메인 웰 (180, 184A, 및 186B) 의 p-형 깊은 로컬 농도 최대는 거의 동일한 평균 깊이 yPWPK에서 존재한다.
p-형 엠프티 메인 웰 영역 (180, 184A, 또는 186B) 의 평균 깊이 yPWPK 에서 p-형 엠프티 메인 웰 최대 도펀트 농도는 보통 4×1017 - 1×1018 atoms/cm3, 통상적으로 7×1017 atoms/cm3이다. 평균 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 는 보통 0.4 - 0.7 μm, 통상적으로 0.5 - 0.55 μm이다.
비대칭 엠프티-웰 n-채널 IGFET (100) 는 깊은 p 웰 영역을 사용하지 않는다. 따라서, IGFET (100) 에 관한 p-형 엠프티 메인 웰 표면하부 최대 농도는, IGFET (100) 에 관한 평균 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 표면하부 최대 농도 위치로부터 IGFET (100) 에 관한 깊이 yPWPK 의 적어도 5 배, 보통 적어도 10 배, 바람직하게는 적어도 20 배의 깊이 y까지 수직 하향 이동할 때에, 전체 p-형 도펀트 농도의 실질적으로 유일한 로컬 표면하부 농도 최대이다.
다르게는, 비대칭 n-채널 IGFET (100) 는, 본 명세서에서 깊은 p 웰 도펀트로 지칭되는 p-형 반도체 도펀트에 의해 규정된 깊은 p 웰 영역을 사용하는 변형에 제공될 수 있고, 여기서 깊은 p 웰 도펀트의 농도는 그 IGFET의 채널 존의 대체로 모두의 아래에서 및 또한 보통은 그 IGFET의 각 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장하지만 p-형 엠프티 웰 영역 (180) 의 본질적인 엠프티-웰 성질에는 재료적으로 영향을 미치지 않는, 추가적인 표면하부 최대 농도 위치에서 p-형 추가적인 표면하부 최대 농도에 국부적으로 도달한다. 깊은 p 웰 도펀트의 로컬 추가적인 표면하부 최대 농도 위치는, 웰 (180) 에서의 p-형 평균 엠프티 메인 웰 최대 농도 깊이 yPWPK 보다 더 큰 깊이 y의 평균 값에서 엠프티 메인 웰 (180) 에 존재한다.
깊은 p 웰 도펀트의 최대 p-형 도펀트 농도의 평균 깊이는 평균 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 의 보통 10 배 이하, 바람직하게는 5 배 이하이다. 깊은 p 웰 도펀트로 인해, 엠프티 메인 웰 (180) 에서 yPWPK 미만인 깊이 y의 전체 p-형 농도가 25% 이하, 보통 10% 이하, 바람직하게는 2%이하, 더욱 바람직하게는 1% 이하, 통상적으로는 0.5% 이하 상승된다.
유사하게, n-형 엠프티 메인 웰 영역 (182, 184B, 및 186A) 의 n-형 깊은 로컬 농도 최대는 보통 n-형 엠프티 메인 웰 도펀트 (통상적으로 인 (phosphorus)) 를 반도체 보디로 선택적 이온 주입하는 것에 의해 실질적으로 동시에 규정된다. 따라서, n-형 엠프티 메인 웰들 (182, 184B, 및 186A) 의 n-형 깊은 로컬 농도 최대들은 거의 동일한 평균 깊이 yNWPK 에서 존재한다.
n-형 엠프티 메인 웰 영역 (182, 184B, 또는 186A) 의 평균 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 최대 도펀트 농도는, 보통 3×1017 - 1×1018 atoms/cm3, 통상적으로 6×1017 atoms/cm3이다. 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 는 보통 0.4 - 0.8 μm, 통상적으로 0.55 - 0.6 μm이다. 따라서, 통상적으로 n-형 엠프티 메인 웰 (182, 184B, 또는 186A) 에서의 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 는 p-형 엠프티 메인 웰 영역 (180, 184A, 또는 186B) 에서의 평균 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 보다 약간 더 크다.
비대칭 엠프티-웰 IGFET들 (100 및 102) 의 변형에서 깊은 n 웰 영역 (210) 은, 전술한 바와 같이, 삭제될 수도 있다. 그 경우에, p-채널 IGFET (102) 에 관한 n-형 엠프티 메인 웰 표면하부 최대 농도는, IGFET (102) 에 관한 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 표면하부 최대 농도 위치로부터 IGFET (102) 에 관한 깊이 yPWPK 의 적어도 5 배, 보통 적어도 10 배, 바람직하게는 적어도 20 배의 깊이 y까지 수직 하향 이동할 때에, 전체 p-형 도펀트 농도의 실질적으로 유일한 로컬 표면하부 농도 최대이다.
일반적으로 깊은 n 웰 영역 (210 및 212) 은, 본 명세서에서 깊은 n 웰 도펀트로 지칭되는, n-형 반도체 도펀트를 반도체 보디로 선택적 이온 주입하는 것에 의해 실질적으로 동시에 규정된다. 따라서, 깊은 n 웰 (210 및 212) 은 동일한 평균 깊이 yDNWPK 에서 n-형 로컬 농도 최대에 도달한다. 깊은 n 웰 도펀트는 통상적으로 인이다.
깊은 n 웰 영역 (210 및 212) 에서의 깊은 n 웰 도펀트의 최대 농도는, n-형 엠프티 메인 웰 영역들 (182, 184B, 및 186A) 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도 보다 반도체 보디 내로 상당히 더 깊게 존재한다. 일반적으로 깊은 n 웰들 (210 및 212) 에서의 깊은 n 웰 도펀트의 최대 농도의 평균 깊이 yDNWPK 는, n-형 엠프티 메인 웰들 (182, 184B, 및 186A) 의 n-형 깊은 로컬 농도 최대의 평균 깊이 yNWPK 의 10 배 이하, 바람직하게는 5 배 이하이다. 보다 구체적으로, 평균 깊은 n 웰 최대 농도 깊이 yDNWPK 는 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 의 보통 1.5 - 5.0 배, 바람직하게는 2.0 - 4.0 배, 통상적으로는 2.5 - 3.0 배이다.
또한, 깊은 n 웰 영역 (210 및 212) 에서의 깊은 n 웰 도펀트의 평균 깊이 yDNWPK 및 최대 농도는, 깊은 n 웰 도펀트의 존재가 일반적으로 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 보다 작은 깊이 y 에서의 비대칭 p-채널 IGFET (102) 의 엠프티 메인 웰 영역 (182) 의 전체 (절대) n-형 농도 및 yNWPK 보다 작은 깊이 y 에서의 드레인 확장형 p-채널 IGFET (106) 의 엠프티 메인 웰 영역 (186A) 의 전체 (절대) n-형 농도에 대하여 오직 미미한 영향만을 미치도록 하는 값을 갖는다. 특히, 깊은 n 웰 도펀트로 인해서, 엠프티 메인 웰 (182 또는 186A) 의 yNWPK 보다 작은 깊이 y 에서의 전체 n-형 농도가 25% 이하, 보통 10% 이하 상승된다.
더욱 구체적으로, 일반적으로 깊은 n 웰 도펀트의 존재는, 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 보다 작은 깊이 y 에서의 비대칭 p-채널 IGFET (102) 의 엠프티 메인 웰 영역 (182) 의 전체 (절대) n-형 농도 및 yNWPK 보다 작은 깊이 y 에서의 드레인 확장형 p-채널 IGFET (106) 의 엠프티 메인 웰 영역 (186A) 의 전체 (절대) n-형 농도에 대해 별 영향을 미치지 않는다. 바람직하게, 엠프티 메인 웰 (182 또는 186A) 의 yNWPK 보다 작은 깊이 y 에서의 전체 n-형 농도는, 깊은 n 웰 도펀트로 인하여 2% 이하, 바람직하게는 1% 이하, 통상적으로는 0.5% 이하 상승된다.
깊은 웰 영역 (210 또는 212) 의 평균 깊이 yDNWPK 에서의 깊은 n 웰 최대 도펀트 농도는 보통 1×1017 - 4×1017 atoms/cm3, 통상적으로 2×1017 atoms/cm3이다. 평균 깊은 n 웰 최대 농도 깊이 yDNWPK 는 보통 1.0 - 2.0 μm, 통상적으로는 1.5 μm이다.
필드-절연 영역 (138) 의 형성 후에는, 임의의 추가적인 p-형 또는 n-형 주입과 함께, 3 개의 웰 주입이 수행되며, 일반적으로 임의 순서로 행해질 수 있다.
통상적으로 비대칭 IGFET들 (100 및 102) 의 각각의 소스/드레인 존에는 수직 경사형 접합 (vertically graded junction) 이 제공된다. 즉, 비대칭 IGFET들 (100 및 102) 의 각각의 소스/드레인 존은 매우 고농도로 도핑된 메인 부분 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑되고, 그 메인 부분 아래에 놓여 있으면서 그것과 수직으로 연속된 하부 부분을 통상적으로 포함한다. 동일한 것이 드레인 확장형 IGFET들 (104 및 106) 의 소스들 및 드레인 컨택트 존들에 대해 적용된다. 수직 경사형 접합 피처들 (features) 을 제공하는 고농도로 도핑된 하부 부분은, 설명의 단순화를 위해, 비대칭 고-전압 IGFET들, 드레인 확장형 IGFET들, 모든 IGFET들에 일반적으로 적용가능한 정보, 및 본 CIGFET 구조의 제조에 관한 아래의 섹션에서는 설명되지 않는다. 이 4 개의 섹션들을 수반하는 도면들에서도 이들 고농도로 도핑된 하부 부분은 도시되어 있지 않다. 수직 경사형 접합에 대한 추가의 정보가 위에서 인용된 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에 제공되어 있다.
D. 비대칭 고-전압 IGFET들
D1. 비대칭 고-전압 n-채널 IGFET의 구조
이하 비대칭 고-전압 엠프티-웰 상보형 IGFET들 (100 및 102) 의 내부 구조가 설명된다. n-채널 IGFET (100) 을 먼저 설명하면, 도 12에는 도 11a에 도시된 IGFET (100) 의 중심부의 확대도가 나타나 있다. IGFET (100) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (140) 에 위치해 있는 한 쌍의 n-형 소스/드레인 (다시 "S/D") 존 (240 및 242) 을 가진다. S/D 존 (240 및 242) 은, 반드시는 아니지만, 일반적으로 소스 및 드레인으로서 각각 기능하기 때문에, 이하에서는 종종 소스 (240) 및 드레인 (242) 으로 각각 지칭된다. 소스 (240) 및 드레인 (242) 은 IGFET (100) 에 대한 보디 재료를 구성하는 p-형 엠프티 메인 웰 영역 (180) 의 채널 존 (244) 에 의해 분리되어 있다. p-형 엠프티-웰 보디 재료 (180) 는 (a) n-형 소스 (240) 와 함께 소스-보디 pn 접합 (246) 을 형성하고, 또한 (b) n-형 드레인 (242) 과 함께 드레인-보디 pn 접합 (248) 을 형성한다.
p-형 엠프티-웰 보디 재료 (180) 의 중간농도로 도핑된 할로 포켓 부분 (250) 은 소스 (240) 를 따라서 상부 반도체 표면으로 상향 확장되고, 소스 (240) 와 드레인 (242) 사이의 위치에서 종결된다. 도 11a 및 도 12는 소스 (240) 가 p 소스측 할로 포켓 (250) 보다 더 깊게 확장된 상황을 도시하고 있다. 다르게는, 할로 포켓 (250) 이 소스 (240) 보다 더 깊게 확장될 수 있다. 그 러면 할로 포켓 (250) 은 소스 (240) 아래에서 측방으로 확장된다. 할로 포켓 (250) 은 p-형 소스 할로 도펀트로 규정된다.
소스측 할로 포켓 부분 (250) 의 바깥쪽의 p-형 엠프티-웰 보디 재료 (180) 의 부분은 p-형 엠프티-웰 메인 보디-재료 부분 (254) 을 구성한다. 할로 포켓 부분 (250) 바깥쪽의 가상 수직선을 따라 보디 재료 (180) 의 깊은 p-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 엠프티-웰 메인 보디-재료 부분 (254) 의 p-형 도펀트의 농도가 부호 "p"로 표시된 중간농도의 (moderate) 도핑으로부터 부호 "p-"로 표시된 저농도의 (light) 도핑으로 점차 떨어진다. 도 11a 및 도 12의 점선 (256) 은 그 아래에서는 메인 보디-재료 부분 (254) 의 p-형 도펀트 농도가 중간농도의 p 도핑에 있고, 그 위에서는 부분 (254) 의 p-형 도펀트 농도가 저농도의 p- 도핑에 있는 위치를 대략적으로 나타낸다. 도 12에는 선 (256) 아래의 보디-재료 부분의 중간농도로 도핑된 하부 지역이 p 하부 보디-재료 지역 254L 로 표시되어 있다. 도 12에는 p 할로 포켓 (250) 바깥쪽의 선 (256) 위의 보디-재료 부분 (254) 의 저농도로 도핑된 상부 지역이 p- 상부 보디-재료 지역 254U 로 표시되어 있다.
채널 존 (244)(도 11a 또는 도 12에는 구체적으로 구획되어 있지 않음) 은 소스 (240) 와 드레인 (242) 사이의 모든 p-형 모노실리콘으로 구성된다. 구체적으로, 채널 존 (244) 은 메인 보디-재료 부분 (254) 의 p- 상부 지역 (254U) 의 표면-인접 세그먼트 및 (a) 도 11a 및 도 12의 예에서 도시된 바와 같이 소스 (240) 가 할로 포켓 (250) 보다 더 깊게 연장된다면 p 할로 포켓 부분 (250) 의 모두 또는 (b) 할로 포켓 (250) 이 소스 (240) 보다 더 깊게 연장된다면 할로 포켓 (250) 의 표면-인접 세그먼트에 의해 형성된다. 어느 경우든, 할로 포켓 (250) 은 채널 존 (244) 의 보디-재료 부분 (254) 의 p- 상부 지역 (254U) 의 직접 인접한 재료보다 더욱 고농도로 도핑된 p-형이다. 이에 따라, 소스 (240) 를 따르는 할로 포켓 (250) 의 존재로 인하여 채널 존 (244) 은 비대칭적으로 길이방향으로 도펀트 그레이딩 (grading) 된다.
tGdH 높은 두께 값의 게이트 유전체 층 (260) 은 상부 반도체 표면 상에 위치해 있고 채널 존 위에서 연장된다. 게이트 전극 (262) 은 채널 존 (244) 위의 게이트 유전체 층 (260) 상에 위치해 있다. 게이트 전극 (262) 은 소스 (240) 와 드레인 (242) 위에서 부분적으로 연장된다.
n-형 소스 (240) 는 매우 고농도로 도핑된 메인 부분 (240M) 및 더 저농도로 도핑된 측면 확장부 (240E) 로 구성된다. n++ 메인 소스 부분 (240M) 보다 더 저농도로 도핑되어 있긴 하지만, 측면 소스 확장부 (240E) 는 현재의 것과 같은 서브-마이크로미터 (sub-μm) 상보형 IGFET 응용들에서는 여전히 고농도로 도핑되어 있다. 이와 유사하게, n-형 드레인 (242) 은 매우 고농도로 도핑된 메인 부분 (242M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (242E) 로 구성된다. 일반적으로, n++ 메인 소스 부분 (240M) 및 n++ 메인 드레인 부분 (242M) 은 n-형 메인 S/D 도펀트로 지칭되는 n-형 반도체 도펀트 (통상적으로 비소) 의 이온 주입에 의해 규정된다. 소스 (240) 및 드레인 (242) 에 대한 외부의 전기적 컨택트들은 각각 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 을 통해 형성된다.
측면 소스 확장부 (240E) 및 측면 드레인 확장부 (242E) 는 상부 반도체 표면을 따르는 채널 존 (244) 을 종결시킨다. 게이트 전극 (262) 은 각 측면 확장부 (240E 또는 242E) 의 일부분 위에서 연장된다. 일반적으로 전극 (262) 은 n++ 메인 소스 부분 (240M) 또는 n++ 메인 드레인 부분 (242M) 의 어느 부분 위에서도 연장되지 않는다. 유전체 측벽 스페이서들 (264 및 266) 은 각각 게이트 전극 (262) 의 대향하는 횡방향 측벽들을 따라 위치해 있다. 금속 실리사이드 층들 (268, 270, 및 272) 은 각각 게이트 전극 (262), 메인 소스 부분 (240M), 및 메인 드레인 부분 (242M) 을 따라 위치해 있다.
유전체 측벽 스페이서들 (264 및 266) 은 그들이 게이트 전극 (262) 의 소스-쪽 및 드레인-쪽 측면 측들 (lateral sides) 을 따라 각각 연장되기 때문에, 종종 소스-쪽 및 드레인-쪽 스페이서들로 각각 지칭되는 L-형상 스페이서들이다. 각각의 L-형상 스페이서 (264 또는 266) 는 제 1 L-형상 스페이서 층 (SA) 및 제 2 L-형상 스페이서 층 (SB) 으로 구성되며, 제 2 L-형상 스페이서 층 (SB) 은 제 1 스페이서 층 (SA) 상에 위치되고 제 1 스페이서 층 (SA) 과 화학적으로 상이하고, 즉 제 1 스페이서 층 (SA) 과 상당히 상이한 유전체 화학조성을 갖는다. 각 스페이서 (264 또는 266) 의 제 1 스페이서 층 (SA) 은 제 1 수직 연장형 스페이서 층 (도 11a 또는 도 12에 별도로 라벨링되어 있지 않음) 및 제 1 측면 연장형 스페이서 층 (또한 도 11a 또는 도 12에 별도로 라벨링되어 있지 않음) 으로 형성되고, 제 1 수직 연장형 스페이서 층 및 제 1 측면 연장형 스페이서 층은 각각 게이트 전극 (262) 및 반도체 보디와 접촉한다. 각 스페이서 (264 또는 266) 의 제 2 스페이서 층 (SB) 은 제 2 수직 연장형 스페이서 층 (도 11a 또는 도 12에 별도로 라벨링되어 있지 않음) 및 제 2 측면 연장형 스페이서 층 (또한 도 11a 또는 도 12에 별도로 라벨링되어 있지 않음) 으로 형성되고, 제 2 수직 연장형 스페이서 층 및 제 2 측면 연장형 스페이서 층은 각각 그 스페이서의 제 1 스페이서 층 (SA) 의 제 1 수직 연장형 층 및 제 1 측면 연장형 층 상에 놓여있다.
달리 말하면, 각 소스-쪽 스페이서 (264) 또는 드레인-쪽 스페이서 (266) 는 (a) 게이트 전극 (262) 을 따라 위치된 수직 연장형 유전체 스페이서 부분 및 (b) 그 수직 연장형 스페이서 부분과 연속되고 반도체 보디를 따라 위치됨으로써 수직 연장형 스페이서 부분과 L 형상을 일반적으로 형성하는 측면 연장형 유전체 스페이서 부분으로 구성된다. 각 스페이서 (264 또는 266) 의 수직 연장형 부분은 (i) 그 스페이서의 제 1 스페이서 층 (SA) 의 수직 연장형 부분에 의해 형성되는 제 1 수직 연장형 층 및 (ii) 제 1 수직 연장형 층과 화학적으로 상이하고, 그 스페이서의 제 2 스페이서 층 (SB) 의 수직 연장형 부분에 의해 형성되며, 제 1 수직 연장형 층 상에 위치되는 제 2 수직 연장형 층으로 구성된다.
각 측벽 스페이서 (264 또는 266) 의 측면 연장형 부분은 (i) 그 스페이서의 제 1 수직 연장형 층과 연속되고 그 스페이서의 제 1 스페이서 층 (SA) 의 측면 연장형 부분에 의해 형성되는 제 1 측면 연장형 층 및 (ii) 제 1 측면 연장형 층과 화학적으로 상이하고, 그 스페이서의 제 2 스페이서 층 (SB) 의 측면 연장형 부분에 의해 형성되며, 제 1 측면 연장형 층 상에 위치되는 제 2 측면 연장형 층으로 구성된다. 소스-쪽 스페이서 (264) 의 측면 연장형 부분은 메인 소스 부분 (240M) 의 일부 위 및 소스 확장부 (240E) 의 일부 위에 위치해 있다. 드레인-쪽 스페이서 (266) 의 측면 연장형 부분은 메인 드레인 부분 (242M) 의 일부 위 및 드레인 확장부 (242E) 의 일부 위에 위치해 있다.
D2. 비대칭 고-전압 n-채널 IGFET의 소스/드레인 확장부들
비대칭 고-전압 IGFET (100) 의 드레인 확장부 (242E) 는 소스 확장부 (240E) 보다 더 저농도로 도핑되어 있다. 그러나, 각 측면 확장부 (240E 또는 242E) 의 n-형 도핑은 부호 "n+"로 표시된 고농도의 n-형 도핑의 범위에 속하게 된다. 따라서, 도 11a 및 도 12에는 측면 확장부들 (240E 및 242E) 이 모두 "n+"로 라벨링되어 있다. 아래에서 더 설명되는 바와 같이, 일반적으로 측면 소스 확장부 (240E) 에서의 고농도의 n-형 도핑은, 측면 드레인 확장부 (242E) 에서의 고농도의 n-형 도핑을 제공하기 위해 사용된 n-형 도펀트 보다 높은 원자량의 n-형 도펀트에 의해 제공된다.
일반적으로 n+ 소스 확장부 (240E) 는, 비교적 얕은 n-형 소스 확장부를 규정할 때에만 사용되기 때문에 n-형 얕은 소스-확장 도펀트로 지칭되는 n-형 반도체 도펀트의 이온 주입에 의해 규정된다. 일반적으로 n+ 드레인 확장부 (242) 는, n-형 드레인-확장 도펀트로 지칭되고 또한 비교적 깊은 n-형 소스 확장부 및 비교적 깊은 n-형 드레인 확장부 모두를 규정할 때 사용되기 때문에 n-형 깊은 S/D-확장 도펀트로도 지칭되는 n-형 반도체 도펀트의 이온 주입에 의해 규정된다.
n+ 측면 확장부 (240E 및 242E) 는 다중 목적으로 제공된다. 통상적으로 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 은 이온 주입에 의해 규정되므로, 확장부 (240E 및 242E) 는, 게이트 유전체 (260) 로부터 떨어져 있는 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 의 매우 높은 주입 용량을 유지시킴으로써 IGFET 제조 도중에 게이트 유전체 층 (260) 이 손상되는 것을 방지하는 버퍼로서 기능한다. IGFET 동작 동안, 측면 확장부 (240E 및 242E) 로 인하여 채널 존 (244) 의 전계는, 만일 n++ 메인 소스 부분 (240M) 및 n++ 메인 드레인 부분 (242M) 이 게이트 전극 (262) 아래에 확장되었다면 발생하였을 것보다 더 낮아지게 된다. 드레인 확장부 (242E) 의 존재는 게이트 유전체 (260) 로의 핫 캐리어 인젝션 (hot carrier injection) 을 억제하고, 이에 따라 게이트 유전체 (260) 가 대전되는 것을 방지한다. 그 결과, IGFET (100) 의 문턱 전압 VT 은 대단히 안정적이다, 즉 동작 시간 (operational time) 에 따라 드리프트 (drift) 되지 않는다.
IGFET (100) 는 채널 존 (244) 의 상부 표면을 따라 공핍 영역에 형성된 1차 전자들의 채널을 통해 n+ 소스 확장부 (240E) 로부터 n+ 드레인 확장부 (242E) 로 전류를 흐르게 한다. 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션과 관련하여, 드레인 (242) 의 전계로 인하여 1차 전자들이 드레인 (242) 에 접근함에 따라 가속화되고 에너지를 얻게 된다. 드레인 (242) 에서는 충돌 이온화 (impact ionization) 가 일어남으로써, 일반적으로 로컬 (local) 전계의 방향으로 이동하는 2차 전하 캐리어들 (전자들과 정공들 모두) 을 생성한다. 2차 전하 캐리어들 (특히 2차 전자들) 의 일부는 게이트 유전체 층 (260) 을 향해 이동한다. 드레인 확장부 (242E) 는 메인 드레인 부분 (242M) 보다 더 저농도로 도핑되어 있기 때문에, 1차 전자들은 드레인 (242) 에 진입함에 따라 감소된 전계를 받는다. 따라서, 더 적은 핫 (에너지틱 (energetic)) 2차 전하 캐리어들이 게이트 유전체 층 (260) 으로 주입된다. 게이트 유전체 (260) 에 대한 핫 캐리어 손상은 감소된다. 또한, 게이트 유전체 (260) 는, 그렇지 않았다면 원하지 않게 IGFET (100) 의 문턱 전압 VT 에 드리프트를 야기했을, 감소된 차징 (charging) 을 받는다.
보다 구체적으로, 그것의 n-형 S/D 존들 각각이 매우 고농도로 도핑된 메인 부분과 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부로 구성된, 레퍼런스 n-채널 IGFET를 고려한다. 레퍼런스 IGFET의 소스 및 드레인 확장부가 IGFET (100) 의 소스 확장부 (240E) 에서와 실질적으로 동일한 고농도 n-형 도핑에 있는 상황과 비교하면, 드레인 확장부 (242E) 에서의 더 낮은 n-형 도핑으로 인하여, 드레인 확장부 (242E) 를 따르는 드레인-보디 접합 (248) 의 부분에 걸친 도펀트 농도의 변화는, 레퍼런스 IGFET에서의 드레인 확장부를 따르는 드레인-보디 pn 접합의 부분에 걸친 도펀트 농도의 변화 보다 더욱 서서히 일어나게 된다. 이에 따라, 드레인 확장부 (242E) 를 따르는 드레인-보디 접합 (248) 의 부분을 따른 공핍 영역의 폭이 증가된다. 이로 인해 드레인 확장부 (242E) 에서의 전계는 더 감소되게 된다. 그 결과, 드레인 확장부 (242E) 에서는 레퍼런스 IGFET의 드레인 확장부에서보다 더 적은 충돌 이온화가 발생한다. 드레인 확장부 (242E) 에서의 감소된 충돌 이온화로 인하여, IGFET (100) 는 더 적은 손상을 주는 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션을 초래한다.
n+ 소스 확장부 (240E) 보다 더 저농도로 도핑되는 것에 부가하여, n+ 드레인 확장부 (242E) 는 n+ 소스 확장부 (240E) 보다 상당히 더 깊게 확장된다. 각각의 메인 S/D 부분 보다 더 저농도로 도핑되고 상부 반도체 표면을 따르는 IGFET의 채널 존을 종결시키는 측면 S/D 확장부들을 가진 IGFET에 있어서, ySE 및 yDE 가 각각 그 S/D 확장부들의 최대 깊이들을 나타내는 것으로 놓는다. 그러면 IGFET (100) 의 드레인 확장부 (242E) 의 깊이 yDE 는 소스 확장부 (240E) 의 깊이 ySE 를 상당히 초과한다. 일반적으로 IGFET (100) 의 드레인-확장 깊이 yDE 는 그것의 소스-확장 깊이 ySE 보다 적어도 20% 더 크고, 바람직하게는 적어도 30% 더 크고, 더욱 바람직하게는 적어도 50% 더 크고, 더욱더 바람직하게는 적어도 100% 더 크다. 몇 가지의 팩터 (factor) 들이 소스 확장부 (240E) 보다 상당히 깊게 확장되는 드레인 확장부 (242E) 를 초래한다.
소스 확장부 (240E) 및 드레인 확장부 (242E) 각각은 상부 반도체 표면 아래에서 최대 (또는 피크) n-형 도펀트 농도에 도달한다. 측면 S/D 확장부들을 가진 IGFET로서, 그 측면 S/D 확장부들이 IGFET의 S/D 존들 중의 각각의 메인 S/D 부분들 보다 더 저농도로 도핑되고, 상부 반도체 표면을 따르는 IGFET의 채널 존을 종결시키며, 그 최대 (또는 피크) 농도가 일반적으로 그 상부 반도체 표면의 아래에서 측방으로 확장되는 각 위치를 따라 존재하는 반도체 도펀트에 의해 규정되는, 상기 IGFET에 있어서, ySEPK 및 yDEPK 가 각각 S/D 확장부들에 관한 확장부-규정 도펀트들의 최대 농도 위치들에서의 평균 깊이를 나타내는 것으로 놓는다. IGFET (100) 의 소스 확장부 (240E) 및 드레인 확장부 (242E) 에 관한 최대 도펀트 농도 깊이 ySEPK 및 yDEPK 가 도 12에 표시되어 있다. 소스 확장부 (240E) 에 관한 깊이 ySEPK 는 보통 0.004 - 0.020 μm, 통상적으로 0.015 μm 이다. 드레인 확장부 (242E) 에 관한 깊이 yDEPK 는 보통 0.010 - 0.030 μm, 통상적으로 0.020 μm이다.
소스 확장부 (240E) 보다 상당히 더 깊게 확장되는 드레인 확장부 (242E) 에 기여하는 하나의 팩터 (factor) 는, 앞서 IGFET (100) 에 관한 ySEPK 및 yDEPK 값으로 나타낸 바와 같이, 소스 확장부 (240E) 및 드레인 확장부 (242E) 에 대한 이온 주입이 수행됨으로써 드레인 확장부 (242E) 에서의 n-형 도펀트 농도의 깊이 yDEPK 가 소스 확장부 (240E) 에서의 최대 n-형 도펀트 농도의 깊이 ySEPK 를 상당히 초과한다는 것이다. IGFET (100) 에 관한 최대 드레인-확장 도펀트 농도 깊이 yDEPK 는 그것의 최대 소스-확장 도펀트 농도 깊이 ySEPK 보다 보통은 적어도 10% 더 크고, 바람직하게는 적어도 20% 더 크고, 더욱 바람직하게는 적어도 30% 더 크다.
드레인 확장부 (242E) 가 소스 확장부 (240E) 보다 더 저농도로 도핑되어 있으므로, 드레인 확장부 (242E) 의 깊이 yDEPK 에서의 최대 전체 n-형 도펀트 농도는 소스 확장부 (240E) 의 깊이 ySEPK 에서의 최대 전체 n-형 도펀트 농도 보다 상당히 더 낮다. 드레인 확장부 (242E) 의 깊이 yDEPK 에서 최대 전체 n-형 도펀트 농도는 소스 확장부 (240E) 의 깊이 ySEPK 에서의 최대 전체 n-형 도펀트 농도의, 보통은 1/2 이하, 바람직하게는 1/4 이하, 더욱 바람직하게는 1/10 이하, 더욱더 바람직하게는 1/20 이하이다. 그 결과, 드레인 확장부 (242E) 의 깊이 yDEPK 에서 최대 네트 (net) n-형 도펀트 농도는 소스 확장부 (240E) 의 깊이 ySEPK 에서의 최대 네트 n-형 도펀트 농도 보다 상당히 더 작고, 보통은 그것의 1/2 이하, 바람직하게는 그것의 1/4 이하, 더욱 바람직하게는 그것의 1/10 이하, 더욱더 바람직하게는 그것의 1/20 이하이다. 달리 말하면, 소스 확장부 (240E) 의 깊이 ySEPK 에서 최대 전체 또는 n-형 도펀트 농도는 드레인 확장부 (242E) 의 깊이 yDEPK 에서의 최대 전체 또는 네트 n-형 도펀트 농도 보다 상당히 더 크고, 보통은 그것의 적어도 2배, 바람직하게는 그것의 적어도 4배, 더욱 바람직하게는 그것의 적어도 10배, 더욱더 바람직하게는 그것의 적어도 20배 이다.
소스 확장부 (240E) 보다 상당히 더 깊게 확장되는 드레인 확장부 (242E) 에 기여하는 2 개의 다른 팩터들은 p+ 소스측 할로 포켓 부분 (250) 을 포함한다. 할로 포켓 (250) 의 p-형 도펀트는 소스 확장부 (240E) 의 n-형 얕은 소스-확장 도펀트의 확산을 방해하고, 이에 따라 소스-확장 깊이 ySE 를 감소시킨다. 또한, 할로 포켓 (250) 의 p-형 도펀트로 인하여 소스 확장부 (240E) 의 바닥 (bottom) 이 더 높은 위치에 존재하게 되어서 소스-확장 깊이 ySE 를 더 감소시키게 된다.
소스 확장부 (240E) 보다 상당히 더 깊게 확장되고 또한 소스 확장부 (240E) 보다 더 저농도로 도핑된 드레인 확장부 (242E) 의 조합은, 드레인 확장부 (242E) 의 n-형 깊은 S/D-확장 도펀트로 하여금 소스 확장부 (240E) 의 n-형 얕은 소스 확장부 도펀트 보다 상당히 더 수직으로 확산되게 (spread out) 하는 것을 야기한다. 따라서, 드레인 확장부 (242E) 의 전체 n-형 도펀트의 분포는 소스 확장부 (240E) 의 전체 n-형 도펀트의 분포 보다 상당히 더 수직으로 확산되어 있다.
일반적으로 IGFET (100) 또는 레퍼런스 IGFET와 같은 IGFET를 통해 소스로부터 드레인으로 흐르는 전류는, 드레인에 진입하자마자 하향으로 확산된다. 레퍼런스 IGFET의 소스 및 드레인 확장부들에서의 n-형 도펀트 농도가 소스 확장부 (240E) 와 실질적으로 동일하게 도핑되고 또한 동일한 깊이로 확장되는 상황과 비교하여, 드레인 확장부 (242E) 의 증가된 깊이는 드레인 확장부 (242E) 를 통한 전류 흐름이 레퍼런스 IGFET의 드레인 확장부에서 보다 더욱 수직으로 확산되는 것을 야기한다. 따라서, 드레인 확장부 (242E) 에서의 전류 밀도는 레퍼런스 IGFET의 드레인 확장부에서의 전류 밀도 보다 더 작다.
드레인 확장부 (242E) 에서의 전체 n-형 도펀트의 증가된 확산 (spreading) 으로 인하여, 드레인 확장부 (242E) 에서의 전계는 레퍼런스 IGFET의 드레인 확장부에서의 전계 보다 더 작아지게 된다. 드레인 확장부 (242E) 에서는 레퍼런스 IGFET의 드레인 확장부에서 보다 더 적은 충돌 이온화가 발생한다. 또한, 충돌 이온화는 레퍼런스 IGFET의 드레인 확장부 보다 상부 반도체 표면으로부터 더욱 먼 드레인 확장부 (242E) 에서 발생한다. 레퍼런스 IGFET의 게이트 유전체 층 보다 더 적은 캐리어들이 게이트 유전체 (260) 에 도달한다. 그 결과, IGFET (100) 의 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션의 양은 더욱 감소한다.
드레인 확장부 (242E) 는 소스 확장부 (240E) 보다 게이트 전극 (262) 아래에서 측방으로 상당히 더 확장된다. 각각의 메인 S/D 부분들 보다 더 저농도로 도핑되고 상부 반도체 표면을 따르는 IGFET의 채널 존을 종결시키는 측면 S/D 확장부들을 가진 IGFET에 있어서, XSEOL 및 XDEOL 는 IGFET의 게이트 전극이 소스 및 드레인 확장부들과 각각 오버랩되는 양을 나타내는 것으로 놓는다. IGFET (100) 의 게이트 전극 (262) 이 드레인 확장부 (242E) 에 오버랩되는 양 XDEOL은 게이트 전극 (262) 이 소스 확장부 (240E) 에 오버랩되는 양 XSEOL을 상당히 초과한다. 게이트-전극 오버랩 XSEOL 및 XDEOL 이 IGFET (100) 에 관한 도 12에 표시되어 있다. IGFET (100) 의 게이트-투-드레인-확장 (gate-to-drain-extension) 오버랩 XDEOL은 게이트-투-소스-확장 (gate-to-source-extension) 오버랩 XSEOL 보다 보통 적어도 20% 더 크고, 바람직하게는 적어도 30% 더 크고, 더욱 바람직하게는 적어도 50% 더 크다.
게이트 전극 (262) 의 드레인-측 에지 (edge) 근처의 게이트 유전체 재료의 품질은, 불행하게도, 나머지 게이트 유전체 재료의 품질만큼 양호하지 못하다. 소스 확장부 (240E) 가 게이트 전극 (262) 아래에서 측방으로 확장되는 것과 동일한 양으로 레퍼런스 IGFET의 S/D 확장부들이 게이트 전극 아래에서 측방으로 연장되는 상황과 비교하면, 드레인 확장부 (242E) 가 게이트 전극 (262) 아래에서 측방으로 연장되는 더 큰 양은, 드레인 확장부 (242E) 를 통한 전류 흐름이 레퍼런스 IGFET의 드레인 확장부에서 보다 더욱더 수직으로 확산될 수 있게 한다. 드레인 확장부 (242E) 에서의 전류 밀도는 더 감소한다. 이것은 레퍼런스 IGFET의 드레인 확장부에서 보다 더욱더 작은 충돌 이온화를 드레인 확장부 (242E) 에서 발생시킨다. 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션의 양은 더욱더 감소한다. 드레인 확장부 (242E) 의 감소된 도핑, 더 큰 깊이, 및 더 큰 게이트-전극 오버랩으로 인하여, IGFET (100) 는 매우 적은 손상을 주는 게이트 유전체 (260) 로의 핫 캐리어 인젝션을 받게되고, 이에 따라 IGFET (100) 의 문턱 전압이 동작 시간 (operational time) 에 대해 매우 안정적일 수 있게 한다.
상부 반도체 표면을 따르는 IGFET 채널 존을 종결시키는 더 저농도로 도핑된 측면 소스 및 드레인 확장부들과 각각 연속하는 메인 소스 및 드레인 부분들을 가진 IGFET에 있어서, ySM 및 yDM 이 각각 메인 소스 및 드레인 부분들의 최대 깊이들을 나타내는 것으로 놓는다. 통상적으로 IGFET (100) 의 메인 드레인 부분 (242M) 의 깊이 yDM 은 메인 소스 부분 (240M) 의 깊이 ySM 와 거의 동일하다. IGFET (100) 에 관한 각각의 깊이 ySM 및 yDM 은 보통 0.08 - 0.20 μm, 통상적으로 0.14 μm이다. 할로 포켓 부분 (250) 을 규정하는 p-형 도펀트의 존재로 인하여, IGFET (100) 의 메인 소스 부분 깊이 ySM 는 그것의 메인 드레인 부분 깊이 yDM 보다 약간 더 작을 수도 있다.
도 11a 및 도 12의 예에서는, IGFET (100) 의 메인 소스 부분 (240M) 이 소스 확장부 (240E) 보다 더 깊게 확장된다. 따라서, IGFET (100) 의 메인 소스 부분 깊이 ySM 는 그것의 소스-확장 깊이 ySE 를 초과한다. 이와 대조적으로, 본 예에서는 드레인 확장부 (242E) 가 메인 드레인 부분 (242M) 보다 더 깊게 확장된다. 따라서, IGFET (100) 의 드레인-확장 깊이 yDE 는 그것의 메인 드레인 부분 깊이 yDM 를 초과한다. 또한, 드레인 확장부 (242E) 는 메인 드레인 부분 (242M) 의 아래에서 측방으로 확장된다.
yS 및 yD 는 각각 IGFET의 소스 및 드레인의 최대 깊이를 나타내는 것으로 놓는다. 깊이 yS 및 yD 는 IGFET의 소스-보디 및 드레인-보디 pn 접합, 즉, IGFET (100) 에 관한 소스-보디 접합 (246) 및 드레인-보디 접합 (248) 의 각각의 최대 깊이이다. 도 11a 및 도 12의 예에서 IGFET (100) 의 메인 소스 부분 깊이 ySM 는 소스-확장 깊이 ySE 를 초과하고, IGFET (100) 의 소스 깊이 yS 는 그것의 메인 소스 부분 깊이 ySM 와 동일하다. 반면에, IGFET (100) 의 드레인 확장부 깊이 yDE 가 그것의 메인 드레인 깊이 yDM 를 초과하기 때문에, 본 예에서는 IGFET (100) 의 드레인 깊이 yD 가 그것의 드레인-확장 깊이 yDE 와 동일하다.
IGFET (100) 의 소스 깊이 yS 는 보통 0.08 - 0.20 μm, 통상적으로 0.14 μm이다. IGFET (100) 의 드레인 깊이 yD 는 보통 0.10 - 0.22 μm, 통상적으로 0.16 μm이다. IGFET (100) 의 드레인 깊이 yD 는 그것의 소스 깊이를 보통 0.01 - 0.05 μm 만큼, 통상적으로는 0.02 μm 만큼 초과한다. 또한, IGFET (100) 의 소스-확장 깊이 ySE 는 보통 0.02 - 0.10 μm, 통상적으로 0.04 μm이다. IGFET (100) 의 드레인-확장 깊이 yDE 는 0.10 - 0.22, 통상적으로 0.16 μm이다. 그러므로, 통상적으로 IGFET (100) 의 드레인-확장 깊이 yDE 는 그것의 소스-확장 깊이 ySE 의 대략 4배이고, 어느 경우든, 그것의 소스-확장 깊이 ySE 의 3배 보다 크다.
소스 (240) 를 따르는 할로 포켓 부분 (250) 의 존재로 인해 채널 존 (244) 은 전술한 바와 같이 비대칭적으로 길이방향으로 도펀트 그레이딩된다. 소스 확장부 (240E) 에 대한 것 보다 드레인 확장부 (242E) 에 대한 감소된 도핑, 더 큰 깊이, 및 더 큰 게이트-전극 오버랩은 IGFET (100) 에게 추가적 비대칭성을 제공한다. IGFET (100) 의 도핑 비대칭성과 보디 재료 (180) 의 엠프티-웰 도핑 특성의 추가적 설명이 위에서 인용된 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에 제공되어 있다.
n-채널 IGFET (100) 문턱 전압 VT 은 0.3 μm 부근의 드로운 채널 길이 (drawn channel length) LDR 및 6 - 6.5 nm의 게이트 유전체 두께에서 0.5 V 내지 0.75 V 이고, 통상적으로 0.6 V 내지 0.65 V 이다. IGFET (100) 는 높은 동작 전압 범위, 예를 들면, 3.0V 의 단방향-전류 응용들에 대해 특히 적합하다.
비대칭 고-전압 p-채널 IGFET (102) 는, IGFET (100) 에 존재하는 것 같은 단지 엠프티 메인 웰 영역 (180) 대신에 IGFET (102) 의 보디 재료가 n-형 엠프티 메인 웰 영역 (182) 및 깊은 n 웰 영역 (210) 으로 구성된다는 것을 제외하고는, 기본적으로 비대칭 고-전압 n-채널 IGFET (100) 와 동일하게 내부적으로 구성된다. 일반적으로, IGFET (102) 의 영역들의 전도성 타입들은 IGFET (100) 의 대응하는 영역들의 전도성 타입들과 반대이다.
보다 구체적으로, 도 11a에 나타낸 바와 같이, IGFET (102) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (142) 에 위치해 있는 한 쌍의 p-형 S/D 존들 (280 및 282) 을 갖는다. S/D 존들 (280 및 282) 은 일반적으로, 반드시는 아니지만, 각각 소스 및 드레인으로 기능하기 때문에, 이하에서는 그들을 각각 소스 (280) 및 드레인 (282) 으로 지칭한다. 소스 (280) 및 드레인 (282) 은 n-형 엠프티-웰 보디 재료 (182), 즉 전체 보디 재료 (182 및 210) 중의 부분 (182) 의 채널 존 (284) 에 의해 분리되어 있다. n-형 엠프티-웰 보디 재료 (182) 는 (a) p-형 소스 (280) 와 함께 소스-보디 pn 접합 (286) 을 형성하고 또한 (b) p-형 드레인 (282) 와 함께 드레인-보디 pn 접합 (288) 을 형성한다.
n-형 엠프티-웰 보디 재료 (182) 의 중간농도로 도핑된 할로 포켓 부분 (290) 은 소스 (280) 를 따라 상부 반도체 표면까지 위로 확장되고, 소스 (280) 및 드레인 (282) 사이의 위치에서 종결된다. 도 11a은 소스 (280) 가 n 소스측 할로 포켓 (290) 보다 더 깊게 확장된 상황을 도시하고 있다. 대안으로서, 할로 포켓 (290) 이 소스 (280) 보다 더 깊게 확장될 수도 있다. 그러면 할로 포켓 (290) 은 소스 (290) 의 아래에서 측방으로 확장된다. 할로 포켓 (290) 은 n-형 소스 할로 도펀트로 규정된다.
소스측 할로 포켓 부분 (290) 바깥쪽의 n-형 엠프티-웰 보디 재료 (182) 의 부분은 n-형 엠프티-웰 보디-재료 부분 (294) 을 구성한다. 할로 포켓 부분 (290) 바깥쪽의 가상 수직선 (미도시) 을 따라서 보디 재료 (182) 에서의 깊은 n-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 엠프티-웰 메인 보디-재료 부분 (294) 에서의 n-형 도펀트의 농도는 부호 "n"으로 표시된 중간 농도의 도핑으로부터, 부호 "n-"로 표시된 약한 농도의 도핑으로 서서히 떨어진다. 도 11a의 점선 (296) 은, 그 아래에서는 메인 보디-재료 부분 (294) 의 n-형 도펀트 농도가 중간 농도 n 도핑에 있고, 그 위에서는 부분 (294) 의 n-형 도펀트 농도가 약한 농도 n- 도핑에 있는 위치를 대략적으로 나타낸다.
채널 존 (284)(도 11a에는 명확하게 구획되어 있지 않음) 은 소스 (280) 및 드레인 (282) 사이의 모든 n-형 모노실리콘으로 구성된다. 보다 구체적으로, 채널 존 (284) 은 엠프티-웰 메인 보디-재료 부분 (294) 의 n- 상부 지역의 표면-인접 세그먼트 및 (a) 도 11a의 예에서 도시된 바와 같이 소스 (280) 가 할로 포켓 (290) 보다 더 깊게 확장되는 경우에는 n 할로 포켓 부분 (290) 의 모두 또는 (b) 할로 포켓 (290) 이 소스 (280) 보다 더 깊게 확장되는 경우에는 할로 포켓 (290) 의 표면-인접 세그먼트로 구성된다. 어느 경우이든, 할로 포켓 (290) 은 채널 존 (284) 의 메인 보디-재료 부분 (294) 의 n- 상부 지역과 직접 인접하는 재료보다 n-형으로 더욱 고농도로 도핑되어 있다. 이에 따라, 소스 (290) 를 따르는 할로 포켓 (290) 의 존재는 채널 존 (284) 이 비대칭적 길이방향으로 도펀트 그레이딩 (grading) 되는 것을 야기한다.
tGdH 높은 두께 값의 게이트 유전체 층 (300) 은 상부 반도체 표면 상에 위치해 있고, 채널 존 (284) 위에서 연장된다. 게이트 전극 (302) 은 채널 존 (284) 위의 게이트 유전체 층 (300) 상에 위치해 있다. 게이트 전극 (302) 은 소스 (280) 및 드레인 (282) 위에서 부분적으로 연장된다.
p-형 소스 (280) 는 매우 고농도로 도핑된 메인 부분 (280M) 및 더 저농도로 도핑된 측면 확장부 (280E) 로 구성된다. 이와 유사하게, p-형 드레인 (282) 은 매우 고농도로 도핑된 메인 부분 (282M) 및 더 저농도로 도핑된 측면 확장부 (282E) 로 구성된다. 측면 소스 확장부 (280E) 및 측면 드레인 확장부 (282E) 가 p++ 메인 소스 부분 (280M) 및 p++ 메인 드레인 부분 (282M) 보다 각각 더 저농도로 도핑되어 있지만, 측면 소스 확장부 (280E) 및 측면 드레인 확장부 (282E) 는 본 서브-마이크로미터(sub-μm) CIGFET 응용에서 여전히 고농도로 도핑되어 있다. 일반적으로 메인 소스 부분 (280M) 및 메인 드레인 부분 (282M) 은 p-형 메인 S/D 도펀트 (통상적으로는 붕소) 로 지칭되는 p-형 반도체 도펀트의 이온 주입에 의해 규정된다. 소스 (280) 및 드레인 (282) 에 대한 외부의 전기적 컨택트는 각각 메인 소스 부분 (280M) 및 메인 드레인 부분 (282M) 을 통해 형성된다.
측면 소스 확장부 (280E) 및 측면 드레인 확장부 (282E) 는 상부 반도체 표면을 따르는 채널 존 (284) 을 종결시킨다. 게이트 전극 (302) 은 각각의 측면 확장부 (280E 또는 282E) 의 일부 위에서 연장된다. 일반적으로 전극 (302) 은 p++ 메인 소스 부분 (280M) 또는 p++ 메인 드레인 부분 (282M) 의 어느 부분 위에서도 연장되지 않는다. 측벽 스페이서 (304 및 306) 는 게이트 전극 (302) 의 대향하는 횡방향 측벽들을 따라 각각 위치해 있다. 금속 실리사이드 층 (308, 310, 312) 은 각각 게이트 전극 (302), 메인 소스 부분 (280M), 및 메인 드레인 부분 (282M) 의 상단들을 따라 위치해 있다.
유전체 측벽 스페이서들 (304 및 306) 은 그들이 게이트 전극 (302) 의 소스-쪽 및 드레인-쪽 측면 측들 (lateral sides) 을 따라 각각 연장되기 때문에, 종종 소스-쪽 및 드레인-쪽 스페이서들로 각각 지칭되는 L-형상 스페이서들이다. IGFET (100) 의 L-형상 스페이서들 (264 및 266) 과 같이, IGFET (102) 의 각각의 L-형상 스페이서 (304 또는 306) 는 제 1 L-형상 스페이서 층 (SA) 및 제 1 스페이서 층 (SA) 상에 위치되며 화학적으로 상이한 제 2 L-형상 스페이서 층 (SB) 으로 구성된다. 스페이서들 (264 및 266) 과 동일하게 구성된 스페이서들 (304 및 306) 에 있어서, 소스-쪽 스페이서 (304) 의 측면 연장형 부분은 메인 소스 부분 (280M) 의 일부 위 및 소스 확장부 (280E) 의 일부 위에 위치해 있다. 드레인-쪽 스페이서 (306) 의 측면 연장형 부분은 메인 드레인 부분 (282M) 의 일부 위 및 드레인 확장부 (282E) 의 일부 위에 위치해 있다.
D4. 비대칭 고-전압 p-채널 IGFET의 소스/드레인 확장부들
비대칭 고-전압 p-채널 IGFET (102) 의 드레인 확장부 (282E) 는 소스 확장부 (280E) 보다 더 저농도로 도핑되어 있다. 그러나, 각각의 측면 확장부 (280E 또는 282E) 의 p-형 도핑은 부호 "p+"로 표시되는 고농도의 p-형 도핑의 범위가 된다. 따라서, 도 11a에는 소스 확장부 (280E) 및 드레인 확장부 (282E) 가 모두 "p+"로 라벨링되어 있다.
p+ 소스 확장부 (280E) 는 비교적 얕은 p-형 소스 확장부들을 규정하는 데에만 사용되기 때문에, 일반적으로 p+ 소스 확장부 (280E) 는 p-형 얕은 소스-확장 도펀트로 지칭되는 p-형 반도체 도펀트의 이온 주입에 의해 규정된다. p+ 드레인 확장부 (282E) 는 비교적 깊은 p-형 소스 확장부들 및 비교적 깊은 p-형 드레인 확장부들 모두를 규정하는 데에 사용되기 때문에, 일반적으로 p+ 드레인 확장부 (282E) 는 p-형 깊은 드레인-확장 도펀트로 지칭되고 또한 p-형 깊은 S/D-확장 도펀트로도 지칭되는 p-형 반도체 도펀트의 이온 주입에 의해 규정된다. 소스 확장부 (280E) 및 드레인 확장부 (282E) 에서의 p-형 도핑은 통상적으로 붕소에 의해 제공된다.
p+ 측면 확장부 (280E 및 282E) 는 IGFET (100) 의 측면 확장부 (240E 및 242E) 와 실질적으로 동일한 용도로 IGFET (102) 에서 기능한다. 이와 관련하여, IGFET (102) 는 채널 존 (284) 의 상부 표면을 따르는 공핍 영역에서 유도된 1차 정공들의 채널을 통하여 p+ 소스 확장부 (280E) 로부터 p+ 드레인 확장부 (282E) 로 전류를 흐르게 한다. 드레인 (282) 의 전계로 인하여 1차 정공들이 드레인 (282) 에 접근함에 따라 가속되고 에너지를 얻게 된다. 한쪽 방향으로 이동하는 정공들은 기본적으로 반대쪽 방향의 도펀트 원자로부터 벗어나 이동하는 전자들이라는 것을 감안하면, 그 정공들은 드레인 (282) 에서 원자들에게 충격을 가하여 2차 전하 캐리어들 (다시, 전자들 및 정공들 모두) 을 생성하고, 이것은 국소 전계의 방향으로 일반적으로 이동한다. 2차 전하 캐리어들의 일부 (특히, 2차 정공들) 는 게이트 유전체 층 (300) 방향으로 이동한다. 드레인 확장부 (282E) 가 메인 드레인 부분 (282M) 보다 더 저농도로 도핑되어 있기 때문에, 1차 정공들은 그들이 드레인 (282) 에 진입함에 따라 감소된 전계를 받는다. 그 결과, 보다 소수의 핫 (에너지틱) 2차 전하 캐리어들이 게이트 유전체 층 (300) 으로 주입되어 그것을 대전시킨다. IGFET (102) 의 문턱 전압 VT 의 바람직하지 않은 드리프트 (drift) 는 실질적으로 감소된다.
소스 확장부 (280E) 보다 더 저농도의 드레인 확장부 (282E) 의 p-형 도핑은, 소스 확장부 (240E) 보다 더 저농도의 드레인 확장부 (242E) 의 n-형 도핑의 결과로서 IGFET (100) 가 더 적게 손상시키는 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션을 발생시킨 것과 동일한 이유로, IGFET (102) 가 게이트 유전체 층 (300) 으로의 더욱 적은 핫 캐리어 인젝션 (hot carrier injection) 을 발생시키는 것을 야기한다. 즉, IGFET (102) 에서의 더 저농도의 드레인-확장 도핑은, 드레인 확장부 (282E) 를 따르는 드레인-보디 접합 (288) 의 부분에 걸쳐서 도펀트 농도의 더욱 점진적인 변화를 초래한다. 이에 따라, 드레인 확장부 (282E) 를 따르는 드레인-보디 접합 (288) 의 부분을 따른 공핍 영역의 폭이 증가되고, 드레인 확장부 (282E) 에서의 전계가 감소되는 것을 야기한다. 그 결과로 생긴 드레인 확장부 (282E) 에서의 충돌 이온화의 감소로 인하여, 게이트 유전체 층 (300) 으로의 핫 캐리어 인젝션이 감소된다.
p+ 소스 확장부 (280E) 및 p+ 드레인 확장부 (282E) 의 각각은 상부 반도체 표면의 아래에서 최대 (또는 피크) p-형 도펀트 농도에 도달한다. 소스 확장부 (280E) 및 드레인 확장부 (282E) 가 이온 주입에 의해 규정되므로, 소스 확장부 (280E) 는 소스 확장부 (280E) 를 거쳐 연장되고 메인 소스 부분 (280M) 으로부터 충분히 멀리 떨어진 가상 수직선 (미도시) 이 존재하고, 메인 소스 부분 (280M) 을 규정하는 p-형 도펀트가 그 수직선을 따르는 전체 p-형 도펀트 농도에 대해 어떤 의미있는 영향도 미치지 않는 성질을 일반적으로 갖는다. 그 결과, p-형 얕은 소스-확장 도펀트의 농도가 그 수직선을 따라서 그것의 최대 값에 도달하는 깊이는, 소스 확장부 (280E) 의 전체 p-형 도펀트 농도의 최대 값에 있는 깊이 ySEPK 와 대체로 동일하다. 소스 확장부 (280E) 에 관한 깊이 ySEPK 는 보통 0.003 - 0.015 μm, 통상적으로 0.006 μm 이다.
마찬가지로, 드레인 확장부 (282E) 는 드레인 확장부 (282E) 를 거쳐 연장되고 메인 드레인 부분 (282M) 으로부터 충분히 멀리 떨어진 가상 수직선 (미도시) 이 존재하고, 메인 드레인 부분 (282M) 을 규정하는 p-형 도펀트가 그 수직선을 따르는 전체 p-형 도펀트 농도에 대해 어떤 의미있는 영향도 미치지 않는 성질을 일반적으로 갖는다. 일반적으로 p-형 깊은 S/D-확장 도펀트의 농도가 드레인 확장부 (282E) 를 거치는 수직선을 따라서 그것의 최대 값에 도달하는 깊이는, 드레인 확장부 (282E) 의 전체 p-형 도펀트 농도의 최대 값에 있는 깊이 yDEPK 와 대체로 동일하다. 소스 확장부 (280E) 의 p-형 얕은 p-형 소스-확장 도펀트의 최대 농도의 깊이 ySEPK 와 같이, 드레인 확장부 (282E) 에 관한 깊이 yDEPK 는 보통 0.003 - 0.015 μm, 통상적으로 0.006 μm 이다.
일반적으로 드레인 확장부 (282E) 에 관한 최대 농도 깊이 yDEPK 는 소스 확장부 (280E) 에 관한 최대 농도 깊이 ySEPK 와 대체로 동일함에도 불구하고, p+ 드레인 확장부 (282E) 는 p+ 소스 확장부 (280E) 보다 상당히 더 깊게 확장된다. 즉, IGFET (102) 의 드레인 확장부 (282E) 의 깊이 yDE 는 소스 확장부 (280E) 의 깊이 ySE 를 상당히 초과한다. IGFET (102) 의 드레인-확장 깊이 yDE 는 그것의 소스-확장 깊이 ySE 보다 보통은 적어도 20% 더 크고, 바람직하게는 적어도 30% 더 크고, 더욱 바람직하게는 적어도 50% 더 크고, 더욱더 바람직하게는 적어도 100% 더 크다.
2가지 주요 팩터 (factor) 들이 소스 확장부 (280E) 보다 상당히 더 깊게 확장되는 드레인 확장부 (282E) 를 야기한다. 팩터들 모두가 n+ 소스측 할로 포켓 부분 (290) 을 포함한다. 첫째, 할로 포켓 부분 (290) 내의 n-형 도펀트는 소스 확장부 (280E) 내의 p-형 얕은 소스-확장 도펀트의 확산을 억제함으로써 소스-확장 깊이 ySE 를 감소시킨다. 둘째, 할로 포켓 (290) 내의 n-형 도펀트로 인해 소스 확장부 (280E) 의 바닥 (bottom) 이 더 높은 위치에 존재하게 되고, 이에 따라 소스-확장 깊이 ySE 를 더욱 감소시킨다. 이온 주입을 수행하는 것에 의해 드레인 확장부 (282E) 는 소스 확장부 (280E) 보다 더 깊게 확장되도록 배열될 수 있고, 이에 따라 드레인 확장부 (282E) 의 최대 p-형 도펀트 농도의 깊이 yDEPK 는 소스 확장부 (280E) 의 최대 p-형 도펀트 농도의 깊이 ySEPK 를 초과할 수 있다.
비대칭 IGFET (100 및 102) 의 통상적인 구현형태에서, n-채널 IGFET (100) 의 p 할로 포켓 부분 (250) 내의 p-형 소스 할로 도펀트는 p-채널 IGFET (102) 의 p+ 소스 확장부 내의 p-형 얕은 소스-확장 도펀트와 동일한 원자 종 (atomic species), 보통은 붕소 (boron) 이다. 이와 유사하게, 통상적으로 p-채널 IGFET (102) 의 할로 포켓 부분 (290) 내의 n-형 소스 할로 도펀트는 n-채널 IGFET (100) 의 n+ 소스 확장부 (240E) 내의 n-형 얕은 소스-확장 도펀트와 동일한 원자 종, 보통은 비소 (arsenic) 이다.
비소 원자는 붕소 원자에 비해 상당히 더 크다. 따라서, p-채널 IGFET (102) 의 할로 포켓 부분 (290) 내의 n-형 도펀트는, n-채널 IGFET (100) 의 할로 포켓 부분 (250) 내의 p-형 도펀트가 소스 확장부 (240E) 내의 n-형 얕은 소스-확장 도펀트의 확산을 억제하는 것보다 상당히 더 소스 확장부 (280E) 내의 p-형 얕은 소스-확장 도펀트의 확산을 방해한다. 일반적으로 p-채널 IGFET (102) 의 드레인 확장부 (282E) 에 관한 최대 농도 깊이 yDEPK 가 소스 확장부 (280E) 에 관한 최대 농도 깊이 ySEPK 와 대체로 동일하지만, n-채널 IGFET (100) 의 드레인 확장부 (242E) 에 관한 최대 농도 깊이는 소스 확장부 (240E) 에 관한 최대 농도 깊이 ySEPK 보다 상당히 더 큼에도 불구하고, 이것은 IGFET들 (100 및 102) 이 소스-확장 깊이 ySE 에 대한 비슷한 비율의 드레인-확장 깊이 yDE 를 가질 수 있게 한다.
p-채널 IGFET (102) 의 드레인 확장부 (282E) 내의 p-형 깊은 S/D-확장 도펀트의 분포는 소스 확장부 (280E) 내의 p-형 얕은 소스-확장 도펀트의 분포 보다 상당히 더 수직으로 확산 된다. 따라서, 드레인 확장부 (282E) 내의 전체 p-형 도펀트의 분포는 소스 확장부 (280E) 내의 전체 p-형 도펀트의 분포 보다 상당히 더 수직으로 확산 된다.
IGFET (100) 가 게이트 유전체 층 (260) 으로의 더 적은 핫 캐리어 인젝션을 초래한 것과 대체로 동일한 이유로, 소스 확장부 (280E) 보다 더 큰 드레인 확장부 (282E) 의 깊이는 IGFET (102) 의 게이트 유전체 층 (300) 으로의 핫 캐리어 인젝션이 더 감소되는 것을 야기한다. 구체적으로, IGFET (102) 에서 드레인 확장부 (282E) 의 증가된 깊이로 인하여 드레인 확장부 (282E) 를 통과하는 전류가 수직으로 더욱 확산되고, 이에 따라 드레인 확장부 (282E) 의 전류 밀도를 감소시킨다. 드레인 확장부 (282E) 내의 전체 p-형 도펀트의 증가된 확산으로 인해 드레인 확장부 (282E) 에서의 전계가 감소된다. 그 결과 생긴 드레인 확장부 (282E) 에서의 충돌 이온화의 감소는 게이트 유전체 (300) 로의 더 적은 핫 캐리어 인젝션을 초래한다.
드레인 확장부 (282E) 는 게이트 전극 (302) 의 아래에서 소스 확장부 (280E) 보다 상당히 더 확장된다. 따라서, IGFET (102) 의 게이트 전극 (302) 이 드레인 확장부 (282E) 를 오버랩 (overlap) 하는 양 XDEOL 은 게이트 전극 (302) 이 소스 확장부 (280E) 를 오버랩하는 양 XSEOL 을 상당히 초과한다. IGFET (102) 의 게이트-투-드레인-확장 (gate-to-drain-extension) 오버랩 XDEOL 은 그것의 게이트-투-소스-확장 (gate-to-source-extension) 오버랩 XSEOL 보다 보통 적어도 20% 더 크고, 바람직하게는 적어도 30% 더 크고, 더욱 바람직하게는 적어도 50% 더 크다.
소스 확장부 (240E) 위에서 보다 드레인 확장부 (242E) 위에서 더 큰 오버랩의 게이트 전극 (262) 의 결과로서 IGFET (100) 가 게이트 유전체 층 (260) 으로의 더욱 적은 핫 캐리어 인젝션을 초래하는 것과 같은 이유로, 소스 확장부 (280E) 위에서 보다 드레인 확장부 (282E) 위에서 더 큰 오버랩의 게이트 전극 (302) 으로 인해 IGFET (102) 의 게이트 유전체 층 (300) 으로의 핫 캐리어 인젝션은 더욱더 감소된다. 즉, IGFET (102) 의 드레인 확장부 (282E) 가 게이트 전극 (302) 아래에서 측방으로 확장되는 더 큰 양은 드레인 확장부 (282E) 를 통과하는 전류 흐름이 더욱더 수직으로 확산되는 것을 가능하게 한다. 드레인 확장부 (282E) 에서의 전류 밀도는 더욱 감소된다. 그 결과 발생한 드레인 확장부 (282E) 에서의 충돌 이온화의 더 큰 감소는 게이트 유전체 층 (300) 으로의 더욱더 적은 핫 캐리어 인젝션을 야기한다. 감소된 도핑, 더 큰 깊이, 및 드레인 확장부 (282E) 의 더 큰 게이트-전극 오버랩으로 인하여, IGFET (102) 는 게이트 유전체 (300) 로의 매우 적은 핫 캐리어 인젝션을 받는다. IGFET (100) 와 같이, IGFET (102) 의 문턱 전압은 동작 시간 (operational time) 에 대해서 매우 안정적이다.
통상적으로 IGFET (102) 의 메인 드레인 부분 (282M) 의 깊이 yDM 는 메인 소스 부분 (280M) 의 깊이 ySM 와 거의 동일하다. IGFET (102) 에 관한 각각의 깊이 ySM 및 yDM 는 보통 0.05 - 0.15 μm, 통상적으로 0.10 μm이다. 할로 포켓 부분 (290) 을 규정하는 n-형 도펀트의 존재로 인하여, IGFET (102) 의 메인 소스 부분 깊이 ySM 는 그것의 메인 드레인 부분 깊이 yDM 보다 약간 더 작을 수도 있다.
도 11a의 예에서는, IGFET (102) 의 메인 소스 부분 (280M) 이 소스 확장부 (280E) 보다 더 깊게 확장된다. 따라서, IGFET (102) 의 메인 소스 부분 깊이 ySM 는 그것의 소스-확장 깊이 ySE 를 초과한다. 이와 대조적으로, 본 예에서는 드레인 확장부 (282E) 가 메인 드레인 부분 (282M) 보다 더 깊게 확장된다. 그 결과, IGFET (102) 의 드레인-확장 깊이 yDE 는 그것의 메인 드레인 부분 깊이 yDM 를 초과한다. 또한, 드레인 확장부 (282E) 는 메인 드레인 부분 (282M) 의 아래에서 측방으로 확장된다.
도 11a의 예에서는 IGFET (102) 의 메인 소스 부분 깊이 ySM 가 그것의 소스-확장 깊이 ySE 를 초과하므로, IGFET (102) 의 소스 깊이 yS 는 그것의 메인 소스 부분 깊이 ySM 와 동일하다. 반면에, IGFET (102) 의 드레인-확장 깊이 yDE 는 그것의 메인 드레인 부분 깊이 yDM 를 초과하기 때문에, 본 예에서는 IGFET (102) 의 드레인 깊이 yD 가 그것의 드레인-확장 깊이 yDE 와 동일하다. IGFET (102) 의 소스 깊이 yS 는 보통 0.05 - 0.15 μm, 통상적으로 0.10 μm이다. IGFET (102) 의 드레인 깊이 yD 는 보통 0.08 - 0.20μm, 통상적으로 0.14 μm이다. 이에 따라, 일반적으로 IGFET (102) 의 드레인 깊이 yD 는 0.01 - 0.10 μm 만큼, 통상적으로는 0.04 μm 만큼 그것의 소스 깊이 yS 를 초과한다. 또한, IGFET (102) 의 소스-확장 깊이 ySE 는 보통 0.02 - 0.10 μm, 통상적으로 0.06 μm이다. IGFET (102) 의 드레인-확장 깊이 yDE 는 0.08 - 0.20 μm, 통상적으로 0.14 μm 이다. 그러므로, 통상적으로 IGFET (102) 의 드레인-확장 깊이 yDE 는 그것의 소스-확장 깊이 ySE 의 2배 보다 더 크다.
도 11a의 구현형태에서는 IGFET (102) 가 깊은 n 웰 영역 (210) 을 사용한다. 평균 깊은 n 웰 최대 농도 깊이 yDNWPK 가 보통 1.0 - 2.0 μm, 통상적으로 1.5 μm이므로, IGFET (102) 에 관한 평균 깊이 yDNWPK 는 그것의 드레인 깊이 yD 의 보통 5 - 25 배, 바람직하게는 8 - 16 배, 통상적으로는 10 - 12 배이다.
전도성 타입들이 반대가 되는, p-채널 IGFET (102) 는 n-채널 IGFET (100) 에 있어서의 상부 반도체 표면을 따르는 길이방향 도펀트 분포들과 상당히 유사한 상부 반도체 표면을 따르는 길이방향 도펀트 분포를 갖는다. IGFET (102) 의 도핑 비대칭성과 p-형 엠프티-웰 보디 재료 (182) 의 엠프티-웰 도핑 특성의 추가적 설명이 위에서 인용된 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에 제공되어 있다.
p-채널 IGFET (102) 의 문턱 전압 VT 은 0.3 μm 부근의 드로운 채널 길이 LDR 및 6 - 6.5 nm의 게이트 유전체 두께에서 -0.5 V 내지 -0.7 V 이고, 통상적으로 -0.6 V 이다. n-채널 IGFET (100) 와 같이, p-채널 IGFET (102) 는 높은 동작 전압 범위, 예를 들면, 3.0V 의 단방향-전류 응용들에 대해 특히 적합하다.
E. 드레인 확장형 IGFET들
E1. 드레인 확장형 n-채널 IGFET의 구조
다음으로, 비대칭 확장된-드레인 확장된-전압 상보형 IGFET들 (104 및 106) 의 내부 구조를 설명한다. IGFET들 (104 및 106) 의 중심부들의 확대도가 도 13a 및 도 13b에 각각 나타나 있다.
n-채널 IGFET (104) 에 대해 먼저 설명하면, 도 11b 및 도 13a 에 나타낸 바와 같이 n-채널 IGFET (104) 은 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (144) 에 위치해 있는 n-형 제 1 S/D 존 (320) 을 구비한다. 엠프티 메인 웰 (184B) 은 IGFET (104) 에 관한 n-형 제 2 S/D 존을 구성한다. n-형 S/D 존 (148B) 의 일부분들이, 아래에서 더 설명되는 바와 같이, 활성 반도체 아일랜드들 (144A 및 도144B) 모두에 위치해 있다. S/D 존들 (320 및 184B) 은 일반적으로, 반드시는 아니지만, 소스 및 드레인으로서 각각 기능하기 때문에, 이하에서는 종종 소스 (320) 및 드레인 (184B) 으로 각각 지칭된다.
소스 (320) 및 드레인 (184B) 은 p-형 엠프티 메인 웰 영역 (184A) 과 p- 기판 영역 (136) 으로 형성된 p-형 보디 재료의 채널 존 (322) 에 의해 분리되어 있다. p-형 엠프티-웰 보디 재료 (184A), 즉 전체 보디 재료 (184A 및 136) 중의 부분 (184A) 은 n-형 소스 (320) 와 함께 소스-보디 pn 접합 (324) 을 형성한다. n-형 엠프티-웰 드레인 (184B) 와 p- 기판 영역 (136) 사이의 pn 접합 (226) 은 IGFET (104) 에 관한 드레인-보디 접합이다. 엠프티 웰들 (184A 및 184B) 의 기능을 명확히 하기 위해, 아래에서는 엠프티 메인 웰 영역들 (184A 및 184B) 을 종종 엠프티-웰 보디 재료 (184A) 및 엠프티-웰 드레인 (184B) 으로서 설명할 것이다.
n-형 소스 (320) 는 매우 고농도로 도핑된 메인 부분 (320M) 과 더 저농도로 도핑된 측면 확장부 (320E) 로 구성된다. 소스 (320) 에 대한 외부 전기적 컨택트는 n++ 메인 소스 부분 (320M) 을 통해 형성된다. 측면 소스 확장부 (320E) 가 메인 소스 부분 (320M) 보다 더 저농도로 도핑되어 있지만, 본 서브-마이크로미터(sub-μm) CIGFET 응용에서 측면 소스 확장부 (320E) 는 여전히 고농도로 도핑되어 있다. N+ 소스 확장부 (320E) 는 IGFET (104) 의 소스측에서 상부 반도체 표면을 따르는 채널 존 (322) 을 종결시킨다.
N++ 메인 소스 부분 (320M) 은 소스 확장부 (320E) 보다 더 깊게 확장된다. 따라서, 소스 (320) 의 최대 깊이 yS 는 메인 소스 부분 (320M) 의 최대 깊이 ySM 이다. IGFET (104) 에 관한 최대 소스 깊이 yS 가 도 13a에 표시되어 있다. 메인 소스 부분 (320M) 및 소스 확장부 (320E) 는 각각 n-형 메인 S/D 및 얕은 소스-확장 도펀트들로 규정된다.
p-형 엠프티-웰 보디 재료 (184A) 의 중간농도로 도핑된 할로 포켓 부분 (326) 은 소스 (320) 를 따라서 상부 반도체 표면까지 위로 확장되고, 보디 재료 (184A) 내의 위치 (및 그러므로 소스 (320) 와 드레인 (184B) 사이) 에서 종결된다. 도 11b 및 도 13a는 소스 (320), 구체적으로는 메인 소스 부분 (320M) 이 소스측 할로 포켓 (326) 보다 더 깊게 확장된 상황을 도시한다. 다르게는, 할로 포켓 (326) 은 소스 (320) 보다 더 깊게 확장될 수 있다. 그러면 할로 포켓 (326) 은 소스 (320) 의 아래에서 측방으로 확장된다. 할로 포켓 (326) 은 p-형 소스 할로 도펀트로 규정된다.
소스측 할로 포켓 부분 (326) 바깥쪽의 p-형 엠프티-웰 보디 재료 (184A) 의 부분은 도 11b 및 도 13a에서 아이템 328 로 표시되어 있다. 할로 포켓 (326) 바깥쪽의 채널 존 (322) 을 거치는 선택된 가상 수직선을 따라서 보디 재료 (184A) 의 깊은 p-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 엠프티-웰 보디-재료 부분 (328) 내의 p-형 도펀트의 농도는 부호 "p"로 표시된 중간농도 도핑으로부터 부호 "p-"로 표시된 저농도 도핑까지 점차 떨어진다. (도 13a에서만 라벨링된) 점선 332 는, 그 아래에서는 보디-재료 부분 (328) 의 p-형 도펀트 농도가 중간농도 p 도핑에 있고, 그 위에서는 부분 (328) 의 p-형 도펀트 농도가 저농도 p- 도핑에 있는 위치를 대략적으로 나타낸다. 선 332 아래의 보디-재료 부분 (328) 의 중간농도로 도핑된 지역은 도 13a에서 하부 보디-재료 지역 328L 로 표시되어 있다. 선 332 위의 보디-재료 부분 (328) 의 저농도로 도핑된 지역은 도 13a에서 p- 상부 보디-재료 지역 328U 로 표시되어 있다.
p-형 엠프티-웰 보디-재료 부분 (328) 내의 p-형 도펀트는 p-형 엠프티 메인 웰 도펀트, p- 기판 영역 (136) 의 p-형 백그라운드 도펀트, 및 (p 할로 포켓 부분 (326) 근처의) p-형 소스 할로 도펀트로 구성된다. p-형 백그라운드 도펀트의 농도는 반도체 보디의 전체에 걸쳐 대체로 일정하다. p-형 엠프티-웰 보디 재료 (184A) 내의 p-형 엠프티 메인 웰 도펀트가 평균 깊이 yPWPK 에서 표면하부 위치를 따르는 깊은 표면하부 농도 최대에 도달하기 때문에, 보디-재료 부분 (328) 내의 p-형 엠프티 메인 웰 도펀트의 존재는, 부분 (328) 내의 전체 p-형 도펀트의 농도가 실질적으로 보디 재료 (184A) 의 깊은 표면하부 농도 최대의 위치에서 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 도 13a에서 "MAX" 로 라벨링된 왼편의 이점 쇄선으로 나타낸 바와 같이, 보디-재료 부분 (328) 의 깊은 표면하부 농도 최대는 상부 반도체 표면의 아래에서 측방으로 연장되고, 마찬가지로 평균 깊이 yPWPK 에서 존재한다. 보디-재료 부분 (328) 의 깊은 표면하부 농도 최대의 존재로 인하여 그것은 측면 바깥쪽으로 벌징 (bulging) 된다. 보디-재료 부분 (328) 의, 및 따라서 보디 재료 (184A) 의 최대 벌지 (bulge) 는 보디 재료 (184A) 의 부분 (328) 의 깊은 표면하부 농도 최대의 위치를 따라서 존재한다.
n-형 엠프티-웰 드레인 (184B) 은 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (114B) 에 위치해 있는 매우 고농도로 도핑된 외부 컨택트 부분 (334) 을 포함한다. N++ 외부 드레인 컨택트 부분 (334) 은, 드레인 컨택트 부분 (334) 이 매우 고농도로 도핑되어 있고, 채널 존으로부터 떨어져서 이격되어 있고, 또한 IGFET (104) 에 대한 외부 전기적 컨택트를 만드는데 이용되기 때문에, 본 명세서에서는 메인 소스 부분 (320M) 과 유사하게 메인 드레인 부분으로서 종종 지칭된다. n++ 외부 드레인 컨택트 부분/메인 드레인 부분 (334) 바깥쪽의 드레인 (184B) 의 부분은 도 11b 및 도 13a에서 아이템 336으로 표시되어 있다.
아일랜드 (144A) 를 거치는 선택된 가상 수직선을 따라서 드레인 (184A) 의 깊은 n-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 드레인 (184B) 내의 n-형 도펀트의 농도는 부호 "n"으로 표시된 중간농도 도핑으로부터 부호 "n-"로 표시된 저농도 도핑까지 점차 떨어진다. (도 13a에만 라벨링된) 점선 340 은, 그 아래에서는 엠프티-웰 드레인 부분 (336) 의 n-형 도펀트 농도가 중간농도 n 도핑에 있고, 그 위에서는 부분 (336) 의 n-형 도펀트 농도가 저농도 n- 도핑에 있는 위치를 대략적으로 나타낸다. 선 340 아래의 드레인 부분 (336) 의 중간농도로 도핑된 지역은 도 13a에서 n 하부 엠프티-웰 드레인 지역 336L 로 표시되어 있다. 선 340 위의 드레인 부분 (336) 의 저농도로 도핑된 지역은 도 13a에서 n- 상부 엠프티-웰 드레인 지역 336U 로 표시되어 있다.
n-형 엠프티-웰 드레인 부분 (336) 의 n-형 도펀트는 n-형 엠프티 메인 웰 도펀트 및 드레인 컨택트 부분 (334) 을 형성하기 위해, 하술 하는 바와 같이, 이용된 (n++ 드레인 컨택트 부분 (334) 근처의) n-형 메인 S/D 도펀트로 구성된다. n-형 엠프티-웰 드레인 (184B) 내의 n-형 엠프티 메인 웰 도펀트는 평균 깊이 yNWPK 에서 깊은 표면하부 농도 최대에 도달하기 때문에, 드레인 부분 (336) 내의 n-형 엠프티 메인 웰 도펀트의 존재는 부분 (336) 내의 전체 n-형 도펀트의 농도가 실질적으로 웰 (184B) 의 깊은 표면하부 농도 최대의 위치에서 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 도 13a에서 "MAX"로 라벨링된 오른쪽 이점 쇄선으로 표시된 바와 같이, 드레인 부분 (336) 의 깊은 표면하부 농도 최대는 상부 반도체 표면의 아래에서 측방으로 연장되고, 마찬가지로 평균 깊이 yNWPK 에서 존재한다. 엠프티-웰 드레인 부분 (336) 의 깊은 표면하부 농도 최대의 존재는, 그것이 측면 바깥쪽으로 벌징 (bulging) 되는 것을 야기한다. 드레인 부분 (336) 에서의, 및 그러므로 엠프티-웰 드레인 (184B) 에서의 최대 벌지 (bulge) 는 드레인 (184B) 의 부분 (336) 의 깊은 표면하부 농도 최대의 위치를 따라서 존재한다.
p- 기판 영역 (136) 의 표면-인접 부분 (136A) 은 엠프티-웰 보디 재료 (184A)(구체적으로는 엠프티-웰 보디-재료 부분 (328)), 및 엠프티-웰 드레인 (184B)(구체적으로는 엠프티-웰 드레인 부분 (336)) 을 측방으로 분리시킨다. Lww 가 IGFET (104) 와 같은 드레인 확장형 IGFET의 한 쌍의 상보적인 (p-형 및 n-형) 엠프티 메인 웰들 사이의 최소 이격 거리를 나타내도록 놓는 경우, 도 13a는 엠프티-웰 보디 재료 (184A) 와 엠프티-웰 드레인 (184B) 사이의 최소 웰-웰 이격 거리가 일반적으로 그들의 최대 측면 벌지 (bulge) 를 따라 존재하는 것을 나타낸다. 이것은 보디 재료 (184A) 및 드레인 (184B) 의 깊은 표면하부 농도 최대의 평균 깊이들 yPWPK 및 yNWPK 가 도 11b 및 도 13a의 예에서와 대체로 동일하기 때문에 발생한다. 깊이 yPWPK 와 깊이 yNWPK 사이의 차이로 인하여, 통상적으로 IGFET (104) 에 관한 최소 웰-웰 분리의 위치가 도 13a에 표시된 위치로부터 약간 벗어나게 되고, 또한 도 13a에 표시된 바와 같이 완전히 측방으로 되는 것이 아닌 상부 반도체 표면에 대해 약간 기울어지게 될 것이다.
웰-분리 부분 (136A) 은 p- 기판 영역 (316) 의 일부분을 구성하기 때문에 저농도로 도핑되어 있다. p-형 엠프티-웰 보디 재료 (184A) 내의 p-형 도펀트의 깊은 농도 최대는 그것의 중간농도로 도핑된 하부 지역 (328L) 에 존재한다. 이와 유사하게, n-형 엠프티-웰 드레인 (184B) 내의 n-형 도펀트의 깊은 농도 최대는 그것의 중간농도로 도핑된 하부 지역 (336L) 에 존재한다. 따라서, p-형 보디 재료 (184A) 의 중간농도로 도핑된 하부 지역 (328L) 및 n-형 드레인 (184B) 의 중간농도로 도핑된 하부 지역 (336L) 은, 반도체 보디의 더 저농도로 도핑된 부분에 의해 측방으로 분리되어 있다.
채널 존 (322)(도 11b 또는 도 13a에는 구체적으로 구획되어 있지 않음) 은 소스 (320) 와 드레인 (184B) 사이의 모든 p-형 모노실리콘으로 구성된다. 구체적으로, 채널 존 (322) 은 웰-분리 부분 (136A) 의 표면-인접 세그먼트, 보디-재료 부분 (328) 의 p- 상부 지역 (328U) 의 표면-인접 세그먼트, 및 (a) 도 11b 및 도 13a의 예에서 도시된 바와 같이 소스 (320) 가 할로 포켓 (326) 보다 더 깊게 확장되는 경우에는 p 할로 포켓 부분 (326) 의 모두 (b) 할로 포켓 (326) 이 소스 (320) 보다 더 깊게 확장되는 경우에는 할로 포켓 (326) 의 표면-인접 세그먼트로 형성된다. 어느 경우이든, 할로 포켓 (326) 은 채널 존 (322) 의 보디-재료 부분 (328) 의 p- 상부 지역 (328U) 의 직접 인접하는 재료 보다 더욱 고농도로 도핑된 p-형이다. 이에 따라 소스 (320) 를 따르는 할로 포켓 (326) 의 존재는, 채널 존 (322) 이 비대칭적 길이방향으로 도펀트 그레이딩 (grading) 되는 것을 야기한다. 채널 존 (322) 의 웰-분리 부분 (136A) 의 표면-인접 세그먼트의 존재는, 그것이 더욱 비대칭적 길이방향으로 도펀트 그레이딩되는 것을 야기한다.
드레인 (184B) 은 리세스된 (recessed) 필드 절연체 (138) 아래에서 확장되어서 아일랜드 (144A) 의 드레인 (184B) 의 재료를 아일랜드 (144B) 의 드레인 (184B) 의 재료에 전기적으로 접속시킨다. 구체적으로, 필드 절연체 (138) 는 n++ 드레인 컨택트 부분 (334) 과 엠프티-웰 드레인 (184B) 의 더 저농도로 도핑된 언더라잉 (underlying) 부분 (184B1) 을 측방으로 둘러싼다. 이에 따라, 필드 절연체 (138) 의 부분 (138A) 은 아일랜드 (144A) 에 위치한 드레인 (184B) 의 부분 (184B2) 으로부터 드레인 컨택트 부분 (334) 및 더 저농도로 도핑된 언더라잉 드레인 부분 (184B1) 을 측방으로 분리시킨다. 드레인 부분 (184B2) 은 p- 웰-분리 부분 (136A) 과 연속되어 있고, 상부 반도체 표면까지 위로 확장된다. 드레인 (184B) 의 잔여물은 도 13a의 아이템 184B3 로서 식별되고, 아일랜드들 (144A 및 144B) 의 바닥으로부터 드레인 (184B) 의 바닥에 이르기까지 연장되는 n-형 드레인 재료로 구성된다. 드레인 (184B) 은 필드 절연체 (138) 의 아래에서 확장되고 이에 따라 소스 (320) 보다 상당히 더 깊게 확장되기 때문에, 채널 존 (322) 의 바닥은 소스 (320) 로부터 드레인 (184B) 으로 이동할 때에 상당히 아래쪽으로 기울어진다.
tGdH 높은 두께 값의 게이트 유전체 층 (344) 은 상부 반도체 표면 상에 위치해 있고 채널 존 (322) 위에서 연장된다. 게이트 전극 (346) 은 채널 존 (322) 위의 게이트 유전체 층 (344) 상에 위치해 있다. 게이트 전극 (346) 은 소스 (320) 및 드레인 (184B) 위에서 부분적으로 연장된다. 보다 구체적으로, 게이트 전극 (346) 은 소스 확장부 (320E) 위에서 부분적으로 연장되지만, 메인 소스 부분 (320M) 위에서는 연장되지 않는다. 게이트 전극 (346) 은 드레인 컨택트 부분 (334) 을 향해 필드-절연 부분 (138A) 을 가로질러서, 드레인 부분 (184B2) 위의 도중까지 (통상적으로 약 1/2) 확장된다. 유전체 측벽 스페이서들 (348 및 350) 은 게이트 전극 (346) 의 대향하는 횡방향 측벽들을 따라 각각 위치해 있다. 금속 실리사이드 층 (352, 354, 및 356) 은 게이트 전극 (346), 메인 소스 부분 (320M), 및 드레인 컨택트 부분 (334) 의 상단 (top) 들을 따라서 각각 위치해 있다.
유전체 측벽 스페이서들 (348 및 350) 은 그들이 게이트 전극 (346) 의 소스-쪽 및 드레인-쪽 측면 측들을 따라서 각각 연장되기 때문에 종종 소스-쪽 스페이서 및 드레인-쪽 스페이서로 각각 지칭되는 L-형상 스페이서들이다. IGFET (100) 의 L-형상 스페이서들 (264 및 266) 과 유사하게, IGFET (104) 의 각각 L-형상 스페이서 (348 또는 350) 는 제 1 L-형상 스페이서 층 (SA) 및 제 1 스페이서 층 (SA) 상에 위치되고 화학적으로 상이한 제 2 L-형상 스페이서 층 (SB) 으로 구성된다. 스페이서들 (264 및 266) 과 동일하게 구성된 스페이서들 (348 및 350) 에 있어서, 소스-쪽 스페이서 (348) 의 측면 연장형 부분은 메인 소스 부분 (320M) 의 일부 위 및 소스 확장부 (320E) 의 일부 위에 위치된다. 드레인-쪽 스페이서 (350) 의 측면 연장형 부분은 필드-절연 부분 (138A) 위에 위치된다. 필드-절연 부분 (138A) 의 측면 폭에 따라, 드레인-쪽 스페이서 (350) 의 측면 연장형 부분은 또한 드레인 컨택트 부분/메인 드레인 부분 (334) 의 일부 위에서 연장될 수도 있다.
드레인 확장형 IGFET (104) 는 (a) 그것의 게이트-대-소스 전압 VGS 이 그것의 포지티브 문턱 전압 VT 과 동일하거나 초과하는 경우 및 (b) 그것의 드레인-대-소스 전압 VDS 이 전자들로 하여금 소스 (320) 로부터 채널 존 (322) 을 거쳐 드레인 (184B) 까지 흐르게 하기 위한 충분한 포지티브 값에 있는 때에는, 바이어스 온 상태에 있다. IGFET (104) 의 게이트-대-소스 전압 VGs 이 그것의 문턱 전압 VT 미만이지만, 드레인-대-소스 전압 VDS 이, 게이트-대-소스 전압 VGS 가 IGFET (104) 를 전도성으로 만들도록 그것의 문턱 전압 VT 와 동일하거나 초과한다면 전자들이 소스 (320) 로부터 채널 존 (322) 을 거쳐 드레인 (184B) 까지 흐를 수 있게 하는, 충분한 포지티브 값에 있는 때에는, IGFET (104) 가 바이어스 오프 상태에 있다. 드레인-대-소스 전압 VDS 이 IGFET (104) 를 브레이크다운 상태에 놓을 정도로 충분히 높지 않은 한, 바이어스 오프 상태에서는 소스 (320) 로부터 채널 존 (322) 을 거쳐 드레인 (184B) 으로의 의미있는 전자들의 흐름이 존재하지 않는다.
엠프티-웰 보디 재료 (184A) 및 엠프티-웰 드레인 (184B) 의 도핑 특성으로 인해, IGFET (104) 가 바이어스 오프 상태에 있는 경우, 드레인 확장형 IGFET (104) 의 모노실리콘 내의 피크 (peak) 크기의 전계는 상부 반도체 표면의 상당한 아래에서 존재하게 된다. IGFET 동작 동안, IGFET (104) 는 핫-캐리어 게이트 유전체 차징 (charging) 으로 인하여, 모노실리콘 내의 피크 크기의 전계가 상부 반도체 표면을 따라 존재하는 종래의 드레인 확장형 IGFET 보다 상당히 더 적은 열화 (deterioration) 를 받게 된다. IGFET (104) 의 신뢰성은 상당히 증가된다.
IGFET (104) 가 바이어스 오프 상태에 있는 경우, 엠프티-웰 보디 재료 (184A) 및 엠프티-웰 드레인 (184B) 의 도핑 특성으로 인해 IGFET (104) 의 모노실리콘 내의 피크 크기의 전계가 상부 반도체 표면의 상당한 아래에서 존재할 수 있는 방법의 설명이, 위에서 인용된 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에 제공되어 있다. 요컨대, 엠프티 메인 웰 최대 도펀트 농도 깊이들 yPWPK 및 yNWPK 는 n-형 엠프티-웰 드레인 (184B) 에서의 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 보다 통상적으로 약간 더 큰, p-형 엠프티-웰 보디-재료 (184A) 에서의 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 와 유사한 값들을 갖는다.
IGFET (104) 의 엠프티 메인 웰 최대 도펀트 농도 깊이 yPWPK 및 yNWPK 모두는 소스 (320) 의 최대 깊이 yS 보다 더 크다. 깊이 yPWPK 및 yNWPK 각각은 보통 IGFET (104) 의 최대 소스 깊이 yS 의 적어도 2배 이지만, IGFET (104) 의 소스 깊이 yS 의 보통 10배 이하, 바람직하게는 5배 이하, 더욱 바람직하게는 4배 이하이다. 예를 들어, 각각의 깊이 yPWPK 또는 yNWPK 는 통상적으로 소스 깊이 yS 의 2 - 3 배이다.
엠프티-웰 보디 재료 (184A) 로 시작하면, 통상적으로 p-형 엠프티 메인 웰 도펀트의 농도는, 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도 위치로부터, p- 기판 영역 (136) 의 부분 (136A) 과 할로 포켓 부분 (326) 사이의 채널 존 (322) 의 부분을 포함하는, p-형 엠프티-웰 보디-재료 부분 (328) 을 통과하는 선택된 가상 수직선을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 실질적으로 단조롭게 감소한다. 예를 들어, 통상적으로 p-형 엠프티 메인 웰 도펀트의 농도는 p-형 엠프티 메인 웰 도펀트의 최대 농도의 yPWPK 위치로부터 보디-재료 부분 (328) 을 통과하는 선택된 수직선을 따라 상향으로 상부 반도체 표면까지 이동할 때에 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 실질적으로 단조롭게 감소한다. 전체 p-형 도펀트의 농도는 선택된 수직선을 따르는 깊이 yPWPK 에서 대체로 최대에 도달하고, yPWPK 보다 크지 않은 깊이 y 에 관한 수직선을 따르는 p-형 엠프티 메인 웰 도펀트의 농도와 대체로 동일한 변동을 갖는다.
n-형 엠프티-웰 드레인 (184B) 으로 전환하면, 유사하게 n-형 엠프티 메인 웰 도펀트의 농도는, 통상적으로 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 엠프티-웰 드레인 (184B) 의 부분들 (184B3 및 184B2) 을 거치는 선택된 가상 수직선을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 실질적으로 단조롭게 감소한다. 예를 들어, 통사적으로 n-형 엠프티 메인 웰 도펀트의 농도는 n-형 엠프티 메인 웰 도펀트의 최대 농도의 yNWPK 위치로부터 드레인 (184B) 의 부분들 (184B3 및 184B2) 을 거치는 선택된 수직선을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 실질적으로 단조롭게 감소한다. 전체 n-형 도펀트의 농도는 수직선을 따르는 깊이 yNWPK 에서 최대에 도달하고, n-형 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및 184B3) 을 거치는 수직선을 따라서, n-형 엠프티-웰 도펀트의 농도와 같이 변한다.
E2. 드레인 확장형 n-채널 IGFET의 동작 피직스 (Operational Physics)
전술한 엠프티-웰 특성으로 인해 드레인 확장형 n-채널 IGFET (104) 는 다음의 디바이스 피직스 및 동작 특성을 가질 수 있다. IGFET (104) 가 바이어스 오프 상태에 있는 경우, IGFET의 모노실리콘 내의 전계는 엠프티 웰 영역들 (184A 및 184B) 의 서로에 대한 근접도 (proximity) 에 의해서 및 (a) p-형 엠프티-웰 보디 재료 (184A) 의 부분 (328) 내의 전체 p-형 도펀트의 농도 NT 와 (b) n-형 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및184B3) 내의 전체 n-형 도펀트의 농도 NT 의 최대값들에 의해 결정된 위치에서 드레인-보디 접합 (226) 을 따라 피크 값 (peak value) 에 도달한다. 일반적으로 p-형 엠프티-웰 보디-재료 부분 (328) 내의 전체 p-형 도펀트의 농도 NT 의 최대값에서의 깊이 yPWPK 가 n-형 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및184B3) 내의 전체 n-형 도펀트의 농도 NT 의 최대값에서의 깊이 yNWPK 와 거의 동일하기 때문에, 그리고 엠프티 웰들 (184A 및 184B) 이 깊이 yPWPK 및 yNWPK 에서 서로에 대해 가장 가깝기 때문에, IGFET (104) 의 모노실리콘 내의 피크 값의 전계는 깊이 yNWPK 에서의 드레인-보디 접합 (226) 을 따라서 거의 존재한다. 이 위치가 도 13a의 원 (328) 에 의해 표시되어 있다. 일반적으로 깊이 yNWPK 는 소스 (320) 의 최대 깊이 yS 의 적어도 2배이므로, IGFET (104) 가 바이어스 오프 상태에 있는 경우 일반적으로 그것의 모노실리콘 내의 피크 전계의 위치 (358) 는 IGFET (104) 의 최대 소스 깊이 yS 의 적어도 2배이다.
IGFET (104) 가 바이어스 온 상태에 있는 경우, 처음에 소스 (320) 에서 드레인 (184B) 으로 흐르는 전자들이 엠프티-웰 보디 재료 (184A) 의 채널 존 (322) 의 부분의 상부 표면을 따르는 모노실리콘에서 이동한다. p- 기판 영역 (136) 의 부분 (136A) 에 진입시에, 그 전자들은 일반적으로 아래쪽으로 이동하여 확산된다. 드레인 (184B) 에 도달시에, 그 전자 흐름은 일반적으로 아일랜드 (144A) 에서의 드레인-보디 접합 (226) 의 수직 부분에 걸쳐 분포된다. 또한, 그 전자 흐름은 드레인 (184B) 의 부분 (184B2) 의 측면에 걸쳐 확산된다.
1차 전자들로 지칭되는 전자들의 속도는 그 전자들이 소스 (320) 에서 드레인 (184B) 으로 이동함에 따라 증가하고, 이것은 그 전자들의 에너지가 증가하는 것을 야기한다. 높은 에너지의 1차 전자들이 드레인 재료의 원자들과 충돌함으로써 일반적으로 국소 전계의 방향으로 이동하는 2차 전하 캐리어들 (전자들 및 정공들 모두) 을 생성하는 경우, 충돌 이온화가 드레인 (184B) 에서 발생한다. 높은 전계의 벌크 (bulk) 영역에서 생성된 2차 전하 캐리어들, 특히 2차 정공들, 의 일부는 드레인 (184B) 의 부분 (184B2) 을 덮는 유전체 층 (344) 의 부분을 향해 위쪽으로 이동한다.
전계가 증가하고 1차 전자들의 전류 밀도가 증가함에 따라, 충돌 이온화의 양은 일반적으로 증가한다. 충돌 이온화의 최대 양은 전계 벡터와 1차 전자 전류 밀도 벡터의 스칼라 곱 (scalar product) 이 가장 큰 곳에 존재한다. 피크 전계가 깊이 yNWPK 에서 드레인-보디 접합 (226) 을 따라 발생하게 하는 것에 의해, 드레인 (184B) 에서의 충돌 이온화는 강제적으로 상당히 아래쪽으로 내려간다. 일반적으로 드레인 (184B) 에서의 충돌 이온화의 최대 양은 IGFET (104) 의 최대 소스 깊이 yS 보다 더 큰 깊이에서 존재한다.
IGFET (104) 와 거의 동일한 크기를 갖는 종래의 n-채널 드레인 확장형 IGFET와 비교하여, IGFET (104) 에서의 충돌 이온화에 의해 생성된 상당히 더 적은 2차 전하 캐리어들, 특히 2차 정공들이 게이트 유전체 층 (344) 에 진입하기에 충분한 에너지를 가지고 상부 반도체 표면에 도달한다. 게이트 유전체 (344) 의 핫 캐리어 차징 (hot carrier charging) 은 상당히 감소된다. 이에 따라 IGFET (104) 는 게이트 유전체 (344) 에서 머무는 충돌 이온화로 생성된 전하 캐리어들에 의해 발생하는 훨씬 더 적은 문턱 전압 드리프트를 초래한다. IGFET (104) 의 동작 특성은 동작 시간에 대해 매우 안정적이다. IGFET (104) 의 신뢰성 및 수명은 상당히 향상된다.
n-채널 IGFET (104) 의 문턱 전압 VT 은 0.5 μm 근처의 드로운 채널 길이 LDR 및 6 - 6.5 nm 의 게이트 유전체 두께에서, 보통 0.5 V 내지 0.7 V, 통상적으로는 0.6 V 이다. 드레인 확장형 IGFET (104) 는 비대칭 n-채널 IGFET (100) 의 통상적인 3.0-V 고-전압 동작 범위보다 상당히 더 큰 동작 전압 범위, 예를 들면 12 V 에서의 전력, 고-전압 스위칭, EEPROM 프로그래밍, 및 ESD 보호 응용들에 대해 특히 적합하다.
E3. 드레인 확장형 p-채널 IGFET의 구조
확장된-드레인 확장된-전압 p-채널 IGFET (106) 는 확장된-드레인 확장된-전압 n-채널 IGFET (104) 와 유사하게 구성된다. 그러나, p-채널 IGFET (106) 의 깊은 n 웰 (212) 이 상부 반도체 표면에 도달하지 않는다는 사실로 인하여 몇몇 주목할 만한 차이점들이 존재한다.
도 11b 및 도 13b를 참조하면, p-채널 IGFET (106) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (146A) 에 위치해 있는 p-형 제 1 S/D 존 (360) 을 구비한다. 엠프티 메인 웰 영역 (186B) 및 p- 기판 영역 (136) 의 표면-인접 부분 (136B) 의 결합은 IGFET (106) 에 관한 p-형 제 2 S/D 존 (186B/136B) 을 구성한다. p-형 S/D 존 (186B/136B) 의 일부가, 아래에서 더 설명되는 바와 같이, 활성 반도체 아일랜드 (146A 및 146B) 의 모두에 위치해 있다. S/D 존들 (360 및 186B/136B) 은 일반적으로, 반드시는 아니지만, 소스 및 드레인으로 각각 기능하므로, 아래에서는 이들을 종종 소스 (360) 및 드레인 (186B/136B) 으로 각각 지칭한다.
소스 (360) 및 드레인 (186B/136B) 은 n-형 엠프티 메인 웰 영역 (186A) 및 깊은 n 웰 영역 (212) 으로 형성된 n-형 보디 재료의 채널 존 (362) 에 의해 분리되어 있다. n-형 엠프티-웰 보디 재료 (186A), 즉 전체 보디 재료 (186A 및 212) 의 부분 (186A) 은 p-형 소스 (360) 와 함께 소스-보디 pn 접합 (364) 을 형성한다. 깊은 n 웰 (212) 및 n-형 보디 재료 (186A) 는 드레인 (186B/136B) 과 함께 드레인-보디 pn 접합 (228) 을 형성한다. 드레인-보디 접합 (228) 의 한 부분은 깊은 n 웰 (212) 과 p-형 엠프티 메인 웰 영역 (186B) 사이에 있다. 엠프티 웰들 (186A 및 186B) 의 기능을 명확히 하기 위해, 아래에서는 종종 엠프티 메인 웰 영역들 (186A 및 186B) 을 각각 엠프티-웰 보디 재료 (186A) 및 엠프티-웰 드레인 재료 (186B) 로서 설명할 것이다.
p-형 소스 (360) 는 매우 고농도로 도핑된 메인 부분 (360M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (360E) 로 구성된다. 소스 (360) 에 대한 외부 전기적 컨택트는 p++ 메인 소스 부분 (360M) 을 통해 형성된다. p+ 소스 확장부 (360E) 는 IGFET (106) 의 소스측에서 상부 반도체 표면을 따르는 채널 존 (362) 을 종결시킨다.
메인 소스 부분 (360M) 은 소스 확장부 (360E) 보다 더 깊게 확장된다. 따라서, 소스 (360) 의 최대 깊이 yS 는 메인 소스 부분 (360M) 의 최대 깊이 ySM 이다. IGFET (106) 에 관한 최대 소스 깊이 yS 가 도 13b에 표시되어 있다. 메인 소스 부분 (360M) 및 소스 확장부 (360E) 는 각각 p-형 메인 S/D 및 얕은 소스-확장 도펀트들로 규정된다.
n-형 엠프티-웰 보디 재료 (186A) 의 중간농도로 도핑된 할로 포켓 부분 (366) 은 소스 (360) 를 따라 상부 반도체 표면까지 위로 확장되고, 보디 재료 (186A) 내의 위치, 및 그러므로 소스 (360) 와 드레인 (186B/136B) 의 사이에서 종결된다. 도 11b 및 도 13b는 소스 (360), 구체적으로는 메인 소스 부분 (360M) 이 n 소스측 할로 포켓 (366) 보다 더 깊게 확장되는 상황을 도시한다. 대안으로서, 할로 포켓 (366) 은 소스 (360) 보다 깊이 확장될 수 있다. 그 경우, 할로 포켓 (366) 은 소스 (360) 의 아래에서 측방으로 확장된다. 할로 포켓 (366) 은 n-형 소스 할로 도펀트로 규정된다.
소스측 할로 포켓 부분 (366) 바깥쪽의 n-형 엠프티-웰 보디 재료 (186A) 의 부분이 도 11b 및 도 13b에서 아이템 368 으로서 표시되어 있다. 할로 포켓 (366) 바깥쪽의 채널 존 (362) 을 거치는 선택된 가상 수직선을 따라서 보디 재료 (186A) 의 깊은 n-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 보디-재료 부분 (368) 내의 n-형 도펀트의 농도는 부호 "n"으로 표시된 중간농도의 도핑으로부터 부호 "n-"로 표시된 저농도의 도핑까지 점차 떨어진다. (도 13b에서만 라벨링된) 점선 372 는, 그 아래에서는 보디-재료 부분 (368) 의 n-형 도펀트 농도가 중간농도 n 도핑에 있고, 그 위에서는 부분 (368) 내의 n-형 도펀트 농도가 저농도 n- 도핑에 있는 위치를 대략적으로 나타낸다. 선 372 아래의 보디-재료 부분 (368) 의 중간농도로 도핑된 지역은 도 13b에서 n 하부 보디-재료 지역 368L 로 표시되어 있다. n 할로 포켓 (366) 바깥쪽의 선 372 위의 보디-재료 부분 (368) 의 저농도로 도핑된 지역은 도 13b에서 n- 상부 보디-재료 지역 368U 로 표시되어 있다.
n-형 보디-재료 부분 (368) 내의 n-형 도펀트는 n-형 엠프티 메인 웰 도펀트, 깊은 n 웰 (212) 를 형성하는 깊은 n 웰 도펀트, 및 할로 포켓 부분 (366) 을 형성하는 (n 할로 포켓 부분 (366) 근처의) n-형 소스 할로 도펀트로 구성된다. 깊은 n 웰 도펀트의 농도는 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 농도와 비교하여 매우 작다. n-형 엠프티-웰 보디 재료 (186A) 내의 n-형 엠프티 메인 웰 도펀트는 평균 깊이 yNWPK 에서 표면하부의 위치를 따라서 깊은 표면하부 농도 최대에 도달하기 때문에, 보디-재료 부분 (368) 내의 n-형 엠프티 메인 웰 도펀트의 존재는 부분 (368) 내의 전체 n-형 도펀트의 농도가 보디 재료 (186A) 의 깊은 표면하부 농도 최대의 위치에서 실질적으로 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 도 13b에서 "MAX" 로 라벨링된 왼쪽의 이점 쇄선으로 나타낸 바와 같이, 보디-재료 부분 (368) 의 깊은 표면하부 농도 최대는 상부 반도체 표면의 아래에서 측방으로 연장되고, 마찬가지로 평균 깊이 yNWPK 에서 존재한다. 보디-재료 부분 (368) 의 깊은 표면하부 농도 최대의 존재는 그것이 측면 바깥쪽으로 벌징 (bulging) 하는 것을 야기한다. 보디-재료 부분 (368) 내, 및 그러므로 보디 재료 (186A) 내의 최대 벌지 (bulge) 는 보디 재료 (186A) 의 부분 (368) 에서의 깊은 표면하부 농도 최대의 위치를 따라 존재한다.
p-형 드레인 (186B/136B), 구체적으로는 엠프티-웰 드레인 재료 (186B) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (146B) 에 위치해 있는 매우 고농도로 도핑된 외부 컨택트 부분 (374) 을 포함한다. 메인 소스 부분 (360M) 과 유사하게, 드레인 컨택트 부분 (374) 은 매우 고농도로 도핑되어 있고, 채널 존 (362) 과 떨어져서 이격되어 있으며, 또한 IGFET (106) 에 대한 외부 전기적 컨택트를 제조하는데 사용되기 때문에, 본 명세서에서 p++ 외부 드레인 컨택트 부분 (374) 은 종종 메인 드레인 부분으로 지칭된다. n++ 외부 드레인 컨택트 부분/메인 드레인 부분 (374) 바깥쪽의 엠프티 웰 (186B) 의 부분은 도 11b 및 도 13b에서 아이템 376 으로 표시되어 있다.
아일랜드 (146A) 를 거치는 선택된 가상 수직선을 따라서 엠프티 웰 (186B) 의 깊은 p-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 드레인 (186B/136B) 내의 p-형 도펀트의 농도는 부호 "p"로 표시된 중간농도의 도핑으로부터 부호 "p-"로 표시된 저농도의 도핑으로 점차 떨어진다. (도 13b에서만 라벨링된) 점선 380 은 그 아래에서는 엠프티-웰 드레인 부분 (376) 의 p-형 도펀트 농도가 중간농도의 p 도핑에서 존재하고, 그 위에서는 부분 (376) 의 p-형 도펀트 농도가 저농도의 p- 도핑에서 존재하는 위치를 대략적으로 나타낸다. 선 380 아래의 드레인 부분 (376) 의 중간농도로 도핑된 지역은 도 13b에서 p 하부 엠프티-웰 드레인 지역 376L 로 표시되어 있다. 선 380 위의 드레인 부분 (376) 의 저농도로 도핑된 지역은 도 13b에서 p- 상부 엠프티-웰 드레인 지역 376U 으로 표시되어 있다.
p-형 엠프티-웰 드레인 부분 (376) 내의 p-형 도펀트는 p-형 엠프티 메인 웰 도펀트, p- 기판 영역 (136) 의 대체로 일정한 p-형 백그라운드 도펀트, 및 드레인 컨택트 부분 (374) 을 형성하기 위해 사용된, 하술하는 바와 같은, (p++ 드레인 컨택트 부분 (374) 근처의) p-형 메인 S/D 도펀트로 구성된다. p-형 드레인 (186B/136B) 내의 p-형 엠프티 메인 웰 도펀트가 평균 깊이 yPWPK 에서 깊은 표면하부 농도 최대에 도달하기 때문에, 드레인 부분 (376) 내의 p-형 엠프티 메인 웰 도펀트의 존재는 부분 (376) 내의 전체 p-형 도펀트의 농도가 웰 (186B) 의 깊은 표면하부 농도 최대의 위치에서 실질적으로 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 도 13b에서 "MAX" 로 라벨링된 오른쪽의 이점 쇄선으로 나타낸 바와 같이, 드레인 부분 (376) 의 깊은 표면하부 농도 최대는 상부 반도체 표면의 아래에서 측방으로 연장되고, 마찬가지로 평균 깊이 yPWPK 에서 존재한다. 엠프티-웰 드레인 부분 (376) 의 깊은 표면하부 농도 최대의 존재는 그것이 측면 바깥쪽으로 벌징 (bulging) 하는 것을 야기한다. 드레인 부분 (376) 내, 및 그러므로 엠프티 웰 (186B) 내의 최대 벌지 (bulge) 는 웰 (186B) 의 부분 (376) 에서의 깊은 표면하부 농도 최대의 위치를 따라 존재한다.
깊은 n 웰 (212) 을 형성하기 위해 사용된 깊은 n 웰 도펀트는, 메인 웰들 (186A 및 186B) 과 웰들 (186A 및 186B) 사이에 위치해 있는 도핑된 모노실리콘 아래에서 측방으로 연장되는 위치를 따라 최대 표면하부 도펀트 농도에 도달한다. 최대 웰 도펀트 농도의 위치로부터 상부 반도체 표면을 향해 이동할 때에 각각의 웰 (186A 또는 186B) 의 도펀트 농도가 변하는 방식과 다소 유사하게, 깊은 n 웰 (212) 내의 n-형 도펀트의 농도는, 메인 웰들 (186A 및 186B) 사이에 위치된 모노실리콘을 거쳐 연장되는 선택된 가상 수직선을 따라서 웰 (212) 의 최대 도펀트 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 부호 "n"으로 표시된 중간농도의 도핑으로부터 부호 "n-"로 표시된 저농도의 도핑까지 점차 떨어진다. (도 13b에서만 라벨링된) 점선 382 는 그 아래에서는 깊은 n 웰 (212) 의 n-형 도펀트 농도가 중간농도의 n 도핑에 있고, 그 위에서는 깊은 n 웰 (212) 의 n-형 도펀트 농도가 저농도의 n- 도핑에 있는 위치를 대략적으로 나타낸다. 선 382 아래의 깊은 n 웰 (212) 의 중간농도로 도핑된 지역은 도 13b에서 n 하부 웰 지역 212L 로 표시되어 있다. 선 382 위의 깊은 n 웰 (212) 의 저농도로 도핑된 지역은 도 13b에서 n- 상부 웰 지역 212U 로 표시되어 있다.
엠프티-웰 보디 재료 (186A)(구체적으로는 엠프티-웰 보디-재료 부분 (368) 및 엠프티-웰 드레인 재료 (186B)(구체적으로는 엠프티-웰 드레인 부분 (376) 은, 반도체 보디의 웰-분리 부분에 의해 측방으로 분리되어 있다. IGFET (106) 에 관한 웰-분리 부분은 (a) 깊은 n 웰 (212) 의 저농도로 도핑된 상부 지역 (212U) 및 (b) 오버라잉 (overlying) 드레인 부분 (136B) 으로 구성된다. 도 13b는 엠프티-웰 보디 재료 (186A) 와 웰 (186B) 사이의 웰-웰 이격 거리 Lww 가 일반적으로 그들의 최대 측면 벌지 (bulge) 들의 위치를 따라 존재하는 것을 나타낸다. 이것은 보디 재료 (186A) 및 웰 (186B) 에서의 깊은 표면하부 농도 최대들의 평균 깊이 yNWPK 및 yPWPK 가 도 11b 및 도 13b의 예에서와 대체로 동일하기 때문에 발생한다. 통상적으로 깊이 yNWPK 와 yPWPK 의 사이의 차이로 인하여 IGFET (106) 에 관한 최소 웰-웰 분리 Lww 의 위치는 도 13b에 표시된 위치로부터 약간 벗어나서 이동하게 되고, 도 13b에 표시된 바와 같이 완전한 측면이 아닌 상부 반도체 표면에 대해 약간 기울어지게 된다.
IGFET (106) 에 관한 웰-분리 부분이 웰-분리 부분 (212U/136B) 으로 지칭되는 것으로 놓으면, 부분 (136B) 은 p- 기판 영역 (136) 의 일부분이므로 웰-분리 부분 (212U/136B) 의 드레인 부분 (136B) 은 저농도로 도핑된 p-형이다. 지역 212U 가 깊은 n 웰 (212) 의 저농도로 도핑된 상부 지역이므로, 웰-분리 부분 (212U/136B) 의 지역 212U 은 n-형으로 저농도로 도핑되어 있다. n-형 엠프티-웰 모디 재료 (186A) 내의 n-형 도펀트의 깊은 농도 최대는 그것의 중간농도로 도핑된 하부 지역 (368L) 내에 존재한다. 이와 유사하게, p-형 엠프티 웰 (186B) 내의 p-형 도펀트의 깊은 농도 최대는 그것의 중간농도로 도핑된 하부 지역 (376L) 내에 존재한다. 따라서, n-형 보디 재료 (186A) 의 중간농도로 도핑된 하부 지역 (368L) 과 p-형 웰 (186B) 의 중간농도로 도핑된 하부 지역 (376L) 은 반도체 보디의 더 저농도로 도핑된 부분에 의해 측방으로 분리된다.
채널 존 (362)(도 11b 또는 도 13b에는 구체적으로 구획되어 있지 않음) 은 소스 (360) 와 드레인 (186B/136B) 사이의 모든 n-형 모노실리콘으로 구성된다. 구체적으로, 채널 존 (362) 은 보디-재료 부분 (368) 의 n- 상부 지역 (368U) 의 표면-인접 세그먼트, 및 (a) 도 11b 및 도 13b의 예에서 도시된 바와 같이 소스 (360) 가 할로 포켓 (366) 보다 더 깊게 확장되는 경우에는 할로 포켓 부분 (366) 의 모두 또는 (b) 할로 포켓 (366) 이 소스 (360) 보다 더 깊게 확장되는 경우에는 할로 포켓 (366) 의 표면-인접 세그먼트에 의해 형성된다. 어느 경우이든, 할로 포켓 (366) 은 채널 존 (362) 의 보디-재료 부분 (368) 의 n- 상부 지역 (368U) 의 직접 인접하는 재료 보다 n-형으로 더욱 고농도로 도핑되어 있다. 이에 따라, 소스 (360) 를 따르는 할로 포켓 (366) 의 존재로 인하여 채널 존 (362) 은 비대칭적 길이방향으로 도펀트 그레이딩된다.
드레인 (186B/136B) 의 웰 영역 (186B) 은 리세스된 (recessed) 필드 절연체의 아래에서 연장되어서 아일랜드 (146A) 내의 드레인 (186B/136B) 의 재료를 아일랜드 (146B) 내의 드레인 (186B/136B) 의 재료에 전기적으로 접속시킨다. 구체적으로, 필드 절연체 (138) 는 p++ 드레인 컨택트 부분 (374) 및 드레인 (186B/136B) 의 언더라잉 (underlying) 더 저농도로 도핑된 부분 (186B1) 을 측방으로 둘러싼다. 이에 따라, 필드 절연체 (138) 의 일 부분 (138B) 은 아일랜드 (146A) 내에 위치하는 웰 (186B) 의 일 부분 (186B2) 으로부터 드레인 컨택트 부분 (374) 및 더 저농도로 도핑된 언더라잉 드레인 부분 (186B1) 을 측방으로 분리시킨다. 드레인 부분 (186B2) 은 저농도로 도핑된 웰-분리 부분 (212U/136B) 과 연속되어 있고, 상부 반도체 표면까지 위로 확장된다. 웰 (186B) 의 잔여물은 도 13b의 아이템 186B3 으로서 식별되고, 아일랜드들 (146A 및 146B) 의 바닥으로부터 웰 (186B) 의 바닥까지 아래로 연장되는 n-형 드레인 재료로 구성된다.
tGdH 높은 두께 값의 게이트 유전체 층 (384) 은 상부 반도체 표면 상에 위치해 있고, 채널 존 (362) 위에서 연장된다. 게이트 전극 (386) 은 채널 존 (362) 위의 게이트 유전체 층 (384) 상에 위치해 있다. 게이트 전극 (386) 은 소스 (360) 및 드레인 (186B/136B) 위에서 부분적으로 연장된다. 보다 구체적으로, 게이트 전극 (386) 은 소스 확장부 (360E) 위에서 부분적으로 연장되지만, 메인 소스 부분 (360M) 위에서는 연장되지 않는다. 게이트 전극 (386) 은 드레인 부분들 (136B 및 186B2) 위에서 어느 정도까지, 통상적으로 거의 중간까지, 필드-절연체 부분 (138B) 을 건너서 드레인 컨택트 부분 (374) 을 향해 연장된다. 유전체 측벽 스페이서들 (388 및 390) 은 게이트 전극 (386) 의 대향하는 횡방향 측벽들을 따라 각각 위치해 있다. 금속 실리사이드 층 (392, 394, 및 396) 은 게이트 전극 (386), 메인 소스 부분 (360), 및 드레인 컨택트 부분 (374) 의 상단들을 따라 각각 위치해 있다.
유전체 측벽 스페이서들 (388 및 390) 은 그들이 게이트 전극 (386) 의 소스-쪽 및 드레인-쪽 측면 측들을 따라서 각각 연장되기 때문에 종종 소스-쪽 스페이서 및 드레인-쪽 스페이서로 각각 지칭되는 L-형상 스페이서들이다. 비대칭 IGFET (100) 의 L-형상 스페이서들 (264 및 266) 과 같고 따라서 드레인 확장형 IGFET (104) 의 L-형상 스페이서들 (348 및 350) 과 같이, IGFET (106) 의 각각의 L-형상 스페이서 (388 또는 390) 는 제 1 L-형상 스페이서 층 (SA) 및 제 1 스페이서 층 (SA) 상에 위치되고 화학적으로 상이한 제 2 L-형상 스페이서 층 (SB) 으로 구성된다. 스페이서들 (348 및 350) 과 동일하게 구성된 스페이서들 (388 및 390) 에 있어서, 소스-쪽 스페이서 (388) 의 측면 연장형 부분은 메인 소스 부분 (360M) 의 일부 위 및 소스 확장부 (360E) 의 일부 위에 위치된다. 드레인-쪽 스페이서 (390) 의 측면 연장형 부분은 필드-절연 부분 (138B) 위에 위치된다. 필드-절연 부분 (138B) 의 측면 폭에 따라, 드레인-쪽 스페이서 (390) 의 측면 연장형 부분은 또한 드레인 컨택트 부분/메인 드레인 부분 (374) 의 일부 위에서 연장될 수도 있다.
드레인 확장형 IGFET (106) 는 (a) 그것의 게이트-대-소스 전압 VGS 이 그것의 네거티브 문턱 전압 VT 과 동일하거나 미만인 경우 및 (b) 그것의 드레인-대-소스 전압 VDS 이 정공들로 하여금 소스 (360) 로부터 채널 존 (362) 을 거쳐 드레인 (184B/136B) 까지 흐르게 하기 위한 충분한 네거티브 값에 있는 때에는, 바이어스 온 상태에 있다. IGFET (106) 의 게이트-대-소스 전압 VGs 이 그것의 문턱 전압 VT 을 초과하지만, 게이트-대-소스 전압 VGS 이 그것의 문턱 전압 VT 과 동일하거나 그 보다 더 작은 경우에 정공들이 소스 (360) 로부터 채널 존 (362) 을 거쳐 드레인 (186B/136B) 까지 흘러서 IGFET (106) 를 전도성으로 만들도록 드레인-대-소스 전압 VDS 이 충분한 네거티브 값에 있는 때에는, IGFET (106) 가 바이어스 오프 상태에 있다. 드레인-대-소스 전압 VDS 이 IGFET (106) 를 브레이크다운 상태에 놓을 정도로 충분히 낮지 않은 한, 즉 충분히 높은 네거티브 값을 가지는 한, 바이어스 오프 상태에서는 소스 (360) 로부터 채널 존 (362) 을 거쳐 드레인 (186B/136B) 으로의 의미있는 정공들의 흐름이 존재하지 않는다.
엠프티-웰 보디 재료 (186A) 및 드레인 (186B/136B) 의 엠프티 웰 영역 (186B) 의 도핑 특성은, IGFET (106) 가 바이어스 오프 상태에 있는 경우, IGFET (106) 의 모노실리콘 내의 피크 (peak) 크기의 전계가 상부 반도체 표면의 상당한 아래에서 존재하는 것을 야기하는 성질을 유사하게 갖는다. 상부 반도체 표면을 따라서, 특히 드레인 (186B) 이 게이트 유전체 층 (384) 과 만나는 곳에서 스트레스 (stress) 가 완화된다. 따라서, 유전체 층 (384) 은 상부 반도체 표면을 따르는 모노실리콘에서 전계가 최대에 도달하는 종래의 드레인 확장형 IGFET 보다, IGFET 동작 동안에 상당히 더 적은 열화를 받게 된다. IGFET (106) 는 상당히 향상된 수명과 신뢰성을 갖는다.
IGFET (106) 가 바이어스 오프 상태에 있는 경우, p-채널 IGFET (106) 의 모노실리콘 내의 피크 크기의 전계가 상부 반도체 표면의 상당한 아래에서 발생하는 것을 야기하는 엠프티-웰 도핑 특성은, n-채널 IGFET (104) 의 엠프티-웰 도핑 특성과 매우 유사하다.
IGFET (106) 가 바이어스 오프 상태에 있는 경우, 엠프티-웰 보디 재료 (186A) 및 드레인 (186B/136B) 의 엠프티-웰 영역 (186B) 의 도핑 특성으로 인해 IGFET (106) 의 모노실리콘 내의 피크 크기의 전계가 상부 반도체 표면의 상당한 아래에서 존재할 수 있는 방법의 설명이, 위에서 인용된 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에 제공되어 있다. 요컨대, n-형 엠프티-웰 보디 재료 (186A) 내의 n-형 엠프티 메인 웰 도펀트의 농도는 보디 재료 (186A) 의 보디-재료 부분 (368) 을 거치는 가상 수직선을 따르는 평균 깊이 yNWPK 에서 대체로 최대 농도에 도달한다. n-형 드레인 (186B/136B) 의 엠프티 웰 (186B) 의 부분들 (186B2 및 186B3) 내의 p-형 엠프티 메인 웰 도펀트의 농도는 엠프티 웰 (186B) 의 부분들 (186B2 및 186B3) 을 거치는 선택된 가상 수직선을 따르는 평균 깊이 yPWPK 에서 대체로 최대 농도에 도달한다. 엠프티-웰 보디 재료 (186A) 및 엠프티 웰 (186B) 의 대략적으로 동일한 깊이 yNWPK 및 yPWPK 에서 대체로 존재하는 도펀트 농도 최대는, 하술하는 바와 같이, n-형 및 p-형 메인 웰 도펀트들의 각각의 이온 주입으로부터 발생한다.
IGFET (106) 의 엠프티 메인 웰 최대 도펀트 농도 깊이 yNWPK 및 yPWPK 모두는 소스 (360) 의 최대 깊이 yS 보다 더 크다. 일반적으로 깊이 yNWPK 및 yPWPK 의 각각은 IGFET (106) 의 최대 소스 깊이 yS 의 적어도 2배이지만, IGFET (106) 의 소스 깊이 yS 의 보통 10배 이하, 바람직하게는 5배 이하, 더욱 바람직하게는 4배 이하이다. 통상적으로 각각의 깊이 yPWPK 또는 yNWPK 는 소스 깊이 yS 의 2 - 4 배이다.
n-형 엠프티 메인 웰 도펀트의 농도는 통상적으로 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터, 할로 포켓 부분 (366) 바깥쪽의 채널 존 (362) 의 부분을 포함하는, n-형 엠프티-웰 보디-재료 부분 (368) 을 거치는 선택된 가상 수직선을 따라서 상향으로 상부 반도체 표면으로 이동할 때에, 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 실질적으로 단조롭게 감소한다. 예를 들어, n-형 엠프티 메인 웰 도펀트의 농도는 통상적으로 n-형 엠프티 메인 웰 도펀트의 최대 농도의 yNWPK 위치로부터 보디-재료 부분 (368) 을 거치는 선택된 수직선을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 실질적으로 단조롭게 감소한다. 또한, 보디-재료 부분 (368) 내의 전체 n-형 도펀트의 농도는 수직선을 따르는 깊이 yNWPK 에서 대체로 최대에 도달하고, yNWPK 보다 크지 않은 깊이 y 에 관한 수직선을 따르는 n-형 엠프티 메인 웰 도펀트의 농도 NI 와 대체로 동일한 변동을 갖는다.
드레인 (186B/136B) 의 p-형 엠프티 웰 영역 (186B) 으로 이동하면, 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 드레인 (186B/136B) 의 부분들 (186B3 및 186B2) 을 거치는 선택된 수직선을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 통상적으로 p-형 엠프티 메인 웰 도펀트의 농도는 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 실질적으로 단조롭게 감소한다. 예를 들어, p-형 엠프티 메인 웰 도펀트의 농도는 p-형 엠프티 메인 웰 도펀트의 최대 농도의 yPWPK 위치로부터 드레인 부분들 (186B3 및 186B2) 을 거치는 선택된 수직선을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 실질적으로 단조롭게 감소한다. 수직선을 따르는 엠프티 웰 영역 (186B) 의 부분들 (186B2 및 186B3) 내의 전체 p-형 도펀트의 농도는 yPWPK 보다 크지 않은 깊이 y 에 관한 수직선을 따르는 p-형 엠프티 메인 웰 도펀트의 농도와 대체로 동일한 변동을 갖는다.
E4. 드레인 확장형 p-채널 IGFET의 동작 피직스 (Operational Physics)
드레인 확장형 p-채널 IGFET (106) 는 전압 및 전하 극성이 반대가 되는 드레인 확장형 n-채널 IGFET (104) 와 매우 유사한 디바이스 피직스 및 동작 특성을 가진다. IGFET (104 및 106) 의 디바이스 피직스 및 동작은, p- 기판 (136) 의 부분 (136B) 이 IGFET (106) 의 p-형 드레인 (186B/136B) 의 일부분을 형성하지만, 기판 (136) 의 유사하게 위치된 부분 (136A) 은 IGFET (104) 에 관한 전체 p-형 보디 재료의 일부를 형성한다는 사실로 인해 상당히 상이하다. IGFET (106) 의 드레인 특성은 기판 부분 (136B) 내의 더욱 저농도의 p-형 도핑에 의해서 보다는 드레인 (186B/136B) 의 엠프티 웰 영역 (186B) 의 부분들 (186B2 및 186B3) 내의 실질적인 p-형 도핑에 의해 더 결정된다.
IGFET (106) 가 바이어스 오프 상태에 있는 경우, IGFET의 모노실리콘 내의 전계는 엠프티 웰 영역들 (186A 및 186B) 의 서로에 대한 근접도 (proximity) 에 의해서 및 (a) n-형 엠프티-웰 보디 재료 (186A) 의 부분 (368) 내의 전체 n-형 도펀트의 농도와 (b) 드레인 (186B/136B) 의 p-형 엠프티-웰 드레인 재료 (186B) 의 부분들 (186B2 및 186B3) 내의 전체 p-형 도펀트의 농도의 최대값들에 의해 결정된 위치에서 드레인-보디 접합 (228) 을 따라 피크 값 (peak value) 에 도달한다. 일반적으로 n-형 엠프티-웰 보디-재료 부분 (368) 내의 전체 n-형 도펀트의 최대 농도에서의 깊이 yNWPK 가 p-형 드레인 (186B/136B) 의 부분들 (186B2 및 186B3) 내의 전체 p-형 도펀트의 최대 농도에서의 깊이 yPWPK 와 거의 동일하기 때문에, 그리고 엠프티 웰들 (186A 및 186B) 이 깊이 yNWPK 및 yPWPK 에서 서로에 대해 가장 가깝기 때문에, IGFET (106) 의 모노실리콘 내의 피크 값의 전계는 거의 깊이 yPWPK 에서의 드레인-보디 접합 (226) 을 따라서 존재한다. 이 위치가 도 13b의 원 (398) 에 의해 표시되어 있다. 일반적으로 깊이 yPWPK 는 소스 (360) 의 최대 깊이 yS 의 적어도 2배이므로, IGFET (106) 가 바이어스 오프 상태에 있는 경우 일반적으로 그것의 모노실리콘 내의 피크 전계의 위치 (398) 는 IGFET (106) 의 최대 소스 깊이 yS 의 적어도 2배이다.
한쪽 방향으로 이동하는 정공들은 도펀트 원자들로부터 벗어나서 그 반대쪽 방향으로 이동하는 전자들을 본질적으로 구성한다. IGFET (106) 가 바이어스 온 상태에 놓인 때에, 소스 (360) 에서 드레인 (186B/136B) 으로 흐르는 정공들이 초기에는 엠프티-웰 보디 재료 (186A) 의 채널 존 (362) 의 부분의 상부 표면을 따라서 모노실리콘 내에서 이동한다. 정공들이 드레인 (186B/136B) 의 p- 기판 부분 (136B) 에 진입함에 따라, 그 정공들은 일반적으로 아래쪽으로 이동하여 확산된다. 정공들이 드레인 (186B/136B) 의 부분 (186B2) 에 진입함에 따라, 그 정공들은 아래쪽으로 더 멀리 이동하여 더욱 확산된다.
1차 정공들로 지칭되는 정공들의 속도는 그 정공들이 소스 (360) 에서 드레인 (186B/136B) 으로 이동함에 따라 증가하고, 이것은 그 정공들의 에너지가 증가하는 것을 야기한다. 높은 에너지의 전하 캐리어들이 드레인 재료의 원자들과 충돌함으로써 일반적으로 국소 전계의 방향으로 이동하는 2차 전하 캐리어들 (전자들 및 정공들 모두) 을 생성하는 경우, 충돌 이온화가 드레인 (186B/136B) 에서 발생한다. 높은 전계의 벌크 (bulk) 영역에서 생성된 2차 전하 캐리어들, 특히 2차 전자들의 일부는 드레인 부분 (186B2) 을 덮는 유전체 층 (384) 의 부분을 향해 위쪽으로 이동한다.
증가하는 전계와 증가하는 1차 정공 전류 밀도로, 충돌 이온화의 양이 일반적으로 증가한다. 구체적으로, 충돌 이온화의 최대 양은 전계 벡터와 1차 정공 전류 밀도 벡터의 스칼라 곱 (scalar product) 이 가장 큰 곳에 존재한다. 피크 전계가 깊이 yPWPK 에서 드레인-보디 접합 (228) 을 따라 발생하기 때문에, 드레인 (186B/136B) 에서의 충돌 이온화는 강제적으로 상당히 아래쪽으로 내려간다. 일반적으로 드레인 (186B/136B) 에서의 충돌 이온화의 최대 양은 IGFET (106) 의 최대 소스 깊이 yS 보다 더 큰 깊이에서 존재한다.
IGFET (106) 와 거의 동일한 크기를 갖는 종래의 드레인 확장형 p-채널 IGFET와 비교하여, IGFET (106) 에서의 충돌 이온화에 의해 생성된 상당히 더 적은 2차 전하 캐리어들, 특히 2차 전자들이 게이트 유전체 층 (384) 에 도달한다. 그 결과, 게이트 유전체 (344) 는 상당히 더 적은 핫 캐리어 차징 (hot carrier charging) 에 처하게 된다. 게이트 유전체 (384) 에서 머무는 충돌 이온화로 생성된 전하 캐리어들로 인해 발생하는, 문턱 전압 드리프트는 IGFET (106) 에서 대단히 감소된다. IGFET (106) 의 동작 특성은 동작 시간에 대해 매우 안정적이다. 최종적인 결과는 IGFET (106) 가 상당히 향상된 신뢰성 및 수명을 갖는다는 것이다.
p-채널 IGFET (106) 의 문턱 전압 VT 은 0.5 μm 근처의 드로운 채널 길이 LDR 및 6 - 6.5 nm 의 게이트 유전체 두께에서, 보통 -0.45 V 내지 -0.7 V, 통상적으로는 -0.55 V 내지 -0.6 V 이다. 드레인 확장형 IGFET (104) 와 같이, 드레인 확장형 IGFET (106) 는 비대칭 p-채널 IGFET (102) 의 통상적인 3.0-V 고-전압 동작 범위보다 상당히 더 큰 동작 전압 범위, 예를 들면 12 V 에서의 전력, 고-전압 스위칭, EEPROM 프로그래밍, 및 ESD 보호 응용들에 대해 특히 적합하다.
F. 본 IGFET들 모두에 대해 일반적으로 적용가능한 정보
도 11의 예에서, n-채널 IGFET들 (100 및 104) 의 게이트 전극들 모두는 바람직하게 n-형으로 매우 고농도로 도핑된 폴리실리콘으로 구성된다. 다르게는, IGFET들 (100 및 104) 의 게이트 전극들은, 전기적으로 전도되게 하기 위해 내화 금속 (refractory metal), 금속 실리사이드, 또는 p-형으로 충분히 도핑된 폴리실리콘 등과 같은 다른 전기적 전도성 재료로 형성될 수 있다. 도 11의 예에서, p-채널 IGFET들 (102 및 106) 의 게이트 전극들 모두가 바람직하게 p-형으로 매우 고농도로 도핑된 폴리실리콘으로 구성된다. 다르게는, n-채널 IGFET들 (102 및 106) 의 게이트 전극들은, 전기적으로 전도되게 하기 위해 내화 금속, 금속 실리사이드, 또는 n-형으로 충분히 도핑된 폴리실리콘 등과 같은 다른 전기적 전도성 재료로 형성될 수 있다. 각각의 이러한 내화 금속 또는 금속 실리사이드는 적합한 값들의 문턱 전압 VT 을 달성하기 위해 적절한 일함수 (work function) 를 가지도록 선택된다.
각 게이트 전극 (262, 302, 346, 또는 386) 과 오버라잉 금속 실리사이드층 (overlying metal silicide layer; 268, 308, 352, 또는 392) 의 조합은 복합 게이트 전극으로 고려될 수 있다. 통상적으로 금속 실리사이드 층은 코발트 실리사이드 (cobalt silicide) 로 구성된다. 니켈 실리사이드 (nickel silicide) 또는 백금 실리사이드 (platinum silicide) 가 금속 실리사이드 층을 위해 택일적으로 사용될 수 있다.
제 1 스페이서 층들 (SA) 은 통상적으로 실리콘 산화물 및/또는 테트라에틸오르소실리케이트 (tetraethyl orthosilicate) 와 같은 실리콘/산소 유전체 재료로 구성된다. 제 2 스페이서 층들 (SB) 은 통상적으로 실리콘 질화물과 같은 실리콘/질소 유전체 재료로 구성된다.
공핍 영역 (미도시) 은 IGFET 동작 동안에 각 IGFET (100, 102, 104, 또는 106) 의 채널 존 (244, 284, 322, 또는 362) 의 상부 표면을 따라 확장된다. 각각의 비대칭 고-전압 IGFET (100 또는 102) 의 표면 공핍 영역은 보통 0.05 μm 미만, 통상적으로 0.03 μm 근처의 최대 두께를 갖는다. 각각의 드레인 확장형 IGFET (104 또는 106) 의 표면 공핍 영역의 최대 두께는 보통 0.06 μm 미만, 통상적으로 0.04 μm 근처이다.
G. 혼합-신호 응용들에 적합한 상보형-IGFET 구조의 제조
도 14a - 14c, 14da - 14ua, 및 14db - 14ub (총괄적으로 "도 14") 는 비대칭 IGFET들 (100, 102, 104, 및 106) 을 포함하는 CIGFET 반도체 구조를 제조하기 위한 본 발명에 따른 반도체 공정을 도시한다. 도 14 의 반도체 제조 공정은 통상적으로 위에서 인용된, 대형 CIGFET 구조를 제조함에 있어서의, 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에서 기술된 반도체 제조 공정의 일부분이다. 제조 설명을 단축하기 위해, 아래에서는 대형 IGFET 구조의 대칭 IGFET들을 제조하기 위해서는 필요하지만 IGFET들 (100, 102, 104, 및 106) 을 제조하기 위해서는 필요하지 않은 단계들을 일반적으로 기술하지 않는다.
깊은 n 웰들 (210 및 212) 을 포함하는, 깊은 n 웰들의 형성을 통한 비대칭 IGFET들 (100, 102, 104, 및 106) 의 제조에 포함된 단계들이 도 14a - 14b 에 일반적으로 나타나 있다. 도 14da - 14ya 는 도 11a에 도시된 상보형 비대칭 IGFET들 (100 및 102) 로 이어지는 후속 단계들을 구체적으로 도시한다. 도 14db - 14yb 는 도 11b에 도시된 상보형 드레인 확장형 IGFET들 (104 및 106) 로 이어지는 후속 단계들을 구체적으로 도시한다.
저항기, 커패시터, 및 인덕터에는 도 14의 반도체 제조 플랫폼이 용이하게 제공될 수 있다. 저항기는 모노실리콘 타입과 폴리실리콘 타입 모두가 될 수 있다. 바이폴라 트랜지스터 (npn 및 pnp 모두) 가 다이오드와 함께 제공될 수 있지만, IGFET들 (100, 102, 104, 및 106) 을 제조하기 위해 필요한 단계들의 수를 증가시키지는 않는다. 또한, 바이폴라 트랜지스터는 위에서 인용된 국제특허출원 제PCT/US2010/000884호 (대리인 도킷 번호 NS-7307 WO) 에서 설명된 몇 개의 추가적인 단계들을 사용함으로써 제공될 수 있다.
도 14의 반도체 제조 공정은, 깊은 n 웰들 (210 및 212) 이 그 예들인, 깊은 n 웰들을 선택적으로 제공하는 능력을 포함한다. 본 CIGFET에 있어서 특정 위치에서의 깊은 n 웰의 존재 또는 부존재는, 깊은 n 웰들을 규정할 때 사용된 마스킹 플레이트 (레티클) 가 그 위치에서 깊은 n 웰에 대한 패턴을 가지고 있는지 여부에 따라 결정된다. 비대칭 IGFET들 (100 및 102) 이 깊은 n 웰 (210) 을 이용한다는 것을 고려하면, 깊은 n 웰이 없는 각각의 비대칭 IGFET (100 또는 102) 의 버젼은 그 깊은 n 웰이 없는 각각의 비대칭 IGFET (100 또는 102) 의 버젼을 위한 위치에서 깊은 n 웰을 규정하는 것을 방지하도록 깊은 n 웰 마스킹 플레이트를 구성함으로써, 깊은 n 웰 (210) 을 갖는 IGFET (100 또는 102) 을 생성하는데 사용되는 제조 단계들에 따라 동시에 생성될 수 있다.
전술한 변형들 중의 임의의 변형을 포함하는 IGFET들 (100, 102, 104, 및 106) 중의 어느 하나의 제조는 도 14의 반도체 제조 공정 중의 임의의 특정 구현으로부터 삭제될 수 있다. 그 경우에, 이러한 삭제된 IGFET를 제조할 때 사용되는 임의의 단계는 그 단계가 본 공정 구현에서 제조되는 임의의 다른 IGFET를 제조할 때 사용되지 않는 범위까지 본 반도체 제조 공정의 구현으로부터 삭제될 수 있다.
반도체 보디로 주입된 반도체 도펀트의 이온들은, 일반적으로 충돌 축 (impingement axis) 에 평행하게 상부 반도체 표면 상에 충돌한다. 상부 반도체 표면 상의 일반적으로 비수직인 (non-perpendicular) 이온 충돌에 있어서, 그 충돌축은 수직에 대해, 즉, 상부 (또는 하부) 반도체 표면에 대하여 일반적으로 수직으로 연장되는 가상 수직선에 대하여, 더욱 구체적으로 상부 (또는 하부) 반도체 표면에 대하여 일반적으로 평행하게 연장되는 평면 (plane) 에 대하여 수직으로 연장되는 가상 수직선에 대하여 경사각 α 에서 존재한다. IGFET들의 게이트 유전체 층들이 상부 반도체 표면에 대해 일반적으로 평행하게 측방으로 연장되므로, 경사각 α 은 IGFET의 게이트 유전체 층에 대해 일반적으로 수직하게 연장되는 가상 수직선으로부터 측정되는 것으로 다르게 설명될 수도 있다.
이온-주입된 반도체 도펀트의 범위는, 이온이 그 주입된 재료에 진입하는 주입 표면 상의 지점으로부터 그 주입된 재료 내의 도펀트의 최대 농도 위치까지 이온이 이동할 때에, 도펀트-함유 종 (species) 의 이온이 그 주입된 재료를 통하여 이동하는 거리로서 일반적으로 규정된다. 반도체 도펀트가 논-제로 값의 경사각 α 로 이온 주입되는 경우, 그 주입 범위는 주입 표면으로부터 그 주입된 재료 내의 도펀트의 최대 농도의 위치까지의 깊이를 초과한다. 다르게는, 이온-주입 반도체 도펀트의 범위는 도펀트-함유 종의 이온들이 멈추기 전에 그 주입된 재료를 통하여 이동한 평균 거리로 규정된다. 주입 범위에 관한 두가지 정의는 대체로 동일한 수치 결과를 발생시킨다.
할로 포켓 이온 주입 단계들 및 일부의 S/D-확장 이온 주입 단계들뿐만 아니라, 도 14의 반도체 제조 플랫폼에서의 모든 이온 주입 단계들은 상부 (하부) 반도체 표면에 대해 대략 수직하게 수행된다. 보다 구체적으로, 대략 수직한 이온 주입 단계들 중의 일부는 상부 반도체 표면에 대해 사실상 수직하게, 즉 실질적으로 0 인 값의 경사각 α 로 수행된다. 경사각 α 의 값은, 경사각 α 에 대해 어떤 값도 (또는 어떤 값의 범위도) 주어져 있지 않은, 아래에서 설명된 각 이온 주입에서 실질적으로 0 이다.
대략 수직한 이온 주입 단계들의 나머지는 작은 값, 통상적으로 7°로 설정된 경사각 α 을 가지고 수행된다. 수직으로부터의 작은 편차 (deviation) 는 바람직하지 않은 이온 채널링 효과 (ion channeling effect) 를 방지하기 위해 사용된다. 간략화를 위해, 수직으로부터의 작은 편차는 도 14에서 일반적으로 나타내고 있지 않다.
각진 (angled) 이온 주입은 상당한 논-제로 값의 경사각 α 에서 반도체 도펀트의 이온들을 주입하는 것을 지칭한다. 각진 이온 주입에 있어서, 경사각 α 는 보통 적어도 15°이다. IGFET가 하나의 할로 포켓 부분을 가지는지 또는 한 쌍의 할로 포켓 부분을 가지는지에 따라서, 각진 이온 주입은 IGFET에 대해 이러한 각 할로 포켓 부분에 관한 반도체 도펀트를 제공하기 위해 일반적으로 사용된다. 또한, 각진 이온 주입은 때때로 소정의 IGFET들에게 S/D 확장부들을 제공하기 위해서도 사용된다. 경사각 α 는 각각의 특정 각진 이온 주입 동안에 보통은 일정하지만, 때때로 어느 각진 주입 동안 달라질 수도 있다.
상부 (또는 하부) 반도체 표면에 대해 일반적으로 평행하게 연장되는 평면에 대해 수직으로 봤을 때, 그 평면 상의 경사각의 충돌축 (impingement axis) 의 이미지는, 적어도 하나의 IGFET의 길이방향에 대한 방위각 β 에서 및 그러므로 반도체 보디의 주된 측면 방향들 중의 하나에 대한 방위각 β 에서 존재한다. 논-제로 값의 경사각 α 에서의 각각의 이온 주입은, 방위각 β 의 하나 이상의 논-제로 값들에서 보통 수행된다. 이것은 이온 채널링을 방지하기 위해 경사각 α 의 작은 값, 통상적으로 7°에서 수행되는 각진 이온 주입 (angled ion implantation) 및 경사 주입 (tilted implantation) 모두에 대해 적용된다.
대부분의 논-제로 값인 경사각에서의 이온 주입들은, 하나 이상의 쌍의 상이한 값들의 방위각 β 에서 보통 수행된다. 일반적으로 방위각 β 의 각 쌍의 값들은 대략 180°만큼 다르다. 일반적으로 거의 동일한 용량의 이온-주입 반도체 도펀트가 각 쌍의 방위각 값들의 각 2 개의 값들에서 제공된다.
경사 이온 주입 (tilted ion implantation) 동안 반도체 도펀트를 수용하는 IGFET들 그룹 내의 모든 IGFET들의 길이방향이 반도체 보디의 동일한 주된 측면 방향으로 연장되는 경우에는, 대략 180°만큼 다른 한 쌍의 방위각 값만이 필요하다. 그 경우에, 전체 주입 용량의 절반은 하나의 방위각 값들에서 공급되고, 그 전체 주입량의 나머지 절반은 다른 방위각 값에서 공급될 수 있다. 2 개의 방위각 값들에 대한 하나의 선택은, IGFET들의 길이방향에 대해 평행하게 연장되는 반도체 보디의 주된 측면 방향에 대해 0° 및 180°이다.
방위각 β 의 4 개의 상이한 값들, 즉 2 쌍의 상이한 방위각 값들은, 길이방향들이 반도체 보디의 주된 측면 방향들의 모두로 다양하게 연장되는 IGFET들의 그룹 상에서 동시에 수행되는 경사 이온 주입 (tilted ion implantation) 을 위해 사용될 수 있다. 또한, 일반적으로 방위각 β 의 각 연속하는 쌍의 값들은 대략 90°만큼 다르다. 즉, 방위각 β 의 4 개의 값들은 β0, β0 + 90°, β0 + 180°, 및 β0 + 270°이고, 여기서 β0 는 0°에서부터 90°바로 아래에 이르는 기본 방위각 값이다. 예를 들어, β0 가 45°라면, 방위각 β 의 4 개의 값들은 45°, 135°, 225°, 및 315°이다. 90° 각도 증분 (angular increment) 을 가진 4 개 방위각 값에서의 이온 주입은 4-쿼드란트 주입 (four-quadrant implant) 으로 지칭된다. 전체 주입량의 대략 1/4이 4 개의 방위각 값들의 각각에서 공급된다.
보통 경사각 α 가 적어도 15°인 각진 이온 주입 (angled ion implantation) 을 포함하는 경사 이온 주입은, 다양한 다른 방식들로 행해질 수 있다. 동일한 방향을 갖도록 배열된 비대칭 IGFET들의 그룹 상에서 각진 이온 주입이 동시에 수행됨으로써 그 그룹 내의 각각의 비대칭 IGFET에 대해 소스 확장부만을 또는 소스측 할로 포켓 부분만을 제공하는 경우, 그 각진 주입 (angled implantation) 은 방위각 β 의 단일값, 예를 들면 0°만큼 적게 행해질 수 있다. 또한, 경사 이온 주입은 반도체 보디가 반도체 도펀트의 소스에 대해 회전됨으로써 방위각 β 가 시간에 따라 달라지는 것과 같이 행해질 수도 있다. 예를 들어, 방위각 β 는 가변적 또는 일정한 비율로 시간에 따라 달라질 수 있다. 그러면, 통상적으로 그 주입 용량은 가변적 또는 일정한 비율로 반도체 보디에 공급된다.
경사 이온 주입 (tilted ion implatation) 은 상이한 경사 주입 단계들에서 상이한 방식들로 행해질 수 있지만, 게이트 전극들의 형상을 규정하는 것에 후속하여 IGFET들의 그룹에 대해 동시에 수행된 각 경사 주입은 각 방위각 값에서 공급된 전체 주입량의 대략 1/4 을 가지고 β0, β0 + 90°, β0 + 180°, 및 β0 + 270°의 4 개의 방위각 값들에서 바람직하게 행해진다. 반도체 보디에 대하여 한가지 방식으로 방향지어진 IGFET들의 경사 주입 특성은, 반도체 보디에 대해 다른 방식에서 다른 방향으로 방향지어질 수 있는 유사하게 구성된 IGFET들의 경사 이온 주입 특성과 각각 실질적으로 동일하다. 이것은 IC 설계자가 도 14의 반도체 제조 플랫폼의 구현에 따라 제조된 IC 를 설계하는 것을 용이하게 한다.
게이트-전극 형상들이 규정되고 사용됨으로써 포토레지스트 마스크의 하나 이상의 개구를 통해 반도체 도펀트를 반도체 보디의 하나 이상의 선택된 지역으로 도입한 이후에 수행된 각각의 이온 주입에서, 포토레지스트 마스크, 게이트 전극들 (또는 그들의 전구체들), 및 그 게이트 전극들의 측을 따라 위치해 있는 임의의 재료의 조합은 반도체 보디 상에 충돌하는 도펀트의 이온들에 대한 도펀트-차단 실드 (shield) 로서 기능한다. 게이트 전극들의 측을 따라 위치해 있는 재료는, 적어도 게이트 전극들의 가로방향 측을 따라 위치해 있는 유전체 측벽 스페이서들을 포함할 수 있다.
이온 주입이 그렇게-주입된 영역들, 예를 들면 게이트 전극들의 아래에서 상당히 확장되는 할로 포켓 부분들 및 일부의 S/D 확장부들의 재료를 가지고 방위각 β 의 4 개 90°증분 값에서 수행되는 각진 주입 (angled implantation) 인 경우, 도펀트-차단 실드로 인하여 각 게이트 전극 아래의 주입 재료는 4 증분 β 값들 중의 2 개 이하에서 충돌하는 이온들을 수용할 수 있다. 기본 방위각 값 β0 가 0 이어서 4 개의 방위각 값들이 0°, 90°, 180°, 및 270°인 경우, 게이트 전극 아래의 재료는 4 개의 0°, 90°, 180°, 및 270° 값들 중의 대응하는 값에서만 충돌하는 이온들을 대체로 수용한다. 이러한 충돌 이온들의 용량 N' 는 1 쿼드란트 도즈 (one quadrant dose) N'1 으로 지칭된다.
기본 방위각 값 β0 가 0 보다 큰 경우, 게이트 전극 아래의 재료는 4 개의 β0, β0 + 90°, β0 + 180°, 및 β0 + 270°값들 중의 하나의 대응하는 값에서 충돌하는 일부 이온들 및 4 개의 β0, β0 + 90°, β0 + 180°, 및 β0 + 270°값들 중의 대응하는 인접 값에서 충돌하는 다른 이온들을 대체로 수용한다. 게이트 전극 아래의 재료에 의해 수용된 이온들의 전체 용량 N' 는 대략적으로 다음과 같다:
N' = N'1(sin β0 + cos β0) (1)
게이트 전극 아래의 재료에 의해 수용된 이온들의 최대 도즈 (maximum dose) n'max 는 기본 방위각 값 β0 이 45°인 경우 발생한다. 등식 1을 이용하면, 최대 도즈 N'max 는
Figure pct00001
이다.
Figure pct00002
가 대략 1.4 이므로, 최대 도즈 N'max 는 1 쿼드란트 도즈 N'1 보다 약 40% 더 클 뿐이다. 실제 용량 N' 는 기본 방위각 값 β0 에 따라 N'1 으로부터 1.4 N'1 까지 달라지지만, 간략화를 위해, 본 명세서에서 게이트 전극 아래의 재료에 의해 수용된 이온들의 용량 N' 은, 다른 방식으로 나타낸 경우를 제외하고, 1 쿼드란트 도즈 N'1 로서 근사화된다.
도 14의 제조 공정에서 각 n-형 이온 주입에서 사용된 n-형 반도체 도펀트의 도펀트-함유 입자종 (particle species) 은, 다른 방식으로 나타낸 경우를 제외하고, 원소 형태의 특정 n-형 도펀트로 구성된다. 즉, 각 n-형 이온 주입은, 도펀트 원소를 함유하는 화합물의 이온들이 아닌 특정 n-형 도펀트 원소의 이온들로 수행된다. 각각의 p-형 이온 주입에서 사용된 p-형 반도체 도펀트의 도펀트-함유 입자종은 원소 또는 화합물 형태의 p-형 도펀트, 보통 붕소로 다양하게 구성된다. 따라서, 일반적으로 각 p-형 이온 주입은 붕소 이온들 또는 붕소 디플루오라이드 등과 같은 붕소-함유 화합물의 이온들로 수행된다. 각 이온 주입 동안의 이온화 전하 상태는, 다른 방식으로 나타낸 경우를 제외하고, 포지티브 타입의 단일 이온화 (single ionization) 이다.
n-형 및 p-형 도펀트들은 상승된-온도 작업들 (elevated-temperature operations), 즉 상온 (room temperature) 보다 상당히 큰 온도 동안 측방으로 및 수직으로 모두 확산된다. 소스/드레인 존들 및 할로 포켓 부분들을 규정하기 위해 사용된, 도펀트들의 측면 및 수직 확산이 도 14에 일반적으로 나타나 있다. 엠프티 메인 웰 영역들을 규정하는 도펀트들의 상향 확산은 본 CIGFET 구조의 엠프티 메인 웰 영역들을 이용하는 것의 이익을 달성하는데에 중요하기 때문에, 도 14에는 이들 도펀트의 상향 수직 확산을 나타내고 있다. 도시의 간략화를 위해, 엠프티 메인 도펀트들의 하향 및 측면 확산들은 도 14에 나타나 있지 않다. 또한, 도 14는 임의의 다른 웰 도펀트들의 확산도 일반적으로 나타내고 있지 않다.
상승된 온도에서 수행되는 아래에서 설명된 각각의 어닐 (anneal) 또는 다른 작업은, 램프-업 (ramp-up) 세그먼트 및 램프-다운 (ramp-down) 세그먼트를 포함한다. 램프-업 세그먼트 동안, 그때-존재하던 (then-existent) 반도체 구조의 온도는 낮은 값으로부터 전술한 상승된 온도까지 증가한다. 램프-다운 세그먼트 동안, 반도체 구조의 온도는 전술한 상승된 온도로부터 낮은 값까지 감소한다. 각각의 어닐 또는 다른 고온 작업에 관해 아래에서 주어진 시간 주기는, 반도체 구조가 전술한 상승된 온도에서 존재하는 시간이다. 램프-다운 세그먼트는 램프-업 세그먼트가 종료하여 반도체 구조의 온도가 전술한 상승된 온도에 도달한 직후에 시작되기 때문에, 전술한 상승된 온도에서의 어떠한 시간 주기도 스파이크 어닐 (spike anneal) 에 관해서 주어져 있지 않다.
도 14의 일부 제조 단계들에서는, 개구들이 2 개의 IGFET들에 관한 활성 반도체 영역들 위의 포토레지스트 마스크를 통하여 연장된다. 도 14의 예시적 단면도에서 2 개의 IGFET들이 서로에 대해 측면으로 인접하게 형성된 경우, 아래에서는 그 2 개의 개구들이 분리된 개구들인 것으로 설명될 수도 있지만, 도 14에서는 그 2 개의 개구들을 단일의 개구로 도시하였다.
도 14의 도면에서 나타나 있는 참조 부호 말단의 문자 "P" 는 도 11에 나타낸 영역에 대한 전구체를 나타내고, 그것은 "P" 이전의 참조 부호의 부분에 의해 거기에서 식별된다. 전구체가 도 11의 대응하는 영역을 대체로 구성하기에 충분히 진전된 경우, 문자 "P" 는 도 14의 도면의 참조 부호로부터 떨어진다.
도 14da - 14ua 및 14db - 14ub 의 단면도들은, 앞의 도면으로부터 후의 도면으로 될 때 반도체 구조의 일부에 어떤 변화가 발생하는 것을 실질적으로 방지하는 아이템 (예를 들면 후의 도면에서의 포토레지스트 마스크) 의 존재로 인하여, 반도체 구조의 일부가 2 개의 연속하는 단면도들에서 실질적으로 동일한 다수의 상황들을 포함한다. 도 14의 도시를 단순화하기 위하여, 이들 상황들의 각각의 후의 도면에는 상당히 감소된 라벨링이 종종 제공된다.
G2. 웰 형성
도 14의 제조 공정에 대한 출발점은 통상적으로 고농도로 도핑된 p-형 기판 (920) 및 오버라잉 (overlying) 저농도로 도핑된 p-형 에피택셜층 (136P) 으로 구성되는 모노실리콘 반도체 보디이다. 도 14a를 참조한다. p+ 기판 (920) 은 대략 0.015 ohm-cm의 통상적인 저항률을 달성하기 위해 4×1018 - 5×1018 atoms/cm3 의 농도까지 붕소로 도핑된 <100>모노실리콘으로 형성된 반도체 웨이퍼이다. 간략화를 위해, 기판 (920) 은 도 14의 나머지 도면에서 나타나 있지 않다. 다르게는, 단순히 출발점이 p- 에피택셜층 (136P) 과 실질적으로 동일하게 저농도로 도핑된 p-형 기판일 수 있다.
에피택셜층 (136P) 은 30 ohm-cm 의 통상적인 저항률을 달성하기 위해 대략 4×1014 atoms/cm3 의 농도까지 붕소를 이용하여 p-형 저농도로 도핑된, 에피택셜하게 성장된 <100>모노실리콘으로 구성된다. 에피택셜층 (136P) 의 두께는 통상적으로 5.5 μm 이다. 도 14의 제조 공정에 관한 출발점이 저농도로 도핑된 p-형 기판인 경우, 아이템 (136P) 은 p- 기판이다.
필드-절연체 영역 (138) 은 도 14b에 나타낸 바와 같이 p- 에피택셜층 (또는 p- 기판)(136P) 의 상부 표면을 따라 제공되어서, IGFET들 (100, 102, 104, 및 106) 의 모두에 관한 활성 반도체 아일랜드들을 포함하는 측방으로 분리된 활성 모노실리콘 반도체 아일랜드들 (922) 의 그룹을 규정한다. IGFET들 (100, 102, 104, 및 106) 에 관한 활성 아일랜드들은 도 14b에 개별적으로 나타나 있지 않다. 활성 아일랜드들 (922) 의 추가의 것들 (도 14b에는 역시 구체적으로 나타나 있지 않음) 이 사용됨으로써, 메인 웰 영역들 (180, 182, 184A, 및 186A), 깊은 n 웰 영역들 (210 및 212), 및 기판 영역 (136) 에 대한 전기적 컨택트를 제공한다.
필드 절연체 (138) 는 트렌치 산화막 (trench-oxide) 기술에 따라 바람직하게 생성되지만, 로컬 산화막 (local-oxide) 기술에 따라 생성될 수도 있다. 필드 절연체 (138) 의 깊이는 보통 0.35 - 0.55 μm, 통상적으로 0.45 μm 이다. 필드 절연체 (138) 를 제공할 때, 실리콘 산화물의 얇은 스크린 절연층 (924) 이 에피택셜층 (136P) 의 상부 표면을 따라 열적 성장된다.
깊은 n 웰들 (210 및 212) 과 임의의 다른 깊은 n 웰들에 대한 위치 위의 개구들을 구비한 포토레지스트 마스크 (926) 가 도 14c에 나타낸 바와 같이 스크린 산화물 층 (924) 상에 형성된다. 깊은 n 웰 도펀트가 포토레지스트 (926) 내의 개구들을 통하여, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통하여, 언더라잉 모노실리콘의 수직 대응하는 부분들을 향해 중간농도 용량으로 이온 주입됨으로써, 측방으로 분리된 깊은 n-형 웰 영역들 (928) 의 그룹을 규정하며, 그 중의 하나가 도 14c에 나타나 있다. 포토레지스트 (926) 는 제거된다. 상부 반도체 표면의 아래에 위치되어 있고 활성 아일랜드들 (922) 중의 선택된 것을 향해 상향으로 연장되는, 깊은 n 웰 영역들 (928) 은 각각 깊은 n 웰 영역들 (210 및 212) 과 임의의 다른 깊은 n 웰들에 대한 전구체들을 구성한다.
깊은 n 웰 도펀트의 용량은 보통 1×1013 - 1×1014 ions/cm2, 통상적으로 1.5×1013 ions/cm2 이다. 일반적으로 깊은 n 웰 도펀트는 인 또는 비소로 구성된다. 인 (phosphorus) 이 깊은 n 웰 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 1,000 - 3,000 킬로일렉트론 볼트 ("keV"), 통상적으로 1,500 keV 이다.
그 결과로 생긴 반도체 구조에 대해 초기 급속 열처리 ("RTA") 를 수행함으로써, 격자 손상 (lattice damage) 을 보수 (repair) 하고 또한 그 주입된 깊은 n 웰 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다. 초기 RTA 는 900 - 1050°C, 통상적으로 950 - 1000°C 에서, 5 - 2O s, 통상적으로 10 s 동안의 비-반응적 환경에서 수행된다. 깊은 n 웰 도펀트는 초기 RTA 동안 수직 및 측방으로 확산된다. 도 14에는 이러한 도펀트 확산이 나타나 있지 않다.
도 14의 나머지 공정에 있어서, 각각의 처리 스테이지에서의 CIGFET 구조가 2 개의 도면들 "14za" 및 "14zb" 로 도시되어 있으며, 여기서 "z" 는 "d"에서 "u"까지 달라지는 문자이다. 각각의 도 14za는 도 11a의 비대칭 고-전압 IGFET들 (100 및 102) 을 생성하기 위해 행해진 추가의 공정을 도시한다. 각각의 도 14za는 도 11b의 비대칭 드레인 확장형 IGFET들 (104 및 106) 을 생성하기 위해 행해진 추가의 공정을 도시한다. 이하에서는, 두개의 도면 14za 및 14zb의 각 그룹을, 편의를 위해, 총괄적으로 "도 14z"로 지칭하며, 여기서 "z" 는 "d"에서 "u"까지 달라진다. 예를 들면, 도 14da 및 도 14db 는 총괄적으로 "도 14d"로 지칭된다.
비대칭 p-채널 IGFET (102) 에 관한 아일랜드 (142) 의 위 및 드레인 확장형 IGFET들 (104 및 106) 의 n-형 엠프티 메인 웰 영역들 (184B 및 186A) 에 관한 위치들의 위의 개구들을 구비한 포토레지스트 마스크 (930) 가 도 14d에 나타낸 바와 같이 스크린 산화물 층 (924) 상에 형성된다. IGFET (104) 의 p-형 엠프티 메인 웰 영역 (184A) 이 되는 것으로 예정된 위치에 가장 가까운 엠프티 메인 웰 (184B) 측을 규정하는 포토레지스트 마스크 (930) 의 에지 (edge) 를 임계적으로 제어함으로써 엠프티 웰들 (184A 및 184B) 사이의 이격 거리 Lww 를 조절한다. IGFET (106) 의 p-형 엠프티 메인 웰 영역 (186B) 이 되는 것으로 예정된 위치에 가장 가까운 엠프티 메인 웰 (186A) 측을 규정하는 포토레지스트 마스크 (930) 의 에지를 임계적으로 제어함으로써 엠프티 웰들 (186A 및 186B) 사이의 이격 거리 Lww 를 조절한다.
n-형 엠프티 메인 웰 도펀트는 포토레지스트 (930) 의 개구들을 거치고, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 거쳐서 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 이온 주입됨으로써, (a) IGFET (102) 의 엠프티 메인 웰 영역 (182) 에 대한 n 전구체 (182P), 및 (b) IGFET들 (104 및 106) 의 각각의 엠프티 메인 웰 영역들 (184B 및 186A) 에 대한 n 전구체들 (184BP 및 186AP) 를 규정한다. 포토레지스트 (930) 는 제거된다. n 전구체 엠프티 메인 웰들 (182P 및 186AP) 은 깊은 n 웰 영역들 (210 및 212) 에 대한 전구체들 (210P 및 212P) 까지, 그러나 도중까지만, 각각 확장된다.
n-형 엠프티 메인 웰 도펀트의 용량은 보통 1×1013 - 5×1013 ions/cm2, 통상적으로 2.5×1013 - 3×1013 ions/cm2 이다. 일반적으로 n-형 엠프티 메인 웰 도펀트는 인 또는 비소로 구성된다. 인이 n-형 엠프티 메인 웰 도펀트를 구성하는 경우에 있어서, 주입 에너지는 보통 350 - 500 keV, 통상적으로 425 - 450 keV 이다.
n 전구체 엠프티 메인 웰 영역들 (182P, 184BP, 및 186AP) 에서의 n-형 엠프티 메인 웰 도펀트의 농도는, n-형 최종 엠프티 메인 웰 영역들 (182, 184B, 및 186A) 에서와 대체로 동일한 각각의 위치들을 따라서 각각의 로컬 최대에 도달한다. 전구체 엠프티 메인 웰들 (182P, 184BP, 및 186AP) 의 각각에서의 n-형 엠프티 메인 웰 도펀트 농도는 대략 가우시안 방식 (Gaussian manner) 으로 수직으로 달라진다.
전구체 엠프티 메인 웰들 (182P, 184BP, 및 186AP) 의 각각에서의 n-형 엠프티 메인 웰 도펀트 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, n-형 엠프티 메인 웰 도펀트 농도는 부호 "n"으로 표시된 중간농도 도핑으로부터 부호 "n-"로 표시된 저농도 도핑으로 점차 떨어진다. 기본적으로, 도 14d의 점선들 (296P, 340P, 및 372P) 은 도 11의 점선들 (296, 340, 및 372) 에 대한 각각의 전구체들을 구성한다. 도 11b 에 나타내었지만, IGFET들 (104 및 106) 에 관한 점선들 (340 및 372) 은, 전술한 바와 같이, 도 13a 및 도 13b에서만 라벨링 되어있다. 그러므로, 각 전구체 점선 (296P, 340P, 또는 372P) 은, 그 아래에서는 대응하는 전구체 엠프티 메인 웰 (182P, 184BP, 또는 186AP) 의 n-형 엠프티 메인 웰 도펀트 농도가 중간농도 n 도핑에 있고, 그 위에서는 전구체 웰 (182P, 184BP, 또는 186AP) 의 n-형 엠프티 메인 웰 도펀트 농도가 저농도 n- 도핑에 있는 위치를 대략적으로 나타낸다.
n 전구체 엠프티 메인 웰 영역들 (182P, 184BP, 및 186AP)은 본 제조 공정의 이 시점에서 상부 반도체 표면에 도달하지 않는다. 그러므로, p- 에피택셜층 (136P) 의 3 개의 분리된 표면-인접 부분들 (136P1, 136P2, 및 136P3) 은 각각의 n 전구체 엠프티 메인 웰들 (182P, 184BP, 및 186AP) 위의 아일랜드들 (142, 144B, 및 146A) 에 각각 존재한다. 또한, 분리된 p- 에피택셜-층 부분 (136P3) 은 전구체 깊은 n 웰 영역 (212P) 위에서 측방으로 확장된다. 분리된 p- 에피택셜-층 부분들 (136P1 내지 136P3) 은 모두 필드 절연체 (138) 및 n-형 모노실리콘의 조합에 의해 에피택셜층 (136P) 의 언더라잉 잔여물로부터 분리된다.
(a) 아일랜드 (142) 의 분리된 에피택셜-층 부분 (136P1) 및 (b) 아일랜드 (146A) 의 n 전구체 엠프티 메인 웰 (186AP) 의 위에 놓인 분리된 에피택셜-층 부분 (136P3) 의 지역의 세그먼트들에 의해 형성된 p- 모노실리콘의 2 개 영역들은, 최종 CIGFET 구조에서 각각의 엠프티 메인 웰들 (182 및 186A) 의 n- 모노실리콘이 된다. 또한, 아일랜드 (144B) 의 분리된 에피택셜 부분 (136P2) 및 n 전구체 엠프티 메인 웰 (184BP) 위의 아일랜드 (144A) 에 위치해 있는 에피택셜층 (136P) 의 (분리되지 않은) 지역에 의해 형성된 p- 모노실리콘의 2 개 영역들은, 최종 CIGFET 구조에서 엠프티 메인 웰 (184B) 의 n- 모노실리콘이 된다. 그러므로, p- 모노실리콘의 이들 4 개 영역들은 n- 모노실리콘으로 변환될 필요가 있다. 아래에서 설명되는 바와 같이, 일반적으로 4 개의 p- 모노실리콘 영역들은 후속 제조 단계들 (주로 상승된 온도에서 수행되는 단계들) 의 도중에 n 전구체 엠프티 메인 웰 영역들 (182P, 184BP, 및 186AP) 로부터의 일부 n-형 엠프티 메인 웰 도펀트의 상향 확산에 의해 n- 모노실리콘으로 변환된다.
또한, 예를 들면, 그 4 개 p- 모노실리콘 영역들의 각각이 후속하는 상승된-온도 제조 단계들 도중에 일부 n-형 엠프티 메인 웰 도펀트의 상향 확산을 통해 n- 모노실리콘으로 완전히 변환될 수 있는 불확실성이 존재하는 경우에는, 별도의 n-형 도핑 작업을 수행함으로써 앞서의 4 개 p- 모노실리콘 영역들을 n- 모노실리콘으로 변환할 수 있다. 포토레지스트 (930) 를 제거하기 이전에, n-형 상쇄 도펀트 (compensating dopant) 로 지칭되는 n-형 반도체 도펀트가 스크린 산화물 (924) 의 덮이지 않은 섹션들을 거쳐서 언더라잉 모노실리콘까지 낮은 용량으로 이온 주입됨으로써, 4 개의 p- 모노실리콘 영역들을 n- 모노실리콘으로 변환시킬 수 있다.
임의의 4 개 p- 모노실리콘 영역들이 n-형 상쇄 도펀트를 수용하지 않을 것이 요구되는 경우, (a) 아일랜드 (142) 및 (b) n-형 엠프티 메인 웰 영역들 (184B 및 186A) 에 관한 위치들 중의 선택된 것들 위의 개구들을 구비한 추가의 포토레지스트 마스크 (미도시) 가 스크린 산화물 층 (924) 상에 형성될 수 있다. 그 후에 n-형 상쇄 도펀트는 그 추가의 포토레지스트 마스크의 개구들을 거쳐서 반도체 보디까지 낮은 용량으로 이온 주입되고, 그 후에 그 추가의 포토레지스트가 제거된다. 어느 경우이든, 일반적으로 n-형 상쇄 도펀트의 용량은 합리적이고 실현가능한 만큼 낮으므로 최종 메인 웰 영역들 (182, 184B, 및 186A) 의 엠프티-웰 성질을 유지할 것이다.
비대칭 n-채널 IGFET (100) 에 관한 아일랜드 (140) 의 위, 드레인 확장형 IGFET들 (104 및 106) 의 p-형 엠프티 메인 웰 영역들 (184A 및 186B) 에 관한 위치들의 위, 및 분리 (isolating) p 웰 영역 (216) 에 관한 위치 위의 개구들을 구비한 포토레지스트 마스크 (932) 가 스크린 산화물 층 (924) 상에 형성된다. 도 14e를 참조한다. IGFET (104) 의 n-형 엠프티 메인 웰 영역 (184B) 이 되는 것으로 예정된 위치에 가장 가까운 엠프티 메인 웰 (184A) 의 측을 규정하는 포토레지스트 마스크 (932) 의 에지 (edge) 를 임계적으로 제어함으로써 엠프티 웰들 (184A 및 184B) 사이의 이격 거리를 조절한다. IGFET (106) 의 n-형 엠프티 메인 웰 영역 (186A) 이 되는 것으로 예정된 위치에 가장 가까운 엠프티 메인 웰 (186B) 의 측을 규정하는 포토레지스트 (932) 의 에지가 임계적으로 제어됨으로써 엠프티 웰들 (186A 및 186B) 사이의 이격 거리를 조절한다.
p-형 엠프티 메인 웰 도펀트는 포토레지스트 (932) 의 개구를 거치고, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 거쳐서 언더라잉 (underlying) 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 이온 주입됨으로써, (a) IGFET (100) 의 엠프티 메인 웰 영역 (1802) 에 대한 p 전구체 (180P), (b) IGFET들 (104 및 106) 의 각각의 엠프티 웰들 (184A 및 186B) 에 대한 p 전구체들 (184AP 및 186BP), 및 (c) 분리 p 웰 (216) 에 대한 p 전구체 (216P) 를 규정한다. 포토레지스트 (932) 는 제거된다. p 전구체 엠프티 메인 웰 영역들 (180P 및 186BP) 은 전구체 깊은 n 웰 영역들 (210P 및 212P) 까지, 그러나 도중까지만, 각각 확장된다.
p-형 엠프티 메인 웰 도펀트의 용량은 보통 1×1013 - 5×1013 ions/cm2, 통상적으로 2.5×1013 - 3×1013 ions/cm2 이다. 일반적으로 p-형 엠프티 메인 웰 도펀트는 원소 형태 또는 붕소 디플루오라이드 형태의 붕소로 구성된다. 원소인 분소가 p-형 엠프티 메인 웰 도펀트를 구성하는 통상적인 경우에 있어서, 주입 에너지는 보통 100 - 225 keV, 통상적으로 150 - 175 keV 이다.
p 전구체 엠프티 메인 웰 영역들 (180P, 184AP, 및 186BP) 내의 p-형 엠프티 메인 웰 도펀트의 농도는 p-형 최종 엠프티 메인 웰 영역들 (180, 184A, 및 186B) 에서와 대체로 동일한 각각의 위치들을 따라서 각각의 로컬 최대에 도달한다. 각각의 전구체 엠프티 메인 웰들 (180P, 184AP, 및 186BP) 내의 p-형 엠프티 메인 웰 도펀트 농도는 대략 가우시안 방식 (Gaussian manner) 으로 수직으로 달라진다.
전구체 엠프티 메인 웰들 (180P, 184AP, 및 186BP) 의 각각에서의 p-형 엠프티 메인 웰 도펀트 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, p-형 엠프티 메인 웰 도펀트 농도는 부호 "p"로 표시된 중간농도 도핑으로부터 부호 "p-"로 표시된 저농도 도핑으로 점차 떨어진다. 기본적으로, 도 14e의 점선들 (256P, 332P, 및 38OP) 은 도 11의 점선들 (256, 332, 및 380) 에 대한 각각의 전구체들을 구성한다. 도 11b 에 나타내었지만, IGFET들 (104 및 106) 에 관한 점선들 (332 및 380) 은, 전술한 바와 같이, 도 13a 및 도 13b에서만 라벨링 되어있다. 그러므로, 각 전구체 점선 (256P, 332P, 또는 380P) 은, 그 아래에서는 대응하는 전구체 엠프티 메인 웰 (180P, 184AP, 또는 186BP) 의 p-형 엠프티 메인 웰 도펀트 농도가 중간농도 p 도핑에 있고, 그 위에서는 전구체 웰 (180P, 184AP, 또는 186BP) 의 p-형 엠프티 메인 웰 도펀트 농도가 저농도 p- 도핑에 있는 위치를 대략적으로 나타낸다.
p 전구체 엠프티 메인 웰 영역들 (180P, 184AP, 및 186BP) 은 본 제조 공정의 이 시점에서 상부 반도체 표면에 도달하지 않는다. 그러므로, p- 에피택셜층 (136P) 의 2 개의 추가적인 표면-인접 부분들 (136P5 및 136P6) 은 각각의 p 전구체 엠프티 메인 웰들 (180P 및 186BP) 위의 아일랜드들 (140 및 146B) 에 각각 존재한다. p- 에피택셜-층 부분들 (136P5 및 136P6) 은 모두 (a) 필드 절연체 (138) 및 (b) 중간농도로 도핑된 p-형 모노실리콘 및 중간농도로 도핑된 n-형 모노실리콘의 조합에 의하여 p- 에피택셜층 (136P) 의 언더라잉 벌크 (underlying bulk) 로부터 분리된다. 이러한 에피택셜층 (136) 의 언더라잉 벌크로부터의 분리 때문에, 본 명세서에서는 에피택셜-층 부분들 (136P5 및 136P6) 을 분리된 p- 에피택셜-층 부분들로 지칭한다.
반도체 보디 내에 도입된 어떤 잔존 반도체 도펀트들도 전구체 깊은 n 웰들 (210P 및 212P) 내로 (또는 임의의 다른 전구체 깊은 n 웰 내로) 상당히 들어가지 않는다. 초기 RTA 로 인해 깊은 n 웰 도펀트의 원자들이 에너지적으로 더욱 안정한 상태가 되었기 때문에, 전구체 깊은 n 웰들 (210P 및 212P) 은 각각 실질적으로 최종 깊은 n 웰들 (210 및 212) 이며 도 14의 나머지 도면들에서는 그렇게 도시되어 있다.
경사각 α 는 앞선 주입들의 모두에 대해서 대략 0°이다. 앞선 주입들의 각각은 다만 하나의 값의 방위각 β 에서 수행된다, 즉 그들의 각각은 단일-쿼드란트 (single-quadrant) 주입이고, 방위각 β 는 대략 0°이다.
N3. 게이트 형성 (Gate Formation)
상부 반도체 표면은 스크린 산화물 층 (924) 을 제거하는 것에 의해 노출되고, 통상적으로 습식 화학적 처리하는 것에 세정된다. 실리콘 산화물의 희생층 (sacrificial layer)(미도시) 은 상부 반도체 표면을 따라 열적 성장되어서 게이트 유전체 형성을 위한 상부 반도체 표면을 준비한다. 통상적으로 희생 산화물 층의 두께는 적어도 10 nm 이다. 희생 산화물 층은 그 후에 제거된다. 세정 작업과 희생 산화물 층의 형성 및 제거는 상부 반도체 표면을 따르는 결함 및/또는 오염을 제거하고 이에 따라 고품질의 상부 반도체 표면을 생성한다.
비교적 두꺼운 게이트-유전체-포함 유전체 층 (미도시) 이 상부 반도체 표면을 따라 제공된다. 두꺼운 유전체 층의 부분들은 큰 게이트 유전체 두께 tGdH 의 게이트 유전체 층, 즉 비대칭 IGFET들 (100 및 102) 의 게이트 유전체 층들 (260 및 300), 드레인 확장형 IGFET들 (104 및 106) 의 게이트 유전체 층들 (334 및 384), 및 위에서 인용된 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 의 대형 CIGFET 제조 공정에서 제공되는 고-전압 IGFET들의 게이트 유전체 층들을 위한 측면 위치들에서 존재하고, 후에 그 게이트 유전체층들의 부분들을 구성한다. tGdH 큰-두께 게이트 유전체 층들을 위한 측면 위치에서의 후속하는 그 두꺼운 유전체 층의 섹션들의 두께 증가를 감안하여, 그 두꺼운 유전체 층의 두께는 예정된 tGdH 두께보다 약간 더 작고, 통상적으로는 0.2 nm 더 작다.
일반적으로 두꺼운 유전체 층이 열적 성장된다. 열적 성장은 30 - 90 s 동안, 통상적으로는 45 - 60 s 동안의 900 - 1100°C, 통상적으로는 1000°C 인 습식 산화 환경에서 수행된다. 일반적으로 두꺼운 유전체 층은 습식 산화 환경이 산소와 수소로 형성되는 실질적으로 순수한 실리콘 산화물로 구성된다.
두꺼운 유전체 층의 열적 성장의 고온 상태는, 주입된 p-형 및 n-형 메인 웰 도펀트들에 의해 야기된 격자 손상 (lattice damage) 을 보수 (repair) 하고 에너지적으로 더욱 안정한 상태에서 그 주입된 p-형 및 n-형 메인 웰 도펀트들의 원자들을 배치하는 어닐 (anneal) 로서 기능한다. 따라서, 전구체 웰 영역 (216P) 은 실질적으로 분리 p 웰 영역 (216) 이 된다. 또한, 두꺼운 유전체 층의 열적 성장의 높은 온도는 p-형 및 n-형 웰 도펀트들, 특히 메인 웰 도펀트들이 수직 및 측방으로 확산되는 것을 야기한다. 도 14의 후속 도면들에서는 엠프티 메인 웰 도펀트들의 상향 확산만을 나타내고 있다. 엠프티 메인 웰 도펀트들의 상향 확산의 결과, 전구체 엠프티 메인 웰 영역들 (180P, 182P, 184AP, 184BP, 186AP, 및 186BP) 은 상부 반도체 표면을 향해 상향 확장된다.
전구체 엠프티 메인 웰들 (180P, 182P, 184AP, 184BP, 186AP, 및 186BP) 은, 그들이 충분히 강하다면 두꺼운-유전체-층 열적 성장 동안 상부 반도체 표면에 도달할 수도 있다. 그러나, 전구체 엠프티 웰들 (180P, 182P, 184AP, 184BP, 186AP, 및 186BP) 은 두꺼운-유전체-층 열적 성장 동안 상부 반도체 표면 도중까지만 상향으로 확장된다. 이 상황이 아래에서 더 논의되는 도 14f에 도시되어 있다. 전구체 엠프티 웰들 (180P, 182P, 184AP, 184BP, 186AP, 및 186BP) 들의 상향 확장으로 인하여, 분리된 p- 에피택셜-층 부분들 (136P1 - 136P3, 136P5, 및 136P5) 은 수직으로 크기가 줄어든다.
위에서 인용된 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 의 대형 CIGFET 제조 공정에서 제공되는 저-전압 대칭 IGFET들에 관한 모노실리콘 아일랜드들 위의 개구들을 구비한 포토레지스트 마스크 (미도시) 가 두꺼운 유전체 층 상에 형성된다. 두꺼운 유전체 층의 덮이지 않은 재료가 제거됨으로써 그들 저-전압 대칭 IGFET들에 관한 모노실리콘 아일랜드들이 노출된다. 도 14f를 참조하면, 아이템 (942R) 은 게이트-유전체-포함 두꺼운 유전체 층의 잔여물이다.
비교적 얇은 게이트-유전체-포함 유전체 층 (미도시) 은 저-전압 대칭 IGFET들에 관한 아일랜드들 위의 상부 반도체 표면을 따라서 및 그러므로 그들 게이트 유전체 층들에 관한 각 측면 위치들에서 제공된다. 나중에 얇은 유전체 층의 부분들은 저-전압 대칭 IGFET들에 관한 게이트 유전체 층들을 각각 구성한다. 얇은 유전체 층의 두께는 낮은 게이트 유전체 두께 tGdL와 실질적으로 동일하다.
일반적으로 얇은 유전체 층은 주로 열적 성장에 의해 생성된다. 일반적으로 질소는, 대칭 저-전압 p-채널 IGFET들의 게이트 전극들 내의 붕소가 그들의 채널 존들로 확산되는 것을 방지하기 위하여 주로 수행되는 플라즈마 질화 작업 (plasma nitridization operation) 에 의해 얇은 유전체 층으로 합쳐진다.
두꺼운 게이트-유전체-포함 유전체 잔여물 (942R) 의 두께는 얇은 유전체 층의 열적 성장 동안의 열적 성장에 의하여 약간 증가한다. 두꺼운 유전체 잔여물 (942R) 로 덮인 아일랜드들 (140, 142, 144A, 144B, 146A, 및 146B) 의 상부 표면에 대한 감소된 산소 침투로 인하여, 유전체 잔여물 (942R) 의 두께의 증가는 얇은 유전체 층의 두께보다 상당히 작다. 두꺼운 유전체 잔여물 (942R) 은 플라즈마 질화 작업 동안 질소를 수용한다. 얇은 유전체 층의 열적 성장과 그 후속하는 플라즈마 질화 (plasma nitridization) 가 끝났을 때, 두꺼운 유전체 잔여물 (942R) 의 두께는 tGdH 높은-두께 게이트 유전체 두께값, 즉 비대칭 IGFET들 (100 및 102) 의 3.0-V 동작을 위한 보통 4 - 8 nm, 바람직하게 5 - 7 nm, 통상적으로 6 - 6.5 nm, 과 실질적으로 동일하다.
얇은 유전체 층의 열적 성장의 높은 온도는, 주입된 p-형 및 n-형 웰 도펀트들이 수직 및 측방으로 더 확산되는 것을 야기하는 어닐로서 작용한다. 도 14f에는 두꺼운-유전체-층 및 얇은-유전체-층 열적 성장 동안의 엠프티 메인 웰 도펀트들의 상향 확산만을 도시하고 있다.
이제 IGFET들 (100, 102, 104, 및 106) 의 각각의 게이트 전극들 (262, 302, 346, 및 386) 에 대한 전구체들 (262P, 302P, 346P, 및 386P) 이, 도 14f의 부분적으로 완성된 CIGFET 구조상에 형성된다. 도 14g를 참조한다. 보다 구체적으로, 비대칭 IGFET들 (100 및 102) 에 관한 전구체 게이트 전극들 (262P 및 302P) 이, 아일랜드들 (140 및 142) 중의 각각의 선택된 세그먼트들 위의 두꺼운 게이트-유전체-포함 유전체 잔여물 (942R) 상에 형성된다. 드레인 확장형 n-채널 IGFET (104) 에 관한 전구체 게이트 전극 (346P) 은 아일랜드 (144A) 의 선택된 세그먼트 위에 놓이지만 아일랜드 (144B) 위로는 확장되지 않도록, 두꺼운 유전체 잔여물 (942R) 및 필드-절연 부분 (138A) 의 지역상에 형성되어 있다. 이와 유사하게, 드레인 확장형 p-채널 IGFET (106) 에 관한 전구체 게이트 전극 (386P) 이 아일랜드 (146A) 의 선택된 세그먼트 위에 놓이지만 아일랜드 (146B) 위로는 확장되지 않도록, 두꺼운 유전체 잔여물 (942R) 및 필드-절연 부분 (138B) 의 지역상에 형성되어 있다.
전구체 게이트 전극들 (262P, 302P, 346P, 및 386P)은 유전체 잔여물 (942R) 상에 대체로 도핑되지 않은 (진성) 폴리실리콘의 층을 증착한 후 그 폴리실리콘 층을 적절한 크리티컬 (critical) 포토레지스트 마스크 (미도시) 를 사용하여 패터닝하는 것에 의하여 생성된다. 게이트-전극 폴리실리콘 층의 부분들 (미도시) 은 폴리실리콘 저항기를 위해 이용될 수 있다. 폴리실리콘 층의 이러한 저항기 부분의 각각은 통상적으로 필드 절연체 (138) 의 위에 놓인다. 폴리실리콘 층의 두께는 160 - 200 nm, 통상적으로 180 nm 이다.
폴리실리콘 층이 패터닝됨으로써, 전구체 폴리실리콘 게이트 전극들 (262P 및 302P) 이 비대칭 IGFET들 (100 및 102) 의 채널 존들 (244 및 284) 이 되는 것으로 의도된 위치들 위에 각각 놓인다. 또한, 드레인 확장형 n-채널 IGFET (104) 에 관한 전구체 폴리실리콘 게이트 전극 (346P) 은, p- 기판 영역 (136)(도 13a 참조) 의 부분 (136A) 의 채널-존 세그먼트가 되는 것으로 의도된 위치를 포함하는, 채널 존 (322) 이 되는 것으로 의도된 위치 위에 놓이고, 또한 엠프티 메인 웰 (184B) 의 부분 (184B1) 이 되는 것으로 예정된 위치를 향해 필드-절연 부분 (138A) 을 가로질러서 엠프티 메인 웰 영역 (184B) 의 부분 (184B2) 이 되는 것으로 예정된 위치 위의 도중까지 확장된다. 드레인 확장형 p-채널 IGFET (106) 에 관한 전구체 폴리실리콘 게이트 전극 (386P) 은, p- 기판 영역 (136)(도 13b 참조) 의 부분 (136B) 및 채널 존 (362) 이 되는 것으로 의도된 위치들 위에 놓이고, 또한 엠프티 메인 웰 (186B) 의 부분 (186B1) 을 향해 필드-절연 부분 (138B) 을 가로질러서 엠프티 메인 웰 영역 (186B) 의 부분 (186B2) 이 되는 것으로 예정된 위치 위의 도중까지 확장된다.
IGFET들 (100, 102, 104, 및 106) 의 전구체 게이트 전극들 (262P, 302P, 346P, 및 386P) 의 아래에 놓인 두꺼운 유전체 잔여물 (942R) 의 부분들은 그들의 게이트 유전체 층들 (260, 300, 344, 및 384) 을 각각 구성한다. 전구체 게이트 전극들 (262P, 302P, 346P, 및 386P) 을 포함하는, 전구체 게이트 전극들에 의해 덮이지 않은 두꺼운 유전체 잔여물 (942R)의 모든 부분들은, 폴리실리콘 층을 패터닝할 때 사용된 포토레지스트를 제거하는 도중에 제거된다. 이에 따라, 전구체 게이트 전극들 (262P, 302P, 346P, 및 386P) 의 측에 위치하는 아일랜드들 (140, 142, 144A, 144B, 146A, 및 146B) 의 세그먼트들이 노출된다.
얇은 실링 (sealing) 유전체 층 (946) 은 IGFET들 (100, 102, 104, 및 106) 에 관한 전구체 게이트 전극들 (262P, 302P, 346P, 및 386P) 의 노출된 표면들을 따라 열적 성장한다. 다시 도 14g를 참조한다. 얇은 표면 유전체 층 (948) 은 IGFET들 (100, 102, 104, 및 106) 에 관한 아일랜드들 (140, 142, 144A, 144B, 146A, 및 146B) 의 노출된 세그먼트들을 따라서 동시에 형성된다. 유전체 층들 (946 및 948) 의 열적 성장은, 900 - 1050°C, 통상적으로 950 - 1000°C 에서, 5 - 25 s, 통상적으로 10 s 동안 수행된다. 실링 유전체 층 (946) 은 1 - 3 nm, 통상적으로 2 nm 의 두께를 갖는다.
유전체 층들 (946 및 948) 의 열적 성장의 높은 온도는, 주입된 p-형 및 n-형 웰 도펀트들의 추가적인 수직 및 측면 확산을 야기하는 다른 어닐 (anneal) 로서 작용한다. 유전체 층들 (946 및 948) 의 열적 성장이 두꺼운 유전체 층 (942) 의 열적 성장보다 상당히 더 짧은 시간 주기 동안 행해진 경우, 웰 도펀트들은 두꺼운-유전체-층 열적 성장 동안에 비해 유전체 층들 (946 및 948) 의 열적 성장 동안에서 상당히 더 적게 확산된다. 도 14g에는 유전체 층들 (946 및 948) 의 열적 성장에 의해 야기된 추가적인 도펀트 확산의 어느 것도 도시되어 있지 않다.
도 14g는 전구체 엠프티 메인 웰 영역들 (180P, 182P, 184AP, 184BP, 186AP, 및 186BP) 의 각각의 상단이, 유전체 층들 (946 및 948) 의 열적 성장이 끝났을 때에 상부 반도체 표면의 아래에 있는 일 예를 도시한다. 그러나, 전구체 엠프티 메인 웰들 (180P, 182P, 184AP, 184BP, 186AP, 및 186BP) 은, 유전체 층들 (946 및 948) 의 열적 성장이 끝날 즈음에 상부 반도체 표면에 도달할 수 있다.
G4. 소스/드레인 확장부들 및 할로 포켓 부분들의 형성
비대칭 n-채널 IGFET (108) 의 드레인 확장부 (242E) 에 관한 위치 위의 개구를 구비한 포토레지스트 마스크 (950) 가 도 14h에 나타낸 바와 같이 유전체 층들 (946 및 948) 상에 형성된다. 포토레지스트 마스크 (952) 는 IGFET (100) 의 전구체 게이트 전극 (262P) 에 대해 임계적으로 정렬된다. n-형 깊은 S/D-확장 도펀트는 포토레지스트 (952) 의 개구들을 거치고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 거쳐서, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 상당히 각진 (angled) 방식으로 이온 주입됨으로써, IGFET (100) 의 드레인 확장부 (242E) 에 대한 n+ 전구체 (242EP) 를 규정한다. 포토레지스트 (952) 는 제거된다.
각진 n-형 깊은 S/D-확장 주입에 관한 경사각 α 는 적어도 15°, 보통 20° - 45°, 통상적으로 30°이다. 그 결과, 비대칭 IGFET (100) 의 전구체 드레인 확장부 (242EP) 는 그 전구체 게이트 전극 (262P) 의 아래에서 측방으로 상당히 확장된다.
n-형 깊은 S/D-확장 주입은 20° - 25°인 기본 방위각 값 β0 을 가진 4-쿼드란트 주입 (four-quadrant implant) 이다. n-형 깊은 S/D-확장 도펀트의 용량은 보통 2×1013 - 1×1014 ions/cm2, 통상적으로 5×1013 - 6×1013 ions/cm2 이다. n-형 깊은 S/D-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 n-형 깊은 S/D-확장 도펀트는 인 또는 비소로 구성된다. 인이 n-형 깊은 S/D-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 15 - 45 keV, 통상적으로 30 keV 이다.
비대칭 n-채널 IGFET (100) 의 소스 확장부 (240E) 에 관한 위치 위 및 드레인 확장형 n-채널 IGFET (104) 의 소스 확장부 (320E) 에 관한 위치 위의 개구들을 구비한 포토레지스트 마스크 (954) 가, 유전체 층들 (946 및 948) 상에 형성된다. 도 14i를 참조한다. 포토레지스트 마스크 (954) 는 IGFET들 (100 및 104) 의 전구체 게이트 전극들 (262P 및 346P) 에 대해 임계적으로 정렬된다. n-형 얕은 소스-확장 도펀트는 크리티컬 포토레지스트 (954) 의 개구들을 거치고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 거쳐서, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) IGFET (100) 의 소스 확장부 (240E) 에 대한 n+ 전구체 (240EP) 및 (b) IGFET (104) 의 소스 확장부 (320E) 에 대한 n+ 전구체 (320EP) 를 규정한다. n-형 얕은 소스-확장 주입에 관한 경사각 α 는 약 7°이다.
일반적으로 n-형 얕은 소스-확장 도펀트는, n-형 깊은 S/D-확장 도펀트로서 일반적으로 사용되는 인 보다 큰 원자량을 갖는 비소이다. 비대칭 IGFET (100) 의 전구체 소스 확장부 (240EP) 및 전구체 드레인 확장부 (242EP) 가 n-형 얕은 소스-확장 주입 및 각진 n-형 깊은 S/D-확장 주입으로 각각 규정된다는 점을 주목하면, 이 2 개의 n-형 주입들을 수행하기 위해 사용된 단계들의 (n-형 깊은 S/D-확장 주입의 경사 및 방위 파라미터들을 포함하는) 주입 파라미터들은, 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도가 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도 보다 작고, 보통은 그것의 1/2 이하, 바람직하게는 그것의 1/4 이하, 더욱 바람직하게는 그것의 1/10 이하, 더욱더 바람직하게는 그것의 1/20 이하가 되도록 선택된다. 달리 말하면, 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도는 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도 보다 상당히 더 크고, 보통은 그것의 적어도 2 배, 바람직하게는 그것의 적어도 4 배, 더욱 바람직하게는 그것의 적어도 10 배, 더욱더 바람직하게는 그것의 적어도 20 배이다.
비대칭 IGFET (100) 의 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도는, 일반적으로 최종 소스 확장부 (240E) 에서와 대체로 동일한 위치를 따라 및 그러므로 일반적으로 소스 확장부 (240E) 내의 전체 n-형 도펀트의 최대 농도와 대체로 동일한 위치를 따라 존재한다. 이와 유사하게, IGFET (100) 의 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도는, 일반적으로 최종 드레인 확장부 (242E) 에서와 대체로 동일한 위치를 따라 및 그러므로 일반적으로 최종 드레인 확장부 (242E) 내의 전체 n-형 도펀트의 최대 농도와 대체로 동일한 위치를 따라 존재한다.
각진 n-형 깊은 S/D-확장 주입의 경사 및 방위 파라미터들을 포함하는, n-형 얕은 소스-확장 주입 및 n-형 깊은 S/D-확장 주입의 에너지 파라미터와 다른 주입 파라미터들이 제어됨으로써, 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도의 위치가 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트 최대 농도의 위치보다 상당히 더 깊이 존재하게 된다. 구체적으로, 일반적으로 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도의 위치는, 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 위치보다 적어도 10% 더 깊이, 바람직하게는 적어도 20% 더 깊이, 더욱 바람직하게는 적어도 30% 더 깊이 존재한다.
(a) 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도 위치가 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도 위치보다 더 깊고 또한 (b) n-형 깊은 S/D-확장 주입이 n-형 얕은 소스-확장 주입보다 더 높은 값의 경사각 α 에서 수행되기 때문에, n-형 깊은 S/D-확장 주입을 위해 필요로 하는 범위는 n-형 얕은 소스-확장 주입을 위해 필요로 하는 범위보다 상당히 더 크다. 그 결과, 전구체 드레인 확장부 (242EP) 는 전구체 소스 확장부 (240EP) 보다 더 깊이, 보통은 적어도 20% 더 깊이, 바람직하게는 적어도 30% 더 깊이, 더욱 바람직하게는 적어도 50% 더 깊이, 더욱더 바람직하게는 적어도 100% 더 깊이 확장된다.
n-형 얕은 소스-확장 주입이 상부 반도체 표면에 일반적으로 평행하게 연장되는 평면에 대해 거의 수직하게 (통상적으로 경사각 α에 있어서 약 7 °) 수행되는 경우, 보통 비대칭 IGFET (100) 의 전구체 소스 확장부 (240EP) 는 전구체 게이트 전극 (262P) 의 아래에서 측방으로 별로 확장되지 않는다. 전구체 드레인 확장부 (242EP) 를 형성하기 위해 사용된 n-형 깊은 S/D-확장 도펀트의 각진 주입 (angled implantation) 은 그것이 전구체 게이트 전극 (262P) 의 아래에서 상당히 확장되는 것을 야기하므로, 전구체 드레인 확장부 (242EP) 는 전구체 소스 확장부 (240EP) 보다 전구체 게이트 전극 (262P) 아래에서 측방으로 상당히 더욱 확장된다. 그러므로 전구체 게이트 전극 (262P) 이 전구체 드레인 확장부 (242EP) 를 오버랩 (overlap) 하는 양은, 전구체 게이트 전극 (262P) 이 전구체 소스 확장부 (240EP) 를 오버랩하는 양을 상당히 초과한다. 전구체 드레인 확장부 (242EP) 상의 전구체 게이트 전극 (262P) 의 오버랩은, 전구체 소스 확장부 (240EP) 상의 전구체 게이트 전극 (262P) 의 오버랩보다 보통 적어도 10% 더 크고, 바람직하게는 적어도 15% 더 크고, 더욱 바람직하게는 적어도 20% 더 크다.
n-형 얕은 소스-확장 주입은 20° - 25°인 기본 방위각 값 β0 을 가진 4-쿼드란트 주입 (four-quadrant implant) 이다. IGFET (100) 의 전구체 소스 확장부 (240EP) 와 전구체 드레인 확장부 (242EP) 사이의 차이에 관한 상기의 조건들을 충족하는, n-형 얕은 소스-확장 도펀트의 용량은 보통 1×1014 - 1×1015 ions/cm2, 통상적으로 5×1014 ions/cm2 이다. n-형 얕은 소스-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 비소가 n-형 얕은 소스-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 3 - 15 keV, 통상적으로 10 keV 이다.
크리티컬 포토레지스트 마스크 (954) 가 계속해서 놓여있는 경우, p-형 소스 할로 도펀트는 포토레지스트 (954) 의 개구들을 거치고, 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 거쳐서, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 상당히 각진 방식으로 이온 주입됨으로써, (a) 비대칭 IGFET (100) 의 할로 포켓 부분 (250) 에 대한 p 전구체 (250P) 및 (b) 드레인 확장형 IGFET (104) 의 할로 포켓 부분 (326) 에 대한 p 전구체 (326P) 를 규정한다. 도 14j를 참조한다. 포토레지스트 (954) 는 제거된다.
p 전구체 할로 포켓 부분들 (250P 및 326P) 은 IGFET들 (100 및 104) 의 n+ 전구체 소스 확장부들 (240EP 및 320EP) 보다 각각 더 깊이 확장된다. p-형 소스 할로 도펀트의 각진 주입으로 인해, IGFET (100) 의 p 전구체 할로 포켓 (250P) 은 그 전구체 게이트 전극 (262P) 아래의 어느 정도까지 및 그 n+ 전구체 소스 확장부 (240EP) 를 지나서 측방으로 확장된다. 이와 유사하게, IGFET (104) 의 p 전구체 할로 포켓 (326P) 은 그 전구체 게이트 전극 (346P) 아래의 어느 정도까지 및 그 n+ 전구체 소스 확장부 (320EP) 를 지나서 측방으로 확장된다.
각진 p-형 소스 할로 주입에 관한 경사각 α 는 적어도 15°, 보통 20° - 45°, 통상적으로 30°이다. 각진 p-형 소스 할로 주입은 약 45°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. p-형 소스 할로 도펀트의 용량은 보통 1×1013 - 5×1013 ions/cm2, 통상적으로 2.5×1013 ions/cm2 이다. p-형 소스 할로 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 p-형 소스 할로 도펀트는 붕소 디플루오라이드의 형태 또는 원소 형태의 붕소로 구성된다. 붕소 디플루오라이드 형태의 붕소가 p-형 소스 할로 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 50 - 100 keV, 통상적으로 75 keV 이다. p-형 소스 할로 주입은 n-형 얕은 소스-확장 주입 이전에 포토레지스트 (954) 를 이용하여 수행될 수 있다.
비대칭 p-채널 IGFET (102) 의 드레인 확장부 (282E) 에 관한 위치 위의 개구를 구비한 포토레지스트 마스크 (958) 가, 도 14k에 나타낸 바와 같이 유전체 층들 (946 및 948) 상에 형성된다. 포토레지스트 마스크 (958) 는 IGFET (102) 의 전구체 게이트 전극 (302P) 에 대해 임계적으로 정렬된다.
p-형 깊은 S/D-확장 도펀트는 포토레지스트 (958) 의 개구를 거치고, 표면 유전체 (948) 의 덮이지 않은 섹션을 거쳐서, 언더라잉 모노실리콘의 수직으로 대응하는 부분까지 고 용량에서 약간 경사진 방식으로 이온 주입됨으로써, IGFET (102) 의 드레인 확장부 (282E) 에 대한 p+ 전구체 (282EP) 를 규정한다.
p-형 깊은 S/D-확장 주입에 관한 경사각 α 은 약 7°이다. 작은 값의 경사각 α 에서의 p-형 깊은 S/D-확장 도펀트의 주입으로 인하여, 비대칭 IGFET (102) 의 전구체 드레인 확장부 (282EP) 는 이제 그 전구체 게이트 전극 (302P) 아래에서 측방으로 약간 확장된다. 포토레지스트 (958) 는 제거된다.
p-형 S/D-확장 주입은 각진 주입을 구성하기에 충분한 경사를 포함하는, 충분히 경사진 방식으로 다르게 수행될 수도 있다. 이러한 점에 비추어, 도 14k에서의 p-형 S/D-확장 주입을 나타내는 화살표들은 수직선에 대해 기울어지지만 도 14h의 n-형 깊은 S/D-확장 주입과 같이 상당히 기울어진 방식으로 수행된 이온 주입을 나타내는 화살표들만큼 많이는 기울어지지 않게 도시되어 있다.
p-형 깊은 S/D-확장 주입은 20° - 25°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. p-형 깊은 S/D-확장 도펀트의 용량은 보통 2×1013 - 2×1014 ions/cm2, 통상적으로 8×1013 ions/cm2 이다. p-형 깊은 S/D-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 p-형 깊은 S/D-확장 도펀트 는 붕소 디플루오라이드의 형태 또는 원소 형태의 붕소로 구성된다. 붕소 디플루오라이드의 형태의 붕소가 p-형 깊은 S/D-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 5 - 20 keV, 통상적으로 lO keV 이다.
비대칭 p-채널 IGFET (102) 의 소스 확장부 (280E) 에 관한 위치 위 및 드레인 확장형 p-채널 IGFET (106) 의 소스 확장부 (360E) 에 관한 위치 위의 개구들을 구비한 포토레지스트 마스크 (960) 가 유전체 층들 (946 및 948) 상에 형성된다. 도 14l을 참조한다. 포토레지스트 마스크 (960) 가 IGFET들 (102 및 106) 의 전구체 게이트 전극들 (302P 및 386P) 에 대하여 임계적으로 정렬된다. p-형 얕은 소스-확장 도펀트는 크리티컬 포토레지스트 (960) 의 개구들을 거치고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 거쳐서, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) IGFET (102) 의 소스 확장부 (280E) 에 대한 p+ 전구체 (280EP) 및 (b) IGFET (106) 의 소스 확장부 (360E) 에 대한 p+ 전구체 (360EP) 를 규정한다.
일반적으로 p-형 얕은 소스-확장 주입은 약간 경사진 p-형 깊은 S/D-확장 주입과 동일한 p-형 도펀트, 붕소로 수행된다. 또한 일반적으로 이들 2 개의 p-형 주입들은 동일한 입자 이온화 전하 상태 (particle ionization charge state) 에서 동일한 p-형 도펀트-함유 입자종, 붕소 디플루오라이드 또는 원소 붕소로 수행된다.
p-형 얕은 소스-확장 주입은 약 7°인 경사각 α 와 20° - 25°인 기본 방위각 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. p-형 얕은 소스-확장 주입은 상부 반도체 표면에 평행하게 일반적으로 연장되는 평면에 거의 수직하게 이와 같이 수행되기 때문에, 비대칭 p-채널 IGFET (102) 의 전구체 소스 확장부 (280EP) 는 전구체 게이트 전극 (302P) 아래에서 측방으로 약간만 확장된다.
p-형 얕은 소스-확장 도펀트의 용량은 보통 2×1013 - 2×1014 ions/cm2, 통상적으로 8×1013 ions/cm2 이다. p-형 얕은 소스-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 붕소 디플루오라이드 형태의 붕소가 p-형 얕은 소스-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 5 - 20 keV, 통상적으로 10 keV 이다.
또한 p-형 깊은 S/D-확장 주입은 약 7°인 경사각 α 와 20° - 25°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. 전술한 주입 용량 및 에너지 정보의 검토는, p-형 얕은 소스-확장 주입과 p-형 깊은 S/D-확장 주입이 동일한 통상적인 값의 주입 용량 및 에너지를 사용한다는 것을 나타낸다. 일반적으로 이들 2 개의 p-형 주입들은 동일한 입자 이온화 전하 상태에서의 동일한 p-형 도펀트-함유 입자종 및 p-형 반도체 도펀트가 동일한 원자 종을 가지고 수행되기 때문에, 이들 2 개의 p-형 주입들은 통상적으로 동일한 조건들에서 수행된다. 따라서, 비대칭 p-채널 IGFET (102) 의 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도의 깊이 yDEPK 는, 통상적으로 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도의 깊이 ySEPK 와 동일하다.
p-형 주입된 깊은 S/D-확장 도펀트와 p-형 주입된 얕은 소스-확장 도펀트는 상승된 온도에서 수행되는 후속 단계들의 동안 열확산 (thermal diffusion) 을 받는다. 이온-주입된 반도체 도펀트의 열확산은 그것이 확산되게는 하지만 일반적으로 그 최대 농도의 위치에 수직으로 크게 영향을 미치지는 않는다. 그러므로 p-채널 IGFET (102) 의 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도는 최종 소스 확장부 (280E) 에서와 대체로 동일한 위치를 따라서 일반적으로 수직하게 및 그러므로 소스 확장부 (280E) 내의 전체 p-형 도펀트의 최대 농도와 대체로 동일한 위치를 따라서 일반적으로 수직하게 존재한다. 이와 유사하게, IGFET (102) 의 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도는 최종 드레인 확장부 (282E) 에서와 대체로 동일한 위치를 따라서 일반적으로 수직하게 및 그러므로 최종 드레인 확장부 (282E) 내의 전체 p-형 도펀트의 최대 농도와 대체로 동일한 위치를 따라서 일반적으로 수직하게 존재한다. 이러한 이유들로, IGFET (102) 의 최종 드레인 확장부 (282E) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도의 깊이 yDEPK 는, 최종 소스 확장부 (280E) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도의 깊이 ySEPK 와 통상적으로 동일하다.
크리티컬 포토레지스트 마스크 (960) 가 계속하여 놓여있는 경우, n-형 소스 할로 도펀트는 포토레지스트 (960) 의 개구들을 거치고, 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 거쳐서, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량에서 상당히 각진 방식으로 이온 주입됨으로써, (a) 비대칭 IGFET (102) 의 할로 포켓 부분 (290) 에 대한 n 전구체 (290P) 및 (b) 드레인 확장형 IGFET (106) 의 할로 포켓 부분 (366) 에 대한 n 전구체 (366P) 를 규정한다. 도 14m을 참조한다. 포토레지스트 (960) 는 제거된다.
n 전구체 할로 포켓 부분들 (290P 및 366P) 은 IGFET들 (102 및 106) 의 p+ 전구체 소스 확장부들 (280EP 및 360EP) 보다 각각 더 깊이 확장된다. n-형 소스 할로 도펀트의 각진 주입 (angled implantation) 으로 인하여, IGFET (102) 의 n 전구체 할로 포켓 (290P) 은 그 전구체 게이트 전극 (302P) 아래의 어느 정도까지 및 그 p+ 전구체 소스 확장부 (280EP) 를 지나서 측방으로 확장된다. 이와 유사하게, IGFET (106) 의 n 전구체 할로 포켓 (366P) 은 그 전구체 게이트 전극 (386P) 아래의 어느 정도까지 및 그 p+ 전구체 소스 확장부 (360EP) 를 지나서 측방으로 확장된다.
각진 n-형 소스 할로 주입에 관한 경사각 α 은 적어도 15°, 보통 20° - 45°, 통상적으로 30°이다. 각진 n-형 소스 할로 주입은 약 45°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. n-형 소스 할로 도펀트의 용량은 보통 2×1013 - 8×1014 ions/cm2, 통상적으로 약 4×1013 ions/cm2 이다. n-형 소스 할로 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 n-형 소스 할로 도펀트는 비소 또는 인으로 구성된다. 비소가 n-형 소스 할로 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 75 - 150 keV, 통상적으로 125 keV 이다. n-형 소스 할로 주입은 p-형 얕은 소스-확장 주입 이전에 포토레지스트 (960) 를 이용하여 수행될 수 있다.
측면 S/D 확장부들 및 할로 포켓 부분들을 규정하기 위해 사용된 포토레지스트 마스크들 (952, 954, 958, 및 960) 은 임의의 순서로 이용될 수 있다. 포토레지스트 마스크들 (952, 954, 958, 및 960) 중의 특정한 하나에 의해 규정된 측면 S/D 확장부들 또는 할로 포켓 부분들의 어느 것도 도 14의 반도체 제조 공정의 구현에 따라 제조된 임의 IGFET에 존재하지 않는 경우에는, 마스크 및 관련 주입 작업(들)이 본 공정 구현으로부터 삭제될 수 있다.
그 결과로 생긴 반도체 구조에 대해 추가적인 RTA 을 수행함으로써, 주입된 p-형 및 n-형 메인 웰 도펀트들에 의해 야기된 격자 손상 (lattice damage) 을 보수 (repair) 하고 또한 S/D-확장 도펀트 및 할로 포켓 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다. 추가적인 RTA 는 900 - 1050°C, 통상적으로 950 - 1000°C 에서, 10 - 50 s, 통상적으로 25 s 동안 비-반응적 환경에서 수행된다.
추가적인 RTA 는 S/D-확장 도펀트 및 할로 포켓 도펀트로 하여금 수직 및 측방으로 확산되게 한다. 웰 도펀트들, 특히 엠프티 메인 웰 도펀트들은 추가적인 RTA 동안 수직 및 측방으로 더욱 확산된다. 도 33의 나머지 도면들은 엠프티 메인 웰 도펀트들의 상향 확산만을 도시하고 있다. 전구체 엠프티 메인 웰 영역들 (180P, 182P, 184AP, 184BP, 186AP, 및 186BP) 이 유전체 층들 (946 및 948) 의 열적 성장이 끝날 때까지 상부 반도체 표면에 도달하지 않은 경우, 일반적으로 전구체 엠프티 메인 웰 영역들 (180P, 182P, 184AP, 184BP, 186AP, 및 186BP) 은 추가적인 RTA 가 끝날 때까지는 상부 반도체 표면에 도달한다. 이러한 상황이 도 14의 나머지 도면들에 도시되어 있다.
분리된 p- 에피택셜-층 부분들 (136P1 - 136P3, 136P5, 및 136P6) 은 점점 줄어들어 없어지며 도 14의 나머지 도면들에는 나타나 있지 않다. p- 에피택셜층 (136P) 은 실질적으로 p- 기판 영역 (136) 이 된다. 드레인 확장형 n-채널 IGFET (104) 에 있어서, p- 기판 영역 (136) 의 표면-인접 부분 (136A) 은 p 전구체 엠프티 메인 웰 영역 (184AP) 과 n 전구체 엠프티 메인 웰 영역 (184BP) 을 측방으로 분리시킨다. 드레인 확장형 p-채널 IGFET (106) 에 있어서, p- 기판 영역 (136) 의 표면-인접 부분 (136B) 은 n 전구체 엠프티 메인 웰 영역 (186AP), p 전구체 엠프티 메인 웰 영역 (186BP), 및 깊은 n 웰 (212) 의 사이에 위치해 있다.
G5. 소스/드레인 존들의 메인 부분들과 게이트 측벽 스페이서들의 형성
커브진 삼각형 스페이서들은 전구체 폴리실리콘 게이트 전극들 (262P, 302P, 346P, 및 386P) 의 횡방향 측벽들을 따라 형성된다. 게이트 측벽 스페이서 형성은 유전체 층들 (946 및 948) 상에 테트라에틸 오르소실리케이트(tetraethyl orthosilicate; "TEOS") 의 유전체 라이너 층 (liner layer) 을 증착시키는 것에 의해 개시된다. TEOS 라이너 층의 두께는 보통 12 - 18 nm, 바람직하게는 13.5 - 16.5 nm, 통상적으로는 15 nm 이다. 게이트-전극 실링 유전체 층 (946) 과 그 위에 놓인 TEOS 라이너 재료의 조합은 전구체 게이트 전극들 (262P, 302P, 346P, 및 386P) 을 따라 연장되는 실링 유전체 층 (962) 을 형성한다. 표면 유전체 층 (948) 과 그 위에 놓인 TEOS 라이너 재료의 조합은 상부 반도체 표면을 따라 연장되는 표면 유전체 층 (964) 을 형성한다.
도 14o를 참조하면, 유전체 층들 (962 및 964) 과 상이한 화학 조성의 중간 유전체 층 (966) 이 25 - 35 nm, 통상적으로 30 nm의 두께로 층들 (962 및 964) 상에 증착된다. 중간 유전체 층 (966) 의 부분들은 이에 의해 전구체 게이트 전극들 (262P, 302P, 346P, 및 386P) 의 측벽들을 따라 수직 연장된 실링 유전체 층 (962) 의 부분들을 따라서 수직으로 연장된다. 중간 유전체 층 (966) 은 630 - 650℃, 통상적으로는 640 - 645℃에서 15 - 35 분, 통상적으로는 20 - 30 분 동안 증착된 실리콘 질화물로 통상적으로 구성된다.
중간 유전체 층 (966) 과 상이한 화학 조성의 상부 층 (968) 이 80 - 120 nm, 통상적으로는 100 nm의 두께로 유전체 층 (966) 상에 증착된다. 보통, 상부 층 (968) 은 670 - 690℃, 통상적으로는 680℃에서, 20 - 40 분, 통상적으로는 30 분 동안 증착된 유전체 재료, 통상적으로는 TEOS 에 의해서 형성된다.
이방성 에칭을 수행하여서 중간 유전체 층 (966) 의 수직 연장형 부분들을 따라 연장된 커브진 삼각형 부분들을 제외한 상부 층 (968) 의 모두를 제거한다. 도 14p를 참조한다. 도 14p의 아이템들 SC는 (a) 전구체 게이트 전극들 (262P, 302P, 346P,및 386P) 의 소스-쪽 측면 측과 드레인-쪽 측면 측을 따르는 실링 유전체 층 (962) 의 수직 연장형 부분들을 따라 연장되고 또한 (b) 표면 유전체 층 (964) 의 측면 연장형 부분들을 따라 연장되는 중간 유전체 층 (966) 의 측면 연장형 부분들을 따라 연장되는 상부 층 (968) 의 남아있는 커브진 삼각형 부분들이다. 상부 층 (968) 이 TEOS 를 구성하는 경우 통상적으로 테트라플루오르메탄 (CF4), 트리플루오르메탄 (CHF3), 및 아르곤인 플라즈마를 이용하여 상부 반도체 표면에 실질적으로 수직하게 이방성 에칭을 수행한다.
에칭을 수행함으로써 중간 유전체 층 (966) 의 노출된 부분들, 즉, 소스-쪽/드레인-쪽 커브진 삼각형 상부-층 부분들 (SC) 및 상부 층 (968) 의 나머지 남아있는 커브진 삼각형 부분들 (미도시) 로 덮이지 않은 층 (966) 의 부분을 제거한다. 도 14q를 참조한다. 그 결과, 한 쌍의 커브진 삼각형 스페이서들 (264T 및 266T) 이 비대칭 n-채널 IGFET (100) 의 전구체 게이트 전극 (262P) 의 소스-쪽 및 드레인-쪽 측면 측들을 따라 연장된다. 유사하게, 한 쌍의 커브진 삼각형 스페이서들 (304T 및 306T) 이 비대칭 p-채널 IGFET (102) 의 전구체 게이트 전극 (302P) 의 소스-쪽 및 드레인-쪽 측면 측들을 따라 연장된다. 한 쌍의 커브진 삼각형 스페이서들 (348T 및 350T) 이 드레인 확장형 n-채널 IGFET (104) 의 전구체 게이트 전극 (346P) 의 소스-쪽 및 드레인-쪽 측면 측들을 따라 연장된다. 한 쌍의 커브진 삼각형 스페이서들 (388T 및 390T) 이 드레인 확장형 p-채널 IGFET (106) 의 전구체 게이트 전극 (386P) 의 소스-쪽 및 드레인-쪽 측면 측들을 따라 연장된다.
L-형상 제 2 스페이서 층들 (SB) 은 커브진 삼각형 상부-층 부분들 (SC) 바로 아래에 놓인 중간 유전체 층 (966) 의 부분들을 구성한다. L-형상 제 1 스페이서 층들 (SA) 은 L-형상 제 2 스페이서 층들 (SB) 아래에 놓인 유전체 층들 (962 및 964) 의 부분들을 구성한다. 각각의 커브진 삼각형 스페이서 (264T, 266T, 304T, 306T, 348T, 350T, 388T, 또는 390T) 는 이에 의해 (a) 커브진 삼각형 상부-층 부분들 중의 하나의 커브진 삼각형 부분 (SC), (b) 그 커브진 삼각형 부분 (SC) 아래에 놓인 제 2 스페이서 유전체 층 (SB), 및 (c) 그 제 2 스페이서 층 (SB) 아래에 놓인 제 1 스페이서 유전체 층 (SA) 으로 구성된다. 그러므로, 각 커브진 삼각형 상부-층 부분 (SC) 은 (i) 전구체 게이트 전극 (262P, 302P, 346P, 또는 386P) 의 한쪽을 따라 위치하는 스페이서 층들 (SA 및 SB) 의 수직으로 인접한 수직 연장형 세그먼트들에 의해 형성되는 수직 연장형 유전체 스페이서 부분과 (ii) 수직 연장형 유전체 스페이서와 연속되며 또한 상부 반도체 표면을 따라 연장된 스페이서 층들 (SA 및 SB) 의 측면으로 인접한 측면 연장형 세그먼트들에 의해 형성되는 측면 연장형 유전체 스페이서 부분 사이의 공간을 대부분 차지하는 충진 (filler) 스페이서 부분이다.
n-채널 IGFET들 (100 및 104) 에 관한 아일랜드들 (140, 144A, 및 144B) 위의 개구들을 구비한 포토레지스트 마스크 (970) 가 도 14r에 도시된 바와 같이 유전체 층들 (962 및 964) 및 커브진 삼각형 게이트 측벽 스페이서들 (304T, 306T, 388T, 및 390T) 상에 형성된다. n-형 메인 S/D 도펀트가 포토레지스트 (970) 의 개구들을 거치고, 표면 유전체 층 (964) 의 덮이지 않은 섹션들을 거쳐서, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 매우 고 용량으로 이온 주입됨으로써, (a) 비대칭 n-채널 IGFET (100) 의 n++ 메인 소스 부분 (240M) 과 n++ 메인 드레인 부분 (242M), 및 (b) 드레인 확장형 n-채널 IGFET (104) 의 n++ 메인 소스 부분 (320M) 과 n++ 드레인 컨택트 부분 (334) 을 규정한다.
전구체 게이트 전극들 (262P 및 346P) 과 커브진 삼각형 스페이서들 (264T, 266T, 348T, 및 350T) 은, n-형 메인 S/D 주입 동안에 n-형 메인 S/D 도펀트가 n-채널 IGFET들 (100 및 104) 의 채널 존들 (244 및 322) 이 되는 것으로 의도된 언더라잉 모노실리콘 재료로 진입하는 것을 방지하는 도펀트-차단 실드의 역할을 한다. 중요한 것은, n-형 메인 S/D 주입이 도펀트-차단 실드로 제공된 스페이서들 (264T, 266T, 348T, 및 350T) 의 커브진 삼각형 부분들 (SC) 을 이용하여 수행된다는 것이다. 이것은, 그렇지 않았다면 스페이서들 (264T, 266T, 348T, 및 350T) 의 층들 (SB 및 SA) 의 측면 연장형 부분들을 통과하여 채널 존들 (244 및 322) 이 되는 것으로 의도된 모노실리콘 재료에 진입하였을, n-형 메인 S/D 도펀트의 양을 실질적으로 감소시킨다. 또한, n-형 메인 S/D 도펀트가 n-채널 IGFET들 (100 및 104) 의 전구체 게이트 전극들 (262P 및 346P) 에 진입함으로써, 전구체 전극들 (262P 및 346P) 을 n++ 게이트 전극들 (262 및 346) 로 각각 변환시킨다. 포토레지스트 (970) 가 제거된다.
n-형 메인 S/D 도펀트의 용량은 보통 2×1015 - 2×1016 ions/cm2, 통상적으로 7×1015 ions/cm2 이다. 일반적으로 n-형 메인 S/D 도펀트는 비소 또는 인으로 구성된다. 비소가 n-형 메인 S/D 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 50 - 100 keV, 통상적으로 60 - 70 keV 이다.
이 시점에서 그 결과로 생긴 반도체 구조에 대해 초기 스파이크 어닐 (spike anneal) 을 수행함으로써, 주입된 n-형 메인 S/D 도펀트에 의해 야기된 격자 손상을 보수하고 또한 n-형 메인 S/D 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다. 초기 스파이크 어닐은 반도체 구조의 온도를 1000 - 1200°C, 통상적으로 1100°C 로 상승시키는 것에 의해 행해진다. 스파이크 어닐 온도가 매우 높기 때문에, 주입된 p-형 및 n-형 도펀트들의 상당한 확산이 초기 스파이크 어닐 동안에 일반적으로 발생한다. 또한, 스파이크 어닐로 인하여 n-채널 IGFET들 (100 및 104) 의 게이트 전극들 (262 및 346) 내의 n-형 메인 S/D 도펀트가 확산된다.
초기 스파이크 어닐이 완료된 경우, 비대칭 n-채널 IGFET (100) 의 n++ 메인 S/D 부분들 (240M 및 242M) 바깥쪽의 전구체 영역들 (240EP, 242EP, 및 250P) 의 부분들 각각은 이제 실질적으로 그것의 n+ 소스 확장부 (240E), 그것의 n+ 드레인 확장부 (242E), 및 그것의 p 소스측 할로 포켓 부분 (250) 을 구성한다. 소스 (240), 드레인 (242), 및 할로 포켓 부분 (250) 바깥쪽의 p 전구체 엠프티 메인 웰 영역 (180P) 의 부분, 이제는 p-형 엠프티-웰 보디 재료 (180), 은 실질적으로 IGFET (100) 의 p-형 엠프티-웰 메인 보디-재료 부분 (254) 을 구성한다. 전구체 점선 (256P) 은 이제 실질적으로, 메인 보디-재료 부분 (254) 내의 p-형 도핑이 상향 이동할 때에 중간농도에서 저농도로 떨어지는 곳을 일반적으로 구획하는 점선 (256) 이다.
드레인 확장형 n-채널 IGFET (104) 의 n++ 메인 소스 부분 (320M) 바깥쪽의 전구체 영역들 (320EP 및 326P) 의 부분들 각각은 실질적으로 그것의 n+ 소스 확장부 (320E) 및 그것의 p 소스측 할로 포켓 부분 (326) 을 구성한다. 할로 포켓 부분 (326) 바깥쪽의 p 전구체 엠프티 메인 웰 영역 (184AP), 이제는 p-형 엠프티-웰 보디 재료 (184A), 의 부분은 실질적으로 IGFET (104) 의 p 보디-재료 부분 (328) 을 구성한다. n++ 외부 드레인 컨택트 부분 (334) 바깥쪽의 n 전구체 엠프티 메인 웰 영역 (184BP), 이제는 드레인 (184B), 의 부분은 실질적으로 IGFET (104) 의 n 엠프티-웰 드레인 부분 (336) 을 구성한다. 전구체 점선들 (332P 및 340P) 은 이제 실질적으로, 보디-재료 부분 (328) 및 드레인 부분 (336) 내의 네트 도핑들이 상향 이동할 때에 중간농도에서 저농도로 떨어지는 곳을 각각 일반적으로 구획하는 각각의 점선들 (332 및 340) 이다.
n-채널 IGFET들 (100 및 104) 의 소스-보디 및 드레인-보디 접합들은 포토레지스트 마스크 (970) 가 놓여 있는 동안에 그것의 개구들을 통해, 본 명세서에서 n-형 접합-그레이딩 도펀트로 지칭되는, n-형 반도체 도펀트를 주입함으로써 접합 커패시턴스들을 감소시키도록 수직 그레이딩 (vertical grading) 될 수 있다. n-형 접합-그레이딩 도펀트는 n-형 메인 S/D 도펀트 보다 큰 범위와 낮은 용량으로 주입된다. n-형 메인 또는 접합-그레이딩 S/D 주입 중의 어느 것이 먼저 수행될 수 있다. 어느 경우이든, 초기 스파이크 어닐 (spike anneal) 은 또한 주입된 n-형 접합-그레이딩 S/D 도펀트에 의해 야기된 격자 손상을 보수하고 그 n-형 접합-그레이딩 S/D 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다.
p-채널 IGFET들 (102 및 106) 에 관한 아일랜드들 (142, 146A, 및 146B) 위의 개구들을 구비한 포토레지스트 마스크 (972) 는, 도 14s에 도시된 바와 같이 유전체 층들 (962 및 964) 및 게이트 측벽 스페이서들 (264T, 266T, 348T, 및 350T) 상에 형성된다. p-형 메인 S/D 도펀트는 포토레지스트 (972) 의 개구들을 거치고, 표면 유전체 층 (964) 의 덮이지 않은 섹션들을 거쳐서, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 매우 고 용량으로 이온 주입됨으로써, (a) 비대칭 p-채널 IGFET (102) 의 p++ 메인 소스 부분 (280M) 과 p++ 메인 드레인 부분 (282M) 및 (b) 드레인 확장형 p-채널 IGFET (106) 의 p++ 메인 소스 부분 (360M) 과 p++ 드레인 컨택트 부분 (374) 을 규정한다.
전구체 게이트 전극들 (302P 및 386P) 과 커브진 삼각형 스페이서들 (304T, 306T, 388T, 및 390T) 은, p-형 메인 S/D 주입 동안에 p-형 메인 S/D 도펀트가 p-채널 IGFET들 (102 및 106) 의 채널 존들 (284 및 362) 이 되는 것으로 의도된 언더라잉 모노실리콘 재료로 진입하는 것을 방지하는 도펀트-차단 실드의 역할을 한다. p-형 메인 S/D 주입은 도펀트-차단 실드로 제공된 스페이서들 (304T, 306T, 388T, 및 390T) 의 커브진 삼각형 부분들 (SC) 을 이용하여 수행된다. 이것은, 그렇지 않았다면 스페이서들 (304T, 306T, 388T, 및 390T) 의 층들 (SB 및 SA) 의 측면 연장형 부분들을 통과하여 채널 존들 (284 및 362) 이 되는 것으로 의도된 모노실리콘 재료에 진입하였을, p-형 메인 S/D 도펀트의 양을 실질적으로 감소시킨다. 또한, p-형 메인 S/D 도펀트가 p-채널 IGFET들 (102 및 106) 의 전구체 게이트 전극들 (302P 및 386P) 에 진입한다. 전구체 전극들 (302P 및 386P) 은 이에 의해 p++ 게이트 전극들 (302 및 386) 로 각각 변환된다. 포토레지스트 (970) 가 제거된다.
p-형 메인 S/D 도펀트의 용량은 보통 2×1015 - 2×1016 ions/cm2, 통상적으로 약 7×1015 ions/cm2 이다. 일반적으로 p-형 메인 S/D 도펀트는 원소 형태 또는 붕소 디플루오라이드 형태의 붕소로 구성된다. p-형 메인 S/D 도펀트가 원소 붕소인 통상적인 경우에 있어서, 그 주입 에너지는 보통 2 - 10 keV, 통상적으로 5 keV 이다.
폴리실리콘 저항기가 되는 것으로 설계된 게이트-전극 폴리실리콘 층의 부분은, 통상적으로 게이트-전극 폴리실리콘 층의 증착 이후에 수행된 하나 이상의 전술한 도핑 단계들 동안에 n-형 또는 p-형 반도체 도펀트로 도핑된다. 예를 들어, 폴리실리콘 저항기 부분은 n-형 메인 S/D 도펀트 또는 p-형 메인 S/D 도펀트로 도핑될 수 있다.
이제 그 결과로 생긴 반도체 구조에 대해 추가의 스파이크 어닐 (spike anneal) 을 수행함으로써, 주입된 p-형 메인 S/D 도펀트에 의해 야기된 격자 손상을 보수하고 또한 p-형 메인 S/D 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다. 추가의 스파이크 어닐은 반도체 구조의 온도를 900 - 1200°C, 통상적으로 1100°C 로 상승시키는 것에 의해 행해진다. 추가의 스파이크 어닐 온도가 매우 높기 때문에, 주입된 p-형 및 n-형 도펀트들의 상당한 확산이 그 추가의 스파이크 어닐 동안 일반적으로 발생한다. 또한, 그 추가의 스파이크 어닐은 p-채널 IGFET들 (102 및 106) 의 게이트 전극들 (302 및 386) 내의 p-형 메인 S/D 도펀트가 확산되는 것을 야기한다.
n-형 메인 S/D 도펀트로서 사용된 원소 (비소 또는 인) 의 원자들은, p-형 메인 S/D 도펀트로서 사용된 원소, 붕소의 원자들보다 크다. 따라서, n-형 메인 S/D 주입은 붕소 p-형 메인 S/D 주입보다 더 큰 격자 손상을 발생시킬 가능성이 높다. n-형 메인 S/D 주입 직후에 수행된 초기 스파이크 어닐이 그 n-형 메인 S/D 주입에 의해 야기된 모든 격자 손상을 보수하지 못한 범위에서, 추가의 스파이크 어닐은 그 n-형 메인 S/D 주입에 의해 야기된 격자 손상의 나머지를 보수한다. 또한, 붕소는 n-형 메인 S/D 도펀트로서 사용된 어느 엘리먼트보다 더 빠르게, 및 그러므로 주어진 양의 상승된-온도 확산 자극에 있어서 더 멀리 확산된다. n-형 메인 S/D 주입 및 관련 스파이크 어닐을 수행한 이후에 p-형 메인 S/D 주입 및 관련 스파이크 어닐을 수행함으로써, 원하지 않는 n-형 메인 S/D 도펀트의 상당한 확산을 초래함 없이 원하지 않는 p-형 메인 S/D 도펀트의 확산이 방지된다.
추가의 스파이크 어닐 완료시에, 비대칭 p-채널 IGFET (102) 의 p++ 메인 S/D 부분들 (280M 및 282M) 바깥쪽의 전구체 영역들 (280EP, 282EP, 및 290P) 의 부분들 각각은 그 p+ 소스 확장부 (280E), 그 p+ 드레인 확장부 (282E), 및 그 n 소스측 할로 포켓 부분 (290) 을 구성한다. 소스 (280), 드레인 (282), 및 할로 포켓 부분 (290) 바깥쪽의 n 전구체 엠프티 메인 웰 영역 (182P), 이제는 n-형 엠프티-웰 보디 재료 (182), 의 부분은 IGFET (102) 의 n-형 엠프티-웰 메인 보디-재료 부분 (294) 을 구성한다. 전구체 점선 (296P) 은 이제, 메인 보디-재료 부분 (294) 의 n-형 도핑이 상향으로 이동할 때에 중간농도에서 저농도로 떨어지는 곳을 일반적으로 구획하는 점선 (296) 이다.
드레인 확장형 p-채널 IGFET (106) 의 p++ 메인 소스 부분 (360M) 바깥쪽의 전구체 영역들 (360EP 및 366P) 의 부분들 각각은, 그 p+ 소스 확장부 (360E) 및 그 n 소스측 할로 포켓 부분 (366) 을 구성한다. 할로 포켓 부분 (366) 바깥쪽의 n 전구체 엠프티 메인 웰 영역 (186AP), 이제는 n-형 엠프티-웰 보디 재료 (186A), 의 부분은 IGFET (106) 의 n 보디-재료 부분 (368) 을 구성한다. p++ 외부 드레인 컨택트 부분 (374) 바깥쪽의 p 전구체 엠프티 메인 웰 영역 (186BP), 이제는 엠프티 웰 영역 (186B), 의 부분은 IGFET (106) 의 p 엠프티-웰 드레인 부분 (376) 을 구성한다. 전구체 점선들 (372P 및 380P) 은 이제, 보디-재료 부분 (368) 및 드레인 부분 (376) 의 네트 도핑들이 상향 이동할 때에 중간농도에서 저농도로 떨어지는 곳을 각각 구획하는 각각의 점선들 (372 및 380) 이다.
p-채널 IGFET들 (102 및 106) 의 소스-보디 및 드레인-보디 접합들은 포토레지스트 마스크 (972) 가 놓여 있는 동안에 그것의 개구들을 통해, 본 명세서에서 p-형 접합-그레이딩 도펀트로 지칭되는, p-형 반도체 도펀트를 주입함으로써 접합 커패시턴스들을 감소시키도록 수직 그레이딩 될 수 있다. p-형 접합-그레이딩 도펀트는 p-형 메인 S/D 도펀트 보다 큰 범위와 낮은 용량으로 주입된다. p-형 메인 또는 접합-그레이딩 S/D 주입 중의 어느 것이 먼저 수행될 수 있다. 어느 경우이든, 추가의 스파이크 어닐은 또한 주입된 p-형 접합-그레이딩 S/D 도펀트에 의해 야기된 격자 손상을 보수하고 그 p-형 접합-그레이딩 S/D 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다. 도 14t는 커브진 삼각형 형상을 가진 각각의 스페이서들 (264T, 266T, 304T, 306T, 348T, 350T, 388T, 및 390T) 을 갖는 이 시점에서의 반도체 구조를 도시한다.
G6. 최종 처리 (Final Processing)
유전체 층들 (962 및 964) 의 노출된 부분들, 즉 커브진 삼각형 스페이서들 (264T, 266T, 304T, 306T, 348T, 350T, 388T, 및 390T) 에 의해 덮이지 않은 부분들이 제거된다. 반도체 구조가 하나 이상의 폴리실리콘 저항기를 포함한 경우에는, 유전체 재료, 통상적으로 실리콘 산화물의 캡핑층 (capping layer)(미도시)이 그 구조의 상단에 형성된다. 어느 경우이든, 이제 그 반도체 구조에 대해 최종 어닐 (통상적으로 RTA) 을 수행함으로써, 소망하는 최종 도펀트 분포들을 획득하고 임의의 잔여 격자 손상을 보수한다.
적절한 포토레지스트 마스크 (미도시) 를 (필요에 따라) 사용하여, 반도체 구조의 선택된 영역들로부터 그 캡핑 재료를 제거한다. 구체적으로, IGFET들 (100, 102, 104, 및 106) 에 관한 아일랜드들 (180, 182, 184A, 184B, 186A, 및 186B) 위의 영역들로부터 캡핑 재료를 제거하여서 그들의 게이트 전극들 (262, 302, 346, 및 386) 을 노출시키고 또한 비대칭 IGFET들 (100 및 102) 의 메인 소스 부분들 (240M 및 280M), IGFET들 (100 및 102) 의 메인 드레인 부분들 (242M 및 282M), 드레인 확장형 IGFET들 (104 및 106) 의 메인 소스 부분들 (320M 및 360M), 및 IGFET들 (104 및 106) 의 드레인 컨택트 부분들 (334 및 374) 을 노출시킨다. 통상적으로 캡핑 재료는 폴리실리콘 저항기가 되는 것으로 설계된 게이트-전극 폴리실리콘 층의 대부분 위에 포함됨으로써, 다음의 작업 도중에 금속 실리사이드가 폴리실리콘 부분의 그러한 캡핑된 지역을 따라 형성되는 것을 방지한다.
게이트 측벽 스페이서들 (264T, 266T, 304T, 306T, 348T, 350T, 388T, 및 390T) 의 커브진 삼각형 부분들 (SC) 이, 통상적으로 캡핑 층의 재료를 제거하는 도중에 제거된다. 도 14u를 참조한다. 이에 의해 각각의 커브진 삼각형 스페이서 (264T, 266T, 304T, 306T, 348T, 350T, 388T, 또는 390T) 가, 제 1 유전체 층 (SA) 및 그 위에 놓인 제 2 유전체 층 (SB) 으로 구성된 L-형상 게이트 측벽 유전체 스페이서 (264, 266, 304, 306, 348, 350, 388, 또는 390) 로 변환된다.
IGFET들 (100, 102, 104, 및 106) 의 금속 실리사이드 층들 (268, 270, 272, 308, 310, 312, 352, 354, 356, 392, 394, 및 396) 이, IGFET들 (100, 102, 104, 및 106) 에 대한 전기적 컨택트들을 제조할 시의 첫 번째 단계처럼 언더라잉 폴리실리콘 및 모노실리콘 영역들의 상부 표면들을 따라 각각 형성된다. 금속 실리사이드 형성은 통상적으로 반도체 구조의 상부 표면 상에 적정 금속, 통상적으로는 코발트의 박층을 증착하고 또한 그 금속과 언더라잉 실리콘을 반응시키기 위한 낮은-온도 단계를 수행하는 것을 수반한다. 반응되지 않은 금속이 제거된다. 두번째의 낮은-온도 단계를 수행함으로써 금속과 언더라잉 실리콘의 반응을 완료하고, 이에 의해 금속 실리사이드 층들 (268, 270, 272, 308, 310, 312, 352, 354, 356, 392, 394, 및 396) 을 형성한다. 중요한 것은, 금속 실리사이드 형성 동안의 커브진 삼각형 스페이서 부분들 (SC) 의 존재는 금속 실리사이드 형성을 용이하게 한다는 것이다.
금속 실리사이드 형성은 IGFET들 (100, 102, 104, 및 106) 의 기본적인 제조를 완료한다. 그 결과 생성된 CIGFET 구조가 도 11에 도시된 바와 같이 나타난다. CIGFET 구조에는 금속 실리사이드 층들 (268, 270, 272, 308, 310, 312, 352, 354, 356, 392, 394, 및 396) 에 접촉하는 통상적으로 금속인 추가의 전기적 전도성 재료 (또한 미도시) 가 후속적으로 제공됨으로써 IGFET들 (100, 102, 104, 및 106) 에 관한 전기적 컨택트들을 완성한다.
G7. 스페이서 쉐이핑 시퀀스 (Spacer Shaping Sequence) 의 이점들
전술한 바와 같이, 최종 L-형상 게이트 측벽 스페이서들 (304, 306, 388, 및 390) 이 커브진 삼각형 충진 스페이서 부분들 (SC) 을 포함하는 그들 각각의 초기의 커브진 삼각형 형태들 (304T, 306T, 388T, 및 390T) 로 존재하는 도 14s의 스테이지에서는 통상적으로 붕소가 IGFET들 (102 및 106) 의 메인 소스 부분들 (280M 및 360M) 을 규정하기 위한 이온 주입에서의 p-형 메인 S/D 도펀트이다. 도 14m의 초기 스테이지에서는, 통상적으로 비소가 p-채널 IGFET들 (102 및 106) 의 전구체 할로 포켓 부분들 (290P 및 366P) 을 규정하기 위한 이온 주입에서의 n-형 소스 할로 도펀트로서 사용된다.
반도체 재료 내로의 반도체 도펀트의 이온 주입은, 반도체 격자를 손상시키고 결정 결함들을 발생시킨다. 비소는 붕소보다 큰 원자이기 때문에, 일반적으로 비소 주입은 동일한 주입 범위에서 붕소보다 큰 격자 손상을 야기한다. 또한, 일반적으로 붕소는, 특히 비소에 비해, 상대적으로 빠르게 확산된다.
도 14s의 스테이지에서 붕소를 이용한 p-형 메인 S/D 주입동안 스페이서들 (304T, 306T, 388T, 및 390T) 이 최종 스페이서들 (304, 306, 388, 및 390) 의 L-형상들로 존재하였다면, 일부 붕소가 스페이서 층들 (SA 및 SB) 의 측면 연장형 부분들을 거쳐서 p-채널 IGFET들 (102 및 106) 의 채널 존 (284 및 362) 이 되는 것으로 의도된 모노실리콘 내로 및/또는 그 채널 존 (284 및 362) 이 되는 것으로 의도된 모노실리콘의 근처로 통과했을 수도 있다. 도 14m의 초기 n-형 소스 할로 주입 스테이지에서의 비소 주입에 의해 야기된 격자 손상 때문에, 붕소 p-형 메인 S/D 도펀트의 일부가 나중의 상승된-온도 (elevated-temperature) 단계들 동안에 채널 존 (284 및 362) 이 되는 것으로 의도된 반도체 재료의 먼 안쪽까지 바람직하지 않게 침투할 수도 있다. 달리 말해, 비소 n-형 소스 할로 주입에 의해 야기된 격자 손상은 붕소 p-형 메인 S/D 도펀트의 확산을 바람직하지 않게 증대시킬 수 있다. 증대된 붕소 확산은, 예컨대 그들의 채널 존 (284 및 362) 을 바람직하지 않게 단축시키는 것에 의해 IGFET들 (102 및 106) 의 특성을 저하시킬 것이다.
도 14의 제조 공정에 있어서, 도 14s의 스테이지에서의 p-형 메인 S/D 주입은 게이트 측벽 스페이서들 (304, 306, 388, 및 390) 이 그들 각각의 초기의 커브진 삼각형 형태들 (304T, 306T, 388T, 및 390T) 로 있는 동안에 수행된다. 커브진 삼각형 스페이서들 (304T, 306T, 388T, 및 390T) 의 충진된 스페이서 부분들 (SC) 은 붕소 p-형 메인 S/D 도펀트가 p-채널 IGFET들 (102 및 106) 의 채널 존들 (284 및 362) 이 되는 것으로 의도된 모노실리콘으로 및/또는 그 채널 존들 (284 및 362) 이 되는 것으로 의도된 모노실리콘의 근처로 진입하는 것을 차단하는 주입 실드의 역할을 한다. 채널 존들 (284 및 362) 이 되는 것으로 의도된 반도체 재료에 진입하는 붕소 p-형 메인 S/D 도펀트의 양은 크게 감소된다. 그렇지 않았더라면 채널 존들 (284 및 362) 이 되는 것으로 의도된 반도체 재료 내의 붕소 p-형 메인 S/D 도펀트로부터 발생할 수도 있고 또한 그렇지 않았더라면 비소 n-형 소스 할로 도펀트의 이온 주입으로 인해 증가되었을 IGFET 저하 (degradation) 는 상당히 감소된다.
충진 스페이서 부분들 (SC) 은, 전술한 바와 같이, p-형 메인 S/D 주입 이후 이지만 p-채널 IGFET들 (102 및 106) 에 대한 전기적 컨택트들을 형성하기 이전에, 커브진 삼각형 스페이서들 (304T, 306T, 388T, 및 390T) 로부터 제거된다. IGFET들 (102 및 106) 에 대한 전기적 컨택트들의 형성 동안에는 충진 스페이서 부분들 (SC) 이 존재하지 않기 때문에, 충진 스페이서 부분들 (SC) 은 전기적 컨택트들의 형성을 방해하지 않는다. 따라서, 전기적 컨택트들, 특히 IGFET (102) 의 메인 소스 부분 (280M) 과 메인 드레인 부분 (282M) 을 따르는 금속 실리사이드 층들 (310 및 312) 및 IGFET (106) 의 메인 소스 부분 (360M) 과 드레인 컨택트 부분 (374) 을 따르는 금속 실리사이드 층들 (394 및 396) 을 제조하는 것이 더 용이해진다. 이것은 IGFET 패킹 밀도 (packing density) 가 증가될 수 있게 한다.
H. 변형들 (Variations)
특정 실시형태들을 참조하여 본 발명을 설명하였지만, 본 설명은 단지 예시의 목적을 위한 것이며, 아래에 청구된 발명의 범위를 한정하는 것으로 해석되어서는 안된다. 예를 들어, 반도체 보디 또는/및 게이트 전극들에서의 실리콘은 다른 반도체 재료들로 대체될 수도 있다. 대체 후보들은 게르마늄, 실리콘-게르마늄 합금, 및 갈륨 비소와 같은 3a족-5a족 합금들을 포함한다. 도핑된 폴리실리콘 게이트 전극들 및 그 각각의 오버라잉 금속 실리사이드 층으로 형성된 복합 게이트 전극들은, 내화 금속 (refractory metal) 으로 실질적으로 완전히 구성되거나 또는 일함수를 제어하기 위해 실리사이드 게이트 전극들에 제공된 도펀트를 가진 금속 실리사이드, 예를 들면 코발트 실리사이드, 니켈 실리사이드, 또는 백금 실리사이드로 실질적으로 완전히 구성된 게이트 전극들로 대체될 수도 있다.
폴리실리콘은 논-단결정 실리콘 ("논-모노실리콘") 타입이다. 게이트 전극들은 도핑된 폴리실리콘으로 바람직하게 구성되는 것으로 위에서 설명되었다. 다르게는, 게이트 전극들은 도핑된 비정질 실리콘 또는 도핑된 다결정 실리콘 등과 같은 다른 타입의 도핑된 논-모노실리콘으로 구성될 수도 있다. 게이트 전극들이 도핑된 폴리실리콘으로 구성되는 경우에도, 그 게이트 전극들에 대한 전구체는 비정질 실리콘 또는 폴리실리콘이 아닌 다른 타입의 논-모노실리콘으로서 증착될 수도 있다. 전구체 게이트 전극들의 증착 이후의 상승된-온도 단계들 동안의 상승된 온도들로 인하여 게이트 전극들 내의 실리콘은 폴리실리콘으로 변환될 수 있다.
다르게는, IGFET들 (100, 102, 104, 및 106) 의 게이트 유전체 층들은 높은 유전체 상수의 재료들, 예를 들면 하프늄 산화물 (hafnium oxide) 로 형성될 수도 있다. 그럴 경우에는, 게이트 유전체 두께의 tGdL 낮은 값과 tGdH 높은 값은 통상적으로 약간 더 크다.
n-형 깊은 S/D-확장 도펀트가 n-형 얕은 소스-확장 도펀트와 동일한 n-형 도펀트인 대안에서는, (i) n-형 깊은 S/D-확장 주입에 관한 도 14h의 스테이지와 (ii) n-형 얕은 소스-확장 주입에 관한 도 14i의 스테이지 사이에서 어닐을 선택적으로 수행함으로써, n-형 깊은 S/D-확장 도펀트는 확산되게 하지만, n-형 얕은 소스-확장 도펀트는 그것의 주입이 아직 수행되지 않았기 때문에 확산되지 않게 할 수도 있다.
IGFET들 (100, 102, 104, 및 106) 에 있어서, 위에서 인용된 국제특허출원 제PCT/US2010/000886호 (대리인 도킷 번호 NS-7005 WO) 에서 기술된 임의 변형들이 본 CIGFET 구조의 구성 및 제조에 대해 적용될 수 있다. 그러므로 첨부된 청구범위에서 규정된 본 발명의 진실한 범위로부터 일탈하지 않는 다양한 변형들이 당업자에 의해 이루어질 수 있다.

Claims (46)

  1. 제 1 전도성 타입의 보디 재료를 가진 반도체 보디로부터 전계-효과 트랜지스터를 포함하는 구조를 제조하는 방법으로서,
    게이트 전극이 서로 맞은 편의 제 1 측면 측 (first lateral side) 및 제 2 측면 측을 가지도록, 채널 존이 되는 것으로 의도된 보디 재료의 부분 위에 있고, 게이트 유전체 층에 의해서 상기 보디 재료의 부분으로부터 수직으로 분리되는 상기 게이트 전극을 규정하는 단계;
    상기 게이트 전극 및 상기 게이트 전극의 측면 측들을 따르는 임의의 재료를 도펀트-차단 실드로 사용하여서, 상기 보디 재료의 측면으로 인접한 재료보다 더 고농도로 도핑되고 상기 게이트 전극의 측면 측들 중 오직 제 1 측면 측 아래에서만 실질적으로 확장되는 상기 보디 재료의 전구체 포켓 부분을 규정하도록 상기 보디 재료 내에 상기 제 1 전도성 타입의 포켓 반도체 도펀트를 도입하는 단계;
    제 1 스페이서가 (i) 상기 게이트 전극을 따라서 위치한 제 1 수직 연장형 유전체 스페이서 부분, (ii) 상기 제 1 수직 연장형 유전체 스페이서 부분과 연속되고 상기 반도체 보디를 따라 위치하는 제 1 측면 연장형 유전체 스페이서 부분, 및 (iii) 상기 제 1 수직 연장형 유전체 스페이서 부분과 상기 제 1 측면 연장형 유전체 스페이서 부분 사이의 공간을 대부분 차지하는 제 1 충진 스페이서 부분을 포함하도록, 상기 게이트 전극의 제 1 측면 측을 따라서 상기 제 1 스페이서를 제공하는 단계;
    상기 게이트 전극, 상기 제 1 스페이서 및 상기 게이트 전극의 측면 측들을 따르는 임의의 다른 재료를 도펀트-차단 실드로서 사용하여서, 제 2 전도성 타입의 제 1 메인 S/D 부분 및 제 2 메인 S/D 부분을 규정함으로써 (i) 상기 채널 존이 상기 제 1 메인 S/D 부분과 제 2 메인 S/D 부분 사이에 위치되고 (ii) 상기 제 1 전도성 타입의 다른 포켓 부분이 상기 전구체 포켓 부분의 적어도 일부의 재료를 포함하고 상기 제 1 메인 S/D 부분으로 확장되어서 상기 채널 존이 길이방향으로 비대칭이 되도록, 상기 반도체 보디 내에 상기 제 1 전도성 타입과 반대인 상기 제 2 전도성 타입의 메인 소스/드레인 ("S/D") 반도체 도펀트를 후속적으로 도입하는 단계;
    상기 제 1 충진 스페이서 부분을 후속적으로 대부분 제거하는 단계; 및
    상기 제 1 메인 S/D 부분 및 상기 제 2 메인 S/D 부분에 대해 한 쌍의 전기적 컨택트를 각각 형성하는 단계를 포함하는, 반도체 구조의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극을 규정하는 것과 스페이서를 제공하는 것 사이에, 상기 게이트 전극 및 상기 게이트 전극의 측면 측들을 따르는 임의의 재료를 도펀트-차단 실드로서 사용하여서, 상기 제 2 전도성 타입의 제 1 전구체 측면 S/D 확장부를 규정함으로써, 상기 반도체 구조의 제조 완료시에, (i) 상기 제 2 전도성 타입의 제 1 S/D 존이 상기 제 1 메인 S/D 부분 및 상기 제 1 메인 S/D 부분 보다 더 저농도로 도핑되고 상기 제 1 전구체 측면 S/D 확장부의 적어도 일부의 재료에 의해 포함되는 측면으로 인접한 다른 제 1 측면 S/D 확장부를 포함하고 (ii) 상기 다른 제 1 S/D 확장부가 상기 게이트 전극 아래에서 측방으로 부분적으로 확장되도록, 상기 반도체 보디 내에 상기 제 2 전도성 타입의 제 1 S/D-확장 반도체 도펀트를 도입하는 것을 더 포함하는, 반도체 구조의 제조 방법.
  3. 제 2 항에 있어서,
    상기 반도체 구조의 제조 방법은, 상기 게이트 전극을 규정하는 것과 상기 스페이서를 제공하는 것 사이에, 상기 게이트 전극 및 상기 게이트 전극의 측면 측들을 따르는 임의의 재료를 도펀트-차단 실드로서 사용하여서, 상기 제 2 전도성 타입의 제 2 전구체 측면 S/D 확장부를 규정하도록 상기 반도체 보디 내에 상기 제 2 전도성 타입의 제 2 S/D-확장 반도체 도펀트를 도입하는 것을 더 포함하고;
    스페이서를 제공하는 것은, 제 2 스페이서가 (i) 상기 게이트 전극을 따라서 위치한 제 2 수직 연장형 유전체 스페이서 부분, (ii) 상기 제 2 수직 연장형 유전체 스페이서 부분과 연속되고 상기 반도체 보디를 따라 위치하는 제 2 측면 연장형 유전체 스페이서 부분, 및 (iii) 상기 제 2 수직 연장형 유전체 스페이서 부분과 상기 제 2 측면 연장형 유전체 스페이서 부분 사이의 공간을 대부분 차지하는 제 2 충진 스페이서 부분을 포함하도록, 상기 게이트 전극의 제 2 측면 측을 따라서 상기 제 2 스페이서를 제공하는 것을 포함하며; 또한
    충진 스페이서 부분을 대부분 제거하는 것은, 상기 반도체 구조의 제조 완료시에, (i) 상기 제 2 전도성 타입의 제 2 S/D 존이 상기 제 2 메인 S/D 부분 및 상기 제 2 메인 S/D 부분과 측면으로 인접하면서 상기 제 2 메인 S/D 부분 보다 더 저농도로 도핑되고 상기 제 2 전구체 측면 S/D 확장부의 적어도 일부의 재료에 의해 포함되는 다른 제 2 측면 S/D 확장부를 포함하고, (ii) 상기 다른 제 2 S/D 확장부가 상기 게이트 전극 아래에서 측방으로 부분적으로 확장되며, 또한 (iii) 상기 채널 존이 상기 게이트 유전체 층을 따르는 상기 다른 S/D 확장부들에 의해서 종결되도록, 상기 제 2 충진 스페이서 부분을 제거하는 것을 포함하는, 반도체 구조의 제조 방법.
  4. 제 2 항에 있어서,
    상기 스페이서를 제공하는 것 이전에,
    상기 제 1 전도성 타입 및 상기 제 2 전도성 타입을 각각 갖는 제 1 웰 영역 및 제 2 웰 영역을 각각 규정하여서 제 1 웰 반도체 도펀트 및 제 2 웰 반도체 도펀트가 상기 제 1 웰 영역 및 제 2 웰 영역 내에서 각각 서로 측방으로 이격된 한 쌍의 측방으로 연장되는 표면하부 위치 (subsurface location) 들에서 각각의 최대 농도에 도달하는 각각의 농도들을 가져서, 상기 반도체 구조의 제조 완료시에, (i) 상기 제 1 S/D 존이 상기 제 1 웰 영역의 최대 농도인 상기 표면하부 위치 위에 위치하고, (ii) 상기 제 2 전도성 타입의 제 2 S/D 존이 상기 제 2 메인 S/D 부분 및 상기 제 2 메인 S/D 부분에 인접하면서 상기 제 2 메인 S/D 부분 외측에 있는 상기 제 2 웰 영역의 재료를 포함하며, (iii) 상기 채널 존은 상기 제 1 S/D 존과 제 2 S/D 존을 측방으로 분리시키고, 또한 (iv) 상기 반도체 보디의 웰 분리 부분은 상기 제 1 웰 영역과 제 2 웰 영역을 분리시키고 각각의 웰 영역보다 더 저농도로 도핑되도록, 상기 반도체 보디 내에 상기 제 1 전도성 타입의 제 1 웰 반도체 도펀트 및 상기 제 2 전도성 타입의 제 2 웰 반도체 도펀트를 도입하는 것을 더 포함하는, 반도체 구조의 제조 방법.
  5. 제 1 전도성 타입의 보디 재료를 갖는 반도체 보디로부터 전계-효과 트랜지스터를 포함하는 구조를 제조하는 방법으로서,
    게이트 전극이 서로 맞은 편의 소스 쪽 측면 측(source-side lateral side) 및 드레인 쪽 측면 측을 갖도록, 채널 존이 되는 것으로 의도된 상기 보디 재료의 부분 위에 있으면서 게이트 유전체 층에 의해 상기 보디 재료의 부분으로부터 수직으로 분리되는 상기 게이트 전극을 규정하는 단계;
    상기 게이트 전극 및 상기 게이트 전극의 측면 측들을 따르는 임의의 재료를 도펀트-차단 실드로서 사용하여서, 상기 보디 재료의 측면으로 인접한 재료보다 더 고농도로 도핑되고 상기 게이트 전극의 측면 측들 중 오직 상기 소스 쪽 측면 측 아래에서만 실질적으로 확장되는 상기 보디 재료의 소스 측 전구체 포켓 부분을 규정하도록 상기 보디 재료 내에 상기 제 1 전도성 타입의 포켓 반도체 도펀트를 도입하는 단계;
    소스 측 스페이서가 (i) 상기 게이트 전극을 따라서 위치한 소스 측 수직 연장형 유전체 스페이서 부분과, (ii) 상기 소스 측 수직 연장형 유전체 스페이서 부분과 연속되고 상기 반도체 보디를 따라 위치하는 소스 측 측면 연장형 유전체 스페이서 부분과, (iii) 상기 소스 측 수직 연장형 유전체 스페이서 부분과 상기 소스 측 측면 연장형 유전체 스페이서 부분 사이의 공간을 대부분 차지하는 소스 측 충진 스페이서 부분을 포함하도록, 상기 게이트 전극의 소스 쪽 측면 측을 따라서 상기 소스 측 스페이서를 제공하는 단계;
    상기 제 1 전도성 타입에 반대되는 제 2 전도성 타입의 메인 소스/드레인 ("S/D") 반도체 도펀트가 상기 채널 존에 진입하는 것을 대체로 방지하기 위해, 상기 게이트 전극, 상기 소스 측 스페이서 및 상기 게이트 전극의 측면 측들을 따르는 임의의 다른 재료를 도펀트-차단 마스크로서 사용하여서, 상기 제 2 전도성 타입의 메인 소스 부분 및 메인 드레인 부분을 규정함으로써 (i) 상기 채널 존이 상기 메인 소스 부분과 상기 메인 드레인 부분 사이에 위치되고 (ii) 상기 제 1 전도성 타입의 다른 소스 측 포켓 부분이 상기 소스 측 전구체 포켓 부분의 적어도 일부의 재료를 포함하고 상기 메인 소스 부분으로 확장되어서 상기 채널 존이 길이방향으로 비대칭이 되도록, 상기 반도체 보디 내에 상기 제 1 전도성 타입과 반대되는 상기 제 2 전도성 타입의 상기 메인 S/D 반도체 도펀트를 후속적으로 도입하는 하는 단계;
    상기 소스 측 충진 스페이서 부분을 후속적으로 대부분 제거하는 단계; 및
    상기 메인 소스 부분 및 상기 메인 드레인 부분에 대해 한 쌍의 전기적 컨택트를 각각 형성하는 단계를 포함하는, 반도체 구조의 제조 방법.
  6. 제 5 항에 있어서,
    상기 게이트 전극을 규정하는 것과 스페이서를 제공하는 것 사이에,
    상기 제 2 전도성 타입의 소스-확장 반도체 도펀트가 상기 게이트 유전체 층을 통과하는 것을 대체로 방지하기 위해, 상기 게이트 전극 및 상기 게이트 전극의 측면 측들을 따르는 임의의 재료를 도펀트-차단 실드로서 사용하여서, 상기 제 2 전도성 타입의 전구체 측면 소스 확장부를 규정함으로써, 상기 반도체 구조의 제조 완료시에, (i) 상기 제 1 전도성 타입의 소스가 상기 메인 소스 부분 및 상기 메인 소스 부분과 측면으로 인접하면서 상기 메인 소스 부분보다 더 저농도로 도핑되고 상기 전구체 측면 소스 확장부의 적어도 일부의 재료에 의해 포함되는 다른 측면 소스 확장부를 포함하고 (ii) 상기 다른 측면 소스 확장부가 상기 게이트 전극 아래에서 측방으로 부분적으로 확장되도록, 상기 반도체 보디 내에 상기 제 2 전도성 타입의 소스-확장 반도체 도펀트를 도입하는 것을 더 포함하는, 반도체 구조의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반도체 구조의 제조 방법은, 상기 게이트 전극을 규정하는 것과 상기 스페이서를 제공하는 것 사이에, 상기 제 2 전도성 타입의 드레인-확장 반도체 도펀트가 상기 게이트 유전체 층을 통과하는 것을 대체로 방지하기 위해, 상기 게이트 전극 및 상기 게이트 전극의 측면 측들을 따르는 임의의 재료를 도펀트-차단 실드로서 사용하여서, 상기 제 2 전도성 타입의 전구체 측면 드레인 확장부를 규정하도록, 상기 반도체 보디 내에 상기 제 2 전도성 타입의 드레인-확장 반도체 도펀트를 도입하는 것을 더 포함하고;
    스페이서를 제공하는 것은, 드레인 측 스페이서가 (i) 상기 게이트 전극을 따라서 위치한 드레인 측 수직 연장형 유전체 스페이서 부분과, (ii) 상기 드레인 측 수직 연장형 유전체 스페이서 부분과 연속되고 상기 반도체 보디를 따라 위치하는 드레인 측 측면 연장형 유전체 스페이서 부분과, (iii) 상기 드레인 측 수직 연장형 유전체 스페이서 부분과 상기 드레인 측 측면 연장형 유전체 스페이서 부분 사이의 공간을 대부분 차지하는 드레인 측 충진 스페이서 부분을 포함하도록, 상기 게이트 전극의 드레인 쪽 측면 측을 따라서 상기 드레인 측 스페이서를 제공하는 것을 포함하며,
    충진 스페이서 부분을 대부분 제거하는 것은, 상기 반도체 구조의 제조 완료 시에, (i) 상기 제 2 전도성 타입의 드레인이 상기 메인 드레인 부분 및 상기 메인 드레인 부분과 측면으로 인접하면서 상기 메인 드레인 부분 보다 더 저농도로 도핑되고 상기 전구체 측면 드레인 확장부의 적어도 일부의 재료에 의해 포함되는 다른 측면 드레인 확장부를 포함하고, (ii) 상기 다른 측면 드레인 확장부가 상기 게이트 전극 아래에서 측방으로 부분적으로 확장되며, 또한 (iii) 상기 채널 존이 상기 게이트 유전체 층을 따르는 상기 다른 측면 확장부들에 의해서 종결되도록, 상기 드레인 측 충진 스페이서 부분을 제거하는 것을 포함하는, 반도체 구조의 제조 방법.
  8. 제 7 항에 있어서,
    상기 소스-확장 반도체 도펀트 및 상기 포켓 반도체 도펀트는 양자 모두 제 1 마스크의 개구를 통해서 상기 반도체 보디 내에 도입되고; 또한
    상기 드레인-확장 반도체 도펀트는 상기 제 1 마스크와는 상이한 제 2 마스크의 개구를 통해서 상기 반도체 보디 내에 도입되는, 반도체 구조의 제조 방법.
  9. 제 7 항에 있어서,
    상기 드레인-확장 반도체 도펀트는 상기 반도체 보디 내로의 상기 소스 확장 반도체 도펀트 보다 큰 평균 깊이에서 최대 표면하부 농도에 도달하도록 상기 반도체 보디 내에 도입되는, 반도체 구조의 제조 방법.
  10. 제 7 항에 있어서,
    상기 드레인-확장 반도체 도펀트를 도입하는 것은, 상기 게이트 유전체 층에 일반적으로 수직한 방향에 대해서 적어도 15°의 평균 경사각으로 드레인-확장 반도체 도펀트의 종의 이온들을 주입하는 것을 포함하는, 반도체 구조의 제조 방법.
  11. 제 7 항에 있어서,
    상기 포켓 반도체 도펀트를 도입하는 것은, 상기 게이트 유전체 층에 대체로 수직인 방향에 대해서 적어도 15°의 평균 경사각으로 포켓 반도체 도펀트의 종의 이온들을 주입하는 것을 포함하는, 반도체 구조의 제조 방법.
  12. 제 7 항에 있어서,
    상기 게이트 전극을 규정하는 것 이전에, 상기 보디 재료 내에 상기 제 1 전도성 타입의 주 반도체 도펀트를 도입하는 것을 더 포함하고; 또한,
    상기 반도체 구조의 제조 완료시에, (i) 상기 반도체 보디가 상부 표면을 갖고, (ii) 상기 보디 재료가 상기 소스 및 상기 드레인과 각각의 pn 접합들을 형성하고 상기 소스 및 상기 드레인 양자 모두의 아래에서 측방으로 연장되며, (iii) 상기 제 1 전도성 타입의 주 반도체 도펀트의 일부가 상기 소스 및 상기 드레인 내에 존재하고, (iv) 각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (v) 상기 제 1 전도성 타입의 주 반도체 도펀트는 상기 채널 존, 상기 소스 및 상기 드레인의 각각의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 보디 재료 위치에서 표면하부 최대 농도에 국부적으로 도달하고 또한 상기 표면하부 보디 재료 위치로부터 상기 드레인을 거치는 선택된 수직 위치를 따라 상기 반도체 보디의 상부 표면으로 상향 이동할 때에 상기 표면하부 최대 농도의 1/10 이하로 감소하는 농도를 가지며, (vi) 상기 표면하부 보디 재료 위치가 상기 드레인에 관한 pn 접합의 최대 깊이보다 상기 반도체 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 반도체 구조의 제조 방법.
  13. 제 7 항에 있어서,
    상기 메인 S/D 반도체 도펀트를 도입하는 것은, 제 1 용량 (dosage) 으로 및 상기 반도체 보디 내로의 제 1 평균 깊이까지 상기 반도체 보디 내에 상기 메인 S/D 반도체 도펀트를 도입하는 것을 포함하고; 또한
    상기 반도체 구조의 제조 방법은, 상기 스페이서를 제공하는 것과 상기 충진 스페이서 부분을 제거하는 것 사이에, (i) 상기 소스가 상기 메인 소스 부분 아래에 놓여있고, 상기 메인 소스 부분과 연속되며, 상기 메인 소스 부분 보다 더 저농도로 도핑된 상기 제 2 전도성 타입의 하부 소스 부분을 포함하고, (ii) 상기 드레인이 상기 메인 드레인 부분 아래에 놓여있고, 상기 메인 드레인 부분과 연속되며, 상기 메인 드레인 부분 보다 더 저농도로 도핑된 상기 제 2 전도성 타입의 하부 드레인 부분을 포함하도록, 상기 제 1 용량이 제 2 용량보다 크게 하고, 제 2 평균 깊이가 상기 제 1 평균 깊이보다 크게 해서, 상기 제 2 용량으로 및 상기 반도체 보디 내로의 상기 제 2 평균 깊이까지 상기 반도체 보디 내에 상기 제 2 전도성 타입의 하부 부분 S/D 반도체 도펀트를 도입하는 것을 더 포함하는, 반도체 구조의 제조 방법.
  14. 제 6 항에 있어서,
    상기 스페이서를 제공하는 것 이전에, 각각의 상기 제 1 전도성 타입 및 상기 제 2 전도성 타입의 제 1 웰 영역 및 제 2 웰 영역을 각각 규정하여서, 상기 반도체 구조의 제조 완료시에, (i) 제 1 웰 반도체 도펀트 및 제 2 웰 반도체 도펀트가 상기 제 1 웰 영역 및 제 2 웰 영역 내에서 각각 서로 측방으로 이격된 한 쌍의 각 측방으로 연장되는 표면하부 위치들에서 각각의 표면하부 최대 농도들에 도달하는 각각의 농도들을 갖고, (ii) 상기 소스는 상기 제 1 웰 영역의 최대 농도인 상기 표면하부 위치 위에 위치하고, (iii) 상기 채널 존은 상기 제 1 웰 영역의 일부를 포함하고, (iv) 상기 제 2 전도성 타입의 드레인은 상기 제 2 메인 드레인 부분 및 상기 제 2 메인 드레인 부분과 인접하면서 상기 제 2 메인 드레인 부분 외측에 있는 상기 제 2 웰 영역의 재료를 포함하고, (v) 상기 채널 존은 상기 소스와 상기 드레인을 측방으로 분리시키고 (vi) 상기 반도체 보디의 웰 분리 부분이 상기 제 1 웰 영역과 제 2 웰 영역을 분리시키고 각 웰 영역보다 더 저농도로 도핑되도록, 상기 반도체 보디 내에 상기 제 1 전도성 타입의 상기 제 1 웰 반도체 도펀트 및 상기 제 2 전도성 타입의 상기 제 2 웰 반도체 도펀트를 도입하는 것을 더 포함하는, 반도체 구조의 제조 방법.
  15. 제 14 항에 있어서,
    상기 게이트 전극을 규정하는 것 이전에, 상기 반도체 보디의 상부 표면을 따라서 상기 반도체 보디 내에 리세스된 (recessed) 전기 절연 영역을 형성하여서, 상기 반도체 구조의 제조 완료시에, 상기 리세스된 전기 절연 영역은 상기 제 2 웰 영역 내로 확장되어 상기 메인 드레인 부분을 측면으로 둘러싸서 상기 메인 드레인 부분을 상기 웰 분리 부분과 연속되는 상기 제 2 웰 영역의 재료로부터 측방으로 분리시키며, 상기 게이트 전극은 상기 리세스된 전기 절연 영역 위에서 상기 메인 드레인 부분의 도중까지 연장되게 하는 것을 더 포함하는, 반도체 구조의 제조 방법.
  16. 제 14 항에 있어서,
    상기 포켓 반도체 도펀트를 도입하는 것은, 상기 게이트 유전체 층에 대체로 수직한 방향에 대해서 적어도 15°의 평균 경사각으로 상기 포켓 반도체 도펀트의 종의 이온들을 주입하는 것을 포함하는, 반도체 구조의 제조 방법.
  17. 제 14 항에 있어서,
    상기 웰 분리 부분은 상기 제 1 전도성 타입을 가지며, 상기 채널 존이 상기 웰 분리 부분의 적어도 일부를 포함하도록 상기 게이트 유전체 층으로 연장되는, 반도체 구조의 제조 방법.
  18. 제 14 항에 있어서,
    상기 웰 분리 부분은 상기 제 1 전도성 타입의 하부 부분과 상기 제 2 전도성 타입의 상부 부분을 포함하며, 상기 상부 부분은 상기 드레인이 상기 웰 분리 부분의 상부 부분의 적어도 일부를 더 포함하도록 상기 하부 부분과 상기 게이트 유전체 층 사이에 위치하는, 반도체 구조의 제조 방법.
  19. 제 14 항에 있어서,
    상기 반도체 구조의 제조 완료시에, 상기 제 2 웰 영역 내의 상기 제 2 전도성 타입의 모든 반도체 도펀트들은 상기 제 2 웰 영역의 최대 농도의 상기 표면하부 위치로부터 상기 제 2 웰 영역을 거치는 선택된 수직 위치를 따라 상기 게이트 유전체 층으로 상향 이동할 때에 상기 제 2 전도성 타입의 반도체 도펀트의 표면하부 최대 농도의 1/10 이하로 감소하는 농도를 가지며, 상기 제 2 웰 영역의 최대 농도의 상기 표면하부 위치는 상기 게이트 유전체 층의 바닥을 따라 연장되는 평면 아래에서 상기 소스가 상기 평면 아래에서 확장되는 최대 깊이보다 10 배 이하 더 깊게 존재하는, 반도체 구조의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 1 웰 영역 내의 상기 제 1 전도성 타입의 모든 반도체 도펀트는 상기 제 1 웰 영역의 최대 농도의 상기 표면하부 위치로부터 상기 제 1 웰 영역을 거치는 선택된 수직 위치를 따라 상기 게이트 유전체 층으로 상향 이동할 때에 상기 제 1 전도성 타입의 반도체 도펀트의 표면하부 최대 농도의 1/10 이하로 감소하는 농도를 갖고, 상기 제 1 웰 영역의 최대 농도의 상기 표면하부 위치는 상기 게이트 유전체 층의 바닥을 따라 연장되는 평면 아래에서 상기 소스가 상기 평면 아래에서 확장되는 최대 깊이보다 10 배 이하 더 깊게 존재하는, 반도체 구조의 제조 방법.
  21. 제 6 항에 있어서,
    상기 컨택트를 형성하는 것은, 상기 소스 및 상기 드레인의 반도체 재료와 금속을 반응시켜서 상기 소스 및 상기 드레인 각각의 잔여 재료를 따르는 금속-반도체 화합물의 컨택트 층을 형성하는 것을 포함하는, 반도체 구조의 제조 방법.
  22. 제 6 항에 있어서,
    상기 소스 측 충진 스페이서 부분은 대체로 유전체 재료로 이루어지는, 반도체 구조의 제조 방법.
  23. 제 6 항에 있어서,
    상기 소스 측 스페이서의 수직 연장형 부분은 제 1 수직 연장형 층 및 상기 제 1 수직 연장형 층과 화학적으로 상이한 제 2 수직 연장형 층을 포함하고, 상기 제 1 수직 연장형 층은 상기 게이트 전극과 상기 제 2 수직 연장형 층 사이에 위치하며; 또한
    상기 소스 측 스페이서의 측면 연장형 부분은 제 1 측면 연장형 층 및 상기 제 1 측면 연장형 층과 화학적으로 상이한 제 2 측면 연장형 층을 포함하며, 상기 제 1 측면 연장형 층은 상기 반도체 보디와 상기 제 2 측면 연장형 층 사이에 위치하는, 반도체 구조의 제조 방법.
  24. 제 23 항에 있어서,
    상기 소스 측 스페이서의 상기 제 1 측면 연장형 층과 상기 제 1 수직 연장형 층은 반도체 산화물을 포함하고; 또한
    상기 소스 측 스페이서의 상기 제 2 측면 연장형 층과 상기 제 2 수직 연장형 층은 반도체 질화물을 포함하는, 반도체 구조의 제조 방법.
  25. 제 1 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 p-채널 트랜지스터인, 반도체 구조의 제조 방법.
  26. 제 25 항에 있어서,
    상기 포켓 반도체 도펀트를 도입하는 것은, 상기 반도체 보디 내에 상기 포켓 반도체 도펀트의 종을 이온 주입하는 것을 포함하고; 또한
    상기 포켓 반도체 도펀트는 비소를 포함하는, 반도체 구조의 제조 방법.
  27. 제 1 전도성 타입의 보디 재료를 갖는 반도체 보디의 상부 표면을 따라서 제공된 전계-효과 트랜지스터를 포함하는 구조로서, 상기 전계-효과 트랜지스터는,
    상기 보디 재료의 채널 존;
    상기 채널 존 위에 놓인 게이트 유전체 층;
    상기 채널 존 위의 상기 게이트 유전체 층 위에 놓이고, 서로 맞은 편의 제 1 측면 측 및 제 2 측면 측을 갖는 게이트 전극;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디 내에 위치되고, 상기 채널 존에 의해 측방으로 분리되며, 상기 게이트 전극의 제 1 측면 측 및 제 2 측면 측 아래에서 각각 연장되며, 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가지고서 상기 보디 재료와 각각의 pn 접합들을 형성하는 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 상기 보디 재료의 측면으로 인접하는 재료보다 더 고농도로 도핑된 상기 보디 재료의 포켓 부분이 대체로 상기 S/D 존들 중의 제 1 S/D 존만을 따라 상기 채널 존 내로 확장되어서 상기 채널 존이 상기 S/D 존들에 대해 비대칭이 되게 하는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들;
    상기 게이트 전극의 제 1 측면 측을 따라서 측면으로 위치하며, (i) 상기 게이트 전극을 따라서 위치한 제 1 수직 연장형 유전체 스페이서 부분과 (ii) 상기 제 1 수직 연장형 유전체 스페이서 부분에 대해 대체로 L 자를 형성하도록 상기 제 1 수직 연장형 유전체 스페이서 부분과 연속되어 상기 반도체 보디를 따라 위치한 제 1 측면 연장형 유전체 스페이서 부분을 포함하는 제 1 스페이서; 및
    상기 S/D 존들 각각에 대한 한 쌍의 전기적 컨택트들을 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  28. 제 27 항에 있어서,
    상기 제 1 S/D 존은 제 1 메인 S/D 부분, 및 상기 제 1 메인 S/D 부분과 측면으로 연속되고 상기 제 1 메인 S/D 부분보다 더 저농도로 도핑되며 상기 게이트 전극의 제 1 측면 측 아래에서 측방으로 확장되는 제 1 측면 S/D 확장부를 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  29. 제 28 항에 있어서,
    상기 제 2 S/D 존은 제 2 메인 S/D 부분, 및 상기 제 2 메인 S/D 부분과 측면으로 연속되고 상기 제 2 메인 S/D 부분보다 더 저농도로 도핑되며 상기 게이트 전극의 제 2 측면 측 아래에서 측방으로 확장되는 제 2 측면 S/D 확장부를 포함하여, 상기 측면 S/D 확장부들은 상기 반도체 보디의 상부 표면을 따르는 채널 존을 종결시키고,
    상기 구조는, 상기 게이트 전극의 제 2 측면 측을 따라서 측면으로 위치하며 (i) 상기 게이트 전극을 따라서 위치한 제 2 수직 연장형 유전체 스페이서 부분과, (ii) 상기 제 2 수직 연장형 유전체 스페이서 부분에 대해 대체로 L 자를 형성하도록 상기 제 2 수직 연장형 유전체 스페이서 부분과 연속되어 상기 반도체 보디를 따라서 위치한 제 2 측면 연장형 유전체 스페이서 부분을 포함하는 제 2 스페이서를 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  30. 제 28 항에 있어서,
    상기 반도체 보디는 각각 상기 제 1 전도성 타입 및 상기 제 2 전도성 타입을 갖도록 상기 제 1 전도성 타입의 제 1 웰 도펀트 및 상기 제 2 전도성 타입의 제 2 웰 도펀트에 의해서 각각 규정된 제 1 웰 영역 및 제 2 웰 영역을 더 포함하여, (i) 상기 제 1 웰 도펀트 및 상기 제 2 웰 도펀트가 상기 제 1 웰 영역 및 상기 제 2 웰 영역 내에서 각각 서로 측방으로 이격된 한 쌍의 각 측방으로 연장되는 표면하부 위치들에서 각각의 최대 농도들에 도달하는 각각의 농도들을 갖고, (ii) 상기 제 1 S/D 존은 상기 제 1 웰 영역의 최대 농도인 상기 표면하부 위치 위에 위치하고, (iii) 상기 제 2 S/D 존은 제 2 메인 S/D 부분 및 상기 제 2 메인 S/D 부분에 인접하면서 상기 제 2 메인 S/D 부분 외측에 있는 상기 제 2 웰 영역의 재료를 포함하며, (iv) 상기 반도체 보디의 웰 분리 부분은 상기 제 1 웰 영역과 제 2 웰 영역을 분리시키고 각각의 웰 영역보다 더 저농도로 도핑되는, 전계-효과 트랜지스터를 포함하는 구조.
  31. 제 1 전도성 타입의 보디 재료를 갖는 반도체 보디의 상부 표면을 따라서 제공된 전계-효과 트랜지스터를 포함하는 구조로서, 상기 전계-효과 트랜지스터는,
    상기 보디 재료의 채널 존;
    상기 채널 존 위에 놓인 게이트 유전체 층;
    상기 채널 존 위의 상기 게이트 유전체 층 위에 놓이고, 서로 맞은 편의 소스 쪽 측면 측 및 드레인 쪽 측면 측을 갖는 게이트 전극;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디 내에 위치되고, 상기 채널 존에 의해서 측방으로 분리되며, 상기 게이트 전극의 소스 쪽 측면 측 및 드레인 쪽 측면 측 아래에서 각각 연장되며, 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가지고서 상기 보디 재료와 각각의 pn 접합들을 형성하는 소스 및 드레인으로서, 상기 보디 재료의 측면으로 인접하는 재료보다 더 고농도로 도핑된 상기 보디 재료의 포켓 부분이 대체로 상기 소스만을 따라서 상기 채널 존 내로 확장되어서 상기 채널 존이 상기 소스 및 상기 드레인 각각에 대해 비대칭이 되게 하는, 상기 소스 및 드레인;
    상기 게이트 전극의 소스 쪽 측면 측을 따라서 측면으로 위치하며, (i) 상기 게이트 전극을 따라서 위치한 소스 측 수직 연장형 유전체 스페이서 부분과, (ii) 상기 소스 측 수직 연장형 유전체 스페이서 부분에 대해서 대체로 L 자를 형성하도록 상기 소스 측 수직 연장형 유전체 스페이서 부분과 연속되어 상기 반도체 보디를 따라서 위치한 소스 측 측면 연장형 유전체 스페이서 부분을 포함하는 소스 측 스페이서; 및
    상기 소스 및 드레인 각각에 대한 한 쌍의 전기적 컨택트들을 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  32. 제 31 항에 있어서,
    상기 소스는 메인 소스 부분, 및 상기 메인 소스 부분과 측면으로 연속되고, 상기 메인 소스 부분보다 더 저농도로 도핑되며, 상기 게이트 전극의 소스 쪽 측면 측 아래에서 측방으로 확장되는 측면 소스 확장부를 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  33. 제 32 항에 있어서,
    상기 드레인은 메인 드레인 부분, 및 상기 메인 드레인 부분과 측면으로 연속되고 상기 메인 드레인 부분보다 더 저농도로 도핑되며 상기 게이트 전극의 드레인 쪽 측면 측 아래에서 측방으로 확장되는 측면 드레인 확장부를 포함하여, 상기 측면 확장부들은 상기 반도체 보디의 상부 표면을 따르는 채널 존을 종결시키고;
    상기 구조는, 상기 게이트 전극의 드레인 쪽 측면 측을 따라서 측면으로 위치하며, (i) 상기 게이트 전극을 따라서 위치한 드레인 측 수직 연장형 유전체 스페이서 부분과, (ii) 상기 드레인 측 수직 연장형 유전체 스페이서 부분에 대해 대체로 L 자를 형성하도록 상기 드레인 측 수직 연장형 유전체 스페이서 부분과 연속되어 상기 반도체 보디를 따라서 위치한 드레인 측 측면 연장형 유전체 스페이서 부분을 포함하는 드레인 측 스페이서를 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  34. 제 33 항에 있어서,
    상기 측면 드레인 확장부는 상기 반도체 보디의 상부 표면 아래에서 상기 측면 소스 확장부 보다 더 깊게 확장되는, 전계-효과 트랜지스터를 포함하는 구조.
  35. 제 33 항에 있어서,
    상기 제 1 전도성 타입의 반도체 도펀트가 상기 소스 및 드레인 내에 존재하고;
    각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이에 도달하고;
    상기 반도체 보디 내의 상기 제 1 전도성 타입의 모든 반도체 도펀트는 상기 채널 존, 상기 소스 및 상기 드레인의 각각의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 보디 재료 위치에서 표면하부 최대 농도에 국부적으로 도달하되 상기 표면하부 보디 재료 위치로부터 상기 드레인을 거치는 선택된 수직 위치를 따라 상기 반도체 보디의 상부 표면으로 상향 이동할 때에 상기 표면하부 최대 농도의 1/10 이하로 감소하는 농도를 가지며; 또한
    상기 표면하부 보디 재료 위치는 상기 드레인에 관한 pn 접합의 최대 깊이보다 상기 반도체 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 전계-효과 트랜지스터를 포함하는 구조.
  36. 제 33 항에 있어서,
    상기 소스는 상기 메인 소스 부분 아래에 놓이고, 상기 메인 소스 부분과 연속되며, 상기 메인 소스 부분 보다 더 저농도로 도핑되는 상기 제 2 전도성 타입의 하부 소스 부분을 포함하고; 또한
    상기 드레인은 상기 메인 드레인 부분 아래에 놓이고, 상기 메인 드레인 부분과 연속되며, 상기 메인 드레인 부분 보다 더 저농도로 도핑되는 상기 제 2 전도성 타입의 하부 드레인 부분을 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  37. 제 32 항에 있어서,
    상기 채널 존은, 상기 반도체 보디 내에 위치하며, 상기 제 1 웰 영역 내에서 상기 반도체 보디의 상부 표면 아래에서 일반적으로 측방으로 연장되는 제 1 표면하부 최대 농도 위치에서 최대 농도에 국부적으로 도달하는 농도를 갖는 상기 제 1 전도성 타입의 반도체 도펀트로 도핑된, 상기 제 1 웰 영역의 일부를 포함하고;
    상기 드레인은, 상기 제 2 웰 영역 내에서 상기 반도체 보디의 상부 표면 아래에서 일반적으로 측방으로 연장되는 제 2 표면하부 최대 농도 위치에서 최대 농도에 국부적으로 도달하는 농도를 갖는 상기 제 2 전도성 타입의 반도체 도펀트로 도핑된, 상기 제 2 웰 영역을 포함하며; 또한
    상기 반도체 보디의 웰 분리 부분이 상기 제 1 웰 영역과 상기 제 2 웰 영역 사이에서 확장되고 상기 제 1 웰 영역 및 제 2 웰 영역 각각 보다 더 저농도로 도핑됨으로써, 상기 제 1 웰 영역과 상기 제 2 웰 영역의 제 1 표면하부 최대 농도 위치 및 제 2 표면하부 최대 농도 위치가 서로 측방으로 이격되는, 전계-효과 트랜지스터를 포함하는 구조.
  38. 제 37 항에 있어서,
    상기 반도체 보디의 상부 표면을 따라서 상기 반도체 보디 내로 리세스된 전기 절연 영역을 더 포함하되, 상기 리세스된 전기 절연 영역은 상기 제 2 웰 영역 내로 확장되어 상기 메인 드레인 부분을 측면으로 둘러싸서 상기 메인 드레인 부분을 상기 웰 분리 부분과 연속되는 상기 제 2 웰 영역의 재료로부터 측방으로 분리시키며, 상기 게이트 전극은 상기 리세스된 전기 절연 영역 위에서 상기 메인 드레인 부분의 도중까지 연장되는, 전계-효과 트랜지스터를 포함하는 구조.
  39. 제 38 항에 있어서,
    상기 웰 분리 부분은 상기 제 1 전도성 타입을 갖고 상기 반도체 보디의 상부 표면으로 확장되어, 상기 채널 존은 상기 웰 분리 부분의 적어도 일부를 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  40. 제 38 항에 있어서,
    상기 웰 분리 부분은 상기 제 1 전도성 타입의 하부 부분과 상기 제 2 전도성 타입의 상부 부분을 포함하며, 상기 상부 부분은 상기 드레인이 상기 웰 분리 부분의 상부 부분을 더 포함하도록 상기 하부 부분과 상기 게이트 유전체 층 사이에 위치하는, 전계-효과 트랜지스터를 포함하는 구조.
  41. 제 37 항에 있어서,
    상기 제 2 웰 영역 내의 상기 제 2 전도성 타입의 모든 반도체 도펀트들은 상기 제 2 표면하부 최대 농도 위치로부터 상기 제 2 웰 영역을 거치는 선택된 수직 위치를 따라 상기 게이트 유전체 층으로 상향 이동할 때에 상기 제 2 표면하부 최대 농도 위치에서의 최대 농도의 1/10 이하로 감소하는 농도를 갖고, 상기 제 2 표면하부 최대 농도 위치는 상기 소스가 상기 게이트 유전체 층 아래에서 확장되는 최대 깊이보다 상기 게이트 유전체 층 아래에서 10배 이하 더 깊게 존재하는, 전계-효과 트랜지스터를 포함하는 구조.
  42. 제 41 항에 있어서,
    상기 제 1 웰 영역 내의 상기 제 1 전도성 타입의 모든 반도체 도펀트는 상기 제 1 표면하부 최대 농도 위치로부터 상기 제 1 웰 영역을 거치는 선택된 수직 위치를 따라 상기 게이트 유전체 층으로 상향 이동할 때에 상기 제 1 표면하부 최대 농도 위치에서의 최대 농도의 1/10 이하로 감소하는 농도를 갖고, 상기 제 1 표면하부 최대 농도 위치는 상기 소스가 상기 게이트 유전체 층 아래에서 확장되는 최대 깊이보다 상기 게이트 유전체 층 아래에서 10배 이하 더 깊게 존재하는, 전계-효과 트랜지스터를 포함하는 구조.
  43. 제 32 항에 있어서,
    상기 컨택트 각각은 상기 소스 및 드레인 각각을 따르는 금속-반도체 화합물의 컨택트 층을 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  44. 제 32 항에 있어서,
    상기 소스 측 스페이서의 수직 연장형 부분은 제 1 수직 연장형 층 및 상기 제 1 수직 연장형 층과 화학적으로 상이한 제 2 수직 연장형 층을 포함하고, 상기 제 1 수직 연장형 층은 상기 게이트 전극과 상기 제 2 수직 연장형 층 사이에 위치하며; 또한
    상기 소스 측 스페이서의 측면 연장형 부분은 제 1 측면 연장형 층 및 상기 제 1 측면 연장형 층과 화학적으로 상이한 제 2 측면 연장형 층을 포함하며, 상기 제 1 측면 연장형 층은 상기 게이트 전극과 상기 제 2 측면 연장형 층 사이에 위치하는, 전계-효과 트랜지스터를 포함하는 구조.
  45. 제 44 항에 있어서,
    상기 소스 측 스페이서의 상기 제 1 측면 연장형 층과 제 1 수직 연장형 층은 반도체 산화물을 포함하고; 또한
    상기 소스 측 스페이서의 상기 제 2 측면 연장형 층과 제 2 수직 연장형 층은 반도체 질화물을 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  46. 제 27 항 내지 제 45 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 p 채널 트랜지스터인, 전계-효과 트랜지스터를 포함하는 구조.
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WO (1) WO2010110901A1 (ko)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8212315B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212317B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212316B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253195B2 (en) * 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7230302B2 (en) 2004-01-29 2007-06-12 Enpirion, Inc. Laterally diffused metal oxide semiconductor device and method of forming the same
US8253196B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253197B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8349167B2 (en) 2006-12-14 2013-01-08 Life Technologies Corporation Methods and apparatus for detecting molecular interactions using FET arrays
EP2677308B1 (en) 2006-12-14 2017-04-26 Life Technologies Corporation Method for fabricating large scale FET arrays
US11339430B2 (en) 2007-07-10 2022-05-24 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US8262900B2 (en) 2006-12-14 2012-09-11 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
WO2010008480A2 (en) 2008-06-25 2010-01-21 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes using large scale fet arrays
KR100997290B1 (ko) * 2008-07-25 2010-11-29 주식회사 동부하이텍 반도체 소자 및 반도체 소자의 제조 방법
US8207894B2 (en) * 2008-09-11 2012-06-26 Google Inc. Multilayer compact antenna
US20100137143A1 (en) 2008-10-22 2010-06-03 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes
US20100301398A1 (en) 2009-05-29 2010-12-02 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes
US8776573B2 (en) 2009-05-29 2014-07-15 Life Technologies Corporation Methods and apparatus for measuring analytes
US20120261274A1 (en) 2009-05-29 2012-10-18 Life Technologies Corporation Methods and apparatus for measuring analytes
US20110037121A1 (en) * 2009-08-16 2011-02-17 Tung-Hsing Lee Input/output electrostatic discharge device with reduced junction breakdown voltage
US9171726B2 (en) * 2009-11-06 2015-10-27 Infineon Technologies Ag Low noise semiconductor devices
KR101481399B1 (ko) 2009-12-18 2015-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011199195A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
US8432149B2 (en) 2010-06-30 2013-04-30 Life Technologies Corporation Array column integrator
CN103080739B (zh) 2010-06-30 2016-12-21 生命科技公司 用于测试isfet阵列的方法和装置
TWI580955B (zh) 2010-06-30 2017-05-01 生命技術公司 離子感測電荷累積電路及方法
US11307166B2 (en) 2010-07-01 2022-04-19 Life Technologies Corporation Column ADC
JP5876044B2 (ja) * 2010-07-03 2016-03-02 ライフ テクノロジーズ コーポレーション 低濃度ドープドレインを有する化学的感応性センサ
WO2012036679A1 (en) 2010-09-15 2012-03-22 Life Technologies Corporation Methods and apparatus for measuring analytes
EP2619564B1 (en) 2010-09-24 2016-03-16 Life Technologies Corporation Matched pair transistor circuits
JP5623898B2 (ja) * 2010-12-21 2014-11-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI463661B (zh) * 2011-03-16 2014-12-01 Richtek Technology Corp 高壓元件及其製造方法
US9970984B2 (en) 2011-12-01 2018-05-15 Life Technologies Corporation Method and apparatus for identifying defects in a chemical sensor array
CN103187279B (zh) * 2011-12-29 2016-07-06 无锡华润上华半导体有限公司 半导体器件的制作方法
US8450808B1 (en) * 2012-01-16 2013-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS devices and methods for forming the same
JP5915194B2 (ja) * 2012-01-17 2016-05-11 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8821798B2 (en) 2012-01-19 2014-09-02 Life Technologies Corporation Titanium nitride as sensing layer for microwell structure
US9058995B2 (en) * 2012-04-05 2015-06-16 International Business Machines Corporation Self-protected drain-extended metal-oxide-semiconductor transistor
US8786331B2 (en) 2012-05-29 2014-07-22 Life Technologies Corporation System for reducing noise in a chemical sensor array
US8836041B2 (en) 2012-11-16 2014-09-16 Stmicroelectronics, Inc. Dual EPI CMOS integration for planar substrates
TWI585946B (zh) 2012-11-30 2017-06-01 英力股份有限公司 半導體裝置及其形成方法
US9080968B2 (en) 2013-01-04 2015-07-14 Life Technologies Corporation Methods and systems for point of use removal of sacrificial material
US9841398B2 (en) 2013-01-08 2017-12-12 Life Technologies Corporation Methods for manufacturing well structures for low-noise chemical sensors
US8962366B2 (en) 2013-01-28 2015-02-24 Life Technologies Corporation Self-aligned well structures for low-noise chemical sensors
US9178058B2 (en) * 2013-03-13 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. RF switch on high resistive substrate
US8841217B1 (en) 2013-03-13 2014-09-23 Life Technologies Corporation Chemical sensor with protruded sensor surface
CN104051529B (zh) * 2013-03-13 2017-07-28 台湾积体电路制造股份有限公司 高阻抗衬底上的rf开关
US8963216B2 (en) 2013-03-13 2015-02-24 Life Technologies Corporation Chemical sensor with sidewall spacer sensor surface
EP2972279B1 (en) 2013-03-15 2021-10-06 Life Technologies Corporation Chemical sensors with consistent sensor surface areas
CN105264366B (zh) 2013-03-15 2019-04-16 生命科技公司 具有一致传感器表面区域的化学传感器
US8853764B1 (en) * 2013-03-15 2014-10-07 Globalfoundries Singapore Pte. Ltd Integration of low Rdson LDMOS with high sheet resistance poly resistor
CN105051525B (zh) 2013-03-15 2019-07-26 生命科技公司 具有薄导电元件的化学设备
US9835585B2 (en) 2013-03-15 2017-12-05 Life Technologies Corporation Chemical sensor with protruded sensor surface
US9116117B2 (en) 2013-03-15 2015-08-25 Life Technologies Corporation Chemical sensor with sidewall sensor surface
US20140336063A1 (en) 2013-05-09 2014-11-13 Life Technologies Corporation Windowed Sequencing
US10458942B2 (en) 2013-06-10 2019-10-29 Life Technologies Corporation Chemical sensor array having multiple sensors per well
US9673192B1 (en) 2013-11-27 2017-06-06 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
US9536938B1 (en) 2013-11-27 2017-01-03 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
US10020739B2 (en) 2014-03-27 2018-07-10 Altera Corporation Integrated current replicator and method of operating the same
US9620621B2 (en) * 2014-02-14 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Gate structure of field effect transistor with footing
KR102171025B1 (ko) 2014-04-30 2020-10-29 삼성전자주식회사 비휘발성 메모리 장치
US9337310B2 (en) 2014-05-05 2016-05-10 Globalfoundries Inc. Low leakage, high frequency devices
JP2016051812A (ja) * 2014-08-29 2016-04-11 キヤノン株式会社 接合型電界効果トランジスタの製造方法、半導体装置の製造方法、撮像装置の製造方法、接合型電界効果トランジスタ及び撮像装置
US9362287B2 (en) * 2014-11-12 2016-06-07 Cypress Semiconductor Corporation Semiconductor device and method for manufacturing the same
TWI832669B (zh) 2014-12-18 2024-02-11 美商生命技術公司 具有傳輸器組態的高資料速率積體電路
US10379079B2 (en) 2014-12-18 2019-08-13 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US10077472B2 (en) 2014-12-18 2018-09-18 Life Technologies Corporation High data rate integrated circuit with power management
US10050115B2 (en) 2014-12-30 2018-08-14 Globalfoundries Inc. Tapered gate oxide in LDMOS devices
US10103627B2 (en) 2015-02-26 2018-10-16 Altera Corporation Packaged integrated circuit including a switch-mode regulator and method of forming the same
KR101923763B1 (ko) 2015-03-13 2018-11-30 매그나칩 반도체 유한회사 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자
KR102316247B1 (ko) 2015-04-14 2021-10-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102389294B1 (ko) * 2015-06-16 2022-04-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN107104050A (zh) * 2016-02-19 2017-08-29 北大方正集团有限公司 场效应晶体管的制备方法和场效应晶体管
US10115720B2 (en) 2016-04-15 2018-10-30 Magnachip Semiconductor, Ltd. Integrated semiconductor device and method for manufacturing the same
CN108630740B (zh) * 2017-03-16 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10629683B2 (en) * 2017-12-29 2020-04-21 Texas Instruments Incorporated High voltage DEMOS transistor with improved threshold voltage matching
CN109830538B (zh) 2019-01-22 2022-08-16 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
US11335805B2 (en) * 2019-09-11 2022-05-17 Ememory Technology Inc. High voltage switch device
KR102224364B1 (ko) * 2019-10-02 2021-03-05 주식회사 키 파운드리 고전압 반도체 소자 및 그 제조 방법
US11133417B1 (en) * 2020-03-16 2021-09-28 Globalfoundries U.S. Inc. Transistors with a sectioned epitaxial semiconductor layer
US11664443B2 (en) * 2021-05-10 2023-05-30 Nxp Usa, Inc. LDMOS transistor with implant alignment spacers
US20220384659A1 (en) * 2021-05-26 2022-12-01 Globalfoundries U.S. Inc. Field effect transistor
US11764225B2 (en) 2021-06-10 2023-09-19 Globalfoundries U.S. Inc. Field effect transistor with shallow trench isolation features within source/drain regions

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650340A (en) 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
US5744372A (en) 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
US6127700A (en) 1995-09-12 2000-10-03 National Semiconductor Corporation Field-effect transistor having local threshold-adjust doping
US5817562A (en) 1997-01-24 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC)
US6548842B1 (en) 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6566204B1 (en) 2000-03-31 2003-05-20 National Semiconductor Corporation Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors
US6440875B1 (en) 2001-05-02 2002-08-27 Taiwan Semiconductor Manufacturing Co., Ltd Masking layer method for forming a spacer layer with enhanced linewidth control
US6881616B1 (en) * 2001-12-14 2005-04-19 Advanced Micro Devices, Inc. System for forming a semiconductor device and method thereof including implanting through a L shaped spacer to form source and drain regions
US6664156B1 (en) * 2002-07-31 2003-12-16 Chartered Semiconductor Manufacturing, Ltd Method for forming L-shaped spacers with precise width control
US6762085B2 (en) 2002-10-01 2004-07-13 Chartered Semiconductor Manufacturing Ltd. Method of forming a high performance and low cost CMOS device
US6815355B2 (en) 2002-10-09 2004-11-09 Chartered Semiconductor Manufacturing Ltd. Method of integrating L-shaped spacers in a high performance CMOS process via use of an oxide-nitride-doped oxide spacer
US6924180B2 (en) 2003-02-10 2005-08-02 Chartered Semiconductor Manufacturing Ltd. Method of forming a pocket implant region after formation of composite insulator spacers
US7220650B2 (en) 2004-04-09 2007-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacer for semiconductor device and fabrication method thereof
US7315067B2 (en) 2004-07-02 2008-01-01 Impinj, Inc. Native high-voltage n-channel LDMOSFET in standard logic CMOS
US7145203B2 (en) 2004-04-26 2006-12-05 Impinj, Inc. Graded-junction high-voltage MOSFET in standard logic CMOS
DE102004063997B4 (de) 2004-06-30 2010-02-11 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltungsanordnung
US7397084B2 (en) 2005-04-01 2008-07-08 Semiconductor Components Industries, L.L.C. Semiconductor device having enhanced performance and method
US7838369B2 (en) 2005-08-29 2010-11-23 National Semiconductor Corporation Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications
US7642574B2 (en) 2005-08-29 2010-01-05 National Semiconductor Corporation Semiconductor architecture having field-effect transistors especially suitable for analog applications
US7419863B1 (en) 2005-08-29 2008-09-02 National Semiconductor Corporation Fabrication of semiconductor structure in which complementary field-effect transistors each have hypoabrupt body dopant distribution below at least one source/drain zone
US7364957B2 (en) * 2006-07-20 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for semiconductor device with improved source/drain junctions
US7618867B2 (en) * 2006-07-26 2009-11-17 Infineon Technologies Ag Method of forming a doped portion of a semiconductor and method of forming a transistor
US7573095B2 (en) * 2006-12-05 2009-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cells with improved program/erase windows
US7936042B2 (en) * 2007-11-13 2011-05-03 International Business Machines Corporation Field effect transistor containing a wide band gap semiconductor material in a drain
US8163619B2 (en) * 2009-03-27 2012-04-24 National Semiconductor Corporation Fabrication of semiconductor structure having asymmetric field-effect transistor with tailored pocket portion along source/drain zone

Also Published As

Publication number Publication date
EP2412015A4 (en) 2014-02-26
US20100244106A1 (en) 2010-09-30
TW201104760A (en) 2011-02-01
JP2012522368A (ja) 2012-09-20
CN102388447A (zh) 2012-03-21
WO2010110901A1 (en) 2010-09-30
US8101479B2 (en) 2012-01-24
EP2412015A1 (en) 2012-02-01

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