CN102388447A - 使用l形间隔部之非对称场效晶体管的制造和结构 - Google Patents
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Abstract
本发明提供一种非对称场效晶体管(102)的制造，其需要在半导体主体的主体材料的通道区带部分(284)上方定义栅极电极(302)并且利用栅极介电层(300)与该通道区带部分垂直隔开。半导体掺杂物会使用该栅极电极作为掺杂物阻隔挡板被引入该主体材料中，用以定义一较重度掺杂的袋部(290)。间隔部(304T)会被设置在该栅极电极中。该间隔部包含：(i)位于该栅极电极中的介电部分，(ii)位于该半导体主体中的介电部分，及(iii)填充部分(SC)，其大部分会占据该等另外两个间隔部部分之间的空间。半导体掺杂物会使用该栅极电极与该间隔部作为掺杂物阻隔挡板而被引入该半导体主体中，用以定义一对主要源极/漏极部(280M与282M)。该填充间隔部部分会被移除，以便将该间隔部转换成L形状(304)。一对电气接点(310与312)会被形成，用以分别连接至该等主要源极/漏极部。
Description
相关申请的交叉引用
本申请涉及如下与本申请同日递交的国际专利申请：国际专利申请PCT/US2010/000886(Bulucea等人)，代理机构案卷号NS7005WO；国际专利申请PCT/US2010/000885(Bulucea等人)，代理机构案卷号NS7040WO；国际专利申请PCT/US2010/000888(Bahl等人)，代理机构案卷号NS7210WO；国际专利申请PCT/US2010/000884(Yang等人)，代理机构案卷号NS7307WO；国际专利申请PCT/US2010/000883(Yang等人)，代理机构案卷号NS7313WO；国际专利申请PCT/US2010/000901(Bulucea等人)，代理机构案卷号NS7433WO；国际专利申请PCT/US2010/000887(Bulucea等人)，代理机构案卷号NS7434WO；国际专利申请PCT/US2010/000896(French等人)，代理机构案卷号NS7435WO；国际专利申请PCT/US2010/000898(Bulucea等人)，代理机构案卷号NS-7436WO；以及国际专利申请PCT/US2010/000899(Chaparala等人)，代理机构案卷号NS7437WO。对于这里没有重复的内容，上述其他申请的那个通过引用结合在这里。
技术领域
本发明涉及半导体技术，特别是绝缘栅类型的场效应晶体管(FET)。除非另外提及，否则，下文所述的所有绝缘栅场效应晶体管(IGFET)皆为表面-沟道增强模式IGFET。
背景技术
IGFET是一种半导体装置，其中栅极介电层会电气绝缘栅极电极以及延伸在源极区带和漏极区带之间的沟道区带。增强模式IGFET中的沟道区带是主体区(其通常被称为基板或是基板区)的一部分，其会和源极及漏极形成各自的pn结。在增强模式IGFET中，该沟道区带由源极和漏极之间的所有半导体材料组成。在IGFET操作期间，电荷载流子会沿着上方半导体表面经由该沟道区带所诱发的沟道从源极移动至漏极。临界电压为在给定的临界(最小)导通电流定义下该IGFET开始导通电流时的栅-源电压的数值。
耗尽区沿着该源极和该主体区之间的结延伸。另一耗尽区沿着该漏极和该主体区之间的结延伸。高电场存在于每一个耗尽区中。在特定的条件下，尤其是当该沟道长度很小时，该漏极耗尽区会横向延伸至该源极耗尽区并且沿着上方半导体表面或是在上方半导体表面下方与其结合。沿着该上方半导体表面结合源极耗尽区和漏极耗尽区称为表面穿通(punchthrough)。在该上方半导体表面的下方结合两个耗尽区则称为本体穿通。当发生表面穿通或本体穿通时，便无法用IGFET的栅极电极来控制该IGFET的操作。两种类型的穿通都需要避免。
已经有多种技术被用于改善IGFET的性能，包括当IGFET的尺寸减少时，这些在短沟道状态下的操作。一种性能改善技术涉及提供具有双部分漏极的IGFET，用以降低漏极的电场，以防止热载流子注入栅极介电层中。所述IGFET通常还具备相同组态的双部分源极。另一种常见的性能改善技术是增加沿着该源极在袋部中该沟道区带的掺杂物的浓度，以抑制由于沟道长度减小产生的表面穿通，并且用以将该临界电压非预期的衰减(roll-off)移到更短的沟道长度。类似于IGFET如何具备有与双部分漏极类同的双部分源极，其同样通常沿着该漏极在袋部中增加掺杂物浓度。因此，所产生的IGFET通常会是一对称的装置。
图1为如美国专利案第6,548,842B1号(Bulucea等人)中所述的常用的长沟道对称n沟道IGFET 20。IGFET 20是由p型单结晶硅(单晶硅)半导体主体所制造出来的。IGFET 20的上方表面具有凹陷的电气绝缘领域-绝缘区22，其会横向包围具有n型源极/漏极(“S/D”)区带26和28的有源半导体岛24。每一个S/D区带26或28由下面所组成：超重度掺杂的主要部26M或28M；以及较轻度掺杂，但是仍为重度掺杂的横向延伸区26E或28E。
S/D区带26和28由p型主体材料32的沟道区带30彼此分离，该沟道区带30由下面所组成：轻度掺杂的下方部34；重度掺杂的中间阱部36；及上方部38。虽然大部分的上方主体材料部38为中度掺杂；但是，上方部38包含分别沿着S/D区带26和28延伸的离子植入的重度掺杂晕环袋(halo pocket)部40与42。IGFET 20还包含：栅极介电层44；上覆的超重度掺杂n型多结晶硅(多晶硅)栅极电极46；电气绝缘的栅极侧壁间隔部48与50；及金属硅化物层52、54和56。
S/D区带26和28大部分是彼此的镜像影像。晕环袋40和42同样大部分也是彼此的镜像影像，因此，沟道区带30在沟道掺杂物浓度方面会有对称的纵向缓变。由于对称的关系，S/D区带26或28中的任一者能够在IGFET操作期间充当源极，而另一S/D区带28或26则能够充当漏极。这特别适用于S/D区带26和28在特定时间周期期间分别具有源极和漏极功能并且在其它特定时间周期期间分别具有漏极和源极功能的某些数字情况。
沿着S/D区带26或28，尤其是沿着横向S/D延伸区26E或28E的每一个晕环袋40或42所提供的增强的p型掺杂物沟道掺杂物浓度可避免造成表面穿通。上方主体材料部38同样具备被离子植入的p型反穿通(Anti-PunchThrough，APT)半导体掺杂物，其在S/D区带26和28的深度附近会抵达最大浓度。这可避免造成本体穿通。
每一个侧壁间隔部48或50的剖面形状从该IGFET的宽度方向看去大体上都像是一个有弧线斜边的直角三角形。具有此种剖面形状的栅极侧壁间隔部在本文中称为弧状三角形间隔部。已知的栅极侧壁间隔部则系运用其它的剖面形状。于某些情况中，会在IGFET制造期间明显地修正该栅极侧壁间隔部的形状，以便改善IGFET特征。
图2a至2d(统称「图2」)系栅极侧壁间隔部的形状如何依照Augendre等人于2003年9月16至18日举办的第33届欧洲固态装置研讨会会议记录第219至222页中所发表的「用于CMOS的薄L形间隔部」来改变。图2的重点放在S/D区带附近的间隔部结构，而且为方便起见，本文会使用图1中对应区域的相同组件符号来呈现Augendre之n信道施行方式中的一部分。在图2a的阶段处已经形成S/D延伸区28E的前驱物28EP。由硅质氧化物组成的下方介电层58A、由硅质氮化物组成的中间介电层58B、由硅质氧化物组成的上方介电层58C、以及多晶硅层58D则会沿着该上方半导体表面且沿着栅极电极46陆续被提供。
异向性蚀刻会被实施以移除上方硅质氧化物层58C之垂直部分中以外的所有多晶硅层58D。参见图2b。符号58DR表示多晶硅层58D的剩余部分。上方氧化物层58C中未被多晶硅层58D的剩余部分(例如58DR部分)覆盖的部分同样被移除。因此，弧状三角形栅极侧壁间隔部58T会由剩余的多晶硅部分58DR、剩余的上方氧化物部分58CR、及中间硅质氮化物层58B的下方部分和下方硅质氧化物层58A的下方部分所组成。使用栅极电极46和弧状三角形间隔部58T作为掺杂物植入挡板便可离子植入n型主要S/D半导体掺杂物以定义主要S/D部28M。S/D延伸区28E为前驱物S/D延伸区28EP中位于主要S/D部28M外面的区段。
现在参考图2c，氮化物层58B的外露部分会被移除。符号58BR表示氮化物层58B的剩余部分。多晶硅间隔部部分58DR会被移除。上方氧化物部分58CR以及上方氧化物层58C的其它剩余部分会被移除。如此一来，下方氧化物层58A的外露部分便会被移除。符号58AR表示下方氧化物层58A的剩余部分。因此，弧状三角形间隔部58T会被转换成L形栅极侧壁间隔部58L，其是由L形的下方氧化物部分58AR以及上方L形的氮化物部分58BR所组成。
一钴层会被沉积在图2c的结构之上，以便开始进行通常被称为「Salicidation」的自动对准硅化制程。一钛质盖层会被沉积在该钴层之上。位于栅极电极46和主要S/D部28M上方的钴会与下方的硅产生反应，用以形成金属硅化物层52与56。位于L形间隔部(包含间隔部58L)上方的钴则不会产生任何反应。该钛质盖层被移除之后，便会移除没有反应的钴，也即位于L形间隔部上方的钴。图2d便显示最终的结构。Augendre描述到，相较于在自动对准硅化期间使用弧状三角形间隔部，在自动对准硅化期间使用L形间隔部会造成较均匀的钨沉积效果，并且可以将多个IGFET更紧密地封装在一起。
美国专利案第6,664,156B1号，第6,815,355B2号及第6,924,180B2号皆说明在制造对称IGFET中运用L形栅极侧壁间隔部的其它IGFET制程。在美国专利案第6,924,180号中会在一半导体主体中用于n信道IGFET的位置的上方定义一栅极堆栈，其是由一栅极电极与一下方栅极介电层所组成。使用该栅极电极及该栅极电极之横向侧中的薄硅质氧化物层作为植入挡板，便可运用离子植入来形成与图1之S/D延伸区26E与28E类似的n型S/D延伸区的前驱物且形成与图1环袋部40与42类似的浅袋部的p型前驱物。和图2之弧状三角形间隔部58T具有相似组态的弧状三角形间隔部会沿着该栅极电极的横向侧被形成。每一个间隔部皆是由下面所组成：一L形介电部；及一弧状三角形介电部，其会填充其和L形介电部之间的空间。与图1之主要S/D部26M与28M类似的重度掺杂n型主要S/D部会利用该栅极电极与该弧状三角形间隔部作为离子植入挡板由离子植入来定义，进而完成该S/D区带的植入作业。
和Augendre相似，该栅极侧壁间隔部的弧状三角形部分在美国专利案第6,924,180号之制程中会被移除，以便将它们转换成L形间隔部。利用该栅极电极与该L形间隔部作为离子植入挡板，便可以运用离子植入来定义一对深p型袋部，它们会分别沿着该S/D区带分别向上延伸至该浅袋部。接着，该结构便会被退火。美国专利案第6,924,180号便显示出该深袋部有助于解决击穿问题。
各种类型的阱已经被用于集成电路(IC)中，尤其是含有互补式IGFET的IC，其中阱必须用于n沟道IGFET或p沟道IGFET，根据IGFET主体材料的轻度掺杂原始半导体材料为p型或n型导电性而定。含有互补式IGFET的IC通常会用到p型阱和n型阱两者，以便帮助匹配n沟道IGFET特征和p沟道IGFET特征。
早期的互补式IGFET(“CIGFET”)制造工艺，通常称为“CMOS”加工，经常会在形成凹陷的场绝缘区(其通常大部分由热生长的氧化硅所组成)前先通过将主要半导体阱掺杂物浅浅引入轻度掺杂半导体材料中来制造阱(此处称为“扩散”阱)。因为场氧化物生长总是在高温处实施多个小时周期，所以该阱掺杂物会被深深扩散至该半导体材料中。因此，扩散阱掺杂物的最大浓度会出现在该上方半导体表面处或非常靠近该上方半导体表面的地方。另外，该扩散阱掺杂物的垂直轮廓在该上方半导体表面附近会相对平坦。
在较新的CIGFET制造工艺中，在形成场氧化物之后会在相对高的植入能量处进行离子植入来制造阱。因为阱掺杂物不会受到用于形成该场氧化物的长期高温操作的影响，所以，该阱掺杂物的最大浓度会出现在该半导体材料中明显的深度处。此种阱称为“倒退型(retrograde)”阱，因为阱掺杂物的浓度会在从最大阱掺杂物浓度的基板位置处移动到该上方半导体表面时减小。倒退型阱通常会比扩散阱还浅。倒退型阱的优点和缺点已经在下面的文献中讨论过：(a)Brown等人在1986年12月的IEEE会议记录第1678至1702页中所发表的“先进制造技术的趋势——亚微米CMOS装置设计和制造必要条件”；及(b)Thompson等人在1998年英特尔技术期刊Q398第1至19页中所发表的“MOS缩放：21世纪的晶体管挑战”。
图3描述了对称n沟道IGFET 60，其运用大体如Rung等人在1981年10月的IEEE Trans.Elec.Devs.第1115至1119页中所发表的“用于较高密度CMOS的倒退型p阱”中所述的倒退型阱。为简化起见，图3中对应于图1的区域会以相同的组件符号来表示。要记住的是，IGFET 60是利用轻度掺杂的n型基板62所制造出来的。凹陷的场绝缘区22会根据硅的局部氧化处理沿着该上方半导体表面形成。然后，通过将p型半导体掺杂物选择性植入部分的基板62中来形成p型倒退型阱64。接着，形成剩余的IGFET区域，以便产生如图4所示的IGFET 60。
在峰值的阱掺杂物浓度附近的倒退型阱64的p型掺杂物浓度为中等等级，用符号“p”表示。该阱掺杂物浓度在该上方半导体表面处会下降至低等级，用符号“p-”表示。图3中的点状线大体上显示出从阱64的p部到该上方半导体表面时阱掺杂物浓度在何处从p等级转变成p-等级。
图4以净掺杂物浓度NN来表示沿着穿过IGFET 60的纵向中心的虚拟垂直线的掺杂物轮廓的一般性质。曲线段62″和64″分别代表n型基板62的净掺杂物浓度和p型倒退型阱64的净掺杂物浓度。箭头66表示阱64中的最大子表面p型掺杂物浓度的位置。为达比较的目的，曲线段68″代表一典型较深p型扩散阱的垂直掺杂物轮廓。
由Rung所模拟的以净掺杂物浓度NN来表示沿着穿过倒退型阱64纵向中心的虚拟垂直线的掺杂物轮廓的特定实施例绘制在图5中。曲线段26″或28″表示Rung所模拟的IGFET 60沿着穿过S/D区带26或28的虚拟垂直线的各自n型掺杂物浓度。如图5所示，p型阱掺杂物的浓度在从阱64中的最大p型掺杂物浓度的位置66移动至该上方半导体表面时会降低至不到1/10。图5还表示位置66的深度约为IGFET 60中S/D区带26或28的两倍。
像阱64那样具有下面条件的倒退型IGFET阱可被视为“空”阱，因为在该IGFET沟道形成的阱的顶端附近的阱掺杂物数额非常少：(i)最大阱掺杂物浓度至少为该上方半导体表面阱掺杂物浓度的10倍大；及(2)最大阱掺杂物浓度出现在比该S/D区带的最大值深度还深的地方。相反地，扩散阱，即，半导体阱掺杂物被浅浅的引入轻度掺杂半导体材料中，然后被深深扩散至该半导体材料之中的阱，为“满阱”。图1中对称的IGFET 20的阱同样能够被视为满阱，因为APT掺杂物会“填充”该倒退型阱，就如同主要阱掺杂物为仅有的阱掺杂物时所发生的情况。
在装置操作期间电流仅在一个方向中流过IGFET的情况通常并不需用到对称IGFET结构。如美国专利案第6,548,842号中进一步讨论，删除对称IGFET 20的漏极侧晕环袋部42以产生如图6a中的长n沟道IGFET 70。IGFET 70为非对称装置，因为沟道区带30具有非对称纵向掺杂物缓变。IGFET 70中的S/D区带26和28通常分别具有源极和漏极的功能。图6b为对应长沟道IGFET 70的非对称短n沟道IGFET 72。在IGFET 72中，源极侧晕环袋40非常靠近漏极28。非对称IGFET70和72会接收和对称IGFET60相同的APT植入与阱植入。
美国专利案第6,078,082号及第6,127,700号(两案皆为Bulucea所提申)描述了具有非对称沟道区带，但是和美国专利案第6,548,842号的发明IGFET中所运用的具有不同垂直掺杂物特征。在下面其它优先的技术文件中同样公开过具有非对称沟道区带的IGFET，例如：(a)Buti等人在1989年12月的IEDM Tech.Dig.，3至6，第26.2.1至26.2.4页中所发表的“针对可靠度和效能的非对称晕环形源极金质漏极(HS-GOLD)深次微米n-MOSFET设计”；(b)Chai等人在2000年9月的2000Bipolar/BiCMOS Circs.And Tech.Meeting会议记录，24至26，第110至113页中所发表的“用于RF无线应用的具有缓变沟道CMOS(GCMOS)和准自我对准(QSA)NPN特征的低成本0.25μm Leff BiCMOS技术”；(c)Ma等人在1997年12月的IEEE Trans.VLSI Systs.Dig.，第352至358页中所发表的“用于高性能低电压DSP应用的缓变沟道MOSFET(GCMOSFET)”；以及(d)Su等人在1991年12月的IEDM Tech.Dig.，第367至370页中所发表的“用于混合式模拟/数字应用的高效能可缩放次微米MOSFET”；
Choi等人在2001年的固态电子学第45卷第1673至1678页中所发表的“用于深次微米MOSFET的新型自我对准非对称结构的设计与分析”中描述了一种和IGFET 70或72具有相似组态的非对称n沟道道IGFET，除了源极延伸区的掺杂程度重过漏极延伸区。Choi的IGFET还少了对应中间阱部36的阱区。图7为Choi的IGFET80，其使用和IGFET 70或72相同的组件符号来表示对应区域。尽管图7中的源极延伸区26E及漏极延伸区28E两者都标示“n+”；但是IGFET 80的源极延伸区26E中的掺杂略大于漏极延伸区28E中的掺杂10倍。Choi表示，较重的源极延伸区掺杂会降低因沿着源极26中晕环袋40的存在而造成的源极相关的寄生电容的增大。
图8a至8d(统称“图8”)代表用于制作IGFET 80的Choi制造中的步骤。参考图8a，分别为栅极介电层44和多晶硅栅极电极46的前驱层44P和46P沿着构成主体材料部34前驱的轻度掺杂p型单晶硅晶圆34P依序被形成。垫氧化层被沉积在前驱栅极电极层46P上且被图样化以产生垫氧化层82。氮化硅层被沉积在该结构的顶端且被部分移除以产生氮化物区84，其会横向邻接垫氧化层82且露出部分栅极电极层46P。
在移除栅极电极层46P的裸露部分之后，砷与二氟化硼会被离子植入穿过介电层44P的裸露部分，用以分别定义n+源极延伸区26E的前驱物26EP以及p+源极侧环袋40的前驱物40P，如图8b中所示。氮化物区84会被转换成硅质氮化物区86，其会横向邻接触垫氧化物82并且覆盖介电层44P先前裸露的部分。参见图8c。在移除触垫氧化物82之后，栅极电极层46P的裸露部分便会被移除，以便让层46P的剩余部分具有栅极电极46的形状，如图8d中所示。介电层44P的另一部分从而会露出。砷会被离子植入穿过介电层44P的新露出的部分，用以定义n+漏极延伸区28E的前驱物28EP。在后面的步骤中(未图示)，氮化物86会被移除，栅极侧壁间隔部48和50会被形成，砷会被离子植入用以定义n++主要S/D部26M和28M，并且会实施快速热退火，以便产生如图7中IGFET 80。
Choi先降低源极延伸区植入物和漏极延伸区植入物的连结性，然后以远高于漏极延伸区28E的掺杂程度形成源极延伸区26E，用以减轻因源极侧晕环袋40而造成的源极相关的寄生电容的增大，优点非常显著；然而，Choi在图8的制造中连结栅极电极46的形成和源极延伸区/漏极延伸区26E与28E的形成却非常费事并且可能使得难以将Choi的制造并入提供其它类型IGFET的较大型半导体制造之中。希望能以较简单的技术来制造此非对称IGFET。明确地说，希望能减低栅极电极形成和具有不同掺杂的源极延伸区/漏极延伸区形成的连结性。
和上面有关的已知IGFET通常会操作跨越数伏特下至两伏特或更小的电压范围。某些IGFET制造平台会以「高电压」及「低电压」的型式来提供该些IGFET。高电压IGFET会操作跨越数伏特，例如3至5伏特。在兼具两种类型IGFET的任何特殊半导体结构中，低电压IGFET仅会操作跨越小于高电压IGFET的电压范围。高电压IGFET的栅极介电层厚度通常会大于低电压IGFET，因此高电压IGFET能够耐受较高的电压。高电压IGFET的临界电压大小通常会大于低电压IGFET。
某些IC应用需要用到较高的操作电压范围，例如范围高达10伏特甚至更高。虽然只要对和上面有关的IGFET进行非常小幅的修正便能提供此等广大的操作电压范围；不过，利用具有明显不同组态的IGFET通常能够达成更佳的效能。非对称IGFET(其会运用被称为延伸型漏极(或漏极延伸型)MOS的通用IGFET组态)特别适用于操作跨越10伏特甚至更高的电压范围。在下面文件中便说明过延伸型漏极IGFET(其经常会被称为横向扩散MOS)：(a)Brisbin等人在2001年10月的IEEEIntg。ReliabilityWorkshopFinalReport15至18第44至48页中所发表的「N-LDMOS晶体管数组的热载子可靠度与设计」，(b)Wang等人在2005年4月的IEEE43rdAnn。2005Int’lReliabilityPhys。Symp.会议记录，17至21，第654至655页中所发表的「布局配向对标准次微米逻辑STICMOS制程中高电压N-LDMOS之效能与可靠度的影响」，(c)Tsui等人在1995年3月的IEEETrans。Elec。Devs。第564至570页中所发表的「用于以微处理器为基础的智能型电力应用的挥发性半微米互补式BiCMOS技术」，以及(d)Smayling等人在1993年5月的IEEE1993CustomIntegratedCircuitsConf会议记录，9至12，第24.5.1至24.5.4页中所发表的「包含次微米CMOS逻辑组件、非挥发性内存组件、线性功能组件、以及电力组件的模块式混合技术制程」。
图9系上面所提的Brisbin等人的n沟道延伸型漏极IGFET90，其使用和IGFET70或72相同的组件符号来表示对应的区域。IGFET90中n型源极26的主要源极部26M与较轻度掺杂的源极延伸区26E在此图中分别标示着「n+」掺杂程度与「n」掺杂程度，而非IGFET70或72于图6a与6b中分别标示的「n++」掺杂程度与「n+」掺杂程度。由将p型主体半导体掺杂物引入至该半导体主体的一部分之中所形成的中度掺杂p型主体区92会沿着源极26向上延伸到栅极介电层44。p主体区92的电气接点系透过重度掺杂的p型主体接点部94来达成。
IGFET90的n型漏极28是由轻度掺杂的漂移区28D、中度掺杂的中间层28L、重度掺杂的表面邻接漏极接点部28C及重度掺杂的埋植层28B所组成。Brisbin虽未提及；不过n-漂移区28D仍可为轻度掺杂的n型磊晶层的一部分且因而不由分离的掺杂操作来形成。漂移区28D向上延伸至栅极介电层44且由部分的凹陷场绝缘区22与n+漏极接点部28C横向分离。中间n层28L沿着该部分的场绝缘区22从接点部28C向下延伸到漂移区28D。多晶硅栅极电极46在IGFET90中途延伸在该部分的绝缘区22上方。
上面所提的Wang等人的n沟道IGFET96绘制在图10之中，其同样使用和IGFET70或72相同的组件符号来表示对应的区域。在IGFET96中，源极26仅系重度掺杂的n型区而且没有较轻度掺杂的横向延伸区。IGFET96的主体区92为中度掺杂的p型阱，其会透过p+主体接点部94被电气连接至该上方半导体表面。
IGFET96的n型漏极28是由中度掺杂阱28W与重度掺杂的漏极接点部28C所组成。n阱28W会向上延伸至栅极介电层44。凹陷场绝缘区22会横向包围n+漏极接点部28C，使得一部分的场绝缘区22会让漏极接点部28C和n阱28W接合栅极介电质44的地方产生横向分离。如IGFET90中，多晶硅栅极电极46会在IGFET96中途延伸在该部分的绝缘区22上方。
IC中提到的“混合信号”包含数字电路系统方块和模拟电路系统方块两者。数字电路系统通常会运用最小型(mostaggressively scaled)的n沟道IGFET和p沟道IGFET，以便在给定的漏电流规格下达到最大可能数字速度。模拟电路系统会运用具有和数字IGFET不同性能要求的IGFET及/或双极晶体管。模拟IGFET的要求通常包含：高线性电压增益；高频率处有良好的小信号和大信号频率响应；良好的参数匹配；低输入噪声；有源元件和无源元件中易控制的电参数；以及减小的寄生元件，尤其是减小的寄生电容。尽管在模拟方块和数字方块中利用相同的晶体管有经济上的吸引力；但是，如此一来通常会导致模拟性能变差。模拟IGFET性能上的众多要求都与数字缩放结果有冲突。
更明确地说，相较于数字块中的IGFET，模拟IGFET的电参数有更严格的规格。在作为放大器的模拟IGFET中，该IGFET的输出电阻必须要最大化，方能最大化其本征增益。对设定模拟IGFET的高频性能来说，输出电阻同样重要。相反地，输出电阻在数字电路系统中不甚重要。在数字电路系统中容许低数值的输出电阻，以换取较高驱动电流以及随之产生的较高的数字转换速度，只要该数字电路系统能够区分其逻辑状态，例如，逻辑“0”和逻辑“1”。
通过模拟晶体管的电信号的形状对电路性能非常重要，且通常须在合理的情况下尽可能保持无谐波失真和噪声。谐波失真主要由晶体管增益和晶体管电容的非线性所造成。所以，模拟晶体管的线性要求非常高。在模拟块中，必须降低pn结处寄生电容固有的电压非线性。相反地，在数字电路系统中，信号线性通常为第二重要。
模拟放大器中所使用的IGFET的小信号模拟速度性能取决于小信号频率极限，并且涉及到小信号增益以及源极和漏极的pn结中的寄生电容。模拟放大器IGFET的大信号模拟速度性能同样取决于大信号频率极限并涉及到该IGFET特征的非线性。
逻辑门的数字速度以晶体管/负载组合的大信号转换时间来定义，因而涉及到驱动电流和输出电容。所以，模拟速度性能的决定方式不同于数字速度性能。模拟速度和数字速度的最佳化方式可能会不同，从而导致不同的晶体管参数要求。
数字电路系统方块主要使用能被制造的最小IGFET。因为最终的维度分布范围本质上很大，所以数字电路系统中的参数匹配相对差劲。相反地，模拟电路系统中却经常需要良好的参数匹配以达到需要的性能。这通常需要在制造尽可能短的模拟IGFET的条件下来制造维度大于数字IGFET的模拟晶体管，以尽可能有低的源极至漏极传播延迟。
基于前面考虑，希望有一种提供IGFET良好模拟特征的半导体制造平台。该模拟IGFET应该有高的本征增益；高输出电阻；减小的寄生电容的高小信号转换速度，尤其是沿着源极-主体结和漏极-主体结的减小的寄生电容。还希望该制造平台能够提供高性能数字IGFET。
发明内容
本发明提供一种制造适用于模拟应用的高效能非对称IGFET的制程。该非对称IGFET能够以高IGFET封装密度被定位在一个或多个其它IGFET旁边。
本发明IGFET是由具有第一导体类型的主体材料的半导体主体所制成。根据本发明，栅极电极被定义在该主体材料中预期要成为该IGFET的沟道区带的部分中，且由栅极介电层将该栅极电极与该部分的主体材料垂直分离，使得该栅极电极具有相对的第一横向侧与第二横向侧。使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板，将该第一导体类型的袋半导体掺杂物引入该主体材料中，用以定义该主体材料的前驱物袋部，该前驱物袋部掺杂程度重过该主体材料的横向相邻材料。该前驱物袋部(或是前驱物环部)实质上仅在该栅极电极的多个横向侧中的第一横向侧下方延伸。引入该袋掺杂物通常必须离子植入该掺杂物。
再次使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板，和该第一导体类型相反的第二导体类型的第一S/D延伸区半导体掺杂物被引入该半导体主体中，用以定义该第二导体类型的前驱物第一横向S/D延伸区，其中「S/D」同样表示源极/漏极。该前驱物第一横向S/D延伸区实质上仅延伸在该栅极电极横向侧中的第一横向侧的下方。该第一S/D延伸区掺杂物的引入能够在该袋掺杂物引入前或引入后被实施。
间隔部会被设置在该栅极电极的第一横向侧中。该间隔部是由下述构成：(i)垂直延伸的介电间隔部部分，其位于该栅极电极中、(ii)横向延伸的介电间隔部部分，其会接续该垂直延伸的间隔部部分且位于该半导体主体中、及(iii)填充间隔部部分，其大部分占据该垂直延伸间隔部部分和横向延伸间隔部部分之间的空间。在本发明方法在此时，该间隔部大体上为弧状三角形的形状。
接着使用栅极电极、间隔部及该栅极电极的横向侧中的任何其它材料作为掺杂物阻隔挡板，将和该第一导体类型相反的第二导体类型的主要S/D半导体掺杂物引入该半导体主体中，用以定义该第二导体类型的第一主要S/D部和第二主要S/D部。该沟道区带因而会位于该主要S/D部之间。由于该主要S/D掺杂物引入和袋掺杂物引入的关系，由该前驱物袋部的至少一部分的材料所构成的第一导体类型的另一袋部会延伸至该第一主要S/D部。该另一袋部会让该沟道区带在纵向为非对称。比该第一S/D延伸区掺杂物较早被引入该半导体主体中的较佳情况中，该第二导体类型的一第一S/D区带会包含该第一主要S/D部以及一横向邻接的另一第一横向S/D延伸区，该另一第一横向S/D延伸区的掺杂程度轻过该第一主要S/D部并且是由该前驱物第一S/D延伸区的至少一部分的材料所构成。
接着该填充间隔部部分实质上会被移除。这会将该间隔部从大体上为弧状三角形的形状改变为大体上为L的形状。该填充间隔部部分被移除之后便会形成连接至该主要S/D部的一对电气接点。
将该袋掺杂物离子植入该半导体主体中可能(暂时性)破坏该半导体晶格，尤其当该IGFET为该袋掺杂物是相当大的原子(例如砷)的p信道装置时。倘若该间隔部在稍后引入该主要S/D掺杂物期间为L形，某些主要S/D掺杂物可通过该第一间隔部的横向延伸部分且进入预期要成为该沟道区带的半导体材料中及/或进入靠近该信道区带的预期位置的半导体材料中。由于该袋掺杂物的较早期离子植入所造成的半导体晶格破坏，该主要S/D掺杂物的扩散会增强。因此，某些主要S/D掺杂物可能进一步渗入预期要成为该沟道区带的半导体材料中。预期要成为该沟道区带的半导体材料之中有此主要S/D掺杂物的存在会损及该IGFET的特征，例如造成缩短该沟道区带等非所希的结果。
运用本发明的制程，其中该主要S/D掺杂物会在该间隔部为弧状三角形时被引入该半导体主体中，占据该间隔部的垂直延伸部分和横向延伸部分之间的空间的填充间隔部部分便会大幅降低进入预期要成为该沟道区带的半导体材料中的主要S/D掺杂物的数额。可能因预期要成为该沟道区带的半导体材料中的主要S/D掺杂物所造成且可能因该袋掺杂物的离子植入的关系而加剧的IGFET损坏会大幅地减少。稍后在形成该主要S/D部之电气接点之前先移除该填充间隔部部分会有助于形成该主要S/D部的接点。这会促成提高该IGFET的封装密度。
除了因前述制造步骤所产生的结构性特点外，还能够以各种方式来进一步组态该非对称IGFET。例如该IGFET可以具备一第二横向S/D延伸区，其会延伸在该栅极电极的第二横向侧的下方而且掺杂程度轻过第二主要S/D部。接着，第二间隔部会被设置在该栅极电极的第二横向侧中并且会以和前述第一间隔部相同的方式被处理。或者，该IGFET也能够被设置成延伸型漏极组态。
该第一主要S/D部与第二主要S/D部通常分别具有主要源极部与主要漏极部的功能。在此情况中，该袋部是源极侧袋部。当该IGFET具有分别充当源极延伸区和漏极延伸区的两个横向延伸区时，该漏极延伸区的掺杂程度较佳地轻过该源极延伸区。这会减少破坏性漏极侧热载子注入该栅极介电层之中的数量同时会让该IGFET在源极阻值存在时具有高跨导。
简言之，本发明IGFET制程会获得高IGFET封装密度同时避免发生损及IGFET信道特征的现象。根据本发明所制造的非对称IGFET的效能非常的高，尤其是针对模拟应用。IGFET的截止频率会提高。该截止频率的操作电流相依尖峰数值同样会提高。IGFET匹配效果会获得显著的改善。因此，本发明大幅超越先前技术。
附图说明
图1为使用满阱的现有技术对称长n沟道IGFET的正面剖视图。
图2a至2d是在用于制造n信道IGFET的已知制程中的步骤的正面剖视图，其涉及使用L形间隔部。
图3为使用倒退型空阱的现有技术对称长n沟道IGFET的正面剖视图。
图4与5分别为全部掺杂物浓度和沿着穿过图3的IGFET的纵向中心的垂直线的深度的函数的定性与定量关系图。
图6a与6b分别为现有技术非对称长n沟道IGFET和非对称短n沟道IGFET的正面剖视图。
图7分别为先、现有技术非对称长n沟道IGFET的正面剖视图。
图8a至8d为制造图7的IGFET的代表步骤的正面剖视图。
图9与10分别是先前技术延伸型漏极n沟道IGFET的正面剖视图。
图11.1至11.2为根据本发明所组态的CIGFET半导体结构的两个部分各自的正面剖视图。
图12为图11.1的非对称n沟道IGFET的核心的放大正面剖视图。
图13a与13b分别为图11.2的延伸型漏极n沟道IGFET与延伸型漏极p沟道IGFET的核心的放大正面剖视图。
图14a至14c、14d.1至14u.1、以及14d.2至14u.2是制造根据本发明图11.1与11.2的CIGFET半导体结构的两个部分的步骤的正面剖视图。图14a至14c的步骤应用于图11.1与11.2两图中结构性部分。图14d.1至14u.1示出会导致图11.1的结构性部分的进一步步骤。图14d.2至14u.2示出会导致图11.2的结构性部分的进一步步骤。
在较佳实施例的图式和说明中会运用相同的组件符号来表示相同或非常相似的项目或多个项目。代表制程中某一道步骤的图式中的组件符号末端的字母「P」表示代表该制程的后期阶段(包含最终阶段在内)的图式中某一区域的前驱物，而在该后期阶段图式中「P」前面的组件符号部分表示该区域。
在某一实施例中，半导体区域的导电类型取决于在单组掺杂物引入条件下(也就是，基本上在单掺杂操作中)被引入至该区域中的半导体掺杂物，且该区域中的掺杂物浓度会从一个通用掺杂等级(举例来说，由“p”或“n”表示的中等等级)改变成另一通用掺杂物等级(举例来说，由“p-”或“n-”表示的轻度等级)，该区域中位于两个掺杂等级处的部分通常会以点状线来表示。IGFET的剖视图中的点虚线代表该垂直掺杂物分布关系图中的掺杂物分布位置。IGFET剖视图中的最大掺杂物浓度则是由含有缩写“MAX”的双点虚线来表示。
介电层厚度，尤其是栅极介电层的厚度会远小于许多其它IGFET组件和区域的维度。为清楚表示介电层，在IGFET的剖视图中通常会放大它们的厚度。
具体实施方式
内容编排
A.参考记号和其它预备信息
B.适用于混合讯号应用的互补式IGFET结构
C.阱架构和掺杂特征
D.非对称高电压IGFET
D1.非对称高电压n信道IGFET的结构
D2.非对称高电压n信道IGFET的源极/漏极延伸区
D3.非对称高电压p信道IGFET的结构
D4.非对称高电压p信道IGFET的源极/漏极延伸区
E.延伸型漏极IGFET
E1.延伸型漏极n信道IGFET的结构
E2.延伸型漏极n沟道IGFET的操作物理性
E3.延伸型漏极p信道IGFET的结构
E4.延伸型漏极p沟道IGFET的操作物理性
F.大体上可应用于全部现有IGFET的信息
G.适用于混合讯号应用的互补式IGFET结构的制造
G1.通用制造信息
G2.阱构成
G3.栅极构成
G4.源极/漏极延伸区和环袋部的构成
G5.栅极侧壁间隔部和源极/漏极区带的主要部构成
G6.最终处理
G7.间隔部塑形顺序的优点
H.变化例
A.参考记号和其它预备信息
下文及图中运用的组件符号具有下面的意义，形容词“线性(lineal)”表示每单位IGFET宽度：
下文使用“表面邻接(surface-adjoining)”一词的意义为邻接(或延伸到)该上方半导体表面，也就是由单晶的或大部分为单晶的半导体材料所组成的半导体主体的上方表面。除非另外提及，否则所有提及的掺杂到单晶半导体材料中的深度是指该上方半导体表面下方的深度。同样的，除非另外提及，否则所有提及的一对象延伸至单晶半导体材料中的深度大过另一对象都是指关于该上方半导体表面为基准较深的深度。除非另外提及，否则IGFET的掺杂单晶半导体区中某一位置的每一个深度或平均深度都是从大体上延伸穿过该IGFET栅极介电层底部的平面处所测得的。
两个相同导电类型的邻接(或连续)的半导体区之间的界面会略微模糊。图中通常使用虚线来表示此界面。为达定量目的，位于背景掺杂物浓度处的半导体基板区及通过掺杂操作所形成的与该基板区相同导电类型的邻接半导体区之间的界面被视为位于全部掺杂物浓度为背景掺杂物浓度两倍的位置处。同样的，通过掺杂操作所形成相同导电类型的两个邻接半导体区之间的界面则被视为位于用于形成该两个区域的全部掺杂物的浓度相同的位置处。
IGFET的特征为具有两个正交的横向(水平)方向，也即在大体上延伸平行该上方(或下方)半导体表面的平面中互相垂直延伸的两个方向。该两个横向方向在本文中称为纵向方向与横切方向。纵向方向为IGFET之长度的方向，也即从其源极/漏极(再次称为「S/D」)区带中任一者至其S/D区带中另一者的方向。横切方向则为IGFET之宽度的方向。
含有IGFET的半导体主体会有两个正交的主要横向(水平)方向，也即在大体上延伸平行该上方(或下方)半导体表面的平面中互相垂直延伸的两个方向。任何CIGFET结构之施行方式中的IGFET通常会被布局在该半导体主体上，让每一个IGFET的纵向方向延伸在半导体主体的一个主要横向方向中。例如一些该IGFET的纵向方向会延伸在半导体主体的一个主要横向方向中，而其它IGFET的纵向方向则会延伸在半导体主体的另一个主要横向方向中。
不论对称或非对称，IGFET都会有被称为“偏压导通”状态及“偏压关闭”状态的两个偏压状态(或条件)，驱动电位(电压)存在于作为源极的S/D区带及作为漏极的S/D区带之间。在解释该两个偏压状态时为简化起见，在本文中将该作为源极的S/D区带和作为漏极的S/D区带分别称为源极和漏极。在偏压导通状态中，该IGFET会导通，IGFET的栅极电极和源极之间的电压VGS的数值会在驱动电位的影响下让电荷载流子从该源极处自由地流经该沟道抵达该漏极。当该IGFET为n沟道类型时，该电荷载流子便为电子；而当该IGFET为p沟道类型时，该电荷载流子则为空穴。
在偏压关闭状态中，该IGFET不导通，在源极和漏极之间虽然有驱动电位存在，但是只要该驱动电位的大小(绝对数值)不足以造成IGFET击穿，栅极至源极电压VGS的数值便不会让电荷载流子明显地从该源极处流经该沟道抵达该漏极。同样，n沟道IGFET的电荷载流子为电子，而p沟道IGFET的电荷载流子为空穴。在偏压关闭状态中，如果栅极至源极电压VGS的数值让IGFET处于偏压导通状态，源极和漏极便会因此偏压而让电荷载流子从该源极处自由地流经该沟道抵达该漏极。
更明确说，当下面条件成立时，n沟道IGFET便会处于偏压导通状态中：(a)其漏极相对于其源极具有合适的正电位；及(b)其栅极至源极电压VGS等于或超出其临界电压VT。然后，电子便会从源极处经由该沟道流到漏极。因为电子为负电荷载流子，所以正电流会从漏极流到源极。当其漏极相对于其源极在正的驱动电位处但是其栅极至源极电压VGS小于其临界电压VT时，n沟道IGFET便会处于偏压关闭状态，因此只要该正驱动电位不足以造成漏极至源极击穿，便不会有明显的电子流从该源极处经由该沟道抵达该漏极。增强型n沟道IGFET的临界电压VT通常为正，而耗尽型n沟道IGFET的临界电压VT则为负。
依照互补方式，当下面条件成立时，p沟道IGFET便会处于偏压导通状态中：(a)其漏极相对于其源极具有合适的负电位；以及(b)其栅极至源极电压VGS小于或等于其临界电压VT。空穴会从源极处经由该沟道流到漏极。因为空穴为正电荷载流子，所以正电流会从源极流到漏极。当其漏极相对于其源极在负电位处但是其栅极至源极电压VGS大于其临界电压VT时，p沟道IGFET便会处于偏压关闭状态，因此只要该负驱动电位的大小不足以造成漏极至源极击穿，便不会有明显的空穴流从该源极处经由该沟道抵达该漏极。增强型p沟道IGFET的临界电压VT通常为负，而耗尽型p沟道IGFET的临界电压VT则为正。
半导体材料中的电荷载流子通常指电子和空穴。当提及在局部电场的方向中移动的电荷载流子时，其意义为空穴大体上在该局部电场向量的方向移动，而电子则在与该局部电场向量相反的方向移动。
除非另外提及，否则本文中使用到的单数型或复数型“最大浓度”和“浓度最大值”用语大体上可交换使用，也就是，具有相同的意义。
为方便起见，决定IGFET主体材料的导电类型的半导体掺杂物被称为主体材料掺杂物。当IGFET运用阱区时，主体材料掺杂物包含半导体阱掺杂物。当主体材料掺杂物的浓度沿着下方主体材料位置在该上方半导体表面之下不超过S/D区带10倍深处达到子表面最大值，且从该主体材料掺杂物的最大浓度的子表面位置处沿着虚拟垂直线(其为从该主体材料掺杂物的最大浓度的子表面位置处延伸穿过该S/D区带)向上移到该S/D区带(也就是，该S/D区带的pn结)而减小到最多1/10时，IGFET的S/D区带以下的垂直掺杂物轮廓便被称为“低突变”。请参见美国专利案第7,419,863B1号以及美国专利公开案第2008/0311717A1号和第2008/0308878号中任一案(全部由Bulucea申请)。为简化起见，具有下方低突变垂直掺杂物轮廓的S/D区带的pn结有时候会被称为低突变结。
依照互补方式，当主体材料掺杂物的浓度沿着下方主体材料位置在该上方半导体表面之下不超过S/D区带10倍深处达到子表面最大值，但从该主体材料掺杂物的最大浓度的子表面位置处沿着虚拟垂直线(其从该主体材料掺杂物的最大浓度的子表面位置处延伸穿过该S/D区带)向上移到该S/D区带的pn结而减小至大于1/10时，IGFET的S/D区带以下的垂直掺杂物轮廓便被称为“非低突变(non-hypoabrupt)”。为简化起见，具有下方非低突变垂直掺杂物轮廓的S/D区带的pn结有时称为非低突变结。
B.适用于混合讯号应用的互补式IGFET结构
图11.1与11.2根据本发明所组态的互补式IGFET(再次称为「CIGFET」)半导体结构的两个部分。更明确地说，图11.1非对称n沟道IGFET100及具有相似组态的非对称p沟道IGFET102。在图11.2中则是非对称延伸型漏极n沟道IGFET104及具有相似组态的非对称延伸型漏极p沟道IGFET106。由于其不对称关系，每一个IGFET100、102、104或106通常系使用在其沟道区带电流总是在相同方向中的情况中。
IGFET100、102、104及106被设计成操作在两个不同电压体系中。非对称IGFET100与102被设计成用于单向电流应用，它们会操作跨越数伏特的电压范围，例如3.0V的标称操作范围，且在本文中经常会被称为「高电压」IGFET。延伸型漏极IGFET104与106的操作电压范围大于高电压IGFET100与102，且在本文中通常会被称为「延伸型电压」IGFET。延伸型漏极延伸型电压IGFET104与106的操作范围通常至少10V，例如通常12V。延伸型漏极IGFET104与106特别适于运用大于数伏特电压的应用，例如：电力装置、高压切换器、可电抹除程序化只读存储器(EEPROM)程序化电路系统、及静电放电(ESD)保护装置。
图11.1与11.2(统称「图11」)中CIGFET半导体结构通常系在上述提及国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中所述的一部分CIGFET半导体结构，本文中通常将其称为较大型CIGFET半导体结构，因为其含有操作跨越的电压范围低于非对称IGFET100与102且因而远低于延伸型漏极IGFET104与106的对称IGFET(本文称为「低电压」IGFET)。例如该低电压对称IGFET可能操作跨越1.2V的标称操作范围。该较大型CIGFET结构还含有操作跨越非对称IGFET100与102之高电压范围的对称IGFET。该对称IGFET全部适用于数字电路系统应用。不过，任何该对称IGFET在必要时仍可运用在模拟电路系统应用中。
图11中的IGFET使用两种不同平均标称厚度的栅极介电层，高数值tGdH和低数值tGdL。高电压IGFET和延伸型电压IGFET中的栅极电介质厚度都为高数值tGdH。对3.0V操作来说，当栅极电介质材料为硅氧化物或大部分为硅氧化物时，高栅极电介质厚度tGdH为4至8nm，优选地，5至7nm，通常为6至6.5nm。低电压IGFET中的栅极电介质厚度都为低数值tGdL。对1.2V操作来说，相同地，当栅极电介质材料为硅氧化物或大部分为硅氧化物时，低栅极电介质厚度tGdL为1至3nm，优选地，1.5至2.5nm，通常为2nm。下面针对图11的IGFET的参数所提出的所有典型数值通常应用在该栅极介电层具有前面典型厚度数值的CIGFET半导体结构的实施中。
如下文进一步说明，非对称IGFET 100与102以及对称IGFET 108、110、112、114、116、118、120、122、124和126全部会各自使用p型阱与n型阱。延伸型漏极IGFET 104与106中的某些区域是由被用来形成该p型阱与n型阱的掺杂引入物所定义。因此，延伸型漏极IGFET 104与106会有效地使用p型阱与n型阱。
图11中非对称IGFET100与102被绘制成使用被形成在轻度掺杂p型单晶硅所组成的起始区之中的共同深n阱(下文作进一步讨论)。该深n阱会电气隔离n沟道IGFET100的p型主体区和下方p-单晶硅。这会让IGFET100和每一个其它的n沟道IGFET电气隔离。在相邻的p沟道IGFET(例如图11范例中的IGFET102)下方延伸用于n沟道IGFET(例如IGFET100)的深n阱通常会提高IGFET封装密度。另或者，还能够以没有深n阱版本来提供每一个IGFET100或102。在较佳施行方式中，n沟道IGFET100会使用深n阱，而p沟道IGFET102则没有深n阱。
或者，能从轻度掺杂n型单晶硅所组成的起始区处来制造IGFET 100、102、104及106。在此情况下，会以实施该深n阱的互补功能的对应深p阱来替代该深n阱。图11的CIGFET结构可包含主要通过适当地减小栅极电介质厚度及/或调整掺杂条件而获得的低电压版本的非对称高电压IGFET 100与102。前面所述的从p-起始单晶硅区变成n-起始单晶硅区以及使用或不使用深p阱与深n阱有关的理论都可应用至IGFET 100、102、104及106的变化例。
除了IGFET100、102、104及106、IGFET100与102的上述变化例以及出现在上面提及的国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号的较大型CIGFET结构中的对称IGFET以外的电路组件也可能会被提供在图11的CIGFET结构的其它部分(未图示)中。例如双极晶体管与二极管，以及各种类型的电阻器、电容器和/或电感器皆可被提供在此CIGFET结构之中。该双极晶体管可能会有上面提及的国际专利申请PCT/US2010/000884，律师档案编号第NS-7307WO号之中所述的组态。
电阻器可为单晶硅组件或多晶硅组件。由额外电路组件而定，该CIGFET结构还含有该额外组件的适当的电气隔离作用。IGFET100、102、104及106，IGFET100与102的上述变化例，及较大型CIGFET结构的对称IGFET中被选定的IGFET通常会出现在图11的CIGFET结构的任何特殊施行方式中。简言之，该较大型CIGFET结构的架构提供适用于混合讯号IC应用的IGFET以及其它电路组件。
C.阱架构和掺杂特征
IGFET100、102、104、及106以及被并入于图11的CIGFET之中每一个其它IGFET会构成具有轻度掺杂p型基板区136的经掺杂单晶硅半导体主体的一部分。由电气绝缘材料所组成的经图样化场区138(通常主要是由硅质氧化物所组成)会被放在该半导体主体上方表面的凹陷处之中。图11中场绝缘区138虽然是浅沟槽隔离类型；不过，也能够以其它方式来组态。
将该场绝缘区138放在该上方半导体表面的凹陷处会定义群横向分离的主动式半导体岛。在图11中出现六个此种主动式岛140、142、144A、144B、146A及146B。非对称IGFET100与102分别使用岛140与142。n沟道延伸型漏极IGFET104使用岛144A与144B。相似地，p沟道延伸型漏极IGFET106使用岛146A与146B。某些实施例中，二个或更多图11中IGFET及被并入图11CIGFET中的其它IGFET会运用该主动式岛中的一个。例如这会发生在当二个或更多该IGFET共享源极或漏极之类的组件时。
半导体主体含有：主要阱区180、182、184A、184B、186A及186B，深中度掺杂n型阱区210与212，隔离中度掺杂p型阱区216，及其它IGFET的其它此等阱区。以及主要阱区180、182、184A、184B、186A及186B、深n阱区210与212及基板区136产生电气接触系透过由场绝缘区138被定义在该上方半导体表面中的额外横向分离的主动式半导体岛(未图示)来实现。
深n阱区210与212会与p-基板区136分别构成隔离PN结220与222。如此，深n阱区210与212比图11中其它阱区更深入延伸至该半导体主体中。基于此理由，主要阱区180、182、184A、184B、186A及186B被视为浅阱。
主要阱区180与184A分别为n沟道IGFET100与104的p型阱。主要阱区186B为p沟道IGFET106的p型阱。主要阱区182与186A分别为p沟道IGFET102与106的n型阱。主要阱区184B则为n沟道IGFET104的n型阱。
为方便起见，图11所绘的所有主要阱区180、182、184A、184B、186A及186B皆延伸至该半导体主体的相同深度中。不过，p型主要阱180、184A及186B的深度则可能会略小于或略大于n型主要阱182、184B及186A的深度。另外，某些p型主要阱180、184A、186A及186B会比其它p型主要阱更深入延伸至该半导体主体中，取决于每一个p型主要阱180、184A或186B究竟并入p-基板区136中或接合深n阱而定。同样地，某些n型主要阱182、184B、以及186A会比其它n型主要阱更深入延伸至该半导体主体之中，取决于每一个n型主要阱182、184B或186A究竟系并入p-基板区136中或接合深n阱而定。
就并入相同导电类型的下方单晶硅区之中的掺杂单晶硅区的深度来说，上方单晶硅区的深度被视为出现在定义该上方区的半导体掺杂物的浓度等于定义该下方区的半导体掺杂物的浓度的位置处。因此，并入较深n型阱区(例如，深n阱210或212)之中的n型主要阱区(例如，n型主要阱182或186A)的深度会出现在定义该两种n型阱的n型半导体掺杂物的浓度为相等的位置处。当p-基板区136是由具有实质上均匀的背景掺杂物浓度的p型单晶硅产生时，并入基板区136之中的p型阱区(例如，p型主要阱184A)的深度便会出现在该p型阱掺杂物浓度为该p型背景掺杂物浓度两倍的位置处。
p型主要阱区180会构成非对称高电压n沟道IGFET 100的主体材料或主体材料区，且与深n阱区210构成隔离pn结224。参见图11.1。n型主要阱区182并入深n阱210中。n型主要阱182和深n阱210的结合构成非对称高电压p沟道IGFET 102的主体材料或主体材料区。
在深n阱210位于n沟道IGFET 100的p型主要阱区180下方但却没有延伸在p沟道IGFET 102下方的实施例中(未图示)，p型主要阱区180再一次构成n沟道IGFET 100的主体材料(区)。不过，n型主要阱182接着会独自构成p沟道IGFET 102的主体材料(区)，且会与基板区136构成pn结。在完全没有深n阱210的实施例中(未图示)，p型主要阱区180和p-基板区136的结合会构成n沟道IGFET100的主体材料，而n型主要阱182则再一次构成p沟道IGFET 102的主体材料且和基板区136构成pn结。
p型主要阱区184A并入p-基板区136之中，如图11.2所示。p型主要阱184A和p-基板区136的结合会构成延伸型漏极n沟道IGFET 104的主体材料或主体材料区。IGFET 104的n型主要阱区184B则会和基板区136构成漏极-主体pn结226，下文会作进一步讨论。
n型主要阱区186A会并入深n阱212之中。n型主要阱186A和深n阱212的结合会构成延伸型漏极p沟道IGFET 106的主体材料或主体材料区。IGFET 106的p型主要阱区186B会和深n阱212构成部分漏极-主体pn结228，下文会作进一步讨论。
p阱区216位于场绝缘区138的下方以及IGFET 104的n型主要阱区184B和IGFET 106的深n阱区212之间。因为IGFET 104与106操作在非常高的电压处并且在图11.2的实施例中彼此相邻，所以，p阱216会让IGFET 104与106相互电气隔离。在延伸型漏极IGFET104与106彼此不相邻的实施例中，p阱216则会被删除。
主要阱区180、182、184A、184B、186A及186B全部为空倒退型阱。更明确说，非对称n沟道IGFET100的p型主要阱180掺杂同样出现在该IGFET的S/D区带中的p型半导体掺杂物。该p型掺杂物的浓度会：(a)在横向延伸于IGFET 100的沟道区带和S/D区带中每一个的大部分全部下方的子表面最大浓度位置处局部达到子表面浓度最大值，及(b)从该子表面最大浓度位置处沿着选定垂直位置经由该IGFET的S/D区带中指定S/D区带向上移到该上方半导体表面时会减小至所述子表面浓度最大值的最多十分之一，较佳减小至最多二十分之一，更佳减小至最多四十分之一。相较于IGFET的指定S/D区带的最大深度，IGFET 100的p型主要阱180中的p型掺杂物的最大浓度的子表面位置会出现在不超过10倍深的地方，较佳不超过5倍深的地方，更佳不超过4倍深的地方。
如下文进一步讨论，p型晕环袋部出现在沿着非对称IGFET 100的源极中。IGFET 100的指定S/D区带通常指其漏极，但是在沿着源极中没有p型晕环袋部的IGFET 100的变化例中，该指定S/D区带则可能是其源极或漏极。
除此之外，该p型掺杂物的浓度在从n沟道IGFET100的p型空主要阱180中的子表面最大浓度位置处沿着IGFET100、112、或124的该选定的垂直位置移到该IGFET的指定S/D区带时会以实质单调方式递减通常至大于十分之一。因为相较于IGFET的指定S/D区带的最大深度，IGFET100的p型主要阱180中的p型掺杂物的最大浓度的子表面位置会出现在不超过10倍深的地方，所以IGFET100的该指定S/D区带下方的掺杂物轮廓通常为非低陡峭。该p型掺杂物的浓度在从IGFET100的子表面最大浓度位置处沿着IGFET100的该选定的垂直位置移到其指定S/D区带时的递减通常为实质不弯折，即不会有任何弯折。
前述n沟道IGFET100的p型空主要阱区180中的p型掺杂物的局部浓度最大值是因为将p型半导体掺杂物(本文中称为p型空主要阱掺杂物)引入该半导体主体中所造成。非对称IGFET100的环袋部是由被引入该半导体主体中的额外p型半导体掺杂物(本文称为p型源极环(或沟道缓变)掺杂物)来产生的，所以会在深度远小于由该p型空主要阱掺杂物所产生的浓度最大值处达到额外的局部浓度最大值。该p型源极环掺杂物在本文中也可被称为p型源极侧环袋掺杂物或是径称为p型源极侧袋掺杂物。
除符合上述p型阱浓度准则外，n沟道IGFET100的p型空主要阱区180中的全部p型掺杂物的浓度在从该IGFET的指定S/D区带的PN结处沿着该选定垂直位置移到该上方半导体表面时较佳以实质单调方式递减。p型半导体掺杂物的累积可能偶尔发生在IGFET100的指定S/D区带的上方表面中。若如此，p型空主要阱180中的全部p型掺杂物的浓度在从指定S/D区带的PN结处沿该选定垂直位置移到与该上方半导体表面相隔不超过该指定S/D区带的PN结的最大深度20％的位置时会以实质单调方式递减。
和p型空主要阱区180中的掺杂物浓度特征相似，p信道IGFET102的n型空主要阱区182会掺杂同样出现在IGFET的S/D区带中的n型半导体掺杂物。该n型掺杂物的浓度会：(a)在横向延伸于IGFET102的沟道区带和S/D区带中每一者的大部分全部下方的子表面最大浓度位置处局部达到子表面浓度最大值，及(b)从该子表面最大浓度位置处沿着一选定的垂直位置经由该IGFET的S/D区带中的指定S/D区带向上移到该上方半导体表面时会减小至所述子表面浓度最大值的最多十分之一，较佳减小至最多二十分之一，更佳递减小至最多四十分之一。相较IGFET的指定S/D区带的最大深度，IGFET102的n型主要阱182中的n型掺杂物的最大浓度的子表面位置会出现在不超过10倍深的地方，较佳系不超过5倍深的地方，更佳系不超过4倍深的地方。
如下文的讨论，n型晕环袋部出现在沿着非对称IGFET102的源极中。IGFET 102的指定S/D区带通常是它的漏极；不过，在源极中没有n型晕环袋部的IGFET 102的变化例中，该指定S/D区带则可能是其源极或漏极。
同样，该n型掺杂物的浓度在从p沟道IGFET102的n型空主要阱182中的子表面最大浓度位置处沿着IGFET102的选定垂直位置移到其指定S/D区带时会以实质单调方式通常减小至不到十分之一。结果，IGFET102的指定S/D区带下方的掺杂物轮廓通常非低陡峭。该n型掺杂物的浓度在从IGFET102的子表面最大浓度位置处沿IGFET102的选定垂直位置移到其指定S/D区带时的递减通常实质不弯折。
前面所述的n沟道IGFET102的n型空主要阱区182中的n型掺杂物的局部浓度最大值是因为将n型半导体掺杂物(本文称为n型空主要阱掺杂物)引入该半导体主体中所造成。非对称IGFET102的n型环袋是由被引入该半导体主体中的额外n型半导体掺杂物(本文中称为n型源极环(或沟道缓变)掺杂物)来产生的，所以会在深度远小于由该n型空主要阱掺杂物所产生的浓度最大值处达到额外的局部浓度最大值。n型源极环掺杂物在本文中也可被称为n型源极侧环袋掺杂物或是径称为n型源极侧袋掺杂物。
除符合上述n型阱浓度准则外，n沟道IGFET102的n型空主要阱区182中的全部n型掺杂物的浓度在从该IGFET的指定S/D区带的PN结处沿着该选定垂直位置移到该上方半导体表面时较佳以实质单调方式递减。n型半导体掺杂物的累积可能偶尔会发生在IGFET102的该指定S/D区带的顶端。此情况下，n型空主要阱182中的全部n型掺杂物浓度在从指定S/D区带的PN结处沿该选定垂直位置移到与该上方半导体表面相隔不超过该指定S/D区带的PN结的最大深度20％的位置时会以实质单调方式递减。
因为主要阱区180与182为空阱，所以，IGFET100与102的沟道区带中的全部半导体掺杂物的数量会少于使用满主要阱区的其它对照IGFET的沟道区带中。因此，相较于在具有满主要阱的其它对照IGFET的晶格中，因为和掺杂原子产生碰撞所造成的电荷载子(n信道IGFET的电子以及p信道IGFET的电洞)的散射比较少出现在IGFET100与102的沟道区带的晶格中。所以，IGFET100与102的沟道区带中的电荷载子的移动能力会提高。这会让非对称IGFET100与102有高切换速度。
就延伸型漏极IGFET 104与106的空主要阱区184A、184B、186A及186B来说，n沟道IGFET 104的p型空主要阱184A或p沟道IGFET 106的p型空主要阱186B中的p型半导体掺杂物的浓度会：(a)在阱184A或186B中的子表面最大浓度位置处局部达到子表面浓度最大值，及(b)从该子表面最大浓度位置处沿着选定垂直位置经过该阱184A或186B向上移到该上方半导体表面时会减小到所述子表面浓度最大值的最多1/10，优选地最多1/20，更优选的最多1/40。如下文进一步讨论，穿过n沟道IGFET 104的阱184A的选定的垂直位置位于其晕环袋侧。穿过p沟道IGFET 106的阱186B的选定垂直位置会延伸穿过有源岛146A。p型主要阱184A或186B中沿着该选定垂直位置的p型掺杂物的浓度通常会以基本上单调方式减小。相较IGFET的源极的最大深度，IGFET 104或106的p型主要阱184A或186B的p型掺杂物的最大浓度的子表面位置会出现在不超过10倍深的地方，优选的不超过5倍深的地方，更优选的不超过4倍深的地方。
前述的p型空主要阱区184A与186B中的p型掺杂物的局部浓度最大值是将p型空主要阱掺杂物引入该半导体主体中所造成的。每一个p型空主要阱184A或186B中的p型掺杂物的浓度通常会在深度远小于由阱184A或186B中的p型空主要阱掺杂物所产生的浓度最大值处达到额外的局部浓度最大值。每一个p型空主要阱区184A或186B中的浅p型空阱浓度最大值是因为被引入至该p型空主要阱184A或186B中的额外p型空阱半导体掺杂物所造成并且仅会部分横向延伸跨越阱184A或186B。
依照互补方式，n沟道IGFET 104的n型空主要阱区184B或p沟道IGFET 106的p型空主要阱区186A中的n型半导体掺杂物的浓度同样会：(a)在空主要阱区184B或186A中的子表面最大浓度位置处局部达到子表面浓度最大值，及(b)从该子表面最大浓度位置处沿着选定垂直位置经由该阱184B或186A向上移到该上方半导体表面时会减小到所述子表面浓度最大值的最多1/10，优选的最多1/20，更优选的最多1/40。如下文进一步讨论，穿过n沟道IGFET 104的阱184B的该选定垂直位置会延伸穿过有源岛144A。穿过p沟道IGFET 106的阱186A的该选定的垂直位置位于其晕环袋侧。p型主要阱184B或186A中沿着该选定的垂直位置的n型掺杂物的浓度通常会以基本上单调的方式减小。相较于IGFET的源极的最大深度，IGFET104或106的n型主要阱184B或186A中的n型掺杂物的最大浓度的子表面位置会出现在不超过10倍深的地方，优选地不超过5倍深的地方，更优选地不超过4倍深的地方。
前面所述的n型空主要阱区184B与186A中的n型掺杂物的局部浓度最大值是因为将n型空主要阱掺杂物引入该半导体主体中所造成。每一个n型空主要阱184B或186A中的n型掺杂物的浓度通常会在深度远小于由阱184B或186A中的n型空主要阱掺杂物所产生的浓度最大值处达到额外的局部浓度最大值。每一个n型空主要阱区184B或186A中的浅n型空阱浓度最大值是因为被引入至该n型空主要阱184B或186A中的额外n型空阱半导体掺杂物所造成并且仅会部分横向延伸跨越阱184B或186A。
图11.2中标记着“MAX”的双点虚线是表示下面的子表面位置：(a)p型空主要阱区184A与186B中的p型深局部浓度最大值，及(b)n型空主要阱区184B与186A中的n型深局部浓度最大值。如这些直线所示，延伸型漏极n沟道IGFET 104的n型空主要阱184B中的深n型浓度最大值会出现在与该IGFET的p型空主要阱184A中的深p型浓度最大值约略相同的深度处。同样地，延伸型漏极p沟道IGFET 106的p型空主要阱186B中的深p型浓度最大值会出现在和该IGFET 106的n型空主要阱186A中的深n型浓度最大值约略相同的深度处。
如下文进一步讨论，空主要阱区184B与186B会各自部分或全部充当延伸型漏极IGFET 104与106的漏极。将主要阱184B与186B组态成空倒退型阱，每一个IGFET 104与106中的电场的最大值会出现在该单晶硅的本体中，而不是如一般的出现在常用的延伸型漏极IGFET沿着该上方半导体表面中。明确地说，每一个IGFET 104或106中的电场的最大值会沿着该漏极与主体材料之间的pn结出现在阱184B或186B中的主要阱掺杂物的前述局部浓度最大值的子表面位置或是靠近该位置。结果，发生在IGFET 104或106的单晶硅的本体(尤其是漏极的本体)中的冲击离子化会比较多，而不是如一般出现在常用延伸型漏极IGFET中沿着该上方半导体表面的单晶硅中。
相较于发生在沿着该上方半导体表面的单晶硅中被注入实质冲击离子化的一般延伸型漏极IGFET的栅极介电层中的电荷载流子，通常将冲击离子化转移到该单晶硅的本体处，抵达该上方半导体表面具有足以注入延伸型漏极IGFET 104与106的栅极介电层中的电荷载流子会比较少。IGFET 104与106实质上会防止因电荷注入其栅极介电层中而改变其临界电压。因此，IGFET 104与106的可靠性非常高。
除此之外，n沟道IGFET 104的空主要阱区184A与184B优选地是彼此隔开。空主要阱184A与184B之间的最小间隔距离LWW发生在大约沿着从主要阱184A中深p型浓度最大值位置延伸至阱184B中深n型浓度最大值位置的虚拟水平线，因为两个浓度最大值发生在约略相同的深度处。同样地，p沟道IGFET 106的空主要阱区186A与186B优选地是彼此隔开。空主要阱186A与186B之间的最小间隔距离LWW同样发生在大约沿着从主要阱186A中深n型浓度最大值位置延伸至主要阱186B中深p型浓度最大值位置的虚拟水平线，因为这两个浓度最大值发生在约略相同的深度处。IGFET 104与106的最小阱至阱分间隔距离LWW的位置图解在下文讨论的图13a与13b中。
延伸型漏极IGFET 104或106的漏极至源极击穿电压VBD取决于最小阱至阱间隔距离LWW。明确地说，当阱至阱间隔距离LWW上增至该击穿电压VBD达到饱和数值的位置点时，IGFET 104或106的击穿电压VBD便会增加。在VBD/LWW商用利益区域中，击穿电压VBD随着分隔距离LWW的增加速度通常邻近6V/μm。因此，在n沟道IGFET 104中使用空倒退型阱184A与184B或是在p沟道IGFET 106中使用空倒退型阱186A与186B会在VBD/LWW商用利益区域中提供合适的方式来控制击穿电压VBD。
在上面提及的国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中所述的较大型CIGFET结构中的某些主要阱区为满阱。更明确地说，每一个满主要阱皆含有半导体掺杂物，其会：(a)和该满主要阱为相同的导体类型，(b)在横向延伸于使用该满主要阱的IGFET的沟道区带和S/D区带中每一者的大部分全部下方的子表面位置处局部达到子表面浓度最大值，及(c)从该子表面位置处沿着任何垂直位置经由该IGFET的S/D区带中的每一个S/D区带向上移到该上方半导体表面时会增大，或减小至大于所述子表面浓度最大值的十分之一。相较于IGFET的S/D区带中的每一个S/D区带的最大深度，此最大掺杂物浓度的子表面位置会出现在该上方半导体表面下方不超过10倍深的地方，较佳不超过5倍深的地方，更佳不超过4倍深的地方。如国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中的进一步说明，该满阱的浓度最大值是因为将p型满主要阱半导体掺杂物和n型满主要阱半导体掺杂物引入该半导体主体中所造成。
下文将在制造过程段落中提出用于制造本发明CIGFET结构过程的完整说明。但是，在此CIGFET结构中所使用阱区的完整基础说明，p型空主要阱区180、184A及186B的p型深局部浓度最大值通常由将该p型空主要阱掺杂物(通常为硼)选择性离子植入该半导体主体以实质同步方式定义。结果，p型空主要阱180、184A及186B的p型深局部浓度最大值会出现在约相同的平均深度yPWPK处。
p型空主要阱区180、184A或186B中在平均深度yPWPK处的p型空主要阱最大掺杂物浓度通常为4x1017至1x1018个原子/cm3，一般为7x1017个原子/cm3。平均p型空主要阱最大浓度深度yPWPK通常为0.4至0.7μm，一般为0.5至0.55μm。
非对称空阱n沟道IGFET100没有使用深p阱区。所以，IGFET100的p型空主要阱子表面最大浓度实质上为从IGFET100的平均p型空主要阱最大浓度深度yPWPK处的p型空主要阱子表面最大浓度位置处垂直向下移到IGFET100的深度yPWPK的至少5倍深度处，通常为至少10倍深度处、优选的至少20倍深度处时的全部p型掺杂物浓度的唯一局部子表面浓度最大值。
另或者，也可在使用由p型半导体掺杂物(本文称为深p阱掺杂物)所定义深p阱区的变化例中提供非对称n沟道IGFET100，其浓度会在横向延伸于IGFET的沟道区带第大部分全部下方且通常也横向延伸IGFET的S/D区带中每一者的大部分全部下方的另一子表面最大浓度位置处局部达到p型另一子表面最大浓度但却不会明显影响p型空阱区180的基本空阱特性。该深p阱掺杂物的另一局部子表面最大浓度位置在空主要阱180中会出现在大于阱180中的p型平均空主要阱最大浓度深度yPWPK的平均深度数值y处。
深p阱掺杂物的最大p型掺杂物浓度的平均深度通常不会大于p型平均空主要阱最大浓度深度yPWPK的10倍，优选的不会大于5倍。该深p阱掺杂物会导致空主要区180中在小于yPWPK的任何深度处的全部p型浓度增加不超过25％，通常不超过10％，优选的不超过2％，更优选的不超过1％，一般则不超过0.5％。
n型空主要阱区182、184B及186A的n型深局部浓度最大值通常会由将该n型空主要阱掺杂物(通常为磷)选择性离子植入该半导体主体中以实质同步方式来定义。所以，n型空主要阱182、184B及186A的n型深局部浓度最大值会出现在约略相同的平均深度yNWPK处。
n型空主要阱区182、184B或186A在平均深度yNWPK处的n型空主要阱最大掺杂物浓度通常3x1017至1x1018个原子/cm3，一般6x1017个原子/cm3。平均n型空主要阱最大浓度深度yNWPK通常0.4至0.8μm，一般0.55至0.6μm。所以，n型空主要阱182、184B或186A的平均n型空主要阱最大浓度深度yNWPK处通常略大于p型空主要阱区180、184A或186B的平均p型空主要阱最大浓度深度yPWPK。
如上述，在非对称空阱IGFET100与102的变化例中会删除深n阱区210。于此情况中，p沟道IGFET102的n型空主要阱子表面最大浓度实质上为从IGFET102的平均n型空主要阱最大浓度深度yNWPK处的n型空主要阱子表面最大浓度位置处垂直向下移到IGFET102之深度yNWPK的至少5倍深度处(通常至少10倍深度处，较佳至少20倍深度处)时的全部n型掺杂物浓度的唯一局部子表面浓度最大值。
深n阱区210与212通常由将该n型半导体掺杂物(本文称为深n阱掺杂物)选择性离子植入该半导体主体中以实质同步的方式来定义。因此，深n阱210与212会在相同的平均深度yDNWPK处达到n型局部浓度最大值。该深n阱掺杂物通常为磷。
相较于n型空主要阱区182、184B及186A中n型空主要阱掺杂物的最大浓度，深n阱区210与212中深n阱掺杂物的最大浓度会出现在非常深的地方。相较于n型空主要阱182、184B及186A的n型深局部浓度最大值的平均深度yNWPK，深n阱210与212中深n阱掺杂物的最大浓度的平均深度yDNWPK通常不会大于10倍，较佳不会大于5倍。更明确说，相较于平均n型空主要阱最大浓度深度yNWPK，平均深n阱最大浓度深度yDNWPK通常为1.5至5.0倍，较佳2.0至4.0倍，一般为2.5至3.0倍。
另外，深n阱区210与212中的深n阱掺杂物的平均深度yDNWPK和最大浓度的数值通常会让该深度n阱掺杂物的出现仅在小于平均n型空主要阱最大浓度深度yNWPK的任何深度y处对非对称p沟道IGFET 102的空主要阱区182中的全部(绝对)n型浓度及在小于yNWPK的任何深度y处对延伸型漏极p沟道IGFET 106的空主要阱区186A中的全部(绝对)n型浓度造成微小的影响。明确地说，该深n阱掺杂物会让空主要阱182或186A中小于yNWPK的任何深度y处的全部n型浓度增加不超过25％，通常不超过10％。
更明确地说，深n阱掺杂物的存在，在小于平均n型空主要阱最大浓度深度yNWPK的任何深度y处对非对称p沟道IGFET 102的空主要阱区182中的全部(绝对)n型浓度不会有任何明显的影响，以及在小于yNWPK的任何深度y处，对延伸型漏极p沟道IGFET 106的空主要阱区186A中的全部(绝对)n型浓度不会有任何明显的影响。由于深n阱掺杂物的关系，在空主要阱182或186A中小于yNWPK的任何深度y处的全部n型浓度优选地会增加不超过2％，更优选地不超过1％，一般不超过0.5％。
深阱区210或212中在平均深度yDNWPK处的深n阱最大掺杂物浓度通常为1x1017至4x1017个原子/cm3，一般为2x1017个原子/cm3。平均深n阱最大浓度深度yDNWPK通常为1.0至2.0μm，一般为1.5μm。
三种阱植入，连同任何其它p型或n型阱植入都是在形成场绝缘区138之后才被实施，且通常能以任何顺序来完成。
非对称IGFET100与102中的每一个源极/漏极区带通常会具备垂直缓变接面。也即，非对称IGFET100与102中的每一个源极/漏极区带通常包含：超重度掺杂的主要部以及较轻度掺杂但是仍为重度掺杂的下方部，其位于该主要部的下方且垂直接续该主要部。这同样适用于延伸型漏极IGFET104与106的源极接触区带和漏极接触区带。为简化解释起见，在下面关于非对称高电压IGFET、延伸型漏极IGFET的段落中不会说明提供垂直缓变接面特点的重度掺杂下方部，相关信息大体上可应用至所有的IGFET以及此CIGFET结构的制造。在伴随此四个段落的图式中也不会图解该些重度掺杂的下方部。在上面提及国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中有提出和垂直缓变接面有关的进一步信息。
D.非对称高电压IGFET
D1.非对称高电压n信道IGFET的结构
现在说明非对称高电压空阱互补式IGFET 100与102的内部结构。从n沟道IGFET 100开始，图11.1所绘IGFET 100的核心放大图显示在图12中。IGFET 100具有一对n型源极/漏极(再次称为S/D)区带240与242，它们沿着该上方半导体表面位于有源半导体岛140中。S/D区带240与242在下文通常会分别被称为源极240及漏极242，因为它们通常，虽然没有必要，分别具有源极和漏极的功能。源极240及漏极242会被由构成IGFET 100的主体材料的p型空主要阱区180所组成的沟道区带244分开。p型空阱主体材料180：(a)与n型源极240构成源极-主体pn结246，以及(b)与n型漏极242构成漏极-主体pn结248。
由p型空阱主体材料180所组成的中度掺杂晕环袋部250会沿着源极240向上延伸至该上方半导体表面并且终止在源极240和漏极242之间的某个位置处。图11.1和12图解了源极240延伸至比p源极侧晕环袋250更深处的情形。另或者，晕环袋250包能够延伸至比源极240更深的地方。接着，晕环袋250会横向延伸在源极240的下方。晕环袋250是由p型源极晕环掺杂物所定义。
在源极侧晕环袋部250外面的p型空阱主体材料180部分会构成p型空阱主要主体材料部254。在从主体材料180中的深p型空阱浓度最大值的位置处沿着晕环袋部250外面的虚拟垂直线朝该上方半导体表面移动时，空阱主要主体材料部254中p型掺杂物的浓度会从符号“p”表示的中度掺杂逐渐降至符号“p-”表示的轻度掺杂。图11.1和12中的点线256粗略表示在其下方位置，主要主体材料部254中p型掺杂物浓度为中度p掺杂，而在其上方的位置254部分中p型掺杂物浓度则为轻度p-掺杂。直线256下的主体材料部254的中度掺杂下方部在图12中表示为p下方主体材料部254L。p晕环袋250外面，直线256上的主体材料部254的轻度掺杂上方部在图12中则表示为p-上方主体材料部254U。
沟道区带244(图11.1或12中并未明确界定)是由源极240和漏极242之间的所有p型单晶硅所组成。明确地说，沟道区带244是由主要主体材料部254的p-上方部(254U)的表面邻接部分以及下面所构成：(a)所有p晕环袋部250，如果源极240如图11.1与12的实施例中所示般地延伸至比晕环袋250更深处的话，或(b)晕环袋250的表面邻接部分。如果晕环袋250延伸至比源极240更深处的话。无论如何，晕环袋250的p型重度掺杂程度都会大过沟道区带244中主体材料部254的p-上方部(254U)的直接相邻材料。因此，源极240中晕环袋250的存在会让沟道区带244具有非对称纵向掺杂物缓变的特性。
在tGdH高厚度数值的栅极介电层260位于该上方半导体表面之上并且延伸在沟道区带244的上方。栅极电极262位于沟道区带244上方的栅极介电层260之上。栅极电极262会部分延伸在源极240和漏极242的上方。
n型源极240由超重度掺杂主要部240M以及较轻度掺杂横向延伸区240E所组成。虽然掺杂程度轻于n++主要源极部240M；但是，如此处所述，在次微米互补式IGFET应用中，横向源极延伸区240E仍为重度掺杂。n型漏极242同样由超重度掺杂主要部242M以及较轻度掺杂但仍为重度掺杂的横向延伸区242E所组成。n++主要源极部240M和n++主要漏极部242M通常由离子植入n型半导体掺杂物(本文称为n型主要S/D掺杂物，通常为砷)来定义。源极240和漏极242的外部电触点分别通过主要源极部240M和主要漏极部242M来获得。
沟道区带244会沿着上方半导体表面终止在横向源极延伸区240E和横向漏极延伸区242E。栅极电极262会延伸在每一个横向延伸区240E或242E的部分的上方。电极262通常不会延伸在n++主要源极部240M或n++主要漏极部242M的任一部分的上方。介电侧壁间隔部264与266分别位于栅极电极262的相反横断侧壁中。金属硅化物层268、270以及272分别位于栅极电极262、主要源极部240M、以及主要漏极部242M的顶端。
介电侧壁间隔部264与266分别被称为源极侧间隔部及漏极侧间隔部的L形间隔部，因为它们分别延伸在栅极电极262的源极侧横向侧及漏极侧横向侧中。每一L形间隔部264或266皆是由第一L形间隔层SA以及第二L形间隔层SB所构成，第二L形间隔层SB位于第一间隔层SA之上而且化学特性不同于第一间隔层SA，也即介电化学组成明显异于第一间隔层SA。每一个间隔部264或266的第一间隔层SA是由第一垂直延伸间隔层(图11.1或12中并未分开标记)以及第一横向延伸间隔层(图11.1或12中同样并未分开标记)所构成，它们会分别接触栅极电极262及半导体主体。每一个间隔部264或266的第二间隔层SB是由第二垂直延伸间隔层(图11.1或12中并未分开标记)以及第二横向延伸间隔层(图11.1或12中同样并未分开标记)所构成，它们会分别落在该间隔部的第一间隔层SA的第一垂直延伸层以及第一横向延伸层之上。
换种方式描述，每一个源极侧间隔部264或漏极侧间隔部266皆是由下面所组成：(a)位于栅极电极262中的垂直延伸介电间隔部部分，以及(b)接续该垂直延伸间隔部部分并且位于该半导体主体中的横向延伸介电间隔部部分，以便与该垂直延伸间隔部部分形成一个L。每一个间隔部264或266的垂直延伸部分皆是由下面所组成：(i)由该间隔部之第一间隔层SA的垂直延伸部分所构成的第一垂直延伸层，及(ii)化学特性与该第一垂直延伸层不同的第二垂直延伸层，其是由该间隔部之第二间隔层SB的垂直延伸部分所构成，并且位于该第一垂直延伸层之上。
每一侧壁间隔部264或266的横向延伸部分皆由下述组成：(i)接续间隔部之第一垂直延伸层且由该间隔部的第一间隔层SA的横向延伸部分所构成的第一横向延伸层，及(ii)化学特性与该第一横向延伸层不同的第二横向延伸层，其是由该间隔部之第二间隔层SB的横向延伸部分所构成且位于该第一横向延伸层上。源极侧间隔部264的横向延伸部分位于一部分主要源极部240M及一部分源极延伸区240E的上方。漏极侧间隔部266的横向延伸部分位于一部分主要漏极部242M及一部分漏极延伸区242E的上方。
D2.非对称高电压n信道IGFET的源极/漏极延伸区
非对称高电压IGFET 100的漏极延伸区242E的掺杂程度轻于源极延伸区240E。不过，每一个横向延伸区240E或242E的n型掺杂都会落入由符号“n+”表示的重度n型掺杂的范围中。据此，横向延伸区240E与242E两者在图11.1与12中都被标示为“n+”。如下文的进一步解释，相较于用来提供横向漏极延伸区242E中的重度n型掺杂的n型掺杂物，横向源极延伸区240E中的重度n型掺杂通常是由较高原子量的n型掺杂物来提供。
n+源极延伸区240E通常由离子植入被称为n型浅源极延伸区掺杂物的n型半导体掺杂物来定义，因为其仅是用来定义比较浅的n型源极延伸区。n+漏极延伸区242通常由离子植入被称为n型漏极延伸区掺杂物且也被称为n型深S/D延伸区掺杂物的n型半导体掺杂物来定义，因为其是用来定义比较深的n型源极延伸区及比较深的n型漏极延伸区。
n+横向延伸区240E与242E具有多种用途。因为主要源极部240M和主要漏极部242M通常由离子植入来定义，延伸区240E与242E便会充当缓冲区，通过让主要源极部240M和主要漏极部242M的超高植入剂量远离栅极电介质260以防止栅极介电层260在IGFET制造期间遭到破坏。在IGFET操作期间，横向延伸区240E与242E会让沟道区带244中的电场低于在n++主要源极部240M与n++主要漏极部242M延伸在栅极电极262下方所产生的电场。漏极延伸区242E的存在会抑止热载流子注入栅极电介质260中，从而防止栅极电介质260被充电。因此，IGFET 100的临界电压VT会非常稳定，即，不会随着操作时间漂移。
IGFET 100会通过被形成在沿着沟道区带244的上方表面的耗尽区中的一次电子(primary electron)所组成的沟道让电流从n+源极延伸区240E导通至n+漏极延伸区242E。就注入栅极介电层260中的热载流子注入来说，漏极242中的电场会让该一次电子加速并在其接近漏极242时获得能量。冲击离子化会发生在漏极242中以产生二次电荷载流子(电子与空穴皆有)，它们大体上会在该局部电场的方向中前进。某些该二次电荷载流子(尤其是二次电子)会朝栅极介电层260移动。因为漏极延伸区242E的掺杂程度轻于主要漏极部242M，所以，当该一次电子进入漏极242时会受到低电场的作用。结果，会有较少热的(有能量)二次电荷载流子被注入栅极介电层260中。栅极电介质260受到的热载流子破坏便会降低。另外，栅极电介质260经过减小充电，否则，导致IGFET100的临界电压VT产生非预期的漂移。
更明确地说，探讨由超重度掺杂的主要部以及较轻度掺杂但是仍为重度掺杂的横向延伸区组成每个n型S/D区带的参考n沟道IGFET，对照参考IGFET的源极延伸区与漏极延伸区和在IGFET 100的源极延伸区240E中的重度n型掺杂实质相同的情形，漏极延伸区242E中的下方n型掺杂会让沿着漏极延伸区242E跨越漏极-主体结248部分的掺杂物浓度的变化比沿着该参考IGFET中的漏极延伸区跨越该漏极-主体pn结部分的掺杂物浓度的变化更为平缓。沿着漏极延伸区242E中的漏极-主体结248部分的耗尽区的宽度因而会增加。这会让漏极延伸区242E中的电场进一步降低。因此，发生在漏极延伸区242E中的冲击离子化会少于发生在参考IGFET中的漏极延伸区中的冲击离子化。由于漏极延伸区242E中的低冲击离子化的关系，IGFET 100会引发较少的破坏热载流子注入栅极介电层260中。
除了掺杂程度轻于n+源极延伸区240E之外，n+漏极延伸区242E延伸的深度也明显大于n+源极延伸区240E。对符合下面条件的IGFET来说，假设ySE与yDE分别代表S/D延伸区的最大深度，其横向S/D延伸区的掺杂程度轻于各自的主要S/D部而且IGFET的沟道区带沿着上方半导体表面终止在横向S/D延伸区。那么，IGFET 100的漏极延伸区242E的深度yDE会明显超过源极延伸区240E的深度ySE。IGFET 100的漏极延伸区深度yDE通常会大于它的源极延伸区深度ySE至少20％，优选的至少30％，更优选的至少50％，甚至更优选的至少100％。有数个因素导致漏极延伸区242E的延伸深度明显大过源极延伸区240E。
源极延伸区240E与漏极延伸区242E会各自在该上方半导体表面的下方达到最大(或峰值)n型掺杂物浓度。对符合下面条件的IGFET来说，假设ySEPK与yDEPK分别代表S/D延伸区的延伸区定义掺杂物的最大浓度位置处的平均深度，其横向S/D延伸区的掺杂程度轻于IGFET的S/D区带的各自主要S/D部且IGFET的沟道区带沿着上方半导体表面终止在横向S/D延伸区，且横向S/D延伸区是由最大(或峰值)浓度出现在大体上横向延伸在该上方半导体表面下方的各自位置中的半导体掺杂物来定义。IGFET100的源极延伸区240E与漏极延伸区242E的最大掺杂物浓度深度ySEPK与yDEPK显示在图12中。源极延伸区240E的深度ySEPK通常为0.004至0.020μm，一般为0.015μm。漏极延伸区242E的深度yDEPK通常为0.010至0.030μm，一般为0.020μm。
如IGFET 100的前述ySEPK与yDEPK数值所示，造成漏极延伸区242E的延伸深度明显大于源极延伸区240E的一个因素为实施源极延伸区240E与漏极延伸区242E的离子植入时会让漏极延伸区242E中的最大n型掺杂物浓度的深度yDEPK明显超过源极延伸区240E中的最大n型掺杂物浓度的深度ySEPK。IGFET 100的最大漏极延伸区掺杂物浓度深度yDEPK通常会大于它的最大源极延伸区掺杂物浓度深度ySEPK至少10％，优选的至少20％，更优选的至少30％。
因为漏极延伸区242E的掺杂程度轻于源极延伸区240E，所以漏极延伸区242E中在深度yDEPK处的最大全部n型掺杂物浓度会明显小于源极延伸区240E中在深度ySEPK处的最大全部n型掺杂物浓度。漏极延伸区242E中在深度yDEPK处的最大全部n型掺杂物浓度通常不会超过源极延伸区240E中在深度ySEPK处的最大全部n型掺杂物浓度的一半，优选的不会超过四分之一，更优选的不会超过十分之一，甚至更优选的不会超过二十分之一。因此，漏极延伸区242E中在深度yDEPK处的最大净n型掺杂物浓度会明显小于源极延伸区240E中在深度ySEPK处的最大净n型掺杂物浓度，通常不会超过一半，优选的不会超过四分之一，更优选的不会超过十分之一，甚至更优选的不会超过二十分之一。换言之，源极延伸区240E中在深度ySEPK处的最大全部n型掺杂物浓度或净n型掺杂物浓度会明显大于漏极延伸区242E中在深度yDEPK处的最大全部n型掺杂物浓度或净n型掺杂物浓度，通常至少为2倍，优选的至少为4倍，更优选的至少为10倍，甚至更优选的至少为20倍。
造成漏极延伸区242E的延伸深度明显大过源极延伸区240E的另外两个因素涉及p+源极侧晕环袋250。晕环袋250中的p型掺杂物会阻止源极延伸区240E中n型浅源极延伸区掺杂物的扩散，从而降低源极延伸区深度ySE。晕环袋250中的p型掺杂物同样会导致源极延伸区240E的底部出现在较高的位置处，从而进一步降低源极延伸区深度ySE。
漏极延伸区242E延伸深度明显大过源极延伸区240E，以及漏极延伸区242E的掺杂程度轻于源极延伸区240E，该二者的结合会导致漏极延伸区242E中的n型深S/D延伸区掺杂物垂直散开的程度明显大于源极延伸区240E中的n型浅源极延伸区掺杂物。据此，漏极延伸区242E中全部n型掺杂物垂直散开的程度大于源极延伸区240E中全部n型掺杂物。
从源极至漏极流过IGFET(例如IGFET 100或参考IGFET)的电流在进入漏极时通常会朝下散开。对照参考IGFET的源极延伸区与漏极延伸区中的n型掺杂物浓度以实质相同的程度掺杂且延伸至和源极延伸区240E相同深度的情况，漏极延伸区242E的大深度会让经过漏极延伸区242E的电流垂直散开的程度大于参考IGFET的漏极延伸区。因此，漏极延伸区242E中的电流密度会小于参考IGFET的漏极延伸区中的电流密度。
漏极延伸区242E中全部n型掺杂物的高分散会让漏极延伸区242E中的电场小于参考IGFET的漏极延伸区中的电场。相较于参考IGFET的漏极延伸区，较少冲击离子化会发生在漏极延伸区242E中。此外，相较于参考IGFET的漏极延伸区中，冲击离子化发生在进一步远离漏极延伸区242E中的上方半导体表面处。相较于参考IGFET的栅极介电层，会有较少的热载流子抵达栅极电介质260。因此，注入IGFET 100的栅极介电层260中的热载流子的数额进一步减少。
相较于源极延伸区240E，漏极延伸区242E明显的会进一步横向延伸在栅极电极262的下方。对符合下面条件的IGFET来说，假设xSEOL与xDEOL代表分别重叠源极延伸区与漏极延伸区的IGFET栅极电极的数额，其横向S/D延伸区的掺杂程度轻于各自的主要S/D部，而且IGFET的沟道区带沿着上方半导体表面终止在横向S/D延伸区。那么，数额xDEOL(其为IGFET 100的栅极电极262重叠漏极延伸区242E的数额)会明显超过数额xSEOL(其为栅极电极262重叠源极延伸区240E的数额)。图12所示为IGFET 100的栅极电极重叠数额xSEOL与xDEOL。IGFET 100的栅极至漏极延伸区重叠数额xDEOL通常会比栅极至源极延伸区重叠数额xSEOL大至少20％，优选的至少30％，更优选的至少50％。
不幸的是，靠近栅极电极262的漏极侧边缘的栅极介电材料的质量通常不如其余栅极介电材料的质量。对照参考IGFET的S/D延伸区横向延伸在栅极电极下方的数额和源极延伸区240E横向延伸在栅极电极262下方相同的情况，漏极延伸区242E横向延伸在栅极电极262下方的数额越大，便会让经过漏极延伸区242E的电流垂直散开的程度大于参考IGFET的漏极延伸区中。漏极延伸区242E中的电流密度便会进一步降低。这会导致相较于参考IGFET的漏极延伸区中，更少的冲击离子化发生在漏极延伸区242E中。注入栅极介电层260中的热载流子的数额会更进一步减少。由于漏极延伸区242E的低掺杂、较大深度、以及较大栅极电极重叠的关系，IGFET 100中注入栅极电介质260中的破坏性热载流子会非常少，因而让IGFET 100的临界电压随着操作时间呈现非常稳定。
对符合下面条件的IGFET来说，假设ySM与yDM代表主要源极部与主要漏极部的各自的最大深度，其主要源极部与主要漏极部分别接续较轻度掺杂的横向源极延伸区与漏极延伸区，IGFET的沟道区带沿着上方半导体表面终止在该较轻度掺杂的横向源极延伸区与漏极延伸区。IGFET 100的主要漏极部242M的深度yDM通常会与主要源极部240M的深度ySM约略相同。IGFET 100的ySM与yDM中的每一深度通常为0.08至0.20μm，一般为0.14μm。由于有定义晕环袋部250的p型掺杂物存在的关系，IGFET 100的主要源极部深度ySM可能会略小于它的主要漏极部深度yDM。
在图11.1与12的实施例中，IGFET 100的主要源极部240M会延伸至比源极延伸区240E更深的地方。所以，IGFET 100的主要源极部深度ySM会超过它的源极延伸区深度ySE。相反地，本实施例中，漏极延伸区242E会延伸至比主要漏极部242M更深的地方。所以，IGFET 100的漏极延伸区深度yDE会超过它的主要漏极部深度yDM。另外，漏极延伸区242E还会横向延伸在主要漏极部242M的下方。
假设yS与yD分别代表IGFET的源极与漏极的最大深度。深度yS与yD分别为IGFET的源极-主体pn结以及漏极-主体pn结，也就是，IGFET 100的源极-主体结246以及漏极-主体结248的最大深度。因为在图11.1与12的实施例中，IGFET 100的主要源极部深度ySM超过它的源极延伸区深度ySE，所以IGFET 100的源极深度yS等于它的主要源极部深度ySM。相反地，本实施例中的IGFET 100的漏极深度yD等于它的漏极延伸区深度yDE，因为IGFET100的漏极延伸区深度yDE超过它的主要漏极部深度yDM。
IGFET 100的源极深度yS通常为0.08至0.20μm，一般为0.14μm。IGFET 100的漏极深度yD通常为0.10至0.22μm，一般为0.16μm。IGFET 100的漏极深度yD通常超过它的源极深度yS 0.01至0.05μm，一般为0.02μm。此外，IGFET 100的源极延伸区深度ySE通常为0.02至0.10μm，一般为0.04μm。IGFET 100的漏极延伸区深度yDE通常为0.10至0.22μm，一般为0.16μm。据此，IGFET 100的漏极延伸区深度yDE通常约为它的源极延伸区深度ySE的四倍，且不论如何通常会大于它的源极延伸区深度ySE的三倍。
如上述，源极240中有环袋部250的存在会导致沟道区带244具有非对称纵向掺杂物缓变特性。相较源极延伸区240E，漏极延伸区242E的低掺杂、较大深度、及较大栅极电极重迭数额则会让IGFET100具有进一步的非对称性。在上面提及国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中有提出和IGFET100的掺杂非对称性以及主体材料180的空阱掺杂特征有关的进一步解释。
当图绘沟道长度LDR落在0.3μm附近而栅极介电质厚度为6至6.5nm时，n信道IGFET100的临界电压VT为0.5V至0.75V，一般为0.6V至0.65V。IGFET100特别适用于高操作电压范围(例如3.0V)的单向电流应用。
D3.非对称高电压p信道IGFET的结构
非对称高电压p沟道IGFET 102的内部组态基本上和非对称高电压n沟道IGFET 100相同，除了IGFET 102的主体材料是由n型空主要阱区182和深n阱区210所组成，而非如IGFET 100仅由空主要阱区(180)所组成。IGFET 102的区域中的导电类型大体上与IGFET 100中的对应区域的导电类型相反。
更明确如图11.1中所示，IGFET 102有一对p型S/D区带280与282，它们沿着该上方半导体表面位于有源半导体岛142中。S/D区带280与282在下文中通常会分别被称为源极280及漏极282，因为它们通常但非必须，分别具有源极和漏极的功能。源极280及漏极282会被n型空阱主体材料182(也就是全部主体材料182与210中的182部分)的沟道区带284分开。n型空阱主体材料182会：(a)与p型源极280构成源极-主体pn结286，及(b)与p型漏极282构成漏极-主体pn结288。
n型空阱主体材料182的中度掺杂晕环袋部290会沿着源极280向上延伸至上方半导体表面且终止在源极280和漏极282之间的某个位置处。图11.1是源极280延伸至比n源极侧晕环袋290更深处的情形。另或者，晕环袋290延伸至比源极280更深的地方。接着，晕环袋290会横向延伸在源极290的下方。晕环袋290由n型源极环掺杂物定义。
在源极侧晕环袋部290外面的n型空阱主体材料182部分构成n型空阱主体材料部294。在从主体材料182中的深n型空阱浓度最大值的位置处沿着晕环袋部290外面的虚拟垂直线(未图示)朝该上方半导体表面移动时，空阱主要主体材料部294中n型掺杂物的浓度会从符号“n”表示的中度掺杂逐渐降至符号“n-”表示的轻度掺杂。图11.1中的点线296粗略地表示，在其下方位置的主要主体材料部294中n型掺杂物浓度是中度n掺杂，而在其上方的位置294部分中n型掺杂物浓度则是轻度n-掺杂。
沟道区带284(图11.1中未明确界定)由源极280和漏极282间的所有n型单晶硅组成。更明确的说，沟道区带284是由空阱主要主体材料部294的n-上方部的表面邻接区段及下面所构成：(a)所有n晕环袋部290，如果源极280如图11.1实施例中所示延伸至比晕环袋290更深处，或(b)晕环袋290的表面邻接区段，如果晕环袋290的表面邻接区段延伸至比源极280更深处。无论何者，晕环袋290的n型重度掺杂程度都会大于沟道区带284中主要主体材料部294的n-上方部的直接相邻材料。因此，源极290中晕环袋290存在会让沟道区带284具有非对称纵向掺杂物缓变的特性。
有tGdH高厚度数值的栅极介电层300位于上方半导体表面上并且延伸在沟道区带284的上方。栅极电极302位于沟道区带284上方的栅极介电层300上。栅极电极302会部分延伸在源极280和漏极282的上方。
p型源极280是由超重度掺杂主要部280M及较轻度掺杂横向延伸区280E组成。p型漏极282同样是由超重度掺杂主要部282M及较轻度掺杂的横向延伸区282E组成。虽然掺杂程度分别轻过p++主要源极部280M与p++主要漏极部282M，不过，在目前的次微米CIGFET应用中，横向源极延伸区280E与横向延伸区282E仍为重度掺杂。主要源极部280M和主要漏极部282M通常由离子植入p型半导体掺杂物(本文称为p型主要S/D掺杂物，通常为硼)来定义。源极280和漏极282的外部电触点分别通过主要源极部280M和主要漏极部282M来达成。
沟道区带284会沿着上方半导体表面终止在横向源极延伸区280E和横向漏极延伸区282E。栅极电极302会延伸在每一个横向延伸区280E或282E的部分的上方。电极302通常不会延伸在p++主要源极部280M或p++主要漏极部282M的任何一部分的上方。介电侧壁间隔部304与306分别位于栅极电极302的相反横断侧壁中。金属硅化物层308、310及312分别位于栅极电极302、主要源极部280M及主要漏极部282M的顶端。
介电侧壁间隔部304与306分别被称为源极侧间隔部及漏极侧间隔部的L形间隔部，因为它们分别延伸在栅极电极302的源极侧横向侧及漏极侧横向侧中。如IGFET100的L形间隔部264与266，IGFET102中每个L形间隔部304或306皆由一第一L形间隔层SA及具有不同化学特性的一第二L形间隔层SB所构成，第二L形间隔层SB位于第一间隔层SA之上。间隔部304及306的组态和间隔部264及266相同，源极侧间隔部304的横向延伸部分位于主要源极部280M的一部分及源极延伸区280E的一部分的上方。漏极侧间隔部306的横向延伸部分位于主要漏极部282M的一部分及漏极延伸区282E的一部分的上方。
D4.非对称高电压p信道IGFET的源极/漏极延伸区
非对称高电压p沟道IGFET 102的漏极延伸区282E的掺杂程度轻于源极延伸区280E。不过，每一个横向延伸区280E或282E的p型掺杂都会落在由符号“p+”表示的重度p型掺杂的范围中。所以，源极延伸区280E与漏极延伸区282E两者在图11.1中都会被标示为“p+”。
p+源极延伸区280E通常由离子植入被称为p型浅源极延伸区掺杂物的p型半导体掺杂物来定义，因为其仅是用来定义比较浅的p型源极延伸区。p+漏极延伸区282E通常由离子植入被称为p型深漏极延伸区掺杂物且也被称为p型深S/D延伸区掺杂物的p型半导体掺杂物来定义，因为其是用来定义比较深的p型源极延伸区以及比较深的p型漏极延伸区。源极延伸区280E与漏极延伸区282E中的p型掺杂通常由硼来提供。
IGFET 102中的p+横向延伸区280E与282E和IGFET100中的横向延伸区240E与242E实质上具有相同的用途。就此方面来说，IGFET 102会通过沿着沟道区带284的上方表面的耗尽区中所诱发的一次空穴(primary hole)所组成的沟道让电流从p+源极延伸区280E导通至p+漏极延伸区282E。漏极282中的电场会让该一次空穴加速并在它们接近漏极282时获得能量。应该注意的是，在一个方向中移动的空穴基本上是在相反方向中远离掺杂物原子移动的电子，该空穴会冲击漏极282中的原子，用以产生二次电荷载流子(同样电子与空穴都有)，它们大体上会在该局部电场的方向中移动。某些该二次电荷载流子(尤其是二次空穴)会朝栅极介电层300移动。因为漏极延伸区282E的掺杂程度轻于主要漏极部282M，所以当该一次空穴进入漏极282时会受到低电场的作用。结果，会有较少的热(有能量的)二次电荷载流子注入栅极介电层300中，使其带电。IGFET 102中不希望产生的临界电压VT的漂移实质上会降低。
因漏极延伸区242E中的n型掺杂轻于源极延伸区240E中的关系，使得IGFET 100中会有较少的破坏性热载流子注入栅极介电层260中，基于相同理由，漏极延伸区282E中的p型掺杂轻于源极延伸区280E中会使得IGFET 102中会有较少的热载流子注入栅极介电层300中。也就是，IGFET 102中较轻的漏极延伸区掺杂会让沿着漏极延伸区282E跨越漏极-主体结288部分的掺杂物浓度有较平缓的变化。沿着漏极延伸区282E中的漏极-主体结288部分的耗尽区的宽度因而会增加，导致漏极延伸区282E中的电场进一步降低。由于漏极延伸区282E中的冲击离子化相应减小，注入栅极介电层300中的热载流子会减少。
p+源极延伸区280E与p+漏极延伸区282E会各自在上方半导体表面的下方达到最大(或峰值)的p型掺杂物浓度。利用由离子植入所定义的源极延伸区280E与漏极延伸区282E，源极延伸区280E通常会有下面特性：有一条虚拟垂直线(未图示)延伸经过源极延伸区280E并且充分远离主要源极部280M，使得定义主要源极部280M的p型掺杂物对沿着该垂直线的全部p型掺杂物浓度不会有任何显著影响。因此，该p型浅源极延伸区掺杂物的浓度沿着该垂直线达到其最大数值的深度大部分会等于源极延伸区280E中全部p型掺杂物浓度的最大数值深度ySEPK。源极延伸区280E的深度ySEPK通常为0.003至0.015μm，一般为0.006μm。
同样，漏极延伸区282E通常会有下面特性：有一条虚拟垂直线(未图示)延伸经过漏极延伸区282E且充分远离主要漏极部282M，使得定义主要漏极部282M的p型掺杂物对沿着该垂直线的全部p型掺杂物浓度不会有任何显著的影响。该p型深S/D延伸区掺杂物的浓度沿着穿过漏极延伸区282E的垂直线达到其最大数值的深度通常大部分会等于漏极延伸区282E中全部p型掺杂物浓度的最大数值深度yDEPK。如同源极延伸区280E中p型浅源极延伸区掺杂物最大浓度的深度ySEPK，漏极延伸区282E的深度yDEPK通常为0.003至0.015μm，一般为0.006μm。
虽然漏极延伸区282E的最大浓度深度yDEPK通常大部分等于源极延伸区280E的最大浓度深度ySEPK，不过，p+漏极延伸区282E却延伸至远深过p+源极延伸区280E的地方。换言之，IGFET 102的漏极延伸区282E的深度yDE明显超过源极延伸区280E的深度ySE。IGFET 102的漏极延伸区深度yDE通常会大于其源极延伸区深度ySE至少20％，优选的至少30％，更优选的至少50％，甚至更优选的至少100％。
有两个主要因素导致漏极延伸区282E的延伸深度明显大过源极延伸区280E。两个因素都涉及n+源极侧晕环袋290。首先，晕环袋290中的n型掺杂物会减缓源极延伸区280E中p型浅源极延伸区掺杂物的扩散速度，从而降低源极延伸区深度ySE。第二，晕环袋290中的n型掺杂物会导致源极延伸区280E的底部出现在较高的位置处，从而更降低源极延伸区深度ySE。漏极延伸区282E能够通过实施离子植入而排列成延伸至比源极延伸区280E进一步更深的地方，因此漏极延伸区282E中最大p型掺杂物浓度的深度yDEPK会超过源极延伸区280E最大p型掺杂物浓度的深度ySEPK。
在非对称IGFET 100与102的典型实施方式中，n沟道IGFET 100的p晕环袋部250中的p型源极晕环掺杂物和p沟道IGFET102的p+源极延伸区280E中的p型浅源极延伸区掺杂物为相同的原子种类，通常为硼。同样，p沟道IGFET 102的n晕环袋部290中的n型源极晕环掺杂物和n沟道IGFET 100的n+源极延伸区240E中的n型浅源极延伸区掺杂物通常为相同的原子种类，通常为砷。
砷原子远大于硼原子。因此，p沟道IGFET 102的晕环袋部290中n型掺杂物阻碍源极延伸区280E中的p型浅源极延伸区掺杂物的扩散会明显大过n沟道IGFET 100的晕环袋部250中p型掺杂物减缓源极延伸区240E中的n型浅源极延伸区掺杂物扩散的速度。这使得IGFET 100与102有相当的漏极延伸区深度yDE与源极延伸区深度ySE比值，即使p沟道IGFET 102的漏极延伸区282E的最大浓度深度yDEPK通常大部分会与源极延伸区280E的最大浓度深度ySEPK相同而n沟道IGFET 100的漏极延伸区242E的最大浓度深度yDEPK却远大于源极延伸区240E的最大浓度深度ySEPK。
p沟道IGFET 102的漏极延伸区282E中p型深S/D延伸区掺杂物的分布垂直散开的程度明显大过源极延伸区280E中的p型浅源极延伸区掺杂物。因此，漏极延伸区282E中全部p型掺杂物的分布垂直散开的程度明显大过源极延伸区280E中全部p型掺杂物的分布。
漏极延伸区282E的深度大过源极延伸区280E会导致注入IGFET 102的栅极介电层300中的热载流子进一步减少，其大部分和IGFET 100有较少热载流子注入栅极介电层260中有相同的理由。明确地说，IGFET 102中漏极延伸区282E的大深度让流经漏极延伸区282E的电流会有更大的垂直散开，从而会降低漏极延伸区282E中的电流密度。漏极延伸区282E中全部p型掺杂物的高分散会降低漏极延伸区282E中的电场。其所导致的漏极延伸区282E中冲击离子化下降会产生较少的热载流子注入栅极电介质300中。
漏极延伸区282E进一步延伸在栅极电极302下方的程度明显大过源极延伸区280E。结果，IGFET 102的栅极电极302重叠漏极延伸区282E的数额xDEOL明显超过栅极电极302重叠源极延伸区280E的数额xSEOL。IGFET 102的栅极至漏极延伸区重叠数额xDEOL通常比栅极至源极延伸区重叠数额xSEOL大至少20％，优选的至少30％，更优选的至少50％。
栅极电极302在漏极延伸区282E上方的重叠面积大过在源极延伸区280E上方会进一步减少IGFET 102注入栅极介电层300中的热载流子，其和IGFET 100中因为栅极电极262在漏极延伸区242E上方的重叠面积大过在源极延伸区240E上方的关系而有较少热载流子注入栅极介电层260有相同的理由。也就是，IGFET 102的漏极延伸区282E横向延伸在栅极电极302下方的数额越大，流过漏极延伸区282E的电流垂直散开的程度便会越大。漏极延伸区282E中的电流密度便会进一步降低。其所导致的漏极延伸区282E中冲击离子化的进一步下降会产生更少的热载流子注入栅极介电层300之中。由于漏极延伸区282E的低掺杂、较大深度、以及较大栅极电极重叠面积的关系，IGFET 102中注入栅极电介质300中的热载流子会非常少。如同IGFET 100，IGFET 102的临界电压随着操作时间呈现非常稳定。
IGFET 102的主要漏极部282M的深度yDM通常会与主要源极部280M的深度ySM约略相同。IGFET 102的ySM与yDM中的每一个通常为0.05至0.15μm，一般为0.10μm。由于有定义晕环袋部290的n型掺杂物存在关系，IGFET 102的主要源极部深度ySM可能略小于其主要漏极部深度yDM。
在图11.1的实施例中，IGFET 102的主要源极部280M会延伸至比源极延伸区280E更深的地方。所以，IGFET 102的主要源极部深度ySM会超过它的源极延伸区深度ySE。相反地，本实施例中，漏极延伸区282E会延伸至比主要漏极部282M更深的地方。所以，IGFET 102的漏极延伸区深度yDE会超过它的主要漏极部深度yDM。另外，漏极延伸区282E还会横向延伸在主要漏极部282M的下方。
因为在图11.1的实施例中的IGFET 102的主要源极部深度ySM超过它的源极延伸区深度ySE，所以IGFET 102的源极深度yS会等于其主要源极部深度ySM。另一方面，本实施例中IGFET 102的漏极深度yD会等于其漏极延伸区深度yDE，因为IGFET 102的漏极延伸区深度yDE超过其主要漏极部深度yDM。IGFET 102的源极深度yS通常为0.05至0.15μm，一般为0.10μm。从而IGFET 102的漏极深度yD通常为0.08至0.20μm，一般为0.14μm。IGFET 102的漏极深度yD通常超过其源极深度yS 0.01至0.10μm，一般为0.04μm。除此外，IGFET 102的源极延伸区深度ySE通常为0.02至0.10μm，一般为0.06μm。IGFET 102的漏极延伸区深度yDE通常为0.08至0.20μm，一般为0.14μm。据此，IGFET 102的漏极延伸区深度yDE通常大于其源极延伸区深度ySE的两倍。
在图11.1的实施方式中，IGFET 102运用深n阱区210。因为平均深n阱最大浓度深度yDNWPK通常为1.0至2.0μm，一般为1.5μm；所以，IGFET 102的平均深度yDNWPK通常会是其漏极深度yD的5至25倍，优选的8至16倍，一般为10至12倍。
在导体类型相反的条件下，p沟道IGFET 102沿着该上方半导体表面的纵向掺杂物分布非常相似于n沟道IGFET 100沿着该上方半导体表面的纵向掺杂物分布。在上面提及的国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中有提出和IGFET 102的掺杂非对称性以及p型空阱主体材料182的空阱掺杂特征有关的进一步解释。
当图绘沟道长度LDR落在0.3μm附近而栅极介电质厚度为6至6.5nm时，p信道IGFET102的临界电压VT为-0.5V至-0.7V，一般为-0.6V。如同IGFET100，IGFET102特别适用于高操作电压范围(例如3.0V)的单向电流应用。
E.延伸型漏极IGFET
E1.延伸型漏极n信道IGFET的结构
接着说明非对称延伸型漏极延伸型电压互补式IGFET104与106的内部结构。图11.2中IGFET 104与106的核心的放大图分别显示在图13a与13b中。
从n沟道IGFET 104开始，其具有沿着该上方半导体表面位于有源半导体岛144A中的n型第一S/D区带320，如图11.2与13a中所示。空主要阱184B构成IGFET 104的n型第二S/D区带。如下文进一步说明，部分n型S/D区带184B位于有源半导体岛144A与144B中。S/D区带320与184B于下文经常分别称为源极320与漏极184B，因为他们通常，但非必要的分别具有源极和漏极的功能。
源极320以及漏极184B会被由p型空主要阱区184A与p-基板区136所构成的p型主体材料的沟道区带322分开。p型空阱主体材料184A，也就是，全部主体材料184A与136中的184A部分会与n型源极320构成源极-主体pn结324。n型空阱漏极184B与p-基板区136之间的pn结226为IGFET 104的漏极-主体pn结。空主要阱区184A与184B于下文中经常分别称为空阱主体材料184A与空阱漏极184B，以便阐明空阱184A与184B的功能。
n型源极320由超重度掺杂的主要部320以及较轻度掺杂的横向延伸区320E所组成。源极320的外部电触点通过n++主要源极部320M来达成。虽然掺杂程度轻于主要源极部320M；不过，在目前的次微米CIGFET应用中，横向源极延伸区320E仍为重度掺杂。沟道区带322会沿着该上方半导体表面在IGFET 104的源极侧终止于N+源极延伸区320E。
n++主要源极部320M会延伸至比源极延伸区320E更深的地方。据此，源极320的最大深度yS为主要源极部320M的最大深度ySM。IGFET 104的最大源极深度yS显示在图13a中。主要源极部320M与源极延伸区320E分别由n型主要S/D掺杂物与浅源极延伸区掺杂物来定义。
p型空阱主体材料184A的中度掺杂晕环袋部326会沿着源极320向上延伸至该上方半导体表面并且终止在主体材料184A里面某个位置处，因此介于源极320和漏极184B之间。图11.2与13a是源极320，尤其是主要源极部320M延伸至比p源极侧晕环袋326更深处的情形。或者，晕环袋326也能够延伸至比源极320更深的地方。接着，晕环袋326会横向延伸在源极320的下方。晕环袋326由p型源极晕环掺杂物所定义。
图11.2与13a中的符号328表示在源极侧晕环袋部326外面的p型空阱主体材料184A部分。在从主体材料184A中的深p型空阱浓度最大值的位置处沿着晕环袋326外面的选定的虚拟垂直线经由沟道区带322朝该上方半导体表面移动时，空阱主体材料部328中p型掺杂物的浓度会从符号“p”表示的中度掺杂逐渐降至符号“p-”表示的轻度掺杂。点线332(仅标记在图13a)粗略表示在其下方的位置，主体材料部328中p型掺杂物浓度是中度p掺杂，而在其上方的位置328部分中的p型掺杂物浓度则是轻度p-掺杂。直线332下的主体材料部328的中度掺杂部在图13a中被表示为p下方主体材料部328L。在直线332上的主体材料部328的轻度掺杂部在图22a中则被表示为p-上方主体材料部328U。
p型空阱主体材料部328中的p型掺杂物由p型空主要阱掺杂物、p-基板区136的p型背景掺杂物以及p型源极晕环掺杂物(在p晕环袋部326附近)所组成。该p型背景掺杂物的浓度在整个半导体主体中大部分为恒定。因为p型空阱主体材料184A中的p型空主要阱掺杂物会沿着子表面位置在平均深度yPWPK处达到深子表面浓度最大值，所以，主体材料部328中的p型空主要阱掺杂物的存在会让328部分中的全部p型掺杂物的浓度实质上在主体材料184A中的深子表面浓度最大值的位置处达到深局部子表面浓度最大值。主体材料部328中的该深子表面浓度最大值(如图13a中标记着“MAX”的左边双点虚线所示)横向延伸在该上方半导体表面的下方并且同样出现在平均深度yPWPK处。主体材料部328中的该深子表面浓度最大值的出现会使其横向向外凸出。主体材料部328中的该最大凸出部(因此在主体材料184A中)会出现在主体材料184A的328部分中的深子表面浓度最大值的位置处。
n型空阱漏极184B包含超重度掺杂的外部接点部334，其沿着该上方半导体表面位于有源半导体岛144B中。N++外部漏极接点部334在本文有时被称为主要漏极部，因为和主要源极部320M类似，漏极接点部334为超重度掺杂、与沟道区带322隔开、且用来制造IGFET 104的外部电触点。图11.2与13a中的符号336表示漏极184B中位于n++外部漏极接点部/主要漏极部334外面的部分。
在从漏极184B中的深n型空阱浓度最大值的位置处沿着选定的虚拟垂直线经由岛144A朝该上方半导体表面移动时，漏极184B中n型掺杂物的浓度会从符号“n”表示的中度掺杂逐渐降至符号“n-”表示的轻度掺杂。点线340(仅标记在图13a中)粗略地表示，在其下方的位置，空阱漏极部336中n型掺杂物浓度是中度n掺杂，而在其上方的位置，336部分中n型掺杂物浓度则是轻度n-掺杂。直线340之下的漏极部336的中度掺杂部在图13a中会表示为n下方空阱漏极部336L。在直线340之上的漏极部336的轻度掺杂部在图13a中则表示为n-上方空阱漏极部336U。
n型空阱漏极部336中的n型掺杂物由下面所组成：n型空主要阱掺杂物；以及如下文所述，用来形成漏极接点部334的n型主要S/D掺杂物(在n++漏极接点部334附近)。因为n型空阱漏极184B中的n型空主要阱掺杂物会在平均深度yNWPK处达到深子表面浓度最大值，所以，漏极部336中的n型空主要阱掺杂物的存在会让336部分中的全部n型掺杂物的浓度实质上在阱184B中的深子表面浓度最大值的位置处达到深局部子表面浓度最大值。漏极部336中的该深子表面浓度最大值(如图13a中标记着“MAX”的右边双点虚线所示)横向延伸在该上方半导体表面的下方并且同样出现在平均深度yNWPK处。空阱漏极部336中的该深子表面浓度最大值的出现会使其横向向外凸出。漏极部336中的该最大凸出部(且因此会在空阱漏极184B中)会出现在漏极184B的336部分中的该深子表面浓度最大值的位置处。
p-基板区136的表面邻接部136A会横向分隔空阱主体材料184A(明确说空阱主体材料部328)及空阱漏极184B(明确说空阱漏极部336)。假设LWW代表延伸型漏极IGFET(例如IGFET104)中一对互补式(p型与n型)空主要阱间的最小分隔距离，图13a显示出，空阱主体材料184A与空阱漏极184B之间的最小阱至阱分隔距离LWW通常会出现在其最大横向凸出部的位置中。这是因为在图11.2与13a的实施例中的主体材料184A与漏极184B中的深子表面浓度最大值的平均深度yPWPK与yNWPK大部分相等。深度yPWPK与yNWPK之间的差异通常会导致IGFET 104的最小阱至阱分隔距离LWW的位置略微远离图22a中所示位置并且略微倾斜于该上方半导体表面而非如图22a中所示完全横向。
阱分隔部136A为轻度掺杂，因为其构成部分的p-基板区136。p型空阱主体材料184A中的p型掺杂物的深浓度最大值会出现在中度掺杂的下方部(328L)中。n型空阱漏极184B中的n型掺杂物的深浓度最大值同样会出现在中度掺杂的下方部(336L)中。因此，p型主体材料184A的中度掺杂的下方部(328L)及n型漏极184B的中度掺杂的下方部(336L)会被该半导体主体中的较轻度掺杂的部分横向隔开。
沟道区带322(图11.2或13a中未明确界定)由源极320和漏极184B之间的所有p型单晶硅所组成。明确的说，沟道区带322是由阱分隔部136A的表面邻接区段、主体材料部328的p-上方部(328U)的表面邻接区段及下面所构成：(a)如果源极320如图11.2与13a的实施例中所示般地延伸至比晕环袋326更深处，则为所有p晕环袋部326，或(b)如果晕环袋326的表面邻接区段延伸至比源极320更深处，则为晕环袋326的表面邻接区段。无论何者，晕环袋326的p型重度掺杂程度都会大于沟道区带322中主体材料部328的p-上方部(328U)的直接相邻材料。因此，源极320中晕环袋326的存在会让沟道区带322具有非对称纵向掺杂物缓变的特性。沟道区带322中有阱分隔部136A的表面邻接区段的存在则会让它有进一步的非对称纵向掺杂物缓变。
漏极184B会延伸在凹陷的场绝缘区138下方，以便将岛144A中的漏极184B的材料电气连接至岛144B中的漏极184B的材料。明确地说，场绝缘区138会横向包围n++漏极接点部334以及空阱漏极184B的下方较轻度掺杂部分184B 1。场绝缘区138中的部分138A因而会横向分隔漏极接点部334与较轻度掺杂下方漏极部184B1以及位于岛144A中的漏极184B的部分184B2。漏极部184B2会接续p-阱分隔部136A并且向上延伸至该上方半导体表面。漏极184B的其余部分在图13a中以符号184B3来表示并且由从岛144A与144B向下延伸至漏极184B底部的n型漏极材料所组成。因为漏极184B延伸在场绝缘区138的下方因此远深过源极320，所以沟道区带322在从源极320移到漏极184B时向下倾斜的幅度很大。
有tGdH高厚度数值的栅极介电层344位于该上方半导体表面之上并且延伸在沟道区带322的上方。栅极电极346位于沟道区带322上方的栅极介电层344上。栅极电极346会部分延伸在源极320和漏极184B的上方。更明确地说，栅极电极346会部分延伸在源极延伸区320E的上方但却没有延伸在主要源极部320M的上方。栅极电极346会延伸在漏极部184B2的上方并且在中途，通常大约一半的地方，跨越场绝缘部138A朝漏极接点部334延伸。介电侧壁间隔部348与350分别位于栅极电极346的相反横断侧壁中。金属硅化物层352、354及356分别位于栅极电极346、主要源极部320M、及漏极接点部334的顶端。
介电侧壁间隔部348与350为分别被称为源极侧间隔部及漏极侧间隔部的L形间隔部，因为它们分别延伸在栅极电极346的源极侧横向侧及漏极侧横向侧中。类同于IGFET100的L形间隔部264与266，IGFET104的每一个L形间隔部348或350皆是由一第一L形间隔层SA以及一具有不同化学特性的第二L形间隔层SB所构成，第二L形间隔层SB位于第一间隔层SA之上。间隔部348及350的组态和间隔部264及266相同，源极侧间隔部348的横向延伸部分位于主要源极部320M的一部分及源极延伸区320E的一部分的上方。漏极侧间隔部350的横向延伸部分位于场绝缘部分138A的上方。端视场绝缘部分138A的横向宽度而定，漏极侧间隔部350的横向延伸部分也可能延伸在漏极接点部/主要漏极部334的一部分的上方。
当下面条件成立时，延伸型漏极IGFET 104便会处于偏压导通状态中：(a)其栅极至源极电压VGS等于或超过其正临界电压VT；及(b)其漏极至源极VDS在足够的正值处，以便让电子从源极320经由沟道区带322流到漏极184B。当IGFET 104的栅极至源极电压VGS小于其临界电压VT但是漏极至源极VDS在足够的正值处时，如果其栅极至源极电压VGS等于或超过其临界电压VT，电子便会从源极320经由沟道区带322流到漏极184B而让IGFET 104导通，IGFET 104便处于偏压关闭状态中。在偏压关闭状态中，只要漏极至源极VDS的大小不足以造成IGFET 104处于击穿状态，便不会有明显的电子流从该源极320处经由沟道区带322抵达漏极184B。
空阱主体材料184A与空阱漏极184B的掺杂特征会导致当IGFET 104处于偏压关闭状态时，延伸型漏极IGFET 104的单晶硅中的电场的峰值大小会明显出现在该上方半导体表面之下。在IGFET操作期间，IGFET 104因热载流子栅极电介质充电的关系所引起的劣化会远小于常见的延伸型漏极IGFET，在常见的延伸型漏极IGFET中，IGFET的单晶硅中的电场的峰值大小会出现在该上方半导体表面中。IGFET 104的可靠度会大幅提高。
在上提国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中提出空阱主体材料184A与空阱漏极184B的掺杂特征如何让IGFET104的单晶硅处于偏压关闭状态时的电场的尖峰大小明显出现在该上方半导体表面之下的解释。简言之，空主要阱最大掺杂物浓度深度yPWPK与yNWPK具有相似的数值，其中p型空阱主体材料184A中的p型空主要阱最大浓度深度yPWPK通常会略大于n型空阱漏极184B中的n型空主要阱最大浓度深度yNWPK。
IGFET 104的空主要阱最大掺杂物浓度深度yPWPK与yNWPK两者都大于源极320的最大深度yS。深度yPWPK与yNWPK中每一个通常为IGFET 104的最大源极深度yS的至少两倍，但通常不超过IGFET 104的源极深度yS的10倍，优选的不超过5倍，更优选的不超过4倍。例如，每一个深度yPWPK或yNWPK通常为源极深度yS的2至3倍。
从空阱主体材料184A处开始，该p型空主要阱掺杂物的浓度在从该p型空主要阱掺杂物于深度yPWPK的最大浓度的位置处沿选定虚拟垂直线经由p型空阱主体材料部328(其包含环袋部326及p-基板区136的136A部分之间的沟道区带322部分)向上移到该上方半导体表面时通常会以实质单调方式减小至该p型空主要阱掺杂物于深度yPWPK的最大浓度的最多十分之一，较佳减小至最多二十分之一，更佳减小至最多四十分之一。例如该p型空主要阱掺杂物的浓度在从p型空主要阱掺杂物的最大浓度的yPWPK位置处沿该选定垂直线经由主体材料部328向上移到该上方半导体表面时会以实质单调方式减小至该p型空主要阱掺杂物于深度yPWPK的最大浓度的不到1/80而落在1/100附近。全部p型掺杂物的浓度会沿该选定垂直线大部分在深度yPWPK处达到最大值，且在该垂直线中于不大于yPWPK的深度y处会和该p型空主要阱掺杂物的浓度具有大部分相同的变化。
接着参考n型空阱漏极184B，n型空主要阱掺杂物的浓度在从该n型空主要阱掺杂物于深度yNWPK的最大浓度的位置处沿选定虚拟垂直线经由空阱漏极184B的184B3部分与184B2部分向上移到该上方半导体表面时也会以实质单调方式减小至该n型空主要阱掺杂物于深度yNWPK的最大浓度的最多十分之一，较佳减小至最多二十分之一，更佳减小至最多四十分之一。例如n型空主要阱掺杂物的浓度在从该n型空主要阱掺杂物的最大浓度的yNWPK位置处沿该选定垂直线经由漏极184B的184B3部分与184B2部分移到该上方半导体表面时会减小至该n型空主要阱掺杂物于深度yNWPK的最大浓度的不到1/80而落在1/100附近。全部n型掺杂物的浓度会沿该垂直线在深度yNWPK处达到最大值，且穿过n型空阱漏极184B的184B2部分与184B3部分的垂直线会和n型空主要阱掺杂物的浓度具有相同变化。
E2.延伸型漏极n沟道IGFET的操作物理性
前述空阱特征让延伸型漏极n沟道IGFET 104具有下述装置物理性与操作特征。当IGFET 104处于偏压关闭状态时，该IGFET的单晶硅中的电场沿着漏极-主体结226在由空阱区184A与184B彼此邻近及下述最大数值所决定的位置处达到峰值：(a)p型空阱主体材料184A的328部分中的全部p型掺杂物的浓度NT；及(b)n型空阱漏极184B的184B2部分与184B3部分中的全部n型掺杂物的浓度NT。因为p型空阱主体材料部328中全部p型掺杂物的浓度NT的最大数值处的深度yPWPK通常约略等于n型空阱漏极184B的184B2部分与184B3部分中全部n型掺杂物的浓度NT的最大数值处的深度yNWPK，且因为空阱184A与184B在深度yPWPK与yNWPK处彼此最靠近，所以，IGFET 104的单晶硅中的电场的峰值数值约略会出现在漏极-主体结226中的深度yNWPK处。图22a中的圆圈358表示此位置。因为深度yNWPK通常为源极320的最大深度yS的至少两倍，所以IGFET 104的单晶硅中的峰值电场位置358通常是其在偏压关闭状态时IGFET 104的最大源极深度yS的至少两倍。
当IGFET 104在偏压导通状态中时，从源极320流到漏极184B的电子刚开始会沿着空阱主体材料184A中的沟道区带322部分的上方表面在该单晶硅之中移动。在进入p-基板区136的136A部分之后，电子通常会往下移动并且散开。在抵达漏极184B时，电子流会分散跨越岛144A中漏极-主体结226的大体垂直部分。该电子流同样会散开横向跨越漏极184B的184B2部分。
该电子(本文称为一次电子)的速度在从源极320移动到漏极184B时会增加，从而提高它们的能量。当高能量的一次电子撞击漏极材料的原子时在漏极184B中便发生冲击离子化，用以创造二次电荷载流子(电子与空穴都有)，它们大体上会在该局部电场的方向中移动。在高电场的本体区中所产生的某些二次电荷载流子(尤其是二次空穴)会朝位于漏极184B的184B2部分上方的介电层344部分移动。
冲击离子化的数额通常会随着电场增加以及一次电子的电流密度增加而提高。最大数额的冲击离子化发生在电场向量与一次电子电流密度向量的数量为最高的地方。让峰值电场出现在漏极-主体结226中的深度yNWPK处，漏极184B中的冲击离子化便会明显地被强制往下。漏极184B中最大数额的冲击离子化通常会出现在大于IGFET 104的最大源极深度yS的深度处。
对照尺寸与IGFET 104约略相同的常见n沟道延伸型漏极IGFET，IGFET 104中的冲击离子化所产生的抵达该上方半导体表面并有足以进入栅极介电层344中的能量的二次电荷载流子(尤其是二次空穴)非常少。栅极电介质344的热载流子充电作用会大幅降低。因此，IGFET 104因为由冲击离子化产生的电荷载流子寄宿在栅极电介质344中造成的临界电压漂移会非常小。IGFET 104的操作特征随着操作时间会非常稳定。IGFET 104的可靠度与寿命则会大幅提高。
当图绘沟道长度LDR落在0.5μm附近而栅极介电质厚度为6至6.5nm时，n信道IGFET104的临界电压VT通常为0.5V至0.7V，一般为0.6V。延伸型漏极IGFET104特别适用于操作电压范围远高于(例如12V)非对称n沟道IGFET100之典型3.0V高电压操作范围的功率应用、高电压切换应用、EEPROM程序化应用、以及ESD保护应用。
E3.延伸型漏极p信道IGFET的结构
延伸型漏极延伸型电压p沟道IGFET 106的组态和延伸型漏极延伸型电压n沟道IGFET 104类似。不过，由于p沟道IGFET 106的深n阱212不会抵达该上方半导体表面的关系，会有一些显著的差异。
参考图11.2与13b，p沟道IGFET 106具有沿着该上方半导体表面位于有源半导体岛146A中的p型第一S/D区带360。空主要阱区186B与p-基板区136的表面邻接部136B的结合会构成IGFET 106的p型第二S/D区带186B/136B。如下文进一步说明，部分p型S/D区带186B/136B位于有源半导体岛146A与146B中。S/D区带360与186B/136B于下文经常分别称为源极360与漏极186B/136B，因为他们通常，但非必须分别具有源极和漏极的功能。
源极360及漏极186B/136B会被由n型空主要阱区186A与深n阱区212所构成的n型主体材料的沟道区带362分开。n型空阱主体材料186A，也就是全部主体材料186A与212中的186A部分会与p型源极360构成源极-主体pn结364。深n阱212与n型主体材料186A会与漏极186B/136B构成漏极-主体pn结228。一部分的漏极-主体pn结228位于深n阱212和p型空主要阱区186B之间。空主要阱区186A与186B于下文中经常分别称为空阱主体材料186A与空阱漏极材料186B，以便阐明空阱186A与186B的功能。
p型源极360由下面所组成：超重度掺杂的主要部360M及较轻度掺杂但仍为重度掺杂的横向延伸区360E。源极360的外部电触点通过p++主要源极部360M来达成。沟道区带362会沿着该上方半导体表面在IGFET 106的源极侧终止于p+源极延伸区360E。
主要源极部360M会延伸至比源极延伸区360E更深的地方。因此，源极360的最大深度yS为主要源极部360M的最大深度ySM。IGFET 106的最大源极深度yS显示在图13b中。主要源极部360M与源极延伸区360E分别由p型主要S/D掺杂物与浅源极延伸区掺杂物来定义。
n型空阱主体材料186A的中度掺杂晕环袋部366会沿着源极360向上延伸至该上方半导体表面并且终止在主体材料186A里面(且因此介于源极360和漏极186B/136B之间)的某个位置处。图11.2与13b表现了源极360(明确地说，主要源极部360M)延伸至比n源极侧晕环袋366更深处的情形。在另一个实施例中，晕环袋366也能够延伸至比源极360更深的地方。在此情况中，晕环袋366会横向延伸在源极360的下方。晕环袋366由n型源极晕环掺杂物所定义。
图11.2与13b中的符号368表示在源极侧晕环袋部366外面的n型空阱主体材料186A部分。在从主体材料186A中的深n型空阱浓度最大值的位置处沿着晕环袋366外面的选定的虚拟垂直线经由沟道区带362朝该上方半导体表面移动时，主体材料部368中n型掺杂物的浓度会从符号“n”表示的中度掺杂逐渐降至符号”n-”表示的轻度掺杂。点线372(仅标记在图13b中)粗略表示在其下方的位置，主体材料部368中n型掺杂物浓度是中度n掺杂，而在其上方的位置368部分中的n型掺杂物浓度则为轻度n-掺杂。直线372下的主体材料部368的中度掺杂部在图13b中会表示为n下方主体材料部368L。n晕环袋366外部直线372上的主体材料部368的轻度掺杂部在图13b中则会表示为n-上方主体材料部368U。
n型主体材料部368中的n型掺杂物由n型空主要阱掺杂物、构成深n阱212的深n阱掺杂物及构成晕环袋部366的n型源极晕环掺杂物(在n晕环袋部366附近)所组成。相较于平均n型空主要阱最大浓度深度yNWPK处的n型空主要阱掺杂物的浓度，该深n阱掺杂物的浓度非常小。因为n型空阱主体材料186A中的n型空主要阱掺杂物会沿着子表面位置在平均深度yNWPK处达到深子表面浓度最大值，所以主体材料部368中的n型空主要阱掺杂物的存在会让368部分中的全部n型掺杂物的浓度实质上在主体材料186A中的深子表面浓度最大值的位置处达到深局部子表面浓度最大值。主体材料部368中深子表面浓度最大值(如图13b标记”MAX”的左边双点虚线所示)横向延伸在该上方半导体表面的下方并且同样出现在平均深度yNWPK处。主体材料部368中的该深子表面浓度最大值的出现会使其横向向外凸出。主体材料部368中的该最大凸出部(因此在主体材料186A中)会出现在主体材料186A的368部分中的该深子表面浓度最大值的位置处。
p型漏极186B/136B，尤其是空阱漏极材料186B，包含超重度掺杂的外部接点部374，其沿着该上方半导体表面位于有源半导体岛146B中。p++外部漏极接点部374在本文中有时候会被称为主要漏极部，因为和主要源极部360M类似，漏极接点部374是超重度掺杂，与沟道区带362隔开，并且用来制造IGFET 106的外部电触点。图11.2与13b中的符号376表示位于n++外部漏极接点部/主要漏极部374外面的空阱部分186B。
在从空阱186B中的深p型空阱浓度最大值的位置处沿着选定的虚拟垂直线经由岛146A朝该上方半导体表面移动时，漏极186B/136B中p型掺杂物的浓度会从符号”p”表示的中度掺杂逐渐降至符号”p-”表示的轻度掺杂。点线380(仅标记在图13b中)粗略表示在其下方的位置，空阱漏极部376中p型掺杂物浓度为中度p掺杂，而在其上方的位置376部分中的p型掺杂物浓度则为轻度p-掺杂。直线380下的漏极部376的中度掺杂部在图13b中会被表示为p下方空阱漏极部376L。在直线380上的漏极部376的轻度掺杂部在图13b中则会被表示为p-上方空阱漏极部376U。
p型空阱漏极部376中的p型掺杂物由下面所组成：p型空主要阱掺杂物；p-基板区136中大部分恒定的p型背景掺杂物；以及如下文所述，用来形成漏极接点部374的p型主要S/D掺杂物(在p++漏极接点部374附近)。因为p型漏极186B/136B中的p型空主要阱掺杂物会在平均深度yPWPK处达到深子表面浓度最大值，所以，漏极部376中的p型空主要阱掺杂物的存在会让376部分中的全部p型掺杂物的浓度实质上在阱186B中的深子表面浓度最大值的位置处达到深局部子表面浓度最大值。漏极部376中的该深子表面浓度最大值(如图13b中标记着”MAX”的右边双点虚线所示者)横向延伸在该上方半导体表面的下方并且同样出现在平均深度yPWPK处。空阱漏极部376中的该深子表面浓度最大值的出现会使其横向向外凸出。漏极部376中的该最大凸出部(且因此会在空阱186B中)会出现在阱186B的376部分中的该深子表面浓度最大值的位置处。
用于形成深n阱212的深n阱掺杂物会沿着横向延伸在主要阱186A与186B以及位于主要阱186A与186B之间的经掺杂单晶硅下方的位置达到最大子表面掺杂物浓度。和每一个阱186A或186B中的掺杂物浓度在从该最大阱掺杂物浓度的位置处朝该上方半导体表面移动时的改变方式有些类似，在从阱212中的最大掺杂物浓度最大值的位置处沿着延伸穿过位于主要阱186A与186B之间的单晶硅的选定虚拟垂直线朝该上方半导体表面移动时，深n阱212中的n型掺杂物的浓度会从符号”n”表示的中度掺杂逐渐降至符号”n-”表示的轻度掺杂。点线382(仅标记在图13b中)粗略地表示，在其下方的位置，深n阱212中n型掺杂物浓度为中度n掺杂，而在其上方的位置，深n阱212之中n型掺杂物浓度则为轻度n-掺杂。直线382下的深n阱212的中度掺杂部在图13b中会被表示为n下方阱部212L。在直线382上的深n阱212的轻度掺杂部在图13b中则会被表示为n-上方阱部212U。
空阱主体材料186A(明确的说空阱主体材料部368)以及空阱漏极材料186B(明确的说空阱漏极部376)会被该半导体主体的阱分隔部分离。IGFET 106的阱分隔部由下面所组成：(a)深n阱212的轻度掺杂上方部(212U)，以及(b)上覆的漏极部136B。图13b显示出，空阱主体材料186A与阱186B之间的最小阱至阱分隔距离LWW通常会出现在它们的最大横向凸出部的位置中。这是因为在图11.2与13b的实施例中的主体材料186A与阱186B中的深子表面浓度最大值的平均深度yNWPK与yPWPK大部分相等。深度yNWPK与yPWPK之间的差异通常会导致IGFET 106的最小阱至阱分隔距离LWW的位置略微远离图13b中所示的位置并且略微倾斜于该上方半导体表面而非如图13b中所示般地完全横向。
假设IGFET 106的阱分隔部称为阱分隔部212U/136B，阱分隔部212U/136B的漏极部136B为轻度掺杂p型，因为136B部是p-基板区136的一部分。阱分隔部212U/136B中的212U部分为轻度掺杂n型，因为212U部分为深n阱212的轻度掺杂上方部。n型空阱主体材料186A中的n型掺杂物的深浓度最大值会出现在中度掺杂的下方部(368L)之中。p型空阱186B中的p型掺杂物的深浓度最大值同样会出现在中度掺杂的下方部(376L)之中。因此，n型主体材料186A的中度掺杂的下方部(368L)以及p型阱186B的中度掺杂的下方部(376L)会被该半导体主体中的较轻度掺杂的部分横向隔开。
沟道区带362(图11.2或13b中并未明确界定)由源极360和漏极186B/136B之间的所有n型单晶硅所组成。明确地说，沟道区带362是由主体材料部368的n-上方部(368U)的表面邻接区段以及下面所构成：(a)如果源极360如图11.2与13b的实施例中所示般地延伸至比晕环袋366更深处的话，则为所有n晕环袋部366，或(b)如果晕环袋366的表面邻接区段延伸至比源极360更深处的话，则为晕环袋366的表面邻接区段。无论何者，晕环袋366的n型重度掺杂程度都会大于沟道区带362中主体材料部368的n-上方部(368U)的直接相邻材料。因此，源极360中晕环袋366的存在会让沟道区带362具有非对称纵向掺杂物缓变的特性。
漏极186B/136B的阱区186B会延伸在凹陷的场绝缘区138下方，以便将岛146A中的漏极186B/136B的材料电气连接至岛146B中的漏极186B/136B的材料。明确地说，场绝缘区138会横向包围p++漏极接点部374及漏极186B/136B的下方较轻度掺杂部分186B1。场绝缘区138中的部分138B因而会横向分隔漏极接点部374与较轻度掺杂下方漏极部186B1以及位于岛146A之中的阱186B的部分186B2。漏极部186B2会接续轻度掺杂的阱分隔部212U/136B且向上延伸至该上方半导体表面。阱186B的其余部分在图13b中以符号186B3来表示且由从岛146A与146B向下延伸至阱186B底部的n型漏极材料所组成。
厚度值有tGdH高的栅极介电层384位于该上方半导体表面之上并且延伸在沟道区带362的上方。栅极电极386位于沟道区带362上方的栅极介电层384上。栅极电极386会部分延伸在源极360和漏极186B/136B的上方。更明确的说，栅极电极386会部分延伸在源极延伸区360E的上方但却没有延伸在主要源极部360M的上方。栅极电极386会延伸在漏极部136B与186B2的上方且在中途(通常大约一半的地方)跨越场绝缘部138B朝漏极接点部374延伸。介电侧壁间隔部388与390分别位于栅极电极386的相反横断侧壁中。金属硅化物层392、394及396分别位于栅极电极386、主要源极部360M及漏极接点部374的顶端。
介电侧壁间隔部388与390为分别被称为源极侧间隔部及漏极侧间隔部的L形间隔部，因为它们分别延伸在栅极电极386的源极侧横向侧及漏极侧横向侧中。如同非对称IGFET100的L形间隔部264与266且因而如同延伸型漏极IGFET104的L形间隔部348与350，IGFET106的每一个L形间隔部388或390皆是由一第一L形间隔层SA以及一具有不同化学特性的第二L形间隔层SB所构成，第二L形间隔层SB位于第一间隔层SA之上。间隔部388及390的组态和间隔部348及350相同，源极侧间隔部388的横向延伸部分位于主要源极部360M的一部分及源极延伸区360E的一部分的上方。漏极侧间隔部390的横向延伸部分位于场绝缘部分138B的上方。端视场绝缘部分138B的横向宽度而定，漏极侧间隔部390的横向延伸部分也可能延伸在漏极接点部/主要漏极部374的一部分的上方。
延伸型漏极IGFET 106在下述条件成立时便处于偏压导通状态中：(a)其栅极至源极电压VGS等于或小于其负临界电压VT；及(b)其漏极至源极VDS在足够的负值处以便让空穴从源极360经由沟道区带362流到漏极186B/136B。当IGFET 106的栅极至源极电压VGS超过其临界电压VT但是漏极至源极VDS在足够的负值处时若其栅极至源极电压VGS等于或小于其临界电压VT的话，空穴便会从源极360经由沟道区带362流到漏极186B/136B而让IGFET 106导通，IGFET 106便处于偏压关闭状态中。在偏压关闭状态中，只要漏极至源极VDS不够低，也就是负值不够高到足以让IGFET 106处于击穿状态，便不会有明显空穴流从该源极360处经由沟道区带362抵达漏极186B/136B。
空阱主体材料186A与漏极186B/136B的空阱区186B的掺杂特征同样具有下面性质：当IGFET106处于偏压关闭状态之中时，IGFET106的单晶硅中的电场的尖峰大小会明显出现在该上方半导体表面之下。该上方半导体表面中的应力会降低，尤其是在漏极186B接合栅极介电层384的地方。结果，在IGFET操作期间，介电层384的恶化会远小于已知的延伸型漏极IGFET，在已知的延伸型漏极IGFET之中，单晶硅中的电场会在该上方半导体表面中达到最大值。IGFET106的寿命与可靠度会大幅提高。
导致当IGFET 106处于偏压关闭状态时p沟道IGFET106的单晶硅中的电场的峰值大小会明显出现在该上方半导体表面之下的空阱掺杂特征和n沟道IGFET 104的空阱掺杂特征非常类似。
在上面提及的国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中有提出空阱主体材料186A与漏极186B/136B的空阱区186B的掺杂特征如何当IGFET106处于偏压关闭状态之中时让IGFET106的单晶硅中的电场的尖峰大小明显出现在该上方半导体表面之下的解释。简言之，n型空阱主体材料186A中的n型空主要阱掺杂物的浓度会沿着一穿过主体材料186A之主体材料部368的选定虚拟垂直线大部分于平均深度yNWPK处达到最大浓度。n型漏极186B/136B的空阱186B的186B2部分与186B3部分中的p型空主要阱掺杂物的浓度会沿着一穿过空阱186B的186B2部分与186B3部分的选定虚拟垂直线大部分于平均深度yPWPK处达到最大浓度。如上面所提，空阱主体材料186A与空阱186B中大部分在约略相等深度yNWPK与yPWPK处的掺杂物浓度最大值系因各自离子植入该n型空主要阱掺杂物与p型空主要阱掺杂物所造成。
IGFET 106的空主要阱最大掺杂物浓度深度yNWPK与yPWPK都大于源极360的最大深度yS。深度yNWPK与yPWPK中的每一个通常为IGFET 106的最大源极深度yS的至少两倍，但是通常不会超过IGFET 106的源极深度yS的10倍，优选的不会超过5倍，更优选的不会超过4倍。每一个深度yPWPK或yNWPK通常为源极深度yS的2至4倍。
n型空主要阱掺杂物的浓度在从深度yNWPK处该n型空主要阱掺杂物的最大浓度的位置处沿着该选定垂直线经由n型空阱主体材料部368(其包含环袋部366外面的沟道区带362部分)向上移到该上方半导体表面时通常会以实质单调的方式减小至深度yNWPK处该n型空主要阱掺杂物的最大浓度的最多十分之一，较佳减小至最多二十分之一，更佳减小至最多四十分之一。例如n型空主要阱掺杂物的浓度在从该n型空主要阱掺杂物的最大浓度的yNWPK位置处沿着该选定垂直线经由主体材料部368向上移到该上方半导体表面时通常会减小至深度yNWPK处该n型空主要阱掺杂物的最大浓度的不到1/80而落在1/100附近。主体材料部368中全部n型掺杂物的浓度会沿着该垂直线在深度yNWPK处达到一最大值，并且在该垂直线中不大于yNWPK的深度y处会和该n型空主要阱掺杂物的浓度具有大部分相同的变化。
接着参考漏极186B/136B的p型空阱区186B，该p型空主要阱掺杂物的浓度在从深度yPWPK处该p型空主要阱掺杂物的最大浓度的位置处沿该选定虚拟垂直线经由漏极186B/136B的186B3部分与186B2部分向上移到该上方半导体表面时通常以实质单调方式减小至深度yPWPK处该p型空主要阱掺杂物的最大浓度的最多十分之一，较佳减小至最多二十分之一，更佳减小至最多四十分之一。例如p型空主要阱掺杂物的浓度在从p型空主要阱掺杂物的最大浓度的yPWPK位置处沿该选定垂直线经由186B3部分与186B2部分移到该上方半导体表面时会减小至深度yPWPK处该p型空主要阱掺杂物的最大浓度的不到1/80而落在1/100附近。空阱区186B的186B2部分与186B3部分的全部p型掺杂物沿着该垂直线的浓度在该垂直线中不大于yPWPK的深度y处会和该p型空主要阱掺杂物的浓度具有大部分相同的变化。
E4.延伸型漏极p沟道IGFET的操作物理性
在电压与电荷极性相反的条件下，延伸型漏极p沟道IGFET 106的装置物理性及操作特征和延伸型漏极n沟道IGFET104非常类似。由于p-基板136的136B部构成IGFET 106的p型漏极部186B/136B的部分，而基板136中同样位置的136A部分构成IGFET 104的整体p型主体材料的部分，所以，IGFET 104与106的装置物理性及操作的差异没有很大。IGFET 106的漏极特征取决于漏极186B/136B的空阱区186B的186B2部分与186B3部分中的实质p型掺杂的程度大过取决于基板部分136B中较轻度的p型掺杂。
当IGFET 106处于偏压关闭状态中时，该IGFET的单晶硅中的电场会沿着漏极-主体结228在由空阱区186A与186B彼此邻近以及下面的最大数值所决定的位置处达到峰值数值：(a)n型空阱主体材料186A的368部分中的全部n型掺杂物的浓度；及(b)漏极186B/136B的p型空阱漏极材料186B的186B2部分与186B3部分中的全部p型掺杂物的浓度。因为n型空阱主体材料部368中的全部n型掺杂物的最大浓度处的深度yNWPK通常约略等于p型漏极186B/136B的186B2部分与186B3部分中的全部p型掺杂物的最大浓度处的深度yPWPK，且因为空阱186A与186B在深度yNWPK与yPWPK处彼此最靠近，所以IGFET 106的单晶硅中的电场的峰值数值约略会出现在漏极-主体结228中的深度yPWPK处。图13b中的圆圈398表示此位置。因为深度yPWPK通常为源极360的最大深度yS的至少两倍，所以，IGFET 106的单晶硅中的峰值电场便通常会是其在偏压关闭状态中时IGFET 106的最大源极深度yS的至少两倍。
在一个方向中移动的空穴基本上会构成在相反方向中远离掺杂物原子移动的电子。当IGFET 106进入偏压导通状态中时，从源极360流到漏极186B/136B的空穴刚开始会沿着空阱主体材料186A中的沟道区带362部分的上方表面在该单晶硅中移动。当该空穴进入漏极186B/136B的p-基板部分136B后，它们通常会往下移动并且散开。在进入漏极186B/136B的186B2部分时，该空穴会进一步下移动并且进一步散开。
空穴(本文称为一次空穴)的速度在从源极360移动到漏极186B/136B时会增加，从而会提高它们的能量。当高能量的电荷载流子撞击漏极材料的原子时在漏极186B/136B中便发生冲击离子化，用以创造二次电荷载流子(同样为电子与空穴都有)，它们大体上会在该局部电场的方向中移动。在高电场的本体区中所产生的某些二次电荷载流子(尤其是二次电子)会朝位于漏极部分186B2上方的介电层384部分向上移动。
冲击离子化的数额通常会随着电场增加及一次空穴的电流密度增加而提高。明确的说，最大数额的冲击离子化一般发生在电场向量与一次空穴电流密度向量的数量为最高的地方。因为峰值电场出现在漏极-主体结228中的深度yPWPK处，所以，漏极186B/136B中的冲击离子化会明显地被强制往下。漏极186B/136B中最高数额的冲击离子化通常会出现在大于IGFET 106的最大源极深度yS的深度处。
对照尺寸与IGFET 106约略相同的常见延伸型漏极p沟道IGFET，IGFET 106中的冲击离子化所产生的抵达栅极介电层384的二次电荷载流子(尤其是二次电子)非常少。因此，栅极电介质384诱发相当小的热载流子充电。因此，IGFET 106中因为由冲击离子化产生的电荷载流子寄宿在栅极电介质384中造成的临界电压漂移会大幅降低。其操作特征随着操作时间流逝会非常稳定。结果是IGFET 106的可靠度与寿命则会大幅提高。
当图绘沟道长度LDR落在0.5μm附近而栅极介电质厚度为6至6.5nm时，p信道IGFET106的临界电压VT为-0.45V至-0.7V，一般为-0.55V至-0.6V。如同延伸型漏极IGFET104，延伸型漏极IGFET106特别适用于操作电压范围远高于(例如12V)非对称p沟道IGFET102之典型3.0V高电压操作范围的功率应用、高电压切换应用、EEPROM程序化应用、以及ESD保护应用。
F.大体上可应用于全部现有IGFET的信息
n沟道IGFET100与104两者的栅极电极较佳是由图11范例中超重度n型掺杂的多晶硅所组成。另或者，IGFET100与104的栅极电极也能由其它导电材料构成，例如，耐火金属、金属硅化物或充分p型掺杂而能导电的多晶硅。在图11的范例中，p信道IGFET102与106两者的栅极电极较佳是由超重度p型掺杂的多晶硅所组成。另或者，IGFET102与106的栅极电极也能够由其它导电材料构成，例如，耐火金属、金属硅化物、或是充分n型掺杂而能导电的多晶硅。每一个此等耐火金属或金属硅化物皆经过选择，以便有适当的功函数以达到适当数值的临界电压VT。
每一栅极电极262、302、346、或386及上覆金属硅化物层268、308、352、或392的结合皆可视为合成栅极电极。该金属硅化物层通常由钴的硅化物所组成。另或者也能利用镍的硅化物或铂的硅化物作为该金属硅化物层。
第一间隔层SA通常由硅/氧介电材料(例如硅质氧化物及/或四乙氧基硅烷(tetraethylorthosilicate))构成。第二间隔层SB通常由硅/氮介电材料(例如，硅质氮化物)构成。
空乏区(未图示)会在IGFET操作期间沿着每一IGFET100、102、104或106的沟道区带244、284、322或362的上方表面延伸。每一非对称高电压IGFET100或102的表面空乏区的最大厚度通常会小于0.05μm，一般落在0.03μm附近。每一延伸型漏极IGFET104或106的表面空乏区的最大厚度通常小于0.06μm，一般落在0.04μm附近。
G.适用于混合讯号应用的互补式IGFET结构的制造
图14a至14c、14d.1至14u.1、以及14d.2至14u.2(统称「图14」)是根据本发明用于制造含有非对称IGFET100、102、104、以及106的CIGFET半导体结构的半导体制程。图14的半导体制程通常是已在上面提及达到用于制造较大型CIGFET结构的国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中所述的半导体制程的一部分。为减少制造说明，下文通常不会说明用于制造该较大型CIGFET结构中的对称IGFET时需要用到但在制造IGFET100、102、104、以及106时不需要用到的步骤。
图14a至14c中大体上是非对称IGFET100、102、104、及106的制造一直到深n阱(其包含深n阱210与212)的构成中所涉及步骤。图14d.1至14u.1是具体产生如图11.1中所示的互补式非对称IGFET100与102的后期步骤。图14d.2至14u.2是具体产生如图11.2中所示互补式延伸型漏极IGFET104与106的后期步骤。
电阻器、电容器及电感器都可轻易由图14的半导体制造平台提供。该电阻器可能为单晶硅与多晶硅两种类型。双极晶体管，npn与pnp两种，可与二极管一起被提供，而不会增加用于制造图中所示的IGFET100、102、104和106所需要的步骤数量。此外，也可以利用上面提及的国际专利申请PCT/US2010/000884，律师档案编号第NS-7307WO号中所述少数额外步骤来提供双极晶体管。
图14的半导体制造平台包含选择性提供深n阱(其范例为深n阱210与212)的功能。在本发明的CIGEFT结构中的某个特殊位置处存在或不存在深n阱系相依于被用来定义该深n阱的掩蔽板(主屏蔽)是否有，或没有，用于该位置的深n阱的图样。应该注意的是，虽然非对称IGFET100与102运用深n阱210；不过，由组态深n阱掩蔽板以避免在没有深n阱的IGFET100或102的版本的深n阱位置处定义深n阱，便可依照用于创造具有深n阱210的IGFET100或102的制造步骤来同步创造没有深n阱的每一个非对称IGFET100或102的版本。
IGFET100、102、104、及106(包含它们上述的任何变化例)中任何一者的制造可能会从图14的半导体制程的任何特殊施行方式中被删除。如此一来，用于制造此遭删除之IGFET的任何步骤皆可从本发明半导体制程的施行方式中被删除，使得该步骤不会被用来制造要在该制程施行方式中被制造的任何其它IGFET。
植入该半导体主体中的半导体掺杂物的离子会撞击大体上平行撞击轴(impingement axis)的上方半导体表面。为在该上方半导体表面上达到大体上非垂直离子撞击目的，该撞击轴会与垂直线形成一倾角α，所述垂直线也就是大体上垂直该上方(或下方)半导体表面延伸的虚拟垂直线，更明确的说，垂直于大体上延伸平行该上方(或下方)半导体表面的平面延伸的虚拟垂直线。因为IGFET的栅极介电层大体上横向延伸平行于该上方半导体表面，所以另或者，倾角α可被描述为从大体上垂直IGFET的栅极介电层延伸的虚拟垂直线处所测得。
经离子植入的半导体掺杂物的范围大体上会被定义为含有该掺杂物的种类中的离子在从该植入表面中离子进入被植入材料的位置点处移到该被植入材料中该掺杂物的最大浓度的位置处时通过该被植入材料的距离。当半导体掺杂物以非零数值的倾角α被离子植入时，植入范围便会超过从该植入表面处移到该被植入材料中该掺杂物的最大浓度的位置处的深度。另或者，经离子植入的半导体掺杂物的范围会被定义成含有该掺杂物种类中的离子在停止之前移动通过该植入材料的平均距离。此两种植入范围定义通常大部分产生相同的数值结果。
除了晕环袋离子植入步骤以及某些S/D延伸区离子植入步骤之外，图14的半导体制造平台中的所有离子植入步骤的实施方式都约略垂直于该上方(或下方)半导体表面。更明确地说，某些该约略垂直的离子植入步骤是以实际上垂直于该上方半导体表面的方式被实施，也就是实质上为零的倾角α。在下文所述未提供任何倾角α数值或数值范围的每一个离子植入中，其倾角α的数值实质上为零。
该约略垂直的离子植入步骤中其余步骤则以被设在小数值的倾角α(一般为7°)来实施。此小额垂直度偏离是用来避免不希望出现的离子沟道效应(ion channeling effect)。为简化起见，图14中通常不会表明该小额的垂直度偏离。
有角度的离子植入是指以明显非零数值的倾角α来植入半导体掺杂物的离子。对有角度的离子植入来说，倾角α通常至少为15°。根据IGFET究竟有一个晕环袋部或是一对晕环袋部而定，有角度的离子植入通常是让IGFET在每一个此晕环袋部中具备半导体掺杂物。有角度的离子植入有时候也会用来提供具备S/D延伸区的特定的IGFET。倾角α在每一次特殊的有角度离子植入期间通常为恒定，不过有时候也可能会在有角度植入期间变化。
当从垂直于大体上延伸平行于该上方(或下方法)半导体表面的平面处看去时，该倾角的撞击轴在该平面上的影像会与至少一个IGFET的纵向方向形成方位角β并且因此会与该半导体主体的一个主横向方向形成方位角β。以非零数值的倾角α进行的每一次离子植入通常会在一个或多个非零数值的方位角β处来实施。这适用于以小数值倾角α(再次一般为7°)来实施的有角度离子植入及斜向植入以避免发生离子沟道。
大部分以非零数值的倾角α所进行的离子植入通常会在一对或多对不同数值的方位角β处来实施。每一对方位角β数值通常相差约180°。在该方位角数值对中每一对中的两个数值的每一个数值处通常会提供约略相同剂量的经离子植入半导体掺杂物。
如果在斜向离子植入期间接收半导体掺杂物的一组IGFET中所有IGFET的纵向方向都延伸在半导体主体的相同主横向方向，便仅需一对相差约180°的方位角数值。在此情况下，可能在该方位角数值中一个数值处供应全部植入剂量的一半，且在另一方位角数值处供应全部植入剂量的另一半。对于两个方位角数值的选择是相对于延伸平行IGFET的纵向方向的半导体主体的主横向方向为0°与180°。
在其纵向方向分别延伸在半导体主体的两个主横向方向中的一组IGFET中同步实施的斜向离子植入可能会用到四个不同数值的方位角β，也就是，两对不同的方位角数值。因此，每一对连续的方位角β数值通常会相差约90°。换言之，该四个方位角β数值为β0、β0+90°、β0+180°及β0+270°，其中β0为基础方位角数值，范围从0°到90°。举例来说，如果基础数值β0为45°的话，该四个方位角β数值便为45°、135°、225°及315°。以90°的角度增额于四个方位角数值进行离子植入称为四象限植入(quadrant implant)。在该四个方位角数值中的每一个数值处会供应全部植入剂量的约莫四分之一。
可以采用各种其它方式来进行斜向离子植入，包含倾角α通常至少为15°的有角度离子植入。如果在被布局成具有相同方向的一组非对称IGFET上同步实施有角度离子植入以便让该组中的每一个非对称IGFET仅具有一个源极延伸区或仅具有一个源极侧晕环袋部的话，便可以在很小的单一方位角β数值(举例来说，0°)处进行该有角度植入。斜向离子植入也能够在该半导体主体绕着该半导体掺杂物源极旋转时进行，因此方位角β随着时间改变。举例来说，方位角β会以可变或不变的速率随着时间变化。然后，植入剂量通常会以可变或不变的速率被提供给该半导体主体。
虽然能够在不同的斜向植入步骤中以不同的方式来进行斜向离子植入；不过，在继定义一组IGFET的栅极电极的形状之后的于该IGFET上同步实施的每一次斜向植入优选地是会在四个方位角数值β0、β0+90°、β0+180°以及β0+270°处实施，在每一个方位角数值处会供应全部植入剂量的约四分之一。半导体主体上被定向在一个方向中的IGFET的斜向植入特征分别与该半导体主体上以另一种方式被定向在另一个方向中具有相同组态的IGFET的斜向植入特征实质相同。这让IC设计者更容易根据图14的半导体制造平台的实施方式设计IC制造。
在栅极电极形状被定义并且被用来经由光阻掩膜(photoresist mask)中的一个或多个开口将半导体掺杂物引入至该半导体主体的一个或多个选定部分中之后所实施的每一次离子植入中，该光阻掩膜、栅极电极(或是它们的前驱物)、以及位于该栅极电极侧边的任何材料的组合会作为掺杂物阻隔挡板，阻止掺杂物离子撞击在该半导体主体上。位于该栅极电极侧边的材料可能包含位于该栅极电极的至少横断侧壁中的介电侧壁间隔部。
当带有植入区域材料，举例来说，晕环袋部及某些S/D延伸区，以四个90°的方位角β增额数值来实施有角度植入明显延伸在该栅极电极下方时，该掺杂物阻隔挡板可能会导致每一个栅极电极下方的经植入的材料会收到在四个增额β数值中不超过两个以上数值处的离子撞击。如果基础方位角数值β0为零因此该四个方位角数值为0°、90°、180°及270°，那么在栅极电极下方的材料大部分会接收仅在该四个0°、90°、180°及270°数值中一个对应数值处的离子撞击。此撞击离子的剂量N′称为四分之一剂量N′1。
如果基础方位角数值β0大于零，那么在栅极电极下方的材料大部分会接收在该四个β0、β0+90°、β0+180°及β0+270°数值中一个对应数值处的某些离子撞击及在该四个β0、β0+90°、β0+180°及β0+270°数值中一个对应相邻数值处的其它离子撞击。栅极电极下方的材料所收到的离子的全部剂量N′约为：
N′＝N′1(sinβ0+cosβ0) (1)
栅极极下方的材料所收到的离子的最大剂量N′max会出现在当基础方位角数值β0为45°时。利用公式1，最大剂量N′max为
N′1。因为
约为1.4，所以，最大剂量N′max仅比四分之一剂量N′1高出约40％。为简化起见，除非另外提及，否则虽然实际剂量N′取决于基础方位角数值β0而从N′1变到约1.4N′1，本文中仍将栅极电极下方的材料所收到的离子的剂量N′近似为四分之一剂量N′1。
除非另外提及，否则图14制程中每一次n型离子植入中所运用的n型半导体掺杂物的含有掺杂物的粒子种类是由元素形式的指定n型掺杂物所组成。换言之，每一次n型离子植入都是利用指定的n型掺杂物元素的离子来实施，而非利用含有该掺杂物元素的化学化合物的离子来实施。每一次p型离子植入中所运用的p型半导体掺杂物的含有掺杂物的粒子种类分别由元素形式或化学化合物形式的p型掺杂物(通常为硼)所组成。所以，每一次p型离子植入通常是利用硼离子或是利用含硼的化学化合物(例如二氟化硼)来实施。除非另外提及，否则每一次离子植入期间的离子化电荷状态都是正类型的单离子化。
n型掺杂物与p型掺杂物会在高温(也就是温度明显大于室温)操作期间以横向与垂直两种方式扩散。用于定义源极/漏极区带及晕环袋部的掺杂物的横向与垂直扩散大体上显示在图33。定义空主要阱区的掺杂物的向上垂直扩散会显示在图14，因为在本发明的CIGFET结构中为达到利用空主要阱区的优点，这些掺杂物的向上扩散非常重要。为简化图示，图14中不会显示空主要阱掺杂物的向下与横向扩散。图14通常也不会显示任何其它阱掺杂物的扩散。
下文所述在高温处实施的每一次退火或其它操作都包含斜坡上升区段与斜坡下降区段。在斜坡上升区段期间，当时存在的半导体结构的温度会从低数值提高到指定高温。在斜坡下降区段期间，该半导体结构的温度则会从该指定高温下降到低数值。下文提出的每一次退火或其它高温操作的时间周期为该半导体结构处于该指定高温处的时间。并未针对尖峰退火(spike anneal)提出处于该指定高温时的任何时间周期，因为其斜坡下降区段会在斜坡上升区段结束以及该半导体结构的温度达到该指定高温之后立刻开始。
在图14的某些制造步骤中，多个开口会延伸穿过两个IGFET的有源半导体区域上方的光阻掩膜。当该两个IGFET在图14的示范性剖面图中形成彼此横向相邻时，那么即使下文所述两个光阻开口为分离的开口，图14中仍会将它们显示为单一开口。
出现在图14图式中的组件符号末端处的字母“P”表示某一区域的前驱物，该区域会显示在图11中且于图11中以“P”前面的组件符号部分来表示。当该前驱物已经充分发展成大部分构成图11中的对应区域时，便会从图33的图式中的组件符号处剔除字母“P”。
图14d.1-14u.1和14d.2-14u.2中的剖面图包含许多情形，由于出现某个项目(例如后图的光阻掩膜)的关系，部分半导体结构在两个连续剖面图中为实质相同，其实质上为避免从前图到后图中该部分半导体结构出现任何变化。为简化图14的图示，每一个这些情形中的后图通常会有明显减量的标记。
G2.阱构成
图14制程的起点为单晶硅半导体主体，其通常是由下面所组成：重度掺杂的p型基板920；及上覆轻度掺杂的p型外延层136P。参见图14a。p+基板920是由掺杂着浓度为4x1018至5x1018个原子/cm3的硼的<100>单晶硅所构成的半导体晶圆，以便达到约0.015欧姆-厘米的典型电阻系数。为简化起见，基板920并没有显示在图14的其余部分中。另或者，其起点也可能仅为轻度掺杂实质上与p-外延层136P相同的p型基板。
外延层136P是由轻度掺杂p型的外延成长的<100>单晶硅所组成，硼的浓度约为4x1014个原子/cm3以便达到30欧姆-厘米的典型电阻系数。外延层136P的厚度一般为5.5μm。当图14制程的起点为轻度掺杂的p型基板时，符号136P便是p-基板。
场绝缘区138会如图14b中所示被设置在p-磊晶层(或p-基板)136P的上方表面中，以便定义一群横向分离的主动式单晶硅半导体岛922，它们包含全部图中所示的IGFET的主动式半导体岛。该图中所示的IGFET的主动式岛并未各自显示在图14b中。额外(及图14b中没有分别显示)的主动式岛922会被用来提供电气接点以连接至主要阱区180、182、184A、186A、188、190、192、194、196、198、200、202、204及206；深n阱区210与212；及基板区136。
场绝缘区138优选地是根据沟槽氧化技术所制造，不过也能够根据局部氧化技术来制造。场绝缘区138的深度通常为0.35至0.55μm，一般为0.45μm。在提供场绝缘区138时，由硅氧化物所制成的薄屏蔽绝缘层924会沿着外延层136P的上方表面热生长。
光阻掩膜926会如图14c中所示般地被形成在屏蔽氧化物层924之上，其在深n阱210与212以及任何其它深n阱的位置上方会有开口。深n阱掺杂物会以中剂量被离子植入经过光阻926中的开口，经过屏蔽氧化物924中未被覆盖的区段，且抵达下方单晶硅中垂直对应部分中，以便定义一组横向分离的深n型阱区928，该深n型阱区928中的一个显示在图14c中。光阻926被移除。深n型阱区928(它们位于该上方半导体表面的下方且向上延伸至有源岛922中选定的有源岛中)分别构成深n阱210与212以及任何其它深n阱的前驱物。
深n阱掺杂物的剂量通常为1x1013至1x1014个离子/cm2，一般为1.5x1013个离子/cm2。该深n阱掺杂物通常由磷或砷所组成。在典型的情况中，磷会构成该深n阱掺杂物，植入能量通常为1,000至3,000千电子伏特(keV)，一般为1,500keV。
在最终的半导体结构上会实施初始快速热退火(RapidThermal Anneal，RTA)以修补晶格损坏(lattice damage)且将被植入的深n阱掺杂物的原子置于能量更稳定的状态中。该初始RTA会在900至1050℃，通常为950至1000℃处于无电抗的(non-reactive)环境中实施5至20秒，一般为10秒。该深n阱掺杂物会在初始RTA期间以垂直及横向方式扩散。此掺杂物扩散并未显示在图14中。
在图14制程的其余部分利用两个图式「14z.1」与「14z.2」来图解每一处理阶段处的CIGFET结构，其中「z」为从「d」变到「u」的字母。每一个图14z.1图解用以创造图11.1中的非对称高电压IGFET100与102的额外处理。每一个图14z.2图解用以创造图11.2中的非对称延伸型漏极IGFET104与106的额外处理。为方便起见，下文中将每一组两个图14z.1与14z.2统称为「图14z」，其中「z」会从「d」变到「u」。例如图14d.1至14d.2统称为「图14d」。
光阻掩膜930会如图14d中所示般地被形成在屏蔽氧化物层924之上，其在非对称p沟道IGFET 102的岛142上方以及延伸型漏极IGFET 104与106的n型空主要阱区184B与186A的位置的上方会有开口。定义最接近IGFET 104的p型空主要阱区184A的预期位置的空主要阱184B侧边的光阻掩膜930的边缘会严格地受到控制，以便控制空阱184A与184B之间的分隔距离LWW。定义最接近IGFET106的p型空主要阱区186B的预期位置的空主要阱186A侧边的光阻930的边缘会严格受到控制以便控制空阱188A与188B之间的分隔距离LWW。
n型空主要阱掺杂物会以中剂量被离子植入经过光阻930中的开口，经过屏蔽氧化物924中未被覆盖的区段，并且抵达下方单晶硅中垂直对应部分之中，以便定义(a)IGFET 102的空主要阱区182的n前驱物182P以及(b)IGFET 104与106的各自空主要阱区184B与186A的n前驱物184BP与186AP。光阻930会被移除。n前驱物空主要阱182P与186AP会分别延伸至前驱物210P与212P之中(但仅在中途经过)，最终会延伸至深n阱区210与212。
n型空主要阱掺杂物的剂量通常为1x1013至5x1013个离子/cm2，一般为2.5x1013至3x1013个离子/cm2。该n型空主要阱掺杂物通常由磷或砷所组成。在典型的情况中，磷会构成该n型空主要阱掺杂物，植入能量通常为350至500keV，一般为425至450keV。
n前驱物空主要阱区182P、184BP及186AP的n型空主要阱掺杂物的浓度会沿着和n型最终空主要阱区182、184B及186A中大部分相同的各自位置达到各自的局部最大值。前驱物空主要阱182P、184BP及186AP各者的n型空主要阱掺杂物浓度以约略高斯形式在垂直方向中改变。
在从前驱物空主要阱182P、184BP、以及186AP中每一者之中的n型空主要阱掺杂物浓度最大值的位置处朝该上方半导体表面移动时，该n型空主要阱掺杂物浓度会从符号「n」中度掺杂逐渐降至符号「n-」轻度掺杂。图14d中的点线296P、340P及372P基本上构成图11中点线296、340及372的各自前驱物。图11.2中虽然有显示；不过，上面提及的IGFET104与106的点线340与372则仅标记在图13a与13b之中。因此，每一条前驱物点线296P、340P及372P皆粗略地表示在其下方位置，对应的前驱物空主要阱182P、184BP、或186AP中n型空主要阱掺杂物浓度系在中度n掺杂，而在其上方的位置，前驱物阱182P、184BP、或186AP中n型掺杂物浓度则是轻度n-掺杂。
n前驱物空主要阱区182P、184BP及186AP并不会在制程中的此位置处抵达该上方半导体表面。因此，p-磊晶层136P中的三个隔离表面邻接部136P1、136P2及136P3分别存在于n前驱物空主要阱182P、184BP及186AP上方的岛142、144B及146A中。隔离p-磊晶层部136P3还会横向延伸在前驱物深n阱区212P的上方。隔离p-磊晶层部136P1至136P3全部会由场绝缘区138和n型单晶硅的组合而与磊晶层136P的下方其余部分分离。
由下面的区段所构成的该两个p-单晶硅区域在最终的CIGFET结构中会变成各自空主要阱182以及186A的n-单晶硅：(a)岛142中的隔离磊晶层部136P1，及(b)岛146A中位于n前驱物空主要阱186AP上方的隔离磊晶层部136P3。此外，由岛144B中的隔离磊晶层部136P2以及岛144A中位于n前驱物空主要阱184BP上方的一部分(非隔离)磊晶层136P在最终的CIGFET结构中则会变成空主要阱184B的n-单晶硅。因此，此等四个p-单晶硅区域必须被转换成n-单晶硅。如下述，该四个p-单晶硅区域通常会由在后续的制造步骤期间(主要为在高温处实施的步骤)由向上扩散来自n前驱物空主要阱区182P、184BP及186AP的一部分n型空主要阱掺杂物而被转换成n-单晶硅。
例如倘若在后续高温制造步骤期间透过向上扩散一部分n型空主要阱掺杂物而无法确定前述四个p-单晶硅区域中每一个区域是否会完全被转换成n-单晶硅，则可以实施一分离的n型掺杂操作，用以将该四个p-单晶硅区域转换成n-单晶硅。在移除光阻930之前，一n型半导体掺杂物(称为n型补偿掺杂物)可能会以低剂量被离子植入经过屏蔽氧化物924中未被覆盖的区段，并且抵达下方单晶硅之中，用以将该四个p-单晶硅区域转换成n-单晶硅。
倘若希望任何该四个p-单晶硅区域不接收该n型补偿掺杂物，一额外的光阻掩膜(未图示)便会被形成在屏蔽氧化物924之上，该光阻屏蔽具有位于下面选定者上方的开口：(a)岛142；以及(b)n型空主要阱区184B与186A的位置。接着，该n型补偿掺杂物便会以低剂量被离子植入经过该额外光阻掩膜中的该开口，并且抵达该半导体主体之中，而后便会移除该额外光阻。任一情况中，该n型补偿掺杂物的剂量通常都应该越低越好，以保持最终主要阱区182、184B、及186A的空阱特性。
光阻掩膜932会被形成在屏蔽氧化物层924上，其在非对称n沟道IGFET100的岛140上方、延伸型漏极IGFET104与106的p型空主要阱区184A与186B位置的上方、以及隔离p阱区216位置的上方会有开口。参见图14e。定义最接近IGFET104的n型空主要阱区184B的预期位置的空主要阱184A侧边的光阻掩膜932的边缘会严格地受到控制，以便控制空阱184A与184B之间的分隔距离LWW。定义最接近IGFET106的n型空主要阱区186A的预期位置的空主要阱186B侧边的光阻932的边缘会严格受到控制以便控制空阱186A与186B之间的分隔距离LWW。
p型空主要阱掺杂物会以中剂量被离子植入经过光阻932中的该开口，经过屏蔽氧化物924中未被覆盖的区段，并且抵达下方单晶硅中垂直对应部分中，以便定义(a)IGFET100的空主要阱区180的p前驱物180P，(b)IGFET104与106各自的空主要阱184A与186B的p前驱物184AP与186BP，及(c)隔离p阱216的p前驱物216P。光阻932会被移除。p前驱物空主要阱区180P与186BP会分别延伸至前驱物深n阱区210P与212P中(但仅是在中途经过)。
p型空主要阱掺杂物的剂量通常为1x1013至5x1013个离子/cm2，一般为2.5x1013至3x1013个离子/cm2。该p型空主要阱掺杂物通常是由元素形式的硼或二氟化硼的形式所组成。在典型情况中，元素硼会构成该p型空主要阱掺杂物，植入能量通常为100至225keV，一般为150至175keV。
p前驱物空主要阱区180P、184AP及186BP的p型空主要阱掺杂物的浓度会沿着和p型最终空主要阱区180、184A及186B中大部分相同的各自位置达到各自局部最大值。前驱物空主要阱180P、184AP及186BP各者的p型空主要阱掺杂物浓度会以约略高斯形式在垂直方向中改变。
在从前驱物空主要阱180P、184AP及186BP中每一者的p型空主要阱掺杂物浓度最大值的位置处朝该上方半导体表面移动时，该p型空主要阱掺杂物浓度会从符号「p」中度掺杂逐渐降至符号「p-」轻度掺杂。图14e中的点线256P、332P及380P基本上构成图11中点线256、332及380的各自前驱物。图11.2中虽然有显示；不过，上面提及的IGFET104与106的点线332与380则仅标记在图13a与13b之中。因此，每一条前驱物点线256P、332P及380P皆粗略地表示在其下方的位置，对应的前驱物空主要阱180P、184AP、或186BP中p型空主要阱掺杂物浓度系在中度p掺杂，而在其上方的位置，前驱物阱180P、184AP、或186BP中p型掺杂物浓度则系在轻度p-掺杂。
p前驱物空主要阱区180P、184AP及186BP并不会在制程中的此位置点处抵达该上方半导体表面。所以，p-磊晶层136P中的两个额外表面邻接部136P5以及136P6会分别存在于p前驱物空主要阱180P及186BP上方的岛140及146B中。p-磊晶层部136P5及136P6全部会由下面组合而与p-磊晶层136P的下方本体分离：(a)场绝缘区138；及(b)中度掺杂p型单晶硅及中度掺杂n型单晶硅。由于和磊晶层136的下方本体分离的关系，本文中将磊晶层部136P5及136P6称为隔离p-磊晶层部。
被引入该半导体主体中的剩余半导体掺杂物中不会明显地进入前驱物深n阱210P与212P中(或是进入任何其它前驱物深n阱中)。因为初始RTA会让该深n阱掺杂物的原子进入能量更稳定的状态之中，所以前驱物深n阱210P与212P分别实质上为最终的深n阱210与212并且会被显示在图14的其余图式中。
所有前述植入的倾角α通常约为0°。该前述植入中的每一者仅会在其中一个方位角β数值处来实施，也即，每一者都是单象限植入，而方位角β则约为0°。
N3.栅极构成
该上方半导体表面会因移除屏蔽氧化物层924而露出，且通常会由湿式化学过程来进行清洁。由硅质氧化物所制成的牺牲层(未图示)会沿着该上方半导体表面热生长，用以制备该上方半导体表面栅极电介质生成。该牺牲氧化物层的厚度一般至少为10nm。接着，该牺牲氧化物层便会被移除。该清洁操作以及该牺牲氧化物层的构成与移除会移除该上方半导体表面中的缺陷及/或污染以便产生高质量上方半导体表面。
比较厚的含栅极介电质的介电层(未图示)会被设置在该上方半导体表面中。厚介电层中的一部分系在横向位置，并且稍后会构成有高栅极介电质厚度tGdH的栅极介电层的一部分，也即非对称IGFET 100与102的栅极介电层260与300、延伸型漏极IGFET104与106的栅极介电层344与384、以及上面提及国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号的较大型CIGFET制程所提供的高电压对称IGFET的栅极介电层。为允许在后面增加介电层942中位于该tGdH高厚度栅极介电层的横向位置处的区段的厚度，该厚介电层的厚度会略小于该预期的tGdH厚度(一般会少了0.2nm)。
该厚介电层通常会被热成长。该热成长会在900至1100℃(一般为1000℃)的湿式氧化环境之中实施30至90s，一般为45至60s。该厚介电层通常是由实质上为纯硅质氧化物所组成，其中，该湿式氧化环境是由氧与氢所构成。
该厚介电层的热成长的高温条件系用于退火，其会修补因被植入的p型主要阱掺杂物和n型主要阱掺杂物所造成的晶格损坏并且将该被植入的p型主要阱掺杂物和n型主要阱掺杂物的原子置于能量更稳定的状态中。因此，前驱物阱区216P实质上会变成隔离p阱区216。该厚介电层的热成长的高温也会导致p型和n型阱掺杂物(尤其是主要阱掺杂物)垂直与横向扩散。图14中的后面图式仅表示空主要阱掺杂物的向上扩散。由于空主要阱掺杂物的向上扩散的关系，前驱物空主要阱区180P、182P、184AP、184BP、186AP以及186BP会向上朝该上方半导体表面扩展。
倘若该厚介电层热成长的力道够强的话，前驱物空主要阱180P、182P、184AP、184BP、186AP及186BP可能会在该厚介电层热成长期间抵达该上方半导体表面。不过，前驱物空阱180P、182P、184AP、184BP、186AP及186BP在该厚介电层热成长期间一般仅会部分朝上扩展至该上方半导体表面。此情况图解在下文进一步讨论的图14f之中。由于前驱物空阱180P、182P、184AP、184BP、186AP及186BP朝上扩展的关系，隔离p-磊晶层部136P1至136P3、136P5、以及136P6在垂直方向的尺寸便会缩小。
光阻掩膜(未图示)会被形成在该厚介电层上，其在上面提及国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号的较大型CIGFET制程所提供的低电压对称IGFET的单晶硅岛之上会有开口。该厚介电层中未被覆盖的材料会被移除，用以露出该些低电压对称IGFET的单晶硅岛。参考图14f，符号942R为该含栅极介电质的厚介电层的剩余部分。该光阻层会被移除。
一比较薄的含栅极介电质的介电层(未图示)会被设置在该低电压对称IGFET中的岛的上方半导体表面中并且因而会被设置在它们的栅极介电层的各自横向位置处。该薄介电层中的一部分稍后会分别构成该低电压对称IGFET的栅极介电层。该薄介电层的厚度实质上等于低栅极介电厚度tGdL。
该薄介电层通常主要是由热成长所产生的。氮通常会由等离子氮化操作而被并入该薄介电层中，该等离子氮化操作主要系被实施用以防止该对称低电压p信道IGFET中的硼扩散至其沟道区带中。
厚含栅极介电质的介电质剩余部分942R的厚度会在该薄介电层的热成长期间因热成长而略为增加。由于渗透到被厚介电质剩余部分942R覆盖的岛140、142、144A、144B、146A及146B上方表面的氧很少的关系，介电质剩余部分942R的厚度增额会远小于该薄介电层的厚度。厚介电质剩余部分942R会在等离子氮化操作期间接收氮。在该薄介电层的热成长以及后续的等离子氮化结束时，厚介电质剩余部分942R的厚度实质上会等于非对称IGFET100与102的3.0V操作的tGdH高厚度栅极介电质厚度数值，也即通常为4至8nm，较佳5至7nm，一般为6至6.5nm。
该薄介电层的热成长的高温用于退火，其会导致该被植入的p型和n型阱掺杂物进一步地垂直与横向扩散。图14f中仅显示该厚介电层热成长及薄介电层热成长期间该空主要阱掺杂物的向上扩散。
IGFET100、102、104及106的各自栅极电极262、302、346及386的前驱物262P、302P、346P及386P现在会被形成在图14f的已部分完成CIGFET结构上。参见图14g。更明确说，非对称IGFET100与102的前驱物栅极电极262P与302P会被形成在分别位于岛140与142的选定区段上方的厚含栅极介电质的介电质剩余部分942R上。延伸型漏极n沟道IGFET 104的前驱物栅极电极346P被形成在厚介电质剩余部分942R及部分场绝缘部138A上，以便迭置在岛144A之选定区段上方而不延伸在岛144B上方。延伸型漏极p沟道IGFET106的前驱物栅极电极386P同样被形成在厚介电质剩余部分942R及部分场绝缘部138B上，以便迭置在岛146A之选定区段上方而不延伸在岛146B的上方。
前驱物栅极电极262P、302P、346P及386P是由在介电质剩余部分942R上沉积一层大部分未掺杂(本质)的多晶硅并且接着利用适当的关键光阻掩膜(未图示)来图样化该多晶硅层而产生的。该栅极电极多晶硅层中的一部分(未图示)可用于多晶硅电阻器。该多晶硅层中的每一个此类电阻器部一般会迭置在场绝缘区138的上方。该多晶硅层的厚度为160至200nm，一般为180nm。
该多晶硅层会经过图样化，让前驱物多晶硅栅极电极262P及302P会分别迭置在非对称IGFET 100与102的沟道区带244与284的预期位置的上方。此外，延伸型漏极n沟道IGFET 104的前驱物多晶硅栅极电极346P还会迭置在沟道区带322的预期位置(其包含p-基板区136的136A部分的沟道区带区段的预期位置，参见图13a)的上方且会延伸在空主要阱区184B的184B2部分的预期位置的上方，中途跨越场绝缘部138A朝空主要阱184B的184B1部分延伸。延伸型漏极p沟道IGFET 106的前驱物多晶硅栅极电极386P会迭置在沟道区带362的预期位置及p-基板区136的136B部分的预期位置(参见图13b)的上方且会延伸在空主要阱区186B的186B2部分的预期位置的上方，中途跨越场绝缘部138B朝空主要阱186B的186B1部分延伸。
厚介电质剩余部分942R中位于IGFET100、102、104及106的前驱物栅极电极262P、302P、346P及386P下方的部分会分别构成其旗栅极介电层260、300、344及384。在移除于图样化该多晶硅层中所使用的光阻过程，厚介电质剩余部分942R中未被前驱物栅极电极(包含前驱物栅极电极262P、302P、346P及386P)覆盖的所有部分皆被移除。岛140、142、144A、144B、146A及146B中位于前驱物栅极电极262P、302P、346P及386P侧边的区段因而会露出。
一薄密封介电层946沿着IGFET100、102、104及106的前驱物栅极电极262P、302P、346P及386P的外露表面被热成长。再次参见图14g。一薄介电表面层948同步形成于IGFET100、102、104及106的岛140、142、144A、144B、146A及146B的外露区段中。介电层946与948的热成长会在900至1050℃(一般950至1000℃)处实施5至25s，一般为10s。密封介电层946的厚度为1至3nm，一般2nm。
介电层946与948的热成长的高温条件会进行进一步退火，其会导致该被植入的p型和n型阱掺杂物额外的垂直与横向扩散。相较于厚介电层942的热成长，介电层946与948的热成长的完成时间周期明显较短，所以该阱掺杂物在介电层946与948的热成长期间的扩散会明显小于厚介电层热成长期间。图14g并未显示因介电层946与948的热成长所造成的额外掺杂物扩散。
图14g范例在介电层946与948的热成长结束时前驱物空主要阱区180P、182P、184AP、184BP、186AP及186BP各者的顶端皆位于该上方半导体表面下方。不过，前驱物空主要阱180P、182P、184AP、184BP、186AP及186BP也可在介电层946与948的热成长结束前达该上方半导体。
G4.源极/漏极延伸区和环袋部的构成
光阻掩膜952如图14h中所示被形成在介电层946与948上，其在非对称n沟道IGFET100的漏极延伸区242E的位置上方会有开口。光阻掩膜952会精确地对齐IGFET100的前驱物栅极电极262P。该n型深S/D延伸区掺杂物会以高剂量以有明显角度方式被离子植入经过光阻952中的开口、经过表面介电质948中未被覆盖的区段。并且抵达下方单晶硅中垂直对应部分中，以便定义IGFET100之漏极延伸区242E的n+前驱物242EP。光阻952会被移除。
有角度的n型深S/D延伸区植入的倾角α至少为15°，通常为20°至45°，一般为30°。因此，非对称IGFET 100的前驱物漏极延伸区242EP会明显横向延伸在其前驱物栅极电极262P下方。
该n型深S/D延伸区植入是四象限植入，其基础方位角数值β0等于20°至25°。n型深S/D延伸区掺杂物的剂量通常为2x1013至1x1014个离子/cm2，一般为5x1013至6x1013个离子/cm2。约四分之一的n型深S/D延伸区植入剂量会植入在每一个方位角数值处。该n型深S/D延伸区掺杂物通常由磷或砷组成。在典型情况中，磷构成该n型深S/D延伸区掺杂物，植入能量通常为15至45keV，一般为30keV。
光阻掩膜954形成在介电层946与948上，其在非对称n沟道IGFET 100的源极延伸区240E的位置上方以及延伸型漏极n沟道IGFET 104的源极延伸区320E的位置上方会有开口。参见图14i。光阻掩膜954会精确地对齐IGFET 100与104的前驱物栅极电极262P与346P。该n型浅源极延伸区掺杂物会以高剂量被离子植入经过关键光阻954的开口，经过表面电介质948中未被覆盖的区段，并且抵达下方单晶硅中垂直对应部分中，以便定义(a)IGFET 100的源极延伸区240E的n+前驱物240EP，以及(b)IGFET104的源极延伸区320E的n+前驱物320EP。该n型浅源极延伸区植入的倾角α约为7°。
该n型浅源极延伸区掺杂物通常为砷，其原子量百分比大于通常用于n型深S/D延伸区掺杂物的磷。请注意，非对称IGFET 100的前驱物源极延伸区240EP以及前驱物漏极延伸区242EP分别由n型浅源极延伸区植入以及有角度的n型深S/D延伸区植入来定义，用于实施此两种n型植入步骤的植入参数(包含该n型深S/D延伸区植入的倾角与方位角参数)会经过选择，使得满足前驱物漏极延伸区242EP中n型深S/D延伸区掺杂物的最大浓度会小于前驱物源极延伸区240EP中n型浅源极延伸区掺杂物的最大浓度，通常不超过一半，优选的不超过四分之一，更优选的不超过十分之一，甚至更优选的不超过二十分之一。或者阐述为，前驱物源极延伸区240EP中的n型浅源极延伸区掺杂物的最大浓度会明显大于前驱物漏极延伸区242EP中的n型深S/D延伸区掺杂物的最大浓度，通常至少为2倍，优选的至少为4倍，更优选的至少为10倍，甚至更优选的至少为20倍。
非对称IGFET 100的前驱物源极延伸区240EP中的n型浅源极延伸区掺杂物的最大浓度通常会出现在和在最终源极延伸区240E中大部分相同的位置，且因此通常在和源极延伸区240E中全部n型掺杂物的最大浓度大部分相同的位置。非对称IGFET100的前驱物漏极延伸区242EP中的n型深S/D延伸区掺杂物的最大浓度同样通常会出现在和在最终漏极延伸区242E中大部分相同的位置，并且因此通常在和最终漏极延伸区242E中全部n型掺杂物的最大浓度大部分相同的位置。
n型浅源极延伸区植入及n型深S/D延伸区植入的能量以及其它植入参数会受到控制，包含有角度的n型深S/D延伸区植入的倾角与方位角参数，因此前驱物漏极延伸区242EP中的n型深S/D延伸区掺杂物的最大浓度的位置会出现在明显深过前驱物源极延伸区240EP中的n型浅源极延伸区掺杂物的最大浓度的位置处。明确的说，前驱物漏极延伸区242EP中的n型深S/D延伸区掺杂物的最大浓度出现的位置通常会比前驱物源极延伸区240EP中的n型浅源极延伸区掺杂物的最大浓度的位置深至少10％，优选的至少20％，更优选的至少30％。
该n型深S/D延伸区植入所需要的范围会远大于n型浅源极延伸区植入所需要的范围，因为(a)前驱物漏极延伸区242EP中的n型深S/D延伸区掺杂物的最大浓度的位置通常深过前驱物源极延伸区240EP中的n型浅源极延伸区掺杂物的最大浓度的位置，及(b)实施n型深S/D延伸区植入的倾角α的数值高过实施n型浅源极延伸区植入。因此，前驱物漏极延伸区242EP的延伸深度会大于前驱物源极延伸区240EP，通常至少20％，优选的至少30％，更优选的至少50％，甚至更优选的至少100％。
因为该n型浅源极延伸区植入以几乎垂直于大体上延伸平行该上方半导体表面的平面的方式来实施(倾角α通常约为7°)，所以非对称IGFET 100的前驱物源极延伸区240EP通常不会明显横向延伸在前驱物栅极电极262P下方。由于用于形成前驱物漏极延伸区242EP的n型深S/D延伸区掺杂物的有角度植入导致其明显横向延伸在前驱物栅极电极262P下方，所以相较前驱物源极延伸区240EP，前驱物漏极延伸区242EP会明显进一步横向延伸在前驱物栅极电极262P下方。所以，前驱物栅极电极262P与前驱物漏极延伸区242EP的重叠数额会明显超过前驱物栅极电极262P与前驱物源极延伸区240EP的重叠数额。前驱物漏极延伸区242EP上的前驱物栅极电极262P的重叠数额通常会比前驱物源极延伸区240EP上的前驱物栅极电极262P的重叠数额大至少10％，优选的至少15％，更优选的至少20％。
n型浅源极延伸区植入是四象限植入，其基础方位角数值β0等于20°至25°。在符合IGFET 100的前驱物源极延伸区240EP和前驱物漏极延伸区242EP间差异的上述条件下，该n型浅源极延伸区掺杂物的剂量通常为1x1014至1x1015个离子/cm2，一般为5x1014个离子/cm2。约四分之一的n型浅源极延伸区植入剂量会植入在每一个方位角数值处。在典型情况中，砷会构成该n型浅源极延伸区掺杂物，植入能量通常为3至15keV，一般为10keV。
让关键光阻掩膜954仍保持在适当位置，该p型源极晕环掺杂物会以中剂量且有明显角度方式被离子植入经过光阻954的开口，经过表面介电层948中未被覆盖的区段，并且抵达下方单晶硅中垂直对应部分中，以便定义(a)非对称IGFET 100的晕环袋部250的p前驱物250P，及(b)延伸型漏极IGFET 104的晕环袋部326的p前驱物326P。参见图33q。光阻954会被移除。
p前驱物晕环袋部250P与326P会分别延伸至比IGFET100与104的n+前驱物源极延伸区240EP与320EP更深的地方。由于p型源极晕环掺杂物的有角度植入的关系，IGFET 100的p前驱物晕环袋250P会部分横向延伸在其前驱物栅极电极262P的下方并且超出其n+前驱物源极延伸区240EP。IGFET 104的p前驱物晕环袋326P同样会部分横向延伸在其前驱物栅极电极346P的下方且超出其n+前驱物源极延伸区320EP。
有角度的p型源极晕环植入的倾角α至少为15°，通常为20°至45°，一般为30°。该有角度的p型源极晕环植入是四象限植入，其基础方位角数值β0约等于45°。该p型源极晕环掺杂物的剂量通常为1x1013至5x1013个离子/cm2，一般为2.5x1013个离子/cm2。约四分之一的p型源极晕环植入剂量会植入在每一个方位角数值处。该p型源极晕环掺杂物通常由二氟化硼形式或元素形式的硼所组成。在典型情况中，二氟化硼形式的硼会构成该p型源极晕环掺杂物，植入能量通常为50至100keV，一般为75keV。该p型源极晕环植入可在n型浅源极延伸区植入前利用光阻954来实施。
光阻掩膜958会如图14k中所示般地被形成在介电层946与948上，其在非对称p沟道IGFET102的漏极延伸区282E的位置上方会有开口。光阻掩膜958会精确地对齐IGFET102的前驱物栅极电极302P。
该p型深S/D延伸区掺杂物以高剂量且略倾斜方式离子植入经过光阻958中的开口、经过表面介电质948中未被覆盖的区段、且抵达下方单晶硅中垂直对应部分之中，以定义IGFET 102的漏极延伸区282E的p+前驱物282EP。
该p型深S/D延伸区植入的倾角α约为7°。由于该p型深S/D延伸区掺杂物植入系在小额数值的倾角α进行，所以非对称IGFET 102的前驱物漏极延伸区282EP会略为横向延伸在前驱物栅极电极302P下方。光阻958会被移除。
该p型S/D延伸区植入也能够以明显斜向的方式来实施，包含在足以构成有角度植入的倾斜处来实施。据此，图14k中代表该p型S/D延伸区植入的箭头会被图解成斜向垂直线，但是，倾斜程度不代表以明显倾斜方式来实施的离子植入(例如，图14h的n型深S/D延伸区植入)的箭头。
该p型深S/D延伸区植入是四象限植入，其基础方位角数值β0等于20°至25°。p型深S/D延伸区掺杂物的剂量通常为2x1013至2x1014个离子/cm2，一般为8x1013个离子/cm2。约四分之一的p型深S/D延伸区植入剂量会植入在每一个方位角数值处。该p型深S/D延伸区掺杂物通常由二氟化硼的形式或是元素形式的硼所组成。在典型的情况中，二氟化硼形式的硼会构成该p型深S/D延伸区掺杂物，植入能量通常为5至20keV，一般为10keV。
光阻掩膜960会形成在介电层946与948上，其在非对称p沟道IGFET 102的源极延伸区280E的位置上方以及延伸型漏极p沟道IGFET 106的源极延伸区360E的位置上方会有开口。参见图14l。光阻掩膜960会精确对齐IGFET 102与106的前驱物栅极电极302P与386P。该p型浅源极延伸区掺杂物会以高剂量被离子植入经过关键光阻960中的开口、经过表面介电层948中未被覆盖的区段，且抵达下方单晶硅中垂直对应部分中，以便定义(a)IGFET 102的源极延伸区280E的p+前驱物280P，以及(b)IGFET106的源极延伸区360E的p+前驱物360EP。
该p型浅源极延伸区植入通常利用和略微倾斜的p型深S/D延伸区植入相同的p型掺杂物(硼)来实施。这两种p型植入通常也在相同的粒子离子化电荷状态处利用含有相同p型掺杂物的粒子种类(二氟化硼或元素硼)来实施。
该p型浅源极延伸区植入是四象限植入，其倾角α约等于7°，而基础方位角数值β0等于20°至25°。因为该p型浅源极延伸区植入是以几乎垂直于大体上延伸平行于该上方半导体表面的平面的方式来实施，所以非对称p沟道IGFET 102的前驱物源极延伸区280EP仅会略微横向延伸在前驱物栅极电极302P的下方。
p型浅源极延伸区掺杂物的剂量通常为2x1013至2x1014个离子/cm2，一般为8x1013个离子/cm2。约四分之一的p型浅源极延伸区植入剂量会植入在每一个方位角数值处。在典型情况中，二氟化硼形式的硼构成该p型浅源极延伸区掺杂物，植入能量通常为5至20keV，一般为10keV。
该p型深S/D延伸区植入也是四象限植入，其倾角α约等于7°，而基础方位角数值β0等于20°至25°。检查前面植入剂量和能量信息表明p型浅源极延伸区植入和p型深S/D延伸区植入都运用相同植入剂量和能量典型数值。因为这两种p型植入通常是利用相同的p型半导体掺杂物原子种类并且在相同的粒子离子化电荷状态处利用含有相同p型掺杂物的粒子种类来实施，这两种p型植入一般在相同条件下实施。结果，非对称p沟道IGFET 102的前驱物漏极延伸区282EP中的p型深S/D延伸区掺杂物的最大浓度的深度yDEPK一般会与前驱物源极延伸区280EP中的p型浅源极延伸区掺杂物的最大浓度的深度ySEPK相同。
经p型植入的深S/D延伸区掺杂物及经p型植入的浅源极延伸区掺杂物在高温处实施的后续步骤期间会经历热扩散。经离子植入的半导体掺杂物的热扩散会导致其向外散开，但不明显垂直影响其最大浓度的位置。因此，p沟道IGFET 102的前驱物源极延伸区280EP中的p型浅源极延伸区掺杂物的最大浓度通常会垂直出现在和在最终源极延伸区280E中大部分相同的位置且因此通常垂直出现在和源极延伸区280E中全部p型掺杂物的最大浓度大部分相同的位置。IGFET 102的前驱物漏极延伸区282EP中的p型深S/D延伸区掺杂物的最大浓度同样通常会垂直出现在和最终漏极延伸区282E中大部分相同的位置且因此通常会垂直出现在和最终漏极延伸区282E中全部p型掺杂物的最大浓度大部分相同的位置。基于这些理由，IGFET 102的最终漏极延伸区282E中的p型深S/D延伸区掺杂物的最大浓度的深度yDEPK一般会与最终源极延伸区280E中的p型浅源极延伸区掺杂物的最大浓度的深度ySEPK相同。
让光阻掩膜960仍保持在适当位置，该n型源极晕环掺杂物会以中剂量有明显角度的方式被离子植入经过光阻960的开口、经过表面介电层948中未被覆盖的区段，并且抵达下方单晶硅中垂直对应部分之中，以便定义(a)非对称IGFET 102的晕环袋部290的n前驱物290P，以及(b)延伸型漏极IGFET 106的晕环袋部366的n前驱物366P。参见图14m。光阻960会被移除。
n前驱物晕环袋部290P与366P分别延伸至比IGFET102与106的p+前驱物源极延伸区280EP与360EP更深的地方。由于n型源极晕环掺杂物有角度的植入关系，IGFET 102的n前驱物晕环袋290P会部分横向延伸在其前驱物栅极电极302P的下方且超出其p+前驱物源极延伸区280EP。IGFET 106的n前驱物晕环袋366P同样部分横向延伸在其前驱物栅极电极386P的下方且超出其p+前驱物源极延伸区360EP。
有角度的n型源极晕环植入的倾角α至少为15°，通常为20°至45°，一般为30°。该有角度的n型源极晕环植入是四象限植入，其基础方位角数值β0约等于45°。该n型源极晕环掺杂物的剂量通常为2x1013至8x1014个离子/cm2，一般约为4x1013个离子/cm2。约四分之一的n型源极晕环植入剂量会植入在每一个方位角数值处。该n型源极晕环掺杂物通常由砷或磷所组成。在典型情况中，砷会构成该n型源极晕环掺杂物，植入能量通常为75至150keV，一般为125keV。该n型源极晕环植入可能会在p型浅源极延伸区植入之前利用光阻960来实施。
用于定义横向S/D延伸区及环袋部的光阻掩膜950、952、954、958及960可以任何顺序运用。倘若由光阻掩膜950、952、954、958及960中特殊光阻屏蔽所定义的横向S/D延伸区或环袋部中没有任何一者出现在根据图14半导体制程的施行方式所制成的任何IGFET中，便可以从该制程施行方式中删去该掩膜及相关联(多个)植入操作。
在最终半导体结构上会实施额外RTA以修补因所植入p型与n型S/D延伸区掺杂物和晕环袋掺杂物而造成的晶格损坏并且将S/D延伸区掺杂物和晕环袋掺杂物的原子置于能量更稳定状态。该额外RTA在900至1050℃(通常为950至1000℃)处在无电抗环境实施10至50秒(一般为25秒)。
该额外RTA会让该S/D延伸区掺杂物以及环袋部掺杂物以垂直及横向的方式扩散。该阱掺杂物(尤其是空主要阱掺杂物)会在该额外RTA期间以垂直及横向的方式进一步扩散。图14中的其余图式仅显示空主要阱掺杂物的向上扩散。倘若前驱物空主要阱区180P、182P、184AP、184BP、186AP、及186BP在介电层946与948的热成长结束之前并不会抵达该上方半导体表面的话，前驱物空主要阱区180P、182P、184AP、184BP、186AP、及186BP通常会在该额外RTA结束之前抵达该上方半导体表面。此情形显示在图14中的其余图式中。
隔离p-磊晶层部136P1至136P3、136P5、及136P6会缩小至零并且不会出现在图14中的其余图式中。p-磊晶层136P实质上会变成p-基板区136。对延伸型漏极n沟道IGFET104来说，p-基板区136的表面邻接部136A会横向分离p前驱物空主要阱区184AP和n前驱物空主要阱区184BP。对延伸型漏极p沟道IGFET106来说，p-基板区136的表面邻接部136B则位于n前驱物空主要阱区186AP、p前驱物空主要阱区186BP、以及深n阱212之间。
G5.栅极侧壁间隔部和源极/漏极区带的主要部的构成
多个弧状三角形间隔部会被形成在前驱物多晶硅栅极电极262P、302P、346P及386P的横断侧壁中。该栅极侧壁间隔部构成是由先在介电层946与948上沉积由四乙氧基硅烷(TEOS)制成的介电内衬层(dielectric liner layer)。该TEOS内衬层的厚度通常为12至18nm，较佳的系，13.5至16.5nm，一般为15nm。栅极电极密封介电层946和上覆TEOS内衬材料的组合会构成一密封介电层962，其会沿着前驱物栅极电极262P、302P、346P及386P延伸。参见图14n。表面介电层948和上覆TEOS内衬材料的组合会构成一表面介电层964，其会沿着该上方半导体表面延伸。
参考图14o，一化学组成异于介电层962与964的中间介电层966会被沉积在层962与964上，厚度为25至35nm，一般为30nm。一部分的中间介电层966因而沿着密封介电层962中沿着前驱物栅极电极262P、302P、346P及386P的侧壁垂直延伸的部分垂直延伸。中间介电层966通常是由在630至650℃中(一般为640至645℃)所沉积的硅质氮化物组成，该沉积进行15至35分钟，一般20至30分钟。
化学组成异于中间介电层966的上方层968被沉积在介电层966上的厚度80至120nm，一般100nm。上方层968通常由在670至690℃(一般680℃)中所沉积的介电材料(一般TEOS)所组成，该沉积会进行20至40分钟(一般30分钟)。
一异向性蚀刻会被实施用以移除沿着中间介电层966的垂直延伸部分延伸的弧状三角形部分以外的所有上方层968。参见图14p。图14p中的符号SC为上方层968中沿着下面延伸的剩余弧状三角形部分：(a)中间介电层966在前驱物栅极电极262P、302P、346P、及386P之源极侧横向侧及漏极侧横向侧中沿着密封介电层962之垂直延伸部分延伸的垂直延伸部分，以及(b)中间介电层966中沿着表面介电层964的横向延伸部分延伸的横向延伸部分。该异向性蚀刻实质上会以垂直于该上方半导体表面的方式利用等离子来进行，当上方层968是由TEOS所组成时，该等离子一般为四氟甲烷(CHF4)、三氟甲烷(CHF3)、及氩。
一蚀刻会被实施用以移除中间介电层966中未被源极侧/漏极侧弧状三角形上方层部分SC覆盖的外露部分(也即，层966中未被源极侧/漏极侧弧状三角形上方层部分SC覆盖的部分)及上方层968的其它剩余弧状三角形部分(未图示)。参见图14q。因此，会有一对弧状三角形间隔部264T与266T沿着非对称n沟道IGFET100的前驱物栅极电极262P的源极侧横向侧及漏极侧横向侧延伸。同样，会有一对弧状三角形间隔部304T与306T沿着非对称p沟道IGFET102的前驱物栅极电极302P的源极侧横向侧及漏极侧横向侧延伸。一对弧状三角形间隔部348T与350T会沿着延伸型漏极n沟道IGFET104的前驱物栅极电极346P的源极侧横向侧及漏极侧横向侧延伸。一对弧状三角形间隔部388T与390T会沿着延伸型漏极p沟道IGFET106的前驱物栅极电极386P的源极侧横向侧及漏极侧横向侧延伸。
L形第二间隔层SB会构成中间介电层966中位于弧状三角形上方层部分SC正下方的部分。L形第一间隔层SA会构成介电层962与964中位于L形第二间隔层SB下方的部分。因而，每一个弧状三角形间隔部264T、266T、304T、306T、348T、350T、388T、或390T皆是由下面所组成：(a)多个弧状三角形上方层部分SC中的其中一者，(b)位于该弧状三角形部分SC下方的第二间隔介电层SB，以及(b)位于该第二间隔层SB下方的第一间隔介电层SA。因此，每一个弧状三角形上方层部分SC都是一大部分占据下面两者间之空间的填充间隔部部分：(i)由垂直接合位于前驱物栅极电极262P、302P、346P、或386P的其中一侧的间隔层SA与SB的垂直延伸区段所构成的一垂直延伸介电间隔部部分；以及(ii)接续该垂直延伸介电间隔部部分并且由横向接合沿着该上方半导体表面延伸的间隔层SA与SB的横向延伸区段所构成的一横向延伸介电间隔部部分。
如图14r所示，一光阻掩膜970被形成在介电层962与964及弧状三角形栅极侧壁间隔部304T、306T、388T及390T上，其在n沟道IGFET100与104的岛140、144A及144B上方会有开口。n型主要S/D掺杂物会以超高剂量被离子植入经过光阻970中的该开口，经过表面介电层964中未被覆盖的区段，并且抵达下方单晶硅中垂直对应部分中以便定义(a)非对称n沟道IGFET 100的n++主要源极部240M及n++主要漏极部242M，以及(b)延伸型漏极n沟道IGFET 104的n++主要源极部320M及n++漏极接点部334。
前驱物栅极电极262P与346P及弧状三角形间隔部264T、266T、348T、及350T会在n型主要S/D植入期间充当掺杂物阻隔挡板，用以防止该n型主要S/D掺杂物进入预期要成为n沟道IGFET100与104之沟道区带244与322的下方单晶硅材料中。重要是该n型主要S/D植入系利用间隔部264T、266T、348T及350T中存在于该掺杂物阻隔挡板之中的弧状三角形部分SC来实施。这实质上会减少通过间隔部264T、266T、348T及350T的层SB与SA的横向延伸部分并且进入预期要成为沟道区带244与322的单晶硅材料之中的n型主要S/D掺杂物的数额。该n型主要S/D掺杂物还会进入n沟道IGFET100与104的前躯物栅极电极262P与346P之中，从而将前躯物电极262P与346P分别转换成n++栅极电极262与346。光阻970会被移除。
n型主要S/D掺杂物的剂量通常为2x1015至2x1016个离子/cm2，一般为7x1015个离子/cm2。该n型主要S/D掺杂物通常由砷或磷所组成。在典型情况中，砷会构成该n型主要S/D掺杂物，植入能量通常为50至100keV，一般为60至70keV。
此时，通常会在所生成的半导体结构上实施初始的尖峰退火，用以修补因被植入的n型主要S/D掺杂物所造成的晶格损坏并且将该n型主要S/D掺杂物的原子置于能量更稳定的状态中。该尖峰退火是通过提高该半导体结构的温度来进行，其会提高至1000至1200℃，一般为1100℃。在该初始尖峰退火期间被植入的p型掺杂物与n型掺杂物通常会明显扩散，因为尖峰退火温度相当高。该尖峰退火也会导致n沟道IGFET100和104的栅极电极262和346中的n型主要S/D掺杂物向外散开。
随着初始尖峰退火的完成，前驱物区域240EP、242EP及250P中位于非对称n沟道IGFET 100的n++主要S/D部240M与242M外面的部分分别实质上构成其n+源极延伸区240E、n+漏极延伸区242E、及p源极侧晕环袋部250。p前驱物空主要阱区180P(现p型空阱主体材料180)中位于源极240、漏极242、及晕环袋部250外面的部分实质上构成IGFET 100的p型空阱主要主体材料部254。前驱物点线256P现实质上为点线256，其大体上界定主要主体材料部254中p型掺杂在向上移动时从中度降为轻度的地方。
前驱物区域320EP和326P中位于延伸型漏极n沟道IGFET 104的n++主要源极部320M外面的部分实质上构成其n+源极延伸区320E及其p源极侧晕环袋部326。p前驱物空主要阱区184AP(现为p型空阱主体材料184A)中位于晕环袋部326外面的部分实质上构成IGFET 104的p主体材料部328。n前驱物空主要阱区184BP(现为漏极184B)中位于n++外部漏极接点部334外面的部分实质上构成IGFET 104的n空阱漏极部336。前驱物点线332P与340P现实质上分别为点线332与340，分别大体上界定主体材料部328和漏极部336中净掺杂在向上移动时从中度降为轻度的地方。
n沟道IGFET100与104的源极-主体接面和漏极-主体接面可能垂直缓变以便在位于正地方时经由光阻掩膜970中的开口植入n型半导体掺杂物(本文称为n型接面缓变掺杂物)来降低接面电容。该n型接面缓变掺杂物被植入的范围大于该n型主要S/D掺杂物而剂量低于该n型主要S/D掺杂物。n型主要S/D植入或n型接面缓变S/D植入皆能先被实施。任一情况中，初始尖峰式退火皆同样修补因被植入的n型接面缓变S/D掺杂物所造成的晶格损坏且将该n型接面缓变S/D掺杂物的原子置于能量更稳定的状态中。
一光阻掩膜972会如图14s所示被形成在介电层962与964与门极侧壁间隔部264T、266T、348T及350T上，其在p沟道IGFET102与106的岛142、146A及146B上方会有开口。p型主要S/D掺杂物会以超高剂量被离子植入经过光阻972中的开口，经过表面介电层964中未被覆盖的区段，并且抵达下方单晶硅中垂直对应部分之中，以便定义(a)非对称p沟道IGFET102的p++主要源极部280M以及p++主要漏极部282M，以及(b)延伸型漏极p沟道IGFET106的p++主要源极部360M以及p++漏极接点部374。
前驱物栅极电极302P与386P及弧状三角形间隔部304T、306T、388T及390T会在p型主要S/D植入期间充当掺杂物阻隔挡板，用以防止该p型主要S/D掺杂物进入预期要成为p沟道IGFET102与106的沟道区带284与362的下方单晶硅材料中。该p型主要S/D植入系利用间隔部304T、306T、388T及390T中存在于该掺杂物阻隔挡板中的弧状三角形部分SC来实施。这实质上会减少通过间隔部304T、306T、388T、以及390T的层SB与SA的横向延伸部分并且进入预期要成为沟道区带284与362的单晶硅材料之中的p型主要S/D掺杂物的数额。该p型主要S/D掺杂物还会进入p沟道IGFET102与106的前躯物栅极电极302P与386P之中。前躯物电极302P与386P因而会分别被转换成p++栅极电极302与386。光阻972会被移除。
p型主要S/D掺杂物的剂量通常为2x1015至2x1016个离子/cm2，一般为7x1015个离子/cm2。该p型主要S/D掺杂物通常由元素形式的硼或二氟化硼的形式所组成。在典型情况中，该p型主要S/D掺杂物为元素硼，植入能量通常为2至10keV，一般为5keV。
在沉积栅极电极多晶硅层之后，栅极电极多晶硅层中被指定要成为多晶硅电阻器的任何部分通常会在上面所述的掺杂步骤中一个或多个步骤期间被掺杂n型或p型半导体掺杂物。举例来说，多晶硅电阻器部分可能会被掺杂n型主要S/D掺杂物或是p型主要S/D掺杂物。
现在会在所生成的半导体结构上实施进一步尖峰退火，用以修补因植入p型主要S/D掺杂物造成的晶格损坏且将该p型主要S/D掺杂物的原子置于能量更稳定状态中。该进一步尖峰退火是通过提高该半导体结构的温度来进行，其会提高至900至1200℃，一般为1100℃。在进一步尖峰退火期间被植入的p型掺杂物与n型掺杂物通常会明显扩散，因为该进一步尖峰退火温度相当高。进一步尖峰退火也会导致p沟道IGFET102和106的栅极电极302和386中的p型主要S/D掺杂物向外散开。
当作为n型主要S/D掺杂物元素(砷或磷)的原子大于硼原子，其作为p型主要S/D掺杂物的元素。因此，n型主要S/D植入可能造成的晶格损坏会大于硼p型主要S/D植入。在某种程度上，n型主要S/D植入之后立刻被实施的初始尖峰退火并不会修补因n型主要S/D掺杂物所造成的所有晶格损坏，所以进一步尖峰退火会修补因该n型主要S/D掺杂物所造成的其余晶格损坏。除此之外，硼的扩散速度较快，因此，相较作为n型主要S/D掺杂物的任一元素，在给定数额的高温扩散动力中，硼的扩散会更远。通过实施n型主要S/D植入以及相关联的尖峰退火之后实施p型主要S/D植入以及相关联的尖峰退火，不需要引发n型主要S/D掺杂物的明显的非预期的扩散便可以防止p型主要S/D掺杂物的非预期的扩散。
在完成该进一步尖峰退火时，前驱物区域280EP、282EP及290P中位于非对称p沟道IGFET 102的p++主要S/D部280M与282M外面的部分会分别构成其p+源极延伸区280E、其p+漏极延伸区282E、以及其n源极侧晕环袋部290。n前驱物空主要阱区182P(现在为n型空阱主体材料182)中位于源极280、漏极282、及晕环袋部290外面的部分会构成IGFET 102的n型空阱主要主体材料部294。前驱物点线296P现在为点线296，其大体上界定主要主体材料部294中n型掺杂在向上移动时从中度降为轻度的地方。
前驱物区域360EP及366P中位于延伸型漏极p沟道IGFET 106的p++主要源极部360M外面的部分分别会构成其p+源极延伸区360E及其n源极侧晕环袋部366。n前驱物空主要阱区186AP(现为n型空阱主体材料186A)中位于晕环袋部366外面的部分会构成IGFET 106的n主体材料部368。p前驱物空主要阱区186BP(现为空阱区186B)中位于p++外部漏极接点部374外面的部分会构成IGFET 106的p空阱漏极部376。前驱物点线372P与380P现在分别为点线372与380，它们大体上分别界定主体材料部368及漏极部376中净掺杂在向上移动时从中度降为轻度的地方。
p沟道IGFET102与106的源极-主体接面和漏极-主体接面可能会垂直缓变，以便当位于正确地方时经由光阻掩膜972中的开口植入p型半导体掺杂物(本文称为p型接面缓变掺杂物)来降低接面电容。该p型接面缓变掺杂物被植入的范围大于该p型主要S/D掺杂物而剂量低于该p型主要S/D掺杂物。p型主要S/D植入或是p型接面缓变S/D植入皆能先被实施。任一情况中，该另一尖峰式退火皆同样会修补因被植入的p型接面缓变S/D掺杂物所造成的晶格损坏并且将该p型接面缓变S/D掺杂物的原子置于能量更稳定的状态之中。图14t便系此时点的半导体结构，间隔部264T、266T、304T、306T、348T、350T、388T及390T中的每一者皆为弧状三角形形状。
G6.最终处理
一蚀刻会被实施用以移除介电层962与964的外露部分，也即，未被弧状三角形间隔部264T、266T、304T、306T、348T、350T、388T、及390T覆盖的部分。倘若该半导体结构包含一或多个多晶硅电阻器的话，一由介电材料(通常为硅质氧化物)所制成的遮盖层(cappinglayer)(未图示)会被形成在该结构的顶端。不论如何，现在都会在该半导体结构上实施最终退火，通常为RTA，以便取得所希的最终掺杂物分布并修补任何残留的晶格损坏。
必要时使用适当光阻掩膜(未图示)便可从该结构中的选定区域处移除该遮盖材料。明确说该遮盖材料会从IGFET100、102、104及106的岛180、182、184A、184B、186A及186B上方的区域处被移除，以便露出栅极电极262、302、346及386且露出非对称IGFET100与102的主要源极部240M与280M、IGFET100与102的主要漏极部242M与282M、延伸型漏极IGFET104与106的主要源极部320M与360M、IGFET104与106的漏极接点部334与374。在栅极电极多晶硅层中被指定成为多晶硅电阻器的任何部分中，大部分上方的遮盖材料通常被保留以防止在下一个操作期间沿该多晶硅部中被遮盖的部分形成金属硅化物。
栅极侧壁间隔部264T、266T、304T、306T、348T、350T、388T、以及390T中的弧状三角形部分SC通常会在移除该遮盖层的材料的过程中被移除。参见图14u。每一个弧状三角形间隔部264T、266T、304T、306T、348T、350T、388T、或390T因而会被转换成由一第一介电层SA与一上覆第二介电层SB所组成的L形栅极侧壁介电间隔部264、266、304、306、348、350、388、或390。
IGFET100、102、104、以及106的金属硅化物层268、270、272、308、310、312、352、354、356、392、394、及396会分别被形成在该下方多晶硅区与单晶硅区的上方表面，作为用以产生连接至IGFET100、102、104、以及106的电气接点的第一步骤。该金属硅化物构形通常必须在该结构的上方表面上沉积一适当的薄金属(通常为钴)层并且实施一低温步骤以便让该金属与下方的硅进行反应。没有反应的金属则会被移除。一第二低温步骤会被实施，用以完成该金属与该下方硅的反应并且从而形成金属硅化物层268、270、272、308、310、312、352、354、356、392、394、及396。重要的是，在该金属硅化物构形期间没有弧状三角形间隔部部分SC会帮助进行该金属硅化物构形。
该金属硅化物构形会结束IGFET100、102、104、以及106的基本制造。最终的CIGFET结构如图11中所示。接着，会提供该CIGFET结构另一导电材料(未图示)，通常为金属，其会接触金属硅化物层268、270、272、308、310、312、352、354、356、392、394、及396，以便完成IGFET100、102、104、及106的电气接点。
G7.间隔部塑形顺序的优点
如上面所提，在最终L形栅极侧壁间隔部304、306、388、以及390处于它们含有弧状三角形填充间隔部部分SC的各自早期弧状三角形型式304T、306T、388T、以及390T的图14s阶段处，用于定义IGFET102与106的主要源极部280M与360M的离子植入中，硼通常是该p型主要S/D掺杂物。在图14m的早期阶段处，用于定义p沟道IGFET102与106的前躯物环袋部290P与366P的离子植入中，砷通常是该n型源极环袋掺杂物。
将半导体掺杂物离子植入半导体掺杂物中会破坏半导体晶格且引入晶体缺陷。因为砷原子大于硼原子，所以在相同植入范围下，砷植入造成的晶格损坏通常会大于硼植入。另外，硼的扩散速度通常也比较快，尤其是相较于砷。
倘若间隔部304T、306T、388T及390T在图14s阶段处利用硼进行该p型主要S/D植入期间具有最终间隔部304、306、388及390的L形状的话，某些硼便可能会通过间隔层SA与SB的横向延伸部分并且进入预期要成为p沟道IGFET 102与106的沟道区带284与362的单晶硅之中及/或进入预期要成为p沟道IGFET102与106的沟道区带284与362的单晶硅附近的地方中。由于在图14m的早期n型源极环植入阶段处因为砷所造成的晶格损坏的关系，某些硼p型主要S/D掺杂物可能会在后期的高温步骤期间以非所希的方式渗入远处的半导体材料之中。换言之，因为砷n型源极环植入所造成的晶格损坏可能会以非所希的方式增强硼p型主要S/D掺杂物的扩散作用。该经增强的硼扩散会让IGFET102与106的特征变差，例如以非所希的方式缩短它们的信道区带284与362。
在图14的制程中，在图14s阶段处的p型主要S/D植入会在栅极侧壁间隔部304、306、388、以及390处于它们各自早期弧状三角形型式304T、306T、388T及390T中时被实施。弧状三角形间隔部304T、306T、388T及390T的填充间隔部部分SC系充当植入挡板，它们会阻隔硼p型主要S/D掺杂物进入预期要成为p沟道IGFET102与106的沟道区带284与362的单晶硅之中及/或阻隔硼p型主要S/D掺杂物进入预期要成为p沟道IGFET102与106的沟道区带284与362的单晶硅附近的地方中。进入预期要成为沟道区带284与362的半导体材料中的硼p型主要S/D掺杂物的数量会大幅地减少。可能因预期要成为沟道区带284与362的半导体材料中的硼p型主要S/D掺杂物所造成并且可能因砷n型源极环掺杂物的离子植入关系而提高的IGFET恶化效果会大幅地下降。
填充间隔部部分SC如上述在该p型主要S/D植入后但形成p沟道IGFET102与106的电气接点前从弧状三角形间隔部304T、306T、388T及390T处被移除。因为在形成p沟道IGFET102与106的电气接点期间填充间隔部部分SC不存在，所以填充间隔部部分SC不会阻碍电气接点的形成。据此会较易制造该电气接点，尤其IGFET102的主要源极部280M及主要漏极部282M的金属硅化物层310与312、及IGFET106的主要源极部360M及漏极接点部374的金属硅化物层394与396，来提高IGFET封装密度。
H.变化例
虽然本发明通过参考特殊实施例来描述，但是，此描述仅为说明目的，而不应被视为限制下文主张的本发明的范畴。举例来说，半导体主体及/或栅极电极中的硅可被其它半导体材料取代。取代候选物包括：锗；硅锗合金；及3a族-5a族合金，例如砷化镓。由经掺杂的多晶硅栅极电极以及各自上覆的金属硅化物层所构成的合成栅极电极可以用下面实质上完全由耐火金属或实质上完全由金属硅化物(举例来说，硅化钴、硅化镍、或是硅化铂)所组成的栅极电极来取代，该硅化物栅极电极中所提供的掺杂物用以控制它们的功函数。
多晶硅是一种非单结晶硅(非单晶硅)的类型。上述栅极电极优选地是由经掺杂的多晶硅所组成。另或者，该栅极电极由另一种类型的经掺杂的非单晶硅所组成，例如，经掺杂的非晶硅或经掺杂的多结晶硅。即使当该栅极电极由经掺杂的多晶硅所组成，该栅极电极的前驱物仍可被沉积为非晶硅或不同于多晶硅的另一种类型非单晶硅。在沉积该前驱物栅极电极之后的高温步骤期间的高温会让栅极电极中的硅转换成多晶硅。
另或者，IGFET100、102、104及106的栅极介电层能够利用高介电常数的材料来形成。于该情况，栅极介电质厚度的tGdL低数值与tGdH高数值通常略高。
n型深S/D延伸区掺杂物的n型掺杂物和n型浅源极延伸区掺杂物相同的替代例中，可在下述情况之间有选择地实施退火(i)用于该n型深S/D延伸区植入的图14h的阶段及(ii)用于该n型浅源极延伸区植入的图14i的阶段，以让该n型深S/D延伸区掺杂物扩散，而不会让n型浅源极延伸区掺杂物扩散，因为n型浅源极延伸区掺杂物的植入尚未被实施。
在上面提及的国际专利申请PCT/US2010/000886，律师档案编号第NS-7005WO号中针对IGFET100、102、104及106所述的任何变化例皆可套用至本发明的CIGFET结构的组态与制造。因此，熟习本技术人士便可进行各种修正，其不会脱离随附申请专利范围中所定义之本发明范畴。
权利要求书(按照条约第19条的修改)
1.一种由具有第一导体类型的主体材料的半导体主体来制造包括场效晶体管的结构的方法，该方法包括：
在该主体材料中预期要成为通道区带的部分上方定义栅极电极且利用栅极介电层将该栅极电极与该部分的主体材料垂直隔开，从而该栅极电极具有相对的第一横向侧与第二横向侧；
使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板将该第一导体类型的袋半导体掺杂物引入该主体材料中，用以定义该主体材料的前躯物袋部，该前驱物袋部掺杂程度重过该主体材料的横向相邻材料且实质上仅在该栅极电极的多个横向侧中的第一横向侧下方延伸；
沿该栅极电极的第一横向侧中提供第一间隔部，使该第一间隔部包括(i)位于该栅极电极的第一垂直延伸介电间隔部部分、(ii)接续该第一垂直延伸间隔部部分且位于该半导体主体的第一横向延伸介电间隔部部分，以及(iii)大部分处于第一垂直延伸间隔部部分与第一横向延伸间隔部部分之间的空间的第一填充间隔部部分；
接着使用该栅极电极、该第一间隔部及该栅极电极的横向侧中的任何其它材料作为掺杂物阻隔挡板将与该第一导体类型相反的第二导体类型的主要源极/漏极(S/D)半导体掺杂物引入该半导体主体中，用以定义该第二导体类型的第一主要S/D部与第二主要S/D部，使得(i)该通道区带位于该主要S/D部之间，以及(ii)该第一导体类型的另一袋部包括该前躯物袋部之至少一部分的材料且延伸到该第一主要S/D部以使得该通道区带纵向不对称；
接着大部分移除该第一填充间隔部部分；以及
形成分别连接至所述主要S/D部的一对电气接点。
2.如权利要求1所述的方法，其进一步包含，在该栅极电极定义动作与间隔部提供动作之间，使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板，来将该第二导体类型的第一S/D延伸区半导体掺杂物引入该半导体主体中以定义该第二导体类型的前躯物第一横向S/D延伸区，使得在完成该结构的制造后，(i)该第二导体类型的第一S/D区带包括该第一主要S/D部及横向邻接的另一第一横向S/D延伸区，该横向邻接的另一第一横向S/D延伸区的掺杂程度轻过该第一主要S/D部且由该前躯物第一S/D延伸区中的至少一部分的材料所构成，以及(ii)该另一第一S/D延伸区部分横向延伸在该栅极电极的下方。
3.如权利要求2所述的方法，其中：
该方法进一步包含，在该栅极电极定义动作与间隔部提供动作之间，使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板而将该第二导体类型的第二S/D延伸区半导体掺杂物引入该半导体主体中，用以定义该第二导体类型的前躯物第二横向S/D延伸区；
该间隔部提供动作包含沿着该栅极电极的第二横向侧提供第二间隔部，使得该第二间隔部包括(i)位于该栅极电极的第二垂直延伸介电间隔部部分、(ii)接续该第二垂直延伸间隔部部分且位于该半导体主体的第二横向延伸介电间隔部部分，以及(iii)大部分占据该第二垂直延伸间隔部部分与第二横向延伸间隔部部分之间的空间的第二填充间隔部部分；以及
该填充间隔部部分移除动作包含移除该第二填充间隔部部分，使得在完成该结构的制造后，(i)该第二导体类型的第二S/D区带包括该第二主要S/D部及横向邻接的另一第二横向S/D延伸区，该横向邻接的另一第二横向S/D延伸区的掺杂程度轻过该第二主要S/D部且由该前躯物第二S/D延伸区中的至少一部分的材料所构成，(ii)该另一第二横向S/D延伸区部分横向延伸在该栅极电极的下方，以及(iii)该通道区带沿着该栅极介电层终止于该另一S/D延伸区。
4.如权利要求2或3所述的方法，其进一步包含，在该间隔部提供动作前，将该第一导体类型的第一阱半导体掺杂物及该第二导体类型的第二阱半导体掺杂物引入该半导体主体中，以分别定义该第一导体类型与第二导体类型各自的第一阱区与第二阱区，使得该阱掺杂物各自的浓度分别在彼此横向隔开的一对个别横向延伸子表面位置处于该阱区里面达到各自的最大浓度，使得在完成该结构的制造后，(i)该第一S/D区带位于该第一阱区的最大浓度的子表面位置的上方，(ii)该第二导体类型的第二S/D区带包括该第二主要S/D部及该第二阱区中位于该第二主要S/D部外面的邻接材料，(iii)该信道区带横向分离该S/D区带，以及(iv)该半导体主体的阱分离部分分离该阱区且掺杂程度轻过每一个阱区。
5.一种由具有第一导体类型的主体材料的半导体主体来制造包括场效晶体管的结构的方法，该方法包括：
在该主体材料中预期要成为通道区带的部分上方定义栅极电极且通过栅极介电层与该部分的主体材料垂直隔开，使得该栅极电极具有相对的源极侧横向侧与漏极侧横向侧；
使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板将该第一导体类型的袋半导体掺杂物引入该主体材料中，用以定义该主体材料的前躯物源极侧袋部，其掺杂程度重过该主体材料的横向相邻材料且实质上仅在该栅极电极的多个横向侧中的源极侧横向侧下方延伸；
在该栅极电极的源极侧横向侧中提供源极侧间隔部，使得该源极侧间隔部包括(i)垂直延伸位于该栅极电极的介电间隔部部分的源极侧，(ii)横向延伸接续该源极侧垂直延伸间隔部部分并且位于该半导体主体的介电间隔部部分的源极侧，以及(iii)大部分占据该源极侧垂直延伸间隔部部分与源极侧横向延伸间隔部部分之间的空间的源极侧填充间隔部部分；
接着使用该栅极电极、该源极侧间隔部以及该栅极电极的横向侧中的任何其它材料作为掺杂物阻隔挡板以大部分防止主要源极/漏极(S/D)半导体掺杂物进入该通道区带，而将和该第一导体类型相反的第二导体类型的主要S/D掺杂物引入该半导体主体中，以便定义该第二导体类型的主要源极部与主要漏极部，使得(i)该通道区带位于该主要源极部与主要漏极部之间，且(ii)该第一导体类型的另一源极侧袋部包括该前躯物源极侧袋部的至少一部分材料且延伸到该主要源极部以让该通道区带成为纵向不对称；
接着大部分移除该源极侧填充间隔部部分；以及
形成分别连接至该主要源极部与主要漏极部的一对电气接点。
6.如权利要求5所述的方法，其进一步包含，在该栅极电极定义动作与间隔部提供动作之间，使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板以大部分防止源极延伸区掺杂物通过该栅极介电层，而将该第二导体类型的源极延伸区半导体掺杂物引入该半导体主体中来定义该第二导体类型的前躯物横向源极延伸区，使得在完成该结构的制造后，(i)该第一导体类型的源极包括该主要源极部以及横向邻接的另一横向源极延伸区，该横向邻接的另一横向源极延伸区的掺杂程度轻过该主要源极部并且由该前躯物源极延伸区中的至少一部分材料所构成，以及(ii)该另一源极延伸区部分横向延伸在该栅极电极的下方。
7.如权利要求6所述的方法，其中：
该方法进一步包含在该栅极电极定义动作与间隔部提供动作之间，使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板来大部分防止漏极延伸区半导体掺杂物通过该栅极介电层，而将该第二导体类型的漏极延伸区半导体掺杂物引入该半导体主体中来定义该第二导体类型的前躯物横向漏极延伸区；
该间隔部提供动作包含沿着该栅极电极的漏极侧横向侧提供漏极侧间隔部，使得该漏极侧间隔部包括(i)垂直延伸位于该栅极电极的介电间隔部部分第漏极侧，(ii)横向延伸接续该漏极侧垂直延伸间隔部部分且位于该半导体主体的介电间隔部部分的漏极侧，以及(iii)大部分占据该漏极侧垂直延伸间隔部部分与漏极侧横向延伸间隔部部分之间的空间的漏极侧填充间隔部部分；以及
该填充间隔部部分移除动作包含移除该漏极侧填充间隔部部分，使得在完成该结构的制造后，(i)该第二导体类型的漏极包括该主要漏极部及横向邻接的另一横向漏极延伸区，该横向邻接的另一横向漏极延伸区的掺杂程度轻过该主要漏极部且由该前躯物漏极延伸区中的至少一部分的材料所构成，(ii)该另一漏极延伸区部分横向延伸在该栅极电极的下方，及(iii)该通道区带沿着该栅极介电层终止于该另一横向延伸区。
8.如权利要求7所述的方法，其中：
该源极延伸区掺杂物与袋掺杂物两者都由第一屏蔽中的开口被引入该半导体主体中；以及
该漏极延伸区掺杂物经由与该第一屏蔽不同的第二屏蔽中的开口被引入该半导体主体中。
9.如权利要求7所述的方法，其中该漏极延伸区掺杂物被引入该半导体主体，使得在该半导体主体中比该源极延伸区掺杂物更大均深度处达到最大子表面浓度。
10.如权利要求7所述的方法，其中该漏极延伸区掺杂物引入动作包括在与大体上垂直于该栅极介电层的方向形成至少15°的平均倾角处植入该漏极延伸区掺杂物的种类的离子。
11.如权利要求7所述的方法，其中该袋掺杂物引入动作包括在与大体上垂直于该栅极介电层的方向形成至少15°的平均倾角处植入该袋掺杂物的种类的离子。
12.如权利要求7所述的方法，其中：
该方法进一步包含在该栅极电极定义动作之前将该第一导体类型的主要半导体掺杂物引入该主体材料中；以及
在完成该结构的制造后，(i)该半导体主体有上方表面，(ii)该主体材料与该源极和漏极形成各自的PN结且横向延伸在该源极和漏极两者下方，(iii)该第一导体类型的主要掺杂物的一部分出现在该源极和漏极中，(iv)每一个PN结在该主体的上方表面下方抵达一最大深度，(v)该第一导体类型的主要掺杂物的浓度在横向延伸于所有通道区带、源极以及漏极中的大部分下方的子表面主体材料位置处局部达到子表面最大浓度，并且该浓度在从该子表面主体材料位置处沿选定垂直位置经过该漏极向上至该主体的上方表面时减小到至多十分之一，及(vi)该子表面主体材料位置出现在该主体的上方表面下方不到漏极PN结的最大深度的10倍深的地方。
13.如权利要求7所述的方法，其中：
该主要S/D掺杂物引入动作包括以第一剂量将该主要S/D掺杂物引入该半导体主体中、且到达该半导体主体中的第一平均深度处；以及
该方法进一步包含在该间隔部提供动作与填充间隔部部分移除动作之间，以第二剂量将该第二导体类型的下方部S/D半导体掺杂物引入该半导体主体中、且到达该半导体主体中的第二平均深度处，该第一剂量大于该第二剂量，该第二平均深度大于该第一平均深度，使得(i)该源极包含该第二导体类型的下方源极部，其位于该主要源极部的下方、接续该主要源极部而且掺杂程度轻过该主要源极部，及(ii)该漏极包含该第二导体类型的下方漏极部，其位于该主要漏极部的下方、接续该主要漏极部且掺杂程度轻过该主要漏极部。
14.如权利要求6所述的方法，其进一步包含在该间隔部提供动作之前，将该第一导体类型的第一阱半导体掺杂物及该第二导体类型的第二阱半导体掺杂物引入该半导体主体中，用以分别定义为该第一导体类型与第二导体类型各自的第一阱区与第二阱区，使得在完成该结构的制造后，(i)该阱掺杂物各自的浓度分别在彼此横向隔开的一对各自的横向延伸子表面位置处达到各自阱区里面的子表面最大浓度，(ii)该源极位于该第一阱区的该最大浓度的子表面位置的上方，(iii)该通道区带包括该第一阱区的一部分，(iv)该第二导体类型的漏极包括该第二主要漏极部及该第二阱区中位于该第二主要漏极部外面的邻接材料，(v)该信道区带横向分离该源极与漏极，以及(vi)该半导体主体的阱分离部分分离该阱区而且掺杂程度轻过每一个阱区。
15.如权利要求14所述的方法，其进一步包含在该栅极电极定义动作前沿着该半导体主体的上方表面形成凹陷于该半导体主体中的电气绝缘区，使得在完成该结构的制造后，该凹陷的绝缘区延伸至第二阱区中以横向包围该主要漏极部且将其与接续该阱分离部分的第二阱区的材料横向分离，且使得该栅极电极在该凹陷绝缘区的上方部分延伸到该主要漏极部。
16.如权利要求14所述的方法，其中该袋掺杂物引入动作包括在与大体上垂直于该栅极介电层的方向形成至少15°的平均倾角处植入该袋掺杂物的种类的离子。
17.如权利要求14所述的方法，其中该阱分离部分为该第一导体类型且延伸到该栅极介电层，使得该通道区带包含该阱分离部分的至少一部分。
18.如权利要求14所述的方法，其中该阱分离部分包括该第一导体类型的下方区段以及该第二导体类型的上方区段，该上方区段位于该下方区段与该栅极介电层之间，使得该漏极进一步包含该阱分离部分的上方区段的至少一部分。
19.如权利要求14所述的方法，其中在完成该结构的制造后，该第二阱区中第二导体类型的所有半导体掺杂物的浓度在从该第二阱区的最大浓度的子表面位置处沿着选定垂直位置经过该第二阱区向上至该栅极介电层时减小到至多十分之一，第二阱区的最大浓度的子表面位置出现在沿着该栅极介电层的底部延伸的平面下方不到该源极在该平面下方延伸的最大深度的10倍深的地方。
20.如权利要求19所述的方法，其中该第一阱区中该第一导体类型的所有半导体掺杂物的浓度在从该第一阱区的最大浓度的子表面位置处沿着选定垂直位置经过该第一阱区向上至该栅极介电层时减小到至多十分之一，该第一阱区最大浓度的子表面位置出现在沿着该栅极介电层的底部延伸的平面下方不到该源极延伸在该平面下方的最大深度的10倍深的地方。
21.如权利要求6所述的方法，其中该接点形成动作包括让金属和该源极与漏极的半导体材料进行反应，以便沿着该源极与漏极中每一者的剩余材料形成由金属-半导体化合物所组成的一接点层。
22.如权利要求6所述的方法，其中该源极侧填充间隔部部分大部分由介电材料所组成。
23.如权利要求6所述的方法，其中：
该源极侧间隔部的垂直延伸部分包括第一垂直延伸层及化学特性异于该第一垂直延伸层的第二垂直延伸层，使得该第一垂直延伸层位于该栅极电极与该第二垂直延伸层之间；以及
该源极侧间隔部的横向延伸部分包括第一横向延伸层及化学特性异于该第一横向延伸层的第二横向延伸层，使得该第一横向延伸层位于该半导体主体与该第二横向延伸层之间。
24.如权利要求23所述的方法，其中：
该源极侧间隔部的第一层包括半导体氧化物；以及
该源极侧间隔部的第二层包括半导体氮化物。
25.如权利要求5至24任一项所述的方法，其中该晶体管是p通道晶体管。
26.如权利要求25所述的方法，其中：
该袋掺杂物引入动作包括将该袋掺杂物的种类离子植入该半导体主体中；以及
该袋掺杂物包括砷。
27.一种包括设置在具有第一导体类型的主体材料的半导体主体的上方表面中的场效晶体管的结构，该晶体管包括：
该主体材料的通道区带；
栅极介电层，其迭置于该通道区带上方；
栅极电极，其迭置于该通道区带上的栅极介电层上方且具有相对的第一横向侧与第二横向侧；
第一和第二源极/漏极(S/D)区带，其沿着该半导体主体的上方表面位于半导体主体、被该通道区带横向分离、分别延伸在该栅极电极的第一横向侧与第二横向侧的下方并且由与第一导体类型相反的第二导体类型所组成，以便与该主体材料形成各自的PN结，该主体材料中掺杂程度重过该主体材料的横向相邻材料的袋部大部分仅沿着该S/D区带中的第一S/D区带延伸且延伸至该通道区带中，以便让该通道区带相对于该S/D区带不对称；
第一间隔部，其横向位于该栅极电极的第一横向侧中且包括(i)第一垂直延伸介电间隔部部分，其位于该栅极电极中，以及(ii)第一横向延伸介电间隔部部分，其接续该第一垂直延伸间隔部部分且位于该半导体主体中，以便大体上和该第一垂直延伸间隔部部分形成L体；以及
分别连接至该S/D区带的一对电气接点。
28.如权利要求27所述的结构，其中该第一S/D区带包括第一主要S/D部及第一横向S/D延伸区，该第一横向S/D延伸区横向接续该第一主要S/D部，掺杂程度轻过该第一主要S/D部，且横向延伸在该栅极电极的第一横向侧的下方。
29.如权利要求28所述的结构，其中：
该第二S/D区带包括第二主要S/D部及第二横向S/D延伸区，该第二横向S/D延伸区横向接续该第二主要S/D部、掺杂程度轻过该第二主要S/D部并且横向延伸在该栅极电极的第二横向侧的下方，使得该横向延伸区沿着该主体的上方表面来终止该通道区带；以及
该结构包含第二间隔部，其横向位于该栅极电极的第二横向侧中且包括(i)位于该栅极电极的第二垂直延伸介电间隔部部分，以及(ii)第二横向延伸介电间隔部部分，其接续该第二垂直延伸间隔部部分并且位于该半导体主体中，以便大体上和该第二垂直延伸间隔部部分形成L体。
30.如权利要求28或29所述的结构，其中该半导体主体进一步包含分别由该第一导体类型与第二导体类型的第一阱掺杂物与第二阱掺杂物所定义的第一阱区与第二阱区，以便分别成为该第一导体类型与第二导体类型，使得(i)该阱掺杂物各自的浓度分别在彼此横向隔开的一对各自的横向延伸子表面位置达到该阱区里面各自的最大浓度，(ii)该第一S/D区带位于该第一阱区的该最大浓度的子表面位置的上方，(iii)该第二S/D区带包括第二主要S/D部及该第二阱区中位于该第二主要S/D部外面的邻接材料，以及(iv)该半导体主体的阱分离部分分离该阱区且掺杂程度轻过每一个阱区。
31.一种包括设置在具有第一导体类型的主体材料的半导体主体的上方表面的场效晶体管的结构，该晶体管包括：
该主体材料的通道区带；
栅极介电层，其迭置于该通道区带上方；
栅极电极，其迭置于该通道区带上的栅极介电层上方且具有相对的源极侧横向侧与漏极侧横向侧；
源极与漏极，其沿着半导体主体的上方表面位于半导体主体中、被该信道区带横向分离、分别延伸在该栅极电极的源极侧横向侧与漏极侧横向侧的下方并且由与第一导体类型相反的第二导体类型所组成，以便和该主体材料形成各自的PN结，该主体材料中掺杂程度重过该主体材料的横向相邻材料的袋部大部分仅沿着该源极延伸并且延伸至该通道区带之中，以便让该通道区带相对于该源极与漏极不对称；
源极侧间隔部，其横向位于该栅极电极的源极侧横向侧中并且包括(i)源极侧垂直延伸位于该栅极电极的介电间隔部部分，以及(ii)源极侧横向延伸介电间隔部部分，其接续该源极侧垂直延伸间隔部部分并且位于该半导体主体中，以便大体上与该源极侧垂直延伸间隔部部分形成一L体；以及分别连接至该源极与漏极的一对电气接点。
32.如权利要求31所述的结构，其中该源极包括主要源极部以及横向源极延伸区，该横向源极延伸区横向接续该主要源极部、掺杂程度轻过该主要源极部且横向延伸在该栅极电极的源极侧横向侧的下方。
33.如权利要求32所述的结构，其中：
该漏极包括主要漏极部及横向漏极延伸区，该横向漏极延伸区横向接续该主要漏极部、掺杂程度轻过该主要漏极部且横向延伸在该栅极电极的漏极侧横向侧的下方，使得该横向延伸区沿着该主体的上方表面来终止该通道区带；以及
该结构包含漏极侧间隔部，其横向位于该栅极电极的漏极侧横向侧中并且包括(i)漏极侧垂直延伸位于该栅极电极的介电间隔部部分，以及(ii)漏极侧横向延伸介电间隔部部分，其接续该漏极侧垂直延伸间隔部部分并且位于该半导体主体中，以便大体上和该漏极侧垂直延伸间隔部部分形成L体。
34.如权利要求33所述的结构，其中该横向漏极延伸区延伸在该主体的上方表面下方的深度大于该横向源极延伸区。
35.如权利要求33所述的结构，其中：
该第一导体类型的半导体掺杂物出现在该源极和漏极中；
每一个PN结都在该主体的上方表面下方达到最大深度；
该半导体主体中该第一导体类型的所有半导体掺杂物的浓度在横向延伸于所有通道区带、源极以及漏极中的大部分下方的子表面主体材料位置处局部达到子表面最大浓度，且该浓度在从该子表面主体材料位置处沿着选定垂直位置经过该漏极向上至该主体的上方表面时减小到至多十分之一；以及
该子表面主体材料位置出现在该主体的上方表面下方不到漏极PN结的最大深度的10倍深的地方。
36.如权利要求33所述的结构，其中：
该源极包含该第二导体类型的下方源极部，其位于该主要源极部的下方、接续该主要源极部而且掺杂程度轻过该主要源极部，以及
该漏极包含该第二导体类型的下方漏极部，其位于该主要漏极部的下方、接续该主要漏极部而且掺杂程度轻过该主要漏极部。
37.如权利要求32所述的结构，其中：
该通道区带包括该第一阱区的一部分，其位于该半导体主体中且掺杂该第一导体类型的半导体掺杂物，其浓度在大体上横向延伸于该主体的上方表面下方的第一子表面最大浓度位置处局部达到该第一阱区中的最大浓度；
该漏极包括第二阱区，其掺杂着该第二导体类型的半导体掺杂物，其浓度在大体上横向延伸于该主体的上方表面下方的第二子表面最大浓度位置处局部达到该第二阱区中的最大浓度；以及
该半导体主体的阱分离部分横向延伸在该阱区之间而且掺杂程度轻过每一个阱区，使得该阱区的该最大浓度的子表面位置彼此横向隔开。
38.如权利要求37所述的结构，其进一步包含电气绝缘区，其沿着该半导体主体的上方表面而凹入该半导体主体中，并且延伸至第二阱区中以横向包围该主要漏极部，且将其与接续该阱分离部分的第二阱区的材料横向分离，该栅极电极在该凹陷绝缘区的上方延伸且部分至该主要漏极部。
39.如权利要求38所述的结构，其中该阱分离部分为该第一导体类型且延伸到该主体的上方表面，使得该通道区带包含该阱分离部分的至少一部分。
40.如权利要求38所述的结构，其中该阱分离部分包括该第一导体类型的下方区段及该第二导体类型的上方区段，该上方区段位于该下方区段与该栅极介电层之间，使得该漏极进一步包含该阱分离部分的该上方区段。
41.如权利要求37所述的结构，其中该第二阱区中该第二导体类型的所有半导体掺杂物的浓度在从该第二子表面最大浓度位置处沿着选定垂直位置经过该第二阱区向上至该栅极介电层时减小到至多十分之一，该第二子表面最大浓度位置出现在该栅极介电层下方不到该源极延伸在该栅极介电层下方的最大深度的10倍深的地方。
42.如权利要求41所述的结构，其中该第一阱区中该第一导体类型的所有半导体掺杂物的浓度在从该第一子表面最大浓度位置处沿着选定垂直位置经过该第一阱区向上至该栅极介电层时减小到至多十分之一，该第一子表面最大浓度位置出现在该栅极介电层下方不到源极延伸在该栅极介电层下方的最大深度的10倍深的地方。
43.如权利要求32所述的结构，其中每一个接点包含沿着该源极与漏极中每一者、由金属-半导体化合物所组成的接点层。
44.如权利要求32所述的结构，其中：
该源极侧间隔部的垂直延伸部分包括第一垂直延伸层及化学特性异于该第一垂直延伸层的第二垂直延伸层，使得该第一垂直延伸层位于该栅极电极与该第二垂直延伸层之间；以及
该源极侧间隔部的横向延伸部分包括第一横向延伸层及化学特性异于该第一横向延伸层的第二横向延伸层，使得该第一横向延伸层位于该半导体主体与该第二横向延伸层之间。
45.如权利要求44所述的结构，其中：
该源极侧间隔部的第一层包括半导体氧化物；以及
该源极侧间隔部的第二层包括半导体氮化物。
46.如权利要求31至45任一项所述的结构，其中该晶体管是p通道晶体管。
Claims (46)
1.一种由具有第一导体类型的主体材料的半导体主体来制造包括场效晶体管的结构的方法，该方法包括：
在该主体材料中预期要成为通道区带的部分上方定义栅极电极且利用栅极介电层将该栅极电极与该部分的主体材料垂直隔开，从而该栅极电极具有相对的第一横向侧与第二横向侧；
使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板将该第一导体类型的袋半导体掺杂物引入该主体材料中，用以定义该主体材料的前躯物袋部，该前驱物袋部掺杂程度重过该主体材料的横向相邻材料且实质上仅在该栅极电极的多个横向侧中的第一横向侧下方延伸；
沿该栅极电极的第一横向侧中提供第一间隔部，使该第一间隔部包括(i)位于该栅极电极的第一垂直延伸介电间隔部部分、(ii)接续该第一垂直延伸间隔部部分且位于该半导体主体的第一横向延伸介电间隔部部分，以及(iii)大部分处于第一垂直延伸间隔部部分与第一横向延伸间隔部部分之间的空间的第一填充间隔部部分；
接着使用该栅极电极、该第一间隔部及该栅极电极的横向侧中的任何其它材料作为掺杂物阻隔挡板将与该第一导体类型相反的第二导体类型的主要源极/漏极(S/D)半导体掺杂物引入该半导体主体中，用以定义该第二导体类型的第一主要S/D部与第二主要S/D部，使得(i)该通道区带位于该主要S/D部之间，以及(ii)该第一导体类型的另一袋部包括该前躯物袋部之至少一部分的材料且延伸到该第一主要S/D部以使得该通道区带纵向不对称；
接着大部分移除该第一填充间隔部部分；以及
形成分别连接至所述主要S/D部的一对电气接点。
2.如权利要求1所述的方法，其进一步包含，在该栅极电极定义动作与间隔部提供动作之间，使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板，来将该第二导体类型的第一S/D延伸区半导体掺杂物引入该半导体主体中以定义该第二导体类型的前躯物第一横向S/D延伸区，使得在完成该结构的制造后，(i)该第二导体类型的第一S/D区带包括该第一主要S/D部及横向邻接的另一第一横向S/D延伸区，该横向邻接的另一第一横向S/D延伸区的掺杂程度轻过该第一主要S/D部且由该前躯物第一S/D延伸区中的至少一部分的材料所构成，以及(ii)该另一第一S/D延伸区部分横向延伸在该栅极电极的下方。
3.如权利要求2所述的方法，其中：
该方法进一步包含，在该栅极电极定义动作与间隔部提供动作之间，使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板而将该第二导体类型的第二S/D延伸区半导体掺杂物引入该半导体主体中，用以定义该第二导体类型的前躯物第二横向S/D延伸区；
该间隔部提供动作包含沿着该栅极电极的第二横向侧提供第二间隔部，使得该第二间隔部包括(i)位于该栅极电极的第二垂直延伸介电间隔部部分、(ii)接续该第二垂直延伸间隔部部分且位于该半导体主体的第二横向延伸介电间隔部部分，以及(iii)大部分占据该第二垂直延伸间隔部部分与第二横向延伸间隔部部分之间的空间的第二填充间隔部部分；以及
该填充间隔部部分移除动作包含移除该第二填充间隔部部分，使得在完成该结构的制造后，(i)该第二导体类型的第二S/D区带包括该第二主要S/D部及横向邻接的另一第二横向S/D延伸区，该横向邻接的另一第二横向S/D延伸区的掺杂程度轻过该第二主要S/D部且由该前躯物第二S/D延伸区中的至少一部分的材料所构成，(ii)该另一第二横向S/D延伸区部分横向延伸在该栅极电极的下方，以及(iii)该通道区带沿着该栅极介电层终止于该另一S/D延伸区。
4.如权利要求2或3所述的方法，其进一步包含，在该间隔部提供动作前，将该第一导体类型的第一阱半导体掺杂物及该第二导体类型的第二阱半导体掺杂物引入该半导体主体中，以分别定义该第一导体类型与第二导体类型各自的第一阱区与第二阱区，使得该阱掺杂物各自的浓度分别在彼此横向隔开的一对个别横向延伸子表面位置处于该阱区里面达到各自的最大浓度，使得在完成该结构的制造后，(i)该第一S/D区带位于该第一阱区的最大浓度的子表面位置的上方，(ii)该第二导体类型的第二S/D区带包括该第二主要S/D部及该第二阱区中位于该第二主要S/D部外面的邻接材料，(iii)该信道区带横向分离该S/D区带，以及(iv)该半导体主体的阱分离部分分离该阱区且掺杂程度轻过每一个阱区。
5.一种由具有第一导体类型的主体材料的半导体主体来制造包括场效晶体管的结构的方法，该方法包括：
在该主体材料中预期要成为通道区带的部分上方定义栅极电极且通过栅极介电层与该部分的主体材料垂直隔开，使得该栅极电极具有相对的源极侧横向侧与漏极侧横向侧；
使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板将该第一导体类型的袋半导体掺杂物引入该主体材料中，用以定义该主体材料的前躯物源极侧袋部，其掺杂程度重过该主体材料的横向相邻材料且实质上仅在该栅极电极的多个横向侧中的源极侧横向侧下方延伸；
在该栅极电极的源极侧横向侧中提供源极侧间隔部，使得该源极侧间隔部包括(i)垂直延伸位于该栅极电极的介电间隔部部分的源极侧，(ii)横向延伸接续该源极侧垂直延伸间隔部部分并且位于该半导体主体的介电间隔部部分的源极侧，以及(iii)大部分占据该源极侧垂直延伸间隔部部分与源极侧横向延伸间隔部部分之间的空间的源极侧填充间隔部部分；
接着使用该栅极电极、该源极侧间隔部以及该栅极电极的横向侧中的任何其它材料作为掺杂物阻隔掩膜以大部分防止主要源极/漏极(S/D)半导体掺杂物进入该通道区带，而将和该第一导体类型相反的第二导体类型的主要S/D掺杂物引入该半导体主体中，以便定义该第二导体类型的主要源极部与主要漏极部，使得(i)该通道区带位于该主要源极部与主要漏极部之间，且(ii)该第一导体类型的另一源极侧袋部包括该前躯物源极侧袋部的至少一部分材料且延伸到该主要源极部以让该通道区带成为纵向不对称；
接着大部分移除该源极侧填充间隔部部分；以及
形成分别连接至该主要源极部与主要漏极部的一对电气接点。
6.如权利要求5所述的方法，其进一步包含，在该栅极电极定义动作与间隔部提供动作之间，使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板以大部分防止源极延伸区掺杂物通过该栅极介电层，而将该第二导体类型的源极延伸区半导体掺杂物引入该半导体主体中来定义该第二导体类型的前躯物横向源极延伸区，使得在完成该结构的制造后，(i)该第一导体类型的源极包括该主要源极部以及横向邻接的另一横向源极延伸区，该横向邻接的另一横向源极延伸区的掺杂程度轻过该主要源极部并且由该前躯物源极延伸区中的至少一部分材料所构成，以及(ii)该另一源极延伸区部分横向延伸在该栅极电极的下方。
7.如权利要求6所述的方法，其中：
该方法进一步包含在该栅极电极定义动作与间隔部提供动作之间，使用该栅极电极及其横向侧中的任何材料作为掺杂物阻隔挡板来大部分防止漏极延伸区半导体掺杂物通过该栅极介电层，而将该第二导体类型的漏极延伸区半导体掺杂物引入该半导体主体中来定义该第二导体类型的前躯物横向漏极延伸区；
该间隔部提供动作包含沿着该栅极电极的漏极侧横向侧提供漏极侧间隔部，使得该漏极侧间隔部包括(i)垂直延伸位于该栅极电极的介电间隔部部分第漏极侧，(ii)横向延伸接续该漏极侧垂直延伸间隔部部分且位于该半导体主体的介电间隔部部分的漏极侧，以及(iii)大部分占据该漏极侧垂直延伸间隔部部分与漏极侧横向延伸间隔部部分之间的空间的漏极侧填充间隔部部分；以及
该填充间隔部部分移除动作包含移除该漏极侧填充间隔部部分，使得在完成该结构的制造后，(i)该第二导体类型的漏极包括该主要漏极部及横向邻接的另一横向漏极延伸区，该横向邻接的另一横向漏极延伸区的掺杂程度轻过该主要漏极部且由该前躯物漏极延伸区中的至少一部分的材料所构成，(ii)该另一漏极延伸区部分横向延伸在该栅极电极的下方，及(iii)该通道区带沿着该栅极介电层终止于该另一横向延伸区。
8.如权利要求7所述的方法，其中：
该源极延伸区掺杂物与袋掺杂物两者都由第一掩膜中的开口被引入该半导体主体中；以及
该漏极延伸区掺杂物经由与该第一掩膜不同的第二掩膜中的开口被引入该半导体主体中。
9.如权利要求7所述的方法，其中该漏极延伸区掺杂物被引入该半导体主体，使得在该半导体主体中比该源极延伸区掺杂物更大均深度处达到最大子表面浓度。
10.如权利要求7所述的方法，其中该漏极延伸区掺杂物引入动作包括在与大体上垂直于该栅极介电层的方向形成至少15°的平均倾角处植入该漏极延伸区掺杂物的种类的离子。
11.如权利要求7所述的方法，其中该袋掺杂物引入动作包括在与大体上垂直于该栅极介电层的方向形成至少15°的平均倾角处植入该袋掺杂物的种类的离子。
12.如权利要求7所述的方法，其中：
该方法进一步包含在该栅极电极定义动作之前将该第一导体类型的主要半导体掺杂物引入该主体材料中；以及
在完成该结构的制造后，(i)该半导体主体有上方表面，(ii)该主体材料与该源极和漏极形成各自的PN结且横向延伸在该源极和漏极两者下方，(iii)该第一导体类型的主要掺杂物的一部分出现在该源极和漏极中，(iv)每一个PN结在该主体的上方表面下方抵达一最大深度，(v)该第一导体类型的主要掺杂物的浓度在横向延伸于所有通道区带、源极以及漏极中的大部分下方的子表面主体材料位置处局部达到子表面最大浓度，并且该浓度在从该子表面主体材料位置处沿选定垂直位置经过该漏极向上至该主体的上方表面时减小到至多十分之一，及(vi)该子表面主体材料位置出现在该主体的上方表面下方不超过漏极PN结的最大深度的10倍深的地方。
13.如权利要求7所述的方法，其中：
该主要S/D掺杂物引入动作包括以第一剂量将该主要S/D掺杂物引入该半导体主体中、且到达该半导体主体中的第一平均深度处；以及
该方法进一步包含在该间隔部提供动作与填充间隔部部分移除动作之间，以第二剂量将该第二导体类型的下方部S/D半导体掺杂物引入该半导体主体中、且到达该半导体主体中的第二平均深度处，该第一剂量大于该第二剂量，该第二平均深度大于该第一平均深度，使得(i)该源极包含该第二导体类型的下方源极部，其位于该主要源极部的下方、接续该主要源极部而且掺杂程度轻过该主要源极部，及(ii)该漏极包含该第二导体类型的下方漏极部，其位于该主要漏极部的下方、接续该主要漏极部且掺杂程度轻过该主要漏极部。
14.如权利要求6所述的方法，其进一步包含在该间隔部提供动作之前，将该第一导体类型的第一阱半导体掺杂物及该第二导体类型的第二阱半导体掺杂物引入该半导体主体中，用以分别定义为该第一导体类型与第二导体类型各自的第一阱区与第二阱区，使得在完成该结构的制造后，(i)该阱掺杂物各自的浓度分别在彼此横向隔开的一对各自的横向延伸子表面位置处达到各自阱区里面的子表面最大浓度，(ii)该源极位于该第一阱区的该最大浓度的子表面位置的上方，(iii)该通道区带包括该第一阱区的一部分，(iv)该第二导体类型的漏极包括该第二主要漏极部及该第二阱区中位于该第二主要漏极部外面的邻接材料，(v)该信道区带横向分离该源极与漏极，以及(vi)该半导体主体的阱分离部分分离该阱区而且掺杂程度轻过每一个阱区。
15.如权利要求14所述的方法，其进一步包含在该栅极电极定义动作前沿着该半导体主体的上方表面形成凹陷于该半导体主体中的电气绝缘区，使得在完成该结构的制造后，该凹陷的绝缘区延伸至第二阱区中以横向包围该主要漏极部且将其与接续该阱分离部分的第二阱区的材料横向分离，且使得该栅极电极在该凹陷绝缘区的上方部分延伸到该主要漏极部。
16.如权利要求14所述的方法，其中该袋掺杂物引入动作包括在与大体上垂直于该栅极介电层的方向形成至少15°的平均倾角处植入该袋掺杂物的种类的离子。
17.如权利要求14所述的方法，其中该阱分离部分为该第一导体类型且延伸到该栅极介电层，使得该通道区带包含该阱分离部分的至少一部分。
18.如权利要求14所述的方法，其中该阱分离部分包括该第一导体类型的下方区段以及该第二导体类型的上方区段，该上方区段位于该下方区段与该栅极介电层之间，使得该漏极进一步包含该阱分离部分的上方区段的至少一部分。
19.如权利要求14所述的方法，其中在完成该结构的制造后，该第二阱区中第二导体类型的所有半导体掺杂物的浓度在从该第二阱区的最大浓度的子表面位置处沿着选定垂直位置经过该第二阱区向上至该栅极介电层时减小到至多十分之一，第二阱区的最大浓度的子表面位置出现在沿着该栅极介电层的底部延伸的平面下方不超过该源极在该平面下方延伸的最大深度的10倍深的地方。
20.如权利要求19所述的方法，其中该第一阱区中该第一导体类型的所有半导体掺杂物的浓度在从该第一阱区的最大浓度的子表面位置处沿着选定垂直位置经过该第一阱区向上至该栅极介电层时减小到至多十分之一，该第一阱区最大浓度的子表面位置出现在沿着该栅极介电层的底部延伸的平面下方不超过该源极延伸在该平面下方的最大深度的10倍深的地方。
21.如权利要求6所述的方法，其中该接点形成动作包括让金属和该源极与漏极的半导体材料进行反应，以便沿着该源极与漏极中每一者的剩余材料形成由金属-半导体化合物所组成的一接点层。
22.如权利要求6所述的方法，其中该源极侧填充间隔部部分大部分由介电材料所组成。
23.如权利要求6所述的方法，其中：
该源极侧间隔部的垂直延伸部分包括第一垂直延伸层及化学特性异于该第一垂直延伸层的第二垂直延伸层，使得该第一垂直延伸层位于该栅极电极与该第二垂直延伸层之间；以及
该源极侧间隔部的横向延伸部分包括第一横向延伸层及化学特性异于该第一横向延伸层的第二横向延伸层，使得该第一横向延伸层位于该半导体主体与该第二横向延伸层之间。
24.如权利要求23所述的方法，其中：
该源极侧间隔部的第一层包括半导体氧化物；以及
该源极侧间隔部的第二层包括半导体氮化物。
25.如权利要求5至24任一项所述的方法，其中该晶体管是p通道晶体管。
26.如权利要求25所述的方法，其中：
该袋掺杂物引入动作包括将该袋掺杂物的种类离子植入该半导体主体中；以及
该袋掺杂物包括砷。
27.一种包括设置在具有第一导体类型的主体材料的半导体主体的上方表面中的场效晶体管的结构，该晶体管包括：
该主体材料的通道区带；
栅极介电层，其迭置于该通道区带上方；
栅极电极，其迭置于该通道区带上的栅极介电层上方且具有相对的第一横向侧与第二横向侧；
第一和第二源极/漏极(S/D)区带，其沿着该半导体主体的上方表面位于半导体主体、被该通道区带横向分离、分别延伸在该栅极电极的第一横向侧与第二横向侧的下方并且由与第一导体类型相反的第二导体类型所组成，以便与该主体材料形成各自的PN结，该主体材料中掺杂程度重过该主体材料的横向相邻材料的袋部大部分仅沿着该S/D区带中的第一S/D区带延伸且延伸至该通道区带中，以便让该通道区带相对于该S/D区带不对称；
第一间隔部，其横向位于该栅极电极的第一横向侧中且包括(i)第一垂直延伸介电间隔部部分，其位于该栅极电极中，以及(ii)第一横向延伸介电间隔部部分，其接续该第一垂直延伸间隔部部分且位于该半导体主体中，以便大体上和该第一垂直延伸间隔部部分形成L体；以及
分别连接至该S/D区带的一对电气接点。
28.如权利要求27所述的结构，其中该第一S/D区带包括第一主要S/D部及第一横向S/D延伸区，该第一横向S/D延伸区横向接续该第一主要S/D部，掺杂程度轻过该第一主要S/D部，且横向延伸在该栅极电极的第一横向侧的下方。
29.如权利要求28所述的结构，其中：
该第二S/D区带包括第二主要S/D部及第二横向S/D延伸区，该第二横向S/D延伸区横向接续该第二主要S/D部、掺杂程度轻过该第二主要S/D部并且横向延伸在该栅极电极的第二横向侧的下方，使得该横向延伸区沿着该主体的上方表面来终止该通道区带；以及
该结构包含第二间隔部，其横向位于该栅极电极的第二横向侧中且包括(i)位于该栅极电极的第二垂直延伸介电间隔部部分，以及(ii)第二横向延伸介电间隔部部分，其接续该第二垂直延伸间隔部部分并且位于该半导体主体中，以便大体上和该第二垂直延伸间隔部部分形成L体。
30.如权利要求28或29所述的结构，其中该半导体主体进一步包含分别由该第一导体类型与第二导体类型的第一阱掺杂物与第二阱掺杂物所定义的第一阱区与第二阱区，以便分别成为该第一导体类型与第二导体类型，使得(i)该阱掺杂物各自的浓度分别在彼此横向隔开的一对各自的横向延伸子表面位置达到该阱区里面各自的最大浓度，(ii)该第一S/D区带位于该第一阱区的该最大浓度的子表面位置的上方，(iii)该第二S/D区带包括第二主要S/D部及该第二阱区中位于该第二主要S/D部外面的邻接材料，以及(iv)该半导体主体的阱分离部分分离该阱区且掺杂程度轻过每一个阱区。
31.一种包括设置在具有第一导体类型的主体材料的半导体主体的上方表面的场效晶体管的结构，该晶体管包括：
该主体材料的通道区带；
栅极介电层，其迭置于该通道区带上方；
栅极电极，其迭置于该通道区带上的栅极介电层上方且具有相对的源极侧横向侧与漏极侧横向侧；
源极与漏极，其沿着半导体主体的上方表面位于半导体主体中、被该信道区带横向分离、分别延伸在该栅极电极的源极侧横向侧与漏极侧横向侧的下方并且由与第一导体类型相反的第二导体类型所组成，以便和该主体材料形成各自的PN结，该主体材料中掺杂程度重过该主体材料的横向相邻材料的袋部大部分仅沿着该源极延伸并且延伸至该通道区带之中，以便让该通道区带相对于该源极与漏极不对称；
源极侧间隔部，其横向位于该栅极电极的源极侧横向侧中并且包括(i)源极侧垂直延伸位于该栅极电极的介电间隔部部分，以及(ii)源极侧横向延伸介电间隔部部分，其接续该源极侧垂直延伸间隔部部分并且位于该半导体主体中，以便大体上与该源极侧垂直延伸间隔部部分形成一L体；以及
分别连接至该源极与漏极的一对电气接点。
32.如权利要求31所述的结构，其中该源极包括主要源极部以及横向源极延伸区，该横向源极延伸区横向接续该主要源极部、掺杂程度轻过该主要源极部且横向延伸在该栅极电极的源极侧横向侧的下方。
33.如权利要求32所述的结构，其中：
该漏极包括主要漏极部及横向漏极延伸区，该横向漏极延伸区横向接续该主要漏极部、掺杂程度轻过该主要漏极部且横向延伸在该栅极电极的漏极侧横向侧的下方，使得该横向延伸区沿着该主体的上方表面来终止该通道区带；以及
该结构包含漏极侧间隔部，其横向位于该栅极电极的漏极侧横向侧中并且包括(i)漏极侧垂直延伸位于该栅极电极的介电间隔部部分，以及(ii)漏极侧横向延伸介电间隔部部分，其接续该漏极侧垂直延伸间隔部部分并且位于该半导体主体中，以便大体上和该漏极侧垂直延伸间隔部部分形成L体。
34.如权利要求33所述的结构，其中该横向漏极延伸区延伸在该主体的上方表面下方的深度大于该横向源极延伸区。
35.如权利要求33所述的结构，其中：
该第一导体类型的半导体掺杂物出现在该源极和漏极中；
每一个PN结都在该主体的上方表面下方达到最大深度；
该半导体主体中该第一导体类型的所有半导体掺杂物的浓度在横向延伸于所有通道区带、源极以及漏极中的大部分下方的子表面主体材料位置处局部达到子表面最大浓度，且该浓度在从该子表面主体材料位置处沿着选定垂直位置经过该漏极向上至该主体的上方表面时减小到至多十分之一；以及
该子表面主体材料位置出现在该主体的上方表面下方不超过漏极PN结的最大深度的10倍深的地方。
36.如权利要求33所述的结构，其中：
该源极包含该第二导体类型的下方源极部，其位于该主要源极部的下方、接续该主要源极部而且掺杂程度轻过该主要源极部，以及
该漏极包含该第二导体类型的下方漏极部，其位于该主要漏极部的下方、接续该主要漏极部而且掺杂程度轻过该主要漏极部。
37.如权利要求32所述的结构，其中：
该通道区带包括该第一阱区的一部分，其位于该半导体主体中且掺杂该第一导体类型的半导体掺杂物，其浓度在大体上横向延伸于该主体的上方表面下方的第一子表面最大浓度位置处局部达到该第一阱区中的最大浓度；
该漏极包括第二阱区，其掺杂着该第二导体类型的半导体掺杂物，其浓度在大体上横向延伸于该主体的上方表面下方的第二子表面最大浓度位置处局部达到该第二阱区中的最大浓度；以及
该半导体主体的阱分离部分横向延伸在该阱区之间而且掺杂程度轻过每一个阱区，使得该阱区的该最大浓度的子表面位置彼此横向隔开。
38.如权利要求37所述的结构，其进一步包含电气绝缘区，其沿着该半导体主体的上方表面而凹入该半导体主体中，并且延伸至第二阱区中以横向包围该主要漏极部，且将其与接续该阱分离部分的第二阱区的材料横向分离，该栅极电极在该凹陷绝缘区的上方延伸且部分至该主要漏极部。
39.如权利要求38所述的结构，其中该阱分离部分为该第一导体类型且延伸到该主体的上方表面，使得该通道区带包含该阱分离部分的至少一部分。
40.如权利要求38所述的结构，其中该阱分离部分包括该第一导体类型的下方区段及该第二导体类型的上方区段，该上方区段位于该下方区段与该栅极介电层之间，使得该漏极进一步包含该阱分离部分的该上方区段。
41.如权利要求37所述的结构，其中该第二阱区中该第二导体类型的所有半导体掺杂物的浓度在从该第二子表面最大浓度位置处沿着选定垂直位置经过该第二阱区向上至该栅极介电层时减小到至多十分之一，该第二子表面最大浓度位置出现在该栅极介电层下方不超过该源极延伸在该栅极介电层下方的最大深度的10倍深的地方。
42.如权利要求41所述的结构，其中该第一阱区中该第一导体类型的所有半导体掺杂物的浓度在从该第一子表面最大浓度位置处沿着选定垂直位置经过该第一阱区向上至该栅极介电层时减小到至多十分之一，该第一子表面最大浓度位置出现在该栅极介电层下方不超过源极延伸在该栅极介电层下方的最大深度的10倍深的地方。
43.如权利要求32所述的结构，其中每一个接点包含沿着该源极与漏极中每一者、由金属-半导体化合物所组成的接点层。
44.如权利要求32所述的结构，其中：
该源极侧间隔部的垂直延伸部分包括第一垂直延伸层及化学特性异于该第一垂直延伸层的第二垂直延伸层，使得该第一垂直延伸层位于该栅极电极与该第二垂直延伸层之间；以及
该源极侧间隔部的横向延伸部分包括第一横向延伸层及化学特性异于该第一横向延伸层的第二横向延伸层，使得该第一横向延伸层位于该半导体主体与该第二横向延伸层之间。
45.如权利要求44所述的结构，其中：
该源极侧间隔部的第一层包括半导体氧化物；以及
该源极侧间隔部的第二层包括半导体氮化物。
46.如权利要求31至45任一项所述的结构，其中该晶体管是p通道晶体管。
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|---|---|---|---|
| US12/382,977 | 2009-03-27 | ||
| US12/382,977 US8101479B2 (en) | 2009-03-27 | 2009-03-27 | Fabrication of asymmetric field-effect transistors using L-shaped spacers |
| PCT/US2010/000897 WO2010110901A1 (en) | 2009-03-27 | 2010-03-25 | Fabrication and structure of asymmetric field-effect transistors using l-shaped spacers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010800138524A Pending CN102388447A (zh) | 2009-03-27 | 2010-03-25 | 使用l形间隔部之非对称场效晶体管的制造和结构 |
Country Status (7)
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|---|---|
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| EP (1) | EP2412015A4 (zh) |
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| WO (1) | WO2010110901A1 (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9633956B2 (en) | 2013-03-13 | 2017-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | RF switch on high resistive substrate |
| CN104051529B (zh) * | 2013-03-13 | 2017-07-28 | 台湾积体电路制造股份有限公司 | 高阻抗衬底上的rf开关 |
| CN107104050A (zh) * | 2016-02-19 | 2017-08-29 | 北大方正集团有限公司 | 场效应晶体管的制备方法和场效应晶体管 |
| CN108630740A (zh) * | 2017-03-16 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113410231A (zh) * | 2020-03-16 | 2021-09-17 | 格芯(美国)集成电路科技有限公司 | 具有分段外延半导体层的晶体管 |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7230302B2 (en) | 2004-01-29 | 2007-06-12 | Enpirion, Inc. | Laterally diffused metal oxide semiconductor device and method of forming the same |
| US8253195B2 (en) * | 2004-01-29 | 2012-08-28 | Enpirion, Inc. | Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same |
| US8253197B2 (en) | 2004-01-29 | 2012-08-28 | Enpirion, Inc. | Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same |
| US8212315B2 (en) * | 2004-01-29 | 2012-07-03 | Enpirion, Inc. | Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same |
| US8253196B2 (en) | 2004-01-29 | 2012-08-28 | Enpirion, Inc. | Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same |
| US8212316B2 (en) * | 2004-01-29 | 2012-07-03 | Enpirion, Inc. | Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same |
| US8212317B2 (en) * | 2004-01-29 | 2012-07-03 | Enpirion, Inc. | Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same |
| EP2653861B1 (en) | 2006-12-14 | 2014-08-13 | Life Technologies Corporation | Method for sequencing a nucleic acid using large-scale FET arrays |
| US8349167B2 (en) | 2006-12-14 | 2013-01-08 | Life Technologies Corporation | Methods and apparatus for detecting molecular interactions using FET arrays |
| US11339430B2 (en) | 2007-07-10 | 2022-05-24 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale FET arrays |
| US8262900B2 (en) | 2006-12-14 | 2012-09-11 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale FET arrays |
| CN102203282B (zh) | 2008-06-25 | 2014-04-30 | 生命技术公司 | 使用大规模fet阵列测量分析物的方法和装置 |
| KR100997290B1 (ko) * | 2008-07-25 | 2010-11-29 | 주식회사 동부하이텍 | 반도체 소자 및 반도체 소자의 제조 방법 |
| US8207894B2 (en) * | 2008-09-11 | 2012-06-26 | Google Inc. | Multilayer compact antenna |
| US20100301398A1 (en) | 2009-05-29 | 2010-12-02 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
| US20100137143A1 (en) | 2008-10-22 | 2010-06-03 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
| US8776573B2 (en) | 2009-05-29 | 2014-07-15 | Life Technologies Corporation | Methods and apparatus for measuring analytes |
| US20120261274A1 (en) | 2009-05-29 | 2012-10-18 | Life Technologies Corporation | Methods and apparatus for measuring analytes |
| US20110037121A1 (en) * | 2009-08-16 | 2011-02-17 | Tung-Hsing Lee | Input/output electrostatic discharge device with reduced junction breakdown voltage |
| US9171726B2 (en) * | 2009-11-06 | 2015-10-27 | Infineon Technologies Ag | Low noise semiconductor devices |
| WO2011074392A1 (en) | 2009-12-18 | 2011-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011199195A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| TWI624665B (zh) | 2010-06-30 | 2018-05-21 | 生命技術公司 | 離子感測電荷累積電路及方法 |
| CN103080739B (zh) | 2010-06-30 | 2016-12-21 | 生命科技公司 | 用于测试isfet阵列的方法和装置 |
| US9164070B2 (en) | 2010-06-30 | 2015-10-20 | Life Technologies Corporation | Column adc |
| US11307166B2 (en) | 2010-07-01 | 2022-04-19 | Life Technologies Corporation | Column ADC |
| TWI527245B (zh) | 2010-07-03 | 2016-03-21 | 生命技術公司 | 具有微摻雜汲極之化學感測器 |
| EP2617061B1 (en) | 2010-09-15 | 2021-06-30 | Life Technologies Corporation | Methods and apparatus for measuring analytes |
| EP2619564B1 (en) | 2010-09-24 | 2016-03-16 | Life Technologies Corporation | Matched pair transistor circuits |
| JP5623898B2 (ja) * | 2010-12-21 | 2014-11-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| TWI463661B (zh) * | 2011-03-16 | 2014-12-01 | Richtek Technology Corp | 高壓元件及其製造方法 |
| US9970984B2 (en) | 2011-12-01 | 2018-05-15 | Life Technologies Corporation | Method and apparatus for identifying defects in a chemical sensor array |
| CN103187279B (zh) * | 2011-12-29 | 2016-07-06 | 无锡华润上华半导体有限公司 | 半导体器件的制作方法 |
| US8450808B1 (en) * | 2012-01-16 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | HVMOS devices and methods for forming the same |
| JP5915194B2 (ja) * | 2012-01-17 | 2016-05-11 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US8821798B2 (en) | 2012-01-19 | 2014-09-02 | Life Technologies Corporation | Titanium nitride as sensing layer for microwell structure |
| US9058995B2 (en) * | 2012-04-05 | 2015-06-16 | International Business Machines Corporation | Self-protected drain-extended metal-oxide-semiconductor transistor |
| US8786331B2 (en) | 2012-05-29 | 2014-07-22 | Life Technologies Corporation | System for reducing noise in a chemical sensor array |
| US8836041B2 (en) * | 2012-11-16 | 2014-09-16 | Stmicroelectronics, Inc. | Dual EPI CMOS integration for planar substrates |
| EP2738809A3 (en) | 2012-11-30 | 2017-05-10 | Enpirion, Inc. | Semiconductor device including gate drivers around a periphery thereof |
| US9080968B2 (en) | 2013-01-04 | 2015-07-14 | Life Technologies Corporation | Methods and systems for point of use removal of sacrificial material |
| US9841398B2 (en) | 2013-01-08 | 2017-12-12 | Life Technologies Corporation | Methods for manufacturing well structures for low-noise chemical sensors |
| US8962366B2 (en) | 2013-01-28 | 2015-02-24 | Life Technologies Corporation | Self-aligned well structures for low-noise chemical sensors |
| US8841217B1 (en) | 2013-03-13 | 2014-09-23 | Life Technologies Corporation | Chemical sensor with protruded sensor surface |
| US8963216B2 (en) | 2013-03-13 | 2015-02-24 | Life Technologies Corporation | Chemical sensor with sidewall spacer sensor surface |
| WO2014149778A1 (en) | 2013-03-15 | 2014-09-25 | Life Technologies Corporation | Chemical sensors with consistent sensor surface areas |
| US20140264471A1 (en) | 2013-03-15 | 2014-09-18 | Life Technologies Corporation | Chemical device with thin conductive element |
| US9116117B2 (en) | 2013-03-15 | 2015-08-25 | Life Technologies Corporation | Chemical sensor with sidewall sensor surface |
| US9835585B2 (en) | 2013-03-15 | 2017-12-05 | Life Technologies Corporation | Chemical sensor with protruded sensor surface |
| US8853764B1 (en) * | 2013-03-15 | 2014-10-07 | Globalfoundries Singapore Pte. Ltd | Integration of low Rdson LDMOS with high sheet resistance poly resistor |
| WO2014149780A1 (en) | 2013-03-15 | 2014-09-25 | Life Technologies Corporation | Chemical sensor with consistent sensor surface areas |
| US20140336063A1 (en) | 2013-05-09 | 2014-11-13 | Life Technologies Corporation | Windowed Sequencing |
| US10458942B2 (en) | 2013-06-10 | 2019-10-29 | Life Technologies Corporation | Chemical sensor array having multiple sensors per well |
| US9673192B1 (en) | 2013-11-27 | 2017-06-06 | Altera Corporation | Semiconductor device including a resistor metallic layer and method of forming the same |
| US10020739B2 (en) | 2014-03-27 | 2018-07-10 | Altera Corporation | Integrated current replicator and method of operating the same |
| US9536938B1 (en) | 2013-11-27 | 2017-01-03 | Altera Corporation | Semiconductor device including a resistor metallic layer and method of forming the same |
| US9620621B2 (en) * | 2014-02-14 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Gate structure of field effect transistor with footing |
| KR102171025B1 (ko) | 2014-04-30 | 2020-10-29 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| US9337310B2 (en) | 2014-05-05 | 2016-05-10 | Globalfoundries Inc. | Low leakage, high frequency devices |
| JP2016051812A (ja) * | 2014-08-29 | 2016-04-11 | キヤノン株式会社 | 接合型電界効果トランジスタの製造方法、半導体装置の製造方法、撮像装置の製造方法、接合型電界効果トランジスタ及び撮像装置 |
| US9362287B2 (en) * | 2014-11-12 | 2016-06-07 | Cypress Semiconductor Corporation | Semiconductor device and method for manufacturing the same |
| CN107250784B (zh) | 2014-12-18 | 2020-10-23 | 生命科技公司 | 具有发送器配置的高数据率集成电路 |
| EP3234575B1 (en) | 2014-12-18 | 2023-01-25 | Life Technologies Corporation | Apparatus for measuring analytes using large scale fet arrays |
| US10077472B2 (en) | 2014-12-18 | 2018-09-18 | Life Technologies Corporation | High data rate integrated circuit with power management |
| US10050115B2 (en) | 2014-12-30 | 2018-08-14 | Globalfoundries Inc. | Tapered gate oxide in LDMOS devices |
| US10103627B2 (en) | 2015-02-26 | 2018-10-16 | Altera Corporation | Packaged integrated circuit including a switch-mode regulator and method of forming the same |
| KR101923763B1 (ko) * | 2015-03-13 | 2018-11-30 | 매그나칩 반도체 유한회사 | 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자 |
| KR102316247B1 (ko) | 2015-04-14 | 2021-10-26 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR102389294B1 (ko) * | 2015-06-16 | 2022-04-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10115720B2 (en) | 2016-04-15 | 2018-10-30 | Magnachip Semiconductor, Ltd. | Integrated semiconductor device and method for manufacturing the same |
| US10629683B2 (en) * | 2017-12-29 | 2020-04-21 | Texas Instruments Incorporated | High voltage DEMOS transistor with improved threshold voltage matching |
| CN109830538B (zh) | 2019-01-22 | 2022-08-16 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及其制造方法 |
| CN112490238B (zh) * | 2019-09-11 | 2023-10-20 | 力旺电子股份有限公司 | 开关装置 |
| KR102224364B1 (ko) * | 2019-10-02 | 2021-03-05 | 주식회사 키 파운드리 | 고전압 반도체 소자 및 그 제조 방법 |
| US11664443B2 (en) * | 2021-05-10 | 2023-05-30 | Nxp Usa, Inc. | LDMOS transistor with implant alignment spacers |
| US20220384659A1 (en) * | 2021-05-26 | 2022-12-01 | Globalfoundries U.S. Inc. | Field effect transistor |
| US11764225B2 (en) | 2021-06-10 | 2023-09-19 | Globalfoundries U.S. Inc. | Field effect transistor with shallow trench isolation features within source/drain regions |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060220151A1 (en) * | 2005-04-01 | 2006-10-05 | Semiconductor Components Industries, Llc | Semiconductor device having enhanced performance and method |
| CN101114614A (zh) * | 2006-07-26 | 2008-01-30 | 奇梦达股份公司 | 形成集成电路的方法 |
| US7419863B1 (en) * | 2005-08-29 | 2008-09-02 | National Semiconductor Corporation | Fabrication of semiconductor structure in which complementary field-effect transistors each have hypoabrupt body dopant distribution below at least one source/drain zone |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650340A (en) * | 1994-08-18 | 1997-07-22 | Sun Microsystems, Inc. | Method of making asymmetric low power MOS devices |
| US5744372A (en) * | 1995-04-12 | 1998-04-28 | National Semiconductor Corporation | Fabrication of complementary field-effect transistors each having multi-part channel |
| US6127700A (en) * | 1995-09-12 | 2000-10-03 | National Semiconductor Corporation | Field-effect transistor having local threshold-adjust doping |
| US5817562A (en) * | 1997-01-24 | 1998-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC) |
| US6548842B1 (en) * | 2000-03-31 | 2003-04-15 | National Semiconductor Corporation | Field-effect transistor for alleviating short-channel effects |
| US6566204B1 (en) * | 2000-03-31 | 2003-05-20 | National Semiconductor Corporation | Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors |
| US6440875B1 (en) * | 2001-05-02 | 2002-08-27 | Taiwan Semiconductor Manufacturing Co., Ltd | Masking layer method for forming a spacer layer with enhanced linewidth control |
| US6881616B1 (en) * | 2001-12-14 | 2005-04-19 | Advanced Micro Devices, Inc. | System for forming a semiconductor device and method thereof including implanting through a L shaped spacer to form source and drain regions |
| US6664156B1 (en) * | 2002-07-31 | 2003-12-16 | Chartered Semiconductor Manufacturing, Ltd | Method for forming L-shaped spacers with precise width control |
| US6762085B2 (en) * | 2002-10-01 | 2004-07-13 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a high performance and low cost CMOS device |
| US6815355B2 (en) * | 2002-10-09 | 2004-11-09 | Chartered Semiconductor Manufacturing Ltd. | Method of integrating L-shaped spacers in a high performance CMOS process via use of an oxide-nitride-doped oxide spacer |
| US6924180B2 (en) * | 2003-02-10 | 2005-08-02 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a pocket implant region after formation of composite insulator spacers |
| US7220650B2 (en) * | 2004-04-09 | 2007-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Sidewall spacer for semiconductor device and fabrication method thereof |
| US7145203B2 (en) * | 2004-04-26 | 2006-12-05 | Impinj, Inc. | Graded-junction high-voltage MOSFET in standard logic CMOS |
| US7315067B2 (en) * | 2004-07-02 | 2008-01-01 | Impinj, Inc. | Native high-voltage n-channel LDMOSFET in standard logic CMOS |
| DE102004031606B4 (de) * | 2004-06-30 | 2009-03-12 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit pin-Diode und Herstellungsverfahren |
| US7642574B2 (en) * | 2005-08-29 | 2010-01-05 | National Semiconductor Corporation | Semiconductor architecture having field-effect transistors especially suitable for analog applications |
| US7838369B2 (en) * | 2005-08-29 | 2010-11-23 | National Semiconductor Corporation | Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications |
| US7364957B2 (en) * | 2006-07-20 | 2008-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for semiconductor device with improved source/drain junctions |
| US7573095B2 (en) * | 2006-12-05 | 2009-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cells with improved program/erase windows |
| US7936042B2 (en) * | 2007-11-13 | 2011-05-03 | International Business Machines Corporation | Field effect transistor containing a wide band gap semiconductor material in a drain |
| US8163619B2 (en) * | 2009-03-27 | 2012-04-24 | National Semiconductor Corporation | Fabrication of semiconductor structure having asymmetric field-effect transistor with tailored pocket portion along source/drain zone |
-
2009
- 2009-03-27 US US12/382,977 patent/US8101479B2/en active Active
-
2010
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- 2010-03-25 JP JP2012502016A patent/JP2012522368A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060220151A1 (en) * | 2005-04-01 | 2006-10-05 | Semiconductor Components Industries, Llc | Semiconductor device having enhanced performance and method |
| US7419863B1 (en) * | 2005-08-29 | 2008-09-02 | National Semiconductor Corporation | Fabrication of semiconductor structure in which complementary field-effect transistors each have hypoabrupt body dopant distribution below at least one source/drain zone |
| CN101114614A (zh) * | 2006-07-26 | 2008-01-30 | 奇梦达股份公司 | 形成集成电路的方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9633956B2 (en) | 2013-03-13 | 2017-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | RF switch on high resistive substrate |
| CN104051529B (zh) * | 2013-03-13 | 2017-07-28 | 台湾积体电路制造股份有限公司 | 高阻抗衬底上的rf开关 |
| US10453809B2 (en) | 2013-03-13 | 2019-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | RF switch on high resistive substrate |
| US10804228B2 (en) | 2013-03-13 | 2020-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | RF switch on high resistive substrate |
| CN107104050A (zh) * | 2016-02-19 | 2017-08-29 | 北大方正集团有限公司 | 场效应晶体管的制备方法和场效应晶体管 |
| CN108630740A (zh) * | 2017-03-16 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108630740B (zh) * | 2017-03-16 | 2021-07-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113410231A (zh) * | 2020-03-16 | 2021-09-17 | 格芯(美国)集成电路科技有限公司 | 具有分段外延半导体层的晶体管 |
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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Application publication date: 20120321 |