CN101114614A - 形成集成电路的方法 - Google Patents
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Abstract
本发明涉及一种形成集成电路的方法，包括：在半导体衬底表面上限定多个突出部分，该突出部分具有最小高度；在该衬底表面上方提供图案层；从预定衬底部分移除部分该图案层；执行离子注入程序，使该离子相对于所述衬底表面的角度小于90度，其中该离子是由该图案层与该突出部分所终止，从而该预定衬底部分以该离子所掺杂；以及移除该图案层。
Description
技术领域
本发明涉及一种形成掺杂部分的方法，以及涉及一种形成晶体管的方法。
背景技术
尽管在下文中主要以内存器件与其制造方法作为说明实例而加以解释，但本发明也可应用在广泛的半导体器件领域，其包括、但不限于存储器、逻辑与无线应用。因此，倾斜注入主要是用于限定MOS晶体管的特性，而本发明的优选应用领域是例如晶体管的halo注入。举例而言，这些晶体管可以由图案化区域所围绕，所述图案化区域包括图案密度可在晶片上局部变化的图案；然而，本发明也不限制于DRAM，倾斜注入甚至可以具有与halo注入的限定所不同的功能，例如：接触的限定、单侧埋带的限定、接触注入以及其他。在下文中，将引用晶体管结构的形成为例进行说明，但其并非代表对本发明的应用性的限定。
例如动态随机接入存储器(DRAM)与非挥发性存储器等的内存器件、以及其他已知的内存器件通常都包括存储单元阵列与周边部分，在周边部分中配置了用于驱动存储单元阵列以及用于执行读取与写入操作的电路。通常，在周边部分中的电路与每一个存储单元都包含了至少部分形成在半导体衬底中的晶体管。一般而言，这些晶体管中的每一个晶体管都包含了第一与第二源极/漏极区域、设置于该第一与所述第二源极/漏极区域之间的沟道、以及栅极电极，该栅极电极控制沟道的传导性。晶体管还包括halo掺杂部分，该halo掺杂部分配置在该沟道以及该第一与所述第二源极/漏极区域之间。该halo掺杂部分是以传导类型与该第一与第二源极/漏极区域的传导类型相反的掺质进行掺杂，该halo掺杂部分抑制了短沟道效应。
通常，为了形成阵列晶体管或周边晶体管，首先，通过图案化传导层堆叠来形成栅极电极。然后，执行掺杂步骤以限定出第一与第二源极/漏极部分；特别是，此掺杂步骤一般是以离子注入步骤而进行。在离子注入步骤期间，栅极电极与经图案化的光阻层作为注入掩膜，使离子仅可注入于预定的衬底部分中。
为了说明在对晶圆表面上具有不同密度的突出部分的晶圆进行倾斜注入时通常可见的效应，图1示出了半导体衬底1的示例性截面图。在该半导体衬底1的表面10上配置了作为突出部分的实例的栅极电极2。特别是，栅极电极2由常规的方法加以限定，其中，先根据欲形成的电路来沉积并图案化包括至少一个传导层的层堆叠，然后，在所产生表面的顶部沉积光阻层34并将其图案化，使所述衬底表面10的部分成为未覆盖。通常在对应地图案化所述光阻层34之后，执行倾斜离子注入步骤，同时使所述光阻层34与所述栅极电极2作为掩蔽掩膜(shadowing mask)。
从而，限定出如图1所示的halo掺杂部分42。而由图1可知，掺杂部分的侧向范围与所述光阻层34的高度h有关。
发明内容
本发明提供了一种形成集成电路的方法，该方法包括提供具有表面的半导体衬底；在该衬底表面上限定多个突出部分，该突出部分具有最小高度；在该衬底表面上方提供一图案层；从预定衬底部分移除部分该图案层；执行离子注入步骤，其中该离子相对于该衬底表面的角度小于90度，其中该离子由该图案层与该突出部分所终止，该预定衬底部分以该离子所掺杂，以及移除该图案层。
另外，本发明也提供了一种形成一种包含本发明的晶体管的集成电路的方法，该方法包括：提供具有表面的半导体衬底；在该衬底表面上提供栅极电极；在该衬底表面上方提供图案层；从预定位置移除部分该图案层；在该半导体衬底中形成第一与第二源极/漏极区域；执行某一角度的离子注入步骤，其中该离子相对于该衬底表面的角度小于90度，其中该离子由该图案层与该栅极电极所终止，以该离子掺杂该预定衬底部分；以及移除该图案层。
本发明上述与其他特征及优点将根据具体实施例的下列限定、说明与附图而更为明显，其中，在不同附图中的相同部件符号用来代表相同的部件。虽然本发明根据具体实施例而加以说明，但须了解的是对于本领域的技术人员而言，根据此处的说明而得出的变化也是存在的并且是显而易见的。
附图说明
附图用于提供对本发明的进一步了解，且被并入说明书中作为说明书的一部分；该附图阐明了本发明的实施方式，并与发明说明书一起用于解释本发明的原理；本发明的其他实施方式以及本发明的可能优势可通过参考下述详细说明而被进一步了解。附图中的部件并不一定代表组件之间相对的大小，而相同的部件符号代表的是对应的相同部分。
图1示出了常规离子注入方法的截面图；
图2示出了在执行本发明方法的第一步骤后的衬底截面图；
图3示出了在执行本发明方法的另一步骤后的衬底截面图；
图4示出了在执行角度离子注入步骤时的衬底截面图；
图5示出了在执行该角度离子注入步骤后的衬底截面图；
图6示出了在执行本发明的另一实施例的方法时的衬底截面图；
图7示出了在执行另一处理步骤后的衬底截面图；
图8示出了在沉积成像层后的衬底截面图；
图9示出了在执行角度离子注入步骤后的衬底截面图；以及
图10示出了所完成的晶体管阵列的截面图。
具体实施方式
在以下的详细说明中，是参考本发明说明书部分所附图示来说明可执行本发明的具体实施方式，在这些说明中，使用例如“顶部”、“底部”、“前”、“后”、“前列”、“后曳”等方向性用语来表示所说明的图示的方向。由于本发明的实施方式的部件可以被置于多种不同的方位中，因此这些方向性用语仅用于说明的目的，而不是用于限制本发明；需了解的是，也可以利用其他的实施方式，或是在不背离本发明的范围下，进行结构上与逻辑上的改变。因此，下述说明并非作为限制本发明之用，而本发明的范围是由所附权利要求所限定。
图2至图5示出了本发明的第一实施方式。如图2所示，首先，在衬底1的表面上限定出多个突出部分，该半导体衬底1可特别是硅衬底，例如可为p型掺杂的硅衬底。也可以在该半导体衬底1中提供其他的掺杂部分，此外，也可以在该衬底中限定其他的部件。在衬底1的表面10上可形成任意种类的突出部分，举例而言，如果要形成晶体管，则该突出部分最好是待形成的晶体管的栅极电极2。栅极电极2通过先在衬底表面10上沉积栅极电极绝缘层25、然后再沉积传导层堆叠而加以限定。接着，图案化该层堆叠，其可通过例如使用传统的光刻法而行。结果，如图2所示，突出部分2、41可于半导体衬底1的表面10上形成。栅极电极2可具有例如100至500纳米的高度，且彼此之间的最小距离为20至120纳米。
根据本发明的实施方式，首先沉积牺牲层(特别是间隙层)以作为起始材料，该牺牲层由绝缘材料(例如利用TEOS(tetraethylorthosilicate)所形成的二氧化硅)所制成，该二氧化硅层31可具有例如约5至30纳米(如10纳米)的厚度。
然后，沉积图案层32，该图案层具有例如5至10纳米的厚度。图案层的材料可以任意选择，然而，图案层32的材料应可相对于该牺牲层而被选择性地蚀刻。举例而言，可选择氮化硅作为牺牲层材料，而其他的例子则包括钨或氮化钛(TiN)。如图3所示，牺牲层31与图案层32可优选为保形地沉积于该半导体衬底1的表面10上。因此，该图案层的厚度是均匀的，且与突出部分的图案密度无关。
然后，在所产生的表面上沉积光阻层33，并利用标准的光刻法将其图案化。已图案化的光阻层33作为蚀刻掩膜，在下一步骤中，根据光阻掩膜33的图案来图案化该图案层32。举例而言，可执行各向异性蚀刻，使得只有图案层32的水平部分被移除，而图案层32的垂直部分则保留在该栅极电极2的侧壁上。然而，用于蚀刻该图案层的蚀刻步骤也可以是各向同性蚀刻步骤。
所产生的结果如图3所示。如所示，栅极电极2在该半导体衬底的表面10上形成。在包括栅极电极2的半导体衬底1的表面10上保形地沉积了二氧化硅层32。此外，Si3N4间隙物32a是在栅极电极的侧壁2a上形成，而光阻层33则覆盖在部分表面。如图所示，光阻层33的厚度比牺牲层31的厚度与图案层32的厚度大了许多。
在下一步骤中，将光阻层33的剩余部分移除。可选择地，也可完全或部分移除牺牲层的暴露部分。举例而言，可移除牺牲层的上方部分而仅保留约1至2纳米的牺牲层。然后，执行离子注入步骤以提供第一与第二源极/漏极区域，举例而言，此掺杂步骤包括离子注入步骤，其中离子垂直地冲射衬底表面10上，从而提供该第一与第二源极/漏极区域。在此离子注入步骤期间，该栅极电极以及部分该图案层32是作为一注入掩膜，使用n掺质(例如P或As离子)来对衬底表面执行离子垂直地冲射的离子注入步骤。然后，使用p掺质(例如B或BF2离子)来执行有倾斜度的注入步骤。使用的离子能量例如是大约10keV，此有倾斜度的离子注入步骤提供了该衬底的halo掺杂。
图4示出了在离子注入步骤期间的衬底截面图。如图所示，离子35以角度α对该衬底表面进行冲射，举例而言，该角度α可为55至75度。根据本发明的实施方式，离子相对于该衬底表面的角度α可为55至70度，例如62度。如图4所示，该离子是由图案层32与突出部分2所终止。然而，离子穿透牺牲层31。如图4所示，通过调整离子的角度α以及通过调整图案层32的厚度，并通过在该图案层32中限定开口，可调整halo掺杂部分42的位置与侧向范围。
然后，移除该图案层32，特别是，如果以氮化硅作为图案层32的材料，则可利用热磷酸来移除氮化硅掩膜。
同样地，图5示出了所完成的晶体管23阵列的截面图。举例而言，如图5所示的晶体管23包括了第一源极/漏极区域21、第二源极/漏极区域22以及配置在该第一与第二源极/漏极区域之间的沟道24。该第一与第二源极/漏极区域21、22与该衬底表面10相邻，栅极电极2配置在沟道24上方，并通过栅极电极绝缘层25而与该沟道绝缘。栅极电极2控制了沟道24的传导性。halo掺杂区域42配置为与在该栅极电极2隔壁的位置的第一源极/漏极21相邻，halo掺杂区域42的侧向范围已经由与牺牲层31的厚度及图案层32的厚度总和对应的侧壁间隙物厚度所调整。另一方面，halo掺杂区域42的侧向范围也可以通过图案层32的厚度与角度离子注入步骤的角度而加以调整。如图5右边部分所示，在掺杂部分4与突出部分41之间也可配置halo掺杂区域42，在此情形中，halo掺杂区域42的侧向范围也同样是通过牺牲层31的厚度、图案层32的厚度而加以调整；且另一方面可通过图案层32的厚度与离子注入步骤的角度α而加以调整。
虽然本发明的方法是结合晶体管的形成方法来进行说明，但应可清楚了解到也可利用形成衬底掺杂区域的方法来形成任何种类的掺杂区域，其同样如图5右边部分所示。
可清楚了解到，上述方法也可以在不使用牺牲层31的情形下执行。此外，根据实施例，图案层的厚度可以小于突出部分的最小高度，因此，可沉积图案层作为保形层(conformal layer)。举例而言，该牺牲层的厚度小于该突出部分的最小高度。
图6至图10说明了本发明的另一实施方式。用于实施本发明的第二实施方式的开始点是如图2所示的结构。特别是，在半导体衬底(特别是p型掺杂硅衬底)的表面10上形成了作为突出部分的实例的多个栅极电极2，其中根据所使用的技术的最小结构特征尺寸，各栅极电极2的高度约为100至500纳米。可选择地，可于该半导体衬底1的表面10与该栅极电极2上沉积间隙物材料层或间隙物材料层堆叠。此外，可对该间隙物材料进行选择性地蚀刻，以于栅极电极2的侧边部分形成间隙物。该间隙物材料可包含氮化硅、二氧化硅或氮氧化硅，然而，也可以使用其他的间隙物材料，该间隙物材料可具有等于或大于5纳米的厚度，该间隙物材料可具有小于或等于45纳米的厚度，间隙物材料的典型厚度是约为10纳米。沉积间隙物材料以及蚀刻间隙物材料的方法是本领域技术人员所熟知的。
在第一步骤中，沉积平坦化层以整个覆盖该栅极电极2。例如通过化学气相沉积法来沉积碳层51。特别是，这样的碳层是由元素碳(例如非晶碳)所制成，且可选择性地包含氢，这样的碳层可通过物理气相沉积或化学气相沉积方法沉积而成。
或者，也可以使用常用的双层光阻系统中的底部光阻，特别是，这样的底层包括了芳香族碳化合物，例如聚合物(特别是以酚醛novolak、聚羟基苯乙烯、萘或/及甲基丙烯酸苯酯等为基的聚合物)。平坦化层的厚度使层厚度固定、且与栅极电极的负载密度无关，举例而言，层厚度可约为100至600纳米；平坦化层例如也可以作为一抗反射涂层。
所产生的结构如图6所示。如所示，该衬底的整个表面都被平坦化层51所覆盖，该平坦化层51可通过例如旋涂法(spin coating)涂布而得，以获得均匀的层厚度。
在下一步骤中，可执行凹槽蚀刻步骤或CMP步骤，来减少该平坦化层51的层厚度。举例而言，该凹槽蚀刻步骤可终止于该栅极电极2的表面上。图7说明了所产生结构的截面图，其示出了凹槽蚀刻52的高度。如图7所示，该层51的上表面可配置在该栅极电极2的上表面上方。
在下一步骤中，可于该平坦化层51的表面上沉积成像层53，该成像层可具有厚度约50至250纳米。此外，该成像层可包含光活性成分，使其可利用一般的光刻法而被图案化。举例而言，可使用一般常用的双层光阻系统中的顶部光阻层，这样的顶部光阻层通常是由蚀刻底层时不会完全被蚀刻的材料所制成。如果该底层(例如，双层光阻系统的底层)是利用反应性离子蚀刻方法加以蚀刻，则其顶层相对于此反应性离子蚀刻会较不敏感，且以一个慢了许多的蚀刻速率来蚀刻该顶层。优选为，该成像层53还包括添加剂以在接下来的离子注入步骤期间来加强终止力。举例而言，这类的光阻层可例如硅的添加物，其于反应性离子蚀刻步骤期间可利用O2作为蚀刻气体而反应成SiO2。特别是，该成像层可包含有机化合物，例如碳氢化合物，其至少在主链或侧链上包括硅。特别是，如果该成像层53包括硅，硅可于离子注入步骤期间反应成SiO2，并因此相对于所注入的离子而具有较大的终止力。可选的，成像层53也包括钛从而进一步增加终止力。举例而言，成像层53的厚度可于离子注入步骤期间减少。
所形成的结构显示于图8中。如图8所示，在半导体衬底的表面10上形成栅极电极2，该栅极电极2由平坦化层51所完全覆盖。在该平坦化层51的顶部上配置了成像层53。在下一步骤中，包括平坦化层51与成像层53的层堆叠是根据欲暴露的衬底表面10的部分而加以图案化。特别是，成像层53是利用本领域中公知的光刻法所图案化，从而移除成像层或图案层的预定部分。此外，可执行蚀刻步骤以移除在光刻法步骤期间已移除成像层53的部分的平坦化层51。在对此层堆叠进行图案化之后，执行离子注入步骤以限定出第一与第二源极/漏极区域。特别是，此离子注入步骤是在其步骤期间，离子可垂直地对衬底表面10产生作用的离子注入步骤；在此注入步骤期间，也可掺杂n型掺质，例如P或As离子。
然后，执行有倾斜度的离子注入步骤35，优选为，离子相对于衬底表面10的角度是55至75度，例如55至70度，或进一步的例子是62度。此注入步骤可以例如BF2或B离子等p型掺质加以执行。在此注入步骤期间，平坦化层51以及可选择地该成像层53，是作为注入终止层。因此，只有没有被包含平坦化层与成像层53的层堆叠所遮蔽的部分、或没有被栅极电极2所遮蔽的部分会以有倾斜度的注入步骤加以注入。若使用常用的双层光阻系统中的底部光阻作为平坦化层，则可获得该层的优选终止能力。
如果使用这样的双层光阻系统作为离子注入掩膜，便可比一般常用的光阻材料更笔直且更好地限定出开放部分的侧壁。由于成像层53几乎不会被注入步骤腐蚀，因而可以更精确地限定出欲注入离子的区域。由于包含平坦化层51与成像层53的层堆叠相对于离子而言具有高终止力，因而可以减少层堆叠的厚度；因此，本发明即使在具有较少的基础原则下也可以执行。
图9显示出离子注入步骤的截面图，如所示，离子是在开放区域中以角度α对该衬底表面10产生作用。
如果间隙物是以上述方式于该栅极电极2的侧边部分形成，那么离子注入的区域在没有间隙物延伸的时候延伸到栅极电极2的下方，这使得所制造的晶体管具有优选的性能。此外，也可保护栅极电极与栅极电极绝缘层不受离子注入破坏或变劣。
然后，自该衬底表面移除成像层与平坦化层51，因此可得到如图10所示的截面图。如图所示，形成了多个晶体管，每一个晶体管都包含第一与第二源极/漏极区域21、22、栅极电极2、与配置在该第一与第二源极/漏极区域之间的沟道24。该第一与第二源极/漏极区域21、22与该衬底表面10相邻，该栅极电极通过栅极电极绝缘层25而与该沟道绝缘。在该第一与第二源极/漏极区域21、22以及该沟道24的边界处具有掺杂部分42。该掺杂部分42是经轻微p型掺杂以抑制短沟道效应的产生。然后，以常规方式通过提供对应的接触与较高的金属化层而完成如图10所示的晶体管阵列。
虽然本发明是以特定的实施方式加以说明，然对于本领域的技术人员而言，在不背离本发明的精神与范围下所做的各种变化与修饰亦属显而易见。因此，本发明涵盖了所附权利要求所限定范围以及其等同实施方式中的所有修饰与变化。
附图标记说明
1 半导体衬底
10 衬底表面
2 栅极电极
2a 栅极电极侧壁
21 第一源极/漏极区域
22 第二源极/漏极区域
23 晶体管
24 沟道
25 栅极电极绝缘层
31 SiO2层
32 Si3N4层
32a Si3N4间隙物
33 经图案化的光阻层
34 经图案化的光阻层
35 倾斜离子注入
36 腐蚀部分
4 掺杂部分
41 突出部分
42 halo掺杂部分
51 平坦化层
52 凹槽蚀刻
53 成像层
6 存储单元阵列
60 存储单元
61 存储元件
62 字线
63 位线
7 周边部分
71 读取放大器
72 字线驱动器
73 核心电路
74 支持部分
Claims (38)
1.一种形成集成电路的方法，包括：
提供具有表面的半导体衬底；
在所述衬底表面上限定多个突出部分，所述突出部分具有最小高度；
在所述衬底表面上方提供图案层；
从预定的衬底部分中移除部分所述图案层；
执行离子注入程序，使离子相对于所述衬底表面的角度为小于90度，其中所述离子由所述图案层与所述突出部分所终止，从而所述预定衬底部分以所述离子掺杂；以及
移除所述图案层。
2.根据权利要求1所述的方法，其中，在所述衬底表面上保形地沉积所述图案层。
3.根据权利要求1所述的方法，其中，移除部分所述图案层包括：
以抗蚀刻材料覆盖所述图案层的预定部分，从而限定所述图案层的未覆盖部分；以及
在所述未覆盖部分对所述图案层进行各向异性蚀刻。
4.根据权利要求3所述的方法，其中，以所述抗蚀刻材料覆盖预定部分包括：
提供光阻层；以及
利用光刻法为所述光阻层绘制图案。
5.根据权利要求1所述的方法，其中，所述图案层的厚度小于所述突出部分的所述最小高度。
6.根据权利要求1所述的方法，其中，所述图案层具有介于5-10纳米之间的厚度。
7.根据权利要求1所述的方法，其中，所述图案层包括从氮化硅、钨与氮化钛所选出的一种材料。
8.根据权利要求1所述的方法，还包括在所述衬底表面上方与所述图案层下方提供牺牲层。
9.根据权利要求8所述的方法，其中，在所述衬底表面上保形地沉积所述牺牲层。
10.根据权利要求8所述的方法，其中，所述牺牲层的厚度小于所述突出部分的所述最小高度。
11.根据权利要求8所述的方法，其中，所述牺牲层具有介于5-30纳米之间的厚度。
12.根据权利要求8所述的方法，其中，所述牺牲层包括二氧化硅。
13.根据权利要求8所述的方法，还包括从所述预定衬底部分移除部分所述牺牲层。
14.根据权利要求13所述的方法，其中，所述牺牲层的所述厚度大于所述突出部分的所述最小高度。
15.根据权利要求14所述的方法，还包括移除所述牺牲层的上方部分。
16.根据权利要求15所述的方法，其中，在移除所述牺牲层的所述上方部分后，从而获得所述牺牲层的平面表面。
17.根据权利要求14所述的方法，其中，所述图案层包括光活性化合物，所述图案层的预定部分通过将所述预定部分暴露于电磁辐射并以适当溶剂溶解暴露部分而加以移除。
18.根据权利要求13所述的方法，其中，所述牺牲层具有介于150-280纳米之间的厚度。
19.根据权利要求13所述的方法，其中，所述图案层具有介于50-250纳米之间的厚度。
20.根据权利要求19所述的方法，其中，所述图案层具有介于50-150纳米之间的厚度。
21.根据权利要求13所述的方法，其中，所述图案层包括有机化合物。
22.根据权利要求21所述的方法，其中，所述图案层包括含有添加物的碳氢化合物，所述添加物从硅与钛选出。
23.根据权利要求22所述的方法，其中，所述牺牲层包括从有机化合物与元素碳构成的组中选出的材料。
24.一种形成集成电路的方法，其中，所述集成电路包括晶体管，所述晶体管至少部分形成于半导体衬底中，所述方法包括：
提供具有表面的半导体衬底；
在所述衬底表面上提供栅极电极；
在所述衬底表面上方提供图案层；
从预定位置移除部分所述图案层；
在所述半导体衬底中形成第一与第二源极/漏极区域；
执行某一角度的离子注入程序，使所述离子相对于所述衬底表面的角度小于90度，其中所述离子由所述图案层与所述栅极电极所终止，从而所述预定衬底部分以所述离子掺杂；
以及
移除所述图案层。
25.根据权利要求24所述的方法，其中，所述第一与所述第二源极/漏极区域利用执行离子注入程序所限定，所述离子注入程序需要所述图案层与所述栅极电极来作为注入掩膜，从而终止所注入的离子。
26.根据权利要求24所述的方法，其中，在所述衬底表面上保形地沉积所述图案层。
27.根据权利要求24所述的方法，其中，从预定位置移除部分所述图案层包括：
以抗蚀刻材料覆盖所述图案层的预定部分；
图案化所述抗蚀刻材料，从而限定所述图案层的未覆盖部分；以及
在所述未覆盖部分处对所述图案层进行各向异性蚀刻。
28.根据权利要求27所述的方法，其中，以抗蚀刻材料覆盖所述图案层的预定部分包括提供光阻层并以光刻法为所述光阻层绘制图案。
29.根据权利要求24所述的方法，其中，所述图案层具有小于所述突出部分的所述最小高度的厚度。
30.根据权利要求24所述的方法，其中，所述第一与所述第二源极/漏极区域以具有第一传导类型的离子加以掺杂，且所述角度离子注入程序以具有第二传导类型的离子来执行，其中所述第二传导类型与所述第一传导类型相反。
31.根据权利要求30所述的方法，还包括在所述衬底表面上方与所述图案层下方提供牺牲层。
32.根据权利要求31所述的方法，其中，在所述衬底表面上保形地沉积所述牺牲层。
33.根据权利要求31所述的方法，其中，所述牺牲层具有小于所述突出部分的所述最小高度的厚度。
34.根据权利要求31所述的方法，还包括从所述预定衬底部分移除部分所述牺牲层。
35.根据权利要求34所述的方法，其中，所述牺牲层具有大于所述突出部分的所述最小高度的厚度。
36.根据权利要求35所述的方法，还包括移除所述牺牲层的上方部分。
37.根据权利要求36所述的方法，其中，在移除所述牺牲层的所述上方部分后，获得所述牺牲层的平面表面。
38.根据权利要求35所述的方法，其中，从预定衬底部分移除部分所述图案层包括：
所述图案层具有光活性化合物；
将所述预定部分暴露至电磁辐射；以及
在适当溶剂中溶解所暴露的部分。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |