CN111261513B - 半导体结构及其制备方法 - Google Patents
半导体结构及其制备方法 Download PDFInfo
- Publication number
- CN111261513B CN111261513B CN202010078448.0A CN202010078448A CN111261513B CN 111261513 B CN111261513 B CN 111261513B CN 202010078448 A CN202010078448 A CN 202010078448A CN 111261513 B CN111261513 B CN 111261513B
- Authority
- CN
- China
- Prior art keywords
- material layer
- layer
- forming
- semiconductor structure
- carbon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000002360 preparation method Methods 0.000 title abstract description 4
- 239000000463 material Substances 0.000 claims abstract description 329
- 238000000034 method Methods 0.000 claims abstract description 145
- 230000008569 process Effects 0.000 claims abstract description 102
- 230000007547 defect Effects 0.000 claims abstract description 94
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 92
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 claims abstract description 43
- 238000004528 spin coating Methods 0.000 claims abstract description 43
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 33
- 239000001257 hydrogen Substances 0.000 claims abstract description 33
- -1 hydrogen ions Chemical class 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims description 36
- 238000011066 ex-situ storage Methods 0.000 claims description 15
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 238000011065 in-situ storage Methods 0.000 claims description 10
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 239000006117 anti-reflective coating Substances 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 11
- 239000011344 liquid material Substances 0.000 description 11
- 238000012423 maintenance Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 9
- 238000011049 filling Methods 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种半导体结构及其制备方法，包括如下步骤：形成第一材料层，第一材料层的表面形成有第一凸起缺陷；于第一材料层的表面形成第二材料层，第二材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；第二材料层覆盖第一材料层形成有第一凸起缺陷的表面，且第二材料层远离第一材料层的表面为平面。本发明在具有凸起缺陷的材料层表面形成含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层，可以消除凸起缺陷的影响，得到表面为平面的含氢离子的碳层，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本。
Description
技术领域
本发明属于集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在现有半导体工艺中，碳层是硬掩膜层关键的候选材料，然而，硬掩膜层及碳层总会遭受凸起缺陷的影响，即在硬掩膜层下方的材料层表面存在凸起缺陷时，硬掩膜层及碳层会形成有对应的凸起缺陷，而硬掩膜层及碳层存在凸起缺陷时，很容易在后续刻蚀(Etch)过程中对刻蚀工艺造成影响，使得得到的刻蚀结构的具有较差的轮廓结构。
为了解决上述问题，现有工艺中一般需要通过等离子体处理工艺去除硬掩膜层表面的凸起缺陷，或者在形成硬掩膜层之前对工艺腔室进行维护(PM)，以防止硬掩膜层表面形成凸起缺陷；然而，这都需要增肌额外的工艺步骤以确保硬掩膜层的表面没有凸起缺陷，这无疑会导致生产效率的降低及生产成本的增加。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中的上述问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
形成第一材料层，所述第一材料层的表面形成有第一凸起缺陷；及
于所述第一材料层的表面形成第二材料层，所述第二材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；所述第二材料层覆盖所述第一材料层形成有所述第一凸起缺陷的表面，且所述第二材料层远离所述第一材料层的表面为平面。
可选地，所述第二材料层为含氢离子的碳层时，采用等离子体增强化学气相沉积工艺形成所述第二材料层。
可选地，采用原位生长工艺形成所述第二材料层。
可选地，形成所述第一材料层之前还包括提供衬底，第一材料层形成于所述衬底的表面。
可选地，形成所述第二材料层之后还包括如下步骤：
于所述第二材料层的表面形成第三材料层，所述第三材料层的表面形成有第二凸起缺陷；及
于所述第三材料层的表面形成第四材料层，所述第四材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；所述第四材料层覆盖所述第三材料层形成有所述第二凸起缺陷的表面，且所述第四材料层远离所述第三材料层的表面为平面。
可选地，形成所述第四材料层之后还包括于所述第四材料层的表面形成第五材料层的步骤，所述第五材料层包括氮氧化硅层或抗反射涂层。
本发明还提供一种半导体结构，所述半导体结构包括：
第一材料层，所述第一材料层的表面形成有第一凸起缺陷；及
第二材料层，覆盖所述第一材料层形成有所述第一凸起缺陷的表面，且所述第二材料层远离所述第一材料层的表面为平面；所述第二材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层。
可选地，还包括衬底，所述第一材料层位于所述衬底的表面，且所述第一材料层远离所述第二材料层的表面与所述衬底的表面相接触。
可选地，所述半导体结构包括硬掩膜结构。
可选地，所述半导体结构还包括：
第三材料层，位于所述第二材料层远离第一材料层的表面，所述第三材料层的表面形成有第二凸起缺陷；及
第四材料层，位于覆盖所述第三材料层形成有所述第二凸起缺陷的表面，且所述第四材料层远离所述第三材料层的表面为平面；所述第四材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层。
可选地，还包括第五材料层，所述第五材料层包括氮氧化硅层或抗反射涂层。
如上所述，本发明的半导体结构及其制备方法，具有以下有益效果：
本发明在具有凸起缺陷的材料层表面形成含氢离子的碳层，在形成过程中，氢离子会包围凸起缺陷，抑制该位置含氢离子的碳的生长，从而在含氢离子的碳层形成的过程中消除凸起缺陷的影响，得到表面为平面的含氢离子的碳层，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本；
本发明在具有凸起缺陷的材料层表面采用旋涂工艺形成的异位杂化碳层，旋涂工艺是采用具有高间隙填充能力的液态材料进行旋涂形成异位杂化碳层，可以平滑地填充于凸起缺陷的周围，在异位杂化碳层的形成过程中消除凸起缺陷的影响，得到表面为平面的异位杂化碳层，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本；同时，旋涂工艺形成的异位杂化碳层还具有碳含量高及抗刻蚀性高的优点。
附图说明
图1显示为本发明实施例一中提供的半导体结构的制备方法的流程图。
图2显示为本发明实施例一中提供的半导体结构的制备方法中形成第一材料层后所得结构的截面结构示意图。
图3显示为本发明实施例一中提供的半导体结构的制备方法中形成第二材料层后所得结构的截面结构示意图。
图4显示为本发明实施例一中提供的半导体结构的制备方法中形成的第二材料层为含氢离子的碳层时第一凸起缺陷附近区域的局部放大示意图。
图5显示为本发明实施例一中提供的半导体结构的制备方法中形成第三材料层后所得结构的截面结构示意图。
图6显示为本发明实施例一中提供的半导体结构的制备方法中形成第四材料层后所得结构的截面结构示意图。
图7显示为本发明实施例一中提供的半导体结构的制备方法中形成第五材料层后所得结构的截面结构示意图。
图8显示为本发明实施例二中提供的半导体结构的制备方法中形成第二材料层后所得结构的截面结构示意图。
图9显示为本发明实施例二中提供的半导体结构的制备方法中形成第五材料层后所得结构的截面结构示意图。
元件标号说明
10 衬底
11 第一材料层
12 第一凸起缺陷
13 第二材料层
14 第三材料层
15 第二凸起结构
16 第四材料层
17 第五材料层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本实施例还提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
1)形成第一材料层，所述第一材料层的表面形成有第一凸起缺陷；及
2)于所述第一材料层的表面形成第二材料层，所述第二材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；所述第二材料层覆盖所述第一材料层形成有所述第一凸起缺陷的表面，且所述第二材料层远离所述第一材料层的表面为平面。
在一个示例中，如图2所示，在步骤1)之前还包括提供衬底10的步骤。具体的，所述衬底10可以根据器件的实际需求进行选择，所述衬底10可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述衬底10包括硅衬底。
作为示例，步骤1)中，请参阅图1中的S1步骤及图2，形成第一材料层11，所述第一材料层11的表面形成有第一凸起缺陷12。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述衬底10上形成所述第一材料层11；所述第一材料层11可以包括介质层，优选地，本实施例中，采用化学气相沉积工艺沉积一层氧化硅层作为所述第一材料层11。
在步骤2)中，请参阅图1中的S2步骤及图3至图4，于所述第一材料层11的表面形成第二材料层13，所述第二材料层13可以包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；所述第二材料层13覆盖所述第一材料层11形成有所述第一凸起缺陷12的表面，且所述第二材料层13远离所述第一材料层11的表面为平面。
在一个示例中，所述第二材料层13可以为含氢离子的碳层；此时，可以采用但不仅限于等离子体增强化学气相沉积(PECVD)工艺形成所述第二材料层13。更为具体的，可以采用原位生长(in-situ)工艺形成所述第二材料层13。在第二材料层13形成过程中，氢离子会包围所述第一凸起缺陷12(如图4所示)，从而抑制该位置所述第二材料层13的生长，从而在所述第二材料层13形成的过程中消除所述第一凸起缺陷12的影响，得到表面为平面的所述第二材料层13，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本。
在另一个示例中，所述第二材料层13可以为采用旋涂(SOC)工艺形成的异位杂化碳层；具体的，可以将含碳的液态材料(可以为多种含碳溶剂混合而成，且各含碳溶剂的组成及各成分比例不同；当然，也可以为单一的含碳溶剂)滴置于所述第一材料层11的表面；驱动所述衬底10旋转，以使得所述含碳的液态材料旋涂于所述第一材料层11的整个表面；更为具体的，在旋涂的过程中，对所述衬底10进行加热，即对所述第一材料层11上的所述含碳的液态材料进行加热，加热温度可以包括300℃～500℃，譬如，300℃、350℃、400℃、450℃或500℃。旋涂工艺是采用具有高间隙填充能力的液态材料进行旋涂形成所述第二材料层13，可以平滑地填充于所述第一凸起缺陷12的周围，在所述第二材料层13的形成过程中消除所述第一凸起缺陷12的影响，得到表面为平面的所述第二材料层13，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本；同时，旋涂工艺形成的所述第二材料层13还具有碳含量高及抗刻蚀性高的优点。
在上述示例中，所述第二材料层13的厚度需大于等于所述第一凸起缺陷12的高度，优选地，所述第二材料层13的厚度大于所述第一凸起缺陷12的高度。
在另一个示例中，步骤2)之后还包括如下步骤：
3)于所述第二材料层13的表面形成第三材料层14，所述第三材料层14的表面形成有第二凸起缺陷15，如图5所示；及
4)于所述第三材料层14的表面形成第四材料层16，所述第四材料层16包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；所述第四材料层16覆盖所述第三材料层14形成有所述第二凸起缺陷15的表面，且所述第四材料层16远离所述第三材料层14的表面为平面，如图6所示。
在一个示例中，步骤3)中，可以采用物理气相沉积工艺或化学气相沉积工艺等形成所述第三材料层14。所述第三材料层14可以为常规的碳层，即常规工艺形成的未掺杂的碳层。
在一个示例中，第三材料层14的厚度大于所述第二材料层13的厚度。
在一个示例中，所述第四材料层16可以为含氢离子的碳层；此时，可以采用但不仅限于等离子体增强化学气相沉积(PECVD)工艺形成所述第四材料层16。更为具体的，可以采用原位生长(in-situ)工艺形成所述第四材料层16。在所述第四材料层16形成过程中，氢离子会包围所述第二凸起缺陷15，从而抑制该位置所述第四材料层16的生长，从而在所述第四材料层16形成的过程中消除所述第二凸起缺陷15的影响，得到表面为平面的所述第四材料层16，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本。
在另一个示例中，所述第四材料层16可以为采用旋涂(SOC)工艺形成的异位杂化碳层；旋涂工艺是采用具有高间隙填充能力的液态材料进行旋涂形成所述第四材料层16，可以平滑地填充于所述第二凸起缺陷15的周围，在所述第四材料层16的形成过程中消除所述第二凸起缺陷15的影响，得到表面为平面的所述第四材料层16，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本；同时，旋涂工艺形成的所述第四材料层16还具有碳含量高及抗刻蚀性高的优点。
在上述示例中，所述第四材料层16的厚度需大于等于所述第二凸起缺陷15的高度，优选地，所述第四材料层16的厚度大于所述第二凸起缺陷15的高度。
在一个示例中，如图7所示步骤4)之后还包括如下步骤：
5)于所述第四材料层16的表面形成第五材料层17，所述第五材料层17可以包括氮氧化硅层(SION)或抗反射涂层(BARC)。
在一个示例中，步骤5)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述第五材料层17。所述第五材料层17、所述第四材料层16、所述第三材料层14、所述第二材料层13及所述第一材料层11共同构成硬掩膜结构。
请结合图2至图6继续参阅图7，本发明还提供一种半导体结构，所述半导体结构包括：
第一材料层11，所述第一材料层11的表面形成有第一凸起缺陷12；及
第二材料层13，所述第二材料层13覆盖所述第一材料层11形成有所述第一凸起缺陷12的表面，且所述第二材料层13远离所述第一材料层11的表面为平面；所述第二材料层13可以包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层。
在一个示例中，所述半导体结构还可以包括衬底10，所述第一材料层11位于所述衬底10的表面，且所述第一材料层11远离所述第二材料层13的表面与所述衬底10的表面相接触。
具体的，所述衬底10可以根据器件的实际需求进行选择，所述衬底10可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述衬底10包括硅衬底。
在一个示例中，所述第二材料层13可以为含氢离子的碳层；此时，可以采用但不仅限于等离子体增强化学气相沉积(PECVD)工艺形成所述第二材料层13。更为具体的，可以采用原位生长(in-situ)工艺形成所述第二材料层13。在第二材料层13形成过程中，氢离子会包围所述第一凸起缺陷12(如图4所示)，从而抑制该位置所述第二材料层13的生长，从而在所述第二材料层13形成的过程中消除所述第一凸起缺陷12的影响，得到表面为平面的所述第二材料层13，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本。
在另一个示例中，所述第二材料层13可以为采用旋涂(SOC)工艺形成的异位杂化碳层；旋涂工艺是采用具有高间隙填充能力的液态材料进行旋涂形成所述第二材料层13，可以平滑地填充于所述第一凸起缺陷12的周围，在所述第二材料层13的形成过程中消除所述第一凸起缺陷12的影响，得到表面为平面的所述第二材料层13，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本；同时，旋涂工艺形成的所述第二材料层13还具有碳含量高及抗刻蚀性高的优点。
在一个示例中，所述第二材料层13的厚度需大于等于所述第一凸起缺陷12的高度，优选地，所述第二材料层13的厚度大于所述第一凸起缺陷12的高度。
在一个示例中，所述半导体结构还包括：
第三材料层14，所述第三材料层14位于所述第二材料层13远离第一材料层11的表面，所述第三材料层14的表面形成有第二凸起缺陷15；及
第四材料层16，所述第四材料层16位于覆盖所述第三材料层14形成有所述第二凸起缺陷15的表面，且所述第四材料层16远离所述第三材料层14的表面为平面；所述第四材料层16包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层。
在一个示例中，第三材料层14的厚度大于所述第二材料层13的厚度。
在一个示例中，所述第四材料层16可以为含氢离子的碳层；此时，可以采用但不仅限于等离子体增强化学气相沉积(PECVD)工艺形成所述第四材料层16。更为具体的，可以采用原位生长(in-situ)工艺形成所述第四材料层16。在所述第四材料层16形成过程中，氢离子会包围所述第二凸起缺陷15，从而抑制该位置所述第四材料层16的生长，从而在所述第四材料层16形成的过程中消除所述第二凸起缺陷15的影响，得到表面为平面的所述第四材料层16，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本。
在另一个示例中，所述第四材料层16可以为采用旋涂(SOC)工艺形成的异位杂化碳层；旋涂工艺是采用具有高间隙填充能力的液态材料进行旋涂形成所述第四材料层16，可以平滑地填充于所述第二凸起缺陷15的周围，在所述第四材料层16的形成过程中消除所述第二凸起缺陷15的影响，得到表面为平面的所述第四材料层16，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本；同时，旋涂工艺形成的所述第四材料层16还具有碳含量高及抗刻蚀性高的优点。
在上述示例中，所述第四材料层16的厚度需大于等于所述第二凸起缺陷15的高度，优选地，所述第四材料层16的厚度大于所述第二凸起缺陷15的高度。
在一个示例中，所述半导体结构还包括第五材料层17，所述第五材料层17包括氮氧化硅层或抗反射涂层。所述第五材料层17、所述第四材料层16、所述第三材料层14、所述第二材料层13及所述第一材料层11共同构成硬掩膜结构。
实施例二
请结合图1至图7参阅图8至图9，本发明还提供一种半导体结构的制备方法，本实施例中提供的半导体结构的制备方法与实施例一中提供的半导体结构的制备方法大致相同，二者的区别在于：实施例一中，形成所述第二材料层13之后且形成所述第五材料层17之前，还包括形成所述第三材料层14及所述第四材料层16的步骤；而本实施例中，在形成一层所述第二材料层13之后，再于已形成的所述第二材料层13上形成另一层所述第二材料层13，最后再于第二层所述第二材料层13的表面形成所述第五材料层17。
具体的，本实施例中的两层所述第二材料层13可以为相同的材料层，也可以为不同的材料层，即可以为第一层所述第二材料层13(即位于所述第一材料层11形成有所述第一凸起结构12表面的所述第二材料层13)及第二层所述第二材料层13(即位于第一层所述第二材料层13表面的所述第二材料层13)均为含氢离子的碳层；也可以为第一层所述第二材料层13及第二层所述第二材料层13均为采用旋涂工艺形成的异位杂化碳层；还可以为第一层所述第二材料层13为含氢离子的碳层，而第二层所述第二材料层13为采用旋涂工艺形成的异位杂化碳层；还可以为第一层所述第二材料层13为采用旋涂工艺形成的异位杂化碳层，而第二层所述第二材料层13为含氢离子的碳层。
请继续参阅图9，本发明还提供一种半导体结构，本实施例中的半导体结构与实施例一中的半导体结构的具体结构大致相同，二者的区别在于：实施例一中，所述第二材料层13与所述第五材料层17之间还可以设有所述第三材料层14及所述第四材料层16，即所述第一材料层11与所述第五材料层17之间包括依次叠置的所述第二材料层13、所述第三材料层14及所述第四材料层16；而本实施例中，所述第一材料层11与所述第五材料层17之间包括两层所述第二材料层13。
具体的，本实施例中的两层所述第二材料层13可以为相同的材料层，也可以为不同的材料层，即可以为第一层所述第二材料层13(即位于所述第一材料层11形成有所述第一凸起结构12表面的所述第二材料层13)及第二层所述第二材料层13(即位于第一层所述第二材料层13表面的所述第二材料层13)均为含氢离子的碳层；也可以为第一层所述第二材料层13及第二层所述第二材料层13均为采用旋涂工艺形成的异位杂化碳层；还可以为第一层所述第二材料层13为含氢离子的碳层，而第二层所述第二材料层13为采用旋涂工艺形成的异位杂化碳层；还可以为第一层所述第二材料层13为采用旋涂工艺形成的异位杂化碳层，而第二层所述第二材料层13为含氢离子的碳层。
如上所述，本发明的半导体结构及其制备方法，所述半导体结构的制备方法包括如下步骤：形成第一材料层，所述第一材料层的表面形成有第一凸起缺陷；及于所述第一材料层的表面形成第二材料层，所述第二材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；所述第二材料层覆盖所述第一材料层形成有所述第一凸起缺陷的表面，且所述第二材料层远离所述第一材料层的表面为平面。本发明在具有凸起缺陷的材料层表面形成含氢离子的碳层，在形成过程中，氢离子会包围凸起缺陷，抑制该位置含氢离子的碳的生长，从而在含氢离子的碳层形成的过程中消除凸起缺陷的影响，得到表面为平面的含氢离子的碳层，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本；本发明在具有凸起缺陷的材料层表面采用旋涂工艺形成的异位杂化碳层，旋涂工艺是采用具有高间隙填充能力的液态材料进行旋涂形成异位杂化碳层，可以平滑地填充于凸起缺陷的周围，在异位杂化碳层的形成过程中消除凸起缺陷的影响，得到表面为平面的异位杂化碳层，无需额外去除凸起缺陷的步骤，简化了工艺步骤，延迟了工艺腔室维护的间隔时间，提高了生产效率，降低了生产成本；同时，旋涂工艺形成的异位杂化碳层还具有碳含量高及抗刻蚀性高的优点。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
形成第一材料层，所述第一材料层的表面形成有第一凸起缺陷；及
于所述第一材料层的表面形成第二材料层，所述第二材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；所述第二材料层覆盖所述第一材料层形成有所述第一凸起缺陷的表面，且所述第二材料层远离所述第一材料层的表面为平面；
在所述第二材料层形成过程中，氢离子包围所述第一凸起缺陷，抑制第一凸起缺陷位置处所述第二材料层的生长，得到表面为平面的所述第二材料层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述第二材料层为含氢离子的碳层时，采用等离子体增强化学气相沉积工艺形成所述第二材料层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，采用原位生长工艺形成所述第二材料层。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于：形成所述第一材料层之前还包括提供衬底，第一材料层形成于所述衬底的表面。
5.根据权利要求1至4中任一项所述的半导体结构的制备方法，其特征在于：形成所述第二材料层之后还包括如下步骤：
于所述第二材料层的表面形成第三材料层，所述第三材料层的表面形成有第二凸起缺陷；及
于所述第三材料层的表面形成第四材料层，所述第四材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；所述第四材料层覆盖所述第三材料层形成有所述第二凸起缺陷的表面，且所述第四材料层远离所述第三材料层的表面为平面。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述第四材料层之后还包括于所述第四材料层的表面形成第五材料层的步骤，所述第五材料层包括氮氧化硅层或抗反射涂层。
7.一种半导体结构，其特征在于，包括：
第一材料层，所述第一材料层的表面形成有第一凸起缺陷；及
第二材料层，覆盖所述第一材料层形成有所述第一凸起缺陷的表面，且所述第二材料层远离所述第一材料层的表面为平面；所述第二材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层；
在所述第二材料层形成过程中，氢离子包围所述第一凸起缺陷，抑制第一凸起缺陷位置处所述第二材料层的生长，得到表面为平面的所述第二材料层。
8.根据权利要求7所述的半导体结构，其特征在于：还包括衬底，所述第一材料层位于所述衬底的表面，且所述第一材料层远离所述第二材料层的表面与所述衬底的表面相接触。
9.根据权利要求7所述的半导体结构，其特征在于：所述半导体结构包括硬掩膜结构。
10.根据权利要求7至9中任一项所述的半导体结构，其特征在于：所述半导体结构还包括：
第三材料层，位于所述第二材料层远离第一材料层的表面，所述第三材料层的表面形成有第二凸起缺陷；及
第四材料层，位于覆盖所述第三材料层形成有所述第二凸起缺陷的表面，且所述第四材料层远离所述第三材料层的表面为平面；所述第四材料层包括含氢离子的碳层或采用旋涂工艺形成的异位杂化碳层。
11.根据权利要求10所述的半导体结构，其特征在于：还包括第五材料层，所述第五材料层包括氮氧化硅层或抗反射涂层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010078448.0A CN111261513B (zh) | 2020-02-03 | 2020-02-03 | 半导体结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010078448.0A CN111261513B (zh) | 2020-02-03 | 2020-02-03 | 半导体结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111261513A CN111261513A (zh) | 2020-06-09 |
| CN111261513B true CN111261513B (zh) | 2021-07-06 |
Family
ID=70952670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010078448.0A Active CN111261513B (zh) | 2020-02-03 | 2020-02-03 | 半导体结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111261513B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020088507A (ko) * | 2001-05-17 | 2002-11-29 | 주식회사 미뉴타텍 | 평탄판을 이용한 소자 평탄화 방법 |
| CN101114614A (zh) * | 2006-07-26 | 2008-01-30 | 奇梦达股份公司 | 形成集成电路的方法 |
| CN101964336A (zh) * | 2009-07-23 | 2011-02-02 | 宋健民 | 具有低漏电流和高热传导性的多层基板及其相关方法 |
| CN106128949A (zh) * | 2016-07-04 | 2016-11-16 | 武汉新芯集成电路制造有限公司 | 一种消除三维nand形成过程中晶圆表面缺陷的方法 |
-
2020
- 2020-02-03 CN CN202010078448.0A patent/CN111261513B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020088507A (ko) * | 2001-05-17 | 2002-11-29 | 주식회사 미뉴타텍 | 평탄판을 이용한 소자 평탄화 방법 |
| CN101114614A (zh) * | 2006-07-26 | 2008-01-30 | 奇梦达股份公司 | 形成集成电路的方法 |
| CN101964336A (zh) * | 2009-07-23 | 2011-02-02 | 宋健民 | 具有低漏电流和高热传导性的多层基板及其相关方法 |
| CN106128949A (zh) * | 2016-07-04 | 2016-11-16 | 武汉新芯集成电路制造有限公司 | 一种消除三维nand形成过程中晶圆表面缺陷的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111261513A (zh) | 2020-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101168126B1 (ko) | 고 종횡비 개구들 | |
| TWI412139B (zh) | 高寬高比之開孔 | |
| TW201436037A (zh) | 半導體元件及其製造方法 | |
| CN103681604A (zh) | 带有自对准接触孔的半导体器件及其制备方法 | |
| US8105897B2 (en) | Method and structure for performing a chemical mechanical polishing process | |
| CN103779187B (zh) | 一种基于双图案的半导体器件的制造方法 | |
| CN107039535A (zh) | 电容器件及其形成方法 | |
| CN106356295B (zh) | 一种层间介电层的化学机械抛光方法及其器件和电子装置 | |
| CN111261513B (zh) | 半导体结构及其制备方法 | |
| CN103066014A (zh) | 一种铜/空气隙的制备方法 | |
| US9275960B2 (en) | Integrated circuit formed using spacer-like copper deposition | |
| US9704746B1 (en) | Advanced self-aligned patterning process with sit spacer as a final dielectric etch hardmask | |
| CN104425350A (zh) | 一种半导体器件及其制造方法 | |
| CN109216185B (zh) | 一种半导体器件的制备方法 | |
| CN103165436B (zh) | 制作半导体器件的方法 | |
| CN112864003B (zh) | 降低表面缺陷影响的刻蚀方法 | |
| US11915933B2 (en) | Manufacturing method of semiconductor structure | |
| US11784087B2 (en) | Semiconductor structure having layers in a trench and method of manufacturing the same | |
| US11616022B2 (en) | Method for fabricating semiconductor device with porous insulating layers | |
| CN111952242A (zh) | 双大马士革沟槽结构及制备方法 | |
| TW202200820A (zh) | 用於凹部蝕刻匹配的非電漿增強沉積 | |
| CN117393492A (zh) | 浅槽隔离结构的形成方法 | |
| US20150137372A1 (en) | Self forming barrier layer and method of forming | |
| CN115172259A (zh) | 一种有源区顶角的形成方法及半导体结构 | |
| KR100578239B1 (ko) | 반도체장치의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |