JPH01161772A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01161772A JPH01161772A JP31849087A JP31849087A JPH01161772A JP H01161772 A JPH01161772 A JP H01161772A JP 31849087 A JP31849087 A JP 31849087A JP 31849087 A JP31849087 A JP 31849087A JP H01161772 A JPH01161772 A JP H01161772A
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- type layer
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＧａＡｓ ＩＣの構成要素である電界効果トランジスタ
（ＦＩＥＴ ） 、特に低濃度に不純物を導入したドレ
イン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ、 Ｌ
ＤＤ）をもつ化合物半導体ＦＥＴにおいて、ゲート側壁
をマスクにオーミック電極部位をメサエッチングし、そ
の部位にオーミンク電極を形成する半導体素子およびそ
の製造方法に関し、 ＧａＡｓの如き化合物半導体ＦＥＴの相互コンダクタン
スを向上する目的で、ソース抵抗の低減されたＧａＡｓ
ＰＥＴとそれを製造する方法を提供することを目的と
し、 化合物半導体基板のメサ型状部分に位置する絶縁物質の
サイドウオールをもったゲートと、サイドウオールに接
し基板内に埋め込まれたオーミック電極とを具備してな
ることを特徴とする半導体素子、および、化合物半導体
基板表面に第１の一型導電型層を形成し、前記第１の導
電型層上にゲートを形成し、ゲートをマスクに同導電型
不純物を導入して第１導電型層よりも深い第２の導電型
層を形成する工程を含む電界効果トランジスタの製造に
おいて、全面に絶縁物質を堆積し、それをバターニング
し、反応性イオンエツチングでゲートの両側にサイドウ
オールを形成し、メサエッチングでサイドウオールの両
側から第２の導電型層をエツチングして凹部を形成する
工程、オーミックメタルを蒸着しレジストを塗布しエツ
チングバックにより表面を平坦化する工程、およびゲー
トと絶縁物質膜上のオーミックメタルとレジストを除去
し、オーミック電極を露出する工程を含むことを特徴と
する半導体装置の製造方法を含み構成する。
（ＦＩＥＴ ） 、特に低濃度に不純物を導入したドレ
イン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ、 Ｌ
ＤＤ）をもつ化合物半導体ＦＥＴにおいて、ゲート側壁
をマスクにオーミック電極部位をメサエッチングし、そ
の部位にオーミンク電極を形成する半導体素子およびそ
の製造方法に関し、 ＧａＡｓの如き化合物半導体ＦＥＴの相互コンダクタン
スを向上する目的で、ソース抵抗の低減されたＧａＡｓ
ＰＥＴとそれを製造する方法を提供することを目的と
し、 化合物半導体基板のメサ型状部分に位置する絶縁物質の
サイドウオールをもったゲートと、サイドウオールに接
し基板内に埋め込まれたオーミック電極とを具備してな
ることを特徴とする半導体素子、および、化合物半導体
基板表面に第１の一型導電型層を形成し、前記第１の導
電型層上にゲートを形成し、ゲートをマスクに同導電型
不純物を導入して第１導電型層よりも深い第２の導電型
層を形成する工程を含む電界効果トランジスタの製造に
おいて、全面に絶縁物質を堆積し、それをバターニング
し、反応性イオンエツチングでゲートの両側にサイドウ
オールを形成し、メサエッチングでサイドウオールの両
側から第２の導電型層をエツチングして凹部を形成する
工程、オーミックメタルを蒸着しレジストを塗布しエツ
チングバックにより表面を平坦化する工程、およびゲー
トと絶縁物質膜上のオーミックメタルとレジストを除去
し、オーミック電極を露出する工程を含むことを特徴と
する半導体装置の製造方法を含み構成する。
本発明は、ＧａＡｓ ＩＧの構成要素である電界効果ト
ランジスタ（ＮＥＴ ） 、特に低濃度に不純物を導入
したドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ、 ＬＤＤ）をもつ化合物半導体ＦＥＴにおいて、ゲ
ート側壁をマスクにオーミック電極部位をメサエッチン
グし、その部位にオーミック電極を形成する半導体素子
およびその製造方法に関する。
ランジスタ（ＮＥＴ ） 、特に低濃度に不純物を導入
したドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ、 ＬＤＤ）をもつ化合物半導体ＦＥＴにおいて、ゲ
ート側壁をマスクにオーミック電極部位をメサエッチン
グし、その部位にオーミック電極を形成する半導体素子
およびその製造方法に関する。
ＧａＡｓ ＩＣの構成要素であるＦＥＴは、従来下記の
方法で形成された。先ず第１の方法としては、高融点メ
タル（ＷＳｉなど）のゲートを用い、選択イオン注入で
ｎ層層をセルファライン（自己整合方式）で形成し、ｎ
”領域にリフトオフ法でＳ（ソース）、Ｄ（ドレイン）
電極を形成する。
方法で形成された。先ず第１の方法としては、高融点メ
タル（ＷＳｉなど）のゲートを用い、選択イオン注入で
ｎ層層をセルファライン（自己整合方式）で形成し、ｎ
”領域にリフトオフ法でＳ（ソース）、Ｄ（ドレイン）
電極を形成する。
第５図（ａ）を参照すると、それはセルファライン型Ｆ
ＥＴを断面で示す図で、ＧａＡｓ基板１１にｎ型層１２
を形成し、ＷＳｉのゲート１３を形成し、それをマスク
とする選択イオン注入でｎ＋型層１４を形成し、ｎ＋型
層１４上にリフトオフ法でＳ、Ｄ電極１５．１５を形成
する。ここでゲート長を小にすると、ゲートの下でＳ電
極の下のｎ＋型層からＤ電極の下のｎ＋型層にリーク電
流が流れ、ショートチャネル効果が大になる問題がある
。このＦＥＴのソース抵抗γＳは、はぼ１Ω・ＩＩＩＩ
Ｉ＋であることが実験で確がめられた。
ＥＴを断面で示す図で、ＧａＡｓ基板１１にｎ型層１２
を形成し、ＷＳｉのゲート１３を形成し、それをマスク
とする選択イオン注入でｎ＋型層１４を形成し、ｎ＋型
層１４上にリフトオフ法でＳ、Ｄ電極１５．１５を形成
する。ここでゲート長を小にすると、ゲートの下でＳ電
極の下のｎ＋型層からＤ電極の下のｎ＋型層にリーク電
流が流れ、ショートチャネル効果が大になる問題がある
。このＦＥＴのソース抵抗γＳは、はぼ１Ω・ＩＩＩＩ
Ｉ＋であることが実験で確がめられた。
第２の方法は、上記の第１の方法を根拠にして、ｎ＋注
入の代りにｎ′注入を行い、ゲートに側壁（サイドウオ
ール）を形成した後に、セルファラインでｎ＋注入を行
う方法である。ここで、ｎ”注入とは、ｎ注入とｎ＋注
入の中間のｎ型不純物の注入をいい、不純物濃度は高い
が注入の加速電圧（エネルギー）の低い注入をいう。Ｓ
、Ｄ電極はリフトオフ法で形成する。第５図中）はこの
方法によるＬＤＤ型ＦＥＴの断面図で、第６図（ａ）の
構造と対比すると、ｎ層とｎ層層との間にｎ１層１６が
形成された構造で、１７は前記したサイドウオールを示
す。ソース抵抗γｓ＝１．２Ωであることが実験で確認
されている。ショートチャネル効果は低減できるが、ソ
ース抵抗が高く、電流の駆動能力を示す相互コンダクタ
ンス（７ｎ＋）が向上しない問題がある。
入の代りにｎ′注入を行い、ゲートに側壁（サイドウオ
ール）を形成した後に、セルファラインでｎ＋注入を行
う方法である。ここで、ｎ”注入とは、ｎ注入とｎ＋注
入の中間のｎ型不純物の注入をいい、不純物濃度は高い
が注入の加速電圧（エネルギー）の低い注入をいう。Ｓ
、Ｄ電極はリフトオフ法で形成する。第５図中）はこの
方法によるＬＤＤ型ＦＥＴの断面図で、第６図（ａ）の
構造と対比すると、ｎ層とｎ層層との間にｎ１層１６が
形成された構造で、１７は前記したサイドウオールを示
す。ソース抵抗γｓ＝１．２Ωであることが実験で確認
されている。ショートチャネル効果は低減できるが、ソ
ース抵抗が高く、電流の駆動能力を示す相互コンダクタ
ンス（７ｎ＋）が向上しない問題がある。
次いで、上記第２の方法を根拠としてＳ、Ｄ電極を平坦
化技術に基づいて、サイドウオールに接して形成する第
３の方法が開発された。第５図（ｅ）にはこの方法によ
る短電極ＬＤＤ型ＦＥＴの断面図で、Ｓ、Ｄ電極１５．
１５がサイドウオール１７に接して設けられた状態が示
される。ソース抵抗γｓ＝ｏ、６Ω・ａｒｍで、このソ
ース抵抗を低減できた分だけ訃は向上する。
化技術に基づいて、サイドウオールに接して形成する第
３の方法が開発された。第５図（ｅ）にはこの方法によ
る短電極ＬＤＤ型ＦＥＴの断面図で、Ｓ、Ｄ電極１５．
１５がサイドウオール１７に接して設けられた状態が示
される。ソース抵抗γｓ＝ｏ、６Ω・ａｒｍで、このソ
ース抵抗を低減できた分だけ訃は向上する。
最近、高速データ処理の要請が高まり、従来よりもより
高いｆｍをもったＦＥＴが要求されつつあり、そのため
には、シート抵抗をもっと下げる必要がある。
高いｆｍをもったＦＥＴが要求されつつあり、そのため
には、シート抵抗をもっと下げる必要がある。
相互コンダクタンスむと真性コンダクタンス１ｍｏとの
間には、 ’ｊｍ ＝ ’ｊｍｏ／ （１＋ ｒ ｓｆｍｏ＞の関
係があることが知られているものであり、本発明者が実
験で確認したソース抵抗と相互コンダクタンスとの関係
は第６図の線図に示される。なお第６図においては、横
軸にソース抵抗を〔Ω・ｍｍ）で、縦軸に相互コンダク
タンスむを（ｍｓ／開〕でとって示す。
間には、 ’ｊｍ ＝ ’ｊｍｏ／ （１＋ ｒ ｓｆｍｏ＞の関
係があることが知られているものであり、本発明者が実
験で確認したソース抵抗と相互コンダクタンスとの関係
は第６図の線図に示される。なお第６図においては、横
軸にソース抵抗を〔Ω・ｍｍ）で、縦軸に相互コンダク
タンスむを（ｍｓ／開〕でとって示す。
他方、ソース抵抗γＳは第５図（Ｃ）のＰＥＴにおいて
、はぼ次式で示される。
、はぼ次式で示される。
γＳ８γｏｈｎ＋ｉｃ＋γｎ ？ （Ω・１１ＩＩＯ
＋）ただし、γｏｈｍｉｃはＳ電極とＧａＡｓ基板との
間のオーミック抵抗、ｒｎ ９はｎ１層１６の抵抗。
＋）ただし、γｏｈｍｉｃはＳ電極とＧａＡｓ基板との
間のオーミック抵抗、ｒｎ ９はｎ１層１６の抵抗。
実験で確かめたところによると、第５図（Ｃ）に示す構
造のＰＥＴにおいて、γｏｈｍｉｃ ＝０．５Ω’ １
１１１１％７ ｎ ” ＝０．１２Ω” ！Ｉｌ＋であ
り、ｒ ｏｈｍｉｃはｒｎ”に比べてはるかに大である
。従ってこれらのデータからγｏｈｍｉｃを低減するこ
とがｃｊ−を高くするについて重要な要素であることが
理解される。
造のＰＥＴにおいて、γｏｈｍｉｃ ＝０．５Ω’ １
１１１１％７ ｎ ” ＝０．１２Ω” ！Ｉｌ＋であ
り、ｒ ｏｈｍｉｃはｒｎ”に比べてはるかに大である
。従ってこれらのデータからγｏｈｍｉｃを低減するこ
とがｃｊ−を高くするについて重要な要素であることが
理解される。
そこで本発明は、ＧａＡｓの如き化合物半導体ＦＥＴの
相互コンダクタンスを向上する目的で、ソース抵抗の低
減されたＧａＡｓＦＥＴとそれを製造する方法を提供す
ることを目的とする。
相互コンダクタンスを向上する目的で、ソース抵抗の低
減されたＧａＡｓＦＥＴとそれを製造する方法を提供す
ることを目的とする。
上記問題点は、化合物半導体基板のメサ型状部分に位置
する絶縁物質のサイドウオールをもったゲートと、サイ
ドウオールに接し基板内に埋め込まれたオーミック電極
とを具備してなることを特徴とする半導体素子、および
、化合物半導体基板表面に第１の一型導電型層を形成し
、前記第１の導電型層上にゲートを形成し、ゲートをマ
スクに同導電型不純物を拡散して第１導電型層よりも深
い第２の導電型層を形成する工程を含む電界効果トラン
ジスタの製造において、全面に絶縁物質を堆積し、それ
をパターニングし、反応性イオンエツチングでゲートの
両側にサイドウオールを形成し、メサエッチングでサイ
ドウオールの両側から第２の導電型層をエツチングして
凹部を形成する工程、オーミックメタルを蒸着しレジス
トを塗布しエツチングバックにより表面を平坦化する工
程、およびゲートと絶縁物質膜上のオーミンクメタルと
レジストを除去し、オーミック電極を露出する工程を含
むことを特徴とする半導体装置の製造方法によって解決
される。
する絶縁物質のサイドウオールをもったゲートと、サイ
ドウオールに接し基板内に埋め込まれたオーミック電極
とを具備してなることを特徴とする半導体素子、および
、化合物半導体基板表面に第１の一型導電型層を形成し
、前記第１の導電型層上にゲートを形成し、ゲートをマ
スクに同導電型不純物を拡散して第１導電型層よりも深
い第２の導電型層を形成する工程を含む電界効果トラン
ジスタの製造において、全面に絶縁物質を堆積し、それ
をパターニングし、反応性イオンエツチングでゲートの
両側にサイドウオールを形成し、メサエッチングでサイ
ドウオールの両側から第２の導電型層をエツチングして
凹部を形成する工程、オーミックメタルを蒸着しレジス
トを塗布しエツチングバックにより表面を平坦化する工
程、およびゲートと絶縁物質膜上のオーミンクメタルと
レジストを除去し、オーミック電極を露出する工程を含
むことを特徴とする半導体装置の製造方法によって解決
される。
第２図は本発明の基本構造を示す図で、図中、符号１１
〜１７は第５図に示したと同じ部品を示し、１７ａはＳ
ｉＯ＋膜を示す。
〜１７は第５図に示したと同じ部品を示し、１７ａはＳ
ｉＯ＋膜を示す。
本発明においては、ゲート側壁のサイドウオール１７に
接してメサエッチングを施し、その部分にＳ、Ｄオーミ
ック電極を形成し、単位電流に対するオーミック面の面
積が大きくなるようにした。
接してメサエッチングを施し、その部分にＳ、Ｄオーミ
ック電極を形成し、単位電流に対するオーミック面の面
積が大きくなるようにした。
第４図（ａｌと（ｂ）は従来例と本発明実施例における
電流の流れを模式的に示す図で、従来例ではオーミック
電極が線になっているのに対し、本発明実施例ではオー
ミック電極が面でとれ、オーミック面の面積が大になっ
てγｏｈｍｉｃが減少されることを示す。実験によると
、γｏｈｍｉｃは０．５Ω・ｍｍから０．２Ω’ ｍｓ
＋に改善され、その結果、ｒｓ＝０．２＋０、１２＝
０．３Ω・１ＩＩＩ＋と従来の約半分の値になり、Ｌ；
ｊｆｆｉが約１０％向上することが確かめられた。
電流の流れを模式的に示す図で、従来例ではオーミック
電極が線になっているのに対し、本発明実施例ではオー
ミック電極が面でとれ、オーミック面の面積が大になっ
てγｏｈｍｉｃが減少されることを示す。実験によると
、γｏｈｍｉｃは０．５Ω・ｍｍから０．２Ω’ ｍｓ
＋に改善され、その結果、ｒｓ＝０．２＋０、１２＝
０．３Ω・１ＩＩＩ＋と従来の約半分の値になり、Ｌ；
ｊｆｆｉが約１０％向上することが確かめられた。
以下、本発明を図示の実施例により具体的に説明する。
第１図（ａｌ参照：
ＧａＡｓ基板１１に０層１２を形成するためにｎ型不純
物（例えばＳｔ）を３０ＫｅＶのエネルギー、ドーズ量
２．４ Ｘ １０ ！２でイオン注入する。
物（例えばＳｔ）を３０ＫｅＶのエネルギー、ドーズ量
２．４ Ｘ １０ ！２でイオン注入する。
第１図（ｂ）参照：
ＷＳｉを全面に蒸着し、それをパターニングしてゲート
１３を形成する。ゲート材はＷＳｉに限定されるもので
はなく、その他の高融点メタルも使用しうる。
１３を形成する。ゲート材はＷＳｉに限定されるもので
はなく、その他の高融点メタルも使用しうる。
第１図（Ｃ）参照：
例えばＳｔを加速エネルギー６０ＫｅＶ 、 ドーズ量
８×１０１２でイオン注入し、次いでアニールして０１
層１６を形成する。
８×１０１２でイオン注入し、次いでアニールして０１
層１６を形成する。
第１図（ｄ）参照：
全面にＳｉＯ＋ １７ａ （または窒化シリコン（Ｓ
ｉＮ ） ）を成長し、それをレジスト（図示せず）を
用いてパターニングし、次いでＲＩＥでゲートの側壁に
のみ５ｉ０２（またはＳｉＮ ）のサイドウオール１７
を形成し、レジストはそのまま残しメサエッチングでＧ
ａＡｓ基板１１の表面を異方性エツチングして凹部１白
を形成する。この凹部１８は従来例ではｎ＋層１４が形
成された部分である。この凹部１８を形成する工程が含
まれるので、本発明では従来のｎ＋層形成の工程が省略
される。
ｉＮ ） ）を成長し、それをレジスト（図示せず）を
用いてパターニングし、次いでＲＩＥでゲートの側壁に
のみ５ｉ０２（またはＳｉＮ ）のサイドウオール１７
を形成し、レジストはそのまま残しメサエッチングでＧ
ａＡｓ基板１１の表面を異方性エツチングして凹部１白
を形成する。この凹部１８は従来例ではｎ＋層１４が形
成された部分である。この凹部１８を形成する工程が含
まれるので、本発明では従来のｎ＋層形成の工程が省略
される。
第１図（８）参照：
Ｓ、Ｄ電極を作るためのオーミックメタル１５ａを全面
に蒸着し、全面にレジスト１９を塗布し、表面を平坦化
する。レジストに代えてスピン・オン・グラス（ＳＯＧ
） 、ポリイミドなどを用いてもよい。
に蒸着し、全面にレジスト１９を塗布し、表面を平坦化
する。レジストに代えてスピン・オン・グラス（ＳＯＧ
） 、ポリイミドなどを用いてもよい。
第１図（ｆ）参照：
例えばミリングでゲート１３．５ｉ０２膜１７ａ上のオ
ーミックメタル１５ａを除去し、レジスト１９を除去し
、Ｓ、Ｄ電極１５を形成する。
ーミックメタル１５ａを除去し、レジスト１９を除去し
、Ｓ、Ｄ電極１５を形成する。
上記の方法に代えて第２図（ａ）を参照して説明し１９
〜２０ た工程の後に、ｎ”Ｇｅ（濃度は１０ ｃｍ−３
）２０を凹部１８内に選択的に成長しく例えば有機金属
気相成長（ＭｏＣＶＤ ）法）、次に第２図（ｂｌに示
される如＜Ｓ、Ｄ電極１５．１５を形成することもでき
る。
〜２０ た工程の後に、ｎ”Ｇｅ（濃度は１０ ｃｍ−３
）２０を凹部１８内に選択的に成長しく例えば有機金属
気相成長（ＭｏＣＶＤ ）法）、次に第２図（ｂｌに示
される如＜Ｓ、Ｄ電極１５．１５を形成することもでき
る。
この場合、オーミックメタルであるｎ”Ｇｅはリフトオ
フ法で形成することも可能であり、配線メタルとして使
用することもできる。
フ法で形成することも可能であり、配線メタルとして使
用することもできる。
上記の方法で形成したＳ、Ｄ電極１５．１５は、第４図
を参照して説明した如くオーミック電極が従来例の線と
してではなく面としてとれるため、前述した如＜ ｒ
ｏｂ＋ｗｉｃが大幅に減少し、ｙ−が向上する効果が得
られるのである。
を参照して説明した如くオーミック電極が従来例の線と
してではなく面としてとれるため、前述した如＜ ｒ
ｏｂ＋ｗｉｃが大幅に減少し、ｙ−が向上する効果が得
られるのである。
以上のように本発明によると、ＧａＡｓ ＰＥＴにおい
てｒ ｏｈｍｉｃを減少させることによりソース抵抗γ
Ｓが従来例の１／２となり、相互コンダクタンスが１０
％向上し、高速データ処理に有効なＦＥＴが提供される
効果がある。
てｒ ｏｈｍｉｃを減少させることによりソース抵抗γ
Ｓが従来例の１／２となり、相互コンダクタンスが１０
％向上し、高速データ処理に有効なＦＥＴが提供される
効果がある。
第１図（ａｌ〜（ｆ）は本発明実施例断面図、第２図（
ａ）と（ｂｌは本発明の他の実施例の断面図、第３図は
本発明の原理を示す断面図、 第４図はオーミック電極を説明するための断面図で、そ
の（ａｌと（ｂｌは従来例と本発明実施例の図、第５図
（ａ）〜（Ｃ）は従来例断面図、第６図は訃とγＳの関
係を示す線図である。 図中、 １１はＧａＡｓ基板、 １２はｎ層、 １３はゲート、 １４はｎ層層、 １５はＳ、Ｄ電極、 １５ａはオーミックメタル、 １６は ０９層、 １７はサイドウオール、 １７ａは５ｉ０２膜、 １８は凹部、 １９はレジスト、 ２０はｎ”Ｇｅを示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 １１ＧΦ帖ル穣 不老朗１澱伍１」面図 ゴ：１ 図 ２Ｏｎ’Ｇｅ ｕ Ｇｏ−Ａｓｉ、Ｔｉ１ｔ 第３図 オーミ、、、７ｔｔｍｋを１先日月２うｎ４つ４８力１
ｂ認コ第４図 １６ｎ′層 １７ １ｒシトＩＶ 第５図
ａ）と（ｂｌは本発明の他の実施例の断面図、第３図は
本発明の原理を示す断面図、 第４図はオーミック電極を説明するための断面図で、そ
の（ａｌと（ｂｌは従来例と本発明実施例の図、第５図
（ａ）〜（Ｃ）は従来例断面図、第６図は訃とγＳの関
係を示す線図である。 図中、 １１はＧａＡｓ基板、 １２はｎ層、 １３はゲート、 １４はｎ層層、 １５はＳ、Ｄ電極、 １５ａはオーミックメタル、 １６は ０９層、 １７はサイドウオール、 １７ａは５ｉ０２膜、 １８は凹部、 １９はレジスト、 ２０はｎ”Ｇｅを示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 １１ＧΦ帖ル穣 不老朗１澱伍１」面図 ゴ：１ 図 ２Ｏｎ’Ｇｅ ｕ Ｇｏ−Ａｓｉ、Ｔｉ１ｔ 第３図 オーミ、、、７ｔｔｍｋを１先日月２うｎ４つ４８力１
ｂ認コ第４図 １６ｎ′層 １７ １ｒシトＩＶ 第５図
Claims (2)
- （１）第１と第２の一導電型層が形成された化合物半導
体基板（１１）のメサ型状部分に位置する絶縁物質のサ
イドウォール（１７）をもったゲート（１３）と、 サイドウォール（１７）に接し基板（１１）内に埋め込
まれたオーミック電極（１５、１５）とを具備してなる
ことを特徴とする半導体素子。 - （２）化合物半導体基板（１１）表面に第１の一導電型
層（１２）を形成し、前記第１の導電型層（１２）上に
ゲート（１３）を形成し、ゲート（１３）をマスクに同
導電型不純物を導入して第１の導電型層よりも深い第２
の導電型層を形成する工程を含む電界効果トランジスタ
の製造において、 全面に絶縁物質（１７ａ）を堆積し、それをパターニン
グし、反応性イオンエッチングでゲート（１３）の両側
にサイドウォール（１７）を形成し、メサエッチングで
サイドウォールの両側から第２の導電型層までをエッチ
ングして凹部（１８）を形成する工程、 オーミックメタル（１５ａ）を蒸着し、レジストを塗布
しエッチングバックにより表面を平坦化する工程、およ
び ゲート（１３）と絶縁物質膜（１７ａ）上のオーミック
メタルとレジストを除去し、オーミック電極（１５、１
５）を露出する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31849087A JPH01161772A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31849087A JPH01161772A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161772A true JPH01161772A (ja) | 1989-06-26 |
Family
ID=18099697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31849087A Pending JPH01161772A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508539A (en) * | 1994-04-29 | 1996-04-16 | Motorola, Inc. | Elevated-gate field effect transistor structure and fabrication method |
-
1987
- 1987-12-18 JP JP31849087A patent/JPH01161772A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508539A (en) * | 1994-04-29 | 1996-04-16 | Motorola, Inc. | Elevated-gate field effect transistor structure and fabrication method |
| US5631175A (en) * | 1994-04-29 | 1997-05-20 | Motorola, Inc. | Method for fabricating an elevated-gate field effect transistor |
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