JPS59152669A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS59152669A JPS59152669A JP2873383A JP2873383A JPS59152669A JP S59152669 A JPS59152669 A JP S59152669A JP 2873383 A JP2873383 A JP 2873383A JP 2873383 A JP2873383 A JP 2873383A JP S59152669 A JPS59152669 A JP S59152669A
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- gate electrode
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- 230000005669 field effect Effects 0.000 title claims description 5
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 9
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 18
- KWLSQQRRSAWBOQ-UHFFFAOYSA-N dipotassioarsanylpotassium Chemical compound [K][As]([K])[K] KWLSQQRRSAWBOQ-UHFFFAOYSA-N 0.000 claims 2
- 230000003071 parasitic effect Effects 0.000 abstract description 17
- 238000005530 etching Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
- 239000010703 silicon Substances 0.000 abstract 2
- 238000000034 method Methods 0.000 description 7
- 230000033001 locomotion Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000002109 crystal growth method Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 241001122767 Theaceae Species 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタ（以下［ＦＥＴＪと略
記する）に係り、特にン、′：３ットキーゲートヒ化ガ
リウム（ＧａＡｓ） Ｆ Ｋ Ｔの改良に関するもので
ある。
記する）に係り、特にン、′：３ットキーゲートヒ化ガ
リウム（ＧａＡｓ） Ｆ Ｋ Ｔの改良に関するもので
ある。
第１図は従来のショットキ゛−ゲー） ＧａＡｓ ＦＥ
Ｔの一例を示す断面図である。
Ｔの一例を示す断面図である。
−
図において、（１）は半絶縁性ＧａＡ３基板（以下「Ｓ
■基板」と呼ぶ） 、（２）はＳＩ基板（１）の主面上
に形成された高比抵抗のｎ−形ＧａＡａバッファ層（以
下「ｎ−形７７７７層」と呼ぶ）、に（）はｎ−形バツ
ファ層（２）の表面上に形成きれたｎ形ＧａＡｓ動作層
（以下「ｎ形動作層」と呼ぶ） 、（４）および（５）
はそれぞれｎ形動作層（３）の表面上に互いの間に所定
間隔をおいて形成場れたソース電極およびドレイン電極
、（ｂ）ｔＩｉｎ形動作着動作層の表面部のソース電極
（４）とドレイン−電極（５）との間の部分にこれらの
電極（４） 、 （５）にそれぞれ所定距離をおいて形
成され両電億（４）、（５）間を−流れる電流を所定値
にするための凹部、（７）は凹部（６）の底面所要部分
上に形成されたショットキーゲ−ト電極である。
■基板」と呼ぶ） 、（２）はＳＩ基板（１）の主面上
に形成された高比抵抗のｎ−形ＧａＡａバッファ層（以
下「ｎ−形７７７７層」と呼ぶ）、に（）はｎ−形バツ
ファ層（２）の表面上に形成きれたｎ形ＧａＡｓ動作層
（以下「ｎ形動作層」と呼ぶ） 、（４）および（５）
はそれぞれｎ形動作層（３）の表面上に互いの間に所定
間隔をおいて形成場れたソース電極およびドレイン電極
、（ｂ）ｔＩｉｎ形動作着動作層の表面部のソース電極
（４）とドレイン−電極（５）との間の部分にこれらの
電極（４） 、 （５）にそれぞれ所定距離をおいて形
成され両電億（４）、（５）間を−流れる電流を所定値
にするための凹部、（７）は凹部（６）の底面所要部分
上に形成されたショットキーゲ−ト電極である。
ところで、このような従来例の構成では、ソース電極（
４）に対してドレイン電極（５）およびショットキーゲ
ート電極（７）にそれぞれドレイン電圧およびゲート電
圧を印加すると、ショットキーゲート電極（７）からｎ
形動作層（３）の凹部（６）の底面の下め部分に一点鎖
線で示すゲート空乏層Ｇが伸びる。そして、このゲート
空乏層Ｇには、ショットキーゲート電極（７）のｎ形動
作層（３）と接するソース電極（４）およびドレイン電
極（５）側の端縁からそれぞれ横方向に大きく伸びる横
方向伸びＧ、およびＧ、ができる。
４）に対してドレイン電極（５）およびショットキーゲ
ート電極（７）にそれぞれドレイン電圧およびゲート電
圧を印加すると、ショットキーゲート電極（７）からｎ
形動作層（３）の凹部（６）の底面の下め部分に一点鎖
線で示すゲート空乏層Ｇが伸びる。そして、このゲート
空乏層Ｇには、ショットキーゲート電極（７）のｎ形動
作層（３）と接するソース電極（４）およびドレイン電
極（５）側の端縁からそれぞれ横方向に大きく伸びる横
方向伸びＧ、およびＧ、ができる。
これらの横方向伸びＧ、、Ｇ、によって、ソース８電極
（４）とショットキーゲート電極（７）との間に動作上
好ましくない寄生容ｔＫ、とこれに連らなる寄生抵抗Ｒ
６とが生ずると同時に、ドレイン電極（５）とショット
キーゲート電極（７）との間にを生谷量に、とこれに連
らなる寄生抵抗Ｒｄとが生ずる。従って、動作特性の向
上を図るためには、これらの寄生抵抗Ｒ，，Ｒ，および
寄生容ｔ Ｋ、、ｘ、の減少を図ることが必要であった
。
（４）とショットキーゲート電極（７）との間に動作上
好ましくない寄生容ｔＫ、とこれに連らなる寄生抵抗Ｒ
６とが生ずると同時に、ドレイン電極（５）とショット
キーゲート電極（７）との間にを生谷量に、とこれに連
らなる寄生抵抗Ｒｄとが生ずる。従って、動作特性の向
上を図るためには、これらの寄生抵抗Ｒ，，Ｒ，および
寄生容ｔ Ｋ、、ｘ、の減少を図ることが必要であった
。
このために、光行技術によって、第２図に断面図を示す
ようなショットキーゲートＧａＡｓＦＥＴが開発されて
いる。
ようなショットキーゲートＧａＡｓＦＥＴが開発されて
いる。
図において、第１図に示した従来例の符号と同一符号は
同等部分を示す。（８）はｎ形動作層（３）の両電極（
４） 、 （５）の下の部分にその表面からｎ−形バツ
ファ層（２）に達するようにｎ形不純物を高濃度に拡散
して形成場れを主抵抗Ｒ１Ｒｄを減少させるためのｎ＋
形高不純物濃度層、（６ａ）は第１図に示した従来例の
四部（６）の深きより深い深さを有し、底面の下の電流
通路の厚さが従来例のそれより一層薄くなるようにした
凹部である。
同等部分を示す。（８）はｎ形動作層（３）の両電極（
４） 、 （５）の下の部分にその表面からｎ−形バツ
ファ層（２）に達するようにｎ形不純物を高濃度に拡散
して形成場れを主抵抗Ｒ１Ｒｄを減少させるためのｎ＋
形高不純物濃度層、（６ａ）は第１図に示した従来例の
四部（６）の深きより深い深さを有し、底面の下の電流
通路の厚さが従来例のそれより一層薄くなるようにした
凹部である。
ところが、この先行技術になるＦＥＴでは、北述の寄生
抵抗Ｒ，、Ｒｄの減少を図るためにソース電極（４）お
よびドレイン電極（５）の下にｎ＋形高不純物濃度層（
８）を設けたが、これらの電極（４） 、 （５）間を
流れる電流がソース電極（４〕およびドレイン電極（５
）のショットキーゲート電極（７）側の約２μｍ程度の
端部Ｗ。
抵抗Ｒ，、Ｒｄの減少を図るためにソース電極（４）お
よびドレイン電極（５）の下にｎ＋形高不純物濃度層（
８）を設けたが、これらの電極（４） 、 （５）間を
流れる電流がソース電極（４〕およびドレイン電極（５
）のショットキーゲート電極（７）側の約２μｍ程度の
端部Ｗ。
およびＷｄにのみ集中するので、ｎ＋形高不純物浸度層
（８）による寄生抵抗Ｒ，，Ｒ，の減少効果は期待さ。
（８）による寄生抵抗Ｒ，，Ｒ，の減少効果は期待さ。
れた程著しいものではなかった。また、ゲート空乏層Ｇ
による上述の寄生容量に、 、に、の減少については、
ショットキーゲート電極（７）の下の電流通路の厚ざを
薄くするとともにそのゲート長をサブミクロン程度に微
細化することによって行うものであるが、サブミクロン
程度のゲート長のショットキーゲート電極（７）を再現
性よく形成することは、現状の技術では限界に近いので
、容易ではなかった。また、ショットキーゲート電極（
７）の下の電流通路の厚さを薄くしそのゲート長をサブ
ミクロン程度に微細化しても、第１図に示した従来例の
場合と同様に、ショットキーゲート電極（７）から伸び
るゲート空乏層Ｇには数千人程度の横方向伸びＧ。
による上述の寄生容量に、 、に、の減少については、
ショットキーゲート電極（７）の下の電流通路の厚ざを
薄くするとともにそのゲート長をサブミクロン程度に微
細化することによって行うものであるが、サブミクロン
程度のゲート長のショットキーゲート電極（７）を再現
性よく形成することは、現状の技術では限界に近いので
、容易ではなかった。また、ショットキーゲート電極（
７）の下の電流通路の厚さを薄くしそのゲート長をサブ
ミクロン程度に微細化しても、第１図に示した従来例の
場合と同様に、ショットキーゲート電極（７）から伸び
るゲート空乏層Ｇには数千人程度の横方向伸びＧ。
およびＧ、ができるので、ショットキ、−ゲート′市極
（７）のゲート長がサブミクロン程度に微細化されるに
連れて、ゲート空乏層Ｇの横方向の全体の幅に対する横
方向伸びＧ、、Ｇ、の割合が増大してショットキーゲー
ト電極（７）のゲート長の微細化にょる寄生容量に、、
Ｋｄの減少効果は少なくなる。その上、ショットキーゲ
ート電極（７）のゲート長がサブミクロン程度に微細化
されると、ショットキーゲート電極（７）の抵抗の増大
や断線によって信頼性が低下するという問題がめった。
（７）のゲート長がサブミクロン程度に微細化されるに
連れて、ゲート空乏層Ｇの横方向の全体の幅に対する横
方向伸びＧ、、Ｇ、の割合が増大してショットキーゲー
ト電極（７）のゲート長の微細化にょる寄生容量に、、
Ｋｄの減少効果は少なくなる。その上、ショットキーゲ
ート電極（７）のゲート長がサブミクロン程度に微細化
されると、ショットキーゲート電極（７）の抵抗の増大
や断線によって信頼性が低下するという問題がめった。
この発明は、上述の欠点を解消する目的でなされたもの
で、ｎ形動作層がｔｌとんどショットキーゲート電極の
下にのみ形成されるようにすることによって、ショット
キーゲート電極を微細化することなく、ショットキーゲ
ート電極から伸びる空乏層による寄生抵抗や寄生容量を
著しく減少させた信頼性のよいショットキーゲートＦＥ
Ｔを提供するものである。
で、ｎ形動作層がｔｌとんどショットキーゲート電極の
下にのみ形成されるようにすることによって、ショット
キーゲート電極を微細化することなく、ショットキーゲ
ート電極から伸びる空乏層による寄生抵抗や寄生容量を
著しく減少させた信頼性のよいショットキーゲートＦＥ
Ｔを提供するものである。
以下、第３図についてこの発明の一実施例のショットキ
ーゲー） ＦＥ’ｌ’を製造する方法を示すことによっ
て、この実施例の構成を説明することにする。
ーゲー） ＦＥ’ｌ’を製造する方法を示すことによっ
て、この実施例の構成を説明することにする。
第３図（Ａ）〜（Ｃ） （ｄこの実施例を製造する方法
の主要段階の状態を示す断面図である。
の主要段階の状態を示す断面図である。
まず、第３図（Ａ）に示すように、Ｓ工基板（ｉｌの主
面上にｎ−形バツファ層（１２１を形成し、このｎ−形
バツファ層（１２）の表面の所要部分上にｎ形動保全０
□□□を選択的に形成する。次に、第３図（Ｂ）に示す
ように、ｎ形動保全０１の表面上に窒化シリコン膜、酸
化シリコン膜などの絶縁膜（１４）を形成し、この絶縁
膜（１４Ｊをマスクとしてｎ形動保全０３１およ°びｎ
−形バツ７ア層０噂の各無用表面を清浄にするためのエ
ツチングを行なう。次いで、再度絶縁膜（１４）をマス
クとして、不純物拡散法、不純物イオン注入法などの不
純物導入法によって、ｎ形動作者（１３１の側面部およ
びｎ−形バツファ層（１２）の表面部にわたってｎ形不
純物を１０１８ｃｍ−３程度の高濃度に導入してｎ＋形
嵩高不純物濃度層１６）を形成し、しかるのちに、ｎ形
高不純物濃度ｒ＊ （＋ｇｒのｎ形動保全０３１の両側
の表面上にそれぞれソース電極（１６）およびドレイン
電極０７）を形成する。
面上にｎ−形バツファ層（１２１を形成し、このｎ−形
バツファ層（１２）の表面の所要部分上にｎ形動保全０
□□□を選択的に形成する。次に、第３図（Ｂ）に示す
ように、ｎ形動保全０１の表面上に窒化シリコン膜、酸
化シリコン膜などの絶縁膜（１４）を形成し、この絶縁
膜（１４Ｊをマスクとしてｎ形動保全０３１およ°びｎ
−形バツ７ア層０噂の各無用表面を清浄にするためのエ
ツチングを行なう。次いで、再度絶縁膜（１４）をマス
クとして、不純物拡散法、不純物イオン注入法などの不
純物導入法によって、ｎ形動作者（１３１の側面部およ
びｎ−形バツファ層（１２）の表面部にわたってｎ形不
純物を１０１８ｃｍ−３程度の高濃度に導入してｎ＋形
嵩高不純物濃度層１６）を形成し、しかるのちに、ｎ形
高不純物濃度ｒ＊ （＋ｇｒのｎ形動保全０３１の両側
の表面上にそれぞれソース電極（１６）およびドレイン
電極０７）を形成する。
次に、第３図（Ｃ）に示すように、絶縁膜０４）を除去
したのちに、ソース電極（【６）およびドレイン電極Ｉ
＋、７）をマスクとして、ｎ形動保全霞およびｎ＋形嵩
高不純物濃度層Ｉ５）の表面部をエツチングして、ｎ形
動作者（＋場の厚さが所望の厚さになるようにする０し
かるのち、ｎ形動保全ｔｅａの表面上にショットキーゲ
ート電極端を形成すると、この実施例のＦＥＴが得られ
る。
したのちに、ソース電極（【６）およびドレイン電極Ｉ
＋、７）をマスクとして、ｎ形動保全霞およびｎ＋形嵩
高不純物濃度層Ｉ５）の表面部をエツチングして、ｎ形
動作者（＋場の厚さが所望の厚さになるようにする０し
かるのち、ｎ形動保全ｔｅａの表面上にショットキーゲ
ート電極端を形成すると、この実施例のＦＥＴが得られ
る。
このように構成されたこの実施例のＦ Ｅ Ｔでは、ｎ
形動″保全（１３１がほとんどショットキーゲート電極
部の下にのみ形成されており、しかもｎ形動保全Ｏａｔ
の側面上にはｎ＋形嵩高不純物濃度層１６）が影成烙れ
ているので、第１図に示した従来例のように、ショット
キーケート電極（１８＋から伸びるケート空乏層Ｇ（図
示せず）には横方向伸びＧ８およびＧｄがｔｌとんどで
きない。従って、ゲート尋乏層Ｇによる寄生抵抗Ｒ，、
Ｒ，および薔生容量に、、Ｋｄを著しく減少させること
ができる。しかも、第２図に示した先行技術になる玉”
ＥＴのように、ショットキーゲート電極（１８）をサブ
ミクロン程度に微細化する必要がないので、ショットキ
ーゲート電極（１樽の抵抗の増大や断線を防止すること
ができ、信頼性をよくすることができる。
形動″保全（１３１がほとんどショットキーゲート電極
部の下にのみ形成されており、しかもｎ形動保全Ｏａｔ
の側面上にはｎ＋形嵩高不純物濃度層１６）が影成烙れ
ているので、第１図に示した従来例のように、ショット
キーケート電極（１８＋から伸びるケート空乏層Ｇ（図
示せず）には横方向伸びＧ８およびＧｄがｔｌとんどで
きない。従って、ゲート尋乏層Ｇによる寄生抵抗Ｒ，、
Ｒ，および薔生容量に、、Ｋｄを著しく減少させること
ができる。しかも、第２図に示した先行技術になる玉”
ＥＴのように、ショットキーゲート電極（１８）をサブ
ミクロン程度に微細化する必要がないので、ショットキ
ーゲート電極（１樽の抵抗の増大や断線を防止すること
ができ、信頼性をよくすることができる。
なお、この実施例を製造する方法の第３図（Ｂ）に示し
た段階においで、ｎ形高不純物濃度層（Ｉ５）の形成に
不純物導入法を用いたが、必ずしもこれは不純物導入法
である必要がなく、結晶成長法を用いてもよい。
た段階においで、ｎ形高不純物濃度層（Ｉ５）の形成に
不純物導入法を用いたが、必ずしもこれは不純物導入法
である必要がなく、結晶成長法を用いてもよい。
第４図はこの発明の他の実施例を示す断面図である。
この実施例の構成は、第３図に示した実施例において、
ショットキーゲート電極（１榎とｎ形動保全０：４およ
び♂形高不純物濃度層（１旬との間にｎ−形像不純物濃
度層（１９）を設けたものである。
ショットキーゲート電極（１榎とｎ形動保全０：４およ
び♂形高不純物濃度層（１旬との間にｎ−形像不純物濃
度層（１９）を設けたものである。
この実施例では、ｎ−形像不純物濃度層０９）を設ける
ことによって、１シヨツトキーゲート電極Ｈとｎ形動作
者（Ｉ３）およびｔ形高不純物濃度層（１６）との接触
を防止することが可能となシ、ショットキーゲート電極
部の耐圧の向上を図ることができる。
ことによって、１シヨツトキーゲート電極Ｈとｎ形動作
者（Ｉ３）およびｔ形高不純物濃度層（１６）との接触
を防止することが可能となシ、ショットキーゲート電極
部の耐圧の向上を図ることができる。
以上、説明したように、この発明のＦＥＴでは、ｎ形動
作者がショットキーゲート電極の下にのみ形成されてお
り、しかもｎ形動作者の側面上にはｎ＋形嵩高不純物濃
度層形成されているので、上記ショットキーゲート−極
から伸びるゲート空乏層には、従来例のような横方向伸
びがほとんどできない。従って、上記ゲート空乏層によ
る寄生抵抗および寄生容置を著しく減少でせることかで
きる。
作者がショットキーゲート電極の下にのみ形成されてお
り、しかもｎ形動作者の側面上にはｎ＋形嵩高不純物濃
度層形成されているので、上記ショットキーゲート−極
から伸びるゲート空乏層には、従来例のような横方向伸
びがほとんどできない。従って、上記ゲート空乏層によ
る寄生抵抗および寄生容置を著しく減少でせることかで
きる。
しかも、上記ショットキーゲート電極をサブミクロン程
度に微細化する必要がないので、上記ショットキーケー
ト電極の抵抗の増大や断線を防止することができ、信頼
性をよくすることができる。
度に微細化する必要がないので、上記ショットキーケー
ト電極の抵抗の増大や断線を防止することができ、信頼
性をよくすることができる。
第１図は従来のショットキーゲー） ＧａＡｓ ＦＥＴ
の一例を示す断面図、第２図は先行技術になるショット
キーゲートＧａＡ３ＦＥＴを示す断面図、第３図はこの
発明の一実施例を製造する方法の主要段階の状態を示す
断面図、第４図はこの発明の他の実施例を示す断面図で
ある。 図において、（１１）は半絶縁性ＧａＡｓ基板、Ｉｌ々
はｎ−形ＧａＡ３バッファ増、ｕ３［ｎ形ＧａＡｓ動作
層、ｌｌ［ｉ）はｎ＋形高不純物礎度ＧａＡｓ層、餌は
ソース′也極、Ｉｌηはドレイン電極、賭はショットキ
ーゲート電極、（１９）はｎ−形低不純物濃度ＧａＡｓ
層である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 為野信−（外１名） 第１１４ 第２１〈１ 第３図 （，４） （Ｃ） 第４１４ 手続補正書（自発） 昭和 −７□ ′□ 特許庁長官殿 １、事件の表示 特願昭５８４２８７３３号２、発
明の名称 電界効果トラシジスタ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第３図（Ａ
） ６、補正の内容 ｆｉｌ 明細書の第４頁第１２行〜第１４行に「深さ
を有し、底面の一一−−凹部である。」とあるのを「深
さを有する凹部である。」と訂正する。 ’ｔ２１ ／同、第５頁第５行〜第６行に［下の電流通
路の一一一一ともにその」とあるのを削除する。 （３）同、第５頁第１１行〜第１２行に「下の一二−薄
くしその」とあるのを削除する。 （４）同、第７頁第２行〜第５行に「Ｓ工基板（ｌυの
主面上−−−形成する。」とあるのを「Ｓ工基板（Ｉｌ
）の主面上にｎ−形バツファ層０２）およびＤ形動保全
０３）を順次形成し、このｎ形動保全α（至）の表面の
所要部分上に窒化シリコン膜、酸化シ′リコン膜などの
絶縁膜（Ｉ４）を形成し、次いで、この絶縁膜（１４）
をマスクとしたエツチングによって、ｎ形動保全（１３
）の絶縁膜Ｑ４）の下の部分以外の部分を除去する。」
と訂正する。 （５）同、第７頁第５行〜第１０行に「ｎ形動保全α（
至）の−ｍ−マスクとして、」とあるのを「再度絶縁膜
０４）をマスクとした」と訂正する。 （６）図面の第３図（Ａ）を別紙添付図面の第３図（Ａ
）のとおりに訂正する。 ７、添付書類の目録 訂正後の第３図（Ａ）を示す図面 １通以上 第３図
の一例を示す断面図、第２図は先行技術になるショット
キーゲートＧａＡ３ＦＥＴを示す断面図、第３図はこの
発明の一実施例を製造する方法の主要段階の状態を示す
断面図、第４図はこの発明の他の実施例を示す断面図で
ある。 図において、（１１）は半絶縁性ＧａＡｓ基板、Ｉｌ々
はｎ−形ＧａＡ３バッファ増、ｕ３［ｎ形ＧａＡｓ動作
層、ｌｌ［ｉ）はｎ＋形高不純物礎度ＧａＡｓ層、餌は
ソース′也極、Ｉｌηはドレイン電極、賭はショットキ
ーゲート電極、（１９）はｎ−形低不純物濃度ＧａＡｓ
層である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 為野信−（外１名） 第１１４ 第２１〈１ 第３図 （，４） （Ｃ） 第４１４ 手続補正書（自発） 昭和 −７□ ′□ 特許庁長官殿 １、事件の表示 特願昭５８４２８７３３号２、発
明の名称 電界効果トラシジスタ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第３図（Ａ
） ６、補正の内容 ｆｉｌ 明細書の第４頁第１２行〜第１４行に「深さ
を有し、底面の一一−−凹部である。」とあるのを「深
さを有する凹部である。」と訂正する。 ’ｔ２１ ／同、第５頁第５行〜第６行に［下の電流通
路の一一一一ともにその」とあるのを削除する。 （３）同、第５頁第１１行〜第１２行に「下の一二−薄
くしその」とあるのを削除する。 （４）同、第７頁第２行〜第５行に「Ｓ工基板（ｌυの
主面上−−−形成する。」とあるのを「Ｓ工基板（Ｉｌ
）の主面上にｎ−形バツファ層０２）およびＤ形動保全
０３）を順次形成し、このｎ形動保全α（至）の表面の
所要部分上に窒化シリコン膜、酸化シ′リコン膜などの
絶縁膜（Ｉ４）を形成し、次いで、この絶縁膜（１４）
をマスクとしたエツチングによって、ｎ形動保全（１３
）の絶縁膜Ｑ４）の下の部分以外の部分を除去する。」
と訂正する。 （５）同、第７頁第５行〜第１０行に「ｎ形動保全α（
至）の−ｍ−マスクとして、」とあるのを「再度絶縁膜
０４）をマスクとした」と訂正する。 （６）図面の第３図（Ａ）を別紙添付図面の第３図（Ａ
）のとおりに訂正する。 ７、添付書類の目録 訂正後の第３図（Ａ）を示す図面 １通以上 第３図
Claims (2)
- （１）半絶縁性ヒ化ガリウム基板、この半絶縁性ヒ化ガ
リクム基板の主面上に形成された高比抵抗のｎ形ヒ化カ
リ９ムバッファ層、このｎ形ヒ化ガリウムバツラア層の
表面の所要部分上に形成されたｎ形ヒ化ガリウム動作層
、このｎ形ヒ化カリウム動作層の側面部および上記ｎ形
ヒ化ガリウムバ゛ツ７ア鳩の表面部に形成されたｎ形高
不純物濃度ヒ化ガリワム層、このｎ形高不純物渥度ヒ化
ガリウム層の上記ｎ形ヒ化ガリウム動作層の両側の表面
上にそれぞれ形成されたソース電極およびドレイン電極
、並びに上記ｎ形ヒ化ガリウム動作層の表面上に形成場
れたショットキーゲート電極を僑えた電界効果トランジ
スタ - （２） ショットキーゲート電極が低比抵抗のｎ形低
不純＠磯藏ヒ化ガリウム層を介してｎ杉ヒ化ガリウム動
作層の表面上に設けられたことを特徴とする特許請求の
範眠第１項記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2873383A JPS59152669A (ja) | 1983-02-21 | 1983-02-21 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2873383A JPS59152669A (ja) | 1983-02-21 | 1983-02-21 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59152669A true JPS59152669A (ja) | 1984-08-31 |
Family
ID=12256629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2873383A Pending JPS59152669A (ja) | 1983-02-21 | 1983-02-21 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508539A (en) * | 1994-04-29 | 1996-04-16 | Motorola, Inc. | Elevated-gate field effect transistor structure and fabrication method |
| US5818078A (en) * | 1994-08-29 | 1998-10-06 | Fujitsu Limited | Semiconductor device having a regrowth crystal region |
Citations (3)
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-
1983
- 1983-02-21 JP JP2873383A patent/JPS59152669A/ja active Pending
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| US6121153A (en) * | 1994-08-29 | 2000-09-19 | Fujitsu Limited | Semiconductor device having a regrowth crystal region |
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