KR20190002224A - 전력 반도체 소자 및 그 제조방법 - Google Patents
전력 반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20190002224A KR20190002224A KR1020170082834A KR20170082834A KR20190002224A KR 20190002224 A KR20190002224 A KR 20190002224A KR 1020170082834 A KR1020170082834 A KR 1020170082834A KR 20170082834 A KR20170082834 A KR 20170082834A KR 20190002224 A KR20190002224 A KR 20190002224A
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- layer
- sic
- threshold voltage
- well region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000001994 activation Methods 0.000 claims abstract description 7
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 4
- 230000006378 damage Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 SiC 기판 상에 제 1 도전형의 제 1 SiC 에피층을 형성하는 단계; 상기 제 1 SiC 에피층의 상부 중 일 영역에 제 2 도전형의 이온 주입을 통해 제 2 도전형의 하부 웰 영역을 형성하고, 상기 제 1 SiC 에피층의 상부 중 다른 영역에 제 1 도전형의 이온 주입을 통해 제 1 도전형의 전류 통로 확보층을 형성하는 단계; 상기 제 1 SiC 에피층 상에 제 1 도전형의 제 2 SiC 에피층을 형성하는 단계; 및 상기 제 2 SiC 에피층의 일 영역에 제 2 도전형의 이온 주입 및 활성화 공정을 통해 제 2 도전형의 상부 웰 영역을 형성하고, 상기 제 2 SiC 에피층의 다른 영역에 문턱 전압(Vth) 조절층을 형성하는 단계;를 포함하는 전력 반도체 소자의 제조방법을 제공한다.
Description
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 SiC MOSFET 구조에서 깊은 정션을 확보하고 낮은 문턱 전압(Vth)을 확보하여 강건성 및 신뢰성을 담보할 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 SiC 기판; 상기 SiC 기판 상에 형성된 제 1 도전형의 제 1 SiC 에피층의 적어도 일부로 이루어진 드리프트층; 상기 드리프트층 상에 배치된 제 2 도전형의 웰 영역; 상기 웰 영역 내에 서로 이격되어 배치된 제 1 도전형의 한 쌍의 소스 영역; 상기 제 1 SiC 에피층 상에 형성된 제 1 도전형의 제 2 SiC 에피층의 적어도 일부로서, 상기 한 쌍의 소스 영역 사이에 배치된 문턱 전압(Vth) 조절층; 상기 드리프트층과 상기 문턱 전압 조절층 사이에 개재되는 제 1 도전형의 전류 통로 확보층; 상기 한 쌍의 소스 영역 상에 배치된 게이트 산화물 및 게이트 전극; 및 상기 게이트 산화물 및 게이트 전극 상에 형성되되 상기 한 쌍의 소스 영역을 전기적으로 연결하는 소스 배선 패턴; 을 포함한다.
상기 전력 반도체 소자에서, 상기 소스 영역에서의 제 1 도전형 도핑 농도는 상기 전류 통로 확보층 및 상기 드리프트층에서의 제 1 도전형 도핑 농도 보다 더 높으며, 상기 전류 통로 확보층에서의 제 1 도전형 도핑 농도는 상기 드리프트층에서의 제 1 도전형 도핑 농도 보다 더 높을 수 있다.
상기 전력 반도체 소자에서, 상기 문턱 전압 조절층의 측면과 상기 전류 통로 확보층의 측면은 상기 웰 영역으로 둘러싸일 수 있다.
상기 전력 반도체 소자는 상기 문턱 전압 조절층 상에 형성된 제 1 도전형의 채널 이온 주입층을 더 포함할 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 SiC 기판 상에 제 1 도전형의 제 1 SiC 에피층을 형성하는 제 1 단계; 상기 제 1 SiC 에피층의 상부 중 일 영역에 제 2 도전형의 이온 주입을 통해 제 2 도전형의 하부 웰 영역을 형성하고, 상기 제 1 SiC 에피층의 상부 중 다른 영역에 제 1 도전형의 이온 주입을 통해 제 1 도전형의 전류 통로 확보층을 형성하는 제 2 단계; 상기 제 1 SiC 에피층 상에 제 1 도전형의 제 2 SiC 에피층을 형성하는 제 3 단계; 및 상기 제 2 SiC 에피층의 일 영역에 제 2 도전형의 이온 주입 및 활성화 공정을 통해 제 2 도전형의 상부 웰 영역을 형성하고, 상기 제 2 SiC 에피층의 다른 영역에 문턱 전압(Vth) 조절층을 형성하는 제 4 단계;를 포함하되, 상기 전류 통로 확보층은 상기 드리프트층과 상기 문턱 접압 조절층 사이에 개재되어 상기 드리프트층과 상기 문턱 접압 조절층 사이의 전류 흐름 통로를 제공하고, 상기 제 2 도전형의 하부 웰 영역 간의 채널 막힘 방지를 위한 통로를 제공하며, 상기 상부 웰 영역은 상기 하부 웰 영역과 연결되어 제 2 도전형의 단일한 웰 영역을 형성한다.
상기 전력 반도체 소자의 제조방법에서, 상기 전류 통로 확보층에서의 제 1 도전형 도핑 농도는 상기 드리프트층에서의 제 1 도전형 도핑 농도 보다 더 높을 수 있다.
상기 전력 반도체 소자의 제조방법은, 상기 문턱 전압 조절층 상에 제 1 도전형의 채널 이온 주입층을 형성하는 단계를 더 포함할 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, SiC MOSFET 구조에서 저농도의 깊은 P-well을 확보하고 낮은 문턱 전압(Vth)을 확보하여 강건성 및 신뢰성을 담보할 수 있는 전력 반도체 소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 도해하는 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 7은 본 발명의 변형된 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 도해하는 도면이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 7은 본 발명의 변형된 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 도해하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접합하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 p형 및 n형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 도해하는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 SiC 기판(10); 상기 SiC 기판(10) 상에 형성된 제 1 도전형의 제 1 SiC 에피층(20)의 적어도 일부로 이루어진 드리프트층(25); 상기 드리프트층(25) 상에 배치된 제 2 도전형의 웰 영역(35); 상기 웰 영역(35) 내에 서로 이격되어 배치된 제 1 도전형의 한 쌍의 소스 영역(48); 상기 제 1 SiC 에피층(20) 상에 형성된 제 1 도전형의 제 2 SiC 에피층(30)의 적어도 일부로서, 상기 한 쌍의 소스 영역(48) 사이에 배치된 문턱 전압(Vth) 조절층(44); 상기 드리프트층(25)과 상기 문턱 전압 조절층(44) 사이에 개재되는 제 1 도전형의 전류 통로 확보층(42); 상기 한 쌍의 소스 영역(48) 상에 배치된 게이트 산화물(52) 및 게이트 전극(54); 및 상기 게이트 산화물(52) 및 게이트 전극(54) 상에 형성되되 상기 한 쌍의 소스 영역(48)을 전기적으로 연결하는 소스 배선 패턴(56); 을 포함한다. 상기 전력 반도체 소자(100)는 상기 문턱 전압 조절층(44) 상에 형성된 제 1 도전형의 채널 이온 주입층(46)을 더 포함할 수 있다.
게이트 동작의 조건이 성립되어 전류가 흐르는 경우, 한 쌍의 소스 영역(48)와 문턱 전압 조절층(44) 사이에 채널(47)이 형성되고 전류 통로 확보층(42)을 통하여 드리프트층(25)으로 전류가 흐르게 된다.
상기 문턱 전압 조절층(44)의 측면과 상기 전류 통로 확보층(42)의 측면은 상기 웰 영역(35)으로 둘러싸일 수 있다.
상기 소스 영역(48)에서의 제 1 도전형 도핑 농도는 상기 전류 통로 확보층(42) 및 상기 드리프트층(25)에서의 제 1 도전형 도핑 농도 보다 더 높으며, 상기 전류 통로 확보층(42)에서의 제 1 도전형 도핑 농도는 상기 드리프트층(25)에서의 제 1 도전형 도핑 농도 보다 더 높을 수 있다.
예를 들어, 소스 영역(48)에서의 제 1 도전형 도핑 농도는 N+이며, 전류 통로 확보층(42)에서의 제 1 도전형 도핑 농도는 N0이며, 드리프트층(25)에서의 제 1 도전형 도핑 농도는 N-일 수 있다. 이 경우, 웰 영역(35)인 P-well 영역에서의 제 2 도전형 도핑 농도는 P0일 수 있다.
종래의 SiC 모스펫 구조는 SiC 물질의 특성상 이온 주입 후 확산 거리가 짧아 깊은 정션(junction)을 구현할 수 없다는 문제점이 있다. 또한, 높은 문턱 전압(Vth) 감소를 위해 저농도 P-well 구현 시 공핍(depletion) 확산으로 인해 N+ 소스와 펀치(punch)가 발생하는 문제점이 있다. 나아가, 종래의 SiC 모스펫 구조는 게이트 산화막에 걸리는 표면 전기장(surface electric field)이 높아 산화막 파괴로 인하여 강건성이 약화되고 신뢰성이 취약한 문제점이 있다.
본 발명은 상기 제 1 SiC 에피층에 P-well 이온주입을 통한 베리드(buried) P-well(35a)을 형성하고 안정적인 전류 path 확보를 위해 이온 주입을 하여 전류 통로 확보층(42)을 형성한다. 그 후에, 상기 제 2 SiC 에피층을 형성하고, 상부 P-well 이온 주입 및 활성화(Activation) 공정을 통해 저농도의 깊은 P-well(35)을 구현한다. 나아가, 낮은 문턱 전압(Vth)을 가능하게 하도록 상기 제 2 SiC 에피층 또는 상기 문턱 전압 조절층(44)에 N 채널 이온 주입 공정을 수행할 수 있다. 이러한 SiC 모스펫 구조는 게이트 산화막에 걸리는 표면 전기장이 높아 산화막 파괴로 인한 강건성 약화 및 신뢰성이 취약한 문제를 해결할 수 있으며, 전류 통로 확보층(42)을 통해 안정적인 전류 채널 확보를 구현할 수 있다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 2 및 도 3을 참조하면, SiC 기판(10) 상에 제 1 도전형의 제 1 SiC 에피층(20)을 형성한다. 계속하여, 제 1 도전형의 제 1 SiC 에피층(20)의 상부 중 일 영역에 제 2 도전형의 이온 주입을 통해 제 2 도전형의 하부 웰 영역(35a)을 형성하고, 상기 제 1 SiC 에피층(20)의 상부 중 다른 영역에 제 1 도전형의 이온 주입을 통해 제 1 도전형의 전류 통로 확보층(42)을 형성한다. 제 1 도전형의 제 1 SiC 에피층(20) 중에서 하부 웰 영역(35a) 및 전류 통로 확보층(42)를 제외한 나머지 영역은 드리프트층(25)으로 이해될 수 있다.
도 4 및 도 5를 참조하면, 상기 제 1 SiC 에피층(20) 상에 제 1 도전형의 제 2 SiC 에피층(30)을 형성한다. 계속하여, 상기 제 2 SiC 에피층(30)의 일 영역에 제 2 도전형의 이온 주입 및 활성화 공정을 통해 제 2 도전형의 상부 웰 영역(35b)을 형성하고, 상기 제 2 SiC 에피층(30)의 다른 영역에 문턱 전압(Vth) 조절층(44)을 형성한다. 웰 영역(35) 내에 서로 이격되어 배치된 제 1 도전형의 한 쌍의 소스 영역(48)을 더 형성한다.
상기 상부 웰 영역(35b)은 상기 하부 웰 영역(35a)과 연결되어 제 2 도전형의 단일한 웰 영역(35)을 형성한다. 제 1 도전형의 웰 영역(35)은 제 1 SiC 에피층(20) 및 제 2 SiC 에피층(30)에 걸쳐 형성되므로, 제 2 SiC 에피층(30)의 상면에서부터 제 1 도전형의 웰 영역(35)까지의 깊이(H3)는 제 2 SiC 에피층(30)의 상면에서부터 문턱 전압 조절층(44)까지의 깊이(H1) 보다 더 깊다.
SiC 모스펫에서는 SiC 물질의 특성상 이온 주입 후 확산 거리가 짧아 깊은 정션(junction)을 구현하기가 어려우나, 상술한 바와 같이, SiC 기판 상에 SiC 다층 에피층을 성장시켜 저농도의 깊은 P-well을 형성함으로써 이러한 문제점을 해결할 수 있다. 또한, 이러한 구조에 의하면, 최대 전기장이 P0 도핑 농도의 웰 영역(P0, 35)과 N- 도핑 농도의 드리프트층(25)에 형성되므로 게이트 산화막에 걸리는 표면 전기장(surface electric field)이 높아 산화막이 파괴되는 문제점을 해결할 수 있다.
제 1 도전형의 문턱 전압(Vth) 조절층(44)은 상기 제 2 SiC 에피층(30)의 일부 영역에 해당하며, 상기 제 2 SiC 에피층(30) 중에서 상부 웰 영역(35b)이 형성되지 않은 영역에 해당할 수 있다. 낮은 문턱 전압을 가능하게 하도록, 문턱 전압 조절층(44)에 제 1 도전형 이온 주입 공정을 수행하여 채널 이온 주입층(46)을 더 형성할 수 있다. 채널 이온 주입층(46)에서의 제 1 도전형 도핑 농도는 문턱 전압 조절층(44)에서의 제 1 도전형 도핑 농도 보다 더 높을 수 있다.
제 1 도전형의 전류 통로 확보층(42)은 제 1 도전형의 문턱 전압 조절층(44)과 드리프트층(25) 사이에 개재되어 제 1 도전형의 문턱 전압 조절층(44)과 드리프트층(25) 사이의 전류 흐름의 통로를 제공할 수 있다. 또한, 제 1 도전형의 전류 통로 확보층(42)은 웰 영역(35) 간의 채널이 막히는 것을 방지하는 역할도 담당할 수 있다.
도 6을 참조하면, 상기 한 쌍의 소스 영역(48) 상에 걸쳐 배치된 게이트 산화물(52) 및 게이트 전극(54)을 형성하고, 상기 게이트 산화물(52) 및 게이트 전극(54) 상에 배치되되 상기 한 쌍의 소스 영역(48)을 전기적으로 연결하는 소스 배선 패턴(56)을 형성한다.
상술한 바와 같이, 종래 구조는 SiC 물질특성상 이온주입에 대한 확산 거리가 짧아 깊은 Junction을 구현할 수 없고, 높은 Vth 감소를 위해 저농도 P-well구현시 Depletion 확산으로 인해 N+ source와 Punch가 발생하는 문제가 있었다. 본 발명은, SiC 에피1층에 P-well 이온주입을 통한 Buried P-well(Po) 형성 및 안정적인 전류 path확보를 위해 No 이온주입을 한다. 그 후 SiC에피2층을 형성하고 상부 P-well 이온 주입 및 Activation 공정을 통해 저농도의 깊은 p-well을 형성할 수 있으며, 낮은 Vth를 가능하게 하기 위해 SiC에피2층에 N channel 이온 주입을 한다. 본 발명을 적용할 경우, 종래 SiC 모스펫의 Gate oxide에 걸리는 surface electric field가 높아 Oxide 파괴로 인한 강건성 약화 및 신뢰성이 취약한 문제를 해결할 수 있으며, No 이온주입을 통해 안정적인 전류 channel 확보를 구현할 수 있다.
도 7은 본 발명의 변형된 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 도해하는 단면도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 SiC 기판(10); 상기 SiC 기판(10) 상에 형성된 제 1 도전형의 제 1 SiC 에피층(20)의 적어도 일부로 이루어진 드리프트층(25); 상기 드리프트층(25) 상에 배치된 제 2 도전형의 웰 영역(35); 상기 웰 영역(35) 내에 서로 이격되어 배치된 제 1 도전형의 한 쌍의 소스 영역(48); 상기 제 1 SiC 에피층(20) 상에 형성된 제 1 도전형의 제 2 SiC 에피층(30)의 적어도 일부로서, 상기 한 쌍의 소스 영역(48) 사이에 배치된 문턱 전압(Vth) 조절층(44); 상기 드리프트층(25)과 상기 문턱 전압 조절층(44) 사이에 개재되는 제 1 도전형의 전류 통로 확보층(42); 상기 한 쌍의 소스 영역(48) 상에 배치된 게이트 산화물(52) 및 게이트 전극(54); 및 상기 게이트 산화물(52) 및 게이트 전극(54) 상에 형성되되 상기 한 쌍의 소스 영역(48)을 전기적으로 연결하는 소스 배선 패턴(56); 을 포함한다. 여기에서, 문턱 전압 조절층(44)은 제 2 SiC 에피층의 상면에서부터 하방으로 신장하도록 형성될 수 있다. 즉, 도 1에서와 달리, 채널 이온 주입층(46)을 별도로 형성하지 않을 수 있다.
게이트 동작의 조건이 성립되어 전류가 흐르는 경우, 한 쌍의 소스 영역(48)와 문턱 전압 조절층(44) 사이에 채널(47)이 형성되고 전류 통로 확보층(42)을 통하여 드리프트층(25)으로 전류가 흐르게 된다.
상기 문턱 전압 조절층(44)의 측면과 상기 전류 통로 확보층(42)의 측면은 상기 웰 영역(35)으로 둘러싸일 수 있다.
상기 소스 영역(48)에서의 제 1 도전형 도핑 농도는 상기 전류 통로 확보층(42) 및 상기 드리프트층(25)에서의 제 1 도전형 도핑 농도 보다 더 높으며, 상기 전류 통로 확보층(42)에서의 제 1 도전형 도핑 농도는 상기 드리프트층(25)에서의 제 1 도전형 도핑 농도 보다 더 높을 수 있다.
예를 들어, 소스 영역(48)에서의 제 1 도전형 도핑 농도는 N+이며, 전류 통로 확보층(42)에서의 제 1 도전형 도핑 농도는 N0이며, 드리프트층(25)에서의 제 1 도전형 도핑 농도는 N-일 수 있다. 이 경우, 웰 영역(35)인 P-well 영역에서의 제 2 도전형 도핑 농도는 P0일 수 있다.
종래의 SiC 모스펫 구조는 SiC 물질의 특성상 이온 주입 후 확산 거리가 짧아 깊은 정션(junction)을 구현할 수 없다는 문제점이 있다. 또한, 높은 문턱 전압(Vth) 감소를 위해 저농도 P-well 구현 시 공핍(depletion) 확산으로 인해 N+ 소스와 펀치(punch)가 발생하는 문제점이 있다. 나아가, 종래의 SiC 모스펫 구조는 게이트 산화막에 걸리는 표면 전기장(surface electric field)이 높아 산화막 파괴로 인하여 강건성이 약화되고 신뢰성이 취약한 문제점이 있다.
본 발명은 상기 제 1 SiC 에피층에 P-well 이온주입을 통한 베리드(buried) P-well(35a)을 형성하고 안정적인 전류 path 확보를 위해 이온 주입을 하여 전류 통로 확보층(42)을 형성한다. 그 후에, 상기 제 2 SiC 에피층을 형성하고, 상부 P-well 이온 주입 및 활성화(Activation) 공정을 통해 저농도의 깊은 P-well(35)을 구현한다. 나아가, 낮은 문턱 전압(Vth)을 가능하게 하도록 상기 제 2 SiC 에피층 또는 상기 문턱 전압 조절층(44)에 N 채널 이온 주입 공정을 수행할 수 있다. 이러한 SiC 모스펫 구조는 게이트 산화막에 걸리는 표면 전기장이 높아 산화막 파괴로 인한 강건성 약화 및 신뢰성이 취약한 문제를 해결할 수 있는 바, 최대 전기장이 P0 웰 영역(35)과 N- 정션에 형성하여 산화막 파괴를 방지할 수 있어 신뢰성을 확보할 수 있다. 또한, 전류 통로 확보층(42)을 통해 안정적인 전류 채널 확보를 구현할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10 : SiC 기판
20 : 제 1 도전형의 제 1 SiC 에피층
25 : 제 1 도전형의 드리프트층
30 : 제 1 도전형의 제 2 SiC 에피층
35 : 제 2 도전형의 웰 영역
35a : 제 2 도전형의 하부 웰 영역
35b : 제 2 도전형의 상부 웰 영역
42 : 제 1 도전형의 전류 통로 확보층
44 : 제 1 도전형의 문턱 전압 조절층
46 : 제 1 도전형의 채널 이온 주입층
48 : 제 1 도전형의 소스 영역
52 : 게이트 산화막
54 : 게이트 전극
56 : 소스 배선 패턴
100 : 전력 반도체 소자
20 : 제 1 도전형의 제 1 SiC 에피층
25 : 제 1 도전형의 드리프트층
30 : 제 1 도전형의 제 2 SiC 에피층
35 : 제 2 도전형의 웰 영역
35a : 제 2 도전형의 하부 웰 영역
35b : 제 2 도전형의 상부 웰 영역
42 : 제 1 도전형의 전류 통로 확보층
44 : 제 1 도전형의 문턱 전압 조절층
46 : 제 1 도전형의 채널 이온 주입층
48 : 제 1 도전형의 소스 영역
52 : 게이트 산화막
54 : 게이트 전극
56 : 소스 배선 패턴
100 : 전력 반도체 소자
Claims (9)
- SiC 기판;
상기 SiC 기판 상에 형성된 제 1 도전형의 제 1 SiC 에피층의 적어도 일부로 이루어진 드리프트층;
상기 드리프트층 상에 배치된 제 2 도전형의 웰 영역;
상기 웰 영역 내에 서로 이격되어 배치된 제 1 도전형의 한 쌍의 소스 영역;
상기 제 1 SiC 에피층 상에 형성된 제 1 도전형의 제 2 SiC 에피층의 적어도 일부로서, 상기 한 쌍의 소스 영역 사이에 배치된 문턱 전압(Vth) 조절층;
상기 드리프트층과 상기 문턱 전압 조절층 사이에 개재되는 제 1 도전형의 전류 통로 확보층;
상기 한 쌍의 소스 영역 상에 배치된 게이트 산화물 및 게이트 전극; 및
상기 게이트 산화물 및 게이트 전극 상에 형성되되 상기 한 쌍의 소스 영역을 전기적으로 연결하는 소스 배선 패턴;
을 포함하는, 전력 반도체 소자. - 제 1 항에 있어서,
상기 소스 영역에서의 제 1 도전형 도핑 농도는 상기 전류 통로 확보층 및 상기 드리프트층에서의 제 1 도전형 도핑 농도 보다 더 높으며, 상기 전류 통로 확보층에서의 제 1 도전형 도핑 농도는 상기 드리프트층에서의 제 1 도전형 도핑 농도 보다 더 높은, 전력 반도체 소자. - 제 1 항에 있어서,
상기 문턱 전압 조절층의 측면과 상기 전류 통로 확보층의 측면은 상기 웰 영역으로 둘러싸인, 전력 반도체 소자. - 제 1 항에 있어서,
상기 문턱 전압 조절층 상에 형성된 제 1 도전형의 채널 이온 주입층을 더 포함하는, 전력 반도체 소자. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인, 전력 반도체 소자. - SiC 기판 상에 제 1 도전형의 제 1 SiC 에피층을 형성하는 제 1 단계;
상기 제 1 SiC 에피층의 상부 중 일 영역에 제 2 도전형의 이온 주입을 통해 제 2 도전형의 하부 웰 영역을 형성하고, 상기 제 1 SiC 에피층의 상부 중 다른 영역에 제 1 도전형의 이온 주입을 통해 제 1 도전형의 전류 통로 확보층을 형성하는 제 2 단계;
상기 제 1 SiC 에피층 상에 제 1 도전형의 제 2 SiC 에피층을 형성하는 제 3 단계; 및
상기 제 2 SiC 에피층의 일 영역에 제 2 도전형의 이온 주입 및 활성화 공정을 통해 제 2 도전형의 상부 웰 영역을 형성하고, 상기 제 2 SiC 에피층의 다른 영역에 문턱 전압(Vth) 조절층을 형성하는 제 4 단계;
를 포함하되,
상기 전류 통로 확보층은 상기 드리프트층과 상기 문턱 접압 조절층 사이에 개재되고, 상기 상부 웰 영역은 상기 하부 웰 영역과 연결되어 제 2 도전형의 단일한 웰 영역을 형성하는,
전력 반도체 소자의 제조방법. - 제 6 항에 있어서,
상기 전류 통로 확보층에서의 제 1 도전형 도핑 농도는 상기 드리프트층에서의 제 1 도전형 도핑 농도 보다 더 높은, 전력 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 문턱 전압 조절층 상에 제 1 도전형의 채널 이온 주입층을 형성하는 단계를 더 포함하는, 전력 반도체 소자의 제조방법. - 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인, 전력 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170082834A KR101949521B1 (ko) | 2017-06-29 | 2017-06-29 | 전력 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170082834A KR101949521B1 (ko) | 2017-06-29 | 2017-06-29 | 전력 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190002224A true KR20190002224A (ko) | 2019-01-08 |
| KR101949521B1 KR101949521B1 (ko) | 2019-05-08 |
Family
ID=65021101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170082834A KR101949521B1 (ko) | 2017-06-29 | 2017-06-29 | 전력 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101949521B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102480558B1 (ko) * | 2022-10-24 | 2022-12-23 | (주) 트리노테크놀로지 | 균일한 채널 길이를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150125688A (ko) * | 2013-03-13 | 2015-11-09 | 크리, 인코포레이티드 | 매립형 웰 영역 및 에피택셜 층을 갖는 전계 효과 트랜지스터 장치 |
| JP2016152319A (ja) * | 2015-02-18 | 2016-08-22 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2017098371A (ja) * | 2015-11-20 | 2017-06-01 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
-
2017
- 2017-06-29 KR KR1020170082834A patent/KR101949521B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150125688A (ko) * | 2013-03-13 | 2015-11-09 | 크리, 인코포레이티드 | 매립형 웰 영역 및 에피택셜 층을 갖는 전계 효과 트랜지스터 장치 |
| JP2016152319A (ja) * | 2015-02-18 | 2016-08-22 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2017098371A (ja) * | 2015-11-20 | 2017-06-01 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102480558B1 (ko) * | 2022-10-24 | 2022-12-23 | (주) 트리노테크놀로지 | 균일한 채널 길이를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101949521B1 (ko) | 2019-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102216528B1 (ko) | 주입된 측벽들을 가진 게이트 트렌치들을 갖는 전력 반도체 디바이스들 및 관련 방법들 | |
| JP5520215B2 (ja) | 改良された電力用スイッチングトランジスター | |
| CN105280711B (zh) | 电荷补偿结构及用于其的制造 | |
| US11183495B2 (en) | Power semiconductor devices | |
| JP6606007B2 (ja) | スイッチング素子 | |
| US20190140094A1 (en) | Switching device and method of manufacturing the same | |
| KR101896332B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP5191885B2 (ja) | 半導体装置及び製造方法 | |
| JP2019079833A (ja) | スイッチング素子とその製造方法 | |
| KR20180068178A (ko) | 반도체 소자 및 그 제조 방법 | |
| US10121862B2 (en) | Switching device and method of manufacturing the same | |
| KR101949521B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| CN104078494A (zh) | 功率半导体设备及其制作方法 | |
| US10121850B2 (en) | Power semiconductor device and method of fabricating the same | |
| KR20170070507A (ko) | 반도체 소자 및 그 제조 방법 | |
| US20190355840A1 (en) | Semiconductor device and method for manufacturing semicondcutor device | |
| KR20190124894A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101836258B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN107026203B (zh) | 半导体器件及其制造方法 | |
| KR101887909B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| CN109817726A (zh) | 不对称瞬态电压抑制器装置以及形成方法 | |
| KR102417362B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101887908B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| KR101897642B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| KR101870823B1 (ko) | 전력 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |