CN101375402A - 横向soi半导体器件及其制造方法 - Google Patents

横向soi半导体器件及其制造方法 Download PDF

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Abstract

二极管(10)包括SOI衬底，其中堆叠有半导体衬底(20)，绝缘膜(30)和半导体层(40)。底部半导体区域(60)、中间半导体区域(53)和表面半导体区域(54)在半导体层(40)中形成。底部半导体区域(60)包括高浓度的n型杂质。中间半导体区域(53)包括低浓度的n型杂质。表面半导体区域(54)包括p型杂质。还公开了LDMOS晶体管。

Description

横向SOI半导体器件及其制造方法
本申请要求2005年12月21日提交的日本专利申请2005-367417的优先权，其内容通过引用包含于此。
技术领域
本发明涉及横向半导体器件。本发明还涉及制造横向半导体器件的方法。本发明的半导体器件可以是二极管、金属绝缘半导体场效应晶体管、金属氧化物半导体场效应晶体管、绝缘栅双极晶体管。
背景技术
SOI(绝缘体上硅)衬底包括半导体衬底、绝缘膜和半导体层堆叠的结构。已知包括SOI衬底的半导体层的表面上的一对主电极的横向半导体器件。利用SOI衬底的横向半导体器件的特征在于浪涌电压引起的故障操作不容易发生，并预期成为有希望的半导体器件。
图14示意性地示出了横向二极管300的基本部分的剖视图。二极管300包括：包含高浓度的p型杂质的半导体衬底320，在半导体衬底320上形成的绝缘膜330，以及在绝缘膜330上形成的半导体层340。半导体层340包括：包含高浓度的n型杂质的阴极半导体区域352，包含p型杂质的阳极半导体区域355，以及包含低浓度的n型杂质的半导体活动区域353。半导体活动区域353隔离阴极半导体区域352和阳极半导体区域355。阴极半导体区域352电连接到阴极电极。阳极半导体区域355电连接到阳极电极。半导体衬底320固定在与阳极电极相同的电势。
当高于阳极半导体区域355的电压施加到阴极半导体区域352上时，二极管300采用非导通状态。在此时，耗尽层351在半导体活动区域353内(虚线示出了耗尽层的边缘面)从阳极半导体区域355和半导体有源区域353之间的pn边界面延伸。由于半导体衬底320固定在与阳极电极相同的电势，在耗尽层351上产生场板效应(fieldplate effect)。因此，耗尽层351沿着绝缘膜330延伸。结果，包括阴极半导体区域352之下的部分的宽范围的半导体有源区域353耗尽。由此半导体有源区域353可以承受阴极区域352和阳极区域355之间的电势差。二极管300的耐压限制到在阴极半导体区域352和阳极半导体区域355之间沿横向方向形成的电场所承担的电压以及在阴极半导体区域352和半导体衬底320之间沿竖直方向形成的电场所承担的电压中的较低的电压。沿横向方向承担的电压可以通过延长半导体有源区域353的横向方向的宽度来增大。结果，需要增大在阴极半导体区域352和半导体衬底320之间沿竖直方向形成的电场所承担的电压，以便增大二极管300的耐压。
希望增大绝缘膜330所承担的电压，以便增大沿竖直方向承担的电压。可以增大绝缘膜330的厚度，以便增大该绝缘膜330所承担的电压。然而增大绝缘膜330的厚度产生了形成绝缘膜330所需的时间增加的问题。此外，还存在以下问题，即当绝缘膜330的厚度增大时，场板效应所引起的耗尽层351延伸较短的距离。因此增大绝缘膜330的厚度是不利的。因此，希望一种增大在阴极半导体区域352和半导体衬底320之间沿竖直方向承担的电压，同时将绝缘膜330的厚度保持在预定范围内的技术。
为此，希望增大可由每单位厚度的绝缘膜330承担的电压(或电场)。已知可由每单位厚度的绝缘膜330承担的电压通常约为在半导体有源区域353和绝缘膜330之间的边界面处的临界电场的3倍。因此，增大可由每单位厚度的绝缘膜330承担的电压的有效手段是增大在半导体有源区域353和绝缘膜330之间的边界面处的临界电场。
在T.Letavic，E.Arnold，M.Simpson，R.Aquino，H.Bhimnathwala，R.Egloff，A.Emmerik，S.Mukherjee，“HighPerformance 600V Smart Power Technology Based on Thin LayerSilicon-on-Insulator”，ISPSD，1997，p.49-52中提出了一种半导体器件，其中半导体有源区域的厚度已经被显著地减小。半导体有源区域的厚度通过在半导体有源区域的表面上形成的场氧化层来调节。即，半导体有源区域的厚度通过调节场氧化层延伸到半导体有源区域中的深度来调节。当场氧化层延伸到半导体有源区域内的较深位置时，半导体有源区域的厚度被调节为较薄。当半导体有源区域薄时，载流子沿着在竖直方向形成的电场在竖直方向必定运动的距离减少。当利用运动的距离积分的载流子的电离率的值(即电离积分)达到1时，雪崩击穿发生。当半导体有源区域薄时，载流子必定运动的距离减少，并且可以控制雪崩击穿的发生。为此，在T.Letavic等的半导体器件中，即使在半导体有源区域和绝缘膜之间的边界面处的电场增大，也可以控制雪崩击穿的发生。因此，在T.Letavic等的半导体器件中，在半导体有源区域和绝缘膜之间的边界面处的临界电场可被增大，可由每单位厚度的绝缘膜承担的电压可被增大，并且可由绝缘膜承担的电压可被增大。
发明内容
然而，在T.Letavic等的半导体器件中，半导体有源区域的厚度通过场氧化层延伸到半导体有源区域中的深度来调节。由于很难精确地调节场氧化层的深度，因此当利用该方法时很难精确地调节半导体有源区域的厚度。因此，当制造半导体器件时，产出率必定下降。此外，需要形成厚的场氧化层，以便形成薄的半导体有源区域。形成厚的场氧化层增加了成本。
智能切割SOI(Smart Cut SOI)作为以高精度减小半导体有源区域的厚度的技术同样已知。如果使用这种类型的技术，可能获得极薄的半导体有源区域。然而，极薄的半导体有源区域通常不具有用于同时设置在那些半导体有源区域中的其它双极元件或p通道型功率MOS的优选厚度。因此存在使半导体器件的其它性能变坏的问题。
本发明旨在提出使用不同于传统结构的结构的半导体器件，在半导体有源区域和绝缘膜之间的边界面处的临界电场增大，并且由每单位厚度的绝缘膜承担的电压可被增大。
根据本教导的一个方面，一种横向半导体器件包括底部半导体区域，其中高浓度的杂质已被引入到半导体层的底面部分(即，引入到位于半导体层的底部表面侧的部分，半导体层和绝缘膜之间的边界面的附近)。横向半导体器件包括表面半导体区域，其在半导体层的表面部分(即，位于半导体层表面侧的部分)形成，并具有与底部半导体区域的导电类型相反的导电类型。此外，横向半导体器件包括中间半导体区域，其在底部半导体区域和表面半导体区域之间形成，具有与底部半导体区域的导电类型相同的导电类型，并具有比底部半导体区域的杂质浓度低的杂质浓度。
当提供表面半导体区域、中间半导体区域和底部半导体区域的堆叠结构时，在半导体层的竖直方向形成的电场的强度从底部半导体区域和绝缘膜之间的边界面向半导体层的表面突然降低。此外，在半导体层的竖直方向形成的电场的强度产生竖直电场的方向在半导体层内反转的现象。在半导体层竖直方向形成的电场的强度变为0的位置，可以在半导体层深处的位置形成。在半导体层竖直方向形成的电场的强度变为0的位置可以通过调节底部半导体区域、中间半导体区域和表面半导体区域的形状，和/或调节杂质浓度等来调节。因此，尽管载流子从底部半导体区域和绝缘膜之间的边界面移动到竖直电场的强度变为0的位置，载流子也不能在半导体区域的表面侧沿竖直方向进一步移动。因此，在半导体层中载流子沿竖直方向移动的距离可以通过调节底部半导体区域、中间半导体区域和表面半导体区域的形状，和/或调节杂质浓度等来限制。在横向半导体器件中载流子沿竖直方向移动的距离可保持很短，并且可以控制雪崩击穿的发生。因此，在横向半导体器件中，即使在底部半导体区域和绝缘膜之间的边界面处电场增大，也可以控制雪崩击穿的发生。因此在底部半导体区域和绝缘膜之间的边界面处的临界电场可以增大，可由每单位厚度的绝缘膜承担的电压可以增大，并且可由绝缘膜承担的电压可以增大。
根据本教导的一个方面，可以以横向半导体器件的形式实现半导体器件。此方面的横向半导体器件包括：半导体衬底、在半导体衬底上形成的绝缘膜、以及在绝缘膜上形成的半导体层。所述半导体层包括：第一半导体区域、第二半导体区域、表面半导体区域、底部半导体区域和中间半导体区域。第一半导体区域在半导体层的一部分中形成，包括第一导电类型的杂质，并与第一主电极电连接。第二半导体区域在半导体层的另一部分中形成，与第一半导体区域分离，包括第二导电类型的杂质，并与第二主电极电连接。表面半导体区域在第一半导体区域和第二半导体区域之间的半导体层的表面部分中形成，包括第二导电类型的杂质，并与第二主电极电连接。底部半导体区域在第一半导体区域和第二半导体区域之间的半导体层的底部部分中形成，与表面半导体区域分离，并包括第一导电类型的杂质。中间半导体区域在表面半导体区域和底部半导体区域之间的半导体层的一部分中形成，与第一半导体区域和第二半导体区域接触，并包括第一导电类型的杂质。底部半导体区域的杂质浓度高于中间半导体区域的杂质浓度。
通过直接将表面半导体区域与第二主电极连接，或者通过使表面半导体区域和第二半导体区域接触，由此通过第二半导体区域将表面半导体区域与第二主电极连接，表面半导体区域可与第二主电极电连接。
对于横向半导体器件，在半导体层的竖直方向形成的电场的强度从底部半导体区域和绝缘膜之间的边界面向半导体层的表面突然降低。此外，在半导体层的竖直方向形成的电场的强度产生沿竖直方向延伸的电场的方向在半导体层内反转的现象。因此，在半导体层竖直方向形成的电场的强度变为0的位置，可以在半导体层的深处的位置形成。因此，在半导体层中载流子沿竖直方向移动的距离可保持很短，并且可以控制雪崩击穿的发生。因此，在横向半导体器件中，即使在底部半导体区域和绝缘膜之间的边界面处的电场很高，也可以控制雪崩击穿的发生。因此在横向半导体器件中，在底部半导体区域和绝缘膜之间的边界面处的临界电场可以增大，可由每单位厚度的绝缘膜承担的电压可以增大，并且可由绝缘膜承担的电压可以增大。
根据本教导的一个方面，优选地，当半导体器件处于关断状态时，在表面半导体区域、中间半导体区域和底部半导体区域堆叠的区域处竖直延伸的半导体层的地带中的正空间电荷的量和负空间电荷的量相等。
利用该横向半导体器件，通过调节底部半导体区域、中间半导体区域和表面半导体区域的形状，和/或调节杂质浓度等，可以使正空间电荷的量和负空间电荷的量相等。当正空间电荷的量和负空间电荷的量相等时，在半导体器件处于关断状态时，较宽区域的底部半导体区域、中间半导体区域和表面半导体区域可被耗尽。
根据本教导的一个方面，优选地，底部半导体区域的杂质浓度从底部半导体区域和绝缘膜之间的边界面向底部半导体区域和中间半导体区域之间的边界面降低。在这种情况下，优选地，其中底部半导体区域的杂质浓度是底部半导体区域和绝缘膜之间的边界面处的底部半导体区域的杂质浓度的十分之一或更小的位置，是距离底部半导体区域和绝缘膜之间的边界面0.5μm内的位置。
当底部半导体区域的杂质浓度实现以上关系时，在半导体层竖直方向形成的电场的强度变为0的位置，可以是位于半导体层深处的位置。当底部半导体区域的杂质浓度实现以上关系时，在半导体层竖直方向形成的电场的强度变为0的位置，可以是距离底部半导体区域和绝缘膜之间的边界面0.5μm内的位置。在半导体层中载流子沿竖直方向移动的距离由此变得更短，在底部半导体区域和绝缘膜之间的边界面处的临界电场可被增大到0.5MV/cm以上。当获得具有该值的临界电场时，可由每单位厚度的绝缘膜承担的电压显著地变得更大。因此，可以获得具有高耐压的半导体器件。
根据本教导的一个方面，优选地，中间半导体区域的杂质浓度从中间半导体区域和底部半导体区域之间的边界面向中间半导体区域和表面半导体区域之间的边界面降低。
当中间半导体区域的杂质浓度实现以上关系时，在半导体层竖直方向形成的电场的强度变为0的位置，可以是位于半导体层深处的位置。
根据本教导的一个方面，优选地，第一半导体区域从半导体层的表面延伸到绝缘膜，并与底部半导体区域接触。
当第一半导体区域从半导体层的表面延伸到绝缘膜时，在第一半导体区域和绝缘膜之间的边界面附近的杂质浓度可被增大，并且在该部分中形成的耗尽层的宽度的增大可被控制。因此，可以控制在第一半导体区域和绝缘膜之间的边界面附近的雪崩击穿的发生。由于第一主电极连接到第一半导体区域，因此通过在第一半导体区域和半导体衬底结合的竖直方向上承担的电压，控制半导体器件的耐压。因此，当第一半导体区域到达绝缘膜时，在第一半导体区域和绝缘膜之间的边界面处的临界电场可以增大，并且可由绝缘膜承担的电压可以增大。在第一半导体区域和半导体衬底结合的竖直方向上承担的电压由此增大，并且半导体器件的耐压可以增大。
根据本教导的一个方面，优选地，底部半导体区域的杂质浓度沿着从第一半导体区域向第二半导体区域延伸的方向降低。
在横向半导体器件中，在半导体器件处于关断状态时，由半导体衬底、绝缘膜和半导体层形成的MOS结构导致的具有一个极性的空间电荷的量从第一半导体区域侧向第二半导体区域侧增大。当底部半导体区域的杂质浓度沿着从第一半导体区域向第二半导体区域延伸的方向降低时，可以在半导体器件处于关断状态时使底部半导体区域具有另一种极性的空间电荷的量从第一半导体区域侧向第二半导体区域侧增大。因此，在半导体器件处于关断状态时，较宽区域的底部半导体区域、中间半导体区域和表面半导体区域可被耗尽，并且可以使第一半导体区域和第二半导体区域之间的电势分布均匀。因此，可以控制电场局部积聚的现象，并且可以获得具有较高耐压的横向半导体器件。
根据本教导的一个方面，横向半导体器件可以以n型通道横向半导体器件的形式实现。该横向半导体器件包括：半导体衬底、在半导体衬底上形成的绝缘膜、以及在绝缘膜上形成的半导体层。所述半导体层包括：n型阱半导体区域、p型阱半导体区域、表面半导体区域、底部半导体区域、中间半导体区域、以及源半导体区域。n型阱半导体区域在半导体层的一部分中形成，包括n型杂质，并与漏电极电连接。p型阱半导体区域在半导体层的另一部分中形成，与n型阱半导体区域分离，包括p型杂质，并与源电极电连接。表面半导体区域在n型阱半导体区域和p型阱半导体区域之间的半导体层的表面部分中形成，包括p型杂质，并与源电极电连接。底部半导体区域在n型阱半导体区域和p型阱半导体区域之间的半导体层的底部部分中形成，与表面半导体区域分离，并包括n型杂质。中间半导体区域在表面半导体区域和底部半导体区域之间的半导体层的一部分中形成，与n型阱半导体区域和p型阱半导体区域接触，并包括n型杂质。源半导体区域在p型阱半导体区域的一部分中形成，通过p型阱半导体区域与中间半导体区域隔离，包括n型杂质，并与源电极电连接。底部半导体区域的杂质浓度高于中间半导体区域的杂质浓度。
根据本教导的一个方面，横向半导体器件也可以以p型通道横向半导体器件的形式实现。该横向半导体器件包括：半导体衬底、在半导体衬底上形成的绝缘膜、以及在绝缘膜上形成的半导体层。所述半导体层包括：n型阱半导体区域、p型阱半导体区域、表面半导体区域、底部半导体区域、中间半导体区域、以及源半导体区域。n型阱半导体区域在半导体层的一部分中形成，包括n型杂质，并与源电极电连接。p型阱半导体区域在半导体层的另一部分中形成，与n型阱半导体区域分离，包括p型杂质，并与漏电极电连接。表面半导体区域在n型阱半导体区域和p型阱半导体区域之间的半导体层的表面部分中形成，包括p型杂质，并与漏电极电连接。底部半导体区域在n型阱半导体区域和p型阱半导体区域之间的半导体层的底部部分中形成，与表面半导体区域分离，并包括n型杂质。中间半导体区域在表面半导体区域和底部半导体区域之间的半导体层的一部分中形成，与n型阱半导体区域和p型阱半导体区域接触，并包括n型杂质。源半导体区域在n型阱半导体区域的一部分中形成，通过n型阱半导体区域与中间半导体区域隔离，包括p型杂质，并与源电极电连接。底部半导体区域的杂质浓度高于中间半导体区域的杂质浓度。
根据本教导的一个方面，还创建一种在制造横向半导体器件时可以使用的制造方法。所述制造方法在制造横向半导体器件时使用，所述横向半导体器件包括半导体衬底、在半导体衬底上形成的绝缘膜、以及在绝缘膜上形成的半导体层，所述半导体层具有多个半导体区域，每个半导体区域具有特有的杂质浓度。所述制造方法包括：第一步骤，通过第一掩模覆盖半导体层，并引入杂质；第二步骤，通过第二掩模覆盖半导体层，并引入杂质，以及重复以上步骤“N”次。这里，在第一步骤引入到半导体层中的杂质的浓度为“A”，在第二步骤引入到半导体层中的杂质的浓度为“2×A”，并且在第N步引入到半导体层中的杂质的浓度为“2N-1×A”。掩模1～N中的每一个具有与其它掩模不同的形状。
为了帮助理解所述制造方法，将说明使用例如3个掩模形成半导体区域的例子。出于方便的原因采用以下的说明，本发明的制造方法并不受以下说明的限制。
在使用3个掩模的情况下，通过掩模引入的杂质的量将为“1”、“2”和“4”。“1”、“2”和“4”是以2的幂，即“20”、“21”和“22”的形式增大的。利用该制造方法，可以：将量为“1”的杂质引入到第一区域，将量为“2”的杂质引入到第二区域，将量为“3”(即“1”和“2”的和)的杂质引入到第三区域，将量为“4”的杂质引入到第四区域，将量为“5”(即“1”和“4”的和)的杂质引入到第五区域，将量为“6”(即“2”和“4”的和)的杂质引入到第六区域，以及将量为“7”(即“1”、“2”和“4”的和)的杂质引入到第七区域。即，当所形成的部分区域的数量加上未引入杂质的0区域时，区域的数量等于“8”，即，2的3次幂。
在要形成具有不同杂质浓度的多个半导体区域的情况下，可以利用以上的制造方法，使用数量比半导体区域的数量少的掩模来形成半导体区域。可以以低成本制造具有不同杂质浓度的多个半导体区域。
利用本发明的横向半导体器件，可以增大在底部半导体区域和绝缘膜之间的边界面处的临界电场。因此，可以增大可由每单位厚度的绝缘膜承担的电压，并且可以获得具有高耐压的横向半导体器件。
附图说明
图1(a)示意性示出第一实施方式的二极管的基本部分的剖视图。
图1(b)示出在竖直方向底部半导体区域和中间区域的杂质浓度。
图1(c)示出在水平方向底部半导体区域的杂质浓度。
图2示出在与图1的线A-A’对应的竖直方向延伸的电场强度的分布。
图3示出第一实施方式的二极管的等势线的分布。
图4示意性示出第二实施方式的LDMOS的基本部分的剖视图。
图5示出第二实施方式的LDMOS的制造处理(1)。
图6示出第二实施方式的LDMOS的制造处理(2)。
图7示出第二实施方式的LDMOS的制造处理(3)。
图8示出第二实施方式的LDMOS的制造处理(4)。
图9示出第二实施方式的LDMOS的制造处理(5)。
图10示出第二实施方式的LDMOS的制造处理(6)。
图11示出第二实施方式的LDMOS的制造处理(7)。
图12示出第二实施方式的LDMOS的制造处理(8)。
图13示意性示出第三实施方式的LDMOS的基本部分的剖视图。
图14示意性示出传统实施方式的二极管的基本部分的剖视图。
具体实施方式
将列出实施方式的重要特征。
(第一特征)当半导体层的厚度是1时，优选地，表面半导体区域的厚度在0.4～0.6的范围内。在半导体层竖直方向形成的电场的强度变为0的位置，是半导体层中的、与绝缘膜的边界面附近的位置。
(第二特征)在第一特征中，当半导体层的厚度是1时，优选地，底部半导体区域的厚度在0.3或更小的范围内。在半导体层竖直方向的电场的强度变为0的位置，位于半导体层中、半导体区域和绝缘膜之间的边界面附近。通过表面半导体区域和底部半导体区域相乘的结果，电场的强度变为0。
(第三特征)更优选地，底部半导体区域的厚度被调节到0.1μm或更低。当底部半导体区域的厚度是0.1μm或更低时，位于底部半导体区域和绝缘膜之间的边界面处的临界电场可以是0.65MV/cm或更大。
(第四特征)优选地，底部半导体区域通过离子注入形成。此外，优选地，在离子注入之后不进行过度的热扩散。可以使底部半导体区域中的杂质分布具有极陡的状态。如果利用适当的热处理(950℃或更低)，已被注入的杂质可在底部半导体区域和绝缘膜之间的边界面附近不均匀地分布(堆起)。在这种情况下，这对于底部半导体区域的杂质浓度以极陡的状态分布是有利的。
(第五特征)底部半导体区域包括多个部分区域。每个部分区域具有不同的杂质浓度。
下面将参照附图对各实施方式进行说明。在所有实施方式的半导体材料中使用硅。此外，即使使用除了硅之外的半导体材料，例如氮化镉、碳化硅、砷化镓等，各实施方式的横向半导体器件也具有相同的操作和结果。
(第一实施方式)
图1(a)示意性示出横向二极管10的基本部分的剖视图。二极管10包括：包含高浓度的p型杂质(通常为硼)的单晶硅半导体衬底20，在半导体衬底20上形成的氧化硅(SiO2)绝缘膜30，以及在绝缘膜30上形成的单晶硅半导体层40。半导体衬底20、绝缘膜30以及半导体层40的堆叠结构通常称为SOI(绝缘体上硅)衬底。半导体层40的厚度T40通常调节到0.4～2μm。半导体衬底20可以包括高浓度的n型杂质(通常为磷)。半导体衬底20可以基本上认为是导体。
半导体层40包括：n型阱半导体区域51(第一半导体区域的例子)，阳极半导体区域55(第二半导体区域的例子)，表面半导体区域54，底部半导体区域60，和中间半导体区域53。
n型阱半导体区域51在半导体层40的一部分中形成，并包括n型杂质(通常为磷)。n型阱半导体区域51的杂质浓度通常被调节到5×1016～5×1017cm-3。包括高浓度n型杂质(通常为磷)的阴极半导体区域52在n型阱半导体区域51的表面中形成。阴极半导体区域52可被认为是n型阱半导体区域51的一部分。阴极半导体区域52的杂质浓度通常被调节到1×1019～1×1022cm-3。n型阱半导体区域51通过阴极半导体区域52电连接到阴极电极。n型阱半导体区域51从半导体层40的表面延伸到绝缘膜30。如后所述，n型阱半导体区域51的一部分与底部半导体区域60的一部分交迭。在本说明书中，该交迭部分称为交迭区域51a。
阳极半导体区域55在半导体层40的一部分中形成，并处于与n型阱半导体区域51分离的位置。阳极半导体区域55包括p型杂质(通常为硼)。阳极半导体区域55的杂质浓度通常被调节到5×1016～5×1017cm-3。阳极半导体区域55电连接到阳极电极。阳极半导体区域55从半导体层40的表面延伸到绝缘膜30。阳极半导体区域55与绝缘膜30接触。
表面半导体区域54在半导体层40的表面的一部分中形成，并位于n型阱半导体区域51和阳极半导体区域55之间。表面半导体区域54包括p型杂质(通常为硼)。在表面半导体区域54的厚度方向的杂质浓度的积分值通常被调节到1×1012～5×1012cm-2。表面半导体区域54的厚度T54通常被调节到0.1～1μm。表面半导体区域54连接到阳极半导体区域55。表面半导体区域54通过阳极半导体区域55电连接到阳极电极。
底部半导体区域60在半导体层40的底部表面的一部分中形成，位于与表面半导体区域54分离的位置，并位于n型阱半导体区域51和阳极半导体区域55之间。底部半导体区域60与n型阱半导体区域51接触。底部半导体区域60与阳极半导体区域55分离。底部半导体区域60包括n型杂质(通常为磷)。底部半导体区域60的杂质浓度从底部半导体区域60和绝缘膜30之间的边界面向半导体层40的表面侧降低。底部半导体区域60的杂质浓度限定底部半导体区域60的厚度T60。如图1(b)所示，底部半导体区域60的厚度T60是从底部半导体区域60和绝缘膜30之间的边界面到其中底部半导体区域60的杂质浓度是底部半导体区域60和绝缘膜30之间的边界面处的杂质浓度的十分之一或更小的位置之间的距离。底部半导体区域60的厚度T60通常被调节到0.5μm或更小。底部半导体区域60包括7个部分区域61～67。如图1(c)所示，部分区域61～67中的每一个都具有特有的杂质浓度。部分区域61～67的杂质浓度从n型阱半导体区域51侧向阳极半导体区域55侧降低。部分区域61～67中的每一个具有比中间半导体区域53的杂质浓度更大的杂质浓度。部分区域61～67的杂质浓度从阳极半导体区域55侧向n型阱半导体区域51以整数倍增大。在部分区域67(其具有最大的杂质浓度)的厚度方向的杂质浓度的积分值，通常被调节到1×1012～5×1012cm-2。此外，如上所述，n型阱半导体区域51的一部分与底部半导体区域60的一部分交迭，形成交迭区域51a。因此，交迭区域51a中的杂质浓度极高。
中间半导体区域53在表面半导体区域54和底部半导体区域60之间的半导体层40中形成，并与n型阱半导体区域51和阳极半导体区域55接触。中间半导体区域53包括低浓度的n型杂质(通常为磷)。位于表面半导体区域54和底部半导体区域60之间的中间半导体区域53的一部分的杂质浓度低于底部半导体区域60的杂质浓度。此外，如图1(b)所示，中间半导体区域53的杂质浓度从底部表面侧向顶部表面侧降低。如后所述，中间半导体区域53通过向半导体层40引入杂质形成。向半导体层40和绝缘膜30之间的边界面的附近53a引入杂质。因此中间半导体区域53的峰值杂质浓度位于与绝缘膜30的边界面的附近53a。中间半导体区域53的一部分之后通过进一步引入杂质形成到底部半导体区域60中。在底部半导体区域60形成之前，在中间半导体区域53的厚度方向的杂质浓度的积分值通常被调节到1×1012～5×1012cm-2。因此，当二极管10处于非导通状态时，中间半导体区域53的空间电荷量和表面半导体区域54的空间电荷量相等。
如上所述，中间半导体区域53的峰值杂质浓度位于中间半导体区域53和绝缘膜30之间的边界面的附近53a处。在边界面的附近53a处的中间半导体区域53的杂质浓度也可以被调节到比底部半导体区域60的表面侧的杂质浓度更大。位于表面半导体区域54和底部半导体区域60之间的中间半导体区域53的部分的杂质浓度被调节到小于底部半导体区域60的杂质浓度。中间半导体区域53的部分的杂质浓度也可以被调节到大于底部半导体区域60的杂质浓度。
二极管10包括位于半导体层40的底部部分处的底部半导体区域60，并且底部半导体区域60通过引入高浓度的n型杂质形成。二极管10包括位于半导体层40的表面部分处的表面半导体区域54，并且表面半导体区域54通过引入p型杂质形成。此外，二极管10包括位于底部半导体区域60和表面半导体区域54之间的中间半导体区域53，并且中间半导体区域53通过引入低浓度的n型杂质形成。由于二极管10包括表面半导体区域54、中间半导体区域53和底部半导体区域60的堆叠结构，因此二极管10在半导体层40的竖直方向表现出与传统结构不同的电场强度的分布。
图2示出了沿图1的线A-A’在竖直方向延伸的电场强度的分布。图2示出当二极管10处于非导通状态时，在半导体层40和绝缘膜30的竖直方向形成的电场的强度的分布。图2的实线示出了二极管10的电场强度的分布，而图2的虚线示出了用于比较的现有技术二极管的电场强度的分布。这里，用于比较的二极管是不包括表面半导体区域54和底部半导体区域60的二极管。此外，图3示出了二极管10的等势线的分布。为了清楚，在图3中省略了附图标记、阴影等。
如图2所示，在二极管10的竖直方向形成的电场的强度从底部半导体区域60和绝缘膜30之间的边界面向半导体层40的内部突然降低。在半导体层40的竖直方向形成的电场的强度产生在半导体层40内电场方向反转的现象。如图2所示，在半导体层40内，电场的幅值在正和负之间反转。由于表面半导体区域54的存在，可以获得该现象。由于存在表面半导体区域54，因此如图3所示，在半导体层40内等势线以弯线的形式形成。此外底部半导体区域60、中间半导体区域53和表面半导体区域54的组合导致将在半导体层40中的较深位置处形成电势线的至高点。因此，在半导体层40的竖直方向形成的电场的强度从底部半导体区域60和绝缘膜30之间的边界面向半导体层40的内部突然降低。对于二极管10，调节底部半导体区域60、中间半导体区域53和表面半导体区域54的杂质浓度和形状，使得在半导体层40的竖直方向形成的电场的强度变为0的位置是底部半导体区域60和中间半导体区域53的边界面。因此，在半导体层40的竖直方向形成的电场中，正和负的强度在底部半导体区域60和中间半导体区域53之间反转。底部半导体区域60具有正的电场强度，并且中间半导体区域53和表面半导体区域54具有负的电场强度。因此，尽管电子在底部半导体区域60内沿竖直方向移动，但是电子也无法在中间半导体区域53和表面半导体区域54内沿竖直方向移动。因此，在半导体层40内电子沿竖直方向移动的距离可以限制到底部半导体区域60的厚度T60。当相对于移动的距离进行积分的电子的电离率的值(即电离积分)达到1时，雪崩击穿发生。对于二极管10，电子移动的距离可被限制到底部半导体区域60的厚度T60。因此，通过调节底部半导体区域60的厚度T60，可以控制雪崩击穿的发生。因此，对于二极管10，即使在底部半导体区域60和绝缘膜30之间的边界面处的临界电场10a增大，也可以控制雪崩击穿的发生。
作为对比，对于用于比较的现有技术的二极管，在竖直方向形成的电场的强度沿着半导体层的内部为正。因此，电子移动的距离是半导体层的厚度。因此，当半导体层的电场增大时，击穿频繁地发生。在比较二极管中，在半导体层和绝缘膜之间的边界面处的临界电场12a不能增大。如图2所示，可以使二极管10的底部半导体区域60和绝缘膜30之间边界面处的临界电场10a大于比较二极管的半导体层和绝缘膜之间的边界面处的临界电场12a。
由于在二极管10中雪崩击穿的发生被控制，因此底部半导体区域60和绝缘膜30之间的边界面处的临界电场10a可被增大。可由每单位厚度的绝缘膜30承担的电压约为底部半导体区域60和绝缘膜30之间的边界面处的临界电场10a的3倍。因此在二极管10中，通过增大临界电场，可以增大可由每单位厚度的绝缘膜30承担的电压。由此可以增大可由绝缘膜30承担的电压。
以下列出二极管10的其它特征。
(1)在半导体层40的竖直方向形成的电场的强度变为0的位置与底部半导体区域60的厚度T60具有很强的关系。因此，优选地，底部半导体区域60的厚度T60在0.5μm的范围内。当底部半导体区域60的厚度T60被调节到0.5μm内时，电子在底部半导体区域60内沿竖直方向移动的距离减小，并且底部半导体区域60和绝缘膜30之间的边界面处的临界电场10a可增大到0.5MV/cm或更大。通常，具有传统结构的临界电场处于0.25MV/cm～0.4MV/cm的范围内。如果能够获得0.5MV/cm或更大的临界电场，则可以使可由每单位厚度的绝缘膜30承担的电压显著地大于传统结构。此外，更优选地，将底部半导体区域60的厚度T60调节到0.1μm之内。当底部半导体区域60的厚度T60在0.1μm之内时，在边界面处的临界电场10a可被增大到0.65MV/cm或更大。
(2)二极管10包括其中n型阱半导体区域51的一部分与底部半导体区域60的一部分交迭的交迭区域51a。交迭区域51a的杂质浓度较高。交迭区域51a设置在阴极半导体区域52之下。交迭区域51a可控制在阴极半导体区域52之下的耗尽层的宽度的增大。通过减小耗尽层的宽度，可以减小电子在耗尽层上移动的距离。因此，可以控制雪崩击穿的发生。因此阴极半导体区域52之下的临界电场可被增大，并且可由每单位厚度的绝缘膜30承担的电压可被增大。
(3)底部半导体区域60的杂质浓度从n型阱半导体区域51侧向阳极半导体区域55侧降低。具有这种类型的浓度分布的底部半导体区域60适合于获得n型阱半导体区域51和阳极半导体区域55之间的RESURF效应。即形成具有这种类型的浓度分布的底部半导体区域60，以相对于由半导体衬底20、绝缘膜30和半导体层40形成的MOS结构的电容器工作。形成底部半导体区域60以消除在非导通状态下的MOS结构的电容器中累积的负空间电荷的量。因此，当二极管10处于非导通状态时，在中间半导体区域53已经耗尽时的正空间电荷的量和在底部半导体区域60已经耗尽时的正空间电荷的量之和，与在表面半导体区域54已经耗尽时的负空间电荷的量和在MOS结构的电容器中累积的负空间电荷的量之和相等。在二极管10中，包括在半导体层40的竖直延伸范围内的正空间电荷和负空间电荷的量相互抵消，该半导体层40包括堆叠的底部半导体区域60、中间半导体区域53和表面半导体区域54。这可以通过以下公式表示：
QNSOI+QBWNBL(x)＝QPTOP+(eox/Tbox)·V(x)
这里，QNSOI是在中间半导体区域53已经耗尽时的正空间电荷的量。此外，基于在形成为二极管之前半导体层40中包含的杂质以及在形成中间半导体区域53时引入的杂质，确定中间半导体区域53的正空间电荷的量。QBWNBL(x)是在底部半导体区域60已经耗尽时的正空间电荷的量。对于QBWNBL(x)，正空间电荷的量根据沿横向方向的距离x而变化。对于QBWNBL(x)，更大量的正空间电荷出现在接近n型阱半导体区域51的侧。QPTOP是在表面半导体区域54已经耗尽时的负空间电荷的量。(eox/Tbox)·V(x)是由MOS结构的电容器累积的负空间电荷的量。对于(eox/Tbox)·V(x)，负空间电荷的量根据施加到阴极半导体区域52的电压V(x)以及在横向方向的距离x变化。对于(eox/Tbox)·V(x)，更大量的正空间电荷出现在接近n型阱半导体区域51的侧。当二极管10处于非导通状态时，在阴极电极上施加高压，因此底部半导体区域60相对于MOS结构的电容器工作，并且底部半导体区域60的杂质浓度从n型阱半导体区域51侧向阳极半导体区域55侧降低。因此，可以获得更有效的RESURF效应。因此，在二极管10处于非导通状态时，可使n型阱半导体区域51和阳极半导体区域55之间的电势分布具有均匀的状态。从而可以控制电场局部集中的现象，并且可以增大二极管10的耐压。此外，以上公式的技术概念还适用于下述第二和第三实施方式。
(4)通过利用离子注入技术形成底部半导体区域60。此外，在离子已经注入之后，不在底部半导体区域60上进行过度的热扩散(其指950℃或更高的热处理)。因此，在底部半导体区域60的竖直方向的杂质分布具有极陡的状态。由于不进行热扩散，因此可以使在底部半导体区域60的竖直方向的厚度T60极薄。由于底部半导体区域60的厚度T60极薄，因此可以减小电子在竖直方向移动的距离，并且可以控制雪崩击穿的发生。
(第二实施方式)
图4示意性示出横向n型通道LDMOS(横向扩散MOS)100的基本部分的剖视图。LDMOS 100包括：包含高浓度的p型杂质的单晶硅半导体衬底120，在半导体衬底120上形成的氧化硅(SiO2)绝缘膜130，以及在绝缘膜130上形成的单晶硅半导体层140。半导体层140的厚度T140通常被调节到0.4～2μm。半导体衬底120可以包括高浓度的n型杂质(通常为磷)。半导体衬底120可以基本上认为是导体。
半导体层140包括：n型阱半导体区域151，p型阱半导体区域155，表面半导体区域154，底部半导体区域160，中间半导体区域153和源半导体区域182。
n型阱半导体区域151在半导体层140的一部分中形成，并包括n型杂质(通常为磷)。n型阱半导体区域151的杂质浓度通常被调节到5×1016～5×1017cm-3。包括高浓度的n型杂质(通常为磷)的漏半导体区域152在n型阱半导体区域151的表面部分形成。漏半导体区域152可被认为是n型阱半导体区域151的一部分。漏半导体区域152的杂质浓度通常被调节到1×1019～1×1022cm-3。n型阱半导体区域151通过漏半导体区域152电连接到漏电极D。n型阱半导体区域151从半导体层140的表面延伸到绝缘膜130。LDMOS 100包括其中n型阱半导体区域151的一部分与底部半导体区域160的一部分交迭的交迭区域151a。
p型阱半导体区域155在半导体层140的一部分中形成，并位于与n型阱半导体区域151分离的位置。p型阱半导体区域155包括p型杂质(通常为硼)。p型阱半导体区域155的杂质浓度通常被调节到5×1016～5×1017cm-3。包括高浓度的p型杂质(通常为硼)的阱接触半导体区域186在p型阱半导体区域155的表面部分中提供。阱接触半导体区域186的杂质浓度通常被调节到1×1019～1×1022cm-3。阱接触半导体区域186可以认为是p型阱半导体区域155的一部分。p型阱半导体区域155通过阱接触半导体区域186电连接到源电极S。p型阱半导体区域155从半导体层140的表面延伸到其底面。p型阱半导体区域155与绝缘膜130接触。
表面半导体区域154在半导体层140的表面的一部分中形成，并位于n型阱半导体区域151和p型阱半导体区域155之间。表面半导体区域154包括p型杂质(通常为硼)。在表面半导体区域154的厚度方向的杂质浓度的积分值通常被调节到1×1012～5×1012cm-2。表面半导体区域154的厚度T154通常被调节到0.1～1μm。表面半导体区域154包括接触半导体区域172。接触半导体区域172的杂质浓度通常被调节到1×1019～1×1022cm-3。表面半导体区域154通过接触半导体区域172电连接到源电极S。
底部半导体区域160在半导体层140的底部表面的一部分中形成，位于与表面半导体区域154分离的位置，并位于n型阱半导体区域151和p型阱半导体区域155之间。底部半导体区域160与n型阱半导体区域151接触，并与p型阱半导体区域155分离。底部半导体区域160包括n型杂质(通常为磷)。底部半导体区域160的杂质浓度从底部半导体区域160和绝缘膜130之间的边界面向底部半导体区域160的表面侧降低。底部半导体区域160的杂质浓度限定底部半导体区域160的厚度T160。底部半导体区域160的厚度T160是从底部半导体区域160和绝缘膜130之间的边界面到其中底部半导体区域160的杂质浓度是底部半导体区域160和绝缘膜130之间的边界面处的杂质浓度的十分之一或更少的位置之间的距离。底部半导体区域160的厚度T160通常被调节到0.5μm或更小。底部半导体区域160包括7个部分区域161～167。部分区域161～167中的每一个都具有特有的杂质浓度。部分区域161～167的杂质浓度从n型阱半导体区域151侧向p型阱半导体区域155侧降低。部分区域161～167中的每一个具有比中间半导体区域153的杂质浓度更大的杂质浓度。部分区域161～167的杂质浓度从p型阱半导体区域155侧向n型阱半导体区域151以整数倍增大。在部分区域167(其具有最大的杂质浓度)的厚度方向的杂质浓度的积分值，通常被调节到1×1012～5×1012cm-2。此外，如上所述，n型阱半导体区域151的一部分与底部半导体区域160的一部分交迭，由此形成交迭区域151a。因此，交迭区域151a中的杂质浓度极高。
中间半导体区域153在表面半导体区域154和底部半导体区域160之间的半导体层140中形成，并与n型阱半导体区域151和p型阱半导体区域155接触。中间半导体区域153包括低浓度的n型杂质(通常为磷)。位于表面半导体区域154和底部半导体区域160之间的中间半导体区域153的一部分的杂质浓度低于底部半导体区域160的杂质浓度。此外，中间半导体区域153的杂质浓度从底部表面侧向顶部表面侧降低。如后所述，中间半导体区域153通过向半导体层140引入杂质形成。向半导体层140和绝缘膜130之间的边界面的附近153a引入杂质。因此中间半导体区域153的峰值杂质浓度位于与绝缘膜130的边界面的附近153a。中间半导体区域153的一部分之后通过进一步引入杂质形成到底部半导体区域160中。在底部半导体区域160形成之前，在中间半导体区域153的厚度方向的杂质浓度的积分值通常被调节到1×1012～5×1012cm-2。因此，中间半导体区域153的空间电荷的量和表面半导体区域154的空间电荷的量相等。
如上所述，中间半导体区域153的峰值杂质浓度位于中间半导体区域153和绝缘膜130之间的边界面的附近153a处。在边界面的附近153a处的中间半导体区域153的杂质浓度也可以被调节到比底部半导体区域160的表面侧处的杂质浓度更大。位于表面半导体区域154和底部半导体区域160之间的中间半导体区域153的部分的杂质浓度被调节到小于底部半导体区域160的杂质浓度。中间半导体区域153的部分的杂质浓度也可以被调节到大于底部半导体区域160的杂质浓度。
源半导体区域182形成在p型阱半导体区域155的表面部分上，并且通过p型阱半导体区域155与中间半导体区域153相隔离。源半导体区域182包括高浓度的n型杂质(通常为磷)。源半导体区域182电连接到源电极S。隔离绝缘膜184在源半导体区域182和阱接触半导体区域186之间形成。
LDMOS 100包括栅绝缘膜174和栅电极176。栅电极176通过栅绝缘膜174面对p型阱半导体区域155，该p型阱半导体区域155隔离源半导体区域182和中间半导体区域153。
LDMOS 100还包括场氧化膜164。场氧化膜164形成在n型阱半导体区域151和p型阱半导体区域155之间的半导体层140的表面上。第一平面电极166形成在p型阱半导体区域155侧的场氧化膜164的表面的一部分中。第一平面电极166电连接到栅电极G。第二平面电极162形成在n型阱半导体区域151侧的场氧化膜164的表面的一部分中。第二平面电极162电连接到漏电极D。
增大LDMOS 100的耐压的操作和效果与第一实施方式的二极管10的操作和效果基本上相同。即，由于LDMOS 100包括表面半导体区域154、中间半导体区域153和底部半导体区域160，LDMOS100在半导体层140的竖直方向表现出与传统结构不同的电场强度的分布。在LDMOS 100的半导体层140的竖直方向形成的电场的强度从底部半导体区域160和绝缘膜130之间的边界面向半导体层140的内部突然降低。在半导体层140的竖直方向形成的电场的强度产生在半导体层140内电场方向反转的现象。在半导体层140内，电场的幅值在正和负之间反转。对于LDMOS 100，调节底部半导体区域160、中间半导体区域153和表面半导体区域154的杂质浓度和形状，使得在半导体层140的竖直方向形成的电场的强度变为0的位置是底部半导体区域160和中间半导体区域153的边界面。因此，在半导体层140的竖直方向形成的电场中，正和负的强度在底部半导体区域160和中间半导体区域153之间反转。底部半导体区域160具有正的电场强度，而中间半导体区域153和表面半导体区域154具有负的电场强度。因此，尽管电子在底部半导体区域160内沿竖直方向移动，但是电子也无法在中间半导体区域153和表面半导体区域154内沿竖直方向移动。因此，在半导体层140内载流子沿竖直方向移动的距离可以限制到底部半导体区域160的厚度T160。当相对于移动的距离进行积分的电子的电离率的值(即电离积分)达到1时，雪崩击穿发生。对于LDMOS 100，电子移动的距离可以被限制到底部半导体区域160的厚度T160。因此，通过调节底部半导体区域160的厚度，可以控制雪崩击穿的发生。因此，对于LDMOS 100，即使在底部半导体区域160和绝缘膜130之间的边界面处的临界电场增大，也可以控制雪崩击穿的发生。
由于在LDMOS 100中雪崩击穿的发生被控制，因此底部半导体区域160和绝缘膜130之间的边界面处的临界电场可被增大。可由每单位厚度的绝缘膜130承担的电压约为底部半导体区域160和绝缘膜130之间边界面处的临界电场的3倍。因此在LDMOS 100中，通过增大临界电场，可以增大可由每单位厚度的绝缘膜130承担的电压。由此可以增大可由绝缘膜130承担的电压。
以下列出LDMOS 100的其它特征。
(1)在半导体层140的竖直方向形成的电场的强度变为0的位置与底部半导体区域160的厚度T160具有很强的关系。因此，底部半导体区域160的厚度T160形成在0.5μm的范围内。当底部半导体区域160的厚度被调节到0.5μm内时，电子在底部半导体区域160内沿竖直方向移动的距离减小，并且底部半导体区域160和绝缘膜130之间的边界面处的临界电场可增大到0.5MV/cm或更大。通常，具有传统结构的临界电场处于0.25MV/cm～0.4MV/cm的范围内。如果能够获得0.5MV/cm或更大的临界电场，则可以使可由每单位厚度的绝缘膜130承担的电压显著地大于传统结构。此外，更优选地，将底部半导体区域160的厚度T160调节到0.1μm之内。当底部半导体区域160的厚度T160在0.1μm之内时，在边界面处的临界电场可被增大到0.65MV/cm或更大。
(2)LDMOS 100包括其中n型阱半导体区域151的一部分与底部半导体区域160的一部分交迭的交迭区域151a。交迭区域151a的杂质浓度较高。交迭区域151a设置在漏半导体区域152之下。交迭区域151a可控制在漏半导体区域152之下的耗尽层的宽度的增大。通过减小耗尽层的宽度，可以减小电子在耗尽层上移动的距离。因此，可以控制雪崩击穿的发生。因此漏半导体区域152之下的临界电场可被增大，并且可由每单位厚度的绝缘膜130承担的电压可被增大。
(3)底部半导体区域160的杂质浓度从n型阱半导体区域151侧向p型阱半导体区域155侧降低。具有这种类型的浓度分布的底部半导体区域160适合于获得n型阱半导体区域151和p型阱半导体区域155之间的RESURF效应。即形成具有这种类型的浓度分布的底部半导体区域160，以相对于由半导体衬底120、绝缘膜130和半导体层140形成的MOS结构的电容器工作。形成底部半导体区域160以消除在非导通状态下的MOS结构的电容器中累积的负空间电荷的量。因此，当LDMOS 100处于关断状态时，在中间半导体区域153已经耗尽时的正空间电荷的量和在底部半导体区域160已经耗尽时的正空间电荷的量之和，与在当表面半导体区域154已经耗尽时的负空间电荷的量和在MOS结构的电容器中累积的负空间电荷的量之和相等。在LDMOS 100中，包括在半导体层140的竖直延伸范围内的正空间电荷和负空间电荷的量相互抵消，该半导体层140包括堆叠的底部半导体区域160、中间半导体区域153和表面半导体区域154。因此，在LDMOS 100关断时，可使n型阱半导体区域151和p型阱半导体区域155之间的电势分布具有均匀的状态。从而可以控制电场局部集中的现象，并且可以增大LDMOS 100的耐压。
(4)通过利用离子注入技术形成底部半导体区域160。此外，在离子已经注入之后，不在底部半导体区域160上进行过度的热扩散(其指950℃或更高的热处理)。因此，在底部半导体区域160的竖直方向的杂质分布以极陡的状态形成。由于不进行热扩散，因此可以使在底部半导体区域160的竖直方向的厚度T160极薄。由于底部半导体区域160的厚度T160极薄，因此可以减小电子在竖直方向移动的距离，并且可以控制雪崩击穿的发生。
(LDMOS 100的制造方法)
以下将参照图5～12说明LDMOS 100的制造方法。LDMOS 100可以实现约2400V的耐压。在说明LDMOS 100的制造方法时，将主要说明底部半导体区域160的制造方法。底部半导体区域160的制造方法并不限于LDMOS 100的底部半导体区域160，而还可以应用于制造二极管10的底部半导体区域60，以及制造LDMOS 200(后面说明)的底部半导体区域260。
首先，如图5所示，制备SOI衬底，其中半导体衬底120、绝缘膜130和半导体层140堆叠。可以使用以下过程制造SOI衬底。首先，进行包括高浓度的p型杂质的半导体衬底120的湿氧化，并在半导体衬底120的表面上形成具有12μm的厚度的绝缘膜130。湿氧化的条件设置为1200℃，持续400小时。
接下来，具有4.5Ωcm的比电阻的半导体层140结合到绝缘膜130的表面上。绝缘膜130和半导体层140通过在1100℃热处理1小时，可被紧密地结合。
接下来，半导体层140从其表面抛光，以将半导体层140的厚度调节到1.4μm。通过进行以上步骤来制造SOI衬底。
接下来，如图6所示，在场氧化膜164和隔离绝缘膜184中形成绝缘隔离沟槽191和192。由平面图，绝缘隔离沟槽191和192在半导体层140中形成环。绝缘隔离沟槽191和192将半导体层140的一部分与半导体层140的其余部分绝缘并隔离，形成岛型区域。在该示例中，绝缘隔离沟槽191和192绝缘并隔离半导体层140中的区域153，在半导体层140中LDMOS 100由半导体层140其余区域142和144形成。其余区域142和144具有形成在其中的其它半导体元件(例如，低耐压NMOS，低耐压PMOS)等。具体地说，使用以下过程制造绝缘隔离沟槽191和192、场氧化膜164和隔离绝缘膜184。首先，使用光刻技术和刻蚀技术在半导体层140中刻蚀环形的沟槽。沟槽从半导体层140的表面达到半导体层140的底部表面，并具有0.4μm的宽度。接下来，执行湿氧化以选择性地在半导体层140的表面处形成场氧化膜164和隔离绝缘膜184。此时，还从沟槽的内壁形成热氧化膜，从而沟槽的内部也填充有热氧化膜，由此形成绝缘隔离沟槽191和192。
接下来，如图7所示，在半导体层140的整个表面上形成薄牺牲氧化膜193。然后，向半导体层140的底部表面部分(该底部表面部分可以指半导体层140的底部表面侧的部分，或半导体下层140和绝缘膜130之间的边界面附近)进行磷的离子注入。离子注入的条件是1.4MeV，3×1012cm-2。从而峰值杂质浓度位于半导体层140的底部表面部分，并且可以形成在竖直方向具有陡的杂质分布的集中区域(未示出)。该集中区域包括中间半导体区域153和底部半导体区域160。特别地，通过结合在后续步骤引入的杂质，形成集中区域，使得底部半导体区域160在半导体层140的底部的部分中形成。底部半导体区域160可以具有极陡的竖直杂质分布。
接下来，如图8所示，表面半导体区域154在半导体层140的表面部分中形成。表面半导体区域154选择性地在直接位于场氧化膜164之下的半导体层140的表面部分中形成。具体地，表面半导体区域154可以使用以下过程制造。首先，利用光刻技术形成光致抗蚀层195，该光致抗蚀层195在要形成表面半导体区域154的部分中具有开口。接下来，通过在光致抗蚀层195中的开口，进行硼的离子注入。离子注入的条件是300KeV，3×1012cm-2。由此可以在半导体层140的表面部分形成表面半导体区域154。
接下来，将参照图9～11说明底部半导体区域160的制造步骤。底部半导体区域160具有多个部分区域161～167，所述多个部分区域161～167具有不同的杂质浓度。通过使用多个不同形状的光致抗蚀层196、197和198(掩模的示例)形成底部半导体区域160，以将不同浓度的杂质在不同阶段引入到半导体层140中。在该杂质引入步骤中，使用3个光致抗蚀层196、197和198，并且引入到3个光致抗蚀层196、197和198中的每一个的杂质量以2的幂增大，导致形成具有不同杂质的23，即8个区域。这8个区域是一个不引入杂质的区域和7个部分区域161～167。可以使用3个光致抗蚀层196、197和198形成具有7个部分区域161～167的底部半导体区域160。使用3个光致抗蚀层196、197和198形成7个部分区域161～167，是具有实用性的离子注入技术。
首先，如图9所示，使用第一光致抗蚀层196以将磷离子注入到与第一部分区域161、第三部分区域163、第五部分区域165和第七部分区域167对应的区域中。离子注入的条件是1.4MeV，5×1011cm-2。
接下来，如图10所示，使用第二光致抗蚀层197以将磷离子注入到与第二部分区域162、第三部分区域163、第六部分区域166和第七部分区域167对应的区域中。离子注入的条件是1.4MeV，1×1012cm-2。
接下来，如图11所示，使用第三光致抗蚀层198以将磷离子注入到与第五部分区域165、第六部分区域166和第七部分区域167对应的区域中。离子注入的条件是1.4MeV，2×1012cm-2。
通过以上3个离子注入步骤，5×1011cm-2的磷引入到第一部分区域161，1×1012cm-2的磷引入到第二部分区域162，1.5×1012cm-2的磷引入到第三部分区域163，2×1012cm-2的磷引入到第四部分区域164，2.5×1012cm-2的磷引入到第五部分区域165，3×1012cm-2的磷引入到第六部分区域166，3.5×1012cm-2的磷引入到第七部分区域167。因此，底部半导体区域160的杂质浓度具有相对于纸面从左侧向右侧增大的分布。
在底部半导体区域160的制造方法中，可以使用数量比部分区域161～167少的光致抗蚀层196、197和198形成底部半导体区域160。因此，可以以低成本制造具有含不同杂质浓度的多个部分区域161～167的底部半导体区域160。
接下来，如图12所示，利用光刻技术和离子注入技术形成n型阱半导体区域151和p型阱半导体区域155。使用进行多次离子注入的低温处理制造n型阱半导体区域151和p型阱半导体区域155。从半导体层140的表面向绝缘膜130形成n型阱半导体区域151和p型阱半导体区域155。由此形成交迭区域151a，在该交迭区域151a中，n型阱半导体区域151和底部半导体区域160交迭。交迭区域151a的杂质浓度是n型阱半导体区域151和第七部分区域167的杂质浓度之和。
在该步骤后形成表面结构的步骤可以是普通CMOS制造步骤。由此仅通过向标准CMOS处理添加很少的步骤就可以制造图4中所示的LDMOS 100。
(第三实施方式)
图13示意性示出横向p型通道LDMOS 200的基本部分的剖视图。LDMOS 200包括：包含高浓度的p型杂质的单晶硅半导体衬底220，在半导体衬底220上形成的氧化硅(SiO2)绝缘膜230，以及在绝缘膜230上形成的单晶硅半导体层240。半导体层240的厚度T240通常被调节到0.4～2μm。半导体衬底220可以包括高浓度的n型杂质(通常为磷)。半导体衬底220可以基本上认为是导体。
半导体层240包括：n型阱半导体区域251，p型阱半导体区域255，表面半导体区域254，底部半导体区域260，中间半导体区域253和源半导体区域282。
n型阱半导体区域251在半导体层240的一部分中形成，并包括n型杂质(通常为磷)。n型阱半导体区域251的杂质浓度通常被调节到5×1016～5×1017cm-3。包括高浓度的n型杂质(通常为磷)的阱接触半导体区域286在n型阱半导体区域251的表面部分提供。阱接触半导体区域286可被认为是n型阱半导体区域251的一部分。阱接触半导体区域286的杂质浓度通常被调节到1×1019～1×1022cm-3。n型阱半导体区域251通过阱接触半导体区域286电连接到源电极S。n型阱半导体区域251从半导体层240的表面延伸到绝缘膜230。LDMOS 200包括其中n型阱半导体区域251的一部分与底部半导体区域260的一部分交迭的交迭区域251a。
p型阱半导体区域255在半导体层240的一部分中形成，并位于与n型阱半导体区域251分离的位置。p型阱半导体区域255包括p型杂质(通常为硼)。p型阱半导体区域255的杂质浓度通常被调节到5×1016～5×1017cm-3。包括高浓度的p型杂质(通常为硼)的阱接触半导体区域252在p型阱半导体区域255的表面部分中提供。阱接触半导体区域252的杂质浓度通常被调节到1×1019～1×1022cm-3。阱接触半导体区域252可以认为是p型阱半导体区域255的一部分。p型阱半导体区域255通过阱接触半导体区域252电连接到漏电极D。p型阱半导体区域255从半导体层240的表面延伸到其底面。p型阱半导体区域255与绝缘膜230接触。
表面半导体区域254在半导体层240的表面的一部分中形成，并位于n型阱半导体区域251和p型阱半导体区域255之间。表面半导体区域254包括p型杂质(通常为硼)。在表面半导体区域254的厚度方向的杂质浓度的积分值通常被调节到1×1012～5×1012cm-2。表面半导体区域254的厚度T254通常被调节到0.1～1μm。漏半导体区域272在表面半导体区域254的表面部分中形成。漏半导体区域272的杂质浓度通常被调节到1×1019～1×1022cm-3。表面半导体区域254通过漏半导体区域272电连接到漏电极D。
底部半导体区域260在半导体层240的底部表面的一部分中形成，位于与表面半导体区域254分离的位置，并位于n型阱半导体区域251和p型阱半导体区域255之间。底部半导体区域260与n型阱半导体区域251接触，并与p型阱半导体区域255分离。底部半导体区域260包括n型杂质(通常为磷)。底部半导体区域260的杂质浓度从底部半导体区域260和绝缘膜230之间的边界面向底部半导体区域260的表面侧降低。底部半导体区域260的杂质浓度限定底部半导体区域260的厚度T260。底部半导体区域260的厚度T260是从底部半导体区域260和绝缘膜230之间的边界面到其中底部半导体区域260的杂质浓度是底部半导体区域260和绝缘膜230之间的边界面处的杂质浓度的十分之一或更少的位置之间的距离。底部半导体区域260的厚度T260通常被调节到0.5μm或更小。底部半导体区域260包括7个部分区域261～267。部分区域261～267中的每一个都具有特有的杂质浓度。部分区域261～267的杂质浓度从n型阱半导体区域251侧向p型阱半导体区域255侧降低。部分区域261～267中的每一个都具有比中间半导体区域253的杂质浓度更大的杂质浓度。部分区域261～267的杂质浓度以整数倍增大。在部分区域267(其具有最大的杂质浓度)的厚度方向的杂质浓度的积分值，通常被调节到1×1012～5×1012cm-2。此外，如上所述，n型阱半导体区域251的一部分与底部半导体区域260的一部分交迭，形成交迭区域251a。因此，交迭区域251a中的杂质浓度极高。
中间半导体区域253在表面半导体区域254和底部半导体区域260之间的半导体层240中形成，并与n型阱半导体区域251和p型阱半导体区域255接触。中间半导体区域253包括低浓度的n型杂质(通常为磷)。位于表面半导体区域254和底部半导体区域260之间的中间半导体区域253的一部分的杂质浓度低于底部半导体区域260的杂质浓度。此外，中间半导体区域253的杂质浓度从底部表面侧向顶部表面侧降低。如上所述，中间半导体区域253通过向半导体层240引入杂质形成。向半导体层240和绝缘膜230之间的边界面的附近253a引入杂质。因此中间半导体区域253的峰值杂质浓度位于与绝缘膜230的边界面的附近253a。中间半导体区域253的一部分之后通过进一步引入杂质形成到底部半导体区域260中。在底部半导体区域260形成之前，在中间半导体区域253的厚度方向的杂质浓度的积分值通常被调节到1×1012～5×1012cm-2。因此，中间半导体区域253的电荷的量和表面半导体区域254的电荷的量相等。
如上所述，中间半导体区域253的峰值杂质浓度位于中间半导体区域253和绝缘膜230之间的边界面的附近253a处。在边界面的附近253a处的中间半导体区域253的杂质浓度也可以被调节到比底部半导体区域260的表面侧处的杂质浓度更大。位于表面半导体区域254和底部半导体区域260之间的中间半导体区域253的部分的杂质浓度被调节到小于底部半导体区域260的杂质浓度。中间半导体区域253的一部分的杂质浓度也可以被调节到大于底部半导体区域260的杂质浓度。源半导体区域282形成在n型阱半导体区域251的表面部分上，并且通过n型阱半导体区域251与中间半导体区域253相隔离。源半导体区域282包括高浓度的n型杂质(通常为磷)。源半导体区域282电连接到源电极S。隔离绝缘膜284在n型阱半导体区域251和阱接触半导体区域286之间形成。
LDMOS 200包括栅绝缘膜274和栅电极276。栅电极276通过栅绝缘膜274面对n型阱半导体区域251和中间半导体区域253，该n型阱半导体区域251和中间半导体区域253隔离源半导体区域282和表面半导体区域254。
LDMOS 200还包括场氧化膜264。场氧化膜264形成在n型阱半导体区域251和p型阱半导体区域255之间的半导体层240的表面上。栅电极276的一部分延伸到位于其n型阱半导体区域251侧的场氧化膜264的表面的一部分。
LDMOS 200还包括控制电极C。控制电极C形成在其p型阱半导体区域255侧的场氧化膜264的表面的一部分中。预定的电压施加到控制电极C上，使得寄生MOS结构不在p型阱半导体区域255和表面半导体区域254之间工作。
增大LDMOS 200的耐压的操作和效果与第一实施方式的二极管10和第二实施方式的LDMOS 100的操作和效果基本上相同。即，由于LDMOS 200包括表面半导体区域254、中间半导体区域253和底部半导体区域260，LDMOS 200在半导体层240的竖直方向表现出与传统结构不同的电场强度的分布。在LDMOS 200的半导体层240的竖直方向形成的电场的强度从底部半导体区域260和绝缘膜230之间的边界面向半导体层240的内部突然降低。在半导体层240的竖直方向形成的电场的强度产生在半导体层240内电场方向反转的现象。在半导体层240内，电场的幅值在正和负之间反转。对于LDMOS 200，调节底部半导体区域260、中间半导体区域253和表面半导体区域254的杂质浓度和形状，使得在半导体层240的竖直方向形成的电场的强度变为0的位置是底部半导体区域260和中间半导体区域253的边界面。因此，在半导体层240的竖直方向形成的电场中，正和负的强度在底部半导体区域260和中间半导体区域253之间反转。底部半导体区域260具有正的电场强度，而中间半导体区域253和表面半导体区域254具有负的电场强度。因此，尽管电子在底部半导体区域260内沿竖直方向移动，但是电子也无法在中间半导体区域253和表面半导体区域254内沿竖直方向移动。因此，在半导体层240内电子沿竖直方向移动的距离可以限制到底部半导体区域260的厚度T260。当相对于移动的距离进行积分的电子的电离率的值(即电离积分)达到1时，雪崩击穿发生。对于LDMOS 200，电子移动的距离可以被限制到底部半导体区域260的厚度T260。因此，通过调节底部半导体区域260的厚度T260，可以控制雪崩击穿的发生。因此，对于LDMOS 200，即使在底部半导体区域260和绝缘膜230接触处的临界电场增大，也可以控制雪崩击穿的发生。
由于在LDMOS 200中雪崩击穿的发生被控制，因此底部半导体区域260和绝缘膜230之间的边界面处的临界电场可被增大。可由每单位厚度的绝缘膜230承担的电压约为底部半导体区域260和绝缘膜230之间边界面处的临界电场的3倍。因此在LDMOS 200中，通过增大临界电场，可以增大可由每单位厚度的绝缘膜230承担的电压。由此可以增大可由绝缘膜230承担的电压。
以下列出LDMOS 200的其它特征。
(1)在半导体层240的竖直方向形成的电场的强度变为0的位置与底部半导体区域260的厚度T260具有很强的关系。因此，底部半导体区域260的厚度T260形成在0.5μm的范围内。当底部半导体区域260的厚度T260被调节到0.5μm内时，电子在底部半导体区域260内沿竖直方向移动的距离减小，并且在底部半导体区域260和绝缘膜230之间的边界面处的临界电场可增大到0.5MV/cm或更大。通常，具有传统结构的临界电场处于0.25MV/cm～0.4MV/cm的范围内。如果能够获得0.5MV/cm或更大的临界电场，则可以使可由每单位厚度的绝缘膜230承担的电压显著地大于传统结构。此外，更优选地，将底部半导体区域260的厚度T260调节到0.1μm之内。当底部半导体区域260的厚度T260在0.1μm之内时，在边界面处的临界电场可被增大到0.65MV/cm或更大。
(2)LDMOS 200包括其中n型阱半导体区域251的一部分与底部半导体区域260的一部分交迭的交迭区域251a。交迭区域251a的杂质浓度较高。交迭区域251a设置在源半导体区域252之下，并且可以控制在源半导体区域252之下的耗尽层的宽度的增大。通过减小耗尽层的宽度，可以减小电子在耗尽层上移动的距离。因此，可以控制雪崩击穿的发生。因此源半导体区域252之下的临界电场可被增大，并且可由每单位厚度的绝缘膜230承担的电压可被增大。
(3)底部半导体区域260的杂质浓度从n型阱半导体区域251侧向p型阱半导体区域255侧降低。具有这种类型的浓度分布的底部半导体区域260适合于获得n型阱半导体区域251和p型阱半导体区域255之间的RESURF效应。即形成具有这种类型的浓度分布的底部半导体区域260，以相对于由半导体衬底220、绝缘膜230和半导体层240形成的MOS结构的电容器工作。形成底部半导体区域260以消除在非导通状态下的MOS结构的电容器中累积的负空间电荷的量。因此，当LDMOS 200处于关断状态时，在中间半导体区域253已经耗尽时的正空间电荷的量和在底部半导体区域260已经耗尽时的正空间电荷的量之和，与在表面半导体区域254已经耗尽时的负空间电荷的量和在MOS结构的电容器中累积的负空间电荷的量之和相等。在LDMOS 200中，包括在半导体层240的竖直延伸范围内的正空间电荷和负空间电荷的量相互抵消，该半导体层240包括堆叠的底部半导体区域260、中间半导体区域253和表面半导体区域254。因此，在LDMOS 200关断时，可使n型阱半导体区域251和p型阱半导体区域255之间的电势分布具有均匀的状态。从而可以控制电场局部集中的现象，并且可以增大LDMOS 200的耐压。
(4)通过利用离子注入技术形成底部半导体区域260。此外，在离子已经注入之后，不在底部半导体区域260上进行过度的热扩散(其指950℃或更高的热处理)。因此，在底部半导体区域260的竖直方向的杂质分布以极陡的状态形成。由于不进行热扩散，因此可以使在底部半导体区域260的竖直方向的厚度T260极薄。由于底部半导体区域260的厚度T260极薄，因此可以减小电子在竖直方向移动的距离，并且可以控制雪崩击穿的发生。
以上介绍了本发明的实施方式的具体例子，但是这些仅仅是例子，并不限制其权利要求。权利要求中所述的各种技术包括对于上述具体例子的各种变形和修改。
此外，在本说明书或附图中公开的技术要素在单独以及各种结合的情况下都具有技术实用性，并不限制于提交申请时的权利要求中所述的结合。此外，可以使用在本说明书或附图中公开的技术同时实现多种目的或者实现这些目的中的一个。

Claims (14)

1.一种横向半导体器件，包括：
半导体衬底；
在半导体衬底上形成的绝缘膜；以及
在绝缘膜上形成的半导体层，所述半导体层包括：
第一半导体区域，在半导体层的一部分中形成，包括第一导电类型的杂质，并与第一主电极电连接；
第二半导体区域，在半导体层的另一部分中形成，与第一半导体区域分离，包括第二导电类型的杂质，并与第二主电极电连接；
表面半导体区域，在第一半导体区域和第二半导体区域之间的半导体层的表面部分中形成，包括第二导电类型的杂质，并与第二主电极电连接；
底部半导体区域，在第一半导体区域和第二半导体区域之间的半导体层的底部部分中形成，与表面半导体区域分离，并包括第一导电类型的杂质，以及
中间半导体区域，在表面半导体区域和底部半导体区域之间的半导体层的一部分中形成，与第一半导体区域和第二半导体区域接触，并包括第一导电类型的杂质，
其中底部半导体区域的杂质浓度高于中间半导体区域的杂质浓度。
2.根据权利要求1所述的横向半导体器件，其中
当半导体器件处于非导通状态时，在表面半导体区域、中间半导体区域和底部半导体区域堆叠的区域处竖直延伸的半导体层的地带中的正空间电荷的量和负空间电荷的量相等。
3.根据权利要求1或2所述的横向半导体器件，其中
底部半导体区域的杂质浓度从底部半导体区域和绝缘膜之间的边界面向底部半导体区域和中间半导体区域之间的边界面降低，并且
其中底部半导体区域的杂质浓度是底部半导体区域和绝缘膜之间的边界面处的底部半导体区域的杂质浓度的十分之一或更小的位置，是距离底部半导体区域和绝缘膜之间的边界面0.5μm内的位置。
4.根据前述权利要求中任一项所述的横向半导体器件，其中
中间半导体区域的杂质浓度从中间半导体区域和底部半导体区域之间的边界面向中间半导体区域和表面半导体区域之间的边界面降低。
5.根据前述权利要求中任一项所述的横向半导体器件，其中
第一半导体区域从半导体层的表面延伸到绝缘膜，并与底部半导体区域接触。
6.根据前述权利要求中任一项所述的横向半导体器件，其中
底部半导体区域的杂质浓度沿着从第一半导体区域向第二半导体区域延伸的方向降低。
7.一种横向半导体器件，包括：
半导体衬底；
在半导体衬底上形成的绝缘膜；以及
在绝缘膜上形成的半导体层，所述半导体层包括：
n型阱半导体区域，在半导体层的一部分中形成，包括n型杂质，并与漏电极电连接；
p型阱半导体区域，在半导体层的另一部分中形成，与n型阱半导体区域分离，包括p型杂质，并与源电极电连接；
表面半导体区域，在n型阱半导体区域和p型阱半导体区域之间的半导体层的表面部分中形成，包括p型杂质，并与源电极电连接；
底部半导体区域，在n型阱半导体区域和p型阱半导体区域之间的半导体层的底部部分中形成，与表面半导体区域分离，并包括n型杂质，
中间半导体区域，在表面半导体区域和底部半导体区域之间的半导体层的一部分中形成，与n型阱半导体区域和p型阱半导体区域接触，并包括n型杂质，以及
源半导体区域，在p型阱半导体区域的一部分中形成，通过p型阱半导体区域与中间半导体区域隔离，包括n型杂质，并与源电极电连接，
其中底部半导体区域的杂质浓度高于中间半导体区域的杂质浓度。
8.一种横向半导体器件，包括：
半导体衬底；
在半导体衬底上形成的绝缘膜；以及
在绝缘膜上形成的半导体层，所述半导体层包括：
n型阱半导体区域，在半导体层的一部分中形成，包括n型杂质，并与源电极电连接；
p型阱半导体区域，在半导体层的另一部分中形成，与n型阱半导体区域分离，包括p型杂质，并与漏电极电连接；
表面半导体区域，在n型阱半导体区域和p型阱半导体区域之间的半导体层的表面部分中形成，包括p型杂质，并与漏电极电连接；
底部半导体区域，在n型阱半导体区域和p型阱半导体区域之间的半导体层的底部部分中形成，与表面半导体区域分离，并包括n型杂质，
中间半导体区域，在表面半导体区域和底部半导体区域之间的半导体层的一部分中形成，与n型阱半导体区域和p型阱半导体区域接触，并包括n型杂质，以及
源半导体区域，在n型阱半导体区域的一部分中形成，通过n型阱半导体区域与中间半导体区域隔离，包括p型杂质，并与源电极电连接，
其中底部半导体区域的杂质浓度高于中间半导体区域的杂质浓度。
9.根据权利要求7或8所述的横向半导体器件，其中
当半导体器件处于非导通状态时，在表面半导体区域、中间半导体区域和底部半导体区域堆叠的区域处竖直延伸的半导体层的地带中的正空间电荷的量和负空间电荷的量相等。
10.根据权利要求7到9中任一项所述的横向半导体器件，其中
底部半导体区域的杂质浓度从底部半导体区域和绝缘膜之间的边界面向底部半导体区域和中间半导体区域之间的边界面降低，并且
其中底部半导体区域的杂质浓度是底部半导体区域和绝缘膜之间的边界面处的底部半导体区域的杂质浓度的十分之一或更小的位置，是距离底部半导体区域和绝缘膜之间的边界面0.5μm内的位置。
11.根据权利要求7到10中任一项所述的横向半导体器件，其中
中间半导体区域的杂质浓度从中间半导体区域和底部半导体区域之间的边界面向中间半导体区域和表面半导体区域之间的边界面降低。
12.根据权利要求7到11中任一项所述的横向半导体器件，其中
n型阱半导体区域从半导体层的表面延伸到绝缘膜，并与底部半导体区域接触。
13.根据权利要求7到12中任一项所述的横向半导体器件，其中
底部半导体区域的杂质浓度沿着从n型阱半导体区域向p型阱半导体区域延伸的方向降低。
14.一种制造横向半导体器件的方法，所述横向半导体器件包括半导体衬底、在半导体衬底上形成的绝缘膜、以及在绝缘膜上形成的半导体层，所述半导体层具有多个半导体区域，每个半导体区域具有特有的杂质浓度，所述方法包括：
第一步骤，通过第一掩模覆盖半导体层，并引入量为“A”的杂质，
第二步骤，通过第二掩模覆盖半导体层，并引入量为“2×A”的杂质，以及
重复以上步骤“N”次，
其中每一个掩模具有与其它掩模不同的形状，并且
在第N步引入的杂质量为“2N-1×A”，
从而在半导体层内形成半导体区域，每个半导体区域具有特有的杂质浓度，并且半导体区域的总数为2N。
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