JP2000323719A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】オン抵抗を増大させることなく破壊耐量の向上
が可能な半導体装置及びその製造方法を提供する。 【解決手段】絶縁層１１上のｎ形半導体層１内には、ｐ
形ウェル領域４と、ｎ ⁺形ドレイン領域２とが離間して
形成され、ｎ⁺形ソース領域３がｐ形ウェル領域４内に
形成されている。ｐ形ウェル領域４は、ｎ形半導体層１
の表面から絶縁層１１に達する深さまで形成されてい
る。ｎ⁺形ソース領域３とｐ形ウェル領域４におけるｐ⁺
形ベースコンタクト領域９とに跨る形でソース電極８が
形成されている。ｐ形ウェル領域４と半導体支持基板１
０とを短絡する低抵抗の低抵抗接続層１３が絶縁層１１
に貫設されている。低抵抗接続層１３は、ゲート電極６
下方においてｐ形ウェル領域４直下の絶縁層１１に貫設
されている。半導体支持基板１０は、ソース電極８に接
続され接地されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に絶縁層上に形成された半導体層にデバイスが形
成される半導体装置に関するものである。

【０００２】

【従来の技術】近年、高周波信号をオン・オフするスイ
ッチ要素として半導体スイッチのニーズが高まってい
る。このような半導体スイッチとしては、アナログスイ
ッチや半導体リレーなどが知られている。半導体リレー
は、発光ダイオードのような発光素子と、フォトダイオ
ードのような受光素子と、受光素子の出力によりオン・
オフされる半導体スイッチ素子（出力接点用の半導体ス
イッチ素子）とをパッケージに内蔵したものである。高
周波の信号のオン・オフに用いる半導体スイッチでは、
オン時における抵抗が小さく且つ電流−電圧特性が線形
（つまりオフセットがない）であり、オフ時における出
力容量が小さく高周波遮断特性が良いことが要求され
る。また、この類の半導体スイッチにおいてはある程度
の高耐圧が要求され、オン・オフの切り換えの瞬間に生
じるスパイク電圧などに対する耐量も必要である。

【０００３】ところで、半導体リレーの出力接点用に用
いられる半導体スイッチ素子としては、本願発明者らが
提案しているＳＯＩ構造を利用した横型二重拡散型ＭＯ
ＳＦＥＴ（Lateral Double Diffused MOSFET：以
下、ＳＯＩ−ＬＤＭＯＳと称す）がある。

【０００４】ＳＯＩ−ＬＤＭＯＳは、図４及び図５に示
すように、単結晶シリコン基板よりなる半導体支持基板
１０の一表面上にシリコン酸化膜よりなる絶縁層１１を
介してｎ形シリコン層よりなるｎ形半導体層１が形成さ
れたＳＯＩ構造を有している。

【０００５】なお、ＳＯＩ構造を有する基板（いわゆる
ＳＯＩウェハ）の形成方法としては、単結晶シリコン中
に酸素イオンを注入して内部に絶縁層を形成するＳＩＭ
ＯＸ（Separation Implanted Oxygen）法、２枚の単
結晶シリコン基板の一方若しくは両方に熱酸化膜を形成
しそれらを貼り合わせる貼り合わせＳＯＩ法、半導体基
板上に形成した絶縁層上に単結晶シリコンを成長させる
ＳＯＩ成長法、陽極酸化によってシリコンを部分的に多
孔質化し酸化することによって形成する方法などが知ら
れている。ＳＯＩ成長法での単結晶シリコンは、気相、
液相、固相のいずれかで成長させる。

【０００６】このＳＯＩ−ＬＤＭＯＳでは、ｎ形シリコ
ン層よりなるｎ形半導体層１内に、ｐ形ウェル領域４
と、ｎ⁺形ドレイン領域２とが離間して形成され、ｎ⁺形
ソース領域３がｐ形ウェル領域４内に形成されている。
ここに、ｐ形ウェル領域４は、ｎ形半導体層１の表面か
ら絶縁層１１に達する深さまで形成され、且つ、所定の
耐圧を保持できるようにｎ⁺形ドレイン領域２から所定
距離（ドリフト距離）だけ離間して形成されている。な
お、ｐ形ウェル領域４の平面形状はｎ⁺形ドレイン領域
２を全周に亙って囲むドーナツ状に形成されている（図
４（ｂ）参照）。

【０００７】ｐ形ウェル領域４の主表面側においてｎ形
半導体層１とｎ⁺形ソース領域３とで挟まれた領域上は
ゲート絶縁膜５を介してポリシリコンなどからなる絶縁
ゲート型のゲート電極６が形成されている。また、ｐ形
ウェル領域４とｎ⁺形ソース領域３とに跨る形でソース
電極８が形成されている。ここに、ソース電極８は、ｐ
形ウェル領域４内に設けられたｐ⁺形ベースコンタクト
領域９により接続されている。さらに、ｎ⁺形ドレイン
領域２上にはドレイン電極７が形成されている。この構
成では、ゲート電極６への印加電圧を制御すればドレイ
ン電極７・ソース電極８間に流れる電流のオン・オフを
制御することができる。

【０００８】以下、前記ＳＯＩ−ＬＤＭＯＳの動作につ
いて説明する。

【０００９】上述したＳＯＩ−ＬＤＭＯＳでは、ゲート
電極６とソース電極８との間にゲート電極６が高電位に
なるように電圧を印加することによって、ｐ形ウェル領
域４におけるゲート絶縁膜５直下にチャネルが形成さ
れ、チャネルを通してｎ⁺形ドレイン領域２とｎ⁺形ソー
ス領域３との間に電流が流れオン状態となる。このとき
は、電流通路にｐｎ接合が介在しないので、電流−電圧
特性は微小電流領域で線形になる（つまりオフセットが
ない）。

【００１０】これに対し、ＳＯＩ−ＬＤＭＯＳがオフの
状態において、図６に示すようにドレイン電極７とソー
ス電極８との間に、ドレイン電極７が高電位となるドレ
イン電圧Ｖ_Dが印加されている場合、ｐ形ウェル領域４
とｎ形半導体層１との接合に空乏層が形成される。そし
て、ドレイン電圧Ｖ_Dが耐圧を越えると、電界が最も大
きくなるｐ形ウェル領域４とｎ形半導体層１との接合近
傍で、なだれ増倍的に電子・正孔対が生成される（ブレ
ークダウンが起こる）。このようなｐｎ接合の降伏時に
生成されるキャリアはポテンシャルの勾配に従って移動
する。すなわち、正孔ｈはｐ形ウェル領域４を通ってソ
ース電極８へ移動し、電子ｅはｎ形半導体層１、ｎ⁺形
ドレイン領域２を通ってドレイン電極７へ移動する。こ
こにおいて、上述の正孔ｈはｐ形ウェル領域４における
ｎ⁺形ソース領域３直下を通過してソース電極８へ移動
する。

【００１１】ところで、ＳＯＩ−ＬＤＭＯＳにおいて出
力容量を小さくするにはｎ形半導体層１（ＳＯＩ層）の
厚さを薄くすればよいが、ｎ形半導体層１の厚みが薄く
なると、ｎ⁺形ソース領域３と絶縁層１１との間の距離
が小さくなるので、ｎ⁺形ソース領域３と絶縁層１１と
の間におけるｐ形ウェル領域４の断面積が小さくなっ
て、ｐ形ウェル領域４の抵抗Ｒ（図６参照）の抵抗値が
大きくなり、結果として降伏時においてｐ形ウェル領域
４の抵抗Ｒでの電圧降下が大きくなる。

【００１２】一方、上述のＳＯＩ−ＬＤＭＯＳでは、ｎ
形半導体層１、ｐ形ウェル領域４、ｎ⁺形ソース領域３
をそれぞれコレクタ、ベース、エミッタとするｎｐｎ寄
生バイポーラトランジスタＴｒが形成されているので、
上述の抵抗Ｒでの電圧降下が増大することによって、ｎ
ｐｎ寄生バイポーラトランジスタＴｒのベース・エミッ
タ間が順バイアスされ、やがてこのｎｐｎ寄生バイポー
ラトランジスタＴｒがオンする。このようなｎｐｎ寄生
バイポーラトランジスタＴｒが動作される現象（バイポ
ーラアクション、寄生バイポーラ効果などと呼ばれてい
る）はＳＯＩ−ＬＤＭＯＳのチップ面内において一部の
領域で発生するので、当該一部領域の温度が上昇し（い
わゆるホットスポットが生じ）、電子・正孔対の生成が
加速されて流れる電流が大きくなり、さらにこの一部領
域の温度が上昇するという正帰還がかかるようになり、
ついには電流の集中によって故障を誘発する。

【００１３】そこで、上述のバイポーラアクションの発
生を防止して故障の誘発を防止する（つまり、破壊耐量
を向上させる）目的で、図７ないし図９に示すように、
ｎ⁺形ソース領域３を平面形状の周方向において一定間
隔で分断し且つｐ形ウェル領域４のうちソース電極８に
接続された部分とゲート電極６直下の部分とを接続する
ｐ形半導体領域よりなるボディコンタクト領域１２を形
成して抵抗を小さくしたものが提案されている。このボ
ディコンタクト領域１２を備えたＳＯＩ−ＬＤＭＯＳで
は、降伏時に生成される電子・正孔対の正孔ｈをボディ
コンタクト領域１２を通してソース電極８に引き抜くこ
とができるので、バイポーラアクションが発生しにく
く、アバランシェ耐量やＥＳＤ耐量などの破壊耐量が向
上する。

【００１４】

【発明が解決しようとする課題】しかしながら、上述の
ボディコンタクト領域１２を備えたＳＯＩ−ＬＤＭＯＳ
では、ｎ⁺形ソース領域３がボディコンタクト領域１２
により分断されているので、実効的なチャネル幅が減少
し、オン抵抗が増大するという不具合があった。

【００１５】本発明は前記事由に鑑みて為されたもので
あり、その目的は、オン抵抗を増大させることなく破壊
耐量の向上が可能な半導体装置及びその製造方法を提供
することにある。

【００１６】

【課題を解決するための手段】請求項１の発明は、前記
目的を達成するために、半導体支持基板上に絶縁層を介
して形成された第１導電形の半導体層と、前記半導体層
の主表面側に形成された高濃度第１導電形のドレイン領
域と、ドレイン領域と離間して且つ前記半導体層の主表
面から絶縁層まで形成された第２導電形のウェル領域
と、ウェル領域内の主表面側に形成された高濃度第１導
電形のソース領域と、ドレイン領域とソース領域との間
のウェル領域の表面上にゲート絶縁膜を介して配置され
たゲート電極と、ドレイン領域に接続されたドレイン電
極と、ソース領域とウェル領域とに跨って接続されたソ
ース電極とを備え、ウェル領域と半導体支持基板とを短
絡する低抵抗の低抵抗接続層がゲート電極下方において
前記絶縁層に貫設されてなることを特徴とするものであ
り、ゲート電極下方において前記絶縁層に低抵抗接続層
が設けられていることにより、ドレイン電極・ソース電
極間に耐圧以上の電圧が印加されることによるウェル領
域と前記半導体層とのｐｎ接合の降伏時に生成されるキ
ャリアのうち、ソース電極へ移動しようとするキャリア
の一部が低抵抗接続層を通して半導体支持基板へ移動す
ることになり、ソース領域直下におけるウェル領域での
電圧降下を小さくすることができるので、前記半導体
層、ウェル領域、ソース領域で形成される寄生バイポー
ラトランジスタがオンするのを防止することができて破
壊耐量を向上させることができ、且つ、従来のようなボ
ディコンタクト領域を設ける必要がなくてチャネル幅が
小さくなることもないから、オン抵抗を増大させること
なしに破壊耐量を向上させることができる。

【００１７】請求項２の発明は、請求項１の発明におい
て、前記低抵抗接続層は、チャネル長方向においてソー
ス領域の全域及びウェル領域におけるソース領域両側の
各部位に跨って、前記絶縁層に貫設されているので、ド
レイン電極・ソース電極間に耐圧以上の電圧が印加され
ることによるウェル領域と前記半導体層とのｐｎ接合の
降伏時に生成されるキャリアのうち、低抵抗接続層を通
して半導体支持基板へ移動するキャリアの割合が増える
とともにソース領域直下のキャリアの通過断面積が大き
くなることになり、ソース領域直下におけるウェル領域
での電圧降下をより一層小さくすることができるから、
前記半導体層、ウェル領域、ソース領域で形成される寄
生バイポーラトランジスタがオンするのをより確実に防
止することができて破壊耐量を向上させることができ
る。

【００１８】請求項３の発明は、請求項１又は請求項２
の発明において、前記低抵抗接続層は、ポリシリコンよ
りなるので、前記低抵抗接続層の材料がゲート電極とし
て一般的に使用される材料と同じであり、低抵抗接続層
とゲート電極とで同じ製造装置を利用できるから、低抵
抗接続層の形成が簡単であり且つ低コスト化を図ること
ができる。

【００１９】請求項４の発明は、請求項１ないし請求項
３の発明において、前記絶縁層は、窒化アルミニウム、
あるいは、二酸化シリコンよりも誘電率が低く且つ熱伝
導度が高い材料よりなるので、前記絶縁層として二酸化
シリコンを用いる場合に比べて、寄生容量を低減するこ
とができて低消費電力化及び高速化を図ることができ、
しかも、ドリフト領域を流れる電流による熱を効率良く
半導体支持基板へ逃がすことができ、前記電流による発
熱を抑制することができる。

【００２０】請求項５の発明は、請求項１ないし請求項
３の発明において、前記半導体層のうち少なくともドリ
フト領域は、シリコンカーバイド、あるいは、シリコン
よりも広いバンドギャップを持つ材料よりなるので、前
記ドリフト領域がシリコンにより形成されている場合に
比べて、オン抵抗を低く且つ耐圧を高くでき、しかも半
導体層内で発生する熱を効率良く半導体支持基板へ逃が
すことができ、前記熱による熱破壊を抑制できる。

【００２１】請求項６の発明は、請求項１又は請求項２
記載の半導体装置の製造方法であって、半導体支持基板
上に形成された絶縁層を一部だけ厚み方向に貫通するよ
うにエッチングすることにより前記絶縁層に開孔部を形
成した後、前記低抵抗接続層となる材料を前記開孔部が
埋め込まれるように堆積させ、その後、前記絶縁層の表
面側を平坦化することにより前記低抵抗接続層を形成
し、次いで、前記絶縁層及び前記低抵抗接続層が形成さ
れた半導体支持基板とデバイス形成用の半導体基板とを
前記両基板間に前記絶縁層が介在する形で貼り合わせた
後、前記半導体基板を薄膜化することにより前記半導体
層を形成することを特徴とし、前記絶縁層の一部をエッ
チングして開孔部を形成する工程や、前記低抵抗接続層
となる材料を前記開孔部が埋め込まれるように堆積させ
る工程には前記半導体層に形成するデバイスの製造に用
いるエッチング装置やＣＶＤ装置などの製造装置を利用
することができ、専用の製造装置を別途に必要としない
ので、簡単に且つ低コストで前記低抵抗接続層を形成す
ることができ、結果としてオン抵抗を増大させることな
しに破壊耐量を向上させることが可能な半導体装置を低
コストで製造することができる。

【００２２】

【発明の実施の形態】（実施形態１）本実施形態では、
図１に示す構成のＳＯＩ−ＬＤＭＯＳを例示する。図４
及び図５に示した従来例と同様に、本実施形態において
も、単結晶シリコン基板よりなる半導体支持基板１０上
に二酸化シリコンよりなる絶縁層１１を介してｎ形シリ
コン層よりなるｎ形半導体層１が形成されている。ｎ形
半導体層１内には、ｐ形ウェル領域４と、ｎ⁺形ドレイ
ン領域２とが離間して形成され、ｎ⁺形ソース領域３が
ｐ形ウェル領域４内に形成されている。ここに、ｐ形ウ
ェル領域４は、ｎ形半導体層１の主表面から絶縁層１１
に達する深さまで形成され、且つ、所定の耐圧を保持で
きるようにｎ⁺形ドレイン領域２から所定距離（ドリフ
ト距離）だけ離間して形成されている。

【００２３】ｐ形ウェル領域４の主表面側においてｎ形
半導体層１とｎ⁺形ソース領域３とで挟まれた領域上に
はゲート絶縁膜５を介してポリシリコンなどからなる絶
縁ゲート型のゲート電極６が形成され、ｐ形ウェル領域
４の主表面側においてｎ⁺形ソース領域３に隣接し且つ
ｎ⁺形ドレイン領域２から遠い側にｐ⁺形ベースコンタク
ト領域９が形成されている。なお、ｐ形ウェル領域４、
ｎ⁺形ソース領域３、ｐ⁺形ベースコンタクト領域９それ
ぞれの平面形状はｎ⁺形ドレイン領域２を全周に亙って
囲むドーナツ状に形成されている。

【００２４】また、ｎ⁺形ソース領域３とｐ形ウェル領
域４におけるｐ⁺形ベースコンタクト領域９とに跨る形
でソース電極８が形成されている。さらに、ｎ⁺形ドレ
イン領域２上にはドレイン電極７が形成されている。こ
の構成では、図４及び図５の従来例と同様に、ゲート電
極６への印加電圧を制御すればドレイン電極７・ソース
電極８間に流れる電流のオン・オフを制御することがで
きる。

【００２５】ところで、本実施形態のＳＯＩ−ＬＤＭＯ
Ｓは、ｐ形ウェル領域４と半導体支持基板１０とを短絡
する低抵抗の低抵抗接続層１３が絶縁層１１に貫設され
ている点に特徴がある。ここにおいて、低抵抗接続層１
３は、図１におけるゲート電極６下方においてｐ形ウェ
ル領域４直下の絶縁層１１に貫設されている。すなわ
ち、本実施形態では、絶縁層１１に貫設される低抵抗接
続層１３は、チャネル長方向（図１における左右方向）
においてｐ形ウェル領域４とｎ形半導体層１との接合に
近い部位に設けられている。また、半導体支持基板１０
は、ソース電極８に接続され接地されている。なお、本
実施形態では、図７ないし図９に示した従来構成のよう
なボディコンタクト領域１２は設けていない。

【００２６】以下、本実施形態のＳＯＩ−ＬＤＭＯＳの
動作について説明する。

【００２７】本実施形態のＳＯＩ−ＬＤＭＯＳは図４及
び図５の従来構成と同様に、ゲート電極６とソース電極
８との間にゲート電極６が高電位になるように電圧を印
加することによって、ｐ形ウェル領域４におけるゲート
絶縁膜５直下にチャネルが形成され、チャネルを通して
ｎ⁺形ドレイン領域２とｎ⁺形ソース領域３との間に電流
が流れオン状態となる。このときは、電流通路にｐｎ接
合が介在しないので、電流−電圧特性は微小電流領域で
線形になる（つまりオフセットがない）。

【００２８】これに対し、ＳＯＩ−ＬＤＭＯＳがオフの
状態において、ドレイン電極７とソース電極８との間
に、ドレイン電極８が高電位となるドレイン電圧Ｖ
_D（図６参照）が印加されている場合、ｐ形ウェル領域
４とｎ形半導体層１との接合に空乏層が形成される。そ
して、ドレイン電圧Ｖ_Dが耐圧を越えると、電界が最も
大きくなるｐ形ウェル領域４とｎ形半導体層１との接合
近傍で、なだれ増倍的に電子・正孔対が生成される（ブ
レークダウンが起こる）。このようなｐｎ接合の降伏時
に生成されるキャリアはポテンシャルの勾配に従って移
動しようとする。すなわち、正孔ｈ（図６参照）はｐ形
ウェル領域４を通ってソース電極８へ移動し、電子ｅ
（図６参照）はｎ形半導体層１、ｎ⁺形ドレイン領域２
を通ってドレイン電極７へ移動する。以上説明した動作
は図４及び図５に示した従来例と同様である。

【００２９】一方、上述の正孔ｈは、図４及び図５に示
した従来例と同様にｐ形ウェル領域４におけるｎ⁺形ソ
ース領域３直下を通過してソース電極８へ移動するが、
それに加えて上述の正孔ｈは低抵抗接続層１３を通過し
て半導体支持基板１０へ移動する。したがって、ゲート
電極６下方において絶縁層１１に低抵抗接続層１３が設
けられていることにより、ドレイン電極７・ソース電極
８間に耐圧以上の電圧が印加されることによるｐ形ウェ
ル領域４とｎ形半導体層１とのｐｎ接合の降伏時に生成
されるキャリアのうち、ソース電極８へ移動しようとす
るキャリア（正孔ｈ）の一部が低抵抗接続層１３を通し
て半導体支持基板１０へ移動することになり、ｎ⁺形ソ
ース領域３直下におけるｐ形ウェル領域４での電圧降下
を小さくすることができるので、ｎ形半導体層１、ｐ形
ウェル領域４、ｎ⁺形ソース領域３をそれぞれコレク
タ、ベース、エミッタとするｎｐｎ寄生バイポーラトラ
ンジスタがオンするのを防止することができる。しかし
て、従来例で説明した正帰還による電流の集中、熱破壊
という故障が発生し難く、破壊耐量を向上することがで
きる。しかも、本実施形態のＳＯＩ−ＬＤＭＯＳでは、
図７ないし図９に示した従来例で設けていたボディコン
タクト領域１２が不要なので、実効的なチャネル幅が減
少することもなく、当然、オン抵抗が増大することもな
い。要するに、本実施形態では、図４及び図５の従来例
と比較して、オン抵抗を増大させることなしに破壊耐量
を向上させることができるのである。

【００３０】次に、本実施形態のＳＯＩ−ＬＤＭＯＳの
製造方法について特にＳＯＩ構造を有する基板の形成方
法を、図２を参照しながら説明する。なお、本実施形態
では、上述の貼り合わせＳＯＩ法を基本としてＳＯＩ構
造を有する基板を形成している。

【００３１】まず、フォトリソグラフィ技術及びエッチ
ング技術などを利用して、半導体支持基板１０上に形成
された絶縁層１１を一部だけ厚み方向に貫通するように
（つまり、半導体支持基板１０の表面の一部が露出する
ように）エッチングすることによって絶縁層１１におけ
る低抵抗接続層１３の形成予定部位に開孔部１１ａを形
成することにより、図２（ａ）に示す構造が得られる。

【００３２】その後、前記低抵抗接続層１３となる材料
（以下では、ポリシリコンの場合について説明する）を
前記開孔部１１ａが埋め込まれるようにＣＶＤ法などに
よって堆積させることにより、図２（ｂ）に示す構造が
得られる。なお、図２（ｂ）における２３は堆積された
ポリシリコン層を示す。ここにおいて、ポリシリコン層
２３の堆積に用いる装置（例えば、ＣＶＤ装置）には、
ポリシリコンよりなるゲート電極６の堆積に用いる装置
を流用することもできる。

【００３３】上述のポリシリコン層２３を堆積した後、
絶縁層１１の表面側を平坦化することにより、つまり、
開孔部１１ａに埋め込まれたポリシリコン層２３の表面
と絶縁層１１の表面とが同一平面上に位置する（面一に
なる）ように平坦化することにより、ポリシリコン層２
３の一部よりなる低抵抗接続層１３が形成され、図２
（ｃ）に示す構造が得られる。ここに、上述の平坦化に
あたっては、一般にＬＳＩなどの製造プロセスで用いら
れているエッチバックやＣＭＰ（化学的機械研磨）法に
よる研磨などの平坦化プロセスを利用すればよい。

【００３４】その後、図２（ｄ）に示すように絶縁層１
１及び低抵抗接続層１３が形成された半導体支持基板１
０とデバイス形成用のシリコン基板よりなる半導体基板
２０とを両基板１０，２０間に絶縁層１１が介在する形
で対向させ、続いて両基板１０，２０を貼り合わせた
後、熱処理により貼り合わせ界面における結合強度を高
め、さらに、半導体基板２０を所望の厚みＴ１（図２
（ｄ）参照）になるまで研磨する（薄膜化する）ことに
より、図２（ｅ）に示すようなＳＯＩ構造を有する基板
が形成される。

【００３５】その後、半導体基板２０の一部よりなるｎ
形半導体層１に対し、前記各領域２，３，４，９を形成
すればよい。なお、各領域２，３，４，９の形成方法は
ＤＭＯＳＦＥＴ（いわゆるＤＭＯＳ）などの製造方法に
おいて周知なので説明を省略する。

【００３６】しかして、本実施形態の製造方法によれ
ば、絶縁層１１の一部をエッチングして開孔部１１ａを
形成する工程や、低抵抗接続層１３となる材料を開孔部
１１ａが埋め込まれるように堆積させる工程にはｎ形半
導体層１に形成するデバイスの製造に用いるエッチング
装置やＣＶＤ装置などの製造装置を利用することがで
き、専用の製造装置を別途に必要としないので、簡単に
且つ低コストで低抵抗接続層１３を形成することがで
き、結果としてオン抵抗を増大させることなしに破壊耐
量を向上させることが可能なＳＯＩ−ＬＤＭＯＳを低コ
ストで製造することができる。また、低抵抗接続層１３
としてポリシリコンを用いることにより、低抵抗接続層
１３とゲート電極６とで材料を同じにすることができ、
低抵抗接続層１３とゲート電極６とで同じ製造装置を利
用できるから、低抵抗接続層１３の形成が簡単であり且
つ低コスト化を図ることができる。しかも低抵抗接続層
１３としてポリシリコンを用いることにより、低抵抗接
続層１３によるＳＯＩ−ＬＤＭＯＳの汚染などの問題が
発生することもない。

【００３７】（実施形態２）本実施形態では図３に示す
構成のＳＯＩ−ＬＤＭＯＳを例示する。

【００３８】本実施形態のＳＯＩ−ＬＤＭＯＳの基本構
成は図１に示した実施形態１と略同じであって、図３に
示すように、低抵抗接続層１３が、ゲート電極６下方の
部位とｐ⁺形ベースコンタクト領域９下方の部位との間
に亙って形成されている点に特徴がある。すなわち、本
実施形態では、低抵抗接続層１３は、チャネル長方向
（図３における左右方向）においてｎ⁺形ソース領域３
の全域及びｐ形ウェル領域４におけるｎ⁺形ソース領域
３両側の各部位に跨って、絶縁層１１に貫設されてい
る。なお、実施形態１と同様の構成要素には同一の符号
を付して説明を省略する。

【００３９】本実施形態においても、ドレイン電極７・
ソース電極８間に耐圧以上の電圧が印加されることによ
るｐ形ウェル領域４とｎ形半導体層１とのｐｎ接合の降
伏時に生成されるキャリアのうち、ソース電極８へ移動
しようとするキャリア（正孔ｈ）の一部が低抵抗接続層
１３を通して半導体支持基板１０へ移動することにな
り、ｎ⁺形ソース領域３直下におけるｐ形ウェル領域４
での電圧降下を小さくすることができるので、ｎ形半導
体層１、ｐ形ウェル領域４、ｎ⁺形ソース領域３をそれ
ぞれコレクタ、ベース、エミッタとするｎｐｎ寄生バイ
ポーラトランジスタがオンするのを防止することができ
る。しかも、ｎ⁺形ソース領域３直下の部位における電
流の通過断面積が実施形態１に比べて大きくなるので、
ｎ⁺形ソース領域３直下のｐ形ウェル領域４での電圧降
下をより一層小さくすることができる。

【００４０】なお、本実施形態のＳＯＩ−ＬＤＭＯＳの
製造方法は、実施形態１と略同じであり、図２で説明し
た開孔部１１ａの開孔幅が異なるだけでその他の工程は
同じなので、図示及び説明を省略する。

【００４１】ところで、前記各実施形態では、絶縁層１
１が二酸化シリコンにより形成されているが、絶縁層１
１として、窒化アルミニウム、あるいは、窒化アルミニ
ウムと同様に二酸化シリコンよりも誘電率が低く且つ熱
伝導度が高い材料を用いてもよく、これらの材料を用い
ることにより、二酸化シリコンを用いる場合に比べて、
寄生容量を低減することができて低消費電力化及び高速
化を図ることができ、しかも、ドリフト領域を流れる電
流による熱（ジュール熱）を効率良く半導体支持基板１
０へ逃がすことができ、前記電流による発熱を抑制する
ことができる。

【００４２】また、前記各実施形態において、ｎ形半導
体層１のうち少なくともドリフト領域を、シリコンカー
バイド、あるいは、シリコンカーバイドと同様にシリコ
ンよりも広いバンドギャップを持つ材料により形成すれ
ば、オン抵抗を低く且つ耐圧を高くすることができ、し
かもｎ形半導体層１内で発生する熱を効率良く半導体支
持基板１０へ逃がすことができて発熱を抑制することが
でき、素子の熱破壊を抑制できる。

【００４３】なお、前記各実施形態では、ｎチャネルの
ＳＯＩ−ＬＤＭＯＳについて説明したが、ｐチャネルの
ＳＯＩ−ＬＤＭＯＳであってもよいことは勿論である。

【００４４】

【発明の効果】請求項１の発明は、半導体支持基板上に
絶縁層を介して形成された第１導電形の半導体層と、前
記半導体層の主表面側に形成された高濃度第１導電形の
ドレイン領域と、ドレイン領域と離間して且つ前記半導
体層の主表面から絶縁層まで形成された第２導電形のウ
ェル領域と、ウェル領域内の主表面側に形成された高濃
度第１導電形のソース領域と、ドレイン領域とソース領
域との間のウェル領域の表面上にゲート絶縁膜を介して
配置されたゲート電極と、ドレイン領域に接続されたド
レイン電極と、ソース領域とウェル領域とに跨って接続
されたソース電極とを備え、ウェル領域と半導体支持基
板とを短絡する低抵抗の低抵抗接続層がゲート電極下方
において前記絶縁層に貫設されているので、ゲート電極
下方において前記絶縁層に低抵抗接続層が設けられてい
ることにより、ドレイン電極・ソース電極間に耐圧以上
の電圧が印加されることによるウェル領域と前記半導体
層とのｐｎ接合の降伏時に生成されるキャリアのうち、
ソース電極へ移動しようとするキャリアの一部が低抵抗
接続層を通して半導体支持基板へ移動することになり、
ソース領域直下におけるウェル領域での電圧降下を小さ
くすることができるから、前記半導体層、ウェル領域、
ソース領域で形成される寄生バイポーラトランジスタが
オンするのを防止することができて破壊耐量を向上させ
ることができ、且つ、従来のようなボディコンタクト領
域を設ける必要がなくてチャネル幅が小さくなることも
ないから、オン抵抗を増大させることなしに破壊耐量を
向上させることができるという効果がある。

【００４５】請求項２の発明は、請求項１の発明におい
て、前記低抵抗接続層は、チャネル長方向においてソー
ス領域の全域及びウェル領域におけるソース領域両側の
各部位に跨って、前記絶縁層に貫設されているので、ド
レイン電極・ソース電極間に耐圧以上の電圧が印加され
ることによるウェル領域と前記半導体層とのｐｎ接合の
降伏時に生成されるキャリアのうち、低抵抗接続層を通
して半導体支持基板へ移動するキャリアの割合が増える
とともにソース領域直下のキャリアの通過断面積が大き
くなることになり、ソース領域直下におけるウェル領域
での電圧降下をより一層小さくすることができるから、
前記半導体層、ウェル領域、ソース領域で形成される寄
生バイポーラトランジスタがオンするのをより確実に防
止することができて破壊耐量を向上させることができる
という効果がある。

【００４６】請求項３の発明は、請求項１又は請求項２
の発明において、前記低抵抗接続層は、ポリシリコンよ
りなるので、前記低抵抗接続層の材料がゲート電極とし
て一般的に使用される材料と同じであり、低抵抗接続層
とゲート電極とで同じ製造装置を利用できるから、低抵
抗接続層の形成が簡単であり且つ低コスト化を図ること
ができるという効果がある。

【００４７】請求項４の発明は、請求項１ないし請求項
３の発明において、前記絶縁層は、窒化アルミニウム、
あるいは、二酸化シリコンよりも誘電率が低く且つ熱伝
導度が高い材料よりなるので、前記絶縁層として二酸化
シリコンを用いる場合に比べて、寄生容量を低減するこ
とができて低消費電力化及び高速化を図ることができ、
しかも、ドリフト領域を流れる電流による熱を効率良く
半導体支持基板へ逃がすことができ、前記電流による発
熱を抑制することができるという効果がある。

【００４８】請求項５の発明は、請求項１ないし請求項
３の発明において、前記半導体層のうち少なくともドリ
フト領域は、シリコンカーバイド、あるいは、シリコン
よりも広いバンドギャップを持つ材料よりなるので、前
記ドリフト領域がシリコンにより形成されている場合に
比べて、オン抵抗を低く且つ耐圧を高くでき、しかも半
導体層内で発生する熱を効率良く半導体支持基板へ逃が
すことができ、前記熱による熱破壊を抑制できるという
効果がある。

【００４９】請求項６の発明は、請求項１又は請求項２
記載の半導体装置の製造方法であって、半導体支持基板
上に形成された絶縁層を一部だけ厚み方向に貫通するよ
うにエッチングすることにより前記絶縁層に開口部を形
成した後、前記低抵抗接続層となる材料を前記開口部が
埋め込まれるように堆積させ、その後、前記絶縁層の表
面側を平坦化することにより前記低抵抗接続層を形成
し、次いで、前記絶縁層及び前記低抵抗接続層が形成さ
れた半導体支持基板とデバイス形成用の半導体基板とを
前記両基板間に前記絶縁層が介在する形で貼り合わせた
後、前記半導体基板を薄膜化することにより前記半導体
層を形成するので、前記絶縁層の一部をエッチングして
開口部を形成する工程や、前記低抵抗接続層となる材料
を前記開口部が埋め込まれるように堆積させる工程には
前記半導体層に形成するデバイスの製造に用いるエッチ
ング装置やＣＶＤ装置などの製造装置を利用することが
でき、専用の製造装置を別途に必要としないから、簡単
に且つ低コストで前記低抵抗接続層を形成することがで
き、結果としてオン抵抗を増大させることなしに破壊耐
量を向上させることが可能な半導体装置を低コストで製
造することができるという効果がある。

【図面の簡単な説明】

【図１】実施形態１を示す要部概略断面図である。

【図２】同上の製造方法を説明する主要工程断面図であ
る。

【図３】実施形態２を示す要部概略断面図である。

【図４】従来例を示し、（ａ）は概略断面図、（ｂ）は
ＳＯＩ層の概略平面図である。

【図５】同上の要部概略断面図である。

【図６】同上の動作説明図である。

【図７】他の従来例を示す一部破断した概略平面図であ
る。

【図８】図７のＸ−Ｘ’断面図である。

【図９】図７のＹ−Ｙ’断面図である。

【符号の説明】

１ ｎ形半導体層 ２ ｎ⁺形ドレイン領域 ３ ｎ⁺形ソース領域 ４ ｐ形ウェル領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ ドレイン電極 ８ ソース電極 ９ ｐ⁺形ベースコンタクト領域 １０ 半導体支持基板 １１ 絶縁層 １３ 低抵抗接続層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F110 AA02 AA09 AA13 AA15 AA18 BB12 CC02 DD05 DD12 DD13 DD22 EE09 GG01 GG02 GG12 GG13 GG44 GG60 HM12 HM13 HM14 QQ03 QQ17 QQ19 QQ30

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体支持基板上に絶縁層を介して形成
   された第１導電形の半導体層と、前記半導体層の主表面
   側に形成された高濃度第１導電形のドレイン領域と、ド
   レイン領域と離間して且つ前記半導体層の主表面から絶
   縁層まで形成された第２導電形のウェル領域と、ウェル
   領域内の主表面側に形成された高濃度第１導電形のソー
   ス領域と、ドレイン領域とソース領域との間のウェル領
   域の表面上にゲート絶縁膜を介して配置されたゲート電
   極と、ドレイン領域に接続されたドレイン電極と、ソー
   ス領域とウェル領域とに跨って接続されたソース電極と
   を備え、ウェル領域と半導体支持基板とを短絡する低抵
   抗の低抵抗接続層がゲート電極下方において前記絶縁層
   に貫設されてなることを特徴とする半導体装置。
2. 【請求項２】 前記低抵抗接続層は、チャネル長方向に
   おいてソース領域の全域及びウェル領域におけるソース
   領域両側の各部位に跨って、前記絶縁層に貫設されてな
   ることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記低抵抗接続層は、ポリシリコンより
   なることを特徴とする請求項１又は請求項２記載の半導
   体装置。
4. 【請求項４】 前記絶縁層は、窒化アルミニウム、ある
   いは、二酸化シリコンよりも誘電率が低く且つ熱伝導度
   が高い材料よりなることを特徴とする請求項１ないし請
   求項３のいずれかに記載の半導体装置。
5. 【請求項５】 前記半導体層のうち少なくともドリフト
   領域は、シリコンカーバイド、あるいは、シリコンより
   も広いバンドギャップを持つ材料よりなることを特徴と
   する請求項１ないし請求項３のいずれかに記載の半導体
   装置。
6. 【請求項６】 請求項１又は請求項２記載の半導体装置
   の製造方法であって、半導体支持基板上に形成された絶
   縁層を一部だけ厚み方向に貫通するようにエッチングす
   ることにより前記絶縁層に開孔部を形成した後、前記低
   抵抗接続層となる材料を前記開孔部が埋め込まれるよう
   に堆積させ、その後、前記絶縁層の表面側を平坦化する
   ことにより前記低抵抗接続層を形成し、次いで、前記絶
   縁層及び前記低抵抗接続層が形成された半導体支持基板
   とデバイス形成用の半導体基板とを前記両基板間に前記
   絶縁層が介在する形で貼り合わせた後、前記半導体基板
   を薄膜化することにより前記半導体層を形成することを
   特徴とする半導体装置の製造方法。