JP2007158321A - 半導体装置 - Google Patents

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Abstract

【課題】素子間分離された領域に埋込層を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとする。
【解決手段】半導体基板１において素子間分離された領域Ｚ１における底部に、電位がフローティング状態となっているｎ＋埋込層２２が形成されている。ｎ型のオフセット層２０が、チャネル形成領域１０とドレイン領域１３との間のトレンチゲート電極１６による電流経路となる部位に形成されている。ｎ型の電界緩和用ウエル層２１が、素子間分離された領域Ｚ１においてチャネル形成領域１０およびオフセット層２０の下にトレンチ１４よりも深く、かつ、チャネル形成領域１０につながるとともにトレンチ１４の下端を覆うように形成されている。
【選択図】図２

Description

本発明は半導体装置に関するものである。
トレンチゲートタイプの横型ＭＯＳＦＥＴが知られている（例えば、特許文献１）。このＭＯＳＦＥＴはトレンチゲート電極を用いてチャネル密度を上げてオン抵抗を低減することができる。
特開平１１−１０３０５８号公報
ところが、複合ＩＣの場合、バイポーラトランジスタ形成領域にｎ＋埋込層があり、図２３に示すように、この基板上にトレンチゲートタイプの横型ＭＯＳＦＥＴを形成する場合には、ｎ＋埋込層１００がドレイン電位になることにより、トレンチゲート電極１０８における底部のコーナーに電界が集中し、耐圧が低下するという問題がある。
より詳しく説明する。図２３において、ｎ型シリコン層１０１にはトレンチ１０２と埋込酸化膜１０３にてシリコン島が区画形成され、シリコン島においてチャネル形成領域１０４とｎ＋ソース領域１０５とコンタクト用ｐ＋ウエル層１０６とｎ＋ドレイン領域１０７とトレンチゲート電極１０８とが形成されている。シリコン島においてｎ型シリコン層１０１の底部にはｎ＋埋込層１００が形成されている。ここで、ｎ＋埋込層１００がある場合、ｎ＋ドレイン領域１０７に電圧を印加した際に、ｎ＋埋込層１００の電位もドレイン電位に合わせて上昇し、その結果、トレンチゲート電極１０８におけるドレイン領域１０７側の下端（図２３のＡ部）に電界が集中して耐圧が低下する。
本発明は、上記問題点に着目してなされたものであり、その目的は、素子間分離された領域に埋込層を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることにある。
上記の課題を解決するために、請求項１に記載の発明では、半導体基板において素子間分離された領域における底部に形成され、電位がフローティング状態となっている第１導電型の埋込層と、素子間分離された領域における主表面での表層部においてチャネル形成領域とドレイン領域との間のトレンチゲート電極による電流経路となる部位に形成された第１導電型のオフセット層と、素子間分離された領域においてチャネル形成領域およびオフセット層の下にトレンチよりも深く、かつ、チャネル形成領域につながるとともにトレンチの下端を覆うように形成された第２導電型の電界緩和用ウエル層と、を備えたことを要旨とする。
請求項１に記載の発明によれば、トランジスタ・オン時には、チャネル形成領域におけるトレンチゲート電極に対向する部位に反転層が形成され、チャネル形成領域におけるトレンチゲート電極に対向する部位（反転層）、およびオフセット層を介してドレイン領域とソース領域との間に電流が流れる。
一方、チャネル形成領域およびオフセット層の下に電界緩和用ウエル層が形成され、チャネル形成領域に電界緩和用ウエル層がつながり、かつ、トレンチの下端を電界緩和用ウエル層が覆っている。よって、トレンチゲート電極におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。また、埋込層の電位をフローティング状態にすることにより、耐圧と静電気耐量を両立できる。
このようにして、素子間分離された領域に埋込層を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
請求項２に記載の発明では、半導体基板において素子間分離された領域における第１導電型の不純物拡散領域の底部に形成され、電位がフローティング状態となっている第２導電型の埋込層と、素子間分離された領域における半導体基板の主表面での表層部に形成され、かつ、埋込層に達する深さの第２導電型のチャネル形成領域と、素子間分離された領域における主表面から掘られ、その平面構造としてソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域よりも深く、かつ、埋込層の内部に達するように形成されたトレンチと、を備えたことを要旨とする。
請求項２に記載の発明によれば、チャネル形成領域が埋込層に達しているとともに、トレンチが埋込層の内部に達している。よって、トレンチゲート電極におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。また、埋込層の電位をフローティング状態にすることにより、耐圧と静電気耐量を両立できる。
このようにして、素子間分離された領域に埋込層を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
請求項３に記載の発明では、半導体基板において素子間分離された領域における第１導電型の不純物拡散領域の底部に形成された第２導電型の埋込層と、素子間分離された領域における半導体基板の主表面での表層部に埋込層よりも浅く形成された第２導電型のチャネル形成領域と、素子間分離された領域における主表面から掘られ、その平面構造としてソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域よりも深く、かつ、埋込層よりも浅く形成されたトレンチと、素子間分離された領域において埋込層とチャネル形成領域とを電気的に接続する第２導電型の不純物拡散領域と、を備えたことを要旨とする。
請求項３に記載の発明によれば、トレンチが埋込層より浅く形成されるとともに、埋込層がチャネル形成領域と第２導電型の不純物拡散領域により電気的に接続されている。よって、トレンチゲート電極におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。
このようにして、素子間分離された領域に埋込層を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
請求項４に記載の発明では、半導体基板において素子間分離された領域における底部に形成され、電位がフローティング状態となっている第１導電型の埋込層と、素子間分離された領域における主表面から掘られ、その平面構造としてソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域よりも深く、かつ、埋込層よりも浅く形成されたトレンチと、トレンチの下方で、かつ、埋込層の下部においてトレンチよりも広範囲にわたり形成された絶縁層と、絶縁層の下にトレンチよりも広範囲にわたり形成され、かつ、チャネル形成領域と電気的に接続された電位付与層と、を備えたことを要旨とする。
請求項４に記載の発明によれば、トレンチの下方で、かつ、埋込層の下部において絶縁層がトレンチよりも広範囲にわたり形成されるとともに、絶縁層の下に電位付与層がトレンチよりも広範囲にわたり形成され、かつ、チャネル形成領域と電気的に接続されている。よって、トレンチゲート電極におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。また、埋込層の電位をフローティング状態にすることにより、耐圧と静電気耐量を両立できる。
このようにして、素子間分離された領域に埋込層を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
請求項５に記載のように、請求項１〜４のいずれか１項に記載の半導体装置において、素子間分離用トレンチにより半導体基板において素子間分離された領域を形成すると、素子間分離を容易に行うことができる。
請求項６に記載のように、請求項１に記載の半導体装置において、素子間分離用トレンチにより半導体基板において素子間分離された領域を形成するとともに、電界緩和用ウエル層が素子間分離用トレンチに接しないようにすると、電流リークを抑制する上で好ましいものとなる。
請求項７に記載のように、請求項１に記載の半導体装置において、電界緩和用ウエル層が埋込層まで届いていない構成とすると、素子間分離された領域が厚い場合において実用上好ましいものとなる。
請求項８に記載のように、請求項１〜７のいずれか１項に記載の半導体装置において、主表面の上にゲート絶縁膜を介してプレーナゲート電極をさらに形成すると、オン抵抗の低減を図ることができる。
請求項９に記載のように、請求項８に記載の半導体装置において、素子間分離された領域における半導体基板の主表面でのプレーナゲート電極による電流経路となる部位にＬＯＣＯＳ酸化膜をさらに形成すると、耐圧の向上を図ることができる。
請求項１０に記載のように、請求項１〜９のいずれか１項に記載の半導体装置において、素子間分離された領域に複数のトレンチゲート電極を形成すると、素子間分離された領域毎に１つのトレンチゲート電極を形成する場合に比べ、同じ数のトレンチゲート電極を配する場合において、素子間分離された領域の小面積化を図ることができる。
ここで、請求項１１に記載のように、ドレイン領域とチャネル形成領域をストライプ状に形成する、または、請求項１２に記載のように、ドレイン領域とチャネル形成領域をメッシュ状に形成するとよい。
請求項１３に記載のように、請求項１に記載の半導体装置において、前記ドレイン領域の近傍に、前記オフセット層と同一導電型で、かつ前記オフセット層よりも高濃度かつ前記ドレイン領域よりも低濃度な不純物拡散領域をさらに形成すると、サージ耐量の向上を図ることができる。
請求項１４に記載のように、請求項１に記載の半導体装置において、前記チャネル形成領域内における前記主表面での表層部に、前記チャネル形成領域と同一導電型で、かつ前記チャネル形成領域よりも高濃度なソースコンタクト領域を前記ソース領域と隣接して形成するとともに、前記ソース領域の近傍における前記ソースコンタクト領域に、前記チャネル形成領域と同一導電型で、かつ前記チャネル形成領域よりも高濃度かつ前記ソースコンタクト領域よりも低濃度な不純物拡散領域を形成すると、サージ耐量の向上を図る上で好ましいものとなる。
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１には、本実施形態における半導体装置の平面図を示す。図１のＡ−Ａ線での縦断面を図２に示す。図１のＢ−Ｂ線での縦断面を図３に示す。本半導体装置は複合ＩＣであり、バイポーラトランジスタとＭＯＳトランジスタが１チップ内に作り込まれている。ＭＯＳトランジスタは、トレンチゲートタイプの横型ＭＯＳトランジスタ構造を有し、かつ、Ｎチャネルトランジスタである。
図２，３において、半導体基板１として、シリコン基板２の上に埋込酸化膜３を介してｎ型（第１導電型）のシリコン層４を形成したものを用いている。このｎ型シリコン層４の底部にはｎ＋埋込層５が形成されている。半導体基板１の上面が主表面１ａとなっている。
シリコン層４には、埋込酸化膜３に達する素子間分離用トレンチ６が形成され、この素子間分離用トレンチ６は図１に示すように四角枠状に形成されている。素子間分離用トレンチ６内には絶縁膜７が埋め込まれている。このように、横型ＭＯＳトランジスタ形成島はトレンチ６により周囲と分離され、半導体基板１においてトレンチ６により素子間分離された領域（横型ＭＯＳトランジスタ形成領域）Ｚ１が区画形成されている。
同様にトレンチにより素子間分離されたバイポーラトランジスタ形成領域（島）においてバイポーラトランジスタ（図示略）が形成されており、同バイポーラトランジスタ形成領域（島）においてｎ＋埋込層５が形成されている。
素子間分離された領域（横型ＭＯＳトランジスタ形成領域）Ｚ１における半導体基板１の主表面１ａでの表層部にはｐ型（第２導電型）のチャネル形成領域（ｐウエル層）１０が形成されている。さらに、チャネル形成領域１０内における主表面１ａでの表層部にはｎ＋ソース領域（第１導電型のソース領域）１１が形成されている。また、チャネル形成領域１０内における表層部にはｐ＋ソースコンタクト領域（ｐ＋ウエル層）１２がｎ＋ソース領域１１と隣接して形成されている。
素子間分離された領域Ｚ１における主表面１ａでの表層部において上記ｐ型のチャネル形成領域１０とは離間した位置にはｎ＋ドレイン領域（第１導電型のドレイン領域）１３が形成されている。
素子間分離された領域Ｚ１における主表面１ａからトレンチ１４が掘られており、トレンチ１４はその平面構造としてｎ＋ソース領域１１からｎ＋ドレイン領域１３に向かう方向においてｎ＋ソース領域１１とｎ＋ドレイン領域１３との間のｐ型のチャネル形成領域１０を貫通し、かつ、縦断面構造としてチャネル形成領域１０よりも深く形成されている。トレンチ１４の内面においてゲート絶縁膜としてのゲート酸化膜１５を介してトレンチゲート電極１６が形成されている。
シリコン層４の上にはソース電極１７、チャネル形成領域用の電極１８、ドレイン電極１９が配置され、ソース電極１７はｎ＋ソース領域１１と電気的に接続されている。チャネル形成領域用の電極１８はｐ＋ソースコンタクト領域（ｐ＋ウエル層）１２と電気的に接続されている。この電極１７，１８によりソース領域１１およびチャネル形成領域１０にソース電圧が印加される。一方、ドレイン電極１９はｎ＋ドレイン領域１３と電気的に接続されている。この電極１９によりドレイン領域１３にドレイン電圧が印加される。
素子間分離された領域Ｚ１における主表面１ａでの表層部においてｎ型（第１導電型）のオフセット層２０が形成され、このオフセット層２０はチャネル形成領域１０およびｎ＋ドレイン領域１３の周りの全領域に形成されている。よって、このオフセット層２０はチャネル形成領域１０とドレイン領域１３との間のトレンチゲート電極１６による電流経路となる部位にも形成されている。オフセット層２０はｎ＋ドレイン領域１３よりも深く、かつ、チャネル形成領域１０よりも浅く形成されている。
素子間分離された領域Ｚ１においてチャネル形成領域１０およびオフセット層２０の下にはｐ型（第２導電型）の電界緩和用ウエル層２１がトレンチ１４よりも深く、かつ、チャネル形成領域１０につながるとともにトレンチ１４の下端を覆うように形成されている。つまり、トレンチゲート電極１６の底部にｐ型のウエル層２１を形成してｎ型オフセット層２０とｐ型電界緩和用ウエル層２１を二重拡散したリサーフ構造としている。図２，３では、素子間分離された領域（横型ＭＯＳトランジスタ形成領域）Ｚ１において、その底部にはｎ＋埋込層（第１導電型の埋込層）２２が電界緩和用ウエル層２１と接するように形成されている。ｎ＋埋込層２２は、電位がフローティング状態となっている。
次に、このように構成した半導体装置の作用を説明する。
横型パワーＭＯＳトランジスタがオフ時（ドレイン電位：正の所定電位，ゲート電位：０ボルト，ソース電位：０ボルト）の場合、電流は流れない。
一方、横型パワーＭＯＳトランジスタがオン時（ドレイン電位：正の所定電位，ゲート電位：正の所定電位，ソース電位：０ボルト）の場合、ｐ型のチャネル形成領域１０におけるトレンチゲート電極１６に対向する部位に反転層が形成される。そして、図１，２において二点鎖線にて示す経路にて、ｐ型のチャネル形成領域１０におけるトレンチゲート電極１６に対向する部位（反転層）、およびｎ型オフセット層２０を介してｎ＋ドレイン領域１３とｎ＋ソース領域１１との間に電流が流れる。このとき、電流経路は表面から離れた深い部分にまで形成され、そのためオン抵抗を小さくすることができる。
このようにして、トレンチ１４はｐ型のチャネル形成領域１０を横切ってｎ＋ソース領域１１からｎ型オフセット層２０まで達しており、トレンチゲート電極１６に正の電位を印加することによりトレンチゲート電極１６の側面に反転層が形成され、この反転層を通して電流が流れる。このように、トレンチゲート電極１６を利用することにより、プレーナ構造に対して面積あたりのチャネル密度が向上し、オン抵抗を低減できる。
ここで、図２３のように、ｎ＋埋込層１００がある場合、ｎ＋ドレイン領域１０７に電圧を印加した際に、ｎ＋埋込層１００の電位もドレイン電位に合わせて上昇し、その結果、トレンチゲート電極１０８におけるドレイン領域１０７側の下端（図２３のＡ部）に電界が集中して耐圧が低下する。これに対し図２の本実施形態においては、ｐ型のチャネル形成領域１０とつながっているｐ型電界緩和用ウエル層２１がトレンチ１４（トレンチゲート電極１６）の下端を覆っている。これにより、ドレイン領域１３に電位を印加した際に、トレンチゲート電極１６におけるドレイン領域１３側の下端（図２のＡ部）に電界が集中せず、耐圧が向上する。
また、ｎ＋埋込層２２はトレンチ１４によって周囲から分離され、フローティングとなっている。ここで、ｎ＋埋込層２２をドレイン電位とすると、トレンチゲート電極１６の端部（底部のコーナー）に電界が集中しやすく、耐圧が低下する。また、ｎ＋埋込層２２をソース電位とすると、静電気印加時に図２のｎ型オフセット層２０／ｐ型電界緩和用ウエル層２１／ｎ＋埋込層２２でのｎｐｎトランジスタによる寄生バイポーラ動作を起こしやすく、静電気耐量の低下を招く。これに対し、ｎ＋埋込層２２をフローティングとすることにより耐圧と静電気耐量を両立できる（耐圧を向上するとともに静電耐量を確保することができる）。
このようにして、素子間分離された領域Ｚ１に埋込層２２を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
また、素子間分離用トレンチ６により半導体基板１において素子間分離された領域Ｚ１を形成したので、素子間分離を容易に行うことができる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図４は本実施形態における半導体装置の平面図であり、図５は図４のＡ−Ａ線での縦断面図であり、図６は図４のＢ−Ｂ線での縦断面図である。
図４，５，６に示すように、本実施形態の半導体装置においては、トレンチゲート電極１６に加えてプレーナゲート電極３１を備えた構成となっている。
図４，６に示すように、主表面１ａの上にゲート絶縁膜としてのゲート酸化膜３０を介してプレーナゲート電極３１が形成されている。このプレーナゲート電極３１と図５のトレンチゲート電極１６は一体化されている。また、ｎ＋ドレイン領域１３とチャネル形成領域１０との間における主表面１ａにはＬＯＣＯＳ酸化膜３２が形成されている。
そして、横型パワーＭＯＳトランジスタのオン時（ゲート電極に正の電圧を印加した時）には、ｐ型のチャネル形成領域１０におけるトレンチゲート電極１６に対向する部位およびプレーナゲート電極３１に対向する部位に反転層が形成される。そして、図４において電流（Ｉ）にて示す経路にて、チャネル形成領域１０におけるトレンチゲート電極１６に対向する部位（反転層）、およびｎ型オフセット層２０を介してｎ＋ドレイン領域１３とｎ＋ソース領域１１との間に電流が流れる。また、図４において電流（ＩＩ）にて示す経路にて、チャネル形成領域１０におけるプレーナゲート電極３１に対向する部位（反転層）、およびｎ型オフセット層２０を介してｎ＋ドレイン領域１３とｎ＋ソース領域１１との間に電流が流れる。このようにして、トレンチゲート電極１６とプレーナゲート電極３１の両方を利用した横型パワー素子構造の本トランジスタにおいては、トレンチゲートの横型パワー素子に対してオン抵抗の低減を実現することができる。
上記実施形態によれば、以下のような効果を得ることができる。
（イ）主表面１ａの上にゲート絶縁膜としてのゲート酸化膜３０を介してプレーナゲート電極３１をさらに形成したので、オン抵抗の低減を図ることができる。
（ロ）素子間分離された領域Ｚ１における半導体基板１の主表面１ａでのプレーナゲート電極３１による電流経路となる部位にＬＯＣＯＳ酸化膜３２をさらに形成したので、耐圧の向上を図ることができる。
（第３の実施の形態）
次に、第３の実施の形態を、第２の実施の形態との相違点を中心に説明する。
図４に代わる本実施形態における半導体装置の平面図を図７に示す。
図７において、素子間分離された領域Ｚ１においては図中の左右方向での右側および左側にドレイン領域１３がそれぞれ形成されるとともに図中の左右方向での中央部にチャネル形成領域１０（ソース領域１１）が形成されている。右側および左側のドレイン領域１３と中央部のチャネル形成領域１０（ソース領域１１）はそれぞれ帯状をなし、かつ、平行に延びている。このように、ドレイン領域１３とチャネル形成領域１０（ソース領域１１）をストライプ状に形成している。そして、中央部のソース領域１１から右側のドレイン領域１３に向かうように３つのトレンチ１４（トレンチゲート電極１６）が延設されているとともに、中央部のソース領域１１から左側のドレイン領域１３に向かうように３つのトレンチ１４（トレンチゲート電極１６）が延設されている。
以上のように、素子間分離された領域Ｚ１に複数のトレンチゲート電極１６が形成されている。このようにすると、面積を削減することができる。即ち、素子間分離された領域に複数のトレンチゲート電極１６を形成すると、素子間分離された領域毎に１つのトレンチゲート電極１６を形成する場合に比べ、同じ数のトレンチゲート電極１６を配する場合において、素子間分離された領域Ｚ１の小面積化を図ることができる。この構成は他の実施形態（第６〜８の実施形態）にも適用できる。
図７ではドレイン領域１３とチャネル形成領域１０（ソース領域１１）をストライプ状に配置したが、これに代わり、図８に示すように、ドレイン領域１３とチャネル形成領域１０（ソース領域１１）をメッシュ状に形成してもよい。詳しくは、図８において、素子間分離された領域Ｚ１においては図中の左上および右下にドレイン領域１３がそれぞれ形成されるとともに図中の右上および左下にチャネル形成領域１０（ソース領域１１）がそれぞれ形成されている。左上および右下のドレイン領域１３は四角形状をなすとともに右上および左下のチャネル形成領域１０（ソース領域１１）も四角形状をなしている。このように、ドレイン領域１３とチャネル形成領域１０（ソース領域１１）をメッシュ状に形成している。そして、ソース領域１１からドレイン領域１３に向かうようにトレンチ１４（トレンチゲート電極１６）が延設されている。このストライプ状にする構成やメッシュ状にする構成は他の実施形態（第６〜８の実施形態）にも適用できる。
（第４の実施の形態）
次に、第４の実施の形態を、第２の実施の形態との相違点を中心に説明する。
図９に示すように、ｐ型電界緩和用ウエル層２１を、素子間分離用トレンチ６に接しないように形成している。これにより、素子間分離用トレンチ６の側壁においてはｐｎ接合が無いため、リークの影響を低減することができる。
以上のように、電界緩和用ウエル層２１が素子間分離用トレンチ６に接しない構成とすることにより、トレンチ側面にｐｎ接合が無いため電流リークを抑制する上で好ましいものとなる。
（第５の実施の形態）
次に、第５の実施の形態を、第２の実施の形態との相違点を中心に説明する。
図１０に示すように、ｐ型電界緩和用ウエル層２１を、ｎ＋埋込層２２まで届いていない構造としている。つまり、ｎ＋埋込層２２の上に、ｎ−層４０を挟んでｐ型電界緩和用ウエル層２１を形成している。ｎ−層４０はシリコン層４におけるｎ＋埋込層２２を埋め込む前（素子を作り込む前）のシリコンである。シリコン層４が厚い場合、詳しくは、ｎ−領域４ａの厚さｄが厚い場合にも好ましいものとなる。即ち、シリコン層４が厚い場合にも、ウエル層２１の深さを埋込ｎ＋層２２に達するほどに深く形成する必要が無くなる。
以上のように、電界緩和用ウエル層２１が埋込層４０まで届いていない構成とすることにより、素子間分離された領域Ｚ１が厚い場合において実用上好ましいものとなる。
これまでの各実施形態の説明においてはトレンチにより素子間分離する場合について説明したが、ｐｎ接合により素子間分離する場合に適用してもよい。これは、以降の他の実施形態も同様である。
また、これまでの各実施形態の説明では第１導電型がｎ型、第２導電型がｐ型であるＮチャネルトランジスタであったが（オフセット層２０をｎ型、電界緩和用ウエル層２１をｐ型としたが）、これを逆にして第１導電型がｐ型、第２導電型がｎ型であるＰチャネルトランジスタに適用してもよい（オフセット層２０をｐ型、電界緩和用ウエル層２１をｎ型としてもよい）。
また、図１，２に代わる図１１，１２に示すように、ｎ型ドレイン領域１３の近傍にｎ型オフセット層２０よりも濃度が高い不純物拡散領域４５を追加してもよい。詳しくは、ｎ型のドレイン領域１３の近傍に、ｎ型で（オフセット層２０と同一導電型で）、かつオフセット層２０よりも高濃度かつドレイン領域１３よりも低濃度な不純物拡散領域４５を形成するとよい。これにより、ＥＳＤサージが印加された場合に、ドレイン領域１３の近傍の電界が緩和される。この結果、ＥＳＤサージ耐量が向上する効果が得られる。
さらに、図１１，１２に示すように、ソース領域１１の近傍のｐ型チャネル形成領域（ボディー領域）１０内に、当該領域１０より高濃度の不純物拡散領域４６を追加してもよい。詳しくは、ソースコンタクト領域１２は、ｐ型で（チャネル形成領域１０と同一導電型で）、かつチャネル形成領域１０よりも高濃度であり、ｐ型のチャネル形成領域１０内における主表面１ａでの表層部においてソース領域１１と隣接して形成されている。不純物拡散領域４６が、ｎ型のソース領域１１の近傍におけるソースコンタクト領域１２に形成され、不純物拡散領域４６はｐ型で（チャネル形成領域１０と同一導電型で）、かつチャネル形成領域１０よりも高濃度かつソースコンタクト領域（ｐ＋ウエル層）１２よりも低濃度である。これにより、ソース領域１１の近傍の寄生バイポーラトランジスタの動作が抑えられ、ＥＳＤサージを始めとするサージ耐量を向上することができる。なお、不純物拡散領域４６は、図１１，１２中のドレイン領域側においてソース領域１１の内側で終端している。
（第６の実施の形態）
次に、第６の実施の形態を、第２の実施の形態との相違点を中心に説明する。
図１３は本実施形態における半導体装置の平面図であり、図１４は図１３のＡ−Ａ線での縦断面図であり、図１５は図１３のＢ−Ｂ線での縦断面図である。
本実施形態において、第１，２の実施形態と同様の部分については図面に同一の符号を付すことによりその説明は省略し、本実施形態における特徴的構成部分について詳しく説明する。
図１３，１４，１５に示すように、本実施形態の半導体装置においては、シリコン層５０はｐ−層５１が形成されている。素子間分離領域Ｚ１において、ｎ型の不純物拡散領域５３の底部にｐ−層５２（埋込層）が形成され、ｐ−層５２は電位がフローティング状態となっている。ｐ型のチャネル形成領域１０は、素子間分離領域Ｚ１における半導体基板１の主表面１ａでの表層部に形成され、かつ、ｐ−層５２に達する深さとなっている。トレンチ１４は、素子間分離領域Ｚ１における主表面１ａから掘られ、その平面構造としてソース領域１１からドレイン領域１３に向かう方向においてソース領域１１とドレイン領域１３との間のチャネル形成領域１０を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域１０よりも深く、かつ、ｐ−層５２の内部に達するように形成されている。つまり、トレンチゲート電極１６のドレイン領域側のコーナー部がドレイン領域１３とは逆導電型であるｐ型の領域（５２）の内部に形成される構造となっている。
これにより、トレンチ１４の下部にドレイン電位が回り込まない。この結果、トレンチゲート電極１６のコーナー部での電界強度が低下し、耐圧の向上という効果が得られる。図１３，１４，１５はＮチャネルトランジスタであったが、Ｐチャネルトランジスタでもよい。
以上のように本実施形態によれば、下記のような効果を得ることができる。
チャネル形成領域１０がｐ−層５２（埋込層）に達しているとともに、トレンチ１４がｐ−層５２（埋込層）の内部に達しているので、トレンチゲート電極１６におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。また、ｐ−層５２（埋込層）の電位をフローティング状態にすることにより、耐圧と静電気耐量を両立できる。その結果、素子間分離された領域にｐ−層５２（埋込層）を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
（第７の実施の形態）
次に、第７の実施の形態を、第２の実施の形態との相違点を中心に説明する。
図１６は本実施形態における半導体装置の平面図であり、図１７は図１６のＡ−Ａ線での縦断面図であり、図１８は図１６のＢ−Ｂ線での縦断面図である。
本実施形態において、第１，２の実施形態と同様の部分については図面に同一の符号を付すことによりその説明は省略し、本実施形態における特徴的構成部分について詳しく説明する。
図１６，１７，１８はＰチャネルトランジスタである。素子間分離領域Ｚ１において、ｐ型の不純物拡散領域６４の底部にｎ型の埋込層６５が形成されている。ｎ型のチャネル形成領域６０は、素子間分離領域Ｚ１における半導体基板１の主表面１ａでの表層部に埋込層６５よりも浅く形成されている。ｐ型のソース領域６１は、チャネル形成領域６０内における主表面１ａでの表層部に形成されている。ｐ型のドレイン領域６３は、素子間分離領域Ｚ１における主表面１ａでの表層部においてチャネル形成領域６０とは離間した位置に形成されている。さらに、ｎ＋ソースコンタクト領域６２が形成されている。また、ソース電極１７とチャネル形成領域用の電極１８とドレイン電極１９を具備している。
さらに、トレンチ１４は、素子間分離領域Ｚ１における主表面１ａから掘られ、その平面構造としてソース領域６１からドレイン領域６３に向かう方向においてソース領域６１とドレイン領域６３との間のチャネル形成領域６０を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域６０よりも深く、かつ、埋込層６５よりも浅く形成されている。トレンチゲート電極１６のドレイン領域側のコーナー部は、ドレイン領域６３と同じ導電型領域、即ち、ｐ型不純物拡散領域６４の内部に形成されている。この不純物拡散領域６４の下部に、ｎ＋埋込層（ドレイン領域６３と逆導電型の層）６５が形成されている。この埋込層６５は、ＬＤＭＯＳ内の一部においてチャネル形成領域（ソースのボディー拡散層）６０とｎ型不純物拡散領域６６，６７を通してつながっている。つまり、ｎ型不純物拡散領域６６，６７は、素子間分離領域Ｚ１において埋込層６５とチャネル形成領域６０とを電気的に接続している。
これにより、トレンチ１４の下部にドレイン電位が回り込まない。この結果、トレンチゲート電極１６のコーナー部での電界強度が低下し、耐圧の向上という効果が得られる。図１６，１７，１８は第１導電型がｐ型、第２導電型がｎ型としたＰチャネルトランジスタであったが、第１導電型がｎ型、第２導電型がｐ型としたＮチャネルトランジスタでもよい。
以上のように本実施形態によれば、下記のような効果を得ることができる。
トレンチ１４が埋込層６５より浅く形成されるとともに、埋込層６５がチャネル形成領域６０と不純物拡散領域６６，６７により電気的に接続されているので、トレンチゲート電極１６におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。その結果、素子間分離された領域に埋込層６５を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
（第８の実施の形態）
次に、第８の実施の形態を、第２の実施の形態との相違点を中心に説明する。
図１９は本実施形態における半導体装置の平面図であり、図２０は図１９のＡ−Ａ線での縦断面図であり、図２１は図１９のＢ−Ｂ線での縦断面図である。
本実施形態において、第１，２の実施形態と同様の部分については図面に同一の符号を付すことによりその説明は省略し、本実施形態における特徴的構成部分について詳しく説明する。
図１９，２０，２１に示すように、半導体基板１において素子間分離領域Ｚ１におけるｎ型不純物拡散領域６９の底部にｎ＋型の埋込層７０が形成され、埋込層７０はその電位がフローティング状態となっている。また、トレンチ１４は、素子間分離領域Ｚ１における主表面１ａから掘られ、その平面構造としてソース領域１１からドレイン領域１３に向かう方向においてソース領域１１とドレイン領域１３との間のチャネル形成領域１０を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域１０よりも深く、かつ、埋込層７０よりも浅く形成されている。Ｎチャネルトランジスタにおいて、トレンチゲート電極１６のドレイン領域１３側のコーナー部は、ドレイン領域１３と同じ導電型のｎ型不純物拡散領域６９の内部に形成されている。絶縁層としての埋込酸化膜３が、トレンチ１４の下方で、かつ、埋込層７０の下部においてトレンチ１４よりも広範囲にわたり形成されている。電位付与層７１が埋込酸化膜３の下にトレンチ１４よりも広範囲にわたり形成されている。埋込酸化膜３には貫通孔７２が形成され、貫通孔７２内を含めてｐ型不純物拡散領域７３，７４が形成されている。ｐ型不純物拡散領域７３，７４により電位付与層７１がチャネル形成領域１０と電気的に接続され、電位付与層７１の電位がソース電位となる。
このような構造をとることにより、トレンチ１４の下部にドレイン電位が回り込まない。この結果、トレンチゲート電極１６のコーナー部での電界強度が低下し、耐圧の向上という効果が得られる。
なお、前記電位付与層７１はＳＯＩ基板の支持基板（シリコン基板）を用いたが、図２２に示すようにシリコン基板２の裏面に形成した金属層７５であってもよく、要は、金属層、半導体層、いずれでもよい。図１９，２０，２１はＮチャネルトランジスタであったが、Ｐチャネルトランジスタでもよい。
以上のように本実施形態によれば、下記のような効果を得ることができる。
トレンチ１４の下方で、かつ、埋込層７０の下部において埋込酸化膜（絶縁層）３がトレンチ１４よりも広範囲にわたり形成されるとともに、埋込酸化膜（絶縁層）３の下に電位付与層７１（７５）がトレンチ１４よりも広範囲にわたり形成され、かつ、チャネル形成領域１０と電気的に接続されているので、トレンチゲート電極１６におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。また、埋込層７０の電位をフローティング状態にすることにより、耐圧と静電気耐量を両立できる。その結果、素子間分離された領域に埋込層７０を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
第１の実施形態における半導体装置の平面図。 図１のＡ−Ａ線での縦断面図。 図１のＢ−Ｂ線での縦断面図。 第２の実施形態における半導体装置の平面図。 図４のＡ−Ａ線での縦断面図。 図４のＢ−Ｂ線での縦断面図。 第３の実施形態における半導体装置の平面図。 別例の半導体装置の平面図。 第４の実施形態における半導体装置の縦断面図。 第５の実施形態における半導体装置の縦断面図。 別例の半導体装置の平面図。 図１１のＡ−Ａ線での縦断面図。 第６の実施形態における半導体装置の平面図。 図１３のＡ−Ａ線での縦断面図。 図１３のＢ−Ｂ線での縦断面図。 第７の実施形態における半導体装置の平面図。 図１６のＡ−Ａ線での縦断面図。 図１６のＢ−Ｂ線での縦断面図。 第８の実施形態における半導体装置の平面図。 図１９のＡ−Ａ線での縦断面図。 図１９のＢ−Ｂ線での縦断面図。 別例の半導体装置の縦断面図。 半導体装置の縦断面図。
符号の説明
１…半導体基板、１ａ…主表面、４…シリコン層、６…素子間分離用トレンチ、１０…チャネル形成領域、１１…ｎ＋ソース領域、１３…ｎ＋ドレイン領域、１４…トレンチ、１５…ゲート酸化膜、１６…トレンチゲート電極、２０…オフセット層、２１…ｎ型電界緩和用ウエル層、２２…ｎ＋埋込層、３０…プレーナゲート絶縁膜、３１…プレーナゲート電極、４５…不純物拡散領域、４６…不純物拡散領域、５０…シリコン層、５２…ｐ−層、５３…ｎ型不純物拡散領域、６０…チャネル形成領域、６１…ソース領域、６２…ソースコンタクト領域、６３…ドレイン領域、６４…ｐ型不純物拡散領域、６５…埋込層、６６…ｎ型不純物拡散領域、６７…ｎ型不純物拡散領域、６９…ｎ型領域、７０…埋込層、７１…電位付与層、７５…金属層。

Claims (14)

  1. 半導体基板（１）において素子間分離された領域（Ｚ１）における底部に形成され、電位がフローティング状態となっている第１導電型の埋込層（２２）と、
    前記素子間分離された領域（Ｚ１）における半導体基板（１）の主表面（１ａ）での表層部に形成された第２導電型のチャネル形成領域（１０）と、
    前記チャネル形成領域（１０）内における前記主表面（１ａ）での表層部に形成された第１導電型のソース領域（１１）と、
    前記素子間分離された領域（Ｚ１）における前記主表面（１ａ）での表層部において前記チャネル形成領域（１０）とは離間した位置に形成された第１導電型のドレイン領域（１３）と、
    前記ソース領域（１１）およびチャネル形成領域（１０）にソース電圧を印加する電極（１７，１８）と、
    前記ドレイン領域（１３）にドレイン電圧を印加する電極（１９）と、
    前記素子間分離された領域（Ｚ１）における前記主表面（１ａ）から掘られ、その平面構造として前記ソース領域（１１）からドレイン領域（１３）に向かう方向においてソース領域（１１）とドレイン領域（１３）との間のチャネル形成領域（１０）を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域（１０）よりも深く形成されたトレンチ（１４）と、
    前記トレンチ（１４）の内面においてゲート絶縁膜（１５）を介して形成されたトレンチゲート電極（１６）と、
    前記素子間分離された領域（Ｚ１）における前記主表面（１ａ）での表層部において前記チャネル形成領域（１０）と前記ドレイン領域（１３）との間の前記トレンチゲート電極（１６）による電流経路となる部位に形成された第１導電型のオフセット層（２０）と、
    前記素子間分離された領域（Ｚ１）において前記チャネル形成領域（１０）および前記オフセット層（２０）の下に前記トレンチ（１４）よりも深く、かつ、前記チャネル形成領域（１０）につながるとともに前記トレンチ（１４）の下端を覆うように形成された第２導電型の電界緩和用ウエル層（２１）と、
    を備えたことを特徴とする半導体装置。
  2. 半導体基板（１）において素子間分離された領域（Ｚ１）における第１導電型の不純物拡散領域（５３）の底部に形成され、電位がフローティング状態となっている第２導電型の埋込層（５２）と、
    前記素子間分離された領域（Ｚ１）における半導体基板（１）の主表面（１ａ）での表層部に形成され、かつ、前記埋込層（５２）に達する深さの第２導電型のチャネル形成領域（１０）と、
    前記チャネル形成領域（１０）内における前記主表面（１ａ）での表層部に形成された第１導電型のソース領域（１１）と、
    前記素子間分離された領域（Ｚ１）における前記主表面（１ａ）での表層部において前記チャネル形成領域（１０）とは離間した位置に形成された第１導電型のドレイン領域（１３）と、
    前記ソース領域（１１）およびチャネル形成領域（１０）にソース電圧を印加する電極（１７，１８）と、
    前記ドレイン領域（１３）にドレイン電圧を印加する電極（１９）と、
    前記素子間分離された領域（Ｚ１）における前記主表面（１ａ）から掘られ、その平面構造として前記ソース領域（１１）からドレイン領域（１３）に向かう方向においてソース領域（１１）とドレイン領域（１３）との間のチャネル形成領域（１０）を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域（１０）よりも深く、かつ、前記埋込層（５２）の内部に達するように形成されたトレンチ（１４）と、
    前記トレンチ（１４）の内面においてゲート絶縁膜（１５）を介して形成されたトレンチゲート電極（１６）と、
    を備えたことを特徴とする半導体装置。
  3. 半導体基板（１）において素子間分離された領域（Ｚ１）における第１導電型の不純物拡散領域（６４）の底部に形成された第２導電型の埋込層（６５）と、
    前記素子間分離された領域（Ｚ１）における半導体基板（１）の主表面（１ａ）での表層部に前記埋込層（６５）よりも浅く形成された第２導電型のチャネル形成領域（６０）と、
    前記チャネル形成領域（６０）内における前記主表面（１ａ）での表層部に形成された第１導電型のソース領域（６１）と、
    前記素子間分離された領域（Ｚ１）における前記主表面（１ａ）での表層部において前記チャネル形成領域（６０）とは離間した位置に形成された第１導電型のドレイン領域（６３）と、
    前記ソース領域（６１）およびチャネル形成領域（６０）にソース電圧を印加する電極（１７，１８）と、
    前記ドレイン領域（６３）にドレイン電圧を印加する電極（１９）と、
    前記素子間分離された領域（Ｚ１）における前記主表面（１ａ）から掘られ、その平面構造として前記ソース領域（６１）からドレイン領域（６３）に向かう方向においてソース領域（６１）とドレイン領域（６３）との間のチャネル形成領域（６０）を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域（６０）よりも深く、かつ、前記埋込層（６５）よりも浅く形成されたトレンチ（１４）と、
    前記トレンチ（１４）の内面においてゲート絶縁膜（１５）を介して形成されたトレンチゲート電極（１６）と、
    前記素子間分離された領域（Ｚ１）において前記埋込層（６５）と前記チャネル形成領域（６０）とを電気的に接続する第２導電型の不純物拡散領域（６６，６７）と、
    を備えたことを特徴とする半導体装置。
  4. 半導体基板（１）において素子間分離された領域（Ｚ１）における底部に形成され、電位がフローティング状態となっている第１導電型の埋込層（７０）と、
    前記素子間分離された領域（Ｚ１）における半導体基板（１）の主表面（１ａ）での表層部に形成された第２導電型のチャネル形成領域（１０）と、
    前記チャネル形成領域（１０）内における前記主表面（１ａ）での表層部に形成された第１導電型のソース領域（１１）と、
    前記素子間分離された領域（Ｚ１）における前記主表面（１ａ）での表層部において前記チャネル形成領域（１０）とは離間した位置に形成された第１導電型のドレイン領域（１３）と、
    前記ソース領域（１１）およびチャネル形成領域（１０）にソース電圧を印加する電極（１７，１８）と、
    前記ドレイン領域（１３）にドレイン電圧を印加する電極（１９）と、
    前記素子間分離された領域（Ｚ１）における前記主表面（１ａ）から掘られ、その平面構造として前記ソース領域（１１）からドレイン領域（１３）に向かう方向においてソース領域（１１）とドレイン領域（１３）との間のチャネル形成領域（１０）を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域（１０）よりも深く、かつ、前記埋込層（７０）よりも浅く形成されたトレンチ（１４）と、
    前記トレンチ（１４）の内面においてゲート絶縁膜（１５）を介して形成されたトレンチゲート電極（１６）と、
    前記トレンチ（１４）の下方で、かつ、前記埋込層（７０）の下部において前記トレンチ（１４）よりも広範囲にわたり形成された絶縁層（３）と、
    前記絶縁層（３）の下に前記トレンチ（１４）よりも広範囲にわたり形成され、かつ、前記チャネル形成領域（１０）と電気的に接続された電位付与層（７１，７５）と、
    を備えたことを特徴とする半導体装置。
  5. 素子間分離用トレンチ（６）により半導体基板（１）において素子間分離された領域（Ｚ１）を形成したことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 素子間分離用トレンチ（６）により半導体基板（１）において素子間分離された領域（Ｚ１）を形成するとともに、前記電界緩和用ウエル層（２１）が前記素子間分離用トレンチ（６）に接しないことを特徴とする請求項１に記載の半導体装置。
  7. 前記電界緩和用ウエル層（２１）が前記埋込層（２２）まで届いていない構成としたことを特徴とする請求項１に記載の半導体装置。
  8. 前記主表面（１ａ）の上にゲート絶縁膜（３０）を介してプレーナゲート電極（３１）をさらに形成したことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記素子間分離された領域（Ｚ１）における半導体基板（１）の主表面（１ａ）での前記プレーナゲート電極（３１）による電流経路となる部位にＬＯＣＯＳ酸化膜（３２）をさらに形成したことを特徴とする請求項８に記載の半導体装置。
  10. 前記素子間分離された領域（Ｚ１）に複数のトレンチゲート電極（１６）を形成したことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
  11. 前記ドレイン領域（１３）と前記チャネル形成領域（１０）をストライプ状に形成したことを特徴とする請求項１０に記載の半導体装置。
  12. 前記ドレイン領域（１３）と前記チャネル形成領域（１０）をメッシュ状に形成したことを特徴とする請求項１０に記載の半導体装置。
  13. 前記ドレイン領域（１３）の近傍に、前記オフセット層（２０）と同一導電型で、かつ前記オフセット層（２０）よりも高濃度かつ前記ドレイン領域（１３）よりも低濃度な不純物拡散領域（４５）をさらに形成したことを特徴とする請求項１に記載の半導体装置。
  14. 前記チャネル形成領域（１０）内における前記主表面（１ａ）での表層部に、前記チャネル形成領域（１０）と同一導電型で、かつ前記チャネル形成領域（１０）よりも高濃度なソースコンタクト領域（１２）を前記ソース領域（１１）と隣接して形成するとともに、前記ソース領域（１１）の近傍における前記ソースコンタクト領域（１２）に、前記チャネル形成領域（１０）と同一導電型で、かつ前記チャネル形成領域（１０）よりも高濃度かつ前記ソースコンタクト領域（１２）よりも低濃度な不純物拡散領域（４６）を形成したことを特徴とする請求項１に記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175061A (ja) * 2011-02-24 2012-09-10 Rohm Co Ltd 半導体装置およびその製造方法
CN104425590A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种mos晶体管及其制造方法
JP2019145716A (ja) * 2018-02-22 2019-08-29 株式会社豊田中央研究所 半導体装置
CN112802839A (zh) * 2019-11-14 2021-05-14 三菱电机株式会社 半导体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10150207A (ja) * 1996-11-15 1998-06-02 Korea Electron Telecommun 高圧素子およびその製造方法
JPH11103057A (ja) * 1997-03-17 1999-04-13 Toshiba Corp 半導体装置
JP2000323719A (ja) * 1999-05-14 2000-11-24 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP2004214611A (ja) * 2002-12-18 2004-07-29 Denso Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10150207A (ja) * 1996-11-15 1998-06-02 Korea Electron Telecommun 高圧素子およびその製造方法
JPH11103057A (ja) * 1997-03-17 1999-04-13 Toshiba Corp 半導体装置
JP2000323719A (ja) * 1999-05-14 2000-11-24 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP2004214611A (ja) * 2002-12-18 2004-07-29 Denso Corp 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175061A (ja) * 2011-02-24 2012-09-10 Rohm Co Ltd 半導体装置およびその製造方法
CN104425590A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种mos晶体管及其制造方法
JP2019145716A (ja) * 2018-02-22 2019-08-29 株式会社豊田中央研究所 半導体装置
JP7000912B2 (ja) 2018-02-22 2022-01-19 株式会社豊田中央研究所 半導体装置
CN112802839A (zh) * 2019-11-14 2021-05-14 三菱电机株式会社 半导体装置

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