JP2017028250A - 半導体装置及びその製造方法 - Google Patents
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Description
<半導体装置の構造>
本発明の第1の実施形態に係る半導体装置として、トレンチゲート構造のIGBTを説明する。本発明の第1の実施形態に係る半導体装置の素子領域(活性領域)は、図1に示すように、第1導電型(n−型)のドリフト領域(主半導体層)1を備える。ドリフト領域1の厚さは例えば50μm〜60μm程度であり、不純物密度は例えば0.7×1013cm−3程度である。
次に、図2(a)〜図4(c)を用いて、本発明の第1の実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
図5は、本発明の第1の実施形態の第1の変形例に係る半導体装置の構成を示す。本発明の第1の実施形態の第1の変形例に係る半導体装置では、隣り合うトレンチに挟まれたメサ領域の一部を、表面を絶縁膜で覆ったp型メサ層14とする点が、図1に示した本発明の第1の実施形態に係る構成と異なる。p型メサ層14の上面は層間絶縁膜6で覆われている。p型メサ層14の下面は、ゲート被覆半導体層12に接する。p型メサ層14を備えることにより、ターンオフ、ターンオン時に、p型メサ層14に蓄積されたホールがゲート被覆半導体層12を通ってコンタクトに流れる。したがって、ゲート電極5a,5bの電位がホールに影響されることを抑制できる。なお、p型メサ層14は電気的に浮いた状態、すなわちフローティングであってもよい。あるいは、p型メサ層14を覆う層間絶縁膜6の一部を開口してエミッタ電極7と電気的に接続していてもよい。
図8は、本発明の第1の実施形態の第2の変形例に係る半導体装置の構成を示す。本発明の第1の実施形態の第2の変形例に係る半導体装置において、複数のトレンチにはゲート絶縁膜4a〜4dを介してゲート電極5a〜5dが埋め込まれている。複数のトレンチの底部を覆うように、p型のゲート被覆半導体層12がドリフト領域1の主面(裏面)に沿って一様に形成されている。ゲート被覆半導体層12とベース領域2a〜2eの間には、n−型又はn+型の中間半導体層13a〜13eが形成されている。ベース領域2a〜2e上にはエミッタ領域3a〜3eが形成されている。
図11は、本発明の第1の実施形態の第3の変形例に係る半導体装置の構成を示す。本発明の第1の実施形態の第3の変形例に係る半導体装置は、隣り合うトレンチに挟まれたメサ領域の一部をp型メサ層14a,14bとする点が、図8に示した本発明の第1の実施形態の第3の変形例に係る構成と異なる。p型メサ層14a,14bは、ゲート被覆半導体層12と電気的に接続する。これにより、図5に示した本発明の第1の実施形態の第1の変形例と同様に、ゲート電極5a,5bの電位がホールに影響されることを抑制できる。
図12は、本発明の第1の実施形態の第4の変形例に係る半導体装置の構成を示す。本発明の第1の実施形態の第4の変形例に係る半導体装置では、ゲート被覆半導体層12が、複数のトレンチから深さ方向に離間して形成されたp型の平坦層120と、平坦層120と複数のトレンチの底面とをつなぐように形成されたp型ブリッジ層121,122とを備える点が、図1に示した本発明の第1の実施形態に係る構成と異なる。
図13は、本発明の第1の実施形態の第5の変形例に係る半導体装置の構成を示す。本発明の第1の実施形態の第5の変形例に係る半導体装置では、隣り合うトレンチ間のメサ領域の一部に、表面を絶縁膜で覆ったp型メサ層14が形成されている点が、図12に示した本発明の第1の実施形態の第4の変形例に係る構成と異なる。
<半導体装置の構造>
本発明の第2の実施形態に係る半導体装置として、トレンチゲート構造のIGBTを説明する。本発明の第2の実施形態に係る半導体装置の素子領域(活性領域)は、図14に示すように、図1に示したゲート被覆半導体層12を有さない点が、図1に示した本発明の第1の実施形態に係る構成と異なる。更に、ドリフト領域1の構造が図1に示した本発明の第1の実施形態に係る構成と異なる。
次に、本発明の第2の実施形態に係る半導体装置の実施例のデバイスシミュレーション結果を比較例と比較して説明する。実施例は、図14に示した本発明の第2の実施形態に係る半導体装置で説明した構造を有しており、ドリフト領域1のp型の補助半導体層12a〜12eが、エミッタ領域3a〜3dの表面から10μmの深さから、10μm毎に厚さ2μmで形成された多層の積層構造である。比較例は、表面配線の構造やキャリア制御機構の構造は実施例と同様であるが、ドリフト領域がn−型半導体層のみからなる単層構造である点が実施例と異なる。
次に、図23(a)〜図25(c)を用いて、本発明の第2の実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
<半導体装置の構造>
本発明の第3の実施形態に係る半導体装置は、図26に示すように、ドリフト領域1の構造が、図1に示した本発明の第1の実施形態に係る半導体装置の構成と異なる。また、ゲート絶縁膜4a,4bを介してゲート電極5a,5bの底部を覆うp型のゲート被覆半導体層12が形成されている点が、図14に示した本発明の第2の実施形態に係る半導体装置の構成と異なる。
次に、本発明の第2及び第3の実施形態に係る半導体装置の実施例A,Bについてのデバイスシミュレーション結果を比較例と比較して説明する。実施例Aは、図14に示した本発明の第2の実施形態に係る半導体装置で説明した構造を有している。実施例Aは、ドリフト領域1のp型の補助半導体層12a〜12eが、エミッタ領域3a〜3dの表面から10μmの深さから10μm毎に、2μmの厚さで形成された多層の積層構造である。実施例Bは、図26に示した本発明の第3の実施形態に係る半導体装置で説明した構造を有している。実施例Bは、ゲート被覆半導体層12及び補助半導体層12a〜12dが、エミッタ領域3a〜3dの表面から5μmの深さから10μm毎に、2μmの厚さで形成された多層の積層構造であり、ゲート被覆半導体層12がゲート絶縁膜4a,4bを介してゲート電極5a,5bの底部を覆う構造である。比較例は、実施例A,Bと表面配線の構造やキャリア制御機構の構造は同様であるが、ドリフト領域がn−型半導体層のみからなる単層構造である。
本発明の第3の実施形態に係る半導体装置の製造方法の一例としては、本発明の第2の実施形態に係る半導体装置の製造方法の図23(a)〜図23(c)に示したドリフト領域1の形成工程において、n−型の主半導体層11eを形成した後、図2(b)に示すようにゲート被覆半導体層12を形成する。その後の手順は、本発明の第1の実施形態と同様であるので、重複した説明を省略する。
上記のように、本発明は第1〜第3の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
2,2a,2b,2c,2d,2e…ベース領域
3a,3b,3c,3d…エミッタ領域
4,4a,4b,4c,4d…ゲート絶縁膜
5a,5b,5c,5d…ゲート電極
6,6a,6b…層間絶縁膜
7…エミッタ電極
8…フィールドストップ層
9…コレクタ領域
10…コレクタ電極
11a,11b,11c,11d,11e,11f…主半導体層
12…ゲート被覆半導体層
12a,12b,12c,12d,12e…補助半導体層
13a,13b,13c,13d,13e…中間半導体層
14,14a,14b…メサ層
15a,15b,15c…ガードリング領域
16…半導体領域
120…平坦層
121,122…ブリッジ層
Claims (16)
- 第1導電型の主半導体層を有するドリフト領域と、
前記ドリフト領域の上面側に配置された第2導電型のベース領域と、
前記ベース領域の上部に配置され、前記主半導体層よりも高不純物密度の第1導電型の第1主電極領域と、
前記第1主電極領域及びベース領域を貫通するトレンチ内に設けられたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記トレンチの底部を覆うように配置された第2導電型のゲート被覆半導体層と、
前記ベース領域と前記ゲート被覆半導体層とに挟まれた第1導電型の中間半導体層と、
前記ドリフト領域の下面側に配置された第2導電型の第2主電極領域と、
を備えることを特徴とする半導体装置。 - 隣り合う前記トレンチに挟まれた一部の領域に形成され、前記ゲート被覆半導体層に接する第2導電型のメサ層を更に備えることを特徴とする請求項1に記載の半導体装置。
- 前記ゲート被覆半導体層は、
前記トレンチから深さ方向に離間するように、前記ドリフト領域の主面に沿って一様に配置された第2導電型の平坦層と、
前記平坦層に接し、隣り合う前記トレンチの底部をそれぞれ覆うように互いに離間して配置された複数の第2導電型のブリッジ層と、
を備えることを特徴とする請求項1又は2に記載の半導体装置。 - 前記ドリフト領域が、
少なくとも上面及び下面にそれぞれ第1導電型の主半導体層が位置する複数の主半導体層と、
前記複数の主半導体層間に挟まれた第2導電型の補助半導体層と
を含む積層構造からなることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。 - 少なくとも上面及び下面にそれぞれ第1導電型の主半導体層が位置する複数の主半導体層と、前記複数の主半導体層間に挟まれた第2導電型の補助半導体層とを含む積層構造からなるドリフト領域と、
前記ドリフト領域の上面側に配置され、前記主半導体層よりも高不純物密度の第1導電型の第1主電極領域と、
前記ドリフト領域の下面側に配置された第2導電型の第2主電極領域と、
前記ドリフト領域を走行するキャリアの移動を制御するキャリア制御機構と、
を備えることを特徴とする半導体装置。 - 前記補助半導体層を複数層有し、前記複数の補助半導体層と前記複数の主半導体層とが交互に形成されていることを特徴とする請求項4又は5に記載の半導体装置。
- 前記補助半導体層が、素子領域周辺の終端領域まで延在することを特徴とする請求項4〜6のいずれか1項に記載の半導体装置。
- 第1導電型の主半導体層を含むドリフト領域の上面側に第2導電型のベース領域を形成する工程と、
前記ベース領域の上部に、前記主半導体層よりも高不純物密度の第1導電型の第1主電極領域を形成する工程と、
前記第1主電極領域及び前記ベース領域を貫通するトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を形成する工程と、
前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記トレンチの底部を覆うように第2導電型のゲート被覆半導体層を形成する工程と、
前記ベース領域と前記ゲート被覆半導体層とに挟まれた第1導電型の中間半導体層を形成する工程と、
前記ドリフト領域の下面側に第2導電型の第2主電極領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 隣り合う前記トレンチに挟まれた一部の領域に、前記ゲート被覆半導体層に接する第2導電型のメサ層を形成する工程を更に含むことを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記ゲート被覆半導体層を形成する工程は、前記ドリフト領域上にエピタキシャル成長を行うことにより前記ゲート被覆半導体層を形成することを特徴とする請求項8又は9に記載の半導体装置の製造方法。
- 前記ゲート被覆半導体層を形成する工程は、前記トレンチの底部の深さにイオン注入及び熱処理を行うことにより前記ゲート被覆半導体層を形成することを特徴とする請求項8又は9に記載の半導体装置の製造方法。
- 前記ゲート被覆半導体層を形成する工程は、
前記トレンチから深さ方向に離間するように、前記ドリフト領域の主面に沿って一様に第2導電型の平坦層を形成し、
前記平坦層に接し、隣り合う前記トレンチの底部を覆うように互いに離間して複数の第2導電型のブリッジ層を形成する
ことを含むことを特徴とする請求項8又は9に記載の半導体装置の製造方法。 - 前記ドリフト領域を形成する工程は、少なくとも上面及び下面にそれぞれ第1導電型の主半導体層が位置する複数の主半導体層間に第2導電型の補助半導体層を挟むことにより、前記複数の主半導体層及び前記補助半導体層を含む積層構造を形成することを特徴とする請求項8〜12のいずれか1項に記載の半導体装置の製造方法。
- 少なくとも上面及び下面にそれぞれ第1導電型の主半導体層が位置する複数の主半導体層間に第2導電型の補助半導体層を挟むことにより、前記複数の主半導体層及び前記補助半導体層を含む積層構造からなるドリフト領域を形成する工程と、
前記第1導電型のドリフト領域の上面側に、前記主半導体層よりも高不純物密度の第1導電型の第1主電極領域を形成する工程と、
前記ドリフト領域を走行するキャリアの移動を制御するキャリア制御機構を形成する工程と、
前記ドリフト領域の下面側に第2導電型の第2主電極領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ドリフト領域を形成する工程は、イオン注入による不純物ドーピング及びエピタキシャル成長を繰り返して行うことにより前記補助半導体層及び前記主半導体層を形成することを特徴とする請求項13又は14に記載の半導体装置の製造方法。
- 前記ドリフト領域を形成する工程は、添加する不純物元素の異なるエピタキシャル成長を交互に連続して行うことにより前記補助半導体層及び前記主半導体層を順次形成することを特徴とする請求項13又は14に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/206,884 US10468510B2 (en) | 2015-07-16 | 2016-07-11 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015142106 | 2015-07-16 | ||
JP2015142106 | 2015-07-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017028250A true JP2017028250A (ja) | 2017-02-02 |
JP6728953B2 JP6728953B2 (ja) | 2020-07-22 |
Family
ID=57946531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016096387A Active JP6728953B2 (ja) | 2015-07-16 | 2016-05-12 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP6728953B2 (ja) |
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JP2021103707A (ja) * | 2019-12-24 | 2021-07-15 | 株式会社デンソー | 半導体装置 |
WO2022158053A1 (ja) * | 2021-01-25 | 2022-07-28 | 富士電機株式会社 | 半導体装置 |
CN113838910A (zh) * | 2021-08-24 | 2021-12-24 | 深圳深爱半导体股份有限公司 | 功率器件及制备方法 |
WO2023042638A1 (ja) * | 2021-09-16 | 2023-03-23 | 富士電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
DE112022000506T5 (de) | 2021-09-16 | 2024-03-07 | Fuji Electric Co., Ltd. | Bipolartransistor mit isolierter gatterelektrode |
WO2023063412A1 (ja) * | 2021-10-15 | 2023-04-20 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP6728953B2 (ja) | 2020-07-22 |
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