JP2018182313A - ｄＶ／ｄｔ可制御性を有するＩＧＢＴ - Google Patents

ｄＶ／ｄｔ可制御性を有するＩＧＢＴ Download PDF

Info

Publication number
JP2018182313A
JP2018182313A JP2018059181A JP2018059181A JP2018182313A JP 2018182313 A JP2018182313 A JP 2018182313A JP 2018059181 A JP2018059181 A JP 2018059181A JP 2018059181 A JP2018059181 A JP 2018059181A JP 2018182313 A JP2018182313 A JP 2018182313A
Authority
JP
Japan
Prior art keywords
trench
region
control
igbt
mesa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018059181A
Other languages
English (en)
Other versions
JP7107715B2 (ja
Inventor
アレクサンダー フィリッポウ，
Philippou Alexander
アレクサンダー フィリッポウ，
クリスティアン イエーガー，
Jaeger Christian
クリスティアン イエーガー，
ヨハネス ゲオルク ラヴェン，
Georg Laven Johannes
ヨハネス ゲオルク ラヴェン，
アントニオ ヴェッレイ，
Vellei Antonio
アントニオ ヴェッレイ，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2018182313A publication Critical patent/JP2018182313A/ja
Application granted granted Critical
Publication of JP7107715B2 publication Critical patent/JP7107715B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 ｄＶ／ｄｔ可制御性を有するＩＧＢＴを提供する。【解決手段】 バリア領域（１０５）を有するＩＧＢＴ（１）が提示される。ＩＧＢＴ（１）の電力ユニットセル（１−１）は、両方ともバリア領域（１０５）内へ延び得る少なくとも２つのトレンチ（１４、１５）を含む。バリア領域（１０５）は、ｐ型にドープされ、かつドリフト領域（１００）によって鉛直方向に、すなわち延長方向（Ｚ）およびその反対方向に閉じ込められ得る。バリア領域（１０５）は、電気的に浮遊していることができる。【選択図】 図２

Description

本明細書は、ＩＧＢＴの実施形態およびＩＧＢＴを加工する方法の実施形態に言及する。例えば、本明細書は、例えば、ｄＶ／ｄｔ可制御性のための、１つ以上の電力ユニットセルとバリア領域とを有するＩＧＢＴの実施形態および対応する加工方法に関する。
電気エネルギーの変換および電気モータまたは電気機械の駆動など、自動車、民生および産業用途における最新のデバイスの多くの機能は、パワー半導体デバイスに依存する。例えば、数例を挙げると、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、およびダイオードは、以下のものに限定されるわけではないが、電源および電力変換器内のスイッチを含む様々な用途に用いられている。
ＩＧＢＴは、通常、ＩＧＢＴの２つの負荷端子間の負荷電流経路に沿って負荷電流を導通するように構成された半導体本体を含む。さらに、負荷電流経路は、ときに電極と呼ばれる絶縁電極を用いて制御され得る。例えば、例として、駆動ユニットから対応する制御信号を受信すると、制御電極は、ＩＧＢＴを導通状態および阻止状態の一方に設定し得る。
場合により、ゲート電極は、ＩＧＢＴのトレンチ内に含まれ得、トレンチは、例えば、ストライプ状構成または針状構成を呈し得る。
さらに、このようなトレンチは、ときに互いに別個に配置され、また場合により互いに電気的に絶縁されている１つのみよりも多くの電極、例えば、２つ以上の電極を含む。例えば、トレンチは、ゲート電極およびフィールド電極の両方を含み得、ゲート電極は、負荷端子の各々から電気的に絶縁され得、フィールド電極は、負荷端子の一方に電気接続され得る。
ＩＧＢＴの損失、例えば、スイッチング損失を低く維持することが通常望ましい。例えば、低いスイッチング損失は、短いスイッチング継続期間、例えば、短いターンオン継続期間および／または短いターンオフ継続期間を確実にすることによって達成され得る。他方で、所与の用途では、電圧の最大勾配（ｄＶ／ｄｔ）および／または負荷電流の最大勾配（ｄＩ／ｄｔ）に関する要求が存在する場合もある。
一実施形態によれば、ＩＧＢＴは、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体であって、ドリフト領域は、第１の導電型のドーパントを含む、半導体本体と、少なくとも１つの電力ユニットセルであって、制御トレンチ電極を有する少なくとも１つの制御トレンチ、および制御トレンチ電極に結合されたさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチを含む、少なくとも１つの電力ユニットセルとを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されており、さらなるトレンチ電極は、負荷電流を制御するように構成されていない、少なくとも１つの活性メサ、および半導体本体内に実装され、かつ第２の導電型のドーパントを含む、電気的に浮遊している半導体バリア領域であって、活性メサおよびさらなるトレンチの底部の両方と横方向に重なる、電気的に浮遊している半導体バリア領域を有する。
別の実施形態によれば、ＩＧＢＴを加工する方法は、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合されるように構成され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体を設けることであって、ドリフト領域は、第１の導電型のドーパントを含む、設けることと、少なくとも１つの電力ユニットセルを形成することであって、この電力ユニットセルは、制御トレンチ電極を有する少なくとも１つの制御トレンチ、および制御トレンチ電極に結合されたさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチと、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されており、さらなるトレンチ電極は、負荷電流を制御するように構成されていない、少なくとも１つの活性メサとを含む、形成することと、半導体本体内において、第２の導電型のドーパントを含む、電気的に浮遊している半導体バリア領域を形成することであって、このバリア領域は、活性メサおよびさらなるトレンチの底部の両方と横方向に重なる、形成することとを含む。
一実施形態によれば、ＩＧＢＴは、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体であって、ドリフト領域は、第１の導電型のドーパントを含む、半導体本体と、少なくとも１つの電力ユニットセルであって、制御トレンチ電極を有する少なくとも１つの制御トレンチ、およびさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチを含む、少なくとも１つの電力ユニットセルとを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ、および半導体本体内に実装され、かつ第２の導電型のドーパントを含む、電気的に浮遊している半導体バリア領域であって、活性メサの全幅およびさらなるトレンチの底部の両方と横方向に重なる、電気的に浮遊している半導体バリア領域を有する。
別の実施形態によれば、ＩＧＢＴを加工する方法は、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合されるように構成され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体を設けることであって、ドリフト領域は、第１の導電型のドーパントを含む、設けることと、少なくとも１つの電力ユニットセルを形成することであって、この電力ユニットセルは、制御トレンチ電極を有する少なくとも１つの制御トレンチ、およびさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチと、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されている、少なくとも１つの活性メサとを含む、形成することと、半導体本体内において、第２の導電型のドーパントを含む、電気的に浮遊している半導体バリア領域を形成することであって、このバリア領域は、活性メサの全幅およびさらなるトレンチの底部の両方と横方向に重なる、形成することとを含む。
一実施形態によれば、ＩＧＢＴは、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体であって、ドリフト領域は、第１の導電型のドーパントを含む、半導体本体と、少なくとも１つの電力ユニットセルであって、制御トレンチ電極を有する少なくとも１つの制御トレンチ、およびさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチを含む、少なくとも１つの電力ユニットセルとを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ、および少なくとも１つのさらなるトレンチに隣接して配置された少なくとも１つの不活性メサであって、第１の負荷端子と不活性メサとの間の移行部は、少なくとも第１の導電型の電荷キャリアに対する電気絶縁部を提供する、少なくとも１つの不活性メサ、および半導体本体内に実装され、かつ第２の導電型のドーパントを含む半導体バリア領域を有する。制御トレンチおよびさらなるトレンチの両方のそれぞれの下方部分は、バリア領域内へ延び、各下方部分は、それぞれのトレンチの最も深い５分の１の部分によって形成されている。総計の活性交差エリアは、制御トレンチの下方部分とバリア領域との間の移行部によって画定され、および総計のさらなる交差エリアは、さらなるトレンチの下方部分とバリア領域との間の移行部によって画定される。活性交差エリアは、さらなる交差エリアの少なくとも１０分の１にかつさらなる交差エリア以下に及ぶ。
一実施形態によれば、ＩＧＢＴを加工する方法は、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体を設けることであって、ドリフト領域は、第１の導電型のドーパントを含む、設けることと、少なくとも１つの電力ユニットセルを形成することであって、この電力ユニットセルは、制御トレンチ電極を有する少なくとも１つの制御トレンチ、およびさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチを含む、形成することとを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ、および少なくとも１つのさらなるトレンチに隣接して配置された少なくとも１つの不活性メサであって、第１の負荷端子と不活性メサとの間の移行部は、少なくとも第１の導電型の電荷キャリアに対する電気絶縁部を提供する、少なくとも１つの不活性メサを有し、半導体本体内において、第２の導電型のドーパントを含む半導体バリア領域を形成し、それにより、制御トレンチおよびさらなるトレンチの両方のそれぞれの下方部分は、バリア領域内へ延び、各下方部分は、それぞれのトレンチの最も深い５分の１の部分によって形成されており、総計の活性交差エリアは、制御トレンチの下方部分とバリア領域との間の移行部によって画定され、および総計のさらなる交差エリアは、さらなるトレンチの下方部分とバリア領域との間の移行部によって画定され、および活性交差エリアは、さらなる交差エリアの少なくとも１０分の１にかつさらなる交差エリア以下に及ぶ。
例えば、制御トレンチおよびさらなるトレンチの両方のそれぞれの上方部分は、バリア領域内へ部分的に延び、各上方部分は、それぞれのトレンチの残りの５分の４の部分によって形成されており、制御トレンチの上方部分は、ソース領域およびチャネル領域に隣接して配置されている。
一実施形態によれば、ＩＧＢＴは、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体であって、ドリフト領域は、第１の導電型のドーパントを含む、半導体本体と、少なくとも１つの電力ユニットセルであって、制御トレンチ電極を有する少なくとも１つの制御トレンチ、およびさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチを含む、少なくとも１つの電力ユニットセルとを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有しかつ、ソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ、および少なくとも１つのさらなるトレンチに隣接して配置された少なくとも１つの不活性メサであって、第１の負荷端子と不活性メサとの間の移行部は、少なくとも第１の導電型の電荷キャリアに対する電気絶縁部を提供する、少なくとも１つの不活性メサ、および半導体本体内に実装され、かつ第２の導電型のドーパントを含む半導体バリア領域を有する。制御トレンチおよびさらなるトレンチの両方のそれぞれの下方部分は、バリア領域内へ延び、各下方部分は、それぞれのトレンチの最も深い５分の１の部分によって形成されている。制御トレンチおよびさらなるトレンチの両方のそれぞれの上方部分は、それぞれのトレンチの残りの５分の４の部分によって形成されており、制御トレンチの上方部分は、ソース領域およびチャネル領域に隣接して配置されている。総計の活性交差エリアは、制御トレンチの下方部分とバリア領域との間の移行部によって画定され、および総計のさらなる交差エリアは、さらなるトレンチの下方部分とバリア領域との間の移行部によって画定される。総計のチャネル交差エリアは、制御トレンチの上方部分と、活性メサ内のソース領域およびチャネル領域の両方によって形成された部分領域との間の移行部によって画定される。総計のチャネル交差エリアは、活性交差エリアとさらなる交差エリアとの和よりも小さい。
一実施形態によれば、ＩＧＢＴを加工する方法は、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体を設けることであって、ドリフト領域は、第１の導電型のドーパントを含む、設けることと、少なくとも１つの電力ユニットセルを形成することであって、この電力ユニットセルは、制御トレンチ電極を有する少なくとも１つの制御トレンチ、およびさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチを含む、形成することとを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ、および少なくとも１つのさらなるトレンチに隣接して配置された少なくとも１つの不活性メサであって、第１の負荷端子と不活性メサとの間の移行部は、少なくとも第１の導電型の電荷キャリアに対する電気絶縁部を提供する、少なくとも１つの不活性メサを有し、半導体本体内において、第２の導電型のドーパントを含む半導体バリア領域を形成し、それにより、制御トレンチおよびさらなるトレンチの両方のそれぞれの下方部分は、バリア領域内へ延び、各下方部分は、それぞれのトレンチの最も深い５分の１の部分によって形成されており、制御トレンチおよびさらなるトレンチの両方のそれぞれの上方部分は、それぞれのトレンチの残りの５分の４の部分によって形成されており、制御トレンチの上方部分は、ソース領域およびチャネル領域に隣接して配置されており、総計の活性交差エリアは、制御トレンチの下方部分とバリア領域との間の移行部によって画定され、総計のさらなる交差エリアは、さらなるトレンチの下方部分とバリア領域との間の移行部によって画定され、総計のチャネル交差エリアは、制御トレンチの上方部分と、活性メサ内のソース領域およびチャネル領域の両方によって形成された部分領域との間の移行部によって画定され、および総計のチャネル交差エリアは、活性交差エリアとさらなる交差エリアとの和よりも小さい。
上述されたさらなるトレンチは、ダミートレンチであり得、およびさらなるトレンチ電極は、ダミートレンチ電極であり得る。ダミートレンチ電極は、制御トレンチ電極に電気結合され得る。例えば、ダミートレンチ電極および制御トレンチ電極の両方は、ＩＧＢＴの制御端子に電気結合されており、例えば、制御端子は、ＩＧＢＴを駆動するための駆動ユニットの出力に電気接続され得る。例えば、ダミートレンチ電極および制御トレンチ電極の両方は、ＩＧＢＴの制御端子に電気的に、すなわちそれぞれの低オーミック接続部によって接続されている。例えば、ダミートレンチ電極の電位は、制御トレンチ電極の電位と少なくとも実質的に同一であり得る。別の実施形態では、制御端子と制御トレンチ電極との間の第１のオーム抵抗は、制御端子とダミートレンチ電極との間の第２のオーム抵抗と異なり得る。第１のオーム抵抗と第２のオーム抵抗との差は、例えば、０Ω〜１００Ωの範囲内であり得る。例えば、第２のオーム抵抗は、第１のオーム抵抗よりも大きい。
当業者は、以下の詳細な説明を読み、添付の図面を見ることで、追加の特徴および利点を認識するであろう。
図中の部分は必ずしも原寸に比例しておらず、代わりに、本発明の原理を示すことに重点が置かれている。さらに、図において、同様の参照符号は、対応する部分を指定する。
１つ以上の実施形態に係るＩＧＢＴの水平投影図の区画を概略的かつ例示的に示す。 １つ以上の実施形態に係るＩＧＢＴの垂直断面図の区画を概略的かつ例示的に示す。 いくつかの実施形態に係るＩＧＢＴの水平投影図の区画を概略的かつ例示的に示す。 １つ以上の実施形態に係るＩＧＢＴ内のドーパント濃度の推移を概略的かつ例示的に示す。 １つ以上の実施形態に係るＩＧＢＴの垂直断面図の区画を概略的かつ例示的に示す。 １つ以上の実施形態に係るＩＧＢＴの垂直断面図の区画を概略的かつ例示的に示す。 １つ以上の実施形態に係るＩＧＢＴを加工する方法のステップを概略的かつ例示的に示す。 １つ以上の実施形態に係るＩＧＢＴの垂直断面図の区画を概略的かつ例示的に示す。 １つ以上の実施形態に係るＩＧＢＴの垂直断面図の区画を概略的かつ例示的に示す。 １つ以上の実施形態に係るＩＧＢＴの垂直断面図の区画を概略的かつ例示的に示す。 １つ以上の実施形態に係るＩＧＢＴの斜視投影図の区画を概略的かつ例示的に示す。
以下の詳細な説明では、本明細書の一部をなし、本発明が実施され得る特定の実施形態が例として示される添付の図面を参照する。
その際、「上部」、「下部」、「下方」、「前方」、「後方」、「裏」、「先頭の」、「末尾の」、「下方」、「上方」などの方向用語は、説明されている図の向きを基準として用いられ得る。実施形態の部分は多数の異なる向きに位置付けることができるため、方向用語は説明の目的のために用いられ、決して限定的なものではない。本発明の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的変更形態または論理的変更形態がなされ得ることを理解されたい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきでなく、本発明の範囲は、添付の請求項によって定義される。
次に、様々な実施形態を詳細に参照する。図にその１つ以上の例が示されている。各例は説明として提供され、本発明の限定として意図されていない。例えば、一実施形態の一部として図示または説明されている特徴は、なおさらなる実施形態をもたらすために他の実施形態上で用いるか、またはそれらと併せて用いることができる。本発明はこのような変更形態および変形形態を含むことが意図されている。例は、特定の言語を用いて説明されるが、その言語は添付の請求項の範囲を限定するものと解釈すべきでない。図面は原寸に比例しておらず、単に図解を目的とするものにすぎない。明確にするために、同じ要素または製作ステップは、別途説明のない限り、異なる図面において同じ参照記号によって指定されている。
用語「水平」は、本明細書において使用されるとき、半導体基板または半導体構造の水平面と実質的に平行な向きを記述することを意図する。これは、例えば、半導体ウェハまたはダイまたはチップの表面であり得る。例えば、後述される第１の横方向Ｘおよび第２の横方向Ｙは、両方とも水平方向であり得、第１の横方向Ｘおよび第２の横方向Ｙは、互いに垂直であり得る。
用語「鉛直」は、本明細書において使用されるとき、水平面と垂直に、すなわち半導体ウェハ／チップ／ダイの表面の法線方向と平行に実質的に配置される向きを記述することを意図する。例えば、後述される延長方向Ｚは、第１の横方向Ｘおよび第２の横方向Ｙの両方と垂直である延長方向であり得る。
本明細書では、ｎ型にドープされたものは「第１の導電型」と呼ばれ、一方、ｐ型にドープされたものは「第２の導電型」と呼ばれる。代替的に、反対のドーピング関係を用いることができ、それにより第１の導電型をｐ型にドープされたものとすることができ、第２の導電型をｎ型にドープされたものとすることができる。
本明細書に関連して、用語「オーミック接触している」、「電気接触している」、「オーミック接続している」、および「電気接続している」は、半導体デバイスの２つの領域、区画、区域、部分もしくは部位間、または１つ以上のデバイスの異なる端子間、または端子もしくは金属配線もしくは電極と半導体デバイスの部分もしくは部位との間に低オーミック電気接続部または低オーミック電流経路が存在することを記述することを意図する。さらに、本明細書に関連して、用語「接触している」は、それぞれの半導体デバイスの２つの要素間に直接の物理接続部が存在することを記述することを意図する。例えば、互いに接触している２つの要素間の移行部は、さらなる中間要素または同様のものを含まなくてもよい。
加えて、本明細書に関連して、用語「電気絶縁」は、別途断りのない限り、その一般的な妥当な理解に関連して用いられており、そのため、２つ以上の構成要素が互いに分離して位置付けられており、それらの構成要素を接続するオーミック接続が存在しないことを記述することを意図している。しかし、互いに電気絶縁された構成要素は、それにもかかわらず互いに結合されていてもよく、例えば機械的に結合されており、かつ／または容量的に結合されており、かつ／または誘導的に結合されていてもよい。一例を挙げると、キャパシタの２つの電極は、例えば、絶縁体、例えば、誘電体を用いて互いに電気絶縁されており、同時に互いに機械的かつ容量的に結合されていてもよい。
本明細書に記載されている特定の実施形態は、限定するわけではないが、例えば、ストライプ状セルまたはセル状のセル構成を呈するＩＧＢＴ、例えば、電力変換器または電源内で用いられ得るＩＧＢＴに関する。そのため、一実施形態では、このようなＩＧＢＴは、負荷へ供給されるべきであり、および／またはそれぞれ電力源によって提供される負荷電流を通電するように構成され得る。例えば、ＩＧＢＴは、モノリシックに統合されたＩＧＢＴセル、および／またはモノリシックに統合されたＲＣ−ＩＧＢＴセルなどの１つ以上の活性パワー半導体セルを含み得る。このようなトランジスタセルは、パワー半導体モジュール内に統合され得る。複数のこのようなセルは、ＩＧＢＴの活性領域とともに配置されたセルフィールドを構成し得る。
用語「ＩＧＢＴ」は、本明細書において使用されるとき、高電圧ブロッキング能力および／または大電流通電能力を有する単一チップ上の半導体デバイスを記述することを意図する。換言すれば、このようなＩＧＢＴは、典型的には、例えば、最大数十もしくは数百アンペアのアンペア範囲内の大電流、および／または典型的には１５Ｖを上回る、より典型的には１００Ｖ以上、例えば、最大少なくとも４００Ｖの高電圧用を意図されている。
例えば、後述されるＩＧＢＴは、ストライプ状セル構成またはセル状セル構成を呈する半導体トランジスタであり得、低電圧、中電圧および／または高電圧用途における電力構成要素として用いられるように構成することができる。
例えば、用語「ＩＧＢＴ」は、本明細書において使用されるとき、ＭＯＳＦＥＴ構成を対象にするものではなく、例えば、データの記憶、データの計算、および／または他の種類の半導体ベースのデータ処理のために用いられる論理半導体デバイスを対象にするものではない。
図１は、１つ以上の実施形態に係るＩＧＢＴ１の水平投影図の区画を概略的かつ例示的に示す。図２は、１つ以上の実施形態に係るＩＧＢＴ１の一実施形態の垂直断面図の区画を概略的かつ例示的に示す。以下において、それは図１および図２の各々に委ねられることになる。
例えば、ＩＧＢＴ１は、第１の負荷端子１１および第２の負荷端子１２に結合された半導体本体１０を含む。例えば、第１の負荷端子１１はエミッタ端子であり、それに対して第２の負荷端子１２はコレクタ端子であり得る。
半導体本体１０は、第１の導電型のドーパントを有するドリフト領域１００を含み得る。例えば、延長方向Ｚに沿ったドリフト領域１００の延長およびそのドーパント濃度は、当業者に知られているように、ＩＧＢＴ１が設計されるであろう阻止電圧定格に応じて選定される。
さらに、第１の負荷端子１１は、ＩＧＢＴ１の前側に配置されていてもよく、前側金属配線を含んでもよい。第２の負荷端子１２は、前側と反対に、例えばＩＧＢＴ１の裏側に配置されていてもよく、例えば裏側金属配線を含んでもよい。したがって、ＩＧＢＴ１は鉛直構成を呈し得る。別の実施形態では、第１の負荷端子１１および第２の負荷端子１２は、両方とも共通の側に配置されていてもよく、例えば、両方ともＩＧＢＴ１の前側に配置されていてもよい。
ＩＧＢＴ１は、活性領域１−２と、不活性終端構造１−３と、チップ縁部１−４とをさらに含み得る。チップ縁部１−４は、半導体本体１０を横方向に終端され得る。例えば、チップ縁部１−４は、ウェハダイシングによって生じたものであり得、例えば、延長方向Ｚに沿って延び得る。不活性終端構造１−３は、図１に示されるように、活性領域１−２とチップ縁部１−４との間に配置され得る。
本明細書において、用語「活性領域」および「終端構造」は、通常の方法で用いられる。すなわち、活性領域１−２および終端構造１−３は、これらに通常関連付けられた本質的な技術的機能性をもたらすように構成され得る。例えば、ＩＧＢＴ１の活性領域１−２は、端子１１、１２間に負荷電流を導通するように構成されており、それに対して、終端構造１−３は、一実施形態によれば、負荷電流を導通せず、むしろ電界の推移に関する機能を果たし、ブロッキング能力、活性領域１−２を安全に終端させることなどを確実にする。例えば、終端構造１−３は、図１に示されるように、活性領域１−２を完全に包囲し得る。
活性領域１−２は、少なくとも１つの電力ユニットセル１−１を含み得る。一実施形態では、複数のこのような電力ユニットセル１−１が活性領域１−２内に含まれて存在し得る。電力ユニットセル１−１の数は、１００個、１０００個よりも大きく、またはさらに、１０，０００個よりも大きいものであり得る。
各電力ユニットセル１−１は、図１に概略的に示されるとおりのストライプ構成を呈し得る。この場合、各電力ユニットセル１−１、およびその構成要素の少なくとも１つ以上の、例えば、第２の横方向Ｙに沿った、１つの横方向における総計の横方向延長は、この横方向に沿った活性領域１−２の総延長に実質的に対応し得る。しかし、これは、それぞれの電力ユニットセル１−１の１つ以上の構成要素が第２の横方向Ｙに沿って構造化されていることを除外しない。例えば、一実施形態では、後述されるソース領域（参照符号１０１）は、それぞれの電力ユニットセル１−１内で第２の横方向Ｙに沿って構造化されていてもよい。例えば、ソース領域は局所的に設けられるのみであり、（例えば、第２の導電型の）間欠領域が、第２の横方向Ｙに沿って隣接した局所ソース領域を分離している（図１１を参照されたい）。
別の実施形態では、各電力ユニットセル１−１はセル状構成を呈し得る。この場合、各電力ユニットセル１−１の横方向延長は、活性領域１−２の総横方向延長よりも実質的に小さくなり得る。
一実施形態では、活性領域１−２内に含まれる複数の電力ユニットセル１−１の各々は同じ構成を呈する。次に、このような構成の一例が図２を参照して説明される。しかし、これは、活性領域１−２が異なる種類の他のセルを、例えば、補助セルまたは同様のもの（図示されていない）をさらに含むことを除外しない。
各電力ユニットセル１−１は、半導体本体１０内へ少なくとも部分的に延び得、ドリフト領域１００の少なくとも区画を含み得る。さらに、各電力ユニットセル１−１は、第１の負荷端子１１と電気接続され得る。各電力ユニットセル１−１は、前記端子１１および１２間の負荷電流の一部を導通し、前記端子１１および１２間に印加された阻止電圧を阻止するように構成され得る。
ＩＧＢＴ１を制御するために、各電力ユニットセル１−１は、それぞれの電力ユニットセル１−１を導通状態および阻止状態の一方に選択的に設定するように構成された制御電極１４１に動作可能に結合されるか、またはそれぞれ制御電極１４１を含み得る。
例えば、図２に示される例を参照すると、ソース領域１０１は、第１の負荷端子１１と電気接続され得、例えば、ドリフト領域１００よりも大幅に大きいドーパント濃度の第１の導電型のドーパントを含み得る。さらに、第２の導電型のドーパントを含み、ソース領域１０１とドリフト領域１００とを互いに分離するチャネル領域１０２が設けられ得る。例えば、チャネル領域１０２は、ソース領域１０１をドリフト領域１００から隔離する。
例えば、少なくとも１つの電力ユニットセル１−１は、制御トレンチ電極１４１を有する少なくとも１つの制御トレンチ１４を含む。
さらに、一実施形態では、少なくとも１つの電力ユニットセル１−１は、さらなるトレンチ電極１５１を有する少なくとも１つのさらなるトレンチ１５を含み得る。さらなるトレンチ電極１５１は、制御トレンチ電極１４１に結合され得る。
上述されたさらなるトレンチ１５は、ダミートレンチであり得、およびさらなるトレンチ電極１５１は、ダミートレンチ電極であり得る。ダミートレンチ電極１５１は、制御トレンチ電極１４１に電気結合され得る。例えば、ダミートレンチ電極１５１および制御トレンチ電極１４１の両方は、ＩＧＢＴ１の制御端子１３に電気結合されており、例えば、制御端子１３は、ＩＧＢＴ１を駆動するための駆動ユニット（図示されていない）の出力に電気接続されていてもよい。例えば、ダミートレンチ電極１５１および制御トレンチ電極１４１の両方は、ＩＧＢＴ１の制御端子１３に電気的に、すなわちそれぞれの低オーミック接続部（図示されていない）によって接続されている。例えば、ダミートレンチ電極１５１の電位は、制御トレンチ電極１４１の電位と少なくとも実質的に同一であり得る。別の実施形態では、制御端子１３と制御トレンチ電極１４１との間の第１のオーム抵抗は、制御端子１３とダミートレンチ電極１５１との間の第２のオーム抵抗と異なり得る。第１のオーム抵抗と第２のオーム抵抗との差は、例えば、０Ω〜１００Ωの範囲内であり得る。例えば、第２のオーム抵抗はｖ第１のオーム抵抗よりも大きい。
別の実施形態では、さらなるトレンチ１５は、ダミートレンチと異なる種類のトレンチ、例えば、（以下においてさらに説明されるとおりの）ソーストレンチ、（以下においてさらに説明されるとおりの）浮遊トレンチ、またはさらなる制御トレンチであり得る。
例示の目的のために、以下におけるさらなるトレンチ１５は、ほとんどの場合、ダミートレンチ１５、例えば、上述されたとおりの限定を有するダミートレンチ１５と呼ばれる。しかし、本明細書は、主として、さらなるトレンチ１５が上述されたとおりのダミートレンチとして実装される場合に関するものであるとしても、他の実施形態によれば、後述されるとおりのダミートレンチ１５は、別のトレンチ種、例えば、（以下においてさらに説明されるとおりの）ソーストレンチ、（以下においてさらに説明されるとおりの）浮遊トレンチ、またはさらなる制御トレンチの１つと置換され得ることを理解されたい。
例えば、制御トレンチ１４およびダミートレンチ１５は、両方とも延長方向Ｚに沿って半導体本体１０内へ延び得、両方ともそれぞれのトレンチ電極１４１、１５１を半導体本体１０から絶縁する絶縁体１４２、１５２を含み得る。
少なくとも１つの制御トレンチ１４および少なくとも１つのダミートレンチ１５のトレンチ電極１４１、１５１は、一実施形態によれば、両方ともＩＧＢＴ１の制御端子１３に電気結合され得る（例えば、電気接続され得る）。
例えば、制御端子１３はゲート端子である。さらに、制御端子１３は、制御トレンチ電極１４１に電気接続され、例えば、少なくとも絶縁構造体１３２により、第１の負荷端子１１、第２の負荷端子１２および半導体本体１０から電気的に絶縁され得る。
一実施形態では、ＩＧＢＴ１は、第１の負荷端子１１と制御端子１３との間に電圧を印加し、例えば、それによりＩＧＢＴ１を導通状態および阻止状態の一方に選択的に設定することによって制御され得る。
例えば、ＩＧＢＴ１は、ゲート−エミッタ電圧ＶＧＥに基づいて、例えば、当業者に周知のＩＧＢＴを制御する原理的な方法で制御されるように構成されている。
一実施形態では、ダミートレンチ電極１５１も制御端子１３に電気接続されており、そのため、制御トレンチ電極１４１と同じ制御信号を受信し得る。
別の実施形態では、ダミートレンチ電極１５１は、１ｅ−３オーム〜１オームの範囲内、１オーム〜１０オームの範囲内、または１０オーム〜１００オームの範囲内の抵抗を有する抵抗器によって制御端子１３に電気結合され得る。
別の実施形態では、ダミートレンチ電極１５１は、第２の制御端子（図示されていない）に電気接続されており、そのため、制御トレンチ電極１４１に提供される制御信号と異なる制御信号を受信する。
さらに、ＩＧＢＴ１の少なくとも１つの電力ユニットセル１−１は、第１の負荷端子１１に電気接続された少なくとも１つの活性メサ１８を有し得、活性メサ１８は、ソース領域１０１、チャネル領域１０２、およびドリフト領域１００の一部を含み、活性メサ１８内において、これらの領域１０１、１０２、１００のそれぞれの区画は、図２に例示的に示されるように、制御トレンチ１４の側壁１４４に隣接して配置され得る。例えば、ソース領域１０１およびチャネル領域１０２の両方は、例えば、接触プラグ１１１により、第１の負荷端子１１に電気接続されている。
さらに、制御トレンチ電極１４１（本明細書において制御電極１４１とも呼ばれる）は、制御信号を制御端子１３から受信し、例えば、反転チャネルをチャネル領域１０２内に誘導し、それによりＩＧＢＴ１を導通状態に設定することにより、活性メサ１８内の負荷電流を制御するように構成することができる。そのため、第１の負荷端子１１と活性メサ１８との間の移行部１８１は、負荷電流が第１の負荷端子１１から半導体本体１０内へおよび／またはその逆に通過するための境界面をもたらし得る。
例えば、活性領域１−２内に含まれる全ての電力ユニットセル１−１の制御電極１４１は、制御端子１３に電気接続され得る。
少なくとも１つの電力ユニットセル１−１内に含まれる活性メサ１８に加えて、ＩＧＢＴ１の少なくとも１つの電力ユニットセル１−１は、例えば、少なくとも１つのダミートレンチ１５に隣接して配置された少なくとも１つの不活性メサ１９を有することができ、第１の負荷端子１１と不活性メサ１９との間の移行部１９１は、少なくとも第１の導電型の電荷キャリアに対する電気絶縁部を提供する。
一実施形態では、電力ユニットセル１−１は、負荷電流が不活性メサ１９と第１の負荷端子１１との間の前記移行部１９１を横断するのを防止するように構成され得る。例えば、不活性メサ１９は、反転チャネルを誘導することを可能にしない。活性メサ１８と対照的に、一実施形態によれば、不活性メサ１９は、ＩＧＢＴ１の導通状態中に負荷電流を導通しない。例えば、不活性メサ１９は、負荷電流を通電する目的のために用いられない不使用メサと見なすことができる。
図２および図５に関して、活性メサ１８の２つの変形例が説明される。例えば、図５を参照すると、第１の変形例では、ソース領域１０１は、接触プラグ１１１の両側に配置することができ、例えば、ソース領域１０１の両方の区画は、区画の内側により接触プラグ１１１と接触し、区画の外側により、活性メサ１８を空間的に閉じ込めるトレンチ側壁（例えば、１４４および１５４（または１６４））と接触する。この第１の変形例では、活性メサ１８は、第１の横方向Ｘにおける活性メサ１８の全延長に沿って、すなわち活性メサ１８の全幅に沿って活性であると見なすことができる。次に、図２を再び参照すると、第２の変形例では、活性メサ１８は、活性メサ１８の全幅に沿って活性ではなく、活性部分と不活性部分とに分割されており、前記部分の各々は、総メサ体積の同じ構成比を有し得る。例えば、ソース領域１０１は、接触プラグ１１１と制御トレンチ１４の側壁１４４との間に存在するのみである。ソース領域１０１が存在する部分では、活性メサ１８は活性であり、例えば、負荷電流の一部を導通することができる。例えば、制御トレンチとは別の種類のトレンチ、例えば、ダミートレンチまたはソーストレンチ（以下においてさらに言及される）に面する接触プラグ１１１の他方の側では、活性メサ１８は、活性メサ１８の不活性部分を有し得る。そこでは、ソース領域１０１の欠如のために反転チャネルが誘導され得ず、そのため、負荷電流は全く導通され得ない。
本明細書において、不活性メサ１９の説明は、活性メサ１８の不活性部分に同様に適用され得る。
不活性メサ１９の第１の実施形態では、不活性メサ１９は、第１の負荷端子１１に電気接続されておらず、例えば、絶縁層１１２によって第１の負荷端子１１から電気的に絶縁されている。本実施形態では、第１の負荷端子１１と不活性メサ１９との間の移行部１９１は、第１の導電型の電荷キャリアだけでなく、また第２の導電型の電荷キャリアに対する電気絶縁部を提供する。この目的を達成するために、一変形例では、図２に示されるように、不活性メサ１９は、ソース領域１０１の区画もチャネル領域１０２の区画も含まず、不活性メサ１９は、接触プラグ（参照符号１１１を参照されたい）によって接触されてもいない。別の変形例では、不活性メサ１９は、例えば、ソース領域１０１の区画および／またはチャネル領域１０２の区画を同様に含むことにより、活性メサ１８と同様の方法で構成され得る。活性メサ１８に対する相違は、不活性メサ１９の（存在する場合には）ソース領域１０１の区画もチャネル領域１０２の区画も第１の負荷端子１１に電気接続されていないことを含む。不活性メサ１９の第１の実施形態によれば、電流は前記移行部１９１を全く横断しない。
不活性メサ１９の第２の実施形態によれば、不活性メサ１９は、第１の負荷端子１１に電気接続され得、第１の負荷端子１１と不活性メサ１９との間の移行部１９１は、第１の導電型の電荷キャリアのみを対象にするが、第２の導電型の電荷キャリアを対象にしない電気絶縁部を提供する。換言すれば、この第２の実施形態では、不活性メサ１９は、第２の導電型の電荷キャリアの電流、例えば、正孔電流が前記移行部１９１を通過することを可能にするように構成され得る。例えば、不活性メサ１９に隣接するトレンチのトレンチ電極、例えば、ダミートレンチ電極１５１の電位に依存して、このような正孔電流は、例えば、半導体本体１０内に存在する総電荷キャリア濃度を低減するように、例えば、ターンオフ動作を実行する直前に一時的にのみ生じ得る。上述されたように、この第２の実施形態では、不活性メサ１９は、第１の負荷端子１１に電気接続され得る。例えば、不活性メサ１９の（後述されるバリア領域１０５と異なる）第２の導電型のドーパントを有するドープ接触領域（図示されていない）は、例えば、活性メサ１８と接触するために用いられ得る接触プラグ１１１の種類と同様または同一である接触プラグによって第１の負荷端子１１に電気接続され得る。第２の導電型のドーパントを有するドープ接触領域（図示されていない）は、不活性メサ１９内に存在するドリフト領域１００の区画を第１の負荷端子１１から隔離し得る。例えば、不活性メサ１９の第２の実施形態によれば、不活性メサ１９内において、第１の負荷端子１１に電気接続された第１の導電型のドーパントをドープされた領域は存在しない。
以上に示された不活性メサ１９（またはそれぞれ活性メサ１８の不活性部分）の第１の実施形態および第２の実施形態は、負荷電流が不活性メサ１９と第１の負荷端子１１との間の前記移行部１９１を横断するのを防止するための電力ユニットセル１−１の構成を提供することを可能にし得る。
不活性メサ１９は、制御トレンチ１４およびさらなるトレンチ、例えば、ダミートレンチ１５により、またはダミートレンチ１５、および以下においてさらに説明される別のトレンチ種により横方向に閉じ込められ得る。不活性メサ１９のさらなる任意選択的な態様が以下に説明される。例えば、一例ではダミートレンチ電極１５１が制御端子１３に電気接続され得るとしても、一実施形態によれば、ダミートレンチ電極１５１は、不活性メサ１９（またはそれぞれ活性メサ１８の不活性部分）が不活性メサ１９内の反転チャネルを誘導することを可能にしないため、不活性メサ１９内の負荷電流を制御するように構成されていない。そのため、一実施形態では、負荷電流を制御しないようダミートレンチ電極１５１（すなわち、さらなるトレンチ電極）を構成することは、ダミートレンチ１５（すなわち、さらなるトレンチ）を２つの不活性メサ１９間にこれらに隣接して位置付けること、またはそれぞれ２つの活性メサ１８の不活性部分間にこれらに隣接して位置付けること、またはそれぞれ不活性メサ１９と活性メサ１８の不活性メサ部分との間に一方の側では不活性メサ１９に隣接し、他方の側では活性メサ１８の不活性メサ部分に隣接して位置付けることによって達成することができる。
ＩＧＢＴ１の少なくとも１つの電力ユニットセル１−１は、半導体本体１０内に実装され、第２の導電型のドーパントを含む半導体バリア領域１０５（以下にではバリア領域と呼ばれる）を有することができる。
一実施形態では、バリア領域１０５は、例えば、図２に示されるように、活性メサ１８、およびダミートレンチ１５の底部１５５の両方と横方向に重なることができる。図８および図９において同様に明瞭に示されるように、バリア領域１０５は、活性メサ１８の（例えば、第１の横方向Ｘに沿った）幅の少なくとも５０％と重なり得る。一実施形態では、バリア領域は、活性メサ１８の（例えば、第１の横方向Ｘに沿った）幅の５０％超、例えば、活性メサ１８の全幅と、および任意選択的にダミートレンチ１５の全幅とも重なり得る。この点において、バリア領域１０５は電気的に浮遊していてもよく、前記横方向の重なりは、少なくとも１つの電力ユニットセルが不活性メサ１９を含まない場合にも形成され得ることが強調される。さらに、図示のように、バリア領域１０５はまた、制御トレンチ１４、例えば制御トレンチ１４の底部１４５と、例えば制御トレンチ１４の底部１４５全体と横方向に重なり得る。
前記横方向の重なりに関わりなく、一実施形態では、バリア領域１０５は、電気的に浮遊している。例えば、バリア領域１０５は、規定の電位と電気接続されておらず、例えば、第１の負荷端子１１にも、第２の負荷端子１２にも、制御端子１３にも電気接続されていない。一実施形態では、電気的に浮遊しているバリア領域１０５は、高いオーム抵抗を有する接続部により、規定の電位に（例えば、コンタクトの電位、または別の半導体領域の電位に）接続され得る。例えば、前記高オーミック接続部により、ＩＧＢＴ１のスイッチング動作中、バリア領域１０５の電位は、規定の電位から一時的に切り離される。前記切り離しは、前記スイッチング動作の時間スケールで、例えば、少なくとも１０ｎｓ、または少なくとも１００ｎｓ、または少なくとも１０μｓにわたって生じ得る。例えば、前記高オーミック接続部の抵抗は、１ｅ２Ω超または１ｅ６Ω超に及ぶ。一実施形態では、例えば、静止状況中、第１の負荷端子１１とバリア領域１０５との間で測定されたオーム抵抗は、１ｅ２Ω超または１ｅ６Ω超に及ぶ。例えば、バリア領域１０５が電気的に浮遊していることを確実にするために、一実施形態では、バリア領域１０５は、不活性終端構造１−３内へ延びず、例えば、バリア領域１０５は、専ら活性領域１−２内にのみ配置され得る。
一実施形態では、バリア領域１０５は、活性メサ１８の区画とダミートレンチ１５の底部１５５との間の導電経路を提供するように構成されている。そのため、バリア領域１０５は、活性メサ１８の区画の電位をダミートレンチ１５の底部１５５へ案内するように構成され得る。
バリア領域１０５は、一実施形態によれば、１０Ωｃｍよりも大きくかつ１０００Ωｃｍよりも小さい、例えば、１００Ωｃｍよりも大きくかつ５００Ωｃｍよりも小さい抵抗率を呈し得る。
バリア領域１０５は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ジフルオロボリル（ＢＦ２）、三フッ化ホウ素（ＢＦ３）、またはこれらの組み合わせの少なくとも１つを含み得る。一実施形態によれば、これらの例示的な材料のそれぞれのものは、ドーパント材料の役割を果たし得る。さらに、これらの例示的な材料のそれぞれのものは、バリア領域１０５を形成するよう半導体本体１０内へ注入することができる。
例えば、バリア領域１０５は、１ｅ１４ｃｍ−３よりも大きくかつ１ｅ１８ｃｍ−３よりも小さいドーパント濃度を呈する。例えば、およそ１ｅ１６ｃｍ−３に及ぶ前記ドーパント濃度は、少なくとも０．５μｍまたは少なくとも１μｍの延長方向Ｚに沿った延長を有して存在し得る。
さらに、バリア領域１０５は、ダミートレンチ１５の底部１５５がバリア領域１０５内へ延びる領域内において最大ドーパント濃度を呈し得る。
図４に、延長方向Ｚに沿った第２の導電型のドーパントのドーパント濃度の例示的な推移が示されている。このような推移が活性メサ１８および不活性メサ１９の両方の内部に存在し得る。したがって、それぞれのメサ１８／１９の上方区画内、例えば、第１の負荷端子１１の近傍では、ドーパント濃度ＣＣは比較的高いことができ、それにより、（例えば、不活性メサ１９の場合には第１の負荷端子に電気接続されていない）チャネル領域１０２をもたらす。次に、ドーパント濃度ＣＣは、ドリフト領域１００が存在するメサの区画内で急激に減少する。当業者に知られているように、チャネル領域１０２とドリフト領域１００との間の移行部は、それぞれのメサ内の第１のｐｎ接合１０２１を形成し得る。不活性メサ１９がチャネル領域１０２の区画を含まない場合、それに応じて、第１の負荷端子１１における開始とバリア領域１０５の開始との間のドーパント濃度ＣＣの値は、図４に示される局所的な極小ＬＭに対応する値にあることになるであろう。次に、例えば、それぞれのトレンチ底部１４５／１５５の前で、ドーパント濃度ＣＣは（再び）増大し、それによりバリア領域１０５を形成する。図示のように、バリア領域１０５は、それぞれのトレンチが終端するレベルと実質的に同一である深さレベルにおいて、例えば、ダミートレンチ１５の底部１５５のレベルにおいてバリア領域１０５のドーパント濃度最大値ＣＣＭを呈し得る。
バリア領域１０５の例示的な空間寸法に関して、バリア領域１０５は、活性メサ１８内へ延び、そこから制御トレンチ１４の底部１４５の下方を通り、不活性メサ１９を横切り、それによりダミートレンチ１５の底部１５５と接し得る。一実施形態では、ダミートレンチ１５の底部１５５および制御トレンチ１４の底部１４５の両方がバリア領域１０５内へ延び得る。
バリア領域１０５は、ドリフト領域１００の少なくとも一部分によってチャネル領域１０２から分離され得る。例えば、バリア領域１０５は、第１の負荷端子１１および第２の負荷端子１２の両方と平行に配置されており、少なくともドリフト領域１００によってこれらの端子１１、１２の各々から分離された「カーペット」を形成し得る。バリア領域１０５のこのようなカーペット状の構成は、トレンチ底部１４５および１５５がバリア領域１０５内へ入り込むことができるよう、半導体本体１０内に位置付けられ得る。
例えば、バリア領域１０５は、０．１μｍ〜０．５μｍの範囲内、０．５μｍ〜１μｍの範囲内、または１μｍ〜５μｍの範囲内の延長方向Ｚに沿った厚さを呈する。
バリア領域１０５後、ドリフト領域１００は、延長方向Ｚに沿って、第２の負荷端子１２と電気接触して配置されたドープ接触領域１０８と接するまで延び得る。バリア領域１０５とドープ接触領域１０８との間に配置されたドリフト領域１００の区画がドリフト領域１００の大部分を形成してもよい。
ドープ接触領域１０８は、ＩＧＢＴ１の構成に従って形成され得る。例えば、ドープ接触領域１０８は、第２の導電型のドーパントを有するエミッタ領域を含むことができる。ＲＣ−ＩＧＢＴを形成するために、ドープ接触領域１０８は、第２の導電型のドーパントを有するエミッタ領域であって、第２の負荷端子１２にも電気接続され、「ｎ短絡」と一般的に呼ばれる、第１の導電型のドーパントを有する小区画によって交差されたエミッタ領域を含み得る。
ＩＧＢＴ１の一実施形態では、ドープ接触領域１０８はｐ型エミッタを含み、活性メサ１８はｐ型エミッタ１０８と完全に横方向に重なり得る。
さらに、ドープ接触領域１０８は、例えば、ｐ型エミッタ領域とドリフト領域１００との間に第１の導電型のフィールドストップ領域を含み得る。ＩＧＢＴに関連して、フィールドストップ領域の概念は、当業者に一般的に知られており、そのため、この任意選択的な態様をさらに説明することは控える。
バリア領域１０５に戻ると、バリア領域１０５は、ドリフト領域１００との上部ｐｎ接合１０５１および下部ｐｎ接合１０５２の各々を形成し得る。例えば、下部ｐｎ接合１０５２は、ダミートレンチ１５の底部１５５および制御トレンチ１４の底部１４５の両方よりも低く配置されている。例えば、上部ｐｎ接合１０５１は、活性メサ１８および不活性メサ１９の両方の内部に配置されている。
延長方向Ｚに沿った第１のｐｎ接合１０２１と上部ｐｎ接合１０５１との間の距離は、少なくとも０．５μｍに及び得る。そのため、一実施形態によれば、２つのｐｎ接合１０２１および１０５１は、互いに同一でなく、ドリフト領域１００によって互いに分離されている。換言すれば、バリア領域１０５は、ドリフト領域１００の少なくとも一部分によってチャネル領域１０２から分離され得る。
例えば、上部ｐｎ接合１０５１でさえも、ダミートレンチ１５の底部１５５および制御トレンチ１４の底部１４５の両方よりも低く配置され得る（本例は図示されていない）。その場合、ダミートレンチ１５の底部１５５と上部ｐｎ接合１０５１との間の延長方向Ｚに沿った距離は、３μｍよりも小さい、２μｍよりも小さい、またはさらに１μｍよりも小さいものであり得る。
バリア領域１０５は、ＩＧＢＴ１の活性セルフィールド１−２内の連続したバリア層として、例えば前記「カーペット」として実装され得る。以上において指示されたように、ダミートレンチ１５の底部１５５および制御トレンチ１４の底部１４５の両方は、バリア領域１０５内へ延び得、例えば、ダミートレンチ１５および制御トレンチ１４の両方は、少なくとも１００ｎｍだけ、少なくとも５００ｎｍだけ、または少なくとも１０００ｎｍだけバリア領域１０５内へ延び得る。
上述されたように、ＩＧＢＴ１は、複数の電力ユニットセル１−１を含むことができ、例えば、それらは全て活性領域１−２内に含まれる。例えば、バリア領域１０５は、複数の電力ユニットセル１−１内に含まれる不活性メサ１９を互いに接続する。例えば、この目的を達成するために、バリア領域１０５は、例えば、図２において１つの電力ユニットセル１−１に関して概略的に示されるとおりの方法で不活性メサ１９の各々の内部へ部分的に延び得る。
図３における図をさらに参照すると、バリア領域１０５は、１つ以上の凹部１０５３を含み得る。ドリフト領域１００は１つ以上の凹部１０５３の各々の内部へ完全に延び、１つ以上の凹部１０５３は活性メサ１８と横方向に重なる。
以上において導入された視覚語彙に従うと、バリア領域１０５は、「パッチワークカーペット」として実装され得、１つ以上の凹部１０５３は、ドリフト領域１００の区画で完全に満たされている。凹部１０５３の寸法、位置および数は、セル構成に従って選定することができる。例えば、１つ以上の電力ユニットセル１−１がストライプセルとして実装される場合、ストライプ状の凹部１０５３が適切であり得る（変形例Ａを参照されたい）。代替的に、複数の小セル状に形成された凹部１０５３（変形例ＢおよびＤを参照されたい）または単独のより大きい凹部１０５３（変形例Ｃを参照されたい）が設けられてもよい。
例えば、１つ以上の凹部１０５３は負荷電流通路を提供する。そのため、一実施形態によれば、半導体本体１０によって導通される負荷電流は、バリア領域１０５を横切る必要がなく、１つ以上の凹部１０５３を通り得る。
例えば、バリア領域１０５は、活性メサ１８内に誘導され得る反転チャネルの（延長方向Ｚに沿った）鉛直投影において存在せず、すなわち前記少なくとも１つの凹部１０５３を呈する。この点において、電力ユニットセル１−１の１つ以上の各々の内部において、ソース領域１０１は、第２の横方向Ｙに沿って横方向に構造化され得ることが想起される。ソース領域１０１のこの横方向構造は、バリア領域１０５内における凹部１０５３の対応する位置によって反映され得る。
この場合、バリア領域１０５と、電力ユニットセル１−１の他の部分、例えば、活性メサ１８およびさらなるトレンチ１５の少なくとも一方との間に存在し得る、本明細書において説明されている横方向の重なりは、例えば、第１の横方向Ｘおよび延長（鉛直）方向Ｚによって画定される平面と平行なＩＧＢＴ１の鉛直断面の区画、例えば、バリア領域１０５が前記凹部１０５３の１つ以上を呈しない区画に言及することを理解されたい。これは、例えば、図１１の概略的かつ例示的な図により明瞭に示されており、そこでは、バリア領域１０５は、第１の横方向Ｘに沿って縦に延びるストライプ状の凹部１０５３を有する。当然のことながら、このような凹部１０５３が存在する領域内では、バリア領域１０５と電力ユニットセル１−１の他の部分との間の横方向の重なりは存在し得ない。さらに、同様に図１１に示されるように、ソース領域１０１の導入的に述べられた任意選択的な横方向構造が例示的に実装されている。したがって、一実施形態では、ソース領域１０１は、それぞれの電力ユニットセル１−１内において第２の横方向Ｙに沿って構造化され得る。例えば、ソース領域は局所的に設けられるのみであり、（例えば、第２の導電型のチャネル領域１０２によって形成された）間欠領域が、第２の横方向Ｙに沿って隣接した局所ソース領域１０１を分離している。さらに、局所ソース領域１０１の少なくとも一部は、図１１に例示的に示されるように、少なくとも１つの凹部１０５３と横方向に重なり得る。
図６に概略的に示される実施形態を参照すると、ＩＧＢＴ１の少なくとも１つの電力ユニットセル１−１は、延長方向Ｚに沿って半導体本体１０内へ延び、ソーストレンチ電極１６１を半導体本体１０から絶縁する絶縁体１６２を含む少なくとも１つのソーストレンチ１６をさらに含み得、ソーストレンチ電極１６１は、第１の負荷端子１１に電気接続されている。
例えば、少なくとも１つのソーストレンチ１６は、図６に示されるように、制御トレンチ１４とダミートレンチ１５との間に配置されている。一実施形態では、少なくとも１つの電力ユニットセル１−１は、２つ以上のソーストレンチ１６、例えば、２つのソーストレンチ１６を含み得、ソーストレンチのトレンチ電極１６１の各々は、第１の負荷端子１１に電気接続され得る。例えば、２つ以上のソーストレンチ１６は、一方の側における制御トレンチ１４と他方の側におけるダミートレンチ１５との間に配置されている。
一実施形態では、活性メサ１８は、制御トレンチ１４とソーストレンチ１６とによって横方向に閉じ込められ得る。例えば、制御トレンチ１４の側壁１４４とソーストレンチ１６の側壁１６４とで活性メサ１８を第１の横方向Ｘに沿って閉じ込めている。活性メサ１８は、図２に関して例示的に説明された方法で構成され得る。例えば、接触プラグ１１１がチャネル領域１０２の区画およびソース領域１０１の区画の両方を第１の負荷端子１１に電気接続し得る。
さらに、図６に示される実施形態によれば、少なくとも１つの電力ユニットセル１−１は、２つ以上の不活性メサ１９を含み得、不活性メサ１９の少なくとも１つは、ソーストレンチ１６およびダミートレンチ１５によって横方向に閉じ込められ得る。別の不活性メサ１９は、２つのソーストレンチ１６によって横方向に閉じ込められ得る。図示のように、不活性メサ１９の各々は、チャネル領域１０２のそれぞれの区画を含み得る。一実施形態では、これらの区画は、第１の負荷端子１１に電気接続されておらず、例えば、絶縁層１１２によって第１の負荷端子１１から電気的に絶縁されている。
図５に概略的に示される実施形態を参照すると、ＩＧＢＴ１の少なくとも１つの電力ユニットセル１−１は、少なくとも１つのソーストレンチ１６に加えてまたはその代替として、延長方向Ｚに沿って半導体本体１０内へ延び、トレンチ電極１７１を半導体本体１０から絶縁する絶縁体１７２を含む少なくとも１つの浮遊トレンチ１７をさらに含み得、浮遊トレンチ１７のトレンチ電極１７１は、電気的に浮遊している。
電気的に浮遊しているトレンチ電極１７１の電位に関して、バリア領域１０５が電気的に浮遊している実施形態の例示的な説明が、電気的に浮遊しているトレンチ電極１７１に同様に適用され得る。そのため、一実施形態では、浮遊トレンチ１７のトレンチ電極１７１は、第１の負荷端子１１にも電気接続されておらず、第２の負荷端子１２にも電気接続されておらず、制御端子１３にも、半導体本体１０の区画にも電気接続されていない。例えば、一実施形態では、電気的に浮遊しているトレンチ電極１７１は、高いオーム抵抗を有する接続部により、規定の電位に（例えば、コンタクトの電位、または別の半導体領域の電位に）接続され得る。例えば、前記高オーミック接続部により、ＩＧＢＴ１のスイッチング動作中、電気的に浮遊しているトレンチ電極１７１の電位は、規定の電位から一時的に切り離される。前記切り離しは、前記スイッチング動作の時間スケールで、例えば、少なくとも１０ｎｓ、または少なくとも１００ｎｓ、または少なくとも１０μｓにわたって生じ得る。例えば、前記高オーミック接続部の抵抗は、１ｅ２Ω超または１ｅ６Ω超に及ぶ。一実施形態では、例えば、静止状況中、第１の負荷端子１１と電気的に浮遊しているトレンチ電極１７１との間で測定されたオーム抵抗は、１ｅ２Ω超または１ｅ６Ω超に及ぶ。
例えば、少なくとも１つの浮遊トレンチ１７は、制御トレンチ１４とダミートレンチ１５との間に配置され得る。さらに、図５に示されるように、電力ユニットセル１−１は、少なくとも１つのソーストレンチ１６を追加的に含み得、ソーストレンチ１６および浮遊トレンチ１７は、一方の側における制御トレンチ１４と他方の側におけるダミートレンチ１５との間に配置され得る。一実施形態では、活性メサ１８は、制御トレンチ１４の側壁１４４およびソーストレンチ１６の側壁１６４によって横方向に閉じ込められている。不活性メサ１９は、ソーストレンチ１６の側壁１６４、浮遊トレンチ１７の側壁１７４、およびダミートレンチ１５の側壁１５４の群の少なくとも２つによって横方向に閉じ込められ得る。
そのため、図６の実施形態によれば、少なくとも１つの電力ユニットセル１−１は、少なくとも１つのソーストレンチ１６および少なくとも１つの浮遊トレンチ１７の両方を含み、少なくとも１つのソーストレンチ１６および少なくとも１つの浮遊トレンチ１７は、制御トレンチ１４とダミートレンチ１５との間に配置されている。
一実施形態では、ＩＧＢＴ１およびＩＧＢＴ１の電力ユニットセル１−１の各々は、マイクロパターントレンチ（ＭＰＴ）構造を呈し得る。
例えば、電力ユニットセル１−１内に含まれ得るトレンチ１４、１５、１６、１７の各々は、例えば、等しい空間寸法を呈し得、規則的なパターンに従って配置され得る。例えば、トレンチ１４、１５、１６、１７の各々は、３μｍ〜８μｍの範囲内の延長方向Ｚに沿った深さおよび０．４μｍ〜１．６μｍの範囲内の第１の横方向Ｘに沿った幅を呈し得る。
さらに、少なくとも１つの電力ユニットセル１−１内に含まれ得る全てのトレンチ１４、１５、１６、１７のトレンチ電極１４１、１５１、１６１、１７１の各々は、等しい空間寸法を呈し得る。加えて、少なくとも１つの電力ユニットセル１−１内に含まれ得るトレンチ１４、１５、１６、１７の各々は、第１の横方向Ｘに沿って等距離に配置され得る。そのため、各電力ユニットセル１−１のメサ１８および１９は、両方とも０．１μｍ〜０．３μｍの範囲内、０．３μｍ〜０．８μｍの範囲内、または０．８μｍ〜１．４μｍの範囲内にあり得る同じ幅を呈し得る。
別の実施形態では、少なくとも１つの電力ユニットセル１−１内に含まれ得るトレンチ１４、１５、１６、１７の各々は、第１の横方向Ｘに沿って等距離に配置されていない。例えば、このような実施形態では、不活性メサ１９は、活性メサ１８よりも大きい幅を呈し得、例えば、不活性メサ１９の幅は活性メサ１８の幅の少なくとも１５０％に及び得る。
さらに、電力ユニットセル１−１内に含まれ得るトレンチ１４、１５、１６、１７の各々は、例えば、少なくとも１００ｎｍだけ、少なくとも５００ｎｍだけ、または少なくとも１０００ｎｍだけバリア領域１０５内へ延び得る。
以下の説明のために、以下の略語が適用されてもよい。
Ｇ＝制御トレンチ１４
Ｄ＝ダミートレンチ１５
Ｓ＝ソーストレンチ１６
Ｆ＝浮遊トレンチ１７
ｋ＝活性メサ１８
ｏ＝不活性メサ１９
上述されたように、ＩＧＢＴ１は、複数の等しく構成された電力ユニットセル１−１を含み得る。一実施形態では、以上において紹介された適用を用いると、各電力ユニットセル１−１内における例示的な近傍関係は以下のように表すことができる。
例示的な近傍関係＃１：ｋＧｋＳｏＳｏＤｏＤｏＳｏＳ
例示的な近傍関係＃２：ｋＧｋＳｏＦｏＤｏＤｏＤｏＤｏＦｏＳ
例示的な近傍関係＃３：ｋＧｋＳｏＳｏＤｏＤｏＳｏＳ
上述された全ての実施形態に関して、一変形例によれば、メサ１８および１９内に含まれるドリフト領域１００の区画、例えば、チャネル領域１０２とのｐｎ接合１０２１およびバリア領域１０５との上部ｐｎ接合１０５１を形成する区画は、バリア領域１０５の下方に配置されたドリフト領域１００の区画、例えば、バリア領域１０５との下部ｐｎ接合１０５２を形成するドリフト領域１００の区画のドーパント濃度と比べて少なくとも２倍大きいドーパント濃度を呈し得ることを理解されたい。メサ１８および１９内に含まれるドリフト領域１００の前記区画は各々、１ｅ１４ｃｍ−３〜１ｅ１８ｃｍ−３の範囲内の最大ドーパント濃度、例えば、少なくとも１ｅ１６ｃｍ−３の最大ドーパント濃度を呈し得る。例えば、メサ１８および１９内に含まれ、前記増大したドーパント濃度を呈し得るドリフト領域１００の前記区画は、「ｎ型バリア領域」と呼ぶことができる。例えば、メサ１８および１９内に含まれるドリフト領域１００の区画のドーパント濃度は、上部ｐｎ接合１０５１がトレンチ底部１４５および１５５をわずかに上回るレベルにとどまるように選定される。
最後に、ここで、図７の図に関して、ＩＧＢＴを加工する方法２が提示される。例えば、図７に示される方法２の実施形態は、例えば、先行する図１〜図６に関して上述されたＩＧＢＴ１の１つ以上の例示的な実施形態を製作するために用いられ得る。
ステップ２０において、ＩＧＢＴ１の第１の負荷端子１１および第２の負荷端子１２に結合されるように構成され、かつ前記端子１１、１２間において負荷電流を導通するように構成されたドリフト領域１００を含む半導体本体１０であって、ドリフト領域１００は、第１の導電型のドーパントを含む、半導体本体１０を設けることができる。
ステップ２３において、少なくとも１つの電力ユニットセル１−１を形成することができる。少なくとも１つの電力ユニットセル１−１は、制御トレンチ電極１４１を有する少なくとも１つの制御トレンチ１４、および制御電極１４１に結合されたさらなるトレンチ電極１５１を有する少なくとも１つのさらなるトレンチ１５、第１の導電型のドーパントを有し、かつ第１の負荷端子１１に電気接続されたソース領域１０１、および第２の導電型のドーパントを有し、かつソース領域１０１とドリフト領域１００とを分離するチャネル領域１０２を含む少なくとも１つの活性メサ１８であって、この活性メサ１８内において、ソース領域１０１、チャネル領域１０２およびドリフト領域１００の各々の少なくともそれぞれの区画は、制御トレンチ１４の側壁１４４に隣接して配置されており、制御トレンチ電極１４１は、ＩＧＢＴ１の制御端子１３から制御信号を受信し、かつ活性メサ１８内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ１８、および任意選択的に少なくともダミートレンチ１５に隣接して配置された少なくとも１つの不活性メサ１９であって、第１の負荷端子１１と不活性メサ１９との間の移行部１９１は、少なくとも第１の導電型の電荷キャリアに対する電気絶縁部１１２を提供する、少なくとも１つの不活性メサ１９を含み得る。
例えば、ステップ２１において、第１の負荷端子１１と電気接続されており、かつ第１の導電型のドーパントを含む前記ソース領域１０１を設けることができる。ステップ２１の前または後にステップ２２において、第２の導電型のドーパントを含み、かつソース領域１０１とドリフト領域１００とを分離する前記チャネル領域１０２を設けることができる。
活性メサ１８および（任意選択的な）不活性メサ１９を構成する例示的な方法に関して、それは、以上において与えられたＩＧＢＴ１の実施形態の例示的な説明に委ねられる。この説明は、方法２の実施形態に同様に適用され得る。
ステップ２４において、半導体バリア領域１０５を半導体本体１０内に形成することができる。（電気的に浮遊し得る）バリア領域１０５は、第２の導電型のドーパントを含み、活性メサ１８およびさらなるトレンチ１５の底部１５５の両方と横方向に重なり得る。バリア領域１０５を構成する例示的な方法に関して、それは、以上において与えられたＩＧＢＴ１の実施形態の例示的な説明に委ねられる。この説明は、方法２の実施形態に同様に適用され得る。
例えば、電気的に浮遊しているバリア領域１０５を形成すること（ステップ２４を参照されたい）は、注入加工ステップを実行することを含む。注入加工ステップは、１０ｋｅＶ〜１００ｋｅＶの範囲内の注入エネルギーを用いて、および／または１ＭｅＶ〜３ＭｅＶの範囲内の注入ドーズを用いて実行することができる。
最後に、図８〜図１０を参照してさらなる実施形態が簡単に説明される。
例えば、図８〜図１０に示されるように、一実施形態によれば、ＩＧＢＴ１は、ＩＧＢＴ１の第１の負荷端子１１および第２の負荷端子１２に結合され、かつ前記端子１１、１２間において負荷電流を導通するように構成されたドリフト領域１００を含む半導体本体（他の図面における参照符号１０を参照されたい）であって、ドリフト領域１００は、第１の導電型のドーパントを含む、半導体本体と、少なくとも１つの電力ユニットセル１−１であって、制御トレンチ電極１４１を有する少なくとも１つの制御トレンチ１４、および例えば制御トレンチ電極１４１に結合されている、さらなるトレンチ電極１５１を有する少なくとも１つのさらなるトレンチ１５を含む、少なくとも１つの電力ユニットセル１−１とを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子１１に電気接続されたソース領域１０１、および第２の導電型のドーパントを有し、かつソース領域１０１とドリフト領域１００とを分離するチャネル領域１０２を含む少なくとも１つの活性メサ１８であって、この活性メサ１８内において、ソース領域１０１、チャネル領域１０２およびドリフト領域１００の各々の少なくともそれぞれの区画は、制御トレンチ１４の側壁（他の図面における参照符号１４４を参照されたい）に隣接して配置されており、制御トレンチ電極１４１は、ＩＧＢＴの制御端子（他の図面における参照符号１３を参照されたい）から制御信号を受信し、かつ活性メサ１８内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ１８を有する。
図８に示されるように、一実施形態では、電気的に浮遊している半導体バリア領域１０５を半導体本体１０内に実装することができる。バリア領域１０５は、第２の導電型のドーパントを含み、活性メサ１８およびさらなるトレンチ１５の底部の両方と横方向に重なる。以上においてより詳細に説明されたように、バリア領域１０５は、なおも第１の横方向Ｘと平行にさらに延びてもよく、例えば、それにより活性メサ１８の全幅に沿って延びる。
次に、図９および図１０を参照すると、一実施形態によれば、ＩＧＢＴ１は、ＩＧＢＴ１の第１の負荷端子１１および第２の負荷端子１２に結合され、かつ前記端子１１、１２間において負荷電流を導通するように構成されたドリフト領域１００を含む半導体本体（他の図面における参照符号１０を参照されたい）であって、ドリフト領域１００は、第１の導電型のドーパントを含む、半導体本体と、少なくとも１つの電力ユニットセル１−１であって、制御トレンチ電極１４１を有する少なくとも１つの制御トレンチ１４、および例えば制御トレンチ電極１４１に結合されている、さらなるトレンチ電極１５１を有する少なくとも１つのさらなるトレンチ１５を含む、少なくとも１つの電力ユニットセル１−１とを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子１１に電気接続されたソース領域１０１、および第２の導電型のドーパントを有し、かつソース領域１０１とドリフト領域１００とを分離するチャネル領域１０２を含む少なくとも１つの活性メサ１８であって、この活性メサ１８内において、ソース領域１０１、チャネル領域１０２およびドリフト領域１００の各々の少なくともそれぞれの区画は、制御トレンチ１４の側壁（他の図面における参照符号１４４を参照されたい）に隣接して配置されており、制御トレンチ電極１４１は、ＩＧＢＴの制御端子（他の図面における参照符号１３を参照されたい）から制御信号を受信し、かつ活性メサ１８内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ１８を有する。少なくとも１つのさらなるトレンチ１５に隣接して配置された少なくとも１つの不活性メサ１９が電力ユニットセル１−１内に設けられていてもよく、第１の負荷端子１１と不活性メサ１９との間の移行部（他の図面における参照符号１９１を参照されたい）は、少なくとも第１の導電型の電荷キャリアに対する電気絶縁部１１２を提供する。半導体本体１０内に実装され、かつ第２の導電型のドーパントを含む半導体バリア領域１０５が設けられていてもよい。バリア領域１０５は、電気的に浮遊していてもよい。
制御トレンチ１４およびさらなるトレンチ１５の両方のそれぞれの下方部分ＬＰは、バリア領域１０５内へ延びてもよく、各下方部分ＬＰは、それぞれのトレンチ１４、１５の最も深い５分の１の部分によって形成されている。同様に、制御トレンチ電極１４１およびさらなるトレンチ電極１５１の両方のそれぞれの下方部分ＬＰは、バリア領域１０５内へ延びてもよく、各下方部分ＬＰは、それぞれのトレンチ電極１４１、１５１の最も深い５分の１の部分によって形成されている（当然のことながら、トレンチ電極１４１、１５１は、半導体本体から隔離されたままである）。
制御トレンチ１４およびさらなるトレンチ１５の両方のそれぞれの上方部分ＵＰは、それぞれのトレンチ１４、１５の残りの５分の４の部分によって形成されており、制御トレンチ１４の上方部分ＵＰは、ソース領域１０１およびチャネル領域１０２に隣接して配置され得る。同様に、制御トレンチ電極１４１およびさらなるトレンチ電極１５１の両方のそれぞれの上方部分ＵＰは、それぞれのトレンチ電極１４１、１５１の残りの５分の４の部分によって形成され得、制御トレンチ電極１４１の上方部分ＵＰは、延長方向Ｚに沿ってソース領域１０１およびチャネル領域１０２と重なることができる。
一実施形態では、また、制御トレンチ１４およびさらなるトレンチ１５の両方のそれぞれの上方部分ＵＰもバリア領域１０５内へ部分的に延びていてよい。
総計の活性交差エリアＡＩＡ（制御トレンチの太線の経路を参照されたい）は、制御トレンチ１４の下方部分ＬＰとバリア領域１０５との間の移行部によって画定される。
総計のさらなる交差エリアＤＩＡ（さらなるトレンチ１５の太線の経路を参照されたい）は、さらなるトレンチ１５の下方部分ＬＰとバリア領域１０５との間の移行部によって画定される。
総計のチャネル交差エリアＣＩＡ（図１０を参照されたい）は、制御トレンチ１５の上方部分ＵＰと、活性メサ１８内のソース領域１０１およびチャネル領域１０２の両方によって形成された部分領域との間の移行部によって画定される。前記部分領域内において、先に説明されたように、負荷電流を導通するための反転チャネルが誘導され得る。
前記交差エリアＡＩＡ、ＤＩＡおよびＣＩＡは、各々のそれぞれの電力ユニットセル１−１内において、第２の横方向Ｙにそれぞれの電力ユニットセル１−１の総延長に沿って形成され得る。
一実施形態によれば、活性交差エリアＡＩＡは、さらなる交差エリアＤＩＡの少なくとも１０分の１にかつさらなる交差エリアＤＩＡ以下に及ぶ。例えば、バリア領域１０５は、電力ユニットセル１−１の各々のさらなるトレンチ１５がバリア領域１０５内へ延びるように、かつ電力ユニットセル１−１の複数の制御トレンチ１４がバリア領域１０５内へ部分的に延びるのみであるか、またはさらなるトレンチ１５と同じほど深く延びないように、活性領域１−２内で（前記１つ以上の凹部１０５３に関して）横方向に構造化され得る。活性交差エリアＡＩＡがさらなる交差エリアＤＩＡの少なくとも１０分の１にかつさらなる交差エリアＤＩＡ以下に及ぶ例示的な条件に加えて、バリア領域１０５は、以上において説明されたように、例えば、活性領域１−２内で（前記凹部１０５３を有してまたは有さず）連続的に延びることにより、活性メサ１８とさらに横方向に重なり得る。
さらなる実施形態によれば、電力ユニットセルの各々について、総計のチャネル交差エリアＣＩＡは、活性交差エリアＡＩＡとさらなる交差エリアＤＩＡとの和よりも小さくなり得る。この条件の達成は、ＩＧＢＴ１の改善されたキャパシタンス比特性をもたらし得る。例えば、（バリア領域１０５の任意選択的な１つ以上の凹部１０５３に関する）バリア領域１０５の横方向構造に関わりなく、ＩＧＢＴ１の電力ユニットセル１−１を含むＩＧＢＴ１全体のために、制御トレンチ１４およびさらなるトレンチ１５が、凹部が存在しないバリア領域１０５内へ部分的に延びることをもたらすことにより、総計のチャネル交差エリアＣＩＡが活性交差エリアＡＩＡとさらなる交差エリアＤＩＡとの和よりも小さくなり得ることを確実にすることができる。
図８〜図１０に関して説明された実施形態に関して、本明細書において、また、以下に要約されている対応する加工方法が提示されることを理解されたい。これらの方法の実施形態は、本明細書に記載されているＩＧＢＴの実施形態に対応し得る。
別の実施形態によれば、ＩＧＢＴを加工する方法は、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合されるように構成され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体を設けることであって、ドリフト領域は、第１の導電型のドーパントを含む、設けることと、少なくとも１つの電力ユニットセルを形成することであって、この電力ユニットセルは、制御トレンチ電極を有する少なくとも１つの制御トレンチ、および制御トレンチ電極に結合されたさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチと、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されており、さらなるトレンチ電極は、負荷電流を制御するように構成されていない、少なくとも１つの活性メサとを含む、形成することと、半導体本体内において、第２の導電型のドーパントを含む、電気的に浮遊している半導体バリア領域を形成することであって、このバリア領域は、活性メサおよびさらなるトレンチの底部の両方と横方向に重なる、形成することとを含む。
別の実施形態によれば、ＩＧＢＴを加工する方法は、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合されるように構成され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体を設けることであって、ドリフト領域は、第１の導電型のドーパントを含む、設けることと、少なくとも１つの電力ユニットセルを形成することであって、この電力ユニットセルは、制御トレンチ電極を有する少なくとも１つの制御トレンチ、およびさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチと、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されている、少なくとも１つの活性メサとを含む、形成することと、半導体本体内において、第２の導電型のドーパントを含む、電気的に浮遊している半導体バリア領域を形成することであって、このバリア領域は、活性メサの全幅およびさらなるトレンチの底部の両方と横方向に重なる、形成することとを含む。
一実施形態によれば、ＩＧＢＴを加工する方法は、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体を設けることであって、ドリフト領域は、第１の導電型のドーパントを含む、設けることと、少なくとも１つの電力ユニットセルを形成することであって、この電力ユニットセルは、制御トレンチ電極を有する少なくとも１つの制御トレンチ、およびさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチを含む、形成することとを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、活性メサ内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ、および少なくとも１つのさらなるトレンチに隣接して配置された少なくとも１つの不活性メサであって、第１の負荷端子と不活性メサとの間の移行部は、少なくとも第１の導電型の電荷キャリアに対する電気絶縁部を提供する、少なくとも１つの不活性メサを有し、半導体本体内において、第２の導電型のドーパントを含む半導体バリア領域を形成し、それにより、制御トレンチおよびさらなるトレンチの両方のそれぞれの下方部分は、バリア領域内へ延び、各下方部分は、それぞれのトレンチの最も深い５分の１の部分によって形成されており、総計の活性交差エリアは、制御トレンチの下方部分とバリア領域との間の移行部によって画定され、総計のさらなる交差エリアは、さらなるトレンチの下方部分とバリア領域との間の移行部によって画定され、および活性交差エリアは、さらなる交差エリアの少なくとも１０分の１にかつさらなる交差エリア以下に及ぶ。
一実施形態によれば、ＩＧＢＴを加工する方法は、ＩＧＢＴの第１の負荷端子および第２の負荷端子に結合され、かつ前記端子間において負荷電流を導通するように構成されたドリフト領域を含む半導体本体を設けることであって、ドリフト領域は、第１の導電型のドーパントを含む、設けることと、少なくとも１つの電力ユニットセルを形成することであって、この電力ユニットセルは、制御トレンチ電極を有する少なくとも１つの制御トレンチ、およびさらなるトレンチ電極を有する少なくとも１つのさらなるトレンチを含む、形成することとを含む。さらに、少なくとも１つの電力ユニットセルは、第１の導電型のドーパントを有し、かつ第１の負荷端子に電気接続されたソース領域、および第２の導電型のドーパントを有し、かつソース領域とドリフト領域とを分離するチャネル領域を含む少なくとも１つの活性メサであって、この活性メサ内において、ソース領域、チャネル領域およびドリフト領域の各々の少なくともそれぞれの区画は、制御トレンチの側壁に隣接して配置されており、制御トレンチ電極は、ＩＧＢＴの制御端子から制御信号を受信し、かつ活性メサ内の負荷電流を制御するように構成されている、少なくとも１つの活性メサ、および少なくとも１つのさらなるトレンチに隣接して配置された少なくとも１つの不活性メサであって、第１の負荷端子と不活性メサとの間の移行部は、少なくとも第１の導電型の電荷キャリアに対する電気絶縁部を提供する、少なくとも１つの不活性メサを有し、半導体本体内において、第２の導電型のドーパントを含む半導体バリア領域を形成し、それにより、制御トレンチおよびさらなるトレンチの両方のそれぞれの下方部分は、バリア領域内へ延び、各下方部分は、それぞれのトレンチの最も深い５分の１の部分によって形成されており、制御トレンチおよびさらなるトレンチの両方のそれぞれの上方部分は、それぞれのトレンチの残りの５分の４の部分によって形成されており、制御トレンチの上方部分は、ソース領域およびチャネル領域に隣接して配置されており、総計の活性交差エリアは、制御トレンチの下方部分とバリア領域との間の移行部によって画定され、総計のさらなる交差エリアは、さらなるトレンチの下方部分とバリア領域との間の移行部によって画定され、総計のチャネル交差エリアは、制御トレンチの上方部分と、活性メサ内のソース領域およびチャネル領域の両方によって形成された部分領域との間の移行部によって画定され、および総計のチャネル交差エリアは、活性交差エリアとさらなる交差エリアとの和よりも小さい。
図８〜図１０に区分的に示されているＩＧＢＴ１の構成要素の任意選択的な特徴および変形例ならびにこれらの対応する加工方法は、上述されたものに対応し得る。例えば、上述されたさらなるトレンチ１５は、ダミートレンチであり得、およびさらなるトレンチ電極１５１は、ダミートレンチ電極であり得る。ダミートレンチ電極１５１は、制御トレンチ電極１４１に電気結合され得る。例えば、ダミートレンチ電極１５１および制御トレンチ電極１４１の両方は、ＩＧＢＴ１の制御端子１３に電気結合されており、例えば、制御端子１３は、ＩＧＢＴ１を駆動するための駆動ユニット（図示されていない）の出力に電気接続されていてもよい。例えば、ダミートレンチ電極１５１および制御トレンチ電極１４１の両方は、ＩＧＢＴ１の制御端子１３に電気的に、すなわちそれぞれの低オーミック接続部（図示されていない）によって接続されている。例えば、ダミートレンチ電極１５１の電位は、制御トレンチ電極１４１の電位と少なくとも実質的に同一であり得る。別の実施形態では、制御端子１３と制御トレンチ電極１４１との間の第１のオーム抵抗は、制御端子１３とダミートレンチ電極１５１との間の第２のオーム抵抗と異なり得る。第１のオーム抵抗と第２のオーム抵抗との差は、例えば、０Ω〜１００Ωの範囲内であり得る。例えば、第２のオーム抵抗は、第１のオーム抵抗よりも大きい。
本明細書に記載されている１つ以上の実施形態によれば、ＭＰＴ構造に従って構成された複数の電力ユニットセルを有するＩＧＢＴであって、各電力ユニットセルは、少なくとも１つの活性メサ内における負荷電流を制御するための制御トレンチ、および任意選択的に制御端子に同様に電気接続され、かつ少なくとも１つの不活性メサに隣接して配置されたトレンチ電極を有する少なくとも１つのダミートレンチを有し、任意選択的に、活性メサおよびダミートレンチの底部がｐ型ドープバリア領域によって互いに接続されている、ＩＧＢＴが提示される。このような接続のため、一実施形態によれば、ＩＧＢＴのスイッチング動作中、制御端子１３上の電圧スイングが低減され得る。これは、例えば、ＩＧＢＴのスイッチング中のゲート信号によるｄＶ／ｄｔの改善された制御を可能にし得る。
以上において、ＩＧＢＴおよび対応する加工方法に関する実施形態が説明された。例えば、これらのＩＧＢＴは、シリコン（Ｓｉ）をベースとする。したがって、単結晶半導体領域または層、例えば、半導体本体１０ならびに半導体本体１０の領域／区域１００、１０１、１０２、１０５および１０８は、単結晶Ｓｉ領域またはＳｉ層であり得る。他の実施形態では、多結晶またはアモルファスシリコンが用いられてもよい。
しかし、半導体本体１０およびそのドープ領域／区域は、半導体デバイスの製造に適した任意の半導体材料で作製することができることを理解されたい。このような材料の例としては、数例を挙げると、これらに限定されるわけではないが、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）などの元素半導体材料、炭化ケイ素（ＳｉＣ）またはシリコンゲルマニウム（ＳｉＧｅ）などのＩＶ族化合物半導体材料、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化インジウムガリウム（ＩｎＧａＰａ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）またはヒ化リン化インジウムガリウム（ＩｎＧａＡｓＰ）などの二元、三元または四元ＩＩＩ−Ｖ半導体材料、およびテルル化カドミウム（ＣｄＴｅ）およびテルル化水銀カドミウム（ＨｇＣｄＴｅ）などの二元または三元ＩＩ−ＶＩ半導体材料が挙げられる。上述の半導体材料は「ホモ接合半導体材料」とも呼ばれる。２つの異なる半導体材料を組み合わせると、ヘテロ接合半導体材料が形成される。ヘテロ接合半導体材料の例としては、これらに限定されるわけではないが、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウム（ＡｌＧａＮ）、ケイ素−炭化ケイ素（ＳｉｘＣ１−ｘ）およびケイ素−ＳｉＧｅヘテロ接合半導体材料が挙げられる。パワー半導体デバイスの用途のために、現在、主としてＳｉ、ＳｉＣ、ＧａＡｓおよびＧａＮ材料が用いられている。
「下」、「下方」、「下部」、「上」、「上部」および同様のものなどの空間的相対語は、１つの要素の、第２の要素に対する位置付けを説明するための記述を容易にするために用いられる。これらの用語は、図に示されるものと異なる向きに加えて、それぞれのデバイスの異なる向きを包含することを意図されている。さらに、「第１」、「第２」、および同様のものなどの用語は、同様に、様々な要素、領域、区域などを記述するために用いられ、同じく限定を意図されていない。本記載全体を通じて同様の用語は同様の要素を指す。
本明細書で使用するとき、用語「有する」、「含有する」、「包含する」、「含む」、「呈する」および同様のものは、述べられている要素または特徴の存在を指示するが、追加の要素または特徴を除外しないオープンエンドな用語である。
上述の変形形態および適用の範囲を念頭に置いて、本発明は、上述の説明によって限定されず、また添付の図面によっても限定されないことを理解されたい。代わりに、本発明は、添付の請求項およびその法的均等物によってのみ限定される。
１ ＩＧＢＴ
１−１ 電力ユニットセル
１−２ 活性領域
１−３ 不活性終端構造
１−４ チップ縁部
１０ 半導体本体
１１ 第１の負荷端子
１２ 第２の負荷端子
１３ 制御端子
１４ 制御トレンチ
１５ さらなるトレンチ
１６ ソーストレンチ
１７ 浮遊トレンチ
１８ 活性メサ
１９ 不活性メサ
１００ ドリフト領域
１０１ ソース領域
１０２ チャネル領域
１０５ 半導体バリア領域
１０８ ドープ接触領域
１１１ 接触プラグ
１１２ 電気絶縁部
１３２ 絶縁構造体
１４１ 制御電極
１４２ 絶縁体
１４４ 側壁
１４５ 底部
１５１ さらなるトレンチ電極
１５２ 絶縁体
１５４ 側壁
１５５ 底部
１６１ ソーストレンチ電極
１６２ 絶縁体
１６４ 側壁
１７１ トレンチ電極
１７２ 絶縁体
１７４ 側壁
１８１ 移行部
１９１ 移行部
１０２１ 第１のｐｎ接合
１０５１ 上部ｐｎ接合
１０５２ 下部ｐｎ接合
１０５３ 凹部

Claims (20)

  1. ＩＧＢＴ（１）であって、
    − 前記ＩＧＢＴ（１）の第１の負荷端子（１１）および第２の負荷端子（１２）に結合され、かつ前記端子（１１、１２）間において負荷電流を導通するように構成されたドリフト領域（１００）を含む半導体本体（１０）であって、前記ドリフト領域（１００）は、第１の導電型のドーパントを含む、半導体本体（１０）と、
    − 少なくとも１つの電力ユニットセル（１−１）であって、
    − 制御トレンチ電極（１４１）を有する少なくとも１つの制御トレンチ（１４）、および前記制御トレンチ電極に結合されたさらなるトレンチ電極（１５１）を有する少なくとも１つのさらなるトレンチ（１５）、
    − 前記第１の導電型のドーパントを有し、かつ前記第１の負荷端子（１１）に電気接続されたソース領域（１０１）、および第２の導電型のドーパントを有し、かつ前記ソース領域（１０１）と前記ドリフト領域（１００）とを分離するチャネル領域（１０２）を含む少なくとも１つの活性メサ（１８）であって、前記活性メサ（１８）内において、前記ソース領域（１０１）、前記チャネル領域（１０２）および前記ドリフト領域（１００）の各々の少なくともそれぞれの区画は、前記制御トレンチ（１４）の側壁（１４４）に隣接して配置されており、前記制御トレンチ電極（１４１）は、前記ＩＧＢＴ（１）の制御端子（１３）から制御信号を受信し、かつ前記活性メサ（１８）内の前記負荷電流を制御するように構成されており、前記さらなるトレンチ電極（１５１）は、前記負荷電流を制御するように構成されていない、少なくとも１つの活性メサ（１８）、および
    − 前記半導体本体（１０）内に実装され、かつ前記第２の導電型のドーパントを含む、電気的に浮遊している半導体バリア領域（１０５）であって、前記活性メサ（１８）および前記さらなるトレンチ（１５）の底部（１５５）の両方と横方向に重なる、電気的に浮遊している半導体バリア領域（１０５）
    を含む、少なくとも１つの電力ユニットセル（１−１）と
    を含む、ＩＧＢＴ（１）。
  2. − 前記少なくとも１つの電力ユニットセル（１−１）は、前記少なくとも１つのさらなるトレンチ（１５）に隣接して配置された少なくとも１つの不活性メサ（１９）をさらに含み、前記第１の負荷端子（１１）と前記不活性メサ（１９）との間の移行部（１９１）は、少なくとも前記第１の導電型の電荷キャリアに対する電気絶縁部（１１２）を提供し、および／または
    − 前記さらなるトレンチ（１５）の前記底部（１５５）および前記制御トレンチ（１４）の底部（１４５）の両方は、前記バリア領域（１０５）内へ延びる、請求項１に記載のＩＧＢＴ（１）。
  3. 前記バリア領域（１０５）は、前記活性メサ（１８）の幅の少なくとも５０％について前記活性メサ（１８）と横方向に重なる、請求項１または２に記載のＩＧＢＴ（１）。
  4. ＩＧＢＴ（１）であって、
    − 前記ＩＧＢＴ（１）の第１の負荷端子（１１）および第２の負荷端子（１２）に結合され、かつ前記端子（１１、１２）間において負荷電流を導通するように構成されたドリフト領域（１００）を含む半導体本体（１０）であって、前記ドリフト領域（１００）は、第１の導電型のドーパントを含む、半導体本体（１０）と、
    − 少なくとも１つの電力ユニットセル（１−１）であって、
    − 制御トレンチ電極（１４１）を有する少なくとも１つの制御トレンチ（１４）、およびさらなるトレンチ電極（１５１）を有する少なくとも１つのさらなるトレンチ（１５）、
    − 前記第１の導電型のドーパントを有し、かつ前記第１の負荷端子（１１）に電気接続されたソース領域（１０１）、および第２の導電型のドーパントを有し、かつ前記ソース領域（１０１）と前記ドリフト領域（１００）とを分離するチャネル領域（１０２）を含む少なくとも１つの活性メサ（１８）であって、前記活性メサ（１８）内において、前記ソース領域（１０１）、前記チャネル領域（１０２）および前記ドリフト領域（１００）の各々の少なくともそれぞれの区画は、前記制御トレンチ（１４）の側壁（１４４）に隣接して配置されており、前記制御トレンチ電極（１４１）は、前記ＩＧＢＴ（１）の制御端子（１３）から制御信号を受信し、かつ前記活性メサ（１８）内の前記負荷電流を制御するように構成されている、少なくとも１つの活性メサ（１８）、および
    − 前記半導体本体（１０）内に実装され、かつ前記第２の導電型のドーパントを含む、電気的に浮遊している半導体バリア領域（１０５）であって、前記活性メサ（１８）の全幅および前記さらなるトレンチ（１５）の底部（１５５）の両方と横方向に重なる、電気的に浮遊している半導体バリア領域（１０５）
    を含む、少なくとも１つの電力ユニットセル（１−１）と
    を含む、ＩＧＢＴ（１）。
  5. ＩＧＢＴ（１）であって、
    − 前記ＩＧＢＴ（１）の第１の負荷端子（１１）および第２の負荷端子（１２）に結合され、かつ前記端子（１１、１２）間において負荷電流を導通するように構成されたドリフト領域（１００）を含む半導体本体（１０）であって、前記ドリフト領域（１００）は、第１の導電型のドーパントを含む、半導体本体（１０）と、
    − 少なくとも１つの電力ユニットセル（１−１）であって、
    − 制御トレンチ電極（１４１）を有する少なくとも１つの制御トレンチ（１４）、およびさらなるトレンチ電極（１５１）を有する少なくとも１つのさらなるトレンチ（１５）、
    − 前記第１の導電型のドーパントを有し、かつ前記第１の負荷端子（１１）に電気接続されたソース領域（１０１）、および第２の導電型のドーパントを有し、かつ前記ソース領域（１０１）と前記ドリフト領域（１００）とを分離するチャネル領域（１０２）を含む少なくとも１つの活性メサ（１８）であって、前記活性メサ（１８）内において、前記ソース領域（１０１）、前記チャネル領域（１０２）および前記ドリフト領域（１００）の各々の少なくともそれぞれの区画は、前記制御トレンチ（１４）の側壁（１４４）に隣接して配置されており、前記制御トレンチ電極（１４１）は、前記ＩＧＢＴ（１）の制御端子（１３）から制御信号を受信し、かつ前記活性メサ（１８）内の前記負荷電流を制御するように構成されている、少なくとも１つの活性メサ（１８）、および
    − 前記少なくとも１つのさらなるトレンチ（１５）に隣接して配置された少なくとも１つの不活性メサ（１９）であって、前記第１の負荷端子（１１）と前記不活性メサ（１９）との間の移行部（１９１）は、少なくとも前記第１の導電型の電荷キャリアに対する電気絶縁部（１１２）を提供する、少なくとも１つの不活性メサ（１９）
    を含む、少なくとも１つの電力ユニットセル（１−１）と、
    − 前記半導体本体（１０）内に実装され、かつ前記第２の導電型のドーパントを含む半導体バリア領域（１０５）であって、
    − 前記制御トレンチ（１４）および前記さらなるトレンチ（１５）の両方のそれぞれの下方部分（ＬＰ）は、前記バリア領域（１０５）内へ延び、各下方部分（ＬＰ）は、前記それぞれのトレンチ（１４、１５）の最も深い５分の１の部分によって形成されており、
    − 前記制御トレンチ（１４）および前記さらなるトレンチ（１５）の両方のそれぞれの上方部分（ＵＰ）は、前記それぞれのトレンチ（１４、１５）の残りの５分の４の部分によって形成されており、前記制御トレンチ（１４）の前記上方部分（ＵＰ）は、前記ソース領域（１０１）および前記チャネル領域（１０２）に隣接して配置されており、
    − 総計の活性交差エリア（ＡＩＡ）は、前記制御トレンチ（１４）の前記下方部分（ＬＰ）と前記バリア領域（１０５）との間の移行部によって画定され、および
    総計のさらなる交差エリア（ＤＩＡ）は、前記さらなるトレンチ（１５）の前記下方部分（ＬＰ）と前記バリア領域（１０５）との間の移行部によって画定され、および
    総計のチャネル交差エリア（ＣＩＡ）は、前記制御トレンチ（１５）の前記上方部分（ＵＰ）と、前記活性メサ（１８）内の前記ソース領域（１０１）および前記チャネル領域（１０２）の両方によって形成された部分領域との間の移行部によって画定され、および
    − 前記総計のチャネル交差エリア（ＣＩＡ）は、前記活性交差エリア（ＡＩＡ）と前記さらなる交差エリア（ＤＩＡ）との和よりも小さい、半導体バリア領域（１０５）と
    を含む、ＩＧＢＴ（１）。
  6. 前記バリア領域（１０５）は、電気的に浮遊している、請求項５に記載のＩＧＢＴ（１）。
  7. 前記少なくとも１つのさらなるトレンチ（１５）は、ダミートレンチであり、前記さらなるトレンチ電極（１５１）は、ダミートレンチ電極であり、前記制御トレンチ電極（１４１）および前記ダミートレンチ電極（１５１）の両方は、前記制御端子（１３）にそれぞれ電気結合されている、請求項１〜６のいずれか一項に記載のＩＧＢＴ（１）。
  8. 前記バリア領域（１０５）は、前記活性メサ（１８）の区画と前記さらなるトレンチ（１５）の前記底部（１５５）との間の導電経路を提供するように構成されている、請求項１〜７のいずれか一項に記載のＩＧＢＴ（１）。
  9. 前記バリア領域（１０５）は、前記ドリフト領域（１００）との上部ｐｎ接合（１０５１）および下部ｐｎ接合（１０５２）の各々を形成し、前記下部ｐｎ接合（１０５２）は、前記さらなるトレンチ（１５）の前記底部（１５５）および前記制御トレンチ（１４）の底部（１４５）の両方よりも低く配置されている、請求項１〜８のいずれか一項に記載のＩＧＢＴ（１）。
  10. 前記上部ｐｎ接合（１０５１）は、前記活性メサ（１８）内および任意選択的に前記不活性メサ（１９）内に配置されている、請求項９に記載のＩＧＢＴ（１）。
  11. 前記上部ｐｎ接合（１０５１）は、前記さらなるトレンチ（１５）の前記底部（１５５）および前記制御トレンチ（１４）の底部（１４５）の両方よりも低く配置されており、前記さらなるトレンチ（１５）の前記底部（１５５）と前記上部ｐｎ接合（１０５１）との間の延長方向（Ｚ）に沿った距離は、３μｍよりも小さい、請求項１０に記載のＩＧＢＴ（１）。
  12. 前記バリア領域（１０５）は、前記ＩＧＢＴ（１）の活性セルフィールド（１−２）内の連続したバリア層として実装されている、請求項１〜１１のいずれか一項に記載のＩＧＢＴ（１）。
  13. 前記バリア領域（１０５）は、１つ以上の凹部（１０５３）を含み、前記ドリフト領域（１００）は、前記１つ以上の凹部（１０５３）の各々の中へ完全に延び、前記１つ以上の凹部（１０５３）は、前記活性メサ（１８）と横方向に重なる、請求項１２に記載のＩＧＢＴ（１）。
  14. 前記バリア領域（１０５）は、１ｅ１４ｃｍ−３よりも大きくかつ１ｅ１８ｃｍ−３よりも小さいドーパント濃度（ＣＣ）を呈する、請求項１〜１３のいずれか一項に記載のＩＧＢＴ（１）。
  15. 前記ドーパント濃度は、少なくとも０．５μｍの延長方向（Ｚ）に沿った延長を有して存在する、請求項１４に記載のＩＧＢＴ（１）。
  16. 前記バリア領域（１０５）は、前記さらなるトレンチ（１５）の前記底部（１５５）が前記バリア領域（１０５）内へ延びる領域内において最大ドーパント濃度（ＣＣ）を呈する、請求項１〜１５のいずれか一項に記載のＩＧＢＴ（１）。
  17. 前記バリア領域（１０５）は、１０Ωｃｍよりも大きくかつ１０００Ωｃｍよりも小さい抵抗率を呈する、請求項１〜１６のいずれか一項に記載のＩＧＢＴ（１）。
  18. 前記バリア領域（１０５）は、前記ドリフト領域（１００）の少なくとも一部分によって前記チャネル領域（１０２）から分離されている、請求項１〜１７のいずれか一項に記載のＩＧＢＴ（１）。
  19. 前記電力ユニットセル（１−１）は、
    − ソーストレンチ電極（１６１）を有する少なくとも１つのソーストレンチ（１６）であって、前記ソーストレンチ電極（１６１）は、前記第１の負荷端子（１１）に電気接続されており、任意選択的に、前記少なくとも１つのソーストレンチ（１６）は、前記制御トレンチ（１４）と前記さらなるトレンチ（１５）との間に配置されており、任意選択的に、前記活性メサ（１８）は、前記制御トレンチ（１４）および前記ソーストレンチ（１６）によって横方向に閉じ込められており、任意選択的に、前記不活性メサ（１９）は、前記ソーストレンチ（１６）および前記さらなるトレンチ（１５）によって横方向に閉じ込められている、少なくとも１つのソーストレンチ（１６）、および／または
    − トレンチ電極（１７１）を有する少なくとも１つの浮遊トレンチ（１７）であって、前記浮遊トレンチ（１７）の前記トレンチ電極（１７１）は、電気的に浮遊しており、任意選択的に、前記少なくとも１つの浮遊トレンチ（１７）は、前記制御トレンチ（１４）と前記さらなるトレンチ（１５）との間に配置されている、少なくとも１つの浮遊トレンチ（１７）
    をさらに含む、請求項１〜１８のいずれか一項に記載のＩＧＢＴ（１）。
  20. 複数の電力ユニットセル（１−１）を含み、前記バリア領域（１０５）は、前記複数の電力ユニットセル（１−１）内に含まれる前記不活性メサ（１９）を互いに接続する、請求項１〜１９のいずれか一項に記載のＩＧＢＴ（１）。
JP2018059181A 2017-04-04 2018-03-27 ｄＶ／ｄｔ可制御性を有するＩＧＢＴ Active JP7107715B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017107174.1 2017-04-04
DE102017107174.1A DE102017107174B4 (de) 2017-04-04 2017-04-04 IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT

Publications (2)

Publication Number Publication Date
JP2018182313A true JP2018182313A (ja) 2018-11-15
JP7107715B2 JP7107715B2 (ja) 2022-07-27

Family

ID=63525449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018059181A Active JP7107715B2 (ja) 2017-04-04 2018-03-27 ｄＶ／ｄｔ可制御性を有するＩＧＢＴ

Country Status (5)

Country Link
US (2) US10439055B2 (ja)
JP (1) JP7107715B2 (ja)
KR (1) KR102553464B1 (ja)
CN (2) CN117976703A (ja)
DE (1) DE102017107174B4 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020235629A1 (ja) * 2019-05-22 2020-11-26 ローム株式会社 ＳｉＣ半導体装置
WO2022123923A1 (ja) * 2020-12-07 2022-06-16 富士電機株式会社 半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017000297T5 (de) 2016-08-12 2018-11-15 Fuji Electric Co., Ltd. Halbleiterbauteil und Herstellungsverfahren eines Halbleiterbauteils
US10727326B2 (en) 2017-08-21 2020-07-28 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors (IGBTs)
US10847617B2 (en) 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
DE102018130095B4 (de) * 2018-11-28 2021-10-28 Infineon Technologies Dresden GmbH & Co. KG Halbleiterleistungsschalter mit verbesserter Steuerbarkeit
CN111834437B (zh) * 2019-04-17 2021-05-07 南京芯舟科技有限公司 元胞结构及其应用的半导体组件
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
DE102020124901A1 (de) * 2020-09-24 2022-03-24 Infineon Technologies Ag RC-IGBT, Verfahren zum Produzieren eines RC-IGBT und Verfahren zum Steuern eines Halbbrückenschaltkreises
EP4016638A1 (en) 2020-12-21 2022-06-22 Hitachi Energy Switzerland AG Power semiconductor device with an insulated trench gate electrode

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169385A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
JP2013055361A (ja) * 2008-01-29 2013-03-21 Fuji Electric Co Ltd 半導体装置
WO2015162811A1 (ja) * 2014-04-21 2015-10-29 三菱電機株式会社 電力用半導体装置
JP2017028250A (ja) * 2015-07-16 2017-02-02 富士電機株式会社 半導体装置及びその製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6913977B2 (en) 2003-09-08 2005-07-05 Siliconix Incorporated Triple-diffused trench MOSFET and method of fabricating the same
JP4723816B2 (ja) * 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP4544360B2 (ja) * 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
US8264033B2 (en) 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
JP5621703B2 (ja) 2011-04-26 2014-11-12 三菱電機株式会社 半導体装置
JP5969771B2 (ja) * 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
AU2011377785B2 (en) * 2011-09-28 2014-11-06 Toyota Jidosha Kabushiki Kaisha IGBT and manufacturing method therefor
DE112012005869B4 (de) * 2012-02-14 2021-09-23 Denso Corporation IGBT und IGBT-Herstellungsverfahren
JP5979993B2 (ja) * 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法
US9391149B2 (en) 2013-06-19 2016-07-12 Infineon Technologies Austria Ag Semiconductor device with self-charging field electrodes
US9337827B2 (en) 2013-07-15 2016-05-10 Infineon Technologies Ag Electronic circuit with a reverse-conducting IGBT and gate driver circuit
GB201313126D0 (en) 2013-07-23 2013-09-04 Eco Semiconductors Ltd MOS-Bipolar Device
WO2015022989A1 (ja) 2013-08-15 2015-02-19 富士電機株式会社 半導体装置
US9105679B2 (en) 2013-11-27 2015-08-11 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier regions
JP6420175B2 (ja) * 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6053050B2 (ja) * 2014-12-12 2016-12-27 株式会社豊田中央研究所 逆導通ｉｇｂｔ
JP6063915B2 (ja) * 2014-12-12 2017-01-18 株式会社豊田中央研究所 逆導通ｉｇｂｔ
DE102014226161B4 (de) 2014-12-17 2017-10-26 Infineon Technologies Ag Halbleitervorrichtung mit Überlaststrombelastbarkeit
KR101745776B1 (ko) 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
US9929260B2 (en) * 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
JP6472714B2 (ja) * 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102015210923B4 (de) * 2015-06-15 2018-08-02 Infineon Technologies Ag Halbleitervorrichtung mit reduzierter Emitter-Effizienz und Verfahren zur Herstellung
US10468510B2 (en) * 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US10056370B2 (en) * 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
JP6299789B2 (ja) 2016-03-09 2018-03-28 トヨタ自動車株式会社 スイッチング素子
US9825025B2 (en) * 2016-03-16 2017-11-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2018237355A1 (en) * 2017-06-22 2018-12-27 Maxpower Semiconductor, Inc. VERTICAL RECTIFIER WITH ADDED INTERMEDIATE REGION
WO2019013286A1 (ja) * 2017-07-14 2019-01-17 富士電機株式会社 半導体装置
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013055361A (ja) * 2008-01-29 2013-03-21 Fuji Electric Co Ltd 半導体装置
JP2012169385A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
WO2015162811A1 (ja) * 2014-04-21 2015-10-29 三菱電機株式会社 電力用半導体装置
JP2017028250A (ja) * 2015-07-16 2017-02-02 富士電機株式会社 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020235629A1 (ja) * 2019-05-22 2020-11-26 ローム株式会社 ＳｉＣ半導体装置
CN113574655A (zh) * 2019-05-22 2021-10-29 罗姆股份有限公司 SiC半导体装置
JPWO2020235629A1 (ja) * 2019-05-22 2021-11-18 ローム株式会社 ＳｉＣ半導体装置
JP7161043B2 (ja) 2019-05-22 2022-10-25 ローム株式会社 ＳｉＣ半導体装置
CN113574655B (zh) * 2019-05-22 2024-01-02 罗姆股份有限公司 SiC半导体装置
WO2022123923A1 (ja) * 2020-12-07 2022-06-16 富士電機株式会社 半導体装置
JP7456520B2 (ja) 2020-12-07 2024-03-27 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
DE102017107174B4 (de) 2020-10-08
US10439055B2 (en) 2019-10-08
KR20180112692A (ko) 2018-10-12
CN108695381A (zh) 2018-10-23
JP7107715B2 (ja) 2022-07-27
US20180286971A1 (en) 2018-10-04
CN108695381B (zh) 2024-03-15
DE102017107174A1 (de) 2018-10-04
US20200006539A1 (en) 2020-01-02
KR102553464B1 (ko) 2023-07-11
CN117976703A (zh) 2024-05-03
US10930772B2 (en) 2021-02-23

Similar Documents

Publication Publication Date Title
JP7107715B2 (ja) ｄＶ／ｄｔ可制御性を有するＩＧＢＴ
KR102654978B1 (ko) dV/dt 제어성을 가진 IGBT
US11682700B2 (en) Power semiconductor device with dV/dt controllability and low gate charge
US11610986B2 (en) Power semiconductor switch having a cross-trench structure
US11610976B2 (en) Semiconductor device including a transistor with one or more barrier regions
US11398472B2 (en) RC IGBT with an IGBT section and a diode section
US11114528B2 (en) Power transistor with dV/dt controllability and tapered mesas
US10644141B2 (en) Power semiconductor device with dV/dt controllability
US20220199614A1 (en) RC IGBT and Method of Producing an RC IGBT
KR102601345B1 (ko) 니들 셀 트렌치 mosfet
CN109841666B (zh) 用于针状单元沟槽mosfet的布局
US20220392892A1 (en) RC IGBT and Method of Producing an RC IGBT
US11538906B2 (en) Diode with structured barrier region
US11011629B2 (en) Power semiconductor switch with improved controllability

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220531

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220614

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220714

R150 Certificate of patent or registration of utility model

Ref document number: 7107715

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150