JPWO2020235629A1 - ＳｉＣ半導体装置 - Google Patents

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Abstract

ＳｉＣ半導体装置は、主面を有する第１導電型のＳｉＣ半導体層と、前記主面に形成され、側壁および底壁を有するソーストレンチと、前記ソーストレンチに埋設され、前記ソーストレンチの前記側壁において前記ソーストレンチの開口側の領域に接する側壁コンタクト部を有するソース電極と、前記主面の表層部において前記ソーストレンチに沿う領域に形成された第２導電型のボディ領域と、前記ボディ領域の表層部において前記ソース電極の前記側壁コンタクト部に電気的に接続された第１導電型のソース領域と、を含む。

Description

ソーストレンチを備えたＳｉＣ半導体装置に関する。
特許文献１は、ＳｉＣ半導体基板、ソーストレンチ、ソース絶縁層、ソース電極、ボディ領域およびソース領域を含むＳｉＣ半導体装置を開示している。ソーストレンチは、ＳｉＣ半導体基板の主面に形成されている。ソース絶縁層は、ソーストレンチの内壁に形成されている。ソース電極は、ソース絶縁層を挟んでソーストレンチに埋設されている。ボディ領域は、ＳｉＣ半導体基板の主面の表層部においてソース絶縁層を挟んでソース電極に対向している。ソース領域は、ボディ領域の表層部においてソース絶縁層を挟んでソース電極に対向している。
国際公開第２０１６／００６６９６Ａ１号
本発明の一実施形態は、ソーストレンチを備えた構造において、ソース領域を適切にソース接地させることができるＳｉＣ半導体装置を提供する。
本発明の一実施形態は、主面を有する第１導電型のＳｉＣ半導体層と、前記主面に形成され、側壁および底壁を有するソーストレンチと、前記ソーストレンチに埋設され、前記ソーストレンチの前記側壁において前記ソーストレンチの開口側の領域に接する側壁コンタクト部を有するソース電極と、前記主面の表層部において前記ソーストレンチに沿う領域に形成された第２導電型のボディ領域と、前記ボディ領域の表層部において前記ソース電極の前記側壁コンタクト部に電気的に接続された第１導電型のソース領域と、を含む、ＳｉＣ半導体装置を提供する。
このＳｉＣ半導体装置によれば、ソース領域が、ソーストレンチの側壁から露出するソース電極に電気的に接続されている。これにより、ソース領域を適切にソース接地させることができるＳｉＣ半導体装置を提供できる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係るＳｉＣ半導体装置の斜視図である。 図２は、図１に示すＳｉＣ半導体装置の平面図である。 図３は、図２に示す構造から第１主面電極の上の構造を取り除いた平面図である。 図４は、図３に示す領域IVの内部構造を示す拡大平面図である。 図５は、図４に示すV-V線に沿う断面図である。 図６は、図４に示すVI-VI線に沿う断面図である。 図７は、図４に示すVII-VII線に沿う断面図である。 図８は、図５に示す領域VIIIの拡大図である。 図９は、図６に示す領域IXの拡大図である。 図１０は、図２に示すX-X線に沿う断面図である。 図１１Ａは、図１に示すＳｉＣ半導体装置の製造方法の一例を示す拡大断面図である。 図１１Ｂは、図１１Ａの後の工程を示す拡大断面図である。 図１１Ｃは、図１１Ｂの後の工程を示す拡大断面図である。 図１１Ｄは、図１１Ｃの後の工程を示す拡大断面図である。 図１１Ｅは、図１１Ｄの後の工程を示す拡大断面図である。 図１１Ｆは、図１１Ｅの後の工程を示す拡大断面図である。 図１１Ｇは、図１１Ｆの後の工程を示す拡大断面図である。 図１１Ｈは、図１１Ｇの後の工程を示す拡大断面図である。 図１１Ｉは、図１１Ｈの後の工程を示す拡大断面図である。 図１１Ｊは、図１１Ｉの後の工程を示す拡大断面図である。 図１１Ｋは、図１１Ｊの後の工程を示す拡大断面図である。 図１１Ｌは、図１１Ｋの後の工程を示す拡大断面図である。 図１１Ｍは、図１１Ｌの後の工程を示す拡大断面図である。 図１１Ｎは、図１１Ｍの後の工程を示す拡大断面図である。 図１１Ｏは、図１１Ｎの後の工程を示す拡大断面図である。 図１１Ｐは、図１１Ｏの後の工程を示す拡大断面図である。 図１１Ｑは、図１１Ｐの後の工程を示す拡大断面図である。 図１１Ｒは、図１１Ｑの後の工程を示す拡大断面図である。 図１１Ｓは、図１１Ｒの後の工程を示す拡大断面図である。 図１２は、図８に対応する領域の拡大図であって、本発明の第２実施形態に係るＳｉＣ半導体装置を部分的に示す図である。 図１３Ａは、図１２に示すＳｉＣ半導体装置の製造方法の一例を示す拡大断面図である。 図１３Ｂは、図１３Ａの後の工程を示す拡大断面図である。 図１３Ｃは、図１３Ｂの後の工程を示す拡大断面図である。 図１３Ｄは、図１３Ｃの後の工程を示す拡大断面図である。 図１３Ｅは、図１３Ｄの後の工程を示す拡大断面図である。 図１３Ｆは、図１３Ｅの後の工程を示す拡大断面図である。 図１４は、図８に対応する領域の拡大図であって、本発明の第３実施形態に係るＳｉＣ半導体装置を部分的に示す図である。 図１５Ａは、図１４に示すＳｉＣ半導体装置の製造方法の一例を示す拡大断面図である。 図１５Ｂは、図１５Ａの後の工程を示す拡大断面図である。 図１６は、図８に対応する領域の拡大図であって、本発明の第４実施形態に係るＳｉＣ半導体装置を部分的に示す図である。
図１は、本発明の第１実施形態に係るＳｉＣ半導体装置１の斜視図である。図２は、図１に示すＳｉＣ半導体装置１の平面図である。図３は、図２に示された構造からゲート主面電極７１およびソース主面電極８１（第１主面電極）の上の構造を取り除いた平面図である。図４は、図３に示す領域IVの内部構造を示す拡大平面図である。図５は、図４に示すV-V線に沿う断面図である。図６は、図４に示すVI-VI線に沿う断面図である。図７は、図４に示すVII-VII線に沿う断面図である。図８は、図５に示す領域VIIIの拡大図である。図９は、図６に示す領域IXの拡大図である。図１０は、図２に示すX-X線に沿う断面図である。
図１〜図１０を参照して、ＳｉＣ半導体装置１は、ＳｉＣ半導体層２を含む。ＳｉＣ半導体層２は、六方晶からなるＳｉＣ単結晶を含む。六方晶からなるＳｉＣ単結晶は、原子配列の周期に応じて、２Ｈ（Hexagonal）−ＳｉＣ単結晶、４Ｈ−ＳｉＣ単結晶、６Ｈ−ＳｉＣ単結晶等を含む複数種のポリタイプを有している。ＳｉＣ半導体層２は、この形態（this embodiment）では、４Ｈ−ＳｉＣ単結晶からなるが、他のポリタイプを除外するものではない。
ＳｉＣ半導体層２の厚さは、４０μｍ以上３００μｍ以下であってもよい。ＳｉＣ半導体層２の厚さは、４０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、または、２５０μｍ以上３００μｍ以下であってもよい。ＳｉＣ半導体層２の厚さは、６０μｍ以上１５０μｍ以下であることが好ましい。
ＳｉＣ半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ〜５Ｄを有している。側面５Ａ〜５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。
第１主面３および第２主面４は、この形態では、ＳｉＣ単結晶のｃ面に面している。第１主面３は、ＳｉＣ単結晶のシリコン面（（０００１）面）に面している。第１主面３は、非実装面である。第２主面４は、ＳｉＣ単結晶のカーボン面（（０００−１）面）に面している。第１主面３および第２主面４は、ｃ面に対してオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１−２０］方向）であることが好ましい。オフ角を有する場合、ＳｉＣ単結晶のｃ軸（［０００１］方向）は、法線方向Ｚに対してオフ角分だけ傾斜する。
オフ角は、０°を超えて１０°以下であってもよい。オフ角は、０°以上６°以下であってもよい。オフ角は、０°以上２°以下、２°以上４°以下、または、４°以上６°以下であってもよい。オフ角は、０°を超えて４．５°以下であることが好ましい。オフ角は、３°以上４．５°以下であってもよい。この場合、オフ角は、３°以上３．５°以下、または、３．５°以上４°以下であることが好ましい。オフ角は、１．５°以上３°以下であってもよい。この場合、オフ角は、１．５°以上２°以下、または、２°以上２．５°以下であることが好ましい。
第２主面４は、研削痕およびアニール痕（具体的にはレーザ照射痕）のいずれか一方または双方を有する粗面からなっていてもよい。アニール痕は、非晶質化したＳｉＣ、および／または、金属とシリサイド化（合金化）したＳｉＣ（具体的にはＳｉ）を含んでいてもよい。第２主面４は、少なくともアニール痕を有するオーミック面からなることが好ましい。
第１側面５Ａおよび第２側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第１側面５Ａおよび第２側面５Ｂは、平面視においてＳｉＣ半導体層２の短辺を形成している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３側面５Ｃおよび第４側面５Ｄは、平面視においてＳｉＣ半導体層２の長辺を形成している。
第１方向Ｘは、この形態では、ＳｉＣ単結晶のｍ軸方向（［１−１００］方向）である。第２方向Ｙは、ＳｉＣ単結晶のａ軸方向（［１１−２０］方向）である。つまり、第１側面５Ａおよび第２側面５Ｂは、ＳｉＣ単結晶のａ面によって形成され、ＳｉＣ単結晶のａ軸方向に対向している。第３側面５Ｃおよび第４側面５Ｄは、ＳｉＣ単結晶のｍ面によって形成され、ＳｉＣ単結晶のｍ軸方向に対向している。各側面５Ａ〜５Ｄの長さは、０．１ｍｍ以上１０ｍｍ以下であってもよい。各側面５Ａ〜５Ｄの長さは、０．５ｍｍ以上２．５ｍｍ以下であることが好ましい。
側面５Ａ〜５Ｄは、劈開面または研削面からなっていてもよい。側面５Ａ〜５Ｄは、この形態では、劈開面からなる。第１側面５Ａおよび第２側面５Ｂは、法線方向Ｚを基準にしたとき、法線方向Ｚに対してＳｉＣ単結晶のｃ軸方向（［０００１］方向）に向けて傾斜した傾斜面を形成していてもよい。
第１側面５Ａおよび第２側面５Ｂは、法線方向Ｚを０°としたとき、法線方向Ｚに対してオフ角に応じた角度で傾斜していてもよい。オフ角に応じた角度は、オフ角と等しくてもよいし、０°を超えてオフ角未満の角度であってもよい。一方、第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙ（ａ軸方向）および法線方向Ｚに沿って平面的に延びている。第３側面５Ｃおよび第４側面５Ｄは、具体的には、第１主面３および第２主面４に対して略垂直に形成されている。
ＳｉＣ半導体層２は、ｎ＋型のドレイン領域６を含む。ドレイン領域６のｎ型不純物濃度は、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下であってもよい。ドレイン領域６は、第２主面４の表層部に形成され、第２主面４を形成している。ドレイン領域６は、この形態では、ｎ＋型のＳｉＣ半導体基板７からなる。
ドレイン領域６の厚さは、４０μｍ以上２５０μｍ以下であってもよい。ドレイン領域６の厚さは、４０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、または、２００μｍ以上２５０μｍ以下であってもよい。ドレイン領域６の厚さは、４０μｍ以上１５０μｍ以下であることが好ましい。ドレイン領域６を薄化することにより、ドレイン領域６の抵抗値を低減できる。
ＳｉＣ半導体層２は、ｎ型のドリフト領域８を含む。ドリフト領域８は、ドレイン領域６のｎ型不純物濃度未満のｎ型不純物濃度を有している。ドリフト領域８のｎ型不純物濃度は、１．０×１０１５ｃｍ−３以上１．０×１０１８ｃｍ−３以下であってもよい。ドリフト領域８は、第１主面３の表層部に形成され、第１主面３を形成している。ドリフト領域８は、ドレイン領域６に電気的に接続されている。ドレイン領域６およびドリフト領域８の境界は、第１主面３に対して平行に延びている。ドリフト領域８は、この形態では、ＳｉＣ半導体基板７の上に形成されたｎ型のＳｉＣエピタキシャル層９からなる。
ドリフト領域８の厚さは、１μｍ以上５０μｍ以下であってもよい。ドリフト領域８の厚さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。ドリフト領域８の厚さは、５μｍ以上１５μｍ以下であることが好ましい。
ドリフト領域８は、この形態では、法線方向Ｚに沿って異なるｎ型不純物濃度を有する複数の領域を有している。ドリフト領域８は、具体的には、高濃度領域１０および低濃度領域１１を含む。高濃度領域１０は、比較的高いｎ型不純物濃度を有し、第１主面３側の領域に形成されている。低濃度領域１１は、高濃度領域１０のｎ型不純物濃度未満のｎ型不純物濃度を有し、高濃度領域１０に対して第２主面４側の領域に形成されている。
高濃度領域１０のｎ型不純物濃度のピーク値は、１．０×１０１６ｃｍ−３以上１．０×１０１８ｃｍ−３以下であってもよい。低濃度領域１１のｎ型不純物濃度のピーク値は、１．０×１０１５ｃｍ−３以上１．０×１０１６ｃｍ−３以下であってもよい。低濃度領域１１の厚さは、高濃度領域１０の厚さを超えている。つまり、高濃度領域１０の厚さは、低濃度領域１１の厚さ未満であり、かつ、ドリフト領域８の総厚さの２分の１未満である。むろん、一様なｎ型不純物濃度を有するドリフト領域８が形成されてもよい。
ＳｉＣ半導体層２は、アクティブ領域１２および外側領域１３を含む。アクティブ領域１２は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域である。アクティブ領域１２は、平面視において側面５Ａ〜５Ｄから内方に間隔を空けてＳｉＣ半導体層２の中央部に形成されている。アクティブ領域１２は、この形態では、平面視において側面５Ａ〜５Ｄに平行な４辺を有する四角形状（この形態では長方形状）に形成されている。外側領域１３は、アクティブ領域１２の外側の領域である。外側領域１３は、側面５Ａ〜５Ｄおよびアクティブ領域１２の周縁の間の領域に形成されている。外側領域１３は、平面視においてアクティブ領域１２を取り囲む環状（より具体的に無端状）に形成されている。
ＳｉＣ半導体装置１は、アクティブ領域１２において第１主面３に形成された複数のトレンチゲート構造１８を含む。複数のトレンチゲート構造１８は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数のトレンチゲート構造１８は、平面視において全体としてストライプ状に形成されている。
複数のトレンチゲート構造１８は、この形態では、アクティブ領域１２において一方側（第３側面５Ｃ側）の周縁部から他方側（第４側面５Ｄ側）の周縁部に向けて帯状に延びている。複数のトレンチゲート構造１８は、アクティブ領域１２において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。
各トレンチゲート構造１８の長さは、１ｍｍ以上１０ｍｍ以下であってもよい。各トレンチゲート構造１８の長さは、１ｍｍ以上２ｍｍ以下、２ｍｍ以上４ｍｍ以下、４ｍｍ以上６ｍｍ以下、６ｍｍ以上８ｍｍ以下、または、８ｍｍ以上１０ｍｍ以下であってもよい。各トレンチゲート構造１８の長さは、２ｍｍ以上６ｍｍ以下であることが好ましい。１つのトレンチゲート構造１８の単位面積当たりの総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。
各トレンチゲート構造１８は、アクティブトレンチ部１９およびコンタクトトレンチ部２０を含む。アクティブトレンチ部１９は、ＭＩＳＦＥＴのチャネルに沿う部分である。コンタクトトレンチ部２０は、ＭＩＳＦＥＴのチャネル外の部分である。コンタクトトレンチ部２０は、トレンチゲート構造１８の端部であり、外部接続を主たる目的とする。
各トレンチゲート構造１８は、ゲートトレンチ２１、ゲート絶縁層２２およびゲート電極２３を含む。図４では、ゲート絶縁層２２およびゲート電極２３がハッチングによって示されている。
ゲートトレンチ２１は、ドリフト領域８に形成されている。ゲートトレンチ２１は、側壁および底壁を含む。ゲートトレンチ２１の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。ゲートトレンチ２１の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
ゲートトレンチ２１の側壁は、法線方向Ｚに沿って延びていてもよい。この場合、ゲートトレンチ２１の側壁は、第１主面３に対してほぼ垂直に形成されていてもよい。ＳｉＣ半導体層２内においてゲートトレンチ２１の側壁が第１主面３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。つまり、ゲートトレンチ２１は、第１主面３から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。
ゲートトレンチ２１の底壁は、高濃度領域１０に位置している。ゲートトレンチ２１の底壁は、ＳｉＣ単結晶のｃ面に面している。ゲートトレンチ２１の底壁は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に傾斜したオフ角を有している。ゲートトレンチ２１の底壁は、第１主面３に対して平行に形成されていてもよい。ゲートトレンチ２１の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。
ゲートトレンチ２１の第２方向Ｙに沿う幅は、０．１μｍ以上２μｍ以下であってもよい。ゲートトレンチ２１の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
ゲートトレンチ２１は、第１深さＤ１を有している。第１深さＤ１は、０．５μｍ以上３．０μｍ以下であってもよい。第１深さＤ１は、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、または、２．５μｍ以上３．０μｍ以下であってもよい。
ゲートトレンチ２１の開口エッジ部は、第１主面３からゲートトレンチ２１の内方に向かって下り傾斜した傾斜部を含む。ゲートトレンチ２１の開口エッジ部は、第１主面３およびゲートトレンチ２１の側壁を接続する部分である。ゲートトレンチ２１の傾斜部は、ＳｉＣ半導体層２の内方に向かう湾曲状に形成されている。ゲートトレンチ２１の傾斜部は、ゲートトレンチ２１の内方に向かう湾曲状に形成されていてもよい。ゲートトレンチ２１の傾斜部は、ゲートトレンチ２１の開口エッジ部に対する電界集中を緩和する。
ゲート絶縁層２２は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ジルコニウムおよび酸化タンタルのうちの少なくとも１つを含む。ゲート絶縁層２２は、酸化シリコン層および窒化シリコン層が任意の順で積層された積層構造を有していてもよい。ゲート絶縁層２２は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。ゲート絶縁層２２は、この形態では、酸化シリコン層からなる単層構造を有している。
ゲート絶縁層２２は、ゲートトレンチ２１の内壁に沿って膜状に形成され、ゲートトレンチ２１内においてリセス空間を区画している。ゲート絶縁層２２は、第１領域２４、第２領域２５および第３領域２６を含む。第１領域２４は、ゲートトレンチ２１の側壁に沿って形成されている。第２領域２５は、ゲートトレンチ２１の底壁に沿って形成されている。第３領域２６は、第１主面３に沿って形成されている。
第１領域２４の厚さは、第２領域２５の厚さおよび第３領域２６の厚さ未満である。第１領域２４の厚さは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域２５の厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域２６の厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。
ゲート絶縁層２２は、開口エッジ部においてゲートトレンチ２１内に向けて膨出した膨出部２７を含む。膨出部２７は、ゲート絶縁層２２の第１領域２４および第３領域２６の接続部に形成されている。膨出部２７は、ゲートトレンチ２１の内方に向かう湾曲状に形成されている。膨出部２７は、開口エッジ部においてゲートトレンチ２１の開口を狭めている。膨出部２７を有さないゲート絶縁層２２が形成されていてもよい。一様な厚さを有するゲート絶縁層２２が形成されていてもよい。
ゲート電極２３は、ゲート絶縁層２２を挟んでゲートトレンチ２１に埋設されている。ゲート電極２３は、具体的には、ゲートトレンチ２１内においてゲート絶縁層２２によって区画されたリセス空間に埋設されている。ゲート電極２３は、ゲートトレンチ２１の開口から露出する電極面を有している。ゲート電極２３の電極面は、ゲートトレンチ２１の底壁に向かって窪んだ湾曲状に形成されている。ゲート電極２３の電極面は、ゲート絶縁層２２の膨出部２７によって狭められている。
ゲート電極２３は、金属材料以外の導電材料からなる。ゲート電極２３は、導電性ポリシリコンからなることが好ましい。ゲート電極２３は、この形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ゲート電極２３のｐ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２２ｃｍ−３以下であってもよい。ゲート電極２３のｐ型不純物は、ホウ素、アルミニウム、インジウムおよびガリウムのうちの少なくとも１つを含んでいてもよい。ゲート電極２３のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。ゲート電極２３の厚さは、０．５μｍ以上３μｍ以下であってもよい。
ＳｉＣ半導体装置１は、アクティブ領域１２において第１主面３の上に形成されたゲート配線２８を含む。図４では、ゲート配線２８がハッチングによって示されている。ゲート配線２８は、具体的には、ゲート絶縁層２２の第３領域２６の上に形成されている。ゲート配線２８は、アクティブ領域１２において第１側面５Ａ、第３側面５Ｃおよび第４側面５Ｄに沿って形成され、複数のトレンチゲート構造１８が形成された領域を３方向から区画している。
ゲート配線２８は、トレンチゲート構造１８のコンタクトトレンチ部２０から露出するゲート電極２３に接続されている。ゲート配線２８は、この形態では、ゲートトレンチ２１から第１主面３の上に引き出されたゲート電極２３の引き出し部によって形成されている。ゲート配線２８の電極面は、ゲート電極２３の電極面に接続されている。
ＳｉＣ半導体装置１は、ゲート電極２３を被覆する第１低抵抗層２９を含む。第１低抵抗層２９は、ゲート電極２３のシート抵抗未満のシート抵抗を有する導電材料を含む。第１低抵抗層２９のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。法線方向Ｚに関して、第１低抵抗層２９の厚さは、ゲート電極２３の厚さ未満であることが好ましい。第１低抵抗層２９の厚さは、０．０１μｍ以上３μｍ以下であってもよい。
第１低抵抗層２９は、ゲートトレンチ２１内においてゲート電極２３を被覆している。第１低抵抗層２９は、トレンチゲート構造１８の一部を形成している。第１低抵抗層２９は、ゲート配線２８も被覆している。第１低抵抗層２９においてゲート配線２８を被覆する部分は、第１低抵抗層２９においてゲート電極２３を被覆する部分と一体的に形成されている。これにより、第１低抵抗層２９は、ゲート電極２３の全域およびゲート配線２８の全域を被覆している。
第１低抵抗層２９は、具体的には、ポリサイド層を含む。ポリサイド層は、ゲート電極２３の表層部およびゲート配線２８の表層部が金属材料とシリサイド化した層からなる。つまり、ポリサイド層は、ゲート電極２３（ｐ型ポリシリコン）およびゲート配線２８（ｐ型ポリシリコン）に添加されたｐ型不純物を含むｐ型ポリサイド層からなる。また、ゲート電極２３の電極面およびゲート配線２８の電極面は、第１低抵抗層２９によって形成されている。ポリサイド層は、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有していることが好ましい。
ゲート電極２３および第１低抵抗層２９が埋め込まれたゲートトレンチ２１内のシート抵抗は、ゲート電極２３単体のシート抵抗以下である。ゲートトレンチ２１内のシート抵抗は、ｎ型不純物が添加されたｎ型ポリシリコンのシート抵抗以下であることが好ましい。ゲートトレンチ２１内のシート抵抗は、第１低抵抗層２９のシート抵抗に近似される。ゲートトレンチ２１内のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。ゲートトレンチ２１内のシート抵抗は、１０Ω／□未満であることが好ましい。
第１低抵抗層２９は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つを含んでいてもよい。とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、第１低抵抗層２９を形成するポリサイド層として適している。第１低抵抗層２９は、他の領域への拡散が少ない性質を有するＣｏＳｉ２からなることが最も好ましい。
第１低抵抗層２９は、ゲート絶縁層２２に接する接触部を含む。第１低抵抗層２９の接触部は、具体的には、ゲート絶縁層２２の第３領域２６（膨出部２７）に接している。これにより、第１低抵抗層２９およびドリフト領域８の間の電流パスを抑制できる。特に、第１低抵抗層２９の接触部を、ゲート絶縁層２２において比較的厚い角部に接続させる設計は、電流パスのリスクを低減する上で有効である。
ｎ型ポリシリコンとは相異なる仕事関数を有するｐ型ポリシリコンをゲートトレンチ２１に埋め込むことにより、ゲート閾値電圧Ｖｔｈを１Ｖ程度増加させることができる。しかし、ｐ型ポリシリコンは、ｎ型ポリシリコンのシート抵抗よりも数十倍（おおよそ２０倍）高いシート抵抗を有している。そのため、ｐ型ポリシリコンをゲート電極２３の材料として採用した場合、ゲートトレンチ２１内の寄生抵抗（以下、単に「ゲート抵抗」という。）の増加に伴ってエネルギ損失が増大する。
そこで、ＳｉＣ半導体装置１では、ゲート電極２３（ｐ型ポリシリコン）の上に第１低抵抗層２９（ｐ型ポリサイド）を形成している。第１低抵抗層２９によれば、ゲート閾値電圧Ｖｔｈの増加を許容させながら、ゲートトレンチ２１内のシート抵抗を低減できる。たとえば、第１低抵抗層２９を有する構造によれば、第１低抵抗層２９を有さない構造と比較してシート抵抗を１００分の１以下に低下させることができる。また、第１低抵抗層２９を有する構造によれば、ｎ型ポリシリコンを含むゲート電極２３と比較してシート抵抗を５分の１以下に低下させることができる。
これにより、ゲート抵抗を低減できるから、トレンチゲート構造１８に沿って電流を効率的に拡散させることができる。つまり、第１低抵抗層２９は、ゲートトレンチ２１内に電流を拡散する電流拡散層として形成されている。特に、ミリメートルオーダの長さ（１ｍｍ以上の長さ）を有するゲートトレンチ２１の場合には電流の伝達に時間を要するが、第１低抵抗層２９によればスイッチング遅延を適切に抑制できる。また、第１低抵抗層２９を有する構造によれば、ゲート閾値電圧Ｖｔｈを高める上でドリフト領域８内のｐ型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を抑制しながら、ゲート閾値電圧Ｖｔｈを適切に増加させることができる。
ＳｉＣ半導体装置１は、互いに隣り合う複数のトレンチゲート構造１８の間の領域にそれぞれ形成された複数のトレンチソース構造３０を含む。複数のトレンチソース構造３０は、１つのトレンチゲート構造１８を挟み込む態様で、第２方向Ｙに間隔を空けて形成されている。複数のトレンチソース構造３０は、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のトレンチソース構造３０は、平面視において全体としてストライプ状に形成されている。
第２方向Ｙに関して、互いに隣り合うトレンチソース構造３０の中央部間のピッチＰＳは、１μｍ以上５μｍ以下であってもよい。ピッチＰＳは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。ピッチＰＳは、１．５μｍ以上３μｍ以下であることが好ましい。
各トレンチソース構造３０は、ソーストレンチ３１、ソース絶縁層３２およびソース電極３３を含む。図４では、ソース絶縁層３２およびソース電極３３がハッチングによって示されている。ソーストレンチ３１は、ドリフト領域８に形成されている。ソーストレンチ３１は、側壁および底壁を含む。ソーストレンチ３１の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。ソーストレンチ３１の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
ソーストレンチ３１の底壁は、高濃度領域１０に位置している。ソーストレンチ３１の底壁は、ＳｉＣ単結晶のｃ面に面している。ソーストレンチ３１の底壁は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に傾斜したオフ角を有している。ソーストレンチ３１の底壁は、第１主面３に対して平行に形成されていてもよい。ソーストレンチ３１の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。
ソーストレンチ３１の底壁は、ゲートトレンチ２１の底壁に対して第２主面４側の領域に位置している。ソーストレンチ３１の底壁は、法線方向Ｚに関して、ゲートトレンチ２１の底壁および低濃度領域１１の間の領域に位置している。つまり、ソーストレンチ３１は、ゲートトレンチ２１の第１深さＤ１を超える第２深さＤ２を有している。第１深さＤ１に対する第２深さＤ２の比ＤＳ／ＤＧは、ソーストレンチ３１が高濃度領域１０内に位置するという条件において、１．５以上であってもよい。比ＤＳ／ＤＧは、２以上であることが好ましい。
第２深さＤ２は、０．５μｍ以上１０μｍ以下であってもよい。第２深さＤ２は、０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。むろん、第１深さＤ１とほぼ等しい第２深さＤ２を有するソーストレンチ３１が形成されてもよい。
ソーストレンチ３１は、この形態では、第１トレンチ部３４および第２トレンチ部３５を含む。第１トレンチ部３４は、ソーストレンチ３１の開口側に形成されている。第１トレンチ部３４は、第２方向Ｙに関して第１幅Ｗ１を有している。第１トレンチ部３４は、第１主面３から底壁側に向かって第１幅Ｗ１が狭まる先細り形状に形成されていてもよい。第１トレンチ部３４は、法線方向Ｚに関して、ゲートトレンチ２１の底壁を横切る第１トレンチ部３４が形成されていてもよい。つまり、第１トレンチ部３４の深さは、ゲートトレンチ２１の第１深さＤ１を超えていてもよい。
第１トレンチ部３４は、ゲートトレンチ２１の底壁に対して第１主面３側の領域に形成されていることが好ましい。つまり、第１トレンチ部３４の深さは、ゲートトレンチ２１の第１深さＤ１未満であることが好ましい。第１トレンチ部３４の深さは、０．１μｍ以上２μｍ以下であってもよい。第１トレンチ部３４の深さは、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
第１トレンチ部３４の第１幅Ｗ１は、ゲートトレンチ２１の幅以上であってもよいし、ゲートトレンチ２１の幅未満であってもよい。第１幅Ｗ１は、ゲートトレンチ２１の幅を超えていることが好ましい。第１幅Ｗ１は、０．１μｍ以上２μｍ以下であってもよい。第１幅Ｗ１は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
第２トレンチ部３５は、ソーストレンチ３１の底壁側に形成されている。第２トレンチ部３５は、法線方向Ｚに関して、第１トレンチ部３４およびドリフト領域８の底部の間の領域に形成され、ゲートトレンチ２１の底壁を横切っている。法線方向Ｚに関して、第１トレンチ部３４を基準とした第２トレンチ部３５の深さは、ゲートトレンチ２１の第１深さＤ１を超えていることが好ましい。
第２トレンチ部３５は、第２方向Ｙに関して第１幅Ｗ１未満の第２幅Ｗ２を有している。第２幅Ｗ２は、第１幅Ｗ１未満という条件下において、ゲートトレンチ２１の幅以上であってもよいし、ゲートトレンチ２１の幅未満であってもよい。第２幅Ｗ２は、０．１μｍ以上２μｍ未満であってもよい。第２幅Ｗ２は、０．１μｍ以上２μｍ未満であってもよい。第２幅Ｗ２は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ未満であってもよい。むろん、第１幅Ｗ１とほぼ等しい第２幅Ｗ２を有する第２トレンチ部３５が形成されてもよい。
第１トレンチ部３４および第２トレンチ部３５を含むソーストレンチ３１の開口幅は、ゲートトレンチ２１の開口幅と同程度に形成されていることが好ましい。ソーストレンチ３１の開口幅がゲートトレンチ２１の開口幅と同程度であるとは、ソーストレンチ３１の開口幅が、ゲートトレンチ２１の開口幅の±２０％の範囲内に収まっていることをいう。
第２トレンチ部３５の側壁は、法線方向Ｚに沿って延びていてもよい。ＳｉＣ半導体層２内において第２トレンチ部３５の側壁が第１主面３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。第２トレンチ部３５の側壁は、第１主面３に対してほぼ垂直に形成されていてもよい。第２トレンチ部３５は、第１トレンチ部３４から底壁側に向かって第２幅Ｗ２が狭まる先細り形状に形成されていてもよい。
ソース絶縁層３２は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ジルコニウムまたは酸化タンタルのうちの少なくとも１つを含む。ソース絶縁層３２は、酸化シリコン層および窒化シリコン層が任意の順で積層された積層構造を有していてもよい。ソース絶縁層３２は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。ソース絶縁層３２は、この形態では、酸化シリコン層からなる単層構造を有している。
ソース絶縁層３２は、ソーストレンチ３１の内壁に沿って膜状に形成され、ソーストレンチ３１内においてリセス空間を区画している。ソース絶縁層３２は、具体的には、第１トレンチ部３４を露出させるように、第２トレンチ部３５の内壁に沿って膜状に形成されている。これにより、ソース絶縁層３２は、第１トレンチ部３４を露出させる側壁窓部３６を有し、第２トレンチ部３５内においてリセス空間を区画している。
ソース絶縁層３２は、第１領域３７および第２領域３８を含む。第１領域３７は、ソーストレンチ３１の側壁に沿って形成されている。第２領域３８は、ソーストレンチ３１の底壁に沿って形成されている。第１領域３７の厚さは、第２領域３８の厚さ未満である。第１領域３７の厚さは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域３８の厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。第１領域３７の厚さは、ゲート絶縁層２２の第１領域３７の厚さとほぼ等しくてもよい。第２領域３８の厚さは、ゲート絶縁層２２の第２領域３８の厚さとほぼ等しくてもよい。一様な厚さを有するソース絶縁層３２が形成されていてもよい。
ソース電極３３は、ソース絶縁層３２を挟んでソーストレンチ３１に埋設されている。ソース電極３３は、具体的には、ソース絶縁層３２を挟んでソーストレンチ３１の第１トレンチ部３４および第２トレンチ部３５に埋設されている。ソース電極３３は、ソーストレンチ３１の底壁側において第２トレンチ部３５によって区画されたリセス空間に埋設されている。ソース電極３３は、ソーストレンチ３１の開口側において側壁窓部３６から露出する第１トレンチ部３４の側壁に接する側壁コンタクト部３９を有している。
ソース電極３３は、ソーストレンチ３１の開口から露出する電極面を有している。ソース電極３３の電極面は、ソーストレンチ３１の底壁に向かって窪んだ湾曲状に形成されている。ソース電極３３の電極面は、第１主面３に対して平行に形成されていてもよい。
法線方向Ｚに関して、ソース電極３３の厚さは、０．５μｍ以上１０μｍ以下であってもよい。ソース電極３３の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
ソース電極３３は、金属材料以外の導電材料からなる。ソース電極３３は、導電性ポリシリコンからなることが好ましい。ソース電極３３は、この形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ソース電極３３のｐ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２２ｃｍ−３以下であってもよい。ソース電極３３のｐ型不純物濃度は、ゲート電極２３のｐ型不純物濃度と等しいことが好ましい。つまり、ソース電極３３のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。ソース電極３３のｐ型不純物は、ホウ素、アルミニウム、インジウムおよびガリウムのうちの少なくとも１つを含んでいてもよい。
ＳｉＣ半導体装置１は、ソース電極３３を被覆する第２低抵抗層４０を含む。第２低抵抗層４０は、ソーストレンチ３１内においてソース電極３３を被覆している。第２低抵抗層４０は、トレンチソース構造３０の一部を形成している。第２低抵抗層４０は、ソース電極３３のシート抵抗未満のシート抵抗を有する導電材料を含む。第２低抵抗層４０のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。法線方向Ｚに関して、第２低抵抗層４０の厚さは、ソース電極３３の厚さ未満であることが好ましい。第２低抵抗層４０の厚さは、０．０１μｍ以上３μｍ以下であってもよい。
第２低抵抗層４０は、具体的には、ポリサイド層を含む。ポリサイド層は、ソース電極３３の表層部が金属材料とシリサイド化した層からなる。つまり、ポリサイド層は、ソース電極３３に添加されたｐ型不純物を含むｐ型ポリサイド層からなる。また、ソース電極３３の電極面は、第２低抵抗層４０によって形成されている。ポリサイド層は、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有していることが好ましい。
ソース電極３３および第２低抵抗層４０が埋め込まれたソーストレンチ３１内のシート抵抗は、ソース電極３３単体のシート抵抗以下である。ソーストレンチ３１内のシート抵抗は、ｎ型不純物が添加されたｎ型ポリシリコンのシート抵抗以下であることが好ましい。ソーストレンチ３１内のシート抵抗は、第２低抵抗層４０のシート抵抗に近似される。ソーストレンチ３１内のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。ソーストレンチ３１内のシート抵抗は、１０Ω／□未満であることが好ましい。
第２低抵抗層４０は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つを含んでいてもよい。とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、第２低抵抗層４０を形成するポリサイド層として適している。第２低抵抗層４０は、他の領域への拡散が少ない性質を有するＣｏＳｉ２からなることが最も好ましい。第２低抵抗層４０は、第１低抵抗層２９と同一の導電材料からなることが好ましい。
ＳｉＣ半導体装置１は、アクティブ領域１２において第１主面３の表層部に形成されたｐ型のボディ領域４１を含む。ボディ領域４１は、アクティブ領域１２を画定している。ボディ領域４１のｐ型不純物濃度は、ゲート電極２３のｐ型不純物濃度未満である。ボディ領域４１のｐ型不純物濃度は、ソース電極３３のｐ型不純物濃度未満である。ボディ領域４１のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。
ボディ領域４１は、第１主面３の表層部において、ゲートトレンチ２１の側壁およびソーストレンチ３１の側壁を被覆している。ボディ領域４１は、ゲートトレンチ２１の底壁に対して第１主面３側の領域に形成されている。ボディ領域４１は、ゲート絶縁層２２を挟んでゲート電極２３に対向している。
ボディ領域４１は、さらに、ソーストレンチ３１の第２トレンチ部３５に対して、第１トレンチ部３４側の領域に形成されている。ボディ領域４１は、ソーストレンチ３１の第１トレンチ部３４を被覆している。ボディ領域４１は、具体的には、ソーストレンチ３１の第１トレンチ部３４から露出するソース電極３３の側壁コンタクト部３９に接続されている。ボディ領域４１は、ＳｉＣ半導体層２内においてソース接地されている。ボディ領域４１は、第２トレンチ部３５の一部を被覆していてもよい。この場合、ボディ領域４１は、ソース絶縁層３２の一部を挟んでソース電極３３に対向していてもよい。
ＳｉＣ半導体装置１は、ボディ領域４１の表層部に形成されたｎ＋型のソース領域４２を含む。ソース領域４２は、ゲートトレンチ２１のコンタクトトレンチ部２０から間隔を空けてゲートトレンチ２１のアクティブトレンチ部１９に沿って形成されている。ソース領域４２のｎ型不純物濃度のピーク値は、高濃度領域１０のｎ型不純物濃度のピーク値を超えている。ソース領域４２のｎ型不純物濃度のピーク値は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。
ソース領域４２は、ボディ領域４１の表層部においてゲートトレンチ２１の側壁およびソーストレンチ３１の側壁を被覆している。ソース領域４２は、ゲート絶縁層２２を挟んでゲート電極２３に対向している。ソース領域４２は、ゲート絶縁層２２を挟んで第１低抵抗層２９に対向していることが好ましい。
ソース領域４２は、さらに、ソーストレンチ３１の第２トレンチ部３５に対して第１トレンチ部３４側の領域に形成されている。ソース領域４２は、ソーストレンチ３１の第１トレンチ部３４を被覆している。ソース領域４２は、ソーストレンチ３１の第１トレンチ部３４から露出するソース電極３３の側壁コンタクト部３９に接続されている。これにより、ソース領域４２は、ＳｉＣ半導体層２内においてソース接地されている。
ソース領域４２においてゲートトレンチ２１の側壁に沿う部分は、ボディ領域４１内において高濃度領域１０との間でＭＩＳＦＥＴのチャネルを画定している。チャネルのＯＮ／ＯＦＦは、ゲート電極２３によって制御される。
ＳｉＣ半導体装置１は、アクティブ領域１２において第１主面３の表層部に形成されたｐ＋型の複数のコンタクト領域４３を含む。各コンタクト領域４３のｐ型不純物濃度のピーク値は、ボディ領域４１のｐ型不純物濃度のピーク値を超えている。各コンタクト領域４３のｐ型不純物濃度のピーク値は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。
複数のコンタクト領域４３は、複数のソーストレンチ３１に沿う領域にそれぞれ形成されている。複数のコンタクト領域４３は、具体的には、対応する１つのソーストレンチ３１に対して一対多対応の関係で形成されている。複数のコンタクト領域４３は、対応する１つのソーストレンチ３１に沿って間隔を空けてそれぞれ形成されている。複数のコンタクト領域４３は、ゲートトレンチ２１から間隔を空けてそれぞれ形成されている。
各コンタクト領域４３は、対応するソーストレンチ３１の第１トレンチ部３４を被覆している。各コンタクト領域４３は、対応するソーストレンチ３１の第１トレンチ部３４において、ソース電極３３の側壁コンタクト部３９およびソース領域４２の間に介在している。各コンタクト領域４３は、さらに、対応するソーストレンチ３１の第１トレンチ部３４において、ソース電極３３の側壁コンタクト部３９およびボディ領域４１の間に介在している。
これにより、各コンタクト領域４３は、ＳｉＣ半導体層２内においてソース接地されている。また、各コンタクト領域４３は、ＳｉＣ半導体層２内においてソース電極３３、ボディ領域４１およびソース領域４２に電気的に接続されている。
各コンタクト領域４３において第１トレンチ部３４を被覆する部分は、ゲートトレンチ２１に向けて引き出されている。各コンタクト領域４３においてソーストレンチ３１の第１トレンチ部３４を被覆する部分は、ボディ領域４１の底部に対して第１主面３側の領域に形成されている。各コンタクト領域４３において第１トレンチ部３４を被覆する部分は、ゲートトレンチ２１およびソーストレンチ３１の間の中間領域まで延びていてもよい。
各コンタクト領域４３は、さらに、対応するソーストレンチ３１の第２トレンチ部３５を被覆している。各コンタクト領域４３は、対応するソーストレンチ３１の第２トレンチ部３５において、ソース絶縁層３２を挟んでソース電極３３に対向している。各コンタクト領域４３は、さらに、対応するソーストレンチ３１の底壁を被覆している。各コンタクト領域４３は、対応するソーストレンチ３１の底壁を挟んでソース電極３３に対向している。各コンタクト領域４３の底部は、対応するソーストレンチ３１の底壁に対して平行に形成されていてもよい。
ＳｉＣ半導体装置１は、アクティブ領域１２において第１主面３の表層部に形成されたｐ型の複数のディープウェル領域４４を含む。各ディープウェル領域４４のｐ型不純物濃度のピーク値は、コンタクト領域４３のｐ型不純物濃度のピーク値未満である。各ディープウェル領域４４のｐ型不純物濃度のピーク値は、ボディ領域４１のｐ型不純物濃度のピーク値以上であってもよいし、ボディ領域４１のｐ型不純物濃度のピーク値未満であってもよい。各ディープウェル領域４４のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。
複数のディープウェル領域４４は、複数のソーストレンチ３１に対して１対１対応の関係で形成されている。各ディープウェル領域４４は、平面視において対応するソーストレンチ３１に沿って延びる帯状に形成されている。各ディープウェル領域４４は、高濃度領域１０に形成されている。各ディープウェル領域４４は、ボディ領域４１に対して第２主面４側の領域に形成されている。各ディープウェル領域４４は、ボディ領域４１に連なっている。
各ディープウェル領域４４は、対応するソーストレンチ３１の第２トレンチ部３５を被覆する部分を含む。各ディープウェル領域４４は、コンタクト領域４３を挟んで対応するソーストレンチ３１の第２トレンチ部３５を被覆する部分を含む。各ディープウェル領域４４は、さらに、対応するソーストレンチ３１の底壁を被覆する部分を含む。各ディープウェル領域４４は、コンタクト領域４３を挟んで対応するソーストレンチ３１の底壁を被覆する部分を含む。
各ディープウェル領域４４は、ゲートトレンチ２１の底壁に対して第２主面４側に位置する底部を有している。各ディープウェル領域４４の底部は、各ソーストレンチ３１の底壁に対して平行に形成されていてもよい。複数のディープウェル領域４４は、一定の深さで形成されていることが好ましい。各ディープウェル領域４４は、高濃度領域１０との間でｐｎ接合部を形成している。このｐｎ接合部からは、ゲートトレンチ２１に向けて空乏層が拡がる。空乏層は、ゲートトレンチ２１の底壁にオーバラップしてもよい。
ＳｉＣ半導体装置１は、アクティブ領域１２の周縁部において第１主面３の表層部に形成されたｐ型の複数の周縁ウェル領域４５を含む。各周縁ウェル領域４５のｐ型不純物濃度のピーク値は、コンタクト領域４３のｐ型不純物濃度のピーク値未満である。
各周縁ウェル領域４５のｐ型不純物濃度のピーク値は、ボディ領域４１のｐ型不純物濃度のピーク値以上であってもよいし、ボディ領域４１のｐ型不純物濃度のピーク値未満であってもよい。各周縁ウェル領域４５のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。周縁ウェル領域４５のｐ型不純物濃度は、ディープウェル領域４４のｐ型不純物濃度とほぼ等しいことが好ましい。
周縁ウェル領域４５は、複数のトレンチゲート構造１８に対して１対１対応の関係で複数形成されている。周縁ウェル領域４５は、対応するトレンチゲート構造１８のコンタクトトレンチ部２０を被覆し、アクティブトレンチ部１９を露出させている。周縁ウェル領域４５は、対応するコンタクトトレンチ部２０においてゲートトレンチ２１の側壁および底壁を被覆している。周縁ウェル領域４５の底部は、ディープウェル領域４４の底壁に対して第１主面３側に位置している。各周縁ウェル領域４５は、ボディ領域４１およびディープウェル領域４４に電気的に接続されている。
ｐｎ接合ダイオードだけを備えるＳｉＣ半導体装置では、トレンチを備えていないという構造上、ＳｉＣ半導体層２内における電界集中の問題は少ない。各ディープウェル領域４４は、トレンチゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づける。これにより、トレンチゲート型のＭＩＳＦＥＴにおいて、ＳｉＣ半導体層２内における電界を緩和できる。
また、ゲートトレンチ２１の底壁に対して第２主面４側に底部を有するディープウェル領域４４によれば、空乏層によって、ゲートトレンチ２１に対する電界集中を適切に緩和できる。互いに隣り合う複数のソーストレンチ３１（ディープウェル領域４４）の間のピッチＰＳを狭めることは、電界集中を緩和し、耐圧を向上させる上で有効である。
複数のディープウェル領域４４は、一定の深さで形成されていることが好ましい。これにより、ＳｉＣ半導体層２の耐圧（たとえば破壊耐量）が各ディープウェル領域４４によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。周縁ウェル領域４５も、ディープウェル領域４４と同様の効果を奏する。
ソーストレンチ３１を利用することにより、ＳｉＣ半導体層２の比較的深い領域にディープウェル領域４４を適切に形成できる。また、ソーストレンチ３１に沿ってディープウェル領域４４を形成できるから、複数のディープウェル領域４４の深さにバラツキが生じるのを適切に抑制できる。
また、この形態では、高濃度領域１０の一部が、互いに隣り合う複数のディープウェル領域４４の間の領域に介在している。これにより、互いに隣り合う複数のディープウェル領域４４の間の領域において、ＪＦＥＴ（Junction Field Effect Transistor）抵抗を低減できる。
また、この形態では、各ディープウェル領域４４の底部が高濃度領域１０に位置している。これにより、高濃度領域１０における各ディープウェル領域４４の直下の領域において第１主面３に対して平行な横方向に電流経路を形成できる。その結果、電流拡がり抵抗を低減できる。低濃度領域１１は、このような構造において、ＳｉＣ半導体層２の耐圧を高める。
図１０を参照して、アクティブ領域１２は、第１主面３の一部を形成するアクティブ主面５１を有している。アクティブ主面５１および外側主面５２は、ＳｉＣ単結晶のｃ面にそれぞれ面している。アクティブ主面５１および外側主面５２は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に傾斜したオフ角をそれぞれ有している。
外側領域１３は、第１主面３の一部を形成する外側主面５２を有している。外側主面５２は、側面５Ａ〜５Ｄに接続されている。外側領域１３は、ドリフト領域８（ＳｉＣエピタキシャル層９）を第２主面４側に掘り下げることによって形成されている。したがって、外側主面５２は、アクティブ主面５１に対して第２主面４側に窪んだ領域に形成されている。外側主面５２は、ゲートトレンチ２１の底壁に対して第２主面４側に位置していることが好ましい。
外側主面５２は、この形態では、各ソーストレンチ３１の底壁とほぼ等しい深さ位置に形成されている。外側主面５２は、各ソーストレンチ３１の底壁とほぼ同一平面上に位置している。外側主面５２は、各ソーストレンチ３１の底壁に対して、０μｍ以上１μｍ以下の範囲で、第２主面４側に位置していてもよい。外側主面５２は、高濃度領域１０を露出させている。
アクティブ領域１２は、この形態では、外側領域１３によって台地状に区画されたアクティブ台地５３として形成されている。アクティブ台地５３は、外側主面５２から上方に突出している。アクティブ台地５３は、アクティブ主面５１および外側主面５２を接続するアクティブ側壁５４を含む。アクティブ側壁５４は、アクティブ領域１２および外側領域１３の間の境界領域を区画している。第１主面３は、アクティブ主面５１、外側主面５２およびアクティブ側壁５４によって形成されている。
アクティブ側壁５４は、この形態では、アクティブ主面５１（外側主面５２）の法線方向Ｚに沿って延びている。アクティブ側壁５４は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。アクティブ側壁５４は、アクティブ主面５１から外側主面５２に向かって下り傾斜した傾斜面を有していてもよい。アクティブ側壁５４は、高濃度領域１０を露出させている。アクティブ側壁５４は、ボディ領域４１を露出させていてもよい。
ＳｉＣ半導体装置１は、外側主面５２の表層部に形成されたｐ＋型のダイオード領域５５を含む。ダイオード領域５５のｐ型不純物濃度のピーク値は、ボディ領域４１のｐ型不純物濃度のピーク値を超えている。ダイオード領域５５のｐ型不純物濃度のピーク値は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。ダイオード領域５５のｐ型不純物濃度のピーク値は、コンタクト領域４３のｐ型不純物濃度のピーク値とほぼ等しくてもよい。
ダイオード領域５５は、高濃度領域１０に形成されている。ダイオード領域５５は、アクティブ側壁５４および側面５Ａ〜５Ｄの間の領域に形成されている。ダイオード領域５５は、アクティブ側壁５４および側面５Ａ〜５Ｄから間隔を空けて形成されている。ダイオード領域５５は、平面視においてアクティブ領域１２に沿って帯状に延びている。ダイオード領域５５は、この形態では、平面視においてアクティブ領域１２を取り囲む環状（より具体的に無端状）に形成されている。
ダイオード領域５５は、ゲートトレンチ２１の底壁に対して第２主面４側に位置している。ダイオード領域５５の底部は、各ソーストレンチ３１の底壁に対して第２主面４側に位置している。ダイオード領域５５の底部は、コンタクト領域４３の底部とほぼ等しい深さ位置に形成されていてもよい。
ダイオード領域５５の底部は、コンタクト領域４３の底部とほぼ同一平面上に位置していてもよい。ダイオード領域５５の底部は、コンタクト領域４３の底部に対して第２主面４側に位置していてもよい。ダイオード領域５５の底部は、コンタクト領域４３の底部に対して、０μｍ以上１μｍ以下の範囲で第２主面４側に位置していてもよい。
ダイオード領域５５は、高濃度領域１０との間でｐｎ接合部を形成している。これにより、ダイオード領域５５をアノードとし、高濃度領域１０をカソードとするｐｎ接合ダイオードが形成されている。
ＳｉＣ半導体装置１は、外側主面５２の表層部に形成されたｐ型の外側ウェル領域５６を含む。外側ウェル領域５６のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。外側ウェル領域５６のｐ型不純物濃度のピーク値は、ダイオード領域５５のｐ型不純物濃度のピーク値未満であってもよい。外側ウェル領域５６のｐ型不純物濃度のピーク値は、ディープウェル領域４４のｐ型不純物濃度のピーク値とほぼ等しくてもよい。
外側ウェル領域５６は、平面視においてアクティブ側壁５４およびダイオード領域５５の間の領域に形成されている。外側ウェル領域５６は、平面視においてアクティブ領域１２に沿って帯状に延びている。外側ウェル領域５６は、この形態では、平面視においてアクティブ領域１２を取り囲む環状（より具体的に無端状）に形成されている。
外側ウェル領域５６は、高濃度領域１０に形成されている。外側ウェル領域５６は、ゲートトレンチ２１の底壁に対して第２主面４側に位置している。外側ウェル領域５６の底部は、各ソーストレンチ３１の底壁に対して第２主面４側に位置している。外側ウェル領域５６の底部は、ダイオード領域５５の底部に対して第２主面４側に位置している。外側ウェル領域５６の底部は、ディープウェル領域４４の底部とほぼ等しい深さ位置に形成されていてもよい。
外側ウェル領域５６の内周縁は、アクティブ側壁５４および外側主面５２を接続する角部を被覆している。外側ウェル領域５６の内周縁は、さらに、アクティブ側壁５４に沿って延び、ボディ領域４１に接続されている。外側ウェル領域５６の内周縁は、アクティブ側壁５４からダイオード領域５５側に向けて間隔を空けて形成されていてもよい。
外側ウェル領域５６の外周縁は、第２主面４側からダイオード領域５５を被覆している。外側ウェル領域５６は、ダイオード領域５５に電気的に接続されている。外側ウェル領域５６は、ｐｎ接合ダイオードの一部を形成していてもよい。外側ウェル領域５６の外周縁は、ダイオード領域５５からアクティブ側壁５４側に間隔を空けて形成されていてもよい。
ＳｉＣ半導体装置１は、外側主面５２の表層部に形成されたＦＬ構造５７（field limit structure）を含む。ＦＬ構造５７は、平面視においてダイオード領域５５および側面５Ａ〜５Ｄの間の領域に形成されている。ＦＬ構造５７は、この形態では、側面５Ａ〜５Ｄからダイオード領域５５側に向けて間隔を空けて形成されている。ＦＬ構造５７は、高濃度領域１０に形成されている。
ＦＬ構造５７は、１つまたは複数（たとえば２個以上２０個以下）のｐ型のＦＬ領域５８（field limit region）を含む。ＦＬ構造５７は、この形態では、５つのＦＬ領域５８Ａ、５８Ｂ、５８Ｃ、５８Ｄ、５８Ｅを有するＦＬ領域群を含む。ＦＬ領域５８Ａ〜５８Ｅは、ダイオード領域５５から離れる方向に沿って間隔を空けてこの順に形成されている。
ＦＬ領域５８Ａ〜５８Ｅは、平面視においてアクティブ領域１２の周縁に沿って帯状にそれぞれ延びている。ＦＬ領域５８Ａ〜５８Ｅは、具体的には、平面視においてアクティブ領域１２を取り囲む環状（より具体的に無端状）にそれぞれ形成されている。ＦＬ領域５８Ａ〜５８Ｅは、それぞれ、ＦＬＲ領域（field limiting ring region）とも称される。
ＦＬ領域５８Ａ〜５８Ｅの全体は、ゲートトレンチ２１の底壁に対して第２主面４側に位置している。ＦＬ領域５８Ａ〜５８Ｅの底部は、ダイオード領域５５の底部に対して第２主面４側に位置している。ＦＬ領域５８Ａ〜５８Ｅの底部は、ソーストレンチ３１の底壁に対して第２主面４側に位置している。ＦＬ領域５８Ａ〜５８Ｅのうちの最内側のＦＬ領域５８Ａは、第２主面４側からダイオード領域５５を被覆している。これにより、ＦＬ領域５８Ａは、ダイオード領域５５に電気的に接続されている。ＦＬ領域５８Ａは、ｐｎ接合ダイオードの一部を形成していてもよい。
ＦＬ構造５７は、外側領域１３において電界集中を緩和する。ＦＬ領域５８の個数、幅、深さ、ｐ型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。ＦＬ構造５７は、平面視においてアクティブ側壁５４およびダイオード領域５５の間の領域に形成された１つまたは複数のＦＬ領域５８を含んでいてもよい。
ＳｉＣ半導体装置１は、外側主面５２を被覆する外側絶縁層６１を含む。外側絶縁層６１は、酸化シリコンを含んでいてもよい。外側絶縁層６１は、窒化シリコン等の他の絶縁膜を含んでいてもよい。外側絶縁層６１は、この形態では、ゲート絶縁層２２と同一の絶縁材料種によって形成されている。
外側絶縁層６１は、アクティブ側壁５４および外側主面５２に沿って膜状に形成されている。外側絶縁層６１は、アクティブ主面５１の上においてゲート絶縁層２２（第３領域２６）に連なっている。外側絶縁層６１は、外側領域１３においてダイオード領域５５、外側ウェル領域５６およびＦＬ構造５７を被覆している。
外側絶縁層６１の周縁は、側面５Ａ〜５Ｄから露出している。外側絶縁層６１の周縁は、この形態では、側面５Ａ〜５Ｄに連なっている。外側絶縁層６１の周縁は、側面５Ａ〜５Ｄから内方に間隔を空けて形成されていてもよい。この場合、外側絶縁層６１は、外側主面５２を露出させる。
ＳｉＣ半導体装置１は、アクティブ側壁５４を被覆するサイドウォール構造６２をさらに含む。サイドウォール構造６２は、アクティブ台地５３を外側領域１３側から保護し、補強する。また、サイドウォール構造６２は、アクティブ主面５１および外側主面５２の間に形成された段差を緩和する段差緩和構造を形成する。
アクティブ領域１２および外側領域１３の間の境界領域を被覆する上層構造（被覆層）が形成される場合、上層構造は、サイドウォール構造６２を被覆する。サイドウォール構造６２は、上層構造の平坦性を高める。サイドウォール構造６２は、アクティブ主面５１から外側主面５２に向かって下り傾斜した傾斜面を有していてもよい。サイドウォール構造６２の傾斜面によって、段差を適切に緩和できる。
サイドウォール構造６２の傾斜面は、ＳｉＣ半導体層２側に向かって窪んだ湾曲状に形成されていてもよい。サイドウォール構造６２の傾斜面は、ＳｉＣ半導体層２とは反対側に向かう湾曲状に形成されていてもよい。サイドウォール構造６２の傾斜面は、アクティブ主面５１側から外側主面５２側に向けて平面的に延びていてもよい。
サイドウォール構造６２は、アクティブ側壁５４に沿って形成されている。サイドウォール構造６２は、この形態では、平面視においてアクティブ領域１２を取り囲む環状（より具体的に無端状）に形成されている。サイドウォール構造６２は、ポリシリコン（この形態ではｐ型ポリシリコン）を含むことが好ましい。この場合、ゲート電極２３やソース電極３３と同時に、サイドウォール構造６２を形成できる。
ＳｉＣ半導体装置１は、第１主面３の上に形成された層間絶縁層６３（絶縁層）を含む。層間絶縁層６３は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層６３は、酸化シリコンの一例としてのＵＳＧ（Undoped Silicate Glass）層、ＰＳＧ（Phosphor Silicate Glass）層およびＢＰＳＧ（Boron Phosphor Silicate Glass）層のうちの少なくとも１つを含んでいてもよい。層間絶縁層６３は、この形態では、第１絶縁層６４および第２絶縁層６５を含む積層構造を有している。第１絶縁層６４は、ＵＳＧ層からなる。第２絶縁層６５は、ＢＰＳＧ層からなる。
層間絶縁層６３は、アクティブ領域１２および外側領域１３を被覆している。層間絶縁層６３は、アクティブ主面５１および外側主面５２に沿って膜状に形成されている。層間絶縁層６３は、アクティブ領域１２および外側領域１３の間の境界領域において、サイドウォール構造６２に沿って形成されている。層間絶縁層６３は、サイドウォール構造６２を被覆する上層構造の一部を形成している。
層間絶縁層６３の周縁は、側面５Ａ〜５Ｄから露出している。層間絶縁層６３の周縁は、側面５Ａ〜５Ｄに連なっている。層間絶縁層６３の周縁は、側面５Ａ〜５Ｄから内方に間隔を空けて形成されていてもよい。この場合、層間絶縁層６３は、外側主面５２（外側絶縁層６１）を露出させる。
層間絶縁層６３は、アクティブ領域１２においてソース領域４２を被覆している。層間絶縁層６３は、さらに、コンタクト領域４３を被覆している。層間絶縁層６３は、具体的には、第２方向Ｙに沿う断面視においてソース領域４２の全域を被覆している。層間絶縁層６３は、平面視においてソース領域４２の全域を被覆している。層間絶縁層６３は、断面視においてコンタクト領域４３の全域を被覆している。層間絶縁層６３は、平面視においてコンタクト領域４３の全域を被覆している。
層間絶縁層６３は、さらに具体的には、アクティブ領域１２においてソーストレンチ３１の第１トレンチ部３４を横切ってソース電極３３を被覆している。層間絶縁層６３は、第１主面３の上においてソース電極３３の側壁コンタクト部３９を被覆している。
層間絶縁層６３は、ゲート孔６６、ソース孔６７およびダイオード孔６８を含む。ゲート孔６６は、アクティブ領域１２においてゲート配線２８を露出させている。ゲート孔６６は、ゲート配線２８に沿う帯状に形成されていてもよい。ゲート孔６６の開口エッジ部は、ゲート孔６６内に向かう湾曲状に形成されている。
ソース孔６７は、アクティブ領域１２においてソース電極３３を露出させている。ソース孔６７は、トレンチソース構造３０に沿って延びる帯状に形成されていてもよい。ソース孔６７の開口エッジ部は、ソース孔６７内に向かう湾曲状に形成されている。
ソース孔６７は、具体的には、平面視においてソーストレンチ３１（第１トレンチ部３４）の側壁によって取り囲まれた領域内に形成されている。ソース孔６７は、ソーストレンチ３１（第１トレンチ部３４）の側壁からソーストレンチ３１の内方に間隔を空けてソース電極３３を露出させている。ソース孔６７は、ソース電極３３のみを露出させている。
ソース電極３３の電極面には、ソーストレンチ３１の底壁に向かって窪んだリセス６９が形成されている。リセス６９は、トレンチソース構造３０に沿って延びる帯状に形成されていてもよい。リセス６９は、平面視においてソーストレンチ３１（第１トレンチ部３４）の側壁によって取り囲まれた領域内に形成されている。
リセス６９は、ソーストレンチ３１（第１トレンチ部３４）の側壁からソーストレンチ３１の内方に間隔を空けて形成されている。リセス６９は、第２低抵抗層４０を露出させている。リセス６９は、第２低抵抗層４０を貫通していてもよい。ソース孔６７は、ソース電極３３のリセス６９に連通している。
ダイオード孔６８は、外側領域１３においてダイオード領域５５を露出させている。ダイオード孔６８は、ダイオード領域５５に沿って延びる帯状（具体的には無端状）に形成されていてもよい。ダイオード孔６８は、外側ウェル領域５６および／またはＦＬ構造５７を露出させていてもよい。ダイオード孔６８の開口エッジ部は、ダイオード孔６８内に向かう湾曲状に形成されている。
ＳｉＣ半導体装置１は、第１主面３の上に形成されたゲート主面電極７１を含む。ゲート主面電極７１は、具体的には、層間絶縁層６３の上に形成されている。ゲート主面電極７１には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。
ゲート主面電極７１は、アクティブ領域１２に形成されている。ゲート主面電極７１は、ゲートパッド７２およびゲートフィンガー７３を含む。ゲートパッド７２は、平面視において第１側面５Ａ側の領域に形成されている。ゲートパッド７２は、具体的には、平面視において第１側面５Ａの中央部に沿う領域に沿って形成されている。ゲートパッド７２は、平面視において側面５Ａ〜５Ｄのうちの任意の２つを接続する角部に沿う領域に形成されていてもよい。ゲートパッド７２は、平面視において四角形状に形成されていてもよい。
ゲートフィンガー７３は、ゲートパッド７２から引き出されており、アクティブ領域１２の周縁に沿って帯状に延びている。ゲートフィンガー７３は、この形態では、第１側面５Ａ、第３側面５Ｃおよび第４側面５Ｄに沿って延び、アクティブ領域１２の内方を３方向から区画している。
ゲートフィンガー７３は、一対の開放端７４、７５を有している。一対の開放端７４、７５は、アクティブ領域１２の内方を挟んでゲートパッド７２と対向する領域に形成されている。一対の開放端７４、７５は、この形態では、平面視において第２側面５Ｂに沿う領域に形成されている。
ゲートフィンガー７３は、層間絶縁層６３の上からゲート孔６６に入り込んでいる。ゲートフィンガー７３は、ゲート孔６６内においてゲート配線２８に接続されている。これにより、ゲートパッド７２からの電気信号は、ゲートフィンガー７３を介してゲート電極２３およびゲート配線２８に伝達される。
ゲート主面電極７１は、ゲート電極２３（ゲート配線２８）とは異なる導電材料を含む。ゲート主面電極７１は、具体的には、金属材料からなる。つまり、この形態では、金属材料からなるゲート主面電極７１が導電性ポリシリコンからなるゲート電極２３（ゲート配線２８）に電気的に接続されている。
ゲート主面電極７１は、ＳｉＣ半導体層２側からこの順に積層された第１バリア層７６および第１本体層７７を含む積層構造を有している。第１バリア層７６は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１を含むことが好ましい。第１バリア層７６は、ＳｉＣ半導体層２側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有していることが好ましい。第１バリア層７６は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
第１バリア層７６の厚さは、０．０１μｍ以上６μｍ以下であってもよい。第１バリア層７６の厚さは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、または、４μｍ以上６μｍ以下であってもよい。
第１本体層７７は、第１バリア層７６の抵抗値未満の抵抗値を有している。第１本体層７７は、純Ａｌ層、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。第１本体層７７の厚さは、第１バリア層７６の厚さを超えている。第１本体層７７の厚さは、０．０５μｍ以上１０μｍ以下であってもよい。第１本体層７７の厚さは、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
ＳｉＣ半導体装置１は、ゲート主面電極７１から間隔を空けて第１主面３の上に形成されたソース主面電極８１を含む。ソース主面電極８１は、具体的には、層間絶縁層６３の上に形成されている。ソース主面電極８１には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。
ソース主面電極８１は、アクティブ領域１２および外側領域１３に形成されている。ソース主面電極８１は、ソースパッド８２、ソース配線８３およびソース連結部８４を含む。ソースパッド８２は、ゲート主面電極７１から間隔を空けてアクティブ領域１２に形成されている。ソースパッド８２は、ゲート主面電極７１によって区画されたＣ字形状の領域を被覆するように、平面視においてＣ字形状に形成されている。
ソースパッド８２は、ソース接続電極８５およびソース被覆電極８６を含む。ソース接続電極８５は、ソース孔６７に埋設されている。ソース接続電極８５は、ソース孔６７内においてソース電極３３に接続されている。ソース接続電極８５は、ソース孔６７内においてソース電極３３のみに接続されている。
ソース被覆電極８６は、ソース孔６７外の領域において層間絶縁層６３を被覆している。ソース被覆電極８６は、この形態では、ソース接続電極８５と一体的に形成されている。これにより、ソースパッド８２は、ソース電極３３を介して、ボディ領域４１、ソース領域４２およびコンタクト領域４３に電気的に接続されている。
ソース配線８３は、外側領域１３に形成されている。ソース配線８３は、アクティブ領域１２に沿って帯状に延びている。ソース配線８３は、平面視においてアクティブ領域１２を取り囲む環状（より具体的に無端状）に形成されている。ソース配線８３は、層間絶縁層６３の上からダイオード孔６８に入り込んでいる。ソース配線８３は、ダイオード孔６８内において、ダイオード領域５５に電気的に接続されている。
ソース連結部８４は、ソースパッド８２およびソース配線８３を接続している。ソース連結部８４は、ソースパッド８２からゲートフィンガー７３の開放端７４、７５を横切り、ソース配線８３に接続されている。ソース連結部８４は、アクティブ領域１２からサイドウォール構造６２を横切って外側領域１３に引き出されている。ソース連結部８４は、サイドウォール構造６２を被覆する上層構造の一部を形成している。
ソース主面電極８１は、ソース電極３３とは異なる導電材料を含む。ソース主面電極８１は、具体的には、金属材料からなる。つまり、この形態では、金属材料からなるソース主面電極８１が導電性ポリシリコンからなるソース電極３３に電気的に接続されている。
ソース主面電極８１は、ＳｉＣ半導体層２側からこの順に積層された第２バリア層８７および第２本体層８８を含む積層構造を有している。第２バリア層８７は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１を含むことが好ましい。第２バリア層８７は、ＳｉＣ半導体層２側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有していることが好ましい。第２バリア層８７は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
第２バリア層８７の厚さは、０．０１μｍ以上６μｍ以下であってもよい。第２バリア層８７の厚さは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、または、４μｍ以上６μｍ以下であってもよい。
第２本体層８８は、第２バリア層８７の抵抗値未満の抵抗値を有している。第２本体層８８は、純Ａｌ層、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。第２本体層８８の厚さは、第２バリア層８７の厚さを超えている。第２本体層８８の厚さは、０．０５μｍ以上１０μｍ以下であってもよい。第２本体層８８の厚さは、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。

アクティブ領域１２に形成されたＭＩＳＦＥＴは、その構造上、ｎｐｎ型の寄生トランジスタを含む。外側領域１３で生じたアバランシェ電流がアクティブ領域１２に流れ込むと、寄生トランジスタがオン状態となる。この場合、ラッチアップによってＭＩＳＦＥＴの制御が不安定になる。そこで、ＳｉＣ半導体装置１では、ソース主面電極８１の構造を利用してアバランシェ電流吸収構造を形成している。
外側領域１３で生じたアバランシェ電流は、ダイオード領域５５を介してソース配線８３によって吸収される。ソース配線８３によって吸収されたアバランシェ電流は、ソース連結部８４を介してソースパッド８２に至る。ソースパッド８２にボンディングワイヤ等の導線が電気的に接続されている場合、アバランシェ電流は導線を介して外部に至る。これにより、アバランシェ電流に起因する寄生トランジスタの駆動を抑制できる。よって、ラッチアップを抑制できるから、ＭＩＳＦＥＴの安定性を高めることができる。
ＳｉＣ半導体装置１は、層間絶縁層６３の上に形成された絶縁層９１を含む。図２では、絶縁層９１がハッチングによって示されている。絶縁層９１の周縁は、側面５Ａ〜５Ｄから内方に間隔を空けて形成されている。これにより、絶縁層９１は、平面視においてＳｉＣ半導体層２（具体的には層間絶縁層６３）の周縁を露出させている。
絶縁層９１の周縁は、側面５Ａ〜５Ｄとの間でダイシングストリートＤＳを区画している。ダイシングストリートＤＳによれば、ＳｉＣウエハからＳｉＣ半導体装置１を切り出す際に絶縁層９１を物理的に切断せずに済む。これにより、ＳｉＣウエハからＳｉＣ半導体装置１を円滑に切り出すことができると同時に、絶縁層９１の剥離や劣化を抑制できる。その結果、絶縁層９１によってＳｉＣ半導体層２、ゲート主面電極７１、ソース主面電極８１等の保護対象物を適切に保護できる。
ダイシングストリートＤＳの幅は、１μｍ以上２５μｍ以下であってもよい。ダイシングストリートＤＳの幅、ダイシングストリートＤＳが延びる方向に直交する方向の幅である。ダイシングストリートＤＳの幅は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、または、２０μｍ以上２５μｍ以下であってもよい。
絶縁層９１は、ゲート主面電極７１およびソース主面電極８１を選択的に被覆している。絶縁層９１は、ゲートパッド開口９２およびソースパッド開口９３を含む。ゲートパッド開口９２は、ゲートパッド７２を露出させている。ソースパッド開口９３は、ソースパッド８２を露出させている。ゲートパッド開口９２の平面形状は、任意である。ソースパッド開口９３の平面形状は、任意である。
絶縁層９１は、この形態では、ＳｉＣ半導体層２側からこの順に積層されたパッシベーション層９４および樹脂層９５を含む積層構造を有している。パッシベーション層９４は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。パッシベーション層９４は、酸化シリコン層および窒化シリコン層が任意の順で積層された積層構造を有していてもよい。パッシベーション層９４は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層９４は、層間絶縁層６３とは異なる絶縁材料を含むことが好ましい。パッシベーション層９４は、この形態では、窒化シリコン層からなる単層構造を有している。
パッシベーション層９４は、層間絶縁層６３に沿って膜状に形成されている。パッシベーション層９４は、層間絶縁層６３を挟んでアクティブ領域１２および外側領域１３を被覆している。パッシベーション層９４は、アクティブ領域１２からサイドウォール構造６２を横切って外側領域１３に引き出されている。パッシベーション層９４は、サイドウォール構造６２を被覆する上層構造の一部を形成している。
パッシベーション層９４は、第１ゲート開口９６および第１ソース開口９７を有している。第１ゲート開口９６は、ゲートパッド７２を露出させている。第１ソース開口９７は、ソースパッド８２を露出させている。第１ゲート開口９６の平面形状は、任意である。第１ソース開口９７の平面形状は、任意である。
パッシベーション層９４の厚さは、０．１μｍ以上２０μｍ以下であってもよい。パッシベーション層９４の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
樹脂層９５は、感光性樹脂を含んでいてもよい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。樹脂層９５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。樹脂層９５は、この形態では、ポリベンゾオキサゾールを含む。
樹脂層９５は、パッシベーション層９４の主面に沿って膜状に形成されている。樹脂層９５は、アクティブ領域１２からサイドウォール構造６２を横切って外側領域１３に引き出されている。樹脂層９５は、サイドウォール構造６２を被覆する上層構造の一部を形成している。樹脂層９５の周縁は、この形態では、パッシベーション層９４の周縁を露出させている。絶縁層９１の周縁は、樹脂層９５の周縁およびパッシベーション層９４の周縁によって形成されている。樹脂層９５は、パッシベーション層９４の周縁を被覆していてもよい。
樹脂層９５は、第２ゲート開口９８および第２ソース開口９９を有している。第２ゲート開口９８は、パッシベーション層９４の第１ゲート開口９６に連通し、第１ゲート開口９６との間でゲートパッド開口９２を形成している。第２ソース開口９９は、パッシベーション層９４の第１ソース開口９７に連通し、第１ソース開口９７との間でソースパッド開口９３を形成している。
第２ゲート開口９８の内壁は、第１ゲート開口９６の内壁に面一に形成されていてもよい。第２ゲート開口９８の内壁は、平面視において第１ゲート開口９６外に位置していてもよい。第２ゲート開口９８の内壁は、平面視において第１ゲート開口９６内に位置していてもよい。つまり、樹脂層９５は、第１ゲート開口９６の内壁を被覆していてもよい。
第２ソース開口９９の内壁は、第１ソース開口９７の内壁に面一に形成されていてもよい。第２ソース開口９９の内壁は、平面視において第１ソース開口９７外に位置していてもよい。第２ソース開口９９の内壁は、平面視において第１ソース開口９７内に位置していてもよい。つまり、樹脂層９５は、第１ソース開口９７の内壁を被覆していてもよい。
樹脂層９５の厚さは、１μｍ以上５０μｍ以下であってもよい。樹脂層９５の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
ＳｉＣ半導体装置１は、外側主面５２に形成された凹凸構造１０１（Uneven Structure）を含む。凹凸構造１０１は、具体的には、外側主面５２を被覆する層間絶縁層６３を利用して形成された凹凸（Unevenness）を含む。凹凸構造１０１は、さらに具体的には、層間絶縁層６３に形成されたアンカー孔１０２を含む。
アンカー孔１０２は、層間絶縁層６３において外側領域１３を被覆する部分を掘り下げることによって形成されている。アンカー孔１０２は、平面視においてダイオード領域５５および側面５Ａ〜５Ｄの間の領域に形成されていてもよい。アンカー孔１０２は、この形態では、平面視においてＦＬ構造５７および側面５Ａ〜５Ｄの間の領域に形成されている。
アンカー孔１０２は、層間絶縁層６３によって区画されていてもよい。アンカー孔１０２は、この形態では、外側主面５２を露出させている。アンカー孔１０２は、外側主面５２を第２主面４に向けて掘り下げていてもよい。アンカー孔１０２の開口エッジ部は、アンカー孔１０２内に向かう湾曲状に形成されている。
アンカー孔１０２は、平面視においてアクティブ領域１２に沿って帯状に延びている。アンカー孔１０２は、この形態では、平面視においてアクティブ領域１２を取り囲む環状（より具体的に無端状）に形成されている。アンカー孔１０２の個数は任意である。１つのアンカー孔１０２が層間絶縁層６３に形成されていてもよいし、複数のアンカー孔１０２が層間絶縁層６３に形成されていてもよい。
樹脂層９５は、アンカー孔１０２に噛合うアンカー部１０３を有している。樹脂層９５は、この形態では、パッシベーション層９４を介してアンカー孔１０２に噛合っている。パッシベーション層９４は、具体的には、層間絶縁層６３の上からアンカー孔１０２に入り込んでいる。パッシベーション層９４は、アンカー孔１０２内において外側主面５２に接している。パッシベーション層９４の主面においてアンカー孔１０２を被覆する部分には、アンカー孔１０２に向かって窪んだリセス１０４が形成されている。
樹脂層９５の一部は、パッシベーション層９４のリセス１０４内においてアンカー部１０３を形成している。これにより、第１主面３に対する樹脂層９５の接続強度を高めることができるから、樹脂層９５の剥離を適切に抑制できる。
ＳｉＣ半導体装置１は、ＳｉＣ半導体層２の第２主面４の上に形成されたドレイン電極１０５を含む。ドレイン電極１０５は、ドレイン領域６に電気的に接続されている。ドレイン電極１０５は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含む。ドレイン電極１０５は、第２主面４との間でオーミック接触を形成するＴｉ層を含むことが好ましい。
ドレイン電極１０５は、少なくとも第２主面４側からこの順に積層されたＴｉ層、Ｎｉ層およびＡｕ層を含む積層構造を有していることが好ましい。ドレイン電極１０５は、第２主面４側からこの順に積層されたＴｉ層、Ｎｉ層、Ａｕ層およびＡｇ層を含む積層構造を有していることがさらに好ましい。Ｐｄ層は、Ｎｉ層およびＡｕ層の間に介在されていることが好ましい。Ａｌ層は、積層構造において任意の層に配置されてもよい。
以上、ＳｉＣ半導体装置１は、ソース電極３３は、側壁窓部３６から露出する側壁コンタクト部３９を有している。ソース領域４２は、ＳｉＣ半導体層２内においてソーストレンチ３１の側壁から露出するソース電極３３の側壁コンタクト部３９に電気的に接続されている。これにより、ソース領域４２を、ＳｉＣ半導体層２内において適切にソース接地させることができる。
また、ＳｉＣ半導体装置１によれば、ボディ領域４１は、ＳｉＣ半導体層２内においてソーストレンチ３１の側壁から露出するソース電極３３の側壁コンタクト部３９に電気的に接続されている。これにより、ボディ領域４１を、ＳｉＣ半導体層２内において適切にソース接地させることができる。
また、ＳｉＣ半導体装置１によれば、第１主面３の表層部においてボディ領域４１および側壁コンタクト部３９の間にコンタクト領域４３が介在している。コンタクト領域４３は、ＳｉＣ半導体層２内においてソーストレンチ３１の側壁から露出するソース電極３３の側壁コンタクト部３９に電気的に接続されている。これにより、コンタクト領域４３を、ＳｉＣ半導体層２内において適切にソース接地させることができる。
また、ＳｉＣ半導体装置１によれば、ソース領域４２がＳｉＣ半導体層２内においてソース接地されているので、第１主面３の上においてソース領域４２を被覆する層間絶縁層６３を形成できる。また、断面視においてソース領域４２の全域を被覆する層間絶縁層６３を形成できる。また、平面視においてもソース領域４２の全域を被覆する層間絶縁層６３を形成できる。さらに、第１主面３の上においてソース電極３３の側壁コンタクト部３９を被覆する層間絶縁層６３を形成できる。
また、ＳｉＣ半導体装置１によれば、ソース領域４２がＳｉＣ半導体層２内においてソース接地されているので、ソース電極３３を露出させるソース孔６７の開口幅を狭めることができる。これにより、ソース孔６７のアライメントマージンを広げることができる。つまり、ソース孔６７の位置ずれに強いＳｉＣ半導体装置１を提供できる。
また、ＳｉＣ半導体装置１によれば、ソース電極３３のみを露出させるソース孔６７を形成できると同時に、ソース電極３３のみに接続されたソース接続電極８５を形成できる。その結果、ソース領域４２を適切にソース接地させることができると同時に、ソース接続電極８５（ソース孔６７）の位置ずれに起因する電気的特性の変動を適切に抑制できる。
ソース電極３３は、金属材料以外の導電材料からなることが好ましい。ソース電極３３は、導電性ポリシリコンからなることが特に好ましい。ソース主面電極８１は、ソース電極３３とは異なる導電材料からなることが好ましい。ソース主面電極８１は、金属材料からなることが特に好ましい。
このような構造によれば、ソース電極３３をソーストレンチ３１に適切に埋め込むことができると同時に、ソース主面電極８１をソース電極３３に適切に接続させることができる。このような構造は、ソーストレンチ３１の開口幅がゲートトレンチ２１の開口幅と同程度であり、かつ、ソーストレンチ３１がゲートトレンチ２１の第１深さＤ１を超える第２深さＤ２を有している場合において特に有効である。
ソーストレンチ３１に金属材料を埋め込むこともできる。しかし、この場合には、ソーストレンチ３１の深さに制限が課せられると同時に、ゲートトレンチ２１の開口幅を大きく超える開口幅を有するソーストレンチ３１を形成する必要がある。したがって、ＳｉＣ半導体装置１の高耐圧化および小型化の要請に反する点に留意する必要がある。ＳｉＣ半導体装置１によれば、このような問題を解消できる。
図１１Ａ〜図１１Ｓは、図１に示すＳｉＣ半導体装置１の製造方法の一例を示す拡大断面図である。図１１Ａ〜図１１Ｓは、図８に対応する領域の拡大図である。
まず、図１１Ａを参照して、ドレイン領域６（ＳｉＣ半導体基板７）のベースとなるｎ＋型のＳｉＣウエハ１１１が用意される。次に、ＳｉＣウエハ１１１の主面の上に、ドリフト領域８（ＳｉＣエピタキシャル層９）のベースとなるＳｉＣエピタキシャル層１１２が形成される。ＳｉＣエピタキシャル層１１２は、エピタキシャル成長法によってＳｉＣウエハ１１１の主面の上に形成される。
この工程では、ｎ型不純物の添加量を調節することによって、高濃度領域１０および低濃度領域１１を有するＳｉＣエピタキシャル層１１２が形成される。これにより、ドレイン領域６およびドリフト領域８を含むＳｉＣ半導体層２が形成される。以下、ＳｉＣ半導体層２、第１主面３および第２主面４を用いて説明する。
次に、図１１Ｂを参照して、第１主面３の表層部にｐ型のボディ領域４１が形成される。ボディ領域４１は、第１主面３の表層部の全域に形成される。ボディ領域４１は、第１主面３に対するｐ型不純物の導入によって形成される。次に、ボディ領域４１の表層部にｎ＋型のソース領域４２が形成される。ソース領域４２は、ボディ領域４１の表層部においてＭＩＳＦＥＴのチャネルを形成すべき領域に形成される。ソース領域４２は、ボディ領域４１の表層部に対するｎ型不純物の導入によって形成される。
次に、図１１Ｃを参照して、第１主面３の上に、所定パターンを有するハードマスク１１３が形成される。ハードマスク１１３は、第１主面３においてゲートトレンチ２１、ソーストレンチ３１および外側領域１３を形成すべき領域を露出させる複数の開口１１４を有している。ハードマスク１１３は、酸化シリコンを含んでいてもよい。ハードマスク１１３は、ＣＶＤ（chemical vapor deposition）法または熱酸化処理法によって形成されてもよい。ハードマスク１１３は、この工程では、熱酸化処理法によって形成される。
次に、ハードマスク１１３を介するエッチング法によって、ＳｉＣエピタキシャル層１１２の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法であることが好ましい。これにより、アクティブ領域１２においてゲートトレンチ２１およびソーストレンチ３１が形成される。また、アクティブ領域１２に対して第２主面４側に窪んだ外側領域１３が形成される。ハードマスク１１３は、その後除去される。
次に、図１１Ｄを参照して、所定パターンを有するマスク１１５が、第１主面３の上に形成される。マスク１１５は、ソーストレンチ３１および外側領域１３を露出させる複数の開口１１６を有している。マスク１１５は、この工程では、ポリシリコン層１１７および絶縁層１１８を含む積層構造を有している。絶縁層１１８は、酸化シリコンを含む。ポリシリコン層１１７は、ＣＶＤ法によって形成されてもよい。絶縁層１１８は、ＣＶＤ法または熱酸化処理法によって形成されてもよい。絶縁層１１８は、この工程では、ポリシリコン層１１７に対する熱酸化処理法によって形成されている。
次に、マスク１１５を介するエッチング法によって、ＳｉＣエピタキシャル層１１２の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法であることが好ましい。これにより、ソーストレンチ３１および外側領域１３が、第２主面４に向けてさらに掘り下げられる。
次に、図１１Ｅを参照して、ディープウェル領域４４、周縁ウェル領域４５および外側ウェル領域５６が、第１主面３の表層部に形成される。ディープウェル領域４４、周縁ウェル領域４５および外側ウェル領域５６は、第１主面３に対するｐ型不純物の導入によって形成される。ｐ型不純物は、イオン注入マスクを介して外側主面５２に導入される。ｐ型不純物は、イオン注入マスクに加えてマスク１１５を介して外側主面５２に導入されてもよい。
次に、複数のＦＬ領域５８（ＦＬ構造５７）が、第１主面３（外側主面５２）の表層部に形成される。複数のＦＬ構造５７は、第１主面３に対するｐ型不純物の導入によって形成される。ｐ型不純物は、イオン注入マスクを介して外側主面５２に導入される。
次に、図１１Ｆを参照して、コンタクト領域４３およびダイオード領域５５が、第１主面３の表層部に形成される。コンタクト領域４３およびダイオード領域５５は、第１主面３に対するｐ型不純物の導入によって形成される。ｐ型不純物は、イオン注入マスクを介して第１主面３に導入される。
次に、図１１Ｇを参照して、ゲート絶縁層２２、ソース絶縁層３２および外側絶縁層６１のベースとなるベース絶縁層１１９が、第１主面３の上に形成される。ベース絶縁層１１９は、酸化シリコンを含んでいてもよい。
ベース絶縁層１１９は、ＣＶＤ法または熱酸化処理法によって形成されてもよい。ベース絶縁層１１９においてゲートトレンチ２１の側壁を被覆する部分およびソーストレンチ３１の側壁を被覆する部分は、他の部分よりも薄く形成される。また、ベース絶縁層１１９においてゲートトレンチ２１の開口エッジ部を被覆する部分およびソーストレンチ３１の開口エッジ部を被覆する部分は、他の部分よりも厚く形成される。
このような構造を有するベース絶縁層１１９は、ＣＶＤ法や熱酸化処理法の条件を調節することによって形成される。たとえば、ＣＶＤ法や熱酸化処理法において、ガス流量、ガス種、ガス比率、ガス供給時間、温度等の所定の条件を調節すればよい。
次に、図１１Ｈを参照して、ゲート電極２３、ゲート配線２８およびソース電極３３のベースとなる第１ポリシリコン層１２０が、第１主面３の上に形成される。第１ポリシリコン層１２０は、ゲートトレンチ２１およびソーストレンチ３１を埋めて第１主面３を被覆する。
第１ポリシリコン層１２０は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ−ＣＶＤ（Low Pressure-CVD）法であってもよい。第１ポリシリコン層１２０は、ｐ型不純物によって導電性が付与された導電性ポリシリコンからなる。ｐ型不純物は、ＣＶＤ法と同時に第１ポリシリコン層１２０に添加されてもよいし、ＣＶＤ法の後に別途添加されてもよい。
次に、図１１Ｉを参照して、第１ポリシリコン層１２０の不要な部分が除去される。第１ポリシリコン層１２０の不要な部分は、ベース絶縁層１１９が露出するまで除去される。第１ポリシリコン層１２０の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート電極２３、ゲート配線２８およびソース電極３３が形成される。
この工程では、第１ポリシリコン層１２０の一部が、アクティブ側壁５４に付着した状態で残存する。これにより、第１ポリシリコン層１２０の一部を含むサイドウォール構造６２が形成される。サイドウォール構造６２は、アクティブ主面５１に対して自己整合的に形成される。
次に、図１１Ｊを参照して、所定パターンを有するレジストマスク１２１が、第１主面３の上に形成される。レジストマスク１２１は、ソーストレンチ３１、ソース領域４２の一部およびコンタクト領域４３を露出させる開口１２２を有し、それ以外の領域を被覆している。
次に、ソース絶縁層３２の不要な部分およびソース電極３３の不要な部分が、レジストマスク１２１を介するエッチング法によって除去される。この工程では、ＳｉＣエピタキシャル層１１２の一部も除去される。これにより、第１トレンチ部３４および第２トレンチ部３５を有するソーストレンチ３１が形成される。また、ソース絶縁層３２にソーストレンチ３１の第１トレンチ部３４を露出させる側壁窓部３６が形成される。レジストマスク１２１は、その後、除去される。
次に、図１１Ｋを参照して、ソース電極３３のベースとなる第２ポリシリコン層１２３が、第１主面３の上に形成される。第２ポリシリコン層１２３は、ソーストレンチ３１の第１トレンチ部３４を埋めて第１主面３を被覆する。
第２ポリシリコン層１２３は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ−ＣＶＤ（Low Pressure-CVD）法であってもよい。第２ポリシリコン層１２３は、ｐ型不純物によって導電性が付与された導電性ポリシリコンからなる。ｐ型不純物は、ＣＶＤ法と同時に第２ポリシリコン層１２３に添加されてもよいし、ＣＶＤ法の後に別途添加されてもよい。
次に、図１１Ｌを参照して、第２ポリシリコン層１２３の不要な部分が除去される。第２ポリシリコン層１２３の不要な部分は、第１主面３が露出するまで除去される。第２ポリシリコン層１２３の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ソース電極３３が再度形成される。
この工程では、第２ポリシリコン層１２３の一部が、アクティブ側壁５４に付着した状態で残存する。これにより、第２ポリシリコン層１２３の一部を含むサイドウォール構造６２が形成される。サイドウォール構造６２は、アクティブ主面５１に対して自己整合的に形成される。
次に、図１１Ｍを参照して、ゲート電極２３、ゲート配線２８およびソース電極３３を被覆する金属層１２４が、第１主面３の上に形成される。金属層１２４は、ｐ型ポリシリコンとの間でポリサイド化可能な金属材料を含む。金属層１２４は、Ｍｏ、Ｗ、Ｎｉ、ＣｏおよびＴｉのうちの少なくとも１つを含んでいてもよい。金属層１２４は、ＣＶＤ法、スパッタ法および／または蒸着法によって形成されてもよい。
次に、金属層１２４に対する熱処理法によって、ゲート電極２３の表層部、ゲート配線２８の表層部およびソース電極３３の表層部にｐ型ポリサイド層が形成される。熱処理法は、ＲＴＡ（Rapid Thermal Annealing）法であってもよい。これにより、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つを含むｐ型ポリサイド層が形成される。このｐ型ポリサイド層によって、第１低抵抗層２９および第２低抵抗層４０が形成される。
次に、図１１Ｎを参照して、金属層１２４の未反応部分が除去される。金属層１２４の未反応部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
第１低抵抗層２９および第２低抵抗層４０がＴｉＳｉまたはＣｏＳｉを含む場合、金属層１２４の未反応部分の除去後、第１低抵抗層２９および第２低抵抗層４０に対して熱処理法が再度実施されてもよい。第１低抵抗層２９および第２低抵抗層４０に対する熱処理法は、ＲＴＡ法であってもよい。これにより、ＴｉＳｉをＴｉＳｉ２に、ＣｏＳｉをＣｏＳｉ２に改質させることができる。
次に、図１１Ｏを参照して、層間絶縁層６３が、第１主面３の上に形成される。層間絶縁層６３は、アクティブ領域１２および外側領域１３を一括して被覆する。層間絶縁層６３は、第１絶縁層６４および第２絶縁層６５を含む。第１絶縁層６４は、ＵＳＧ層からなる。第２絶縁層６５は、ＢＰＳＧ層からなる。第１絶縁層６４および第２絶縁層６５は、ＣＶＤ法によって形成されてもよい。
次に、図１１Ｐを参照して、所定パターンを有するレジストマスク１２５が、層間絶縁層６３の上に形成される。レジストマスク１２５は、ゲート孔６６、ソース孔６７、ダイオード孔６８およびアンカー孔１０２を形成すべき領域を露出させる複数の開口１２６を有している。
次に、層間絶縁層６３の不要な部分が、レジストマスク１２５を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法であることが好ましい。これにより、ゲート孔６６、ソース孔６７、ダイオード孔６８およびアンカー孔１０２が形成される。
この後、層間絶縁層６３に対して熱処理法が実施されてもよい。これにより、ゲート孔６６の開口エッジ部、ソース孔６７の開口エッジ部、ダイオード孔６８の開口エッジ部およびアンカー孔１０２の開口エッジ部が湾曲状に丸められる。
次に、図１１Ｑを参照して、第１バリア層７６および第２バリア層８７のベースとなるベースバリア層１２７が、層間絶縁層６３の上に形成される。ベースバリア層１２７は、層間絶縁層６３側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。
次に、図１１Ｒを参照して、第１本体層７７および第２本体層８８のベースとなるベース本体層１２８が、ベースバリア層１２７の上に形成される。ベース本体層１２８は、純Ａｌ層、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。ベース本体層１２８は、スパッタ法によって形成されてもよい。
次に、ベースバリア層１２７およびベース本体層１２８を含む積層構造の不要な部分が、レジストマスク（図示せず）を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法であることが好ましい。これにより、ゲート主面電極７１およびソース主面電極８１が形成される。
次に、絶縁層９１が、層間絶縁層６３の上に形成される。絶縁層９１は、パッシベーション層９４および樹脂層９５を含む積層構造を有している。パッシベーション層９４は、ＣＶＤ法によって形成されてもよい。樹脂層９５は、感光性樹脂をパッシベーション層９４の上に塗布することによって形成されてもよい。次に、樹脂層９５が選択的に露光された後、現像される。これにより、第２ゲート開口９８、第２ソース開口９９およびダイシングストリートＤＳが樹脂層９５に形成される。
次に、パッシベーション層９４において第２ゲート開口９８、第２ソース開口９９およびダイシングストリートＤＳから露出する部分が除去される。パッシベーション層９４の不要な部分は、樹脂層９５を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
これにより、第１ゲート開口９６、第１ソース開口９７およびダイシングストリートＤＳが、パッシベーション層９４に形成される。第１ゲート開口９６は、第２ゲート開口９８との間でゲートパッド開口９２を区画する。第１ソース開口９７は、第２ソース開口９９との間でソースパッド開口９３を区画する。
次に、図１１Ｓを参照して、ドレイン電極１０５が、第２主面４に形成される。ドレイン電極１０５は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含む。Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層および／またはＡｌ層は、スパッタ法、蒸着法、ＣＶＤ法および／またはめっき法によって形成されてもよい。
ドレイン電極１０５の形成工程に先立って、第２主面４が研削されてもよい。これにより、ＳｉＣ半導体層２が所望の厚さまで薄化されてもよい。また、研削後の第２主面４に対してレーザ照射法によるアニール処理が実施されてもよい。
その後、ＳｉＣ半導体層２が、ダイシングストリートＤＳに沿って切断される。これにより、一枚のＳｉＣウエハ１１１から複数のＳｉＣ半導体装置１が切り出される。以上を含む工程を経てＳｉＣ半導体装置１が形成される。
図１２は、図８に対応する領域の拡大図であって、本発明の第２実施形態に係るＳｉＣ半導体装置１３１を部分的に示す図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１２を参照して、ソース絶縁層３２は、この形態では、ソーストレンチ３１の底壁を露出させる底壁窓部１３２を有している。底壁窓部１３２は、この形態では、ソーストレンチ３１の側壁から間隔を空けて底壁の中央部を露出させている。底壁窓部１３２は、ソーストレンチ３１の底壁側においてソーストレンチ３１の側壁および底壁を露出させていてもよい。
ソーストレンチ３１の底壁は、この形態では、第２主面４側に向かって窪んだリセス１３３を有している。リセス１３３は、ソーストレンチ３１の側壁から間隔を空けて底壁の中央部を露出させている。底壁窓部１３２は、リセス１３３に連通している。
ソース電極３３は、底壁窓部１３２から露出するソーストレンチ３１の底壁（リセス１３３）に接する底壁コンタクト部１３４を有している。各コンタクト領域４３においてソーストレンチ３１の底壁を被覆する部分は、ソース電極３３の底壁コンタクト部１３４に電気的に接続されている。
各ディープウェル領域４４は、ソーストレンチ３１の底壁においてコンタクト領域４３を介してソース電極３３の底壁コンタクト部１３４に電気的に接続された部分を含む。各ディープウェル領域４４は、ソーストレンチ３１の底壁においてソース電極３３の底壁コンタクト部１３４に電気的に接続された部分を含む。
以上、ＳｉＣ半導体装置１３１によれば、ＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。また、ＳｉＣ半導体装置１３１によれば、ソース電極３３が側壁窓部３６から露出する側壁コンタクト部３９、および、底壁窓部１３２から露出する底壁コンタクト部１３４を含む。コンタクト領域４３は、ソーストレンチ３１の開口側においてソース電極３３の側壁コンタクト部３９に電気的に接続され、ソーストレンチ３１の底壁側においてソース電極３３の底壁コンタクト部１３４に電気的に接続されている。
ソース電極３３およびドレイン電極１０５の間に負のドレイン・ソース電圧ＶＧＳが印加されると、ＭＩＳＦＥＴは第３象限動作を行う。第３象限動作では、ボディ領域４１（ディープウェル領域４４）によって形成されるｐｎ接合ダイオードに順方向電流が流れる。この順方向電流は、ソース電極３３からドレイン電極１０５に向けて流れることから、ＭＩＳＦＥＴに対しては逆方向電流である。
ｐｎ接合ダイオードの順方向電流は、ソース電極３３の側壁コンタクト部３９から側壁窓部３６を介してドリフト領域８に流れ込むと同時に、ソース電極３３の底壁コンタクト部１３４から底壁窓部１３２を介してドリフト領域８に流れ込む。これにより、ｐｎ接合ダイオードの順方向電流の電流経路が増加するからオン抵抗を低減させることができる。その結果、ｐｎ接合ダイオードの順方向特性を向上させることができる。
この形態では、ソーストレンチ３１のリセス１３３がコンタクト領域４３によって被覆される例について説明した。しかし、リセス１３３を有さないソーストレンチ３１が形成されてもよい。また、コンタクト領域４３を貫通するリセス１３３が形成されてもよい。換言すると、リセス１３３の側壁を被覆し、リセス１３３の底壁を露出させるコンタクト領域４３が形成されてもよい。
図１３Ａ〜図１３Ｈは、図１２に示すＳｉＣ半導体装置１３１の製造方法の一例を示す拡大断面図である。
図１３Ａを参照して、図１１Ａ〜図１１Ｇの工程を経て、ベース絶縁層１１９が形成された状態のＳｉＣ半導体層２が用意される。
次に、図１３Ｂを参照して、ゲート電極２３およびソース電極３３のベースとなるベースポリシリコン層１３５が、第１主面３の上に形成される。ベースポリシリコン層１３５は、ゲートトレンチ２１の内壁、ソーストレンチ３１の内壁および第１主面３に沿って膜状に形成される。
ベースポリシリコン層１３５は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ−ＣＶＤ（Low Pressure-CVD）法であってもよい。ベースポリシリコン層１３５は、ｐ型不純物によって導電性が付与された導電性ポリシリコンからなる。ｐ型不純物は、ＣＶＤ法と同時にベースポリシリコン層１３５に添加されてもよいし、ＣＶＤ法の後に別途添加されてもよい。
次に、図１３Ｃを参照して、ベースポリシリコン層１３５の不要な部分が除去される。ベースポリシリコン層１３５の不要な部分は、第１主面３に対して平行に延びる部分である。ベースポリシリコン層１３５の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、異方性のドライエッチング法であることが好ましい。ドライエッチング法は、ＲＩＥ（Reactive Ion Etching）法であってもよい。
これにより、ベースポリシリコン層１３５の一部が、ゲートトレンチ２１の側壁を被覆し、ゲートトレンチ２１の底壁を露出させた状態で残存する。また、ベースポリシリコン層１３５の一部が、ソーストレンチ３１の側壁を被覆し、ソーストレンチ３１の底壁を露出させた状態で残存する。
次に、図１３Ｄを参照して、所定パターンを有するレジストマスク１３６が、第１主面３の上に形成される。レジストマスク１３６は、ソーストレンチ３１を露出させる開口１３７を有し、それ以外の領域を被覆している。
次に、レジストマスク１３６を介するエッチング法によって、ベース絶縁層１１９においてソーストレンチ３１内のベースポリシリコン層１３５から露出する部分が除去される。エッチング法は、異方性のドライエッチング法であることが好ましい。ドライエッチング法は、ＲＩＥ法であってもよい。
これにより、ベース絶縁層１１９においてソーストレンチ３１の底壁を被覆する部分に、ソーストレンチ３１の底壁を露出させる底壁窓部１３２が形成される。この工程では、ＳｉＣエピタキシャル層１１２において底壁窓部１３２から露出する部分も除去される。これにより、ソーストレンチ３１の底壁に、底壁窓部１３２に連通するリセス１３３が形成される。レジストマスク１３６は、その後除去される。
次に、図１３Ｅを参照して、ゲート電極２３、ゲート配線２８およびソース電極３３のベースとなる第１ポリシリコン層１２０が、第１主面３の上に形成される。第１ポリシリコン層１２０は、ゲートトレンチ２１およびソーストレンチ３１を埋めて第１主面３を被覆する。第１ポリシリコン層１２０は、ゲートトレンチ２１内およびソーストレンチ３１内においてベースポリシリコン層１３５と一体的に形成される。
第１ポリシリコン層１２０は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ−ＣＶＤ（Low Pressure-CVD）法であってもよい。第１ポリシリコン層１２０は、ｐ型不純物によって導電性が付与された導電性ポリシリコンからなる。ｐ型不純物は、ＣＶＤ法と同時に第１ポリシリコン層１２０に添加されてもよいし、ＣＶＤ法の後に別途添加されてもよい。
次に、図１３Ｆを参照して、第１ポリシリコン層１２０の不要な部分が除去される。第１ポリシリコン層１２０の不要な部分は、ベース絶縁層１１９が露出するまで除去される。第１ポリシリコン層１２０の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート電極２３、ゲート配線２８およびソース電極３３が形成される。
この工程では、第１ポリシリコン層１２０の一部が、アクティブ側壁５４に付着した状態で残存する。これにより、第１ポリシリコン層１２０の一部を含むサイドウォール構造６２が形成される。サイドウォール構造６２は、アクティブ主面５１に対して自己整合的に形成される。
その後、図１１Ｊ〜図１１Ｓと同様の工程が実施されて、ＳｉＣ半導体装置１３１が形成される。
図１４は、図８に対応する領域の拡大図であって、本発明の第３実施形態に係るＳｉＣ半導体装置１４１を部分的に示す図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１４を参照して、トレンチソース構造３０は、この形態では、ソース絶縁層３２を有していない。ソース電極３３は、ソーストレンチ３１内において第１側壁コンタクト部１４２、第２側壁コンタクト部１４３および底壁コンタクト部１４５を含む。
第１側壁コンタクト部１４２は、第１トレンチ部３４の側壁に接している。第２側壁コンタクト部１４３は、第２トレンチ部３５の側壁に接している。底壁コンタクト部１４５は、ソーストレンチ３１の底壁に接している。各コンタクト領域４３は、ソース電極３３の第１側壁コンタクト部１４２、第２側壁コンタクト部１４３および底壁コンタクト部１４５に電気的に接続されている。
各ディープウェル領域４４は、コンタクト領域４３を介してソース電極３３の第１側壁コンタクト部１４２、第２側壁コンタクト部１４３および底壁コンタクト部１４５に電気的に接続された部分を含む。各ディープウェル領域４４は、ソース電極３３の第１側壁コンタクト部１４２、第２側壁コンタクト部１４３および底壁コンタクト部１４５に電気的に接続された部分を含む。
以上、ＳｉＣ半導体装置１４１によれば、ＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。また、ＳｉＣ半導体装置１４１によれば、ソース電極３３が第１側壁コンタクト部１４２、第２側壁コンタクト部１４３および底壁コンタクト部１４５を含む。コンタクト領域４３は、ソース電極３３の第１側壁コンタクト部１４２、第２側壁コンタクト部１４３および底壁コンタクト部１４５に電気的に接続されている。
ソース電極３３およびドレイン電極１０５の間に負のドレイン・ソース電圧ＶＧＳが印加されると、ＭＩＳＦＥＴは第３象限動作を行う。第３象限動作では、ボディ領域４１（ディープウェル領域４４）によって形成されるｐｎ接合ダイオードに順方向電流が流れる。この順方向電流は、ソース電極３３からドレイン電極１０５に向けて流れることから、ＭＩＳＦＥＴに対しては逆方向電流である。
ｐｎ接合ダイオードの順方向電流は、ソース電極３３の側壁コンタクト部３９から側壁窓部３６を介してドリフト領域８に流れ込むと同時に、ソース電極３３の底壁コンタクト部１３４から底壁窓部１３２を介してドリフト領域８に流れ込む。これにより、ｐｎ接合ダイオードの順方向電流の電流経路が増加するからオン抵抗を低減させることができる。その結果、ｐｎ接合ダイオードの順方向特性を向上させることができる。
図１５Ａおよび図１５Ｂは、図１４に示すＳｉＣ半導体装置１４１の製造方法の一例を示す拡大断面図である。
図１５Ａを参照して、図１１Ａ〜図１１Ｉの工程を経て、第１ポリシリコン層１２０がゲートトレンチ２１およびソーストレンチ３１に埋め込まれた状態のＳｉＣ半導体層２が用意される。
次に、図１５Ｂを参照して、所定パターンを有するレジストマスク１２１が、第１主面３の上に形成される。レジストマスク１２１は、ソーストレンチ３１、ソース領域４２の一部およびコンタクト領域４３を露出させる開口１２２を有し、それ以外の領域を被覆している。
次に、第１ポリシリコン層１２０においてソーストレンチ３１に埋め込まれた部分の全部が、レジストマスク１２１を介するエッチング法によって除去される。この工程では、ソース絶縁層３２の全部も除去される。また、この工程では、ＳｉＣエピタキシャル層１１２の一部も除去される。これにより、第１トレンチ部３４および第２トレンチ部３５を有するソーストレンチ３１が形成される。
その後、図１１Ｋ〜図１１Ｓと同様の工程が実施されて、ＳｉＣ半導体装置１４１が形成される。
図１６は、図８に対応する領域の拡大図であって、本発明の第４実施形態に係るＳｉＣ半導体装置１５１を部分的に示す図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
ソースパッド８２は、この形態では、同一の金属材料によって一体的に形成されたソース接続電極８５およびソース被覆電極８６を含む。これに対して、図１６を参照して、ＳｉＣ半導体装置１５１に係るソースパッド８２は、互いに異なる金属材料によって別体的に形成されたソース接続電極８５およびソース被覆電極８６を含む。
ソース接続電極８５は、具体的には、プラグ電極１５２からなる。プラグ電極１５２は、具体的には、ソース孔６７側からこの順に積層されたバリア層１５３およびタングステン層１５４を含むタングステンプラグ電極からなる。
バリア層１５３は、ソース孔６７の内壁およびソース電極３３の電極面に沿って膜状に形成されている。バリア層１５３は、ソース孔６７内においてリセス空間を区画している。バリア層１５３は、ソース孔６７の内壁側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有していることが好ましい。バリア層１５３は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。タングステン層１５４は、バリア層１５３を挟んでソース孔６７に埋設されている。
ソース被覆電極８６は、第２バリア層８７および第２本体層８８を含む積層構造を有している。ソース被覆電極８６は、層間絶縁層６３およびソース接続電極８５を被覆している。ソース被覆電極８６は、ソース接続電極８５を介してソース電極３３に電気的に接続されている。
以上、ＳｉＣ半導体装置１５１によれば、ＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。また、ＳｉＣ半導体装置１５１によれば、プラグ電極１５２からなるソース接続電極８５がソース孔６７に埋設されている。これにより、ソース孔６７の開口幅を狭めることができると同時に、幅狭のソース孔６７にソース接続電極８５を適切に埋設できる。よって、ソース接続電極８５をソース電極３３に適切に接続できる。ＳｉＣ半導体装置１５１の構造は、第２実施形態に係るＳｉＣ半導体装置１３１および第３実施形態に係るＳｉＣ半導体装置１４１にも適用できる。
本発明の実施形態はさらに他の形態で実施することもできる。
前述の各実施形態では、第１低抵抗層２９および第２低抵抗層４０が形成されたれについて説明した。しかし、第１低抵抗層２９および第２低抵抗層４０のいずれか一方または双方が形成されていない構造が採用されてもよい。
前述の各実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むゲート電極２３およびゲート配線２８が形成された例について説明した。しかし、ゲート閾値電圧Ｖｔｈの増加を重視しない場合には、ゲート電極２３およびゲート配線２８は、ｐ型ポリシリコンに代えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。
この場合、第１低抵抗層２９は、ゲート電極２３（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、第１低抵抗層２９は、ｎ型ポリサイドを含んでいてもよい。このような構造の場合、ゲート抵抗を低減できる。むろん、第１低抵抗層２９は、形成されなくてもよい。
前述の各実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むソース電極３３が形成された例について説明した。しかし、ｐ型ポリシリコンに代えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。
この場合、第２低抵抗層４０は、ソース電極３３（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、第２低抵抗層４０は、ｎ型ポリサイドを含んでいてもよい。むろん、第２低抵抗層４０は、形成されなくてもよい。
前述の各実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むソース電極３３が形成された例について説明した。しかし、ｐ型からなる第１ポリシリコン層１２０を形成し、ｎ型からなる第２ポリシリコン層１２３を形成することによって、ｐ型ポリシリコンおよびｎ型ポリシリコンの積層構造からなるソース電極３３が形成されてもよい。
この場合、第２低抵抗層４０は、ソース電極３３（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、第２低抵抗層４０は、ｎ型ポリサイドを含んでいてもよい。むろん、第２低抵抗層４０は、形成されなくてもよい。
前述の各実施形態では、絶縁層９１がパッシベーション層９４および樹脂層９５を含む積層構造を有している例について説明した。しかし、絶縁層９１は、パッシベーション層９４または樹脂層９５からなる単層構造を有していてもよい。
前述の各実施形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１−１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向（［１１−２０］方向）である例について説明した。しかし、第１方向ＸがＳｉＣ単結晶のａ軸方向（［１１−２０］方向）であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向（［１−１００］方向）である形態が採用されてもよい。
前述の各実施形態では、絶縁ゲート型トランジスタの一例としてのＭＩＳＦＥＴが形成された例について説明した。しかし、ｎ＋型のドレイン領域６に代えてｐ＋型のコレクタ領域が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合、前述の各実施形態において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の各実施形態では、ＳｉＣ単結晶からなるＳｉＣ半導体層２を含む例について説明した。しかし、前述の各実施形態において、ＳｉＣ半導体層２に代えて、Ｓｉ単結晶からなるＳｉ半導体層が採用されてもよい。
この出願は、２０１９年５月２２日に日本国特許庁に提出された特願２０１９−０９６２８９号に対応しており、これらの出願の全開示はここに引用により組み込まれる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ ＳｉＣ半導体装置
２ ＳｉＣ半導体層
３ 第１主面
２１ ゲートトレンチ
２２ ゲート絶縁層
２３ ゲート電極
３１ ソーストレンチ
３２ ソース絶縁層
３３ ソース電極
３４ 第１トレンチ部
３５ 第２トレンチ部
３６ 側壁窓部
３９ 側壁コンタクト部
４１ ボディ領域
４２ ソース領域
４３ コンタクト領域
４４ ディープウェル領域
６７ ソース孔
６９ リセス
８５ ソース接続電極
９１ 絶縁層
１３１ ＳｉＣ半導体装置
１３２ 底壁窓部
１３４ 底壁コンタクト部
１５１ ＳｉＣ半導体装置
Ｄ１ ゲートトレンチの第１深さ
Ｄ２ ソーストレンチの第２深さ
Ｗ１ 第１トレンチ部の第１幅
Ｗ２ 第２トレンチ部の第２幅

Claims (24)

  1. 主面を有する第１導電型のＳｉＣ半導体層と、
    前記主面に形成され、側壁および底壁を有するソーストレンチと、
    前記ソーストレンチに埋設され、前記ソーストレンチの前記側壁において前記ソーストレンチの開口側の領域に接する側壁コンタクト部を有するソース電極と、
    前記主面の表層部において前記ソーストレンチに沿う領域に形成された第２導電型のボディ領域と、
    前記ボディ領域の表層部において前記ソース電極の前記側壁コンタクト部に電気的に接続された第１導電型のソース領域と、を含む、ＳｉＣ半導体装置。
  2. 前記ボディ領域は、前記ソース電極の前記側壁コンタクト部に電気的に接続されている、請求項１に記載のＳｉＣ半導体装置。
  3. 前記主面の上において前記ソース領域を被覆する絶縁層をさらに含む、請求項１または２に記載のＳｉＣ半導体装置。
  4. 前記絶縁層は、前記主面の上において前記ソース電極の前記側壁コンタクト部を被覆している、請求項３に記載のＳｉＣ半導体装置。
  5. 前記絶縁層は、断面視において前記ソース領域の全域を被覆している、請求項３または４に記載のＳｉＣ半導体装置。
  6. 前記絶縁層は、平面視において前記ソース領域の全域を被覆している、請求項３〜５のいずれか一項に記載のＳｉＣ半導体装置。
  7. 前記絶縁層に形成され、前記ソース電極を露出させるソース孔と、
    前記ソース孔に埋設され、前記ソース電極に接続されたソース接続電極と、を含む、請求項３〜６のいずれか一項に記載のＳｉＣ半導体装置。
  8. 前記ソース接続電極は、前記ソース電極とは異なる導電材料を含む、請求項７に記載のＳｉＣ半導体装置。
  9. 前記ソース孔は、前記ソース電極のみを露出させており、
    前記ソース接続電極は、前記ソース孔内において前記ソース電極のみに接続されている、請求項７または８に記載のＳｉＣ半導体装置。
  10. 前記ソース電極は、前記ソーストレンチの前記底壁に向けて窪んだリセスを有する電極面を含み、
    前記ソース孔は、前記ソース電極の前記リセスに連通している、請求項７〜９のいずれか一項に記載のＳｉＣ半導体装置。
  11. 前記ソース電極は、金属材料以外の導電材料からなる、請求項１〜１０のいずれか一項に記載のＳｉＣ半導体装置。
  12. 前記ソース電極は、導電性ポリシリコンからなる、請求項１〜１１のいずれか一項に記載のＳｉＣ半導体装置。
  13. 前記ソース電極は、ｐ型ポリシリコンからなる、請求項１〜１２のいずれか一項に記載のＳｉＣ半導体装置。
  14. 前記ソーストレンチは、第１幅で開口側に形成された第１トレンチ部、および、前記第１幅未満の第２幅で前記底壁側に形成された第２トレンチ部を含み、
    前記ソース電極の前記側壁コンタクト部は、前記第１トレンチ部から露出している、請求項１〜１３のいずれか一項に記載のＳｉＣ半導体装置。
  15. 前記ボディ領域の表層部において前記ソース電極の前記側壁コンタクト部に電気的に接続されるように前記ソース領域および前記ソース電極の前記側壁コンタクト部の間に介在し、前記ボディ領域の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型のコンタクト領域をさらに含む、請求項１〜１４のいずれか一項に記載のＳｉＣ半導体装置。
  16. 複数の前記コンタクト領域が、前記ソーストレンチに沿って間隔を空けて形成されている、請求項１５に記載のＳｉＣ半導体装置。
  17. 前記コンタクト領域は、前記ボディ領域および前記ソース電極の前記側壁コンタクト部の間に介在している、請求項１５または１６に記載のＳｉＣ半導体装置。
  18. 前記コンタクト領域は、前記ソーストレンチの前記側壁および前記底壁を被覆している、請求項１５〜１７のいずれか一項に記載のＳｉＣ半導体装置。
  19. 前記主面の表層部において前記ボディ領域の下方の領域で前記ソーストレンチに沿って形成され、前記コンタクト領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型のディープウェル領域をさらに含む、請求項１５〜１８のいずれか一項に記載のＳｉＣ半導体装置。
  20. 前記ディープウェル領域は、前記ソーストレンチの前記側壁および前記底壁を被覆している、請求項１９に記載のＳｉＣ半導体装置。
  21. 前記主面に形成されたゲートトレンチと、
    前記ゲートトレンチの内壁に形成されたゲート絶縁層と、
    前記ゲート絶縁層を挟んで前記ゲートトレンチに埋設されたゲート電極と、をさらに含む、請求項１〜２０のいずれか一項に記載のＳｉＣ半導体装置。
  22. 前記ゲートトレンチは、第１深さを有しており、
    前記ソーストレンチは、前記第１深さを超える第２深さを有している、請求項２１に記載のＳｉＣ半導体装置。
  23. 前記ソーストレンチの開口側の領域において前記ソーストレンチの前記側壁を露出させる側壁窓部を有し、前記ソーストレンチの前記側壁および前記底壁を被覆するソース絶縁層をさらに含み、
    前記ソース電極の前記側壁コンタクト部は、前記側壁窓部から露出する前記ソーストレンチの前記側壁に接している、請求項１〜２２のいずれか一項に記載のＳｉＣ半導体装置。
  24. 前記ソーストレンチの前記側壁において前記ソーストレンチの開口側の領域を露出させる側壁窓部、および、前記ソーストレンチの前記底壁を露出させる底壁窓部を有し、少なくとも前記ソーストレンチの前記側壁を被覆するソース絶縁層をさらに含み、
    前記ソース電極は、前記ソース絶縁層を挟んで前記ソーストレンチに埋設され、前記側壁窓部から露出する前記ソーストレンチの前記側壁に接する前記側壁コンタクト部、および、前記底壁窓部から露出する前記ソーストレンチの前記底壁に接する底壁コンタクト部を有している、請求項１〜２２のいずれか一項に記載のＳｉＣ半導体装置。
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