JP2019050412A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング損失およびスイッチングノイズの発生を低減し、優れたオン電圧および短絡耐量を達成できるＩＧＢＴを備える半導体装置を提供する。【解決手段】半導体基板１５に形成された環状トレンチ１０の側方に形成され、環状トレンチ１０の深さ方向にｐ型ベース領域２８を挟んで互いに対向するｎ＋型エミッタ領域３１およびｎ−型ドレイン領域１７を有するＦＥＴ構造８と、環状トレンチ１０を挟んでＦＥＴ構造８の反対側に形成されたｐ型フローティング領域９と、環状トレンチ１０内で互いに絶縁分離されたゲート接合部１９およびｎ＋型エミッタ領域３１に電気的に接続されたエミッタ接合部２０とを含み、ゲート接合部１９およびエミッタ接合部２０は、絶縁膜１８を介してＦＥＴ構造８およびｐ型フローティング領域９に対向している、半導体装置１を形成する。【選択図】図２Ａ

Description

本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備える半導体装置に関する。

従来、コレクタ−エミッタ間の飽和電圧Ｖ_ＣＥ（ｓａｔ）および短絡耐量の高いトレンチ型ＩＧＢＴは、ｐ型フローティング領域を有している。ｐ型フローティング領域は、一般的に、トレンチゲートに接するように、ドリフト層内に拡散して形成されている。このドリフト層は、エピタキシャルウエハか、またはそれと同程度の抵抗値を有する引き上げウエハである。

町田悟、杉山隆英、石子雅康、保田智史、斎藤順、濱田公守、「ＩＧＢＴのスイッチング損失と素子容量の関連解析」、電気学会電子材料研究会資料（ＥＦＭ−０９，１６−２６，２８−２９）、ｐ．５５−５９ 渡邉聡、森睦宏、新井大夏、石橋亨介、豊田靖、織田哲男、原田卓、齊藤克明、「フローティングｐ層をゲートから分離した低損失、低ノイズ、高信頼な１．７ｋＶトレンチＩＧＢＴ」、電気学会電子デバイス研究会資料（ＥＤＤ−１１，６６−８３）、ｐ．６７−７１ 特許第４７８５３３４号公報

しかしながら、ｐ型フローティング領域とトレンチゲートとを電気的に接続させる構造のＩＧＢＴでは、トレンチゲートとｐ型フローティング領域との接合領域において高い浮遊容量を有するため、スイッチング損失が増大するという問題がある。また、スイッチングオン動作時において、スイッチングノイズが発生するという問題もある。
そして、このようなスイッチング損失およびスイッチングノイズの問題を、半導体装置のオン電圧および短絡耐量といった諸特性を犠牲にせずに改善する技術は未だ確率されているとは言えない。

本発明の一実施形態は、スイッチング損失およびスイッチングノイズの発生を低減し、優れたオン電圧および短絡耐量を達成できるＩＧＢＴを備える半導体装置を提供する。

本発明の一実施形態は、表面および裏面を有する第１導電型の半導体層と、前記半導体層の前記裏面の表層部に形成された第２導電型のコレクタ領域と、一方側の第１側面、他方側の第２側面、ならびに、前記第１側面および前記第２側面を接続する底面をそれぞれ含み、断面視において前記第１側面同士が対向し、かつ、前記第２側面同士が対向する態様で互いに間隔を空けて前記半導体層の前記表面に形成された複数のトレンチと、各前記トレンチの内面に形成された絶縁膜と、各前記トレンチの前記第１側面側に前記絶縁膜を挟んで埋設されたゲート接合部と、各前記トレンチの前記第２側面側に前記ゲート接合部から離間して前記絶縁膜を挟んで埋設されたエミッタ接合部と、各前記トレンチ内において前記ゲート接合部および前記エミッタ接合部の間に介在する中央絶縁膜と、前記半導体層の前記表面の表層部において互いに隣り合う複数の前記トレンチの前記第１側面の間の領域に形成され、前記半導体層の厚さ方向に関して前記トレンチの中央部または前記トレンチの中央部に対して前記半導体層の前記表面側に位置する底部を有する第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のエミッタ領域と、前記半導体層の前記表面の表層部において互いに隣り合う複数の前記トレンチの前記第２側面の間の領域に電気的に浮遊状態に形成され、前記半導体層の厚さ方向に関して前記トレンチの前記底面に対して前記半導体層の前記裏面側に位置する底部を有する第２導電型のフローティング領域と、各前記トレンチの前記第１側面に連通するように前記半導体層の前記表面にそれぞれ形成され、各前記トレンチの幅未満の幅をそれぞれ有する複数の第１コンタクトトレンチと、各前記第１コンタクトトレンチに埋め込まれ、各前記トレンチとの接続部において前記ゲート接合部に電気的に接続され、前記ゲート接合部の幅を超える幅を有する埋め込みゲート電極と、各前記トレンチの前記第２側面に連通するように前記半導体層の前記表面にそれぞれ形成され、各前記トレンチの幅未満の幅をそれぞれ有する複数の第２コンタクトトレンチと、各前記第２コンタクトトレンチに埋め込まれ、各前記トレンチとの接続部において前記エミッタ接合部に電気的に接続され、前記エミッタ接合部の幅を超える幅を有する埋め込みエミッタ電極と、前記埋め込みゲート電極を露出させる第１コンタクトホール、前記埋め込みエミッタ電極を露出させる第２コンタクトホール、および、前記エミッタ領域を露出させる第３コンタクトホールを有し、前記半導体層の前記表面を被覆する層間絶縁膜と、前記層間絶縁膜の上に形成され、前記第１コンタクトホールを介して前記埋め込みゲート電極に電気的に接続された表面ゲート電極と、前記層間絶縁膜の上に形成され、前記第２コンタクトホールおよび前記第３コンタクトホールを介して前記埋め込みエミッタ電極および前記エミッタ領域に電気的に接続された表面エミッタ電極と、を含む、半導体装置を提供する。

この構成によれば、半導体層の表面の表層部において互いに隣り合う複数のトレンチの第１側面の間の領域に、半導体層、ベース領域およびエミッタ領域を含むＦＥＴ構造が形成される。また、半導体層の表面の表層部において互いに隣り合う複数のトレンチの第２側面の間の領域に、フローティング領域が形成される。
この構成によれば、トレンチとフローティング領域との接触による容量成分を、エミッタ接合部とフローティング領域との接合領域における容量成分（コレクタ−エミッタ接合部間の容量）にすることができる。これにより、ゲート接合部は、フローティング領域との接合による影響を受けない。したがって、フローティング領域とトレンチゲートとを接合させる従来の半導体装置よりも、スイッチング損失を低減することができる。一方、ゲート接合部が対向する半導体層をコレクタ領域と共に接地すれば、スイッチング動作時に、ゲート接合部と半導体層との間の容量変化を安定に保つことができる。その結果、スイッチングノイズの発生を抑制することができる。

一方、本願発明者らは、互いに隣り合うトレンチゲートの間に複数のトレンチエミッタを形成し、当該トレンチエミッタとフローティング領域とを電気的に接合させる構造のＩＧＢＴを含む半導体装置（以下、「参考例に係る半導体装置」と言う。）を検討した。この構造では、トレンチゲートとフローティング領域との接合領域がないため、前述のスイッチング損失およびスイッチングノイズの問題の改善が見込める。しかしながら、参考例に係る半導体装置の場合、トレンチゲートとトレンチエミッタとの間の各領域にＦＥＴ構造が形成される。したがって、トレンチゲートとトレンチエミッタがＦＥＴ構造を介して互いに対向する。そのため、ＦＥＴ構造をトレンチゲートで挟み込むことによるキャリア蓄積効果が減少し、それに伴い、半導体層中のキャリア密度も減少する。その結果、半導体層におけるドリフト抵抗が増加し、オン電圧が増大しやすい。

これに対して、本発明の構成によれば、絶縁膜およびＦＥＴ構造を介してゲート接合部を互いに対向させることができるので、ゲート接合部によるキャリア蓄積効果を高めることができる。これにより、半導体層中のキャリア密度が増加するので、半導体層におけるドリフト抵抗を減少させることができる。これにより、半導体装置のオン電圧を低減させることができる。

さらに、本発明の構成によれば、参考例に係る半導体装置と異なり、同一のトレンチ内にゲート接合部とエミッタ接合部とが形成されているので、トレンチゲートとトレンチエミッタとを形成する必要がない。したがって、形成されるべきＦＥＴ構造の数が少なくて済む。つまり、ＦＥＴ構造を接続するためのコンタクト開口の数が少なくて済む。これにより、コンタクト開口率を小さくできるので、半導体装置の短絡耐量の低下を効果的に抑制することができる。

図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２Ａは、図１に示す半導体装置の模式的な断面図である。 図２Ｂは、図１に示す半導体装置のトレンチの一端部を示す模式的な断面図である。 図３は、参考例に係る半導体装置の模式的な断面図である。 図４は、図１に示す半導体装置および参考例に係る半導体装置の各定常損失を比較するためのグラフである。 図５は、図１に示す半導体装置および参考例に係る半導体装置の各キャリア密度を比較するためのグラフである。 図６Ａは、図１の半導体装置の製造工程の一例を説明するための断面図である。 図６Ｂは、図６Ａの次の製造工程を示す図である。 図６Ｃは、図６Ｂの次の製造工程を示す図である。 図６Ｄは、図６Ｃの次の製造工程を示す図である。 図６Ｅは、図６Ｄの次の製造工程を示す図である。 図６Ｆは、図６Ｅの次の製造工程を示す図である。 図６Ｇは、図６Ｆの次の製造工程を示す図である。 図６Ｈは、図６Ｇの次の製造工程を示す図である。 図６Ｉは、図６Ｈの次の製造工程を示す図である。 図６Ｊは、図６Ｉの次の製造工程を示す図である。 図６Ｋは、図６Ｊの次の製造工程を示す図である。 図７は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図８は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図９は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。 図１０は、第１参考例に係る半導体装置の模式的な平面図である。 図１１は、第１参考例に係る半導体装置の引き回し配線を説明するための模式的な平面図である。 図１２は、図１０に示す半導体装置の引き回し配線の拡大平面図である。 図１３Ａは、図１２に示す切断面線XIIIA−XIIIAから見た断面図である。 図１３Ｂは、図１０に示す半導体装置の電気的構造を説明するための電気回路図である。 図１４Ａは、図１０に示す半導体装置のスイッチング特性を示すグラフである。 図１４Ｂは、図１０に示す半導体装置のスイッチング特性を示すグラフである。 図１４Ｃは、図１０に示す半導体装置のスイッチング特性を示すグラフである。 図１５は、第２参考例に係る半導体装置の模式的な平面図である。 図１６は、第２参考例に係る半導体装置の引き回し配線を説明するための模式的な平面図である。 図１７は、前記第１実施形態に係る半導体装置の変形例を示す模式的な断面図である。 図１８は、前記第１〜第４実施形態に係る半導体装置が適用されるインバータ回路を説明するための回路図である。 図１９は、前記第１および第２参考例に係る半導体装置の変形例を示す模式的な断面図である。 図２０は、前記第１および第２参考例に係る半導体装置が適用されるインバータ回路を説明するための回路図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、その表面の法線方向から見た平面視（以下、単に「平面視」と言う。）正方形状に形成されており、その表面周縁部には、ゲートフィンガー２と、ゲートパッド３とが形成されている。ゲートフィンガー２は、平面視において、半導体装置１の周縁部に沿って略四角環状に形成されている。ゲートフィンガー２に取り囲まれた領域には、アクティブ領域４が形成されている。

ゲートフィンガー２の一辺に沿う領域の長手方向中央部には、平面視略四角形状のゲートパッド３が設けられている。ゲートパッド３は、ゲートフィンガー２と一体的に連なるように形成されている。ゲートパッド３には、ボンディングワイヤ（図示せず）が接続され、これにより、半導体装置１に電力が供給される。ゲートフィンガー２およびゲートパッド３は、たとえば、Ａｌを主成分として含む金属材料からなる。なお、この実施形態では、半導体装置１の一辺に沿う領域の長手方向中央部にゲートパッド３が設けられた例について説明するが、ゲートフィンガー２の一つの角部にゲートパッド３が形成されていてもよい。

ゲートフィンガー２およびゲートパッド３に取り囲まれた領域内には、ゲートフィンガー２およびゲートパッド３と、エミッタ電極６とが接触することを防止するための除去領域５が形成されている。除去領域５は、ゲートフィンガー２およびゲートパッド３に沿うように、平面視凹環状に形成されている。エミッタ電極６は、除去領域５に取り囲まれた領域を覆うように、平面視において一部が選択的に凹んだ凹状に形成されている。ゲートパッド３は、エミッタ電極６の凹んだ領域に配置されている。エミッタ電極６は、たとえば、ゲートフィンガー２およびゲートパッド３と同じ金属材料からなる。

アクティブ領域４には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の単位セル７を形成するＦＥＴ構造８が、ストライプ状に複数形成されている。複数のＦＥＴ構造８の間には一定幅の領域が設けられており、この領域に環状トレンチ１０が１つずつ形成されている。これにより、アクティブ領域４においてＦＥＴ構造８と環状トレンチ１０とが、交互に形成された構成となっている。

環状トレンチ１０は、前記ストライプ方向に沿って長手な長方形環状に形成された閉曲線構造に形成されている。環状トレンチ１０の内方領域には、ｐ型フローティング領域９（図１の破線で示す領域）が形成されている。
なお、環状トレンチ１０の形状は、平面視長方形環状に限定されず、環状に形成されていればどのような形状であってもよい。たとえば、平面視楕円環状の環状トレンチ１０が形成されていてもよい。

環状トレンチ１０の長手方向両端部には、それぞれ、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２が形成されている。ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２は、環状トレンチ１０の各端部から互いに反対向きに、外方および内方に引き出されている。
ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２は、いずれも、平面視において環状トレンチ１０と一体的に連なるアーチ状に形成されている。より具体的に、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２は、いずれも、環状トレンチ１０の短辺上に架かるアーチ状（この実施形態では、互いに対向する一対の柱部と、当該一対の柱部を連設する梁部とを含む角アーチ状）に形成されている。そして、各環状トレンチ１０に形成されたゲート用コンタクトトレンチ１１を（具体的には、ゲート用コンタクトトレンチ１１の梁部を覆って）横切るようにゲートフィンガー２が配置されている。

次に、図２Ａおよび図２Ｂを参照して、半導体装置１の断面図について説明する。図２Ａは、図１に示す半導体装置１の模式的な断面図である。図２Ｂは、図１に示す半導体装置１の環状トレンチ１０の一端部を示す模式的な断面図である。図２Ａは、環状トレンチ１０のストライプ方向に垂直な方向に半導体装置１を切断したときの断面図である。図２Ｂは、環状トレンチ１０の短辺、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２を横切る方向に半導体装置１を切断したときの断面図である。

図２Ａおよび図２Ｂに示すように、半導体装置１は、本発明の半導体層の一例としての半導体基板１５を含む。半導体基板１５は、たとえば、ｎ⁻型シリコン基板であり、その裏面側から順にｐ^＋型コレクタ領域１６と、ｎ⁻型ドレイン領域１７とが形成された構造を有している。ｐ^＋型コレクタ領域１６が半導体基板１５の裏面全体に露出し、ｎ⁻型ドレイン領域１７が半導体基板１５の表面に露出している。

ｐ^＋型コレクタ領域１６のドーパント濃度は、たとえば、１×１０^１５ｃｍ^−３〜２×１０^１９ｃｍ^−３である。ｐ型のドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。一方、ｎ⁻型ドレイン領域１７のドーパント濃度は、たとえば、１×１０^１５ｃｍ^−３〜５×１０^１７ｃｍ^−３である。また、ｎ型のドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。

半導体基板１５には、半導体基板１５の表面を厚さ方向に掘り下げた環状トレンチ１０が形成されている。環状トレンチ１０は、一定の幅で形成されている。環状トレンチ１０の側面は、半導体基板１５の表面に対して略垂直に形成されている。環状トレンチ１０の底部は、環状トレンチ１０の側面から丸みを帯びるように形成されている。環状トレンチ１０に区画された内方領域に、ｐ型フローティング領域９が形成されている。

ｐ型フローティング領域９は、電気的にフローティング状態が保たれた半導体領域である。ｐ型フローティング領域９は、この実施形態では、環状トレンチ１０の下方において外側へ回り込むように形成されていて、その底部が環状トレンチ１０の底部よりも深いところに位置している。具体的には、ｐ型フローティング領域９の底部における外周縁は、後述する中央絶縁膜２１の下方に位置している。これにより、後述するエミッタ接合部２０の下方にはｐ型フローティング領域９が形成されているが、ゲート接合部１９の下方には形成されていない。ｐ型フローティング領域９のドーパント濃度は、たとえば、５×１０^１５ｃｍ^−３〜１×１０^１８ｃｍ^−３である。

隣り合う環状トレンチ１０の間の領域（環状トレンチ１０の外方領域）には、環状トレンチ１０の深さ方向にｐ型ベース領域２８を挟んで互いに対向するｎ^＋型エミッタ領域３１およびｎ⁻型ドレイン領域１７を含むＦＥＴ構造８（単位セル７）が形成されている。
ｐ型ベース領域２８は、互いに隣り合う一方の環状トレンチ１０と他方の環状トレンチ１０によって共有されている。また、この実施形態では、ｐ型ベース領域２８とｎ⁻型ドレイン領域１７との界面が環状トレンチ１０の深さ方向中央部、もしくは中央部よりも上部に設定されていて、ｐ型ベース領域２８は、半導体基板１５の比較的浅くに拡散形成されている。ｐ型ベース領域２８のドーパント濃度は、たとえば、１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３である。

ｐ型ベース領域２８には、半導体基板１５の表面から掘り下がったコンタクト用トレンチ２９が形成されている。コンタクト用トレンチ２９は、環状トレンチ１０の長手方向に沿って一定の幅で形成されている。コンタクト用トレンチ２９の底部には、ｐ^＋型ベースコンタクト領域３０が形成されている。ｐ^＋型ベースコンタクト領域３０のドーパント濃度は、たとえば、５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３である。

ｐ型ベース領域２８の表面には、コンタクト用トレンチ２９と、各環状トレンチ１０との間においてｎ^＋型エミッタ領域３１が形成されている。ｎ^＋型エミッタ領域３１は、コンタクト用トレンチ２９の両側に一つずつ設けられ、それぞれがコンタクト用トレンチ２９の側面に露出している。ｎ^＋型エミッタ領域３１のドーパント濃度は、１×１０^１９ｃｍ^−３〜５×１０^２０ｃｍ^−３である。

図２Ａおよび図２Ｂに示すように、半導体基板１５の表面および各環状トレンチ１０の内面（側面および底部）には、たとえばシリコン酸化膜からなる絶縁膜１８が形成されている。そして、環状トレンチ１０には、絶縁膜１８の内側にゲート接合部１９とエミッタ接合部２０とが形成されている。ゲート接合部１９およびエミッタ接合部２０は、間隔を空けて環状トレンチ１０内に形成されており、互いに絶縁分離されている。より具体的には、ゲート接合部１９およびエミッタ接合部２０は、それぞれ、図２Ａおよび図２Ｂに示す断面において、環状トレンチ１０の内側の側面および外側の側面に沿う膜状に形成されている。これにより、環状トレンチ１０の幅方向中央には、ゲート接合部１９およびエミッタ接合部２０の各背面（環状トレンチ１０との接触面の反対面）によって区画された空間が形成されている。そして、この空間が環状トレンチ１０の開口端まで中央絶縁膜２１で完全に埋め戻されることによって、ゲート接合部１９およびエミッタ接合部２０は互いに絶縁分離されている。

ゲート接合部１９は、エミッタ接合部２０を取り囲むように、平面視略四角環状に形成されている。つまり、ゲート接合部１９は、環状トレンチ１０の外方領域側に形成されており、絶縁膜１８を介してＦＥＴ構造８と接合されている。ゲート接合部１９は、たとえば、ポリシリコン等の電極材料により形成されている。
エミッタ接合部２０は、環状トレンチ１０の内方領域側に平面視略四角環状に形成されている。つまり、エミッタ接合部２０は、絶縁膜１８を介してｐ型フローティング領域９と接合されている。エミッタ接合部２０は、ゲート接合部１９と同一の材料で形成されている。

図２Ｂに示すように、環状トレンチ１０の長手方向一端部には、ゲート用コンタクトトレンチ１１とエミッタ用コンタクトトレンチ１２とが、環状トレンチ１０の幅Ｗ_１よりも狭い幅Ｗ_２で形成されている。環状トレンチ１０の幅Ｗ_１は、たとえば１．５μｍ〜３．０μｍであるのに対して、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２の幅Ｗ_２は、たとえば０．７μｍ〜１．２μｍである。なお、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２は、この数値の範囲内において、互いに異なる幅で形成されていてもよい。

各コンタクトトレンチ１１，１２の内面には、前述の環状トレンチ１０と同様に絶縁膜１８が形成されている。ゲート用コンタクトトレンチ１１には、絶縁膜１８を介して埋め込みゲート電極２４が形成されている。埋め込みゲート電極２４は、環状トレンチ１０に形成されたゲート接合部１９と一体的に連なるように形成されている。一方、エミッタ用コンタクトトレンチ１２には、絶縁膜１８を介して埋め込みエミッタ電極２５が形成されている。埋め込みエミッタ電極２５は、環状トレンチ１０に形成されたエミッタ接合部２０と一体的に連なるように形成されている。

各コンタクトトレンチ１１，１２が、それぞれ、各埋め込み電極２４，２５によって完全に埋め戻されているため、各コンタクトトレンチ１１，１２を深さ方向上方から見たときのポリシリコン（電極材料）の面積が少なくとも各コンタクトトレンチ１１，１２の径（幅）と同等になる。その結果、各埋め込み電極２４，２５に対するコンタクトを容易にとることができる。

半導体基板１５の表面には、図２Ａおよび図２Ｂに示すように、層間膜３４が積層されている。層間膜３４には、コンタクト用トレンチ２９と一体的に連なるコンタクトホール３５が形成されている。また、層間膜３４には、図２Ｂに示すように、埋め込みエミッタ電極２５を選択的に露出させるエミッタ用コンタクトホール３６と、埋め込みゲート電極２４を選択的に露出させるゲート用コンタクトホール３７とが形成されている。層間膜３４は、たとえば、オルトケイ酸テトラエチル（ＴＥＯＳ）、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ_２）等の絶縁材料からなる。

層間膜３４上には、エミッタ電極６と、ゲートフィンガー２と、ゲートパッド３（図１参照）とが形成されている。
エミッタ電極６は、コンタクトホール３５を介してコンタクト用トレンチ２９に入り込み、コンタクト用トレンチ２９の側面においてｎ^＋型エミッタ領域３１に接続されている。また、エミッタ電極６は、コンタクト用トレンチ２９の底部において、ｐ^＋型ベースコンタクト領域３０を介してｐ型ベース領域２８に接続されている。

さらに、エミッタ電極６は、エミッタ用コンタクトホール３６に入り込み、埋め込みエミッタ電極２５と接続されている。これにより、エミッタ電極６からの電力は、埋め込みエミッタ電極２５を介してエミッタ接合部２０に供給される。
一方、ゲートフィンガー２は、ゲート用コンタクトホール３７に入り込み、埋め込みゲート電極２４と接続される。これにより、ゲートフィンガー２（ゲートパッド３）からの電力は、埋め込みゲート電極２４を介してゲート接合部１９に供給される。

以上のように、半導体装置１によれば、図２Ａに示すように、ｐ型フローティング領域９が環状トレンチ１０の内方領域に配置されているため、ｐ型フローティング領域９に対しては、環状トレンチ１０の内方領域側に形成されたエミッタ接合部２０が対向している。逆に言えば、環状トレンチ１０の外方領域側に形成されたゲート接合部１９は、エミッタ接合部２０および中央絶縁膜２１を介してｐ型フローティング領域９から隔てられている。そのため、環状トレンチ１０とｐ型フローティング領域９との接触による容量成分を、コレクタ−エミッタ接合部間の容量にすることができる。一方、ゲート接合部１９はｐ型フローティング領域９と接していないので、当該ゲート接合部１９がｐ型フローティング領域９と接触することによる容量の影響を受けることを防止することができる。その結果、スイッチング損失を効果的に低減することができる。

また、ゲート接合部１９が絶縁膜１８を介して対向するｎ⁻型ドレイン領域１７は、ｐ^＋型コレクタ領域１６と共に接地されるものである。そのため、スイッチング動作時に、ゲート接合部１９とｎ⁻型ドレイン領域１７との間の容量変化が安定するので、ノイズが発生し難い。その結果、スイッチング動作時のノイズの発生を低減することができる。
また、半導体装置１の特性と、図３に示す参考例に係る半導体装置４１の特性とをシミュレーションにより調べたところ、図４に示すグラフおよび図５に示すグラフを得ることができた。以下、図３の参考例に係る半導体装置４１の構成を説明した後、図３〜図５を参照しながら、半導体装置１の特性を説明する。

図３は、参考例に係る半導体装置４１の模式的な断面図である。図３において、前述の図２Ａに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
参考例に係る半導体装置４１は、互いに隣り合うトレンチゲート４２の間に複数のトレンチエミッタ４３を形成し、当該トレンチエミッタ４３とｐ型フローティング領域９とを接合させる構造のＩＧＢＴを備えた半導体装置である。なお、図３では、互いに隣り合うトレンチゲート４２の間に２つのトレンチエミッタ４３が形成された例を示している。

トレンチゲート４２は、絶縁膜１８を介してトレンチ４４に埋め込まれたゲート電極４５を含み、トレンチエミッタ４３は、絶縁膜１８を介してトレンチ４４に埋め込まれたエミッタ電極４６を含む。そして、トレンチゲート４２とトレンチエミッタ４３との間の各領域にＦＥＴ構造８が形成されている。つまり、参考例に係る半導体装置４１では、トレンチゲート４２とｐ型フローティング領域９との接合領域がなく、かつ各ＦＥＴ構造８が形成された領域に対応して、コンタクト用トレンチ２９とコンタクトホール３５とが形成されている。

図４は、図１に示す半導体装置１および参考例に係る半導体装置４１の各定常損失を比較するためのグラフである。図５は、図１に示す半導体装置１および参考例に係る半導体装置４１の各キャリア密度を比較するためのグラフである。
図４のグラフは、コレクタ電流Ｉ_Ｃ（Ａ）とコレクタ−エミッタ間の電圧Ｖ_ＣＥ（Ｖ）との関係を示し、図５のグラフは、キャリア密度（１／ｃｍ^−３）と半導体基板１５の表面からの位置（μｍ）との関係を示している。図４および図５の各グラフにおいて、半導体装置１の特性を実線で示し、参考例に係る半導体装置４１の特性を破線で示している。

図４を参照すると、参考例に係る半導体装置４１のコレクタ電流Ｉ_Ｃは、その立ち上がりから飽和領域に至るまでの領域がなだらかであり、比較的に高いコレクタ−エミッタ間の電圧Ｖ_ＣＥの状態で、飽和領域に達していることが確認できる。
これに対して、半導体装置１のコレクタ電流Ｉ_Ｃは、その立ち上がりから飽和領域に至るまでの領域が急峻であり、比較的に低いコレクタ−エミッタ間の電圧Ｖ_ＣＥの状態で、飽和領域に達していることが確認できる。

また、半導体装置１のオン電圧は、参考例に係る半導体装置４１のオン電圧よりも低いことが確認できる。したがって、半導体装置１の定常損失は、参考例に係る半導体装置４１の定常損失よりも低いと言える。なお、オン電圧とは、ゲート−エミッタ間にオン状態に必要な電圧を印加した状態（Ｖ_ＧＥを印加した状態）で、定格電流を流すために必要なコレクタ−エミッタ間の電圧Ｖ_ＣＥで定義される。

次に、図５を参照して、半導体装置１のキャリア密度と参考例に係る半導体装置４１のキャリア密度とを比較すると、半導体装置１は、半導体基板１５の表面から裏面の全域に亘って、参考例に係る半導体装置４１のキャリア密度よりも高いキャリア密度を有していることが分かる。
参考例に係る半導体装置４１の構成によれば、図３に示すように、トレンチゲート４２とｐ型フローティング領域９との接合領域がないため、ゲート接合部１９がコレクタ−ゲート接合部間の容量の影響を受けることがなく、スイッチング損失およびスイッチングノイズの問題の改善が見込める。しかしながら、このような構造の場合、ＦＥＴ構造８がトレンチゲート４２とトレンチエミッタ４３とで挟み込まれており、隣り合うトレンチゲート４２で挟み込まれていない。そのため、トレンチゲート４２によるキャリア蓄積効果が減少し、それに伴い、図５に示すように、半導体基板１５中のキャリア密度が減少するので、ｎ⁻型ドレイン領域１７におけるドリフト抵抗が増加する。その結果、図４に示すように、ＩＧＢＴのオン電圧が比較的に高くなる。

これに対して、半導体装置１の構成によれば、図２Ａに示すように、ＦＥＴ構造８が隣り合うゲート接合部１９によって挟み込まれているので、ゲート接合部１９によるキャリア蓄積効果を高めることができる。これにより、図５に示すように、半導体基板１５中のキャリア密度が増加するので、ｎ⁻型ドレイン領域１７におけるドリフト抵抗を減少させることができる。その結果、図４に示すように、ＩＧＢＴのオン電圧を低減させることができる。

また、図示はしないが、半導体装置１および参考例に係る半導体装置４１の構造それぞれに関して、スイッチングノイズがどの程度発生するかをシミュレーションしたところ、半導体装置１の構造のノイズが参考例に係る半導体装置４１の構造に比べて顕著に小さいことを確認した。
さらに、半導体装置１の構成によれば、参考例に係る半導体装置４１と異なり、同一の環状トレンチ１０内にゲート接合部１９とエミッタ接合部２０とが設けられているので、トレンチゲート４２およびトレンチエミッタ４３を形成する必要がない。したがって、形成されるべきＦＥＴ構造８の数が少なくて済む。つまり、ＦＥＴ構造８を接続するためのコンタクト用トレンチ２９（コンタクトホール３５）の数が少なくて済む。これにより、コンタクト開口率を小さくできるので、ＩＧＢＴの短絡耐量が低下することを効果的に抑制することができる。

次に、図６Ａ〜図６Ｋを参照して、半導体装置１の製造工程について説明する。図６Ａ〜図６Ｋは、図１の半導体装置１の製造工程の一例を説明するための断面図である。なお、図６Ａ〜図６Ｋは、それぞれ図２Ａに対応している。
半導体装置１を製造するために、まず、図６Ａに示すように、裏面側にｐ^＋型コレクタ領域１６が形成されていない状態の半導体基板１５が用意される。次に、ｐ型フローティング領域９が形成されるべき領域に選択的に開口を有するイオン注入マスク５０が半導体基板１５上に形成される。そして、イオン注入マスク５０を介してｐ型ドーパントが半導体基板１５に注入される。これにより、イオン注入領域５６が形成される。イオン注入領域５６の形成後、イオン注入マスク５０は除去される。

次に、図６Ｂに示すように、環状トレンチ１０と、ゲート用コンタクトトレンチ１１と、エミッタ用コンタクトトレンチ１２（図２Ｂ参照）とを形成すべき領域に選択的に開口を有するハードマスク５１が半導体基板１５上に形成される。そして、ハードマスク５１を介して半導体基板１５にエッチング処理が施されて、各トレンチ１０，１１，１２が同時に形成される。トレンチ１０，１１，１２の形成後、ハードマスク５１は除去される。

次に、図６Ｃに示すように、半導体基板１５の表面に熱酸化処理が施される。これにより、各トレンチ１０，１１，１２の内面（底面および側面）を含む半導体基板１５の表面にシリコン酸化膜からなる犠牲酸化膜５７が形成される。
次に、図６Ｄに示すように、犠牲酸化膜５７で覆われた半導体基板１５をアニール処理することによって、イオン注入領域５６中のｐ型ドーパントが拡散する（ドライブイン）。このアニール処理は、ｐ型ドーパントが環状トレンチ１０の下方に回り込む条件で行われる。このとき、ドライブイン処理に先立って、環状トレンチ１０の内面に犠牲酸化膜５７を形成しているので、当該内面からのイオン抜けを防止することができる。これにより、ｐ型ドーパントを効率よく拡散させることができ、その結果、環状トレンチ１０の下方に回り込むｐ型フローティング領域９が形成される。

次に、図６Ｅに示すように、犠牲酸化膜５７が剥離された後、半導体基板１５の表面に熱酸化処理が施されることによって絶縁膜１８が形成される。次に、たとえばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、半導体基板１５の表面にポリシリコンを堆積させてポリシリコン堆積層５２を形成する。この際、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２の幅Ｗ_２が環状トレンチ１０の幅Ｗ_１よりも狭い（Ｗ_２＜Ｗ_１ 図２参照）。そのため、幅Ｗ_１の環状トレンチ１０には、図６Ｅに示すように、その内面の形状に倣ってポリシリコン堆積層５２が形成される一方、幅Ｗ_２の各コンタクトトレンチ１１，１２においては、その一方および他方の側面に堆積したポリシリコン堆積層５２同士が各コンタクトトレンチ１１，１２の内側で一体化する。これにより、図２Ｂに示すように、各コンタクトトレンチ１１，１２をポリシリコン堆積層５２によって完全に埋め戻すことができ、各コンタクトトレンチ１１，１２に埋め込まれた埋め込みゲート電極２４および埋め込みエミッタ電極２５を得ることができる。次に、ポリシリコン堆積層５２の表面を酸化させて薄いポリシリコン酸化膜５３を形成する。

次に、図６Ｆに示すように、たとえばＲＩＥ（Reactive Ion Etching）法等の異方性エッチングにより、環状トレンチ１０の側面に形成されたポリシリコン堆積層５２を残すように、半導体基板１５の表面と環状トレンチ１０の底部とに形成されたポリシリコン堆積層５２を選択的に除去する。これにより、ゲート接合部１９およびエミッタ接合部２０が同時に形成される。

次に、図６Ｇに示すように、たとえばＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法等により、ＳｉＯ_２が環状トレンチ１０（より具体的には、ゲート接合部１９およびエミッタ接合部２０の間との領域）を埋め戻すように、半導体基板１５の表面に堆積される。これにより、ＳｉＯ_２膜５４が形成される。
次に、図６Ｈに示すように、ＳｉＯ_２膜５４の表面が半導体基板１５の表面と略面一になるように、たとえばドライエッチング等によりエッチバックされる。これにより、ゲート接合部１９およびエミッタ接合部２０の間に介在する中央絶縁膜２１が形成される。

次に、図６Ｉに示すように、ｐ型ベース領域２８とｎ^＋型エミッタ領域３１とが形成されるべき領域に選択的に開口を有するイオン注入マスク５５が形成される。そして、イオン注入マスク５５を介してｐ型ドーパントとｎ型ドーパントとが選択的に半導体基板１５に注入される。これにより、ｐ型ベース領域２８とｎ^＋型エミッタ領域３１とを含むＦＥＴ構造８が形成される。ｐ型ベース領域２８およびｎ^＋型エミッタ領域３１が形成された後、イオン注入マスク５５は除去される。

次に、図６Ｊに示すように、たとえばＬＰ−ＣＶＤ（Low Pressure CVD：減圧ＣＶＤ）法等により、半導体基板１５上にＴＥＯＳが堆積されて、層間膜３４が形成される。次に、コンタクトホール３５と、エミッタ用コンタクトホール３６およびゲート用コンタクトホール３７（図２Ｂ参照）とを形成すべき領域に選択的に開口を有するハードマスク（図示せず）が層間膜３４上に形成される。そして、当該ハードマスクを介して層間膜３４にエッチング処理を施すことにより、各コンタクトホール３５，３６，３７が形成される。また、各コンタクトホール３５，３６，３７が形成されるのと同時に、ｐ型ベース領域２８には、半導体基板１５の表面から掘り下がったコンタクト用トレンチ２９が形成される。コンタクト用トレンチ２９が形成された後、ハードマスクは除去される。次に、コンタクト用トレンチ２９を介してｐ型ドーパントがｐ型ベース領域２８に注入されて、ｐ^＋型ベースコンタクト領域３０が形成される。

次に、図６Ｋに示すように、エミッタ電極６およびゲートフィンガー２（ゲートパッド３）の材料が層間膜３４上に堆積される。次に、当該材料がパターニングされることによって、エミッタ電極６およびゲートフィンガー２（ゲートパッド３）が同時に形成される。次に、半導体基板１５の裏面にｐ型のドーパントが選択的に注入されてｐ^＋型コレクタ領域１６が形成される。これにより、半導体基板１５は、その裏面側から順に、ｐ^＋型コレクタ領域１６とｎ⁻型ドレイン領域１７とが形成された構造となる。以上の工程を経て、半導体装置１が製造される。

図７は、本発明の第２実施形態に係る半導体装置６１の模式的な断面図である。第２実施形態に係る半導体装置６１が、前述の第１実施形態に係る半導体装置１と異なる点は、ｐ型フローティング領域９に代えて、比較的に浅く形成されたｐ型フローティング領域６２が形成されている点、および、複数のエミッタ用トレンチ６３が環状トレンチ１０に囲まれた領域内に形成されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１と同様である。図７において、前述の図２Ａに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

ｐ型フローティング領域６２は、この実施形態では、ｐ型ベース領域２８と同じ深さで形成されている。そして、環状トレンチ１０に囲まれた領域内に本発明の第２トレンチとしての複数のエミッタ用トレンチ６３が、ｐ型フローティング領域６２を貫通するように形成されている。この実施形態では、環状トレンチ１０に囲まれた領域内に２つのエミッタ用トレンチ６３が形成されている例を示しているが、２つ以上のエミッタ用トレンチ６３が形成されている構成であってもよい。また、環状トレンチ１０に囲まれた領域内に１つのエミッタ用トレンチ６３が形成されている構成であってもよい。

エミッタ用トレンチ６３は、環状トレンチ１０と一体的に連なるように形成されている。より具体的に、エミッタ用トレンチ６３は、環状トレンチ１０に囲まれた領域において、環状トレンチ１０の長手方向に平面視ストライプ状に形成され、環状トレンチ１０の各短辺において環状トレンチ１０に連なっている。エミッタ用トレンチ６３は、環状トレンチ１０と同一の断面形状で形成されている。つまり、エミッタ用トレンチ６３の幅Ｗ_３は、環状トレンチ１０の幅Ｗ_１と同じ幅である。また、エミッタ用トレンチ６３は、環状トレンチ１０と同一の深さで形成されている。

エミッタ用トレンチ６３には、絶縁膜１８を介して一対の第２エミッタ接合部６４が平面視ストライプ状に形成されている。一対の第２エミッタ接合部６４は、前述の第１実施形態におけるゲート接合部１９および第２エミッタ接合部２０と同様の構成で形成されている。つまり、一対の第２エミッタ接合部６４は、間隔を空けてエミッタ用トレンチ６３内に形成されていて、互いに絶縁分離されている。より具体的には、一対の第２エミッタ接合部６４は、それぞれ、図７に示す断面において、エミッタ用トレンチ６３の一方および他方の側面に沿う膜状に、互いに分離して形成されている。これにより、エミッタ用トレンチ６３の幅方向中央には、一対の第２エミッタ接合部６４の各背面（エミッタ用トレンチ６３との接触面の反対面）によって区画された空間が形成されている。そして、この空間がエミッタ用トレンチ６３の開口端まで中央絶縁膜２１で完全に埋め戻されることによって、一対の第２エミッタ接合部は互いに絶縁分離されている。

一対の第２エミッタ接合部６４は、それぞれ、絶縁膜１８を介してｐ型フローティング領域６２と接続されている。また、一対の第２エミッタ接合部６４は、環状トレンチ１０の各短辺においてエミッタ接合部２０と一体的に連なるように形成されている。これにより、エミッタ電極６からエミッタ接合部２０を介して第２エミッタ接合部６４に電力が供給される。一対の第２エミッタ接合部６４は、ゲート接合部１９およびエミッタ接合部２０と同一の材料で形成されている。

このような半導体装置６１を形成するには、たとえば、前述の図６Ｂにおける環状トレンチ１０を形成する工程において、エミッタ用トレンチ６３を形成するようにハードマスク５１のレイアウトを変更すれば良い。その後、ゲート接合部１９およびエミッタ接合部２０を形成する工程と同一の工程（図６Ｅ〜図６Ｈ参照）を経て、第２エミッタ接合部６４を形成することができる。

以上のように、第２実施形態に係る半導体装置６１の構成によっても、前述の第１実施形態に係る半導体装置１と同様の効果を奏することができる。
図８は、本発明の第３実施形態に係る半導体装置８１の模式的な断面図である。第３実施形態に係る半導体装置８１が前述の第２実施形態に係る半導体装置６１と異なる点は、環状トレンチ１０に対して相対的に幅狭のエミッタ用トレンチ８３が形成されている点である。その他の構成は、前述の第２実施形態に係る半導体装置６１と同様である。図８において、前述の図７に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

エミッタ用トレンチ８３は、環状トレンチ１０に囲まれた領域内において、環状トレンチ１０の幅Ｗ_１よりも幅狭に複数形成されている。エミッタ用トレンチ８３の幅Ｗ_４は、たとえば前述のゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２の幅Ｗ_２（図２Ｂ参照）と同じ幅で形成されていて、０．７μｍ〜１．２μｍである。なお、この実施形態では、３つのエミッタ用トレンチ８３が形成されている例を示しているが、１つ、または２つのエミッタ用トレンチ８３が形成されている構成であってもよい。また、３つ以上のエミッタ用トレンチ８３が形成されている構成であってもよい。

エミッタ用トレンチ８３内には、前述の第２実施形態と異なり、一対の第２エミッタ接合部６４が形成されておらず、一体物として埋め込まれた第２エミッタ接合部８４が形成されている。
以上のように、半導体装置８１によっても、前述の第２実施形態において説明した効果と同様の効果を奏することができる。また、エミッタ用トレンチ８３の幅Ｗ_４は、環状トレンチ１０の幅Ｗ_１よりも狭く形成されている。したがって、前述の図６Ｅの工程において、相対的に幅の狭い各コンタクトトレンチ１１，１２がポリシリコン堆積層５２で完全に埋め戻された原理と同じ原理によって、環状トレンチ１０よりも狭い幅Ｗ_４のエミッタ用トレンチ８３をポリシリコン堆積層５２で完全に埋め戻すことができ、エミッタ用トレンチ８３に埋め込まれた第２エミッタ接合部８４を得ることができる。

図９は、本発明の第４実施形態に係る半導体装置９１の模式的な断面図である。第４実施形態に係る半導体装置９１が前述の第１実施形態に係る半導体装置１と異なる点は、半導体基板１５が、ｎ⁻型バッファ領域９２を含む点、および、コンタクト用トレンチ２９が形成されていない点、ならびに、それに伴ってｐ^＋型ベースコンタクト領域３０およびｎ^＋型エミッタ領域３１の一部が半導体基板１５の表面から露出している点である。その他の構成は、前述の第１実施形態に係る半導体装置１と同様である。図９において、前述の図２Ａに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

半導体装置９１に係る半導体基板１５は、ｐ^＋型コレクタ領域１６とｎ⁻型ドレイン領域１７との間に介在するｎ⁻型バッファ領域９２を含む。ｎ⁻型バッファ領域９２のドーパント濃度は、たとえば、１×１０^１５ｃｍ^−３〜５×１０^１７ｃｍ^−３である。
このようなｎ⁻型バッファ領域９２は、前述の図６Ｋで示した工程において、ｐ^＋型コレクタ領域１６の形成工程に先立って、ｎ型のドーパントを半導体基板１５の裏面側に選択的に注入することにより形成することができる。

半導体装置９１に係る各コンタクトホール３５には、タングステンを含むタングステンコンタクト９３が形成されている。タングステンコンタクト９３は、半導体基板１５の表面においてｐ^＋型ベースコンタクト領域３０とｎ^＋型エミッタ領域３１の一部とに接続されている。また、エミッタ電極６は、タングステンコンタクト９３を介してｐ^＋型ベースコンタクト領域３０および埋め込みエミッタ電極２５と接続されている。一方、ゲートフィンガー２は、タングステンコンタクト９３を介して埋め込みゲート電極２４と接続されている。

以上のように、半導体装置９１によれば、各コンタクトホール３５にタングステンコンタクト９３が形成されているので、良好なコンタクトを得ることができる。したがって、図６Ｊで示した工程において、コンタクト用トレンチ２９を別途形成しなくてもよい。また、図６Ｋで示した工程において、エミッタ電極６およびゲートフィンガー２を形成する際に、各コンタクトホール３５にタングステンを埋め込めば良いので、製造工程が煩雑化することもない。このように、半導体装置９１の構成によっても、前述の第１実施形態で説明した効果と同様の効果を奏することができる。

図１０は、第１参考例に係る半導体装置１０１の模式的な平面図である。
図１０に示すように、半導体装置１０１は、たとえば、半導体装置１０１の表面を法線方向から見た平面視（以下、単に「平面視」と言う。）において、四角形のチップ状に形成されている。半導体装置１０１には、アクティブ領域１０２およびアクティブ領域１０２を取り囲む終端領域１１３が設定されている。アクティブ領域１０２は、半導体装置１０１の内方領域において平面視略四角形状に形成されている。また、アクティブ領域１０２には、複数のゲート用トレンチ１３７がストライプ状に形成されている。

半導体装置１０１の表面には、アクティブ領域１０２を選択的に取り囲む表面ゲートメタルの一例としてのゲートメタル１０３と、アクティブ領域１０２を選択的に覆うエミッタ電極１０４とが形成されている。図１０では、明瞭化のためにゲートメタル１０３およびエミッタ電極１０４にクロスハッチングを付している。ゲートメタル１０３は、さらにパッド部の一例としてのゲートパッド１０５と、ゲートフィンガー１０６およびパッド周辺部１０７からなる配線部１６７とを含む。

ゲートパッド１０５は、半導体装置１０１の一辺１０１ａに沿う領域の長手方向中央部に平面視略四角形状に形成されている。ゲートパッド１０５には、ボンディングワイヤ１０８が接続されることによって外部から電力が供給される。ゲートパッド１０５は、たとえば、Ａｌ（アルミニウム）を主成分として含む金属材料からなる。
ゲートフィンガー１０６は、半導体装置１０１のアクティブ領域１０２を囲むようにライン状に形成されている。より具体的には、ゲートフィンガー１０６は、平面視において、ゲートパッド１０５の側方からゲート用トレンチ１３７のストライプ方向（つまり、半導体装置１０１の一辺１０１ａに沿う方向）に延び、さらに当該一辺１０１ａに直角に交わる前記ストライプ方向の直交方向（つまり、他辺１０１ｂおよび当該他辺１０１ｂと対向する辺１０１ｃに沿う方向）に延びて形成されている。ゲートパッド１０５の周囲には、第１除去領域１１０を挟んでパッド周辺部１０７が形成されている。

なお、第１参考例では、半導体装置１０１の一辺１０１ａに沿う領域の長手方向中央部にゲートパッド１０５が設けられた例について説明するが、半導体装置１０１の一つの角部にゲートパッド１０５が形成されていてもよい。また、第１参考例では、半導体装置１０１の一辺１０１ａと対向する辺１０１ｄにゲートフィンガー１０６が形成されていない例を示しているが、半導体装置１０１の周囲を全周に亘ってゲートフィンガー１０６が形成されていてもよい。

第１除去領域１１０は、ゲートパッド１０５の周囲を囲むように平面視略四角環状に形成されている。第１除去領域１１０は、金属材料が取り除かれた領域であり、これにより、ゲートパッド１０５とパッド周辺部１０７とが互いに接触しないように形成されている。なお、第１参考例では、第１除去領域１１０が、ゲートパッド１０５の周囲を全周に亘って囲む環状に形成されている例について説明するが、第１除去領域１１０が、ゲートパッド１０５の周囲の一部を選択的に囲んでいる構成であってもよい。

パッド周辺部１０７は、平面視において、ゲートパッド１０５の周囲を全周に亘って囲むように略四角環状に形成されている。パッド周辺部１０７は、ゲートパッド１０５の側方の領域において、ゲートフィンガー１０６と一体的に連なるように形成されている。パッド周辺部１０７には、第１除去領域１１０の周囲を選択的に囲む第２除去領域１１１が形成されており、これにより、パッド周辺部１０７は、第１除去領域１１０および第２除去領域１１１に挟まれた内方領域１０７ａと、内方領域１０７ａを取り囲む外方領域１０７ｂとに区画されている。

ゲートメタル１０３に区画された半導体装置１０１の内方領域には、第３除去領域１１２を挟んでエミッタ電極１０４が形成されている。第３除去領域１１２は、ゲートメタル１０３に沿ってライン状に形成されている。エミッタ電極１０４は、アクティブ領域１０２を覆うように形成されている。ゲートメタル１０３およびエミッタ電極１０４の下方の領域には、層間絶縁膜１４５（図１３Ａ参照）を介して第１引き回し配線１１５、ゲートフィンガー用引き回し配線１１６および第２引き回し配線１１７が形成されている。

図１１は、第１参考例に係る半導体装置１０１の第１引き回し配線１１５、ゲートフィンガー用引き回し配線１１６および第２引き回し配線１１７を説明するための模式的な平面図である。図１２は、図１０に示す半導体装置１０１の第１引き回し配線１１５、ゲートフィンガー用引き回し配線１１６および第２引き回し配線１１７の拡大平面図である。
図１１に示すように、第１引き回し配線１１５は、ゲートパッド１０５の下方領域においてゲートパッド１０５およびパッド周辺部１０７に跨るように、平面視閉曲構造に形成されている。より具体的に、第１引き回し配線１１５は、ゲートパッド１０５から第１除去領域１１０を横切ってパッド周辺部１０７の内方領域１０７ａに至るように四角環状に形成されている。第１引き回し配線１１５は、ゲートメタル１０３よりも抵抗値の高い材料からなり、たとえば、ポリシリコン等の電極材料からなることが好ましい。

第１引き回し配線１１５は、図１２に示すように、ゲートパッド用コンタクト１１８を介してゲートパッド１０５に、また第１パッド周辺部用コンタクト１１９を介してパッド周辺部１０７に、それぞれ電気的に接続されている。ゲートパッド用コンタクト１１８は、ゲートパッド１０５において、ゲートパッド１０５を取り囲む平面視四角環状に形成されている。一方、第１パッド周辺部用コンタクト１１９は、パッド周辺部１０７の内方領域１０７ａにおいて、第１除去領域１１０を取り囲む平面視四角環状に形成されている。このようにゲートパッド１０５は、第１引き回し配線１１５を介してパッド周辺部１０７およびゲートフィンガー１０６と電気的に接続されている。

ゲートフィンガー用引き回し配線１１６は、ゲートフィンガー１０６の下方領域に形成されている。ゲートフィンガー用引き回し配線１１６は、ゲートフィンガー１０６よりも幅狭に形成されていて、ゲートフィンガー１０６に完全に覆われている。ゲートフィンガー用引き回し配線１１６は、第１引き回し配線１１５と同じ電極材料で形成されている。ゲートフィンガー用引き回し配線１１６は、図１２に示すように、ゲートフィンガー用コンタクト１２０を介してゲートフィンガー１０６に電気的に接続されている。

第２引き回し配線１１７は、第１引き回し配線１１５の周囲を選択的に囲むように、第１引き回し配線１１５から所定の間隔を空けて形成されている。第２引き回し配線１１７は、パッド周辺部１０７およびアクティブ領域１０２に跨るように形成されている。より具体的に、第２引き回し配線１１７は、パッド周辺部１０７の内方領域１０７ａから、第２除去領域１１１、パッド周辺部１０７の外方領域１０７ｂ、および第３除去領域１１２を横切るように形成されている。そして、第２引き回し配線１１７は、ゲートパッド１０５が形成された領域の側方において、ゲートフィンガー用引き回し配線１１６と一体的に連なっている。第２引き回し配線１１７は、第１引き回し配線１１５と同じ電極材料で形成されている。

第２引き回し配線１１７は、図１２に示すように、第２パッド周辺部用コンタクト１２１を介してパッド周辺部１０７の内方領域１０７ａに、また第３パッド周辺部用コンタクト１２２を介してパッド周辺部１０７の外方領域１０７ｂに、それぞれ電気的に接続されている。第２パッド周辺部用コンタクト１２１は、パッド周辺部１０７の内方領域１０７ａにおいて、第１パッド周辺部用コンタクト１１９を選択的に取り囲むライン状に形成されている。一方、第３パッド周辺部用コンタクト１２２は、パッド周辺部１０７の外方領域１０７ｂにおいて、第２除去領域１１１を取り囲むライン状に形成されていて、ゲートパッド１０５が形成された領域の側方において、ゲートフィンガー用コンタクト１２０と一体的に連なっている。このようにパッド周辺部１０７は、第２引き回し配線１１７を介してもゲートフィンガー１０６と電気的に接続されている。

次に、図１３Ａを参照して、半導体装置１０１の部分的な断面の構成について説明する。図１３Ａは、図１２に示す切断面線XIIIA−XIIIAから見た断面図である。
図１３Ａに示すように、半導体装置１０１は、半導体層の一例としての半導体基板１２５を含む。半導体基板１２５は、たとえば、ｎ⁻型シリコン基板であり、その裏面側から順にｐ^＋型コレクタ領域１２６と、ｎ⁻型ドレイン領域１２７とが積層された構造を有している。ｐ^＋型コレクタ領域１２６が半導体基板１２５の裏面全体に露出し、ｎ⁻型ドレイン領域１２７が半導体基板１２５の表面に露出している。ｐ^＋型コレクタ領域１２６のドーパント濃度は、たとえば、５×１０^１５ｃｍ^−３〜２×１０^１９ｃｍ^−３である。ｐ型のドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。一方、ｎ⁻型ドレイン領域１２７のドーパント濃度は、たとえば、５×１０^１３ｃｍ^−３〜１×１０^１５ｃｍ^−３である。また、ｎ型のドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。

半導体基板１２５のアクティブ領域１０２には、複数のゲート用トレンチ１３７がストライプ状に形成されている。複数のゲート用トレンチ１３７の間には一定幅の領域が設けられており、この領域にＩＧＢＴの単位セル１３６が１つずつ形成されている。
ゲート用トレンチ１３７は、半導体基板１２５の表面を掘り下げるように形成されている。より具体的には、ゲート用トレンチ１３７は、一定の幅で形成されていて、半導体基板１２５の表面に対してほぼ垂直に形成された側面と、半導体基板１２５の表面と面一になるように形成された底部とを含む。

単位セル１３６は、ゲート用トレンチ１３７のストライプ方向に沿って形成されていて、ｐ型ベース領域１４０と、ｐ型ベース領域１４０の内方領域に形成されたｐ^＋型ベースコンタクト領域１４１およびｎ^＋型エミッタ領域１４２とを含む。
ｐ型ベース領域１４０は、互いに隣り合う一方のゲート用トレンチ１３７と他方のゲート用トレンチ１３７とによって共有されている。ｐ型ベース領域１４０の底部は、ゲート用トレンチ１３７の底部よりも半導体基板１２５の表面側に位置している。ｐ型ベース領域１４０のドーパント濃度は、たとえば、１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３である。

ｎ^＋型エミッタ領域１４２は、半導体基板１２５の表面に形成されている。ｎ^＋型エミッタ領域１４２は、ゲート用トレンチ１３７の側面両側に一つずつ設けられ、それぞれがゲート用トレンチ１３７の側面に露出している。ｎ^＋型エミッタ領域１４２のドーパント濃度は、１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３である。一方、ｐ^＋型ベースコンタクト領域１４１は、各ｎ^＋型エミッタ領域１４２の間の領域に、挟まれるように形成されている。ｐ^＋型ベースコンタクト領域１４１のドーパント濃度は、たとえば、１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３である。

半導体基板１２５の表面およびゲート用トレンチ１３７の内面（側面および底部）には、絶縁膜１３４が形成されている。絶縁膜１３４は、たとえば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム(Ａｌ_２Ｏ_３)等の絶縁材料からなる。そして、絶縁膜１３４を介してゲート用トレンチ１３７にゲート電極１３８が埋め込まれている。

ゲート電極１３８は、ゲート用トレンチ１３７から露出するゲート電極１３８の表面が、半導体基板１２５の表面と面一になるようにゲート用トレンチ１３７に埋め込まれている。ゲート電極１３８の電極材料は、たとえば前述の第１および第２引き回し配線１１５，１１７と同一の電極材料からなることが好ましい。この場合、ゲート電極１３８と同じ工程で第１および第２引き回し配線１１５，１１７を形成することができるので、製造工程を簡略化することができる。

半導体基板１２５の表面には、絶縁膜１３４を介して、前述の第１および第２引き回し配線１１５，１１７、ならびにゲートフィンガー用引き回し配線１１６（図１１参照）が形成されている。第２引き回し配線１１７は、ストライプを横切る方向に沿ってアクティブ領域１０２に引き出された引き出し部１１７ａを含む。
ゲート電極１３８は、ゲート用トレンチ１３７の長手方向両端部において、ゲート用トレンチ１３７を横切るように形成されたゲートフィンガー用引き回し配線１１６と電気的に接続されている。これにより、ゲート電極１３８は、ゲートフィンガー用引き回し配線１１６を介してゲートフィンガー１０６と電気的に接続される。また、ゲート電極１３８は、図１３Ａに示すように、引き出し部１１７ａに電気的に接続されている。これにより、ゲート電極１３８は、引き出し部１１７ａを介してパッド周辺部１０７に電気的に接続されている。なお、第２引き回し配線１１７はストライプ方向に沿ってアクティブ領域１０２に引き出された引き出し部１１７ａ（図１１，１２参照）を有していてもよく、これにより、パッド周辺部１０７に電気的に接続されていてもよい。

半導体基板１２５の表面には、層間絶縁膜１４５が形成されている。アクティブ領域１０２における層間絶縁膜１４５には、ｐ^＋型ベースコンタクト領域１４１と、ｎ^＋型エミッタ領域１４２の一部とを選択的に露出させるエミッタ用コンタクトホール１４７が形成されている。また、終端領域１１３における層間絶縁膜１４５には、前述のゲートパッド用コンタクト１１８、第１パッド周辺部用コンタクト１１９、ゲートフィンガー用コンタクト１２０（図１２参照）、第２パッド周辺部用コンタクト１２１、および第３パッド周辺部用コンタクト１２２がそれぞれ形成されている。層間絶縁膜１４５は、たとえば、オルトケイ酸テトラエチル（ＴＥＯＳ）、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ_２）等の絶縁材料からなる。

層間絶縁膜１４５上には、ゲートメタル１０３と、エミッタ電極１０４とが形成されている。エミッタ電極１０４は、エミッタ用コンタクトホール１４７を介して、ｐ^＋型ベースコンタクト領域１４１と、ｎ^＋型エミッタ領域１４２の一部と電気的に接続されている。
一方、ゲートメタル１０３は、前述のように、各コンタクト１１８，１１９，１２１，１２２を介して第１および第２引き回し配線１１５，１１７と電気的に接続されている。これにより、ゲートメタル１０３は、第１および第２引き回し配線１１５，１１７ならびに第２引き回し配線１１７の引き出し部１１７ａを介してゲート電極１３８と電気的に接続され、表面電流をゲートパッド１０５からゲート電極１３８へと導く電流経路が形成されている。

そして、ゲートパッド１０５とエミッタ電極１０４との間の領域を選択的に覆うように表面保護膜１４６が層間絶縁膜１４５上に形成されている。表面保護膜１４６は、たとえば樹脂からなる。
半導体装置１０１は、図１３Ｂに示す電気回路図で表される。図１３Ｂは、図１０に示す半導体装置１０１の電気的構造を説明するための電気回路図である。

図１３Ｂに示すように、半導体装置１０１は、ゲートパッド１０５と、ゲート電極１３８との間に介装された電流制限部１３９を含む。電流制限部１３９は、ゲートパッド１０５に対して直列に接続された第１引き回し配線１１５の抵抗成分、ゲートフィンガー用引き回し配線１１６の抵抗成分、および第２引き回し配線１１７の抵抗成分を含む。ゲートパッド１０５に電圧が印加されると、電流制限部１３９を介してゲート電極１３８に電流が流れる。

以上のように、半導体装置１０１の構成によれば、図１２、図１３Ａおよび図１３Ｂに示すように、ゲートパッド１０５からパッド周辺部１０７およびゲートフィンガー１０６に電流が流れる際に第１および第２引き回し配線１１５，１１７（電流制限部１３９）を経由することになるので、表面電流によるパッド周辺部１０７およびゲートフィンガー１０６への電流の流れ込みを、ゲートパッド１０５に近い位置で制限できる。これにより、ゲートパッド１０５に近い位置（特に、パッド周辺部１０７を経由して電気的に接続されるゲートパッド１０５の周辺部）におけるＭＩＳゲート構造１３２のゲート電極１３８に対して局所的に突入電流（ｄｉ／ｄｔ）が流れ、当該ＭＩＳゲート構造１３２が局所的にオンすることを抑制できる。その結果、ゲートパッド１０５から遠い近いに係らず、複数のＭＩＳゲート構造１３２間での印加電流のばらつきを抑制できる。

また、ゲートパッド１０５からパッド周辺部１０７の内方領域１０７ａに突入電流が流れても、その後は、第２引き回し配線１１７を経由するか、もしくは第３除去領域１１２を迂回してパッド周辺部１０７の外方領域１０７ｂに流れることとなる。すなわち、ゲートパッド１０５の周辺部のゲート電極１３８への電流の流れ込みを二重で制限することができる。したがって、ゲートパッド１０５の近傍に配置されたＭＩＳゲート構造１３２のゲート電極１３８に流れ込む突入電流を効果的に制限することができる。一方、ゲートフィンガー１０６は、ゲートパッド１０５から比較的に遠い位置でＭＩＳゲート構造１３２のゲート電極１３８とコンタクトしているので、これにより突入電流を制限することができる。

また、半導体装置１０１のスイッチング特性を調べてみたところ、図１４Ａ〜図１４Ｃに示すグラフを得ることができた。
図１４Ａ〜図１４Ｃは、図１０に示す半導体装置１０１のスイッチング特性を示すグラフである。
図１４Ａは、半導体装置１０１のゲート−エミッタ間の電圧Ｖ_ＧＥ（Ｖ）と時間（ｎｓｅｃ）との関係を示し、図１４Ｂは、半導体装置１０１のコレクタ−エミッタ間の電圧Ｖ_ＣＥ（Ｖ）と時間（ｎｓｅｃ）との関係を示し、図１４Ｃは、半導体装置１０１のコレクタ電流Ｉ_Ｃ（Ａ）と時間（ｎｓｅｃ）との関係を示している。図１４Ａ〜図１４Ｃにおいて、半導体装置１０１の特性を実線で、また、参考例に係る半導体装置１４８のスイッチング特性を破線で示している。参考例に係る半導体装置１４８とは、第１および第２引き回し配線１１５，１１７が形成されていない半導体装置である。

図１４Ａを参照すれば、参考例に係る半導体装置１４８では、ターンオン時間ｔ_ｏｎにおいて、ゲート−エミッタ間の電圧Ｖ_ＧＥにノイズが発生していることが確認できる。これに対して、半導体装置１０１では、参考例に係る半導体装置１４８のようなノイズは確認できない。なお、ターンオン時間ｔ_ｏｎとは、ＩＧＢＴのターンオン時にゲート−エミッタ間の電圧Ｖ_ＧＥの立ち上がりからコレクタ−エミッタ間の電圧Ｖ_ＣＥが最大値の１０％に下降するまでに要する時間で定義される。

また、図１４Ｂを参照すれば、参考例に係る半導体装置１４８では、上昇時間ｔ_ｒにおいて、コレクタ−エミッタ間の電圧Ｖ_ＣＥにノイズが発生していることが確認できる。これに対して、半導体装置１０１では、参考例に係る半導体装置１４８のようなノイズは確認できない。なお、上昇時間ｔ_ｒとは、ＩＧＢＴのターンオン時にコレクタ電流Ｉ_Ｃが最大値の１０％に上昇した時点からコレクタ−エミッタ間の電圧Ｖ_ＣＥが最大値の１０％に下降するまでに要する時間で定義される。

また、図１４Ｃを参照すれば、参考例に係る半導体装置１４８では、逆回復時間ｔ_ｒｒにおいて、コレクタ電流Ｉ_Ｃにノイズが発生していることが確認できる。これに対して、半導体装置１０１では、参考例に係る半導体装置１４８のようなノイズは確認できない。なお、逆回復時間ｔ_ｒｒとは、内蔵ダイオードの逆回復電流が消滅するまでに要する時間で定義される。また、半導体装置１０１では、逆回復時間ｔ_ｒｒにおいて、参考例に係る半導体装置１４８のピーク電流の値よりも低いピーク電流の値となりつつも、実効電流の値は殆ど変わっていないことが確認できる。これは、実効電流として検出される電流以外の電流、すなわち、ゲートメタル１０３に流れる表面電流（突入電流）が、第１および第２引き回し配線１１５，１１７を介してゲート電極１３８に流れるためである。

図１４Ａ〜図１４Ｃにおいて、参考例に係る半導体装置１４８のノイズの発生は次のように説明される。すなわち、ＭＩＳゲート構造１３２の周辺に形成されたゲートパッド１０５、ならびにパッド周辺部１０７およびゲートフィンガー１０６には、通常、寄生インダクタンスや寄生容量によるＬＣ共振回路が構成される。そのため、表面電流が流れると、ＭＩＳゲート構造１３２のスイッチングがトリガとなって共振ノイズが発生する。参考例に係る半導体装置１４８では、第１および第２引き回し配線１１５，１１７が形成されていないので、このような表面電流を制限することができない。したがって、参考例に係る半導体装置１４８では、図１４Ａ〜図１４Ｃのグラフに示すように、共振ノイズの波形が検出されている。

これに対して、半導体装置１０１の構成によれば、表面電流によるパッド周辺部１０７およびゲートフィンガー１０６への電流の流れ込みを制限できるので、ＭＩＳゲート構造１３２が局所的にオンすることを抑制できる。そのため、ＭＩＳゲート構造１３２のスイッチングがトリガとなって共振ノイズが発生することを抑制できる。よって、スイッチングオン動作時において、共振ノイズを原因とするスイッチング損失を低減することができる。

以上により、突入電流を効果的に制限することができ、スイッチング損失および共振ノイズの発生を低減することができる半導体装置１０１を提供することができる。
図１５は、第２参考例に係る半導体装置１５１の模式的な平面図である。図１６は、第２参考例に係る半導体装置１５１の第１および第２引き回し配線１６０，１６１を説明するための模式的な平面図である。第２参考例に係る半導体装置１５１が、前述の第１参考例に係る半導体装置１０１と異なる点は、ゲートメタル１０３に代えて、ゲートメタル１５２が形成されている点である。その他の構成は、第１参考例に係る半導体装置１０１と同等である。図１５および図１６において、前述の図１０〜図１３Ａに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。なお、半導体装置１５１は、前述の第１参考例と同様に、平面視四角形のチップ状に形成されていて、アクティブ領域１０２には、複数のゲート用トレンチ１３７がストライプ状に形成されている。

図１５に示すように、半導体装置１５１の終端領域１１３には、アクティブ領域１０２を選択的に取り囲むように、表面ゲートメタルの一例としてのゲートメタル１５２が形成されている。ゲートメタル１５２は、さらにパッド部の一例としてのゲートパッド１５３と、第１ゲートフィンガー１５４、第２ゲートフィンガー１５５、およびパッド周辺部１５６からなる配線部１６８とを含む。

ゲートパッド１５３は、第２参考例では、半導体装置１５１の一つの角部に形成されている。ゲートパッド１５３は、ボンディングワイヤ１０８が接続されることによって外部から電力が供給される。
第１ゲートフィンガー１５４、第２ゲートフィンガー１５５、およびパッド周辺部１５６は、半導体装置１５１のアクティブ領域１０２を囲むようにライン状に形成されている。

第１ゲートフィンガー１５４は、ゲートパッド１５３と一体的に連なるように形成されている。より具体的には、第１ゲートフィンガー１５４は、ゲートパッド１５３からゲート用トレンチ１３７のストライプ方向（つまり、半導体装置１５１の一辺１５１ａに沿う方向）に延び、さらに当該一辺１５１ａに直角に交わる前記ストライプ方向の直交方向（つまり、他辺１５１ｂに沿う方向）に延びて形成されている。第１ゲートフィンガー１５４は、半導体装置１５１の辺１５１ｂに沿う領域において、ゲート用トレンチ１３７の長手方向の一端を横切るように形成されている。

パッド周辺部１５６は、除去領域１５７を挟んで、ゲートパッド１５３の内側の周囲を選択的に囲むように形成されている。除去領域１５７は、ゲートパッド１５３の周囲に沿ってライン状に形成されている。つまり、パッド周辺部１５６は、この除去領域１５７により、ゲートパッド１５３および第１ゲートフィンガー１５４のいずれからも分離して形成されている。

第２ゲートフィンガー１５５は、半導体装置１５１の他辺１５１ｂに対向する辺１５１ｃに沿って形成されている。より具体的には、ゲートパッド１５３からゲート用トレンチ１３７の長手方向の他端を横切るように形成されていて、パッド周辺部１５６の一端部１５６ａと一体的に連なるように形成されている。すなわち、第２ゲートフィンガー１５５も、ゲートパッド１５３および第１ゲートフィンガー１５４のいずれからも分離して形成されている。

ゲートメタル１５２の下方の領域には、図１６に示すように、第１引き回し配線１６０と、第２引き回し配線１６１とが形成されている。
第１引き回し配線１６０は、第１ゲートフィンガー１５４と、第２ゲートフィンガー１５５とを跨ぐように形成されている。より具体的には、第１引き回し配線１６０は、除去領域１５７が形成された領域を横切って、第１ゲートフィンガー１５４、ゲートパッド１５３、および第２ゲートフィンガー１５５が形成された領域に沿って形成されている。第１引き回し配線１６０は、第１ゲートフィンガー１５４および第２ゲートフィンガー１５５よりも幅広に形成されている。第１引き回し配線１６０は、ゲートメタル１５２よりも抵抗値の高い材料からなり、たとえば、ポリシリコン等の電極材料からなることが好ましい。

第２引き回し配線１６１は、パッド周辺部１５６が形成された領域に沿って形成されている。第２引き回し配線１６１は、パッド周辺部１５６よりも幅広に形成されている。第２引き回し配線１６１は、第２ゲートフィンガー１５５が形成されている領域側において、第１引き回し配線１６０と一体的に連なるように形成されている。第２引き回し配線１６１のゲートパッド１５３側の端部１６１ａは、除去領域１５７を横切ってゲートパッド１５３に至るように形成されている。

図１５および図１６に示すように、ゲートパッド１５３および第１ゲートフィンガー１５４は、ゲートパッド１５３および第１ゲートフィンガー１５４に沿って形成された第１コンタクト１６２を介して、第１引き回し配線１６０と電気的に接続されている。
一方、パッド周辺部１５６および第２ゲートフィンガー１５５は、第２ゲートフィンガー１５５に沿って形成された第２コンタクト１６３を介して第１引き回し配線１６０と電気的に接続されている。つまり、ゲートパッド１５３は、第１引き回し配線１６０を介して、パッド周辺部１５６および第２ゲートフィンガー１５５と電気的に接続されている。

第１および第２引き回し配線１６０，１６１は、前述の第１参考例と同様に、ゲート用トレンチ１３７に埋め込まれたゲート電極１３８と電気的に接続されている。これにより、ゲートメタル１５２は、第１および第２引き回し配線１６０，１６１を介してゲート電極１３８と電気的に接続され、表面電流をゲートパッド１５３からゲート電極１３８へと導く電流経路が形成されている。

以上のように、半導体装置１５１では、第１ゲートフィンガー１５４は、角部のゲートパッド１５３から隣り合う角部までＭＩＳゲート構造１３２に沿って延びる部分においてはゲート電極１３８とコンタクトされず、ゲートパッド１５３の反対側の辺においてゲート電極１３８とコンタクトされている。つまり、ゲートパッド１５３から比較的に遠い位置でＭＩＳゲート構造１３２のゲート電極１３８とコンタクトしているので、これにより突入電流を制限することができる。一方、第２ゲートフィンガー１５５およびパッド周辺部１５６は、ゲートパッド１５３から比較的に近い位置でＭＩＳゲート構造１３２のゲート電極１３８とコンタクトしているが、第２ゲートフィンガー１５５は当該ゲートパッド１５３と分離して配置されている。しかも、第２ゲートフィンガー１５５およびパッド周辺部１５６は、第１および第２引き回し配線１６０，１６１を介してゲートパッド１５３と電気的に接続されているので、ゲートパッド１５３に突入電流が流れたとしても、当該突入電流を制限することができる。よって、前述の第１参考例において説明した効果と同様の効果を奏することができる。

以上、本発明の実施形態、ならびに第１および第２参考例に係る形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の第２および第３実施形態では、環状トレンチ１０の長手方向にストライプ状にエミッタ用トレンチ６３，８３が形成された例について説明したが、エミッタ用トレンチ６３，８３は、平面視において、環状トレンチ１０の短手方向にストライプ状に形成されていてもよい。また、エミッタ用トレンチ６３，８３は、環状トレンチ１０の内方領域においてメッシュ状に形成されていてもよい。

また、前述の各実施形態では、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２が平面視角アーチ状に形成されている例について説明したが、たとえば、円アーチ状、三角アーチ状等の他の閉曲線構造であってもよい。
また、前述の各実施形態では、各トレンチ１０，１１，１２，６３，８３の底部が、その側面から丸みを帯びるように形成されている例について説明したが、各トレンチ１０，１１，１２，６３，８３の底部は、半導体基板１５の表面と並行に形成されていてもよい。

また、前述の各実施形態では、アクティブ領域４にＩＧＢＴが形成された例について説明したが、ＩＧＢＴの他、ＣＭＯＳ（Complementary MOS）が形成されていてもよい。たとえば、ＭＯＳ構造を含む構成として、図１７に示す例を採用してもよい。
図１７は、前記第１実施形態に係る半導体装置１の変形例を示す模式的な断面図である。図１７において、半導体装置１と共通する主たる構成については同一の符号を付して説明を省略する。

図１７に示すように、この変形例では、ｐ^＋型コレクタ領域１６に代えてｎ^＋型ドレイン領域９５を採用した半導体装置９４が形成されている。つまり、半導体装置９４では、ＩＧＢＴに代えて、ＭＯＳＦＥＴが形成されている。この場合、ＩＧＢＴのエミッタ電極６（ｎ^＋型エミッタ領域３１）が半導体装置９４のソース電極９６（ｎ^＋型ソース領域９７）に対応する。むろん、前記第２〜第４実施形態に係る各半導体装置６１，８１，９１においても、ｐ^＋型コレクタ領域１６に代えてｎ^＋型ドレイン領域９５を採用し、ＭＯＳＦＥＴ構造を形成してもよい。

また、前述の各実施形態では、アクティブ領域４にＩＧＢＴが形成された例について説明したが、ＩＧＢＴの他、ＢＪＴ（Bipolar Junction Transistor），ＪＦＥＴ（Junction Field Effect Transistor），コンデンサ、抵抗等の各種半導体素子および回路素子が形成されていてもよい。さらに、これらの半導体素子および回路素子等の組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。

また、前述の各実施形態において、ｐ型フローティング領域９、ｐ^＋型コレクタ領域１６、ｎ⁻型ドレイン領域１７等の各半導体領域の導電型を反転させた構成であってもよい。したがって、この場合、ｐ型フローティング領域９はｎ型のフローティング領域となり、ｐ^＋型コレクタ領域１６はｎ^＋型のコレクタ領域となり、ｎ⁻型ドレイン領域１７はｐ型のドレイン領域となる。むろん、他の半導体領域の導電型も反転された構成となる。

また、第１〜第４実施形態に係る半導体装置１，６１，８１，９１は、図１８に示すように、インバータ回路に適用することができる。
図１８は、第１〜第４実施形態に係る半導体装置１，６１，８１，９１が適用されるインバータ回路２０１を説明するための回路図である。
インバータ回路２０１は、負荷として三相モータ２０２に接続される三相インバータ回路である。インバータ回路２０１は、直流電源２０３およびスイッチ部２０４を含む。

直流電源２０３は、たとえば７００Ｖである。直流電源２０３には、その高圧側に高圧側配線２０５が接続され、その低圧側に低圧側配線２０６が接続されている。スイッチ部２０４は、三相モータ２０２のＵ相２０２Ｕ、Ｖ相２０２Ｖ、およびＷ相２０２Ｗのそれぞれの相に対応する３つのアーム２０７〜２０９を備えている。
アーム２０７〜２０９は、高圧側配線２０５と低圧側配線２０６との間に並列に接続されている。アーム２０７〜２０９は、それぞれ高圧側のハイサイドトランジスタ２１０Ｈ〜２１２Ｈ（半導体装置１，６１，８１，９１）と、低圧側のローサイドトランジスタ２１０Ｌ〜２１２Ｌ（半導体装置１，６１，８１，９１）とを備えている。各トランジスタ２１０Ｈ〜２１２Ｈおよび２１０Ｌ〜２１２Ｌには、それぞれ回生ダイオード２１３Ｈ〜２１５Ｈおよび２１３Ｌ〜２１５Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列で接続されている。

インバータ回路２０１では、各アーム２０７〜２０９のハイサイドトランジスタ２１０Ｈ〜２１２Ｈおよびローサイドトランジスタ２１０Ｌ〜２１２Ｌのオン／オフ制御を交互に切り替えることによって、つまり、一方のトランジスタがスイッチオンで他方のトランジスタがスイッチオフである状態を交互に切り替えることによって、三相モータ２０２に交流電流を流すことができる。一方、両方のトランジスタをスイッチオフの状態にすることによって、三相モータ２０２への通電を停止することができる。このようにして、三相モータ２０２のスイッチング動作を行う。

また、前述の第１参考例では、１つの第１除去領域１１０が、ゲートパッド１０５の周囲を囲むように環状に形成されている例について説明したが（図１０参照）、複数の第１除去領域１１０が、ゲートパッド１０５の周囲を選択的に囲むように環状に形成されていてもよい。たとえば、図１０において、第１除去領域１１０がゲートパッド１０５に対してゲートパッド１０５の突出方向とは反対側に形成されていなくてもよい。この場合、パッド周辺部１０７およびゲートフィンガー１０６が共に、ゲートメタル１０３を構成する金属を介してゲートパッド１０５と電気的に接続されることになる。この場合でも、ゲートパッド１０５に供給された電流がパッド周辺部１０７に流れるには、ゲートパッド１０５の三方を取り囲む第１除去領域１１０を迂回しなければならないので、パッド周辺部１０７への突入電流を軽減できる。

また、前述の第１参考例では、第２除去領域１１１が、ゲートパッド１０５の周囲の一部を選択的に囲んでいる例について説明したが（図１１参照）、第２除去領域１１１が、ゲートパッド１０５の周囲を全周に亘って囲んでいる構成であってもよい。
また、前述の第１参考例では、第１引き回し配線１１５が、ゲートパッド１０５の下方領域において、平面視閉曲環状に形成されている例について説明したが、第１引き回し配線１１５は、ゲートパッド１０５がパッド周辺部１０７と電気的に接続される構成であれば、環状に形成されていなくてもよい。したがって、第１引き回し配線１１５は、ゲートパッド１０５の下方領域において、ライン状に形成されていてもよい。

また、前述の第１参考例では、ゲートフィンガー用引き回し配線１１６がゲートフィンガー１０６よりも幅狭に形成されている例について説明したが（図１１参照）、ゲートフィンガー用引き回し配線１１６は、ゲートフィンガー１０６よりも幅広に形成された構成であってもよい。
また、前述の第１参考例では、第２引き回し配線１１７が、第１引き回し配線１１５の周囲を選択的に囲むように形成されている例について説明したが（図１１参照）、第２引き回し配線１１７は、第１引き回し配線１１５の周囲を全周に亘って囲むように形成されていてもよい。この場合において、第２パッド周辺部用コンタクト１２１（図１２参照）は、第１パッド周辺部用コンタクト１１９の周囲を全周に亘って取り囲むように、平面視四角環状に形成されていてもよい。

また、前述の第２参考例では、ゲートパッド１５３の周囲に沿って除去領域１５７がライン状に形成されている例について説明したが（図１５参照）、除去領域１５７がゲートパッド１５３の周囲を全周に亘って形成されていてもよい。この場合、第１ゲートフィンガー１５４もゲートパッド１５３から分離して形成された構成となる。このような構成であっても、第１引き回し配線１６０がゲートパッド１５３と第１ゲートフィンガー１５４とを跨ぐように形成されているので、ゲートパッド１５３および第１ゲートフィンガー１５４を電気的に接続させることができる。したがって、ゲートパッド１５３の表面を流れる表面電流をゲートパッド１５３と第１ゲートフィンガー１５４との間においても制限することができる。

また、前述の第１および第２参考例では、平面視ストライプ状のゲート用トレンチ１３７がアクティブ領域１０２に形成された例について説明したが、ゲート用トレンチ１３７は、平面視メッシュ状に形成されていてもよい。この場合、ＩＧＢＴの単位セル１３６は、当該メッシュ状のゲート用トレンチ１３７に取り囲まれた領域内に形成されることとなる。

また、前述の第１および第２参考例では、アクティブ領域１０２にＩＧＢＴが形成された例について説明したが、図１９に示す例を採用してもよい。
図１９は、前記第１および第２参考例に係る半導体装置１０１，１５１の変形例を示す模式的な断面図である。図１９において、半導体装置１０１，１５１と共通する主たる構成については同一の符号を付して説明を省略する。

図１９に示すように、この変形例では、ｐ^＋型コレクタ領域１２６に代えてｎ^＋型ドレイン領域１９２を採用した半導体装置１９１が形成されている。つまり、半導体装置１９１では、ＩＧＢＴに代えて、ＭＯＳＦＥＴが形成されている。この場合、ＩＧＢＴのエミッタ電極１０４（ｎ^＋型エミッタ領域１４２）がＭＯＳＦＥＴのソース電極１９３（ｎ^＋型ソース領域１９４）に対応する。

このような構成であってもＭＯＳＦＥＴにおけるＭＩＳゲート構造１３２のゲート電極１３８が局所的にオンすることを抑制できるので、ＩＧＢＴの場合と同様の効果を奏することができる。また、半導体基板１２５にＳｉＣ（シリコンカーバイド）を採用して、ＳｉＣ−ＩＧＢＴを構成してもよいし、ＳｉＣ−ＭＯＳＦＥＴを構成してもよい。
また、前述の第１および第２参考例では、アクティブ領域１０２にトレンチゲート型のＩＧＢＴが形成された例について説明したが、半導体基板１２５の表面に絶縁膜１３４を介してゲート電極が形成されたプレーナゲート型のＩＧＢＴを採用してもよい。むろん、プレーナゲート型のＩＧＢＴに代えてプレーナゲート型のＭＯＳＦＥＴを採用してもよい。

また、前述の第１および第２参考例では、ゲート用トレンチ１３７の底部が、半導体基板１２５の表面と並行に形成された例について説明したが、ゲート用トレンチ１３７の底部が、その側面から丸みを帯びるように形成されていてもよい。また、前述の第１および第２参考例では、ゲート用トレンチ１３７の側面が半導体基板１２５の表面に対して直角に形成されている例について説明したが、ゲート用トレンチ１３７の側面は、その開口から底部に向けて幅が徐々に狭まるテーパ形状に形成されていてもよい。

また、前述の第１および第２参考例では、アクティブ領域１０２にＩＧＢＴが形成された例について説明したが、ＩＧＢＴの他、ＣＭＯＳ（Complementary MOS），ＢＪＴ（Bipolar Junction Transistor），ＪＦＥＴ（Junction Field Effect Transistor），コンデンサ、抵抗等の各種半導体素子および回路素子が形成されていてもよい。さらに、これらの半導体素子および回路素子等の組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。

また、前述の第１および第２参考例において、ｐ^＋型コレクタ領域１２６、ｎ⁻型ドレイン領域１２７、ｐ型ベース領域１４０、ｎ^＋型エミッタ領域１４２の各半導体領域の導電型を反転させた構成であってもよい。
また、第１および第２参考例に係る半導体装置１０１，１５１は、図２０に示すように、インバータ回路２２１に適用することができる。

図２０は、第１および第２参考例に係る半導体装置１０１，１５１が適用されるインバータ回路２２１を説明するための回路図である。
インバータ回路２２１が、図１８に示すインバータ回路２０１と異なる点は、ハイサイドトランジスタ２１０Ｈ〜２１２Ｈおよびローサイドトランジスタ２１０Ｌ〜２１２Ｌに代えて、ハイサイドトランジスタ２２２Ｈ〜２２４Ｈ（半導体装置１０１，１５１）およびローサイドトランジスタ２２２Ｌ〜２２４Ｌ（半導体装置１０１，１５１）が接続されている点である。その他の構成は、図１８に示すインバータ回路２０１と同様である。

図２０に示すように、ハイサイドトランジスタ２２２Ｈ〜２２４Ｈおよびローサイドトランジスタ２２２Ｌ〜２２４Ｌのそれぞれは、ゲートパッド１０５とゲート電極１３８との間に介装された電流制限部１３９を有している（図１３Ｂも併せて参照）。この電流制限部１３９により、スイッチングオン動作時において、共振ノイズを原因とするスイッチング損失を低減することができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面の記載から抽出される特徴を以下に示す。
［Ａ１］複数のＭＩＳゲート構造が配列されたアクティブ領域を有する半導体層と、前記半導体層上に配置された表面ゲートメタルであって、外部からの電力供給を受けるためのパッド部、および前記アクティブ領域の周囲に沿って延び、前記複数のＭＩＳゲート構造のゲートに電気的に接続された配線部を備え、前記パッド部と前記配線部とを少なくとも一部で分離するための除去領域が形成された表面ゲートメタルと、前記パッド部から前記除去領域を挟んで隣り合う前記配線部に引き回され、前記表面ゲートメタルよりも抵抗値の高い材料からなる引き回し配線とを含む、半導体装置。

ゲートパッドを備える半導体装置において、当該ゲートパッドに電圧が印加されると、突入電流（ｄｉ／ｄｔ）が発生する問題が知られている。この突入電流は、ゲートパッドおよびゲートパッドに接続されたゲート金属配線の表面を流れる性質がある。そのため、ゲートパッドに近いゲート構造に突入電流が表面電流として流れ込み、その結果、ゲート構造が局所的にオンする虞がある。このような表面電流の発生は、複数のゲート構造間での印加電流のばらつきが生じるだけでなく、スイッチングオン動作時におけるスイッチング損失の原因の一つとなっている。

また、ゲート構造の周辺に形成されたゲートパッドおよびゲート金属配線には、通常、寄生インダクタンスや寄生容量によるＬＣ共振回路が構成されるため、表面電流が流れると、ゲート構造のスイッチングがトリガとなって共振ノイズが発生する。その結果、スイッチングオン動作時におけるスイッチング損失が増加してしまう。
そのため、突入電流を効果的に制限することができ、スイッチング損失および共振ノイズの発生を低減できる半導体装置が望まれる。

Ａ１に記載の半導体装置によれば、パッド部から配線部に電流が流れる際に引き回し配線を経由することになるので、表面電流による配線部への電流の流れ込みを制限できる。これにより、パッド部に近い位置におけるＭＩＳゲート構造のゲートに対して局所的に突入電流（ｄｉ／ｄｔ）が流れ、当該ＭＩＳゲート構造が局所的にオンすることを抑制できる。その結果、パッド部から遠い近いに係らず、複数のＭＩＳゲート構造間での印加電流のばらつきを抑制できる。また、ＭＩＳゲート構造が局所的にオンすることを抑制できるので、ＭＩＳゲート構造のスイッチングがトリガとなって共振ノイズが発生することを抑制できる。よって、スイッチングオン動作時において、共振ノイズを原因とするスイッチング損失を低減することができる。

［Ａ２］前記除去領域は、前記パッド部を囲むように形成されている、Ａ１に記載の半導体装置。
この半導体装置によれば、パッド部に近い位置で表面電流を制限できるので、パッド部近傍のＭＩＳゲート構造への局所的な電流の流れ込みを、効果的に抑制できる。
［Ａ３］前記配線部は、前記アクティブ領域を囲むように延びるライン状のゲートフィンガーを含む、Ａ２に記載の半導体装置。

この半導体装置によれば、ゲートフィンガーには、表面電流が制限された電流が流れることになるので、ゲートフィンガーの長手方向に沿って電流のばらつきを抑制できる。
［Ａ４］前記配線部は、前記パッド部を囲む前記除去領域をさらに囲み、前記ゲートフィンガーと一体的に形成されたパッド周辺部を含む、Ａ３に記載の半導体装置。
この半導体装置によれば、ゲートフィンガーを介さないでＭＩＳゲート構造のゲートに流れ込む電流のばらつきを抑制できる。

［Ａ５］前記複数のＭＩＳゲート構造は、前記半導体層の表面の法線方向から見た平面視においてストライプ状に形成されており、前記ゲートフィンガーは、前記ストライプ状のＭＩＳゲート構造を横切るように配置され、各前記ＭＩＳゲート構造の長手方向両端部において当該ＭＩＳゲート構造のゲートにコンタクトしている、Ａ３またはＡ４に記載の半導体装置。

［Ａ６］前記パッド部は、前記ＭＩＳゲート構造のストライプ方向に沿う領域の途中部に形成されており、前記ゲートフィンガーは、前記パッド部から前記ストライプ方向に沿って両側に延び、さらに前記ストライプ状のＭＩＳゲート構造を横切るように形成されている、Ａ５に記載の半導体装置。
この半導体装置によれば、ゲートフィンガーがパッド部から比較的に遠い位置でＭＩＳゲート構造のゲートとコンタクトしているので、これにより突入電流を制限することができる。

［Ａ７］前記半導体層は、平面視四角形状に形成され、前記パッド部は、前記四角形状の半導体層の角部に形成されており、前記ゲートフィンガーは、前記パッド部と一体的に連なって形成され、前記ＭＩＳゲート構造のストライプ方向に沿って延びるように配置された第１ゲートフィンガーと、前記パッド部と前記除去領域を介して分離され、前記パッド部から前記ＭＩＳゲート構造を横切るように配置された第２ゲートフィンガーとを含む、Ａ５に記載の半導体装置。

この半導体装置によれば、第１ゲートフィンガーは、パッド部から比較的に遠い位置でＭＩＳゲート構造のゲートとコンタクトしているので、これにより突入電流を制限することができる。一方、第２ゲートフィンガーは、パッド部から比較的に近い位置でＭＩＳゲート構造のゲートとコンタクトしているが、第２ゲートフィンガーは当該パッド部と分離して配置されている。しかも、第２ゲートフィンガーは、引き回し配線を介してパッド部と接続されるので、パッド部に突入電流が流れたとしても、当該突入電流を制限することができる。

［Ａ８］前記除去領域は、前記パッド部の周囲の一部を選択的に囲んでいる、Ａ２〜Ａ７のいずれか一つに記載の半導体装置。
［Ａ９］前記除去領域は、前記パッド部の周囲を全周に亘って囲んでいる、Ａ２〜Ａ７のいずれか一つに記載の半導体装置。
この半導体装置によれば、パッド部の周囲の全周に亘って表面電流を制限できる。これにより、パッド部近傍のＭＩＳゲート構造への局所的な電流の流れ込みを、効果的に抑制できる。

［Ａ１０］前記引き回し配線は、前記除去領域の下方部を経由して前記パッド部と前記配線部とを接続している、Ａ１〜Ａ９のいずれか一つに記載の半導体装置。
この半導体装置によれば、ＭＩＳゲート構造のゲートと同じ工程で引き回し配線を形成することができる。そのため、製造工程を簡略化することができる。したがって、この場合、前記引き回し配線は、前記ＭＩＳゲート構造のゲートと同一材料で形成されていることが好ましい。

［Ａ１１］前記配線部は、Ａｌを主成分として含む金属材料からなり、前記引き回し配線および前記ＭＩＳゲート構造のゲートがポリシリコンからなる、Ａ１０に記載の半導体装置。
［Ａ１２］前記半導体層には、前記ＭＩＳゲート構造を一部に含むＩＧＢＴが形成されている、Ａ１〜Ａ１１のいずれか一つに記載の半導体装置。

［Ａ１３］前記ＩＧＢＴは、トレンチゲート型ＩＧＢＴを含む、Ａ１２に記載の半導体装置。
［Ｂ１］トレンチが形成された半導体層と、前記トレンチの側方に形成され、前記トレンチの深さ方向にベース領域を挟んで互いに対向するエミッタ領域およびドレイン領域を有するＦＥＴ構造と、前記トレンチを挟んで前記ＦＥＴ構造の反対側に形成されたフローティング領域と、同一の前記トレンチに設けられ、前記トレンチ内で互いに絶縁分離されたゲート接合部および前記エミッタ領域に電気的に接続されたエミッタ接合部とを含み、前記ゲート接合部および前記エミッタ接合部は、それぞれ、絶縁膜を介して前記ＦＥＴ
構造および前記フローティング領域に対向している、半導体装置。

この構成によれば、トレンチとフローティング領域との接触による容量成分を、エミッタ接合部とフローティング領域との接合領域における容量成分（コレクタ−エミッタ接合部間の容量）にすることができる。これにより、ゲート接合部は、フローティング領域との接合による影響を受けない。したがって、フローティング領域とトレンチゲートとを接合させる従来の半導体装置よりも、スイッチング損失を低減することができる。一方、ゲート接合部が対向するＦＥＴ構造のドレイン領域をコレクタ領域と共に接地すれば、スイッチング動作時に、ゲート接合部とドレイン領域との間の容量変化を安定に保つことができる。その結果、スイッチングノイズの発生を抑制することができる。

一方、本願発明者らは、互いに隣り合うトレンチゲートの間に複数のトレンチエミッタを形成し、当該トレンチエミッタとフローティング領域とを電気的に接合させる構造のＩＧＢＴを含む半導体装置（以下、「参考例に係る半導体装置」と言う。）を検討した。この構造では、トレンチゲートとフローティング領域との接合領域がないため、前述のスイッチング損失およびスイッチングノイズの問題の改善が見込める。しかしながら、参考例に係る半導体装置の場合、トレンチゲートとトレンチエミッタとの間の各領域にＦＥＴ構造が形成される。したがって、トレンチゲートとトレンチエミッタがＦＥＴ構造を介して互いに対向する。そのため、ＦＥＴ構造をトレンチゲートで挟み込むことによるキャリア蓄積効果が減少し、それに伴い、半導体層中のキャリア密度も減少する。その結果、ドレイン領域におけるドリフト抵抗が増加し、オン電圧が増大しやすい。
これに対して、本発明の構成によれば、絶縁膜およびＦＥＴ構造を介してゲート接合部を互いに対向させることができるので、ゲート接合部によるキャリア蓄積効果を高めることができる。これにより、半導体層中のキャリア密度が増加するので、ドレイン領域におけるドリフト抵抗を減少させることができる。これにより、半導体装置のオン電圧を低減させることができる。

さらに、本発明の構成によれば、参考例に係る半導体装置と異なり、同一のトレンチ内にゲート接合部とエミッタ接合部とが形成されているので、トレンチゲートとトレンチエミッタとを形成する必要がない。したがって、形成されるべきＦＥＴ構造の数が少なくて済む。つまり、ＦＥＴ構造を接続するためのコンタクト開口の数が少なくて済む。これにより、コンタクト開口率を小さくできるので、半導体装置の短絡耐量の低下を効果的に抑制することができる。
［Ｂ２］前記ゲート接合部および前記エミッタ接合部は、それぞれ、前記トレンチの長手方向に垂直な断面において、前記トレンチの一方および他方の側面に近接して形成されており、前記半導体装置は、当該ゲート接合部およびエミッタ接合部の間に介在した中央絶縁膜を含む、Ｂ１に記載の半導体装置。

［Ｂ３］前記ゲート接合部および前記エミッタ接合部は、それぞれ、他方の接合部との関係において相対的に近接する前記トレンチの側面に沿う膜状に形成されている、Ｂ２に記載の半導体装置。
［Ｂ４］前記半導体装置は、それぞれ前記半導体層に形成され、前記ゲート接合部に近接した前記トレンチの側面に連なるゲート用コンタクトトレンチと、前記エミッタ接合部に近接した前記トレンチの側面に連なるエミッタ用コンタクトトレンチとを含み、前記ゲート用コンタクトトレンチおよび前記エミッタ用コンタクトトレンチは、前記トレンチよりも狭い幅で形成されている、Ｂ２またはＢ３に記載の半導体装置。
この構成によれば、トレンチの一方および他方の側面にそれぞれ各接合部が近接した構成を得るため、トレンチの内面に沿ってゲート接合部およびエミッタ接合部の電極材料を堆積させたときに、トレンチよりも狭い幅のゲート用コンタクトトレンチおよびエミッタ用コンタクトトレンチにおいて、その一方および他方の側面に堆積した電極材料同士をトレンチの内側で一体化することができる。その結果、ゲート用コンタクトトレンチおよびエミッタ用コンタクトトレンチを、それぞれ、当該電極材料によって完全に埋め戻すことができる。これにより、各コンタクトトレンチを深さ方向上方から見たときの電極材料の面積が少なくとも各コンタクトトレンチの径（幅）と同等になるので、容易にコンタクトをとることができる。
［Ｂ５］前記トレンチは、前記フローティング領域が配置された内方領域および前記ＦＥＴ構造が配置された外方領域を区画する環状に形成されており、前記ゲート用コンタクトトレンチは、前記環状のトレンチから前記外方領域に引き出されて形成されており、前記エミッタ用トレンチは、前記環状のトレンチから前記内方領域に引き出されて形成されている、Ｂ４に記載の半導体装置。

［Ｂ６］前記ＦＥＴ構造は、前記半導体層の表面の法線方向から見た平面視において、ストライプ状に複数形成されており、前記環状のトレンチは、隣り合う前記ＦＥＴ構造の間の領域に配置され、当該領域に配置された前記環状のトレンチの前記ゲート用コンタクトトレンチおよび前記エミッタ用コンタクトトレンチは、それぞれ、前記ストライプの長手方向における前記環状のトレンチの一端部から互いに反対向きに、外方および内方に引き出されており、前記半導体装置は、前記ストライプ状のＦＥＴ構造が形成されたアクティブ領域の周囲において前記ゲート用コンタクトトレンチを横切るように形成され、前記ゲート接合部と電気的に接続されたゲートフィンガーと、前記ゲートフィンガーと間隔を空けて前記アクティブ領域の上方において前記エミッタ用コンタクトトレンチを覆うように形成され、前記エミッタ接合部と電気的に接続されたエミッタ電極とを含む、Ｂ５に記載の半導体装置。

［Ｂ７］前記フローティング領域は、前記トレンチの下方に回り込むように形成されている、Ｂ１〜Ｂ６のいずれか一つに記載の半導体装置。
この構成によれば、トレンチの下方に回り込むようにフローティング領域が形成されているので、スイッチングオフ動作時にトレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を抑制することができる。これにより、半導体装置の短絡耐量を保持することができる。また、ベース領域よりも深いフローティング領域によって短絡耐量を向上できる一方、ベース領域は浅くてもよいので、ベース領域の深さを適切に設計することによってチャネル長を短くしてオン電圧の上昇を抑制することもできる。
［Ｂ８］前記半導体装置は、前記半導体層において少なくとも前記フローティング領域に達するように形成された第２トレンチと、前記第２トレンチに絶縁膜を介して設けられ、前記エミッタ領域に電気的に接続された第２エミッタ接合部とをさらに含む、Ｂ１〜Ｂ６のいずれか一つに記載の半導体装置。

［Ｂ９］前記フローティング領域は、前記ベース領域と同じ深さで形成され、前記第２トレンチは、前記フローティング領域を貫通するように形成されている、Ｂ８に記載の半導体装置。
［Ｂ１０］前記第２トレンチは、前記トレンチと同じ幅で形成されており、前記第２エミッタ接合部は、前記第２トレンチ内で互いに絶縁分離された一対の接合部を含む、Ｂ８またはＢ９に記載の半導体装置。

この構成によれば、マスクのレイアウトを変更するだけで、トレンチを形成する工程と同一の工程で第２トレンチを形成することができる。しかも、第２トレンチはトレンチと同じ幅で形成されているので、ゲート接合部およびエミッタ接合部を形成する工程と同一の工程で、第２エミッタ接合部を形成することができる。その結果、製造工程が煩雑化することなく、第２トレンチおよび第２エミッタ接合部を形成することができる。
［Ｂ１１］前記第２トレンチは、前記トレンチよりも狭い幅で形成されており、前記第２エミッタ接合部は、前記第２トレンチに一体物で埋め込まれている、Ｂ８またはＢ９に記載の半導体装置。
このような構成によっても、ゲート接合部およびエミッタ接合部を形成する工程と同一の工程で、第２エミッタ接合部を形成することができる。

１ 半導体装置
２ ゲートフィンガー
４ アクティブ領域
６ エミッタ電極
８ ＦＥＴ構造
９ ｐ型フローティング領域
１０ 環状トレンチ
１１ ゲート用コンタクトトレンチ
１２ エミッタ用コンタクトトレンチ
１５ 半導体基板
１７ ｎ⁻型ドレイン領域
１８ 絶縁膜
１９ ゲート接合部
２０ エミッタ接合部
２１ 中央絶縁膜
２８ ｐ型ベース領域
３１ ｎ^＋型エミッタ領域
４１ 参考例に係る半導体装置
６１ 半導体装置
６２ ｐ型フローティング領域
６３ エミッタ用トレンチ
６４ 第２エミッタ接合部
８１ 半導体装置
８３ エミッタ用トレンチ
８４ 第２エミッタ接合部
９１ 半導体装置
１０１ 半導体装置
１０２ アクティブ領域
１０３ ゲートメタル
１０５ ゲートパッド
１０６ ゲートフィンガー
１０７ パッド周辺部
１１０ 第１除去領域
１１１ 第２除去領域
１１５ 第１引き回し配線
１１６ ゲートフィンガー用引き回し配線
１１７ 第２引き回し配線
１２５ 半導体基板
１３２ ＭＩＳゲート構造
１４８ 参考例に係る半導体装置
１５１ 半導体装置
１５２ ゲートメタル
１５３ ゲートパッド
１５４ 第１ゲートフィンガー
１５５ 第２ゲートフィンガー
１５６ パッド周辺部
１５７ 除去領域
１６０ 第１引き回し配線
１６１ 第２引き回し配線
１６７ 配線部
１６８ 配線部
Ｗ_１〜Ｗ_４ 幅

Claims (23)

1. 表面および裏面を有する第１導電型の半導体層と、
   前記半導体層の前記裏面の表層部に形成された第２導電型のコレクタ領域と、
   一方側の第１側面、他方側の第２側面、ならびに、前記第１側面および前記第２側面を接続する底面をそれぞれ含み、断面視において前記第１側面同士が対向し、かつ、前記第２側面同士が対向する態様で互いに間隔を空けて前記半導体層の前記表面に形成された複数のトレンチと、
   各前記トレンチの内面に形成された絶縁膜と、
   各前記トレンチの前記第１側面側に前記絶縁膜を挟んで埋設されたゲート接合部と、
   各前記トレンチの前記第２側面側に前記ゲート接合部から離間して前記絶縁膜を挟んで埋設されたエミッタ接合部と、
   各前記トレンチ内において前記ゲート接合部および前記エミッタ接合部の間に介在する中央絶縁膜と、
   前記半導体層の前記表面の表層部において互いに隣り合う複数の前記トレンチの前記第１側面の間の領域に形成され、前記半導体層の厚さ方向に関して前記トレンチの中央部または前記トレンチの中央部に対して前記半導体層の前記表面側に位置する底部を有する第２導電型のベース領域と、
   前記ベース領域の表層部に形成された第１導電型のエミッタ領域と、
   前記半導体層の前記表面の表層部において互いに隣り合う複数の前記トレンチの前記第２側面の間の領域に電気的に浮遊状態に形成され、前記半導体層の厚さ方向に関して前記トレンチの前記底面に対して前記半導体層の前記裏面側に位置する底部を有する第２導電型のフローティング領域と、
   各前記トレンチの前記第１側面に連通するように前記半導体層の前記表面にそれぞれ形成され、各前記トレンチの幅未満の幅をそれぞれ有する複数の第１コンタクトトレンチと、
   各前記第１コンタクトトレンチに埋め込まれ、各前記トレンチとの接続部において前記ゲート接合部に電気的に接続され、前記ゲート接合部の幅を超える幅を有する埋め込みゲート電極と、
   各前記トレンチの前記第２側面に連通するように前記半導体層の前記表面にそれぞれ形成され、各前記トレンチの幅未満の幅をそれぞれ有する複数の第２コンタクトトレンチと、
   各前記第２コンタクトトレンチに埋め込まれ、各前記トレンチとの接続部において前記エミッタ接合部に電気的に接続され、前記エミッタ接合部の幅を超える幅を有する埋め込みエミッタ電極と、
   前記埋め込みゲート電極を露出させる第１コンタクトホール、前記埋め込みエミッタ電極を露出させる第２コンタクトホール、および、前記エミッタ領域を露出させる第３コンタクトホールを有し、前記半導体層の前記表面を被覆する層間絶縁膜と、
   前記層間絶縁膜の上に形成され、前記第１コンタクトホールを介して前記埋め込みゲート電極に電気的に接続された表面ゲート電極と、
   前記層間絶縁膜の上に形成され、前記第２コンタクトホールおよび前記第３コンタクトホールを介して前記埋め込みエミッタ電極および前記エミッタ領域に電気的に接続された表面エミッタ電極と、を含む、半導体装置。
2. 前記フローティング領域は、前記トレンチの前記底面を被覆している、請求項１に記載の半導体装置。
3. 前記フローティング領域は、前記エミッタ接合部の下方に形成され、前記ゲート接合部の下方に形成されないように前記トレンチの前記底面を被覆している、請求項２に記載の半導体装置。
4. 複数の前記トレンチは、平面視において前記第１側面を形成する外周面、および、前記第２側面を形成する内周面を有する環状にそれぞれ形成され、前記第１側面同士が互いに対向する態様で互いに間隔を空けて前記半導体層の前記表面に形成され、
   各前記第１コンタクトトレンチは、各前記トレンチの前記外周面に接続され、
   各前記第２コンタクトトレンチは、各前記トレンチの前記内周面に接続されている、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記フローティング領域は、前記半導体層の前記表面の表層部において各前記トレンチの前記内周面に取り囲まれた領域内に形成されている、請求項４に記載の半導体装置。
6. 複数の前記トレンチは、平面視において第１方向に沿って延びる長方形環状にそれぞれ形成され、前記第１方向に交差する第２方向に沿って間隔を空けて形成されている、請求項４または５に記載の半導体装置。
7. 複数の前記トレンチは、前記第１方向に関して一方側の一端部および他方側の他端部をそれぞれ有し、
   複数の前記第１コンタクトトレンチが、各前記トレンチの前記一端部および前記他端部にそれぞれ接続されている、請求項６に記載の半導体装置。
8. 前記表面ゲート電極は、各前記トレンチの前記一端部側の前記第１コンタクトトレンチに埋め込まれた前記埋め込みゲート電極および各前記トレンチの前記他端部側の前記第１コンタクトトレンチに埋め込まれた前記埋め込みゲート電極にそれぞれ電気的に接続されている、請求項７に記載の半導体装置。
9. 前記表面ゲート電極は、前記層間絶縁膜の上に形成されたゲートパッド、および、前記ゲートパッドから前記層間絶縁膜の上に引き出されたゲートフィンガーを含み、
   複数の前記トレンチは、平面視において前記ゲートフィンガーと重ならない領域にそれぞれ形成され、
   複数の前記第１コンタクトトレンチは、平面視において前記ゲートフィンガーと重なる領域にそれぞれ形成されている、請求項１〜８のいずれか一項に記載の半導体装置。
10. 複数の前記トレンチは、平面視において前記ゲートパッドと重なる領域に形成された前記トレンチを含む、請求項９に記載の半導体装置。
11. 前記ゲートフィンガーは、平面視において前記半導体層の内方領域を区画するように前記半導体層の周縁に沿って形成されており、
    複数の前記トレンチは、平面視において前記ゲートフィンガーによって区画された領域にそれぞれ形成され、
    複数の前記第１コンタクトトレンチは、平面視において前記ゲートフィンガーによって区画された領域外にそれぞれ引き出されている、請求項９または１０に記載の半導体装置。
12. 前記ゲートフィンガーは、前記第１コンタクトホールを介して前記埋め込みゲート電極に電気的に接続されている、請求項９〜１１のいずれか一項に記載の半導体装置。
13. 前記埋め込みゲート電極は、前記エミッタ接合部の幅を超える幅を有し、
    前記埋め込みエミッタ電極は、前記ゲート接合部の幅を超える幅を有している、請求項１〜１２のいずれか一項に記載の半導体装置。
14. 前記第１コンタクトホールに埋め込まれ、前記埋め込みゲート電極に電気的に接続されたコンタクトゲート電極と、
    前記第２コンタクトホールに埋め込まれ、前記埋め込みエミッタ電極に電気的に接続されたコンタクトエミッタ電極と、をさらに含み、
    前記表面ゲート電極は、前記コンタクトゲート電極を介して前記埋め込みゲート電極に電気的に接続され、
    前記表面エミッタ電極は、前記コンタクトエミッタ電極を介して前記埋め込みエミッタ電極に電気的に接続されている、請求項１〜１３のいずれか一項に記載の半導体装置。
15. 前記表面ゲート電極は、前記層間絶縁膜の上から前記第１コンタクトホールに入り込み、
    前記表面エミッタ電極は、前記層間絶縁膜の上から前記第２コンタクトホールに入り込み、
    前記コンタクトゲート電極は、前記表面ゲート電極において前記第１コンタクトホール内に位置する部分によって形成され、
    前記コンタクトエミッタ電極は、前記表面エミッタ電極において前記第２コンタクトホール内に位置する部分によって形成されている、請求項１４に記載の半導体装置。
16. 前記表面ゲート電極は、アルミニウムを含み、
    前記表面エミッタ電極は、アルミニウムを含む、請求項１５に記載の半導体装置。
17. 前記コンタクトゲート電極は、前記表面ゲート電極とは異なる導電材料を含み、
    前記コンタクトエミッタ電極は、前記表面エミッタ電極とは異なる導電材料を含む、請求項１４に記載の半導体装置。
18. 前記表面ゲート電極は、アルミニウムを含み、
    前記表面エミッタ電極は、アルミニウムを含み、
    前記コンタクトゲート電極は、タングステンを含み、
    前記コンタクトエミッタ電極は、タングステンを含む、請求項１７に記載の半導体装置。
19. 前記半導体層の前記表面において前記エミッタ領域を露出させるように互いに隣り合う複数の前記トレンチの前記第１側面の間の領域に形成されたコンタクト用トレンチをさらに含み、
    前記第３コンタクトホールは、前記コンタクト用トレンチに連通し、
    前記表面エミッタ電極は、前記第３コンタクトホールおよび前記コンタクト用トレンチを介して前記エミッタ領域に電気的に接続されている、請求項１〜１８のいずれか一項に記載の半導体装置。
20. 前記コンタクト用トレンチは、前記ベース領域の底部に対して前記半導体層の前記表面側に位置している、請求項１９に記載の半導体装置。
21. 前記ベース領域の表層部において前記コンタクト用トレンチに沿う領域に形成された第２導電型のベースコンタクト領域をさらに含む、請求項１９または２０に記載の半導体装置。
22. 前記半導体層の前記裏面の表層部に形成された第１導電型のバッファ領域をさらに含み、
    前記コレクタ領域は、前記バッファ領域において前記半導体層の前記裏面側の表層部に形成されている、請求項１〜２１のいずれか一項に記載の半導体装置。
23. 前記トレンチの幅は、１．５μｍ以上３．０μｍ以下であり、
    前記第１コンタクトトレンチの幅は、０．７μｍ以上１．２μｍ以下であり、
    前記第２コンタクトトレンチの幅は、０．７μｍ以上１．２μｍ以下である、請求項１〜２２のいずれか一項に記載の半導体装置。

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