CN117976703A - 具有dV/dt可控性的IGBT - Google Patents

具有dV/dt可控性的IGBT Download PDF

Info

Publication number
CN117976703A
CN117976703A CN202410188034.1A CN202410188034A CN117976703A CN 117976703 A CN117976703 A CN 117976703A CN 202410188034 A CN202410188034 A CN 202410188034A CN 117976703 A CN117976703 A CN 117976703A
Authority
CN
China
Prior art keywords
trench
region
control
igbt
mesa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202410188034.1A
Other languages
English (en)
Inventor
C·耶格
J·G·拉文
A·菲利普
A·韦莱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN117976703A publication Critical patent/CN117976703A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

呈现了具有势垒区(105)的IGBT(1)。IGBT(1)的功率基本单元(1‑1)被装备有至少两个沟槽(14、15)，该至少两个沟槽(14、15)都可以延伸到势垒区(105)中。势垒区(105)可以是p掺杂的并且通过漂移区(100)被竖直限定(即在延伸方向(Z)和逆延伸方向(Z))。势垒区(105)可以是电浮置的。

Description

具有dV/dt可控性的IGBT
本申请是申请日为2018年3月26日，申请号为201810251390.8并且发明名称为“具有dV/dt可控性的IGBT”申请的分案申请。
技术领域
本说明书涉及IGBT的实施例和处理IGBT的方法的实施例。例如，本说明书涉及具有一个或多个功率基本单元和例如用于dV/dt可控性的势垒区的IGBT的实施例以及涉及对应处理方法。
背景技术
汽车、消费者和工业应用中的现代设备的许多功能(诸如转换电能和驱动电动机或电气机器)依赖于功率半导体器件。例如，仅举几个例子，绝缘栅双极晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)和二极管已经用于各种应用，包括但不限于电源和功率转换器中的开关。
IGBT通常包括半导体本体，半导体本体配置为沿着IGBT的两个负载端子之间的负载电流路径传导负载电流。此外，负载电流路径可以通过绝缘电极(有时被称为栅极电极)来控制。例如，当从例如驱动器单元接收到对应控制信号时，控制电极可以将IGBT设置成导通状态和阻断状态之一。
在一些情况下，栅极电极可以被包括在IGBT的沟槽内，其中沟槽可以展现例如条形配置或针形配置。
此外，这样的沟槽偶尔包括多于仅一个电极，例如，彼此分离布置并且有时也彼此电绝缘的两个或更多个电极。例如，沟槽可以包括栅极电极和场电极二者，其中栅极电极可以与每个负载端子电绝缘，并且其中场电极可以电连接到负载端子之一。
通常希望保持IGBT的损耗(例如，开关损耗)低。例如，通过确保短的开关持续时间(例如短接通持续时间和/或短关断持续时间)可以实现低开关损耗。另一方面，在给定应用中，还可能存在关于电压的最大斜率(dV/dt)和/或负载电流的最大斜率(dI/dt)的要求。
发明内容
根据实施例，一种IGBT，包括：半导体本体，耦合到IGBT的第一负载端子和第二负载端子并包括漂移区，所述漂移区被配置为在所述端子之间传导负载电流，所述漂移区包括第一导电类型的掺杂剂；以及至少一个功率基本单元，所述至少一个功率基本单元包括具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽，所述另外的沟槽电极耦合到所述控制沟槽电极。另外，所述至少一个功率基本单元具有：至少一个有源台面，包括源极区和沟道区，所述源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，所述沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置成邻近控制沟槽的侧壁，并且其中，所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并且控制所述有源台面中的负载电流，所述另外的沟槽电极不被配置为控制负载电流；和电浮置半导体势垒区，实现在半导体本体中并且包括第二导电类型的掺杂剂，所述势垒区与有源台面和所述另外的沟槽的底部二者横向重叠。
根据另一实施例，一种处理IGBT的方法包括：提供半导体本体，半导体本体被配置为耦合到IGBT的第一负载端子和第二负载端子并且包括漂移区，漂移区被配置成在所述端子之间传导负载电流，漂移区包括第一导电类型的掺杂剂；以及形成至少一个功率基本单元，所述至少一个功率基本单元包括：具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽，所述另外的沟槽电极耦合到所述控制沟槽电极；至少一个有源台面，所述有源台面包括源极区和沟道区，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置为邻近控制沟槽的侧壁，并且其中所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并控制有源台面中的负载电流，所述另外的沟槽电极不被配置为控制负载电流；以及，在半导体本体中，形成电浮置半导体势垒区，所述电浮置半导体势垒区包括第二导电类型的掺杂剂，所述势垒区与所述有源台面和另外的沟槽的底部二者横向重叠。
根据实施例，一种IGBT包括：半导体本体，耦合到IGBT的第一负载端子和第二负载端子并包括漂移区，所述漂移区被配置为在所述端子之间传导负载电流，所述漂移区包括第一导电类型的掺杂剂；以及至少一个功率基本单元，所述至少一个功率基本单元包括具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽。另外，所述至少一个功率基本单元具有：至少一个有源台面，包括源极区和沟道区，所述源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，所述沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置成邻近控制沟槽的侧壁，并且其中，所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并且控制所述有源台面中的负载电流；和电浮置半导体势垒区，实现在半导体本体中并且包括第二导电类型的掺杂剂，所述势垒区与有源台面的整个宽度和所述另外的沟槽的底部二者横向重叠。
根据另一实施例，一种处理IGBT的方法包括：提供半导体本体，半导体本体被配置为耦合到IGBT的第一负载端子和第二负载端子并且包括漂移区，漂移区被配置成在所述端子之间传导负载电流，漂移区包括第一导电类型的掺杂剂；以及形成至少一个功率基本单元，所述至少一个功率基本单元包括：具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽；至少一个有源台面，所述有源台面包括源极区和沟道区，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置为邻近控制沟槽的侧壁，并且其中所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并控制有源台面中的负载电流；以及，在半导体本体中，形成电浮置半导体势垒区，所述电浮置半导体势垒区包括第二导电类型的掺杂剂，所述势垒区与所述有源台面的整个宽度和另外的沟槽的底部二者横向重叠。
根据实施例，一种IGBT包括：半导体本体，耦合到IGBT的第一负载端子和第二负载端子并且包括被配置为在所述端子之间传导负载电流的漂移区，所述漂移区包括第一导电类型的掺杂剂；以及至少一个功率基本单元，包括具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽。此外，所述至少一个功率基本单元具有：至少一个有源台面，所述有源台面包括源极区和沟道区，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置为邻近控制沟槽的侧壁，并且其中所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并控制有源台面中的负载电流；以及至少一个无源台面，被布置为邻近所述至少一个另外的沟槽，其中，第一负载端子和所述无源台面之间的过渡部至少为第一导电类型的电荷载流子提供电绝缘；以及半导体势垒区域，在半导体本体中实现并且包括第二导电类型的掺杂剂。控制沟槽和另外的沟槽二者的相应的下部延伸到势垒区中，每个下部由相应沟槽的最深的五分之一部分形成。通过控制沟槽的下部和势垒区之间的过渡部来限定总有源相交区域，并且通过另外的沟槽的下部和势垒区之间的过渡部限定总另外的相交区域。所述有源相交区域总计达所述另外的相交区域的至少十分之一并且不大于所述另外的相交区域。
根据实施例，一种处理IGBT的方法包括：提供半导体本体，半导体本体耦合到IGBT的第一负载端子和第二负载端子并且包括漂移区，漂移区被配置成在所述端子之间传导负载电流，漂移区包括第一导电类型的掺杂剂；以及形成至少一个功率基本单元，所述至少一个功率基本单元包括：具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽。另外，所述至少一个功率基本单元具有至少一个有源台面，所述有源台面包括源极区和沟道区，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置为邻近控制沟槽的侧壁，并且其中所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并控制有源台面中的负载电流；以及，至少一个无源台面，布置成邻近所述至少一个另外的沟槽，其中第一负载端子和无源台面之间的过渡部至少为第一导电类型的电荷载流子提供电绝缘；以及，在半导体本体中形成包括第二导电类型的掺杂剂的半导体势垒区，使得：控制沟槽和所述另外的沟槽的相应的下部延伸到势垒区中，每个下部均由相应沟槽最深的五分之一部分形成，总有源相交区域由控制沟槽的下部和势垒区之间的过渡部限定，并且总另外的相交区域由所述另外的沟槽的下部和势垒区之间的过渡部限定；并且使得有源相交区域总计达所述另外的相交区域的至少十分之一，并且不大于所述另外的相交区域。
例如，控制沟槽和另外的沟槽二者的相应上部部分地延伸到势垒区中，每个上部均由相应沟槽的其余五分之四部分形成，控制沟槽的上部被布置为邻近源极区和沟道区。
根据实施例，一种IGBT包括：半导体本体，耦合到IGBT的第一负载端子和第二负载端子并包括漂移区，所述漂移区被配置为在所述端子之间传导负载电流，所述漂移区包括第一导电类型的掺杂剂；以及至少一个功率基本单元，包括具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽。另外，所述至少一个功率基本单元具有：包括源极区和沟道区的至少一个有源台面，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置成邻近控制沟槽的侧壁，并且其中，所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并且控制所述有源台面中的负载电流；和至少一个无源台面，被布置为邻近所述至少一个另外的沟槽，其中第一负载端子和无源台面之间的过渡部至少为第一导电类型的电荷载流子提供电绝缘；以及半导体势垒区，在半导体本体中实现并且包括第二导电类型的掺杂剂。控制沟槽和另外的沟槽二者的相应下部延伸到势垒区中，每个下部由相应沟槽的最深的五分之一部分形成。控制沟槽和另外的沟槽二者的相应上部由相应沟槽的其余五分之四部分形成，控制沟槽的所述上部被布置为邻近所述源极区和所述沟道区。总有源相交区域由控制沟槽的下部和势垒区之间的过渡部限定，并且总另外的相交区域由另外的沟槽的下部和所述势垒区之间的过渡部限定。总沟道相交区域由控制沟槽的上部和一子区之间的过渡部限定，所述子区由有源台面中的源极区和沟道区二者形成。总沟道相交区域小于所述有源相交区域和所述另外的相交区域的总和。
根据实施例，一种处理IGBT的方法包括：提供半导体本体，半导体本体耦合到IGBT的第一负载端子和第二负载端子并且包括漂移区，漂移区被配置成在所述端子之间传导负载电流，漂移区包括第一导电类型的掺杂剂；以及形成至少一个功率基本单元，所述至少一个功率基本单元包括：具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽。另外，所述至少一个功率基本单元具有：至少一个有源台面，所述有源台面包括源极区和沟道区，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置为邻近控制沟槽的侧壁，并且其中所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并控制有源台面中的负载电流；以及至少一个无源台面，布置成邻近所述至少一个另外的沟槽，其中第一负载端子和无源台面之间的过渡部至少为第一导电类型的电荷载流子提供电绝缘；以及，在半导体本体中形成包括第二导电类型的掺杂剂的半导体势垒区，使得：控制沟槽和所述另外的沟槽二者的相应下部延伸到势垒区中，每个下部均由相应沟槽的最深的五分之一部分形成；使得控制沟槽和另外的沟槽二者的相应上部由相应沟槽的其余五分之四部分形成，所述控制沟槽的上部被布置成邻近源极区和沟道区；使得总有源相交区域由控制沟槽的下部和势垒区之间的过渡部限定；使得总另外的相交区域由所述另外的沟槽的下部和势垒区之间的过渡部限定；使得总沟道相交区域由控制沟槽的上部和一子区之间的过渡部限定，所述子区由有源台面中的源极区和沟道区二者形成；并且使得总沟道相交区域小于有源相交区域和所述另外的相交区域的总和。
上述的另外的沟槽可以是虚拟沟槽，并且另外的沟槽电极可以是虚拟沟槽电极。虚拟沟槽电极可以电耦合到控制沟槽电极。例如，虚拟沟槽电极和控制沟槽电极二者都电耦合到IGBT的控制端子，其中，例如，控制端子可以电连接到用于驱动IGBT的驱动器单元的输出。例如，虚拟沟槽电极和控制沟槽电极二者都电连接到IGBT的控制端子，即通过相应的低欧姆连接。例如，虚拟沟槽电极的电位可以至少基本上与控制沟槽电极的电位相同。在另一实施例中，控制端子和控制沟槽电极之间的第一欧姆电阻可以不同于控制端子和虚拟沟槽电极之间的第二欧姆电阻。例如，第一欧姆电阻和第二欧姆电阻之间的差可以在0Ω到100Ω的范围内。例如，第二欧姆电阻大于第一欧姆电阻。
本领域的技术人员在阅读下面的详细描述并且在观看附图时将认识到附加特征和优点。
附图说明
附图中的各部分不一定按比例，而是将重点放在图示本发明的原理。而且，在附图中，相似的附图标记表示对应部分。在附图中：
图1示意性并且示例性地图示根据一个或多个实施例的IGBT的水平投影的区段；
图2示意性并且示例性地图示了根据一个或多个实施例的IGBT的竖直剖面的区段；
图3示意性并且示例性地图示根据一些实施例的IGBT的水平投影的区段；
图4示意性并且示例性地图示根据一个或多个实施例的IGBT中的掺杂剂浓度的路线；
图5示意性并且示例性地图示根据一个或多个实施例的IGBT的竖直剖面的区段；
图6示意性并且示例性地图示根据一个或多个实施例的IGBT的竖直剖面的区段；
图7示意性并且示例性地图示根据一个或多个实施例的处理IGBT的方法的步骤；
图8示意性并且示例性地图示根据一个或多个实施例的IGBT的竖直剖面的区段；
图9示意性并且示例性地图示根据一个或多个实施例的IGBT的竖直剖面的区段；
图10示意性并且示例性地图示根据一个或多个实施例的IGBT的竖直剖面的区段；和
图11示意性并且示例性地图示根据一个或多个实施例的IGBT的透视投影的区段。
具体实施方式
在下面的详细描述中参考附图，该附图形成详细描述的一部分并且附图中通过图示的方式示出了可以实施本发明的特定实施例。
在该方面，诸如“顶”、“底”、“下”、“前”、“后”、“背”、“首”、“尾”、“下”、“上”等方向术语可以参照所描述的附图的取向来使用。因为实施例的各部分可以被定位成多个不同的取向，所以方向术语被用于说明的目的并且决不是限制性的。应该理解的是，在不脱离本发明的范围的情况下可以利用其他实施例并且可以进行结构或逻辑改变。因此，以下详细描述不应以限制意义理解，并且本发明的范围由所附权利要求限定。
现在将详细参考各个实施例，实施例的一个或多个示例在附图中图示。每个示例作为解释被提供，并且不意味着对本发明的限制。例如，作为一个实施例的一部分图示或描述的特征可以用在其他实施例上或与其他实施例结合使用，以产生又一个实施例。意图是本发明包括这样的修改和变化。使用特定语言来描述各示例，该特定语言不应被解释为限制所附权利要求的范围。附图不是按比例的，并且仅用于说明目的。为了清楚起见，如果没有另外说明，则相同元件或制造步骤在不同附图中由相同的附图标记表示。
在本说明书中使用的术语“水平”意图描述基本上平行于半导体衬底或半导体结构的水平表面的取向。这例如可以是半导体晶片或管芯或芯片的表面。例如，下面提到的第一横向方向X和第二横向方向Y都可以是水平方向，其中第一横向方向X和第二横向方向Y可以彼此垂直。
在本说明书中使用的术语“竖直”意图描述基本垂直于水平表面(即平行于半导体晶片/芯片/管芯的表面的法线方向)布置的取向。例如，下面提到的延伸方向Z可以是垂直于第一横向方向X和第二横向方向Y二者的延伸方向。
在本说明书中，n掺杂被称为“第一导电类型”，而p掺杂被称为“第二导电类型”。替代地，可以采用相反的掺杂关系，使得第一导电类型可以是p掺杂并且第二导电类型可以是n掺杂。
在本说明书的情境中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”意图描述在半导体器件的两个区、区段、区域、部分或部件之间或一个或多个器件的不同端子之间或半导体器件的端子或金属化部或电极与半导体器件的部分或部件之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的情境中，术语“接触”意图描述在相应半导体器件的两个元件之间存在直接物理连接；例如，彼此接触的两个元件之间的过渡部可能不包括另外的中间元件或类似物。
此外，在本说明书的情境中，如果没有另外说明，则术语“电绝缘”在其一般有效理解的情境中被使用，并且因此意图描述两个或更多个部件彼此分离定位并且没有连接这些部件的欧姆连接。然而，彼此电绝缘的部件仍然可以彼此耦合，例如机械耦合和/或电容性耦合和/或电感性耦合。举例来说，电容器的两个电极可以彼此电绝缘并且同时例如通过绝缘体(例如电介质)机械地且电容地彼此耦合。
在本说明书中描述的特定实施例涉及但不限于例如展现条形单元或网格状单元配置的IGBT，例如可以在功率转换器或电源内使用的IGBT。因此，在实施例中，这种IGBT可以被配置为承载要被馈送到负载和/或相应地由电源提供的负载电流。例如，IGBT可以包括一个或多个有源功率半导体单元，诸如单片集成的IGBT单元和/或单片集成的RC-IGBT单元。这样的晶体管单元可以集成在功率半导体模块中。多个这样的单元可以构成与IGBT的有源区一起布置的单元场。
本说明书中使用的术语“IGBT”意图描述具有高压阻断和/或高电流承载能力的单芯片上的半导体器件。换句话说，这种IGBT意图用于高电流(通常在安培范围内，例如高达几十或几百安培)和/或高电压(通常高于15V，更通常是100V及以上，例如高达至少400V)。
例如，下面描述的IGBT可以是展现条形单元配置或者网格单元配置的半导体晶体管，并且可以被配置为在低、中和/或高电压应用中用作功率部件。
例如，在本说明书中使用的术语“IGBT”不涉及MOSFET配置，并且不涉及用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
图1示意性并且示例性地图示了根据一个或多个实施例的IGBT1的水平投影的区段。图2示意性并且示例性地图示了根据一个或多个实施例的IGBT1的实施例的竖直剖面的区段。下面它将参照图1和图2中的每一个。
例如，IGBT1包括耦合到第一负载端子11和第二负载端子12的半导体本体10。例如，第一负载端子11是发射极端子，而第二负载端子12可以是集电极端子。
半导体本体10可以包括具有第一导电类型的掺杂剂的漂移区100。例如，如技术人员已知的，取决于IGBT1将被设计成所针对的阻断电压额定值来选择沿延伸方向Z的漂移区100的延伸及其掺杂剂浓度。
此外，第一负载端子11可以布置在IGBT1的前侧并且可以包括前侧金属化部。第二负载端子12可以布置在例如与前侧相对的IGBT1的背侧，并且可以包括例如背侧金属化部。因此，IGBT1可以展现竖直配置。在另一个实施例中，第一负载端子11和第二负载端子12二者都可被布置在IGBT1的共同侧，例如，二者都在前侧。
IGBT1还可以包括有源区1-2，无源终止结构1-3和芯片边缘1-4。芯片边缘1-4可以横向终止半导体本体10，例如，芯片边缘1-4可能已经例如通过晶片划切而产生，并且可以沿着延伸方向Z延伸。无源终止结构1-3可以布置在有源区1-2和芯片边缘1-4之间，如图1中所示。
在本说明书中，以常规方式采用术语“有源区”和“终止结构”，即，有源区1-2和终止结构1-3可以被配置为提供通常与之关联的主要技术功能。根据一个实施例，例如，IGBT1的有源区1-2被配置为在端子11、12之间传导负载电流，而终止结构1-3不传导负载电流，而是实现关于如下各项的功能：电场路线、确保阻断能力、安全终止有源区1-2等等。例如，该终止结构1-3可以完全围绕有源区1-2，如图1中所示。
有源区1-2可以包括至少一个功率基本单元1-1。在实施例中，在有源区1-2内包括多个这种功率基本单元1-1。功率基本单元1-1的数量可以大于100，大于1000，或甚至大于10,000。
每个功率基本单元1-1可以展现如图1中示意性图示的条形配置，其中每个功率基本单元1-1和其部件中的至少一个或多个在一个横向方向上(例如沿着第二横向方向Y)的总横向延伸可以基本上对应于有源区1-2沿着该横向方向的总延伸。然而，这不排除沿着第二横向方向Y构造相应功率基本单元1-1的一个或多个部件；例如在实施例中，下面提到的源极区(附图标记101)可以在相应功率基本单元1-1内沿着第二横向方向Y被构造。例如，源极区仅在局部被提供，其中间隔区(例如，具有第二导电类型)沿第二横向方向Y分离邻近的局部源极区(参见图11)。
在另一个实施例中，每个功率基本单元1-1可以展现网格配置，其中每个功率基本单元1-1的横向延伸可以显著小于有源区1-2的总横向延伸。
在实施例中，被包括在有源区1-2中的所述多个功率基本单元1-1中的每一个都展现相同的设置。现在将参考图2来描述这种设置的示例。然而，这不排除有源区1-2还包括不同类型的其他单元，例如辅助单元等(未图示)。
每个功率基本单元1-1可以至少部分地延伸到所述半导体本体10中并且可以包括至少漂移区100的区段。此外，每个功率基本单元1-1可以与第一负载端子11电连接。每个功率基本单元1-1可以被配置为在所述端子11和12之间传导负载电流的一部分，并且阻断在所述端子11和12之间施加的阻断电压。
为了控制IGBT1，每个功率基本单元1-1可以可操作地耦合至控制电极141或分别包括控制电极141，控制电极141被配置成选择性地将相应功率基本单元1-1设置成导通状态和阻断状态之一。
例如，参照图2中所示的示例，源极区101可与第一负载端子11电连接，并且可以包括第一导电类型的掺杂剂，例如，处于比漂移区100显著更大的掺杂剂浓度。此外，可提供沟道区102，沟道区102包括第二导电类型的掺杂剂并且将源极区101和漂移区100彼此分离，例如，沟道区102将源极区101与漂移区100隔离。
例如，至少一个功率基本单元1-1包括至少一个控制沟槽14，控制沟槽14具有控制沟槽电极141。
此外，在实施例中，至少一个功率基本单元1-1可以包括至少一个另外的沟槽15，另外的沟槽15具有另外的沟槽电极151。另外的沟槽电极151可以耦合到控制沟槽电极141。
上面提到的另外的沟槽15可以是虚拟沟槽，并且所述另外的沟槽电极151可以是虚拟沟槽电极。虚拟沟槽电极151可以电耦合到控制沟槽电极141。例如，虚拟沟槽电极151和控制沟槽电极141二者都电耦合到IGBT1的控制端子13，其中，例如，控制端子13可以电连接到用于驱动IGBT1的驱动器单元(未图示)的输出。例如，虚拟沟槽电极151和控制沟槽电极141二者都电连接到IGBT1的控制端子13，即通过相应的低欧姆连接(未图示)。例如，虚拟沟槽电极151的电位可以与控制沟槽电极141的电位至少基本上相同。在另一个实施例中，控制端子13和控制沟槽电极141之间的第一欧姆电阻可以不同于控制端子13和虚拟沟槽电极151之间的第二欧姆电阻。例如，第一欧姆电阻和第二欧姆电阻之间的差可以在0Ω到100Ω的范围内。例如，第二欧姆电阻大于第一欧姆电阻。
在另一个实施例中，另外的沟槽15可以是与虚拟沟槽不同类型的沟槽，例如，源极沟槽(如下面进一步描述的)，浮置沟道(如下面进一步描述的)或另外的控制沟槽。
为了说明的目的，所述另外的沟槽15在下面几乎总是被称为虚拟沟槽15，例如，具有如上面描述的限制的虚拟沟槽15。然而，应理解的是，根据其他实施例，如下所述的虚拟沟槽15可以用另一沟槽类型(例如，用源极沟槽(如下面进一步描述的)、浮置沟槽(如下面进一步描述的)或另外的控制沟槽之一)替换，但是本说明书主要涉及另外的沟槽15被实现为如上所述的虚拟沟槽的情况。
例如，控制沟槽14和虚拟沟槽15二者都可以沿延伸方向Z延伸到半导体本体10中并且二者都可以包括绝缘体142、152，绝缘体142、152将相应沟槽电极141、151与半导体本体10绝缘。
根据实施例，所述至少一个控制沟槽14和所述至少一个虚拟沟槽15的沟槽电极141、151二者都可以电耦合(例如，电连接)到IGBT1的控制端子13。
例如，控制端子13是栅极端子。此外，控制端子13可以电连接到控制沟槽电极141并且例如通过至少绝缘结构132与第一负载端子11、第二负载端子12和半导体本体10电绝缘。
在实施例中，可以通过在第一负载端子11和控制端子13之间施加电压来控制IGBT1，例如，以便选择性地将IGBT1设置成导通状态和阻断状态之一。
例如，IGBT1被配置成基于栅极-发射极电压VGE例如按照技术人员已知的控制IGBT的原理性方式来控制。
在实施例中，虚拟沟槽电极151也可以电连接到控制端子13，并且因此接收与控制沟槽电极141相同的控制信号。
在另一个实施例中，虚拟沟槽电极151可以通过电阻器电耦合到控制端子13，电阻器具有1e-3欧姆到1欧姆范围内、1欧姆至10欧姆范围内或10欧姆至100欧姆范围内的电阻。
在另一个实施例中，虚拟沟槽电极151电连接到第二控制端子(未图示)并因此接收与被提供给控制沟槽电极141的控制信号不同的控制信号。
此外，IGBT1的所述至少一个功率基本单元1-1可以具有至少一个有源台面18，有源台面18电连接到第一负载端子11，有源台面18包括源极区101、沟道区102和部分漂移区100，其中，在所述有源台面18中，这些区域101、102、100中的相应区段可以被布置成邻近控制沟槽14的侧壁144，如在图2中示例性地图示的。例如，源极区101和沟道区102二者都例如通过接触插头111电连接到第一负载端子11。
此外，所述控制沟槽电极141(本文中也称为控制电极141)可以被配置为从控制端子13接收控制信号并控制有源台面18中的负载电流，例如通过在沟道区102中引发反转沟道从而将IGBT1设置为导通状态。因此，第一负载端子11和有源台面18之间的过渡部181可以提供接口用于负载电流从第一负载端子11传递到半导体本体10中和/或反之。
例如，被包括在有源区1-2中的所有功率基本单元1-1的所述控制电极141可以被电连接到控制端子13。
除了被包括在所述至少一个功率基本单元1-1中的有源台面18，IGBT1的所述至少一个功率基本单元1-1也可以具有至少一个无源台面19，例如布置成邻近至少一个虚拟沟槽15，其中第一负载端子11和无源台面19之间的过渡部191至少为第一导电类型的电荷载流子提供电绝缘。
在实施例中，功率基本单元1-1可以被配置成防止负载电流穿过无源台面19和第一负载端子11之间的所述过渡部191。例如，无源台面19不允许引发反转沟道。与有源台面18相反，根据实施例，无源台面19在IGBT1导通状态期间不传导负载电流。例如，无源台面19可以被认为是不用于承载负载电流的目的的废弃台面。
关于图2和图5，有源台面18的两种变型将被阐明。例如，参照图5，在第一变型中，源极区101可以布置在接触插头111的两侧，例如源极区101的两个区段利用他们的内侧与接触插头111接触并且利用他们的外侧与沟槽侧壁(例如，144和154(或164))接触，所述沟槽侧壁在空间上限制有源台面18。在该第一变型中，有源台面18可以被认为在第一横向方向X沿着其整个延伸，即沿着其整个宽度是有源的。现在再次参照图2，在第二变型中，有源台面18不是沿着其整个宽度有源的，而是被划分成有源部分和无源部分，其中每个所述部分可以具有相同份额的总台面体积。例如，源极区101仅存在于接触插头111与控制沟槽14的侧壁144之间。在存在源极区101的部分中，有源台面18可以是有源的，例如传导部分负载电流。在接触插头111的另一侧，例如面对除控制沟槽之外的另一类型的沟槽(例如虚拟沟槽或源极沟槽(在下面进一步提到))的那一侧，有源台面18可以具有其无源部分；在那里，由于没有源极区101，所述不能引发反转沟道，并且因此不能传导负载电流的任何部分。
在本文中，无源台面19的描述可以类似地适用于有源台面18的无源部分。
在无源台面19的第一实施例中，无源台面19没有电连接到所述第一负载端子11，而是例如通过绝缘层112与其电绝缘。在该实施例中，第一负载端子11和无源台面19之间的过渡部191不仅为第一导电类型的电荷载流子提供电绝缘，而且为第二导电类型的电荷载流子提供电绝缘。为此，如图2中所示，在变型中，无源台面19既不包括源极区101的区段也不包括沟道区102的区段，也不通过接触插头(参见参考标记111)接触无源台面19。在另一变型中，无源台面19可以按照与有源台面18类似的方式(例如，通过也包括源极区101的区段和/或沟道区102的区段)被配置，与有源台面18的不同之处包括：无源台面19的源极区101(如果存在)的区段和沟道区102的区段都不电连接到第一负载端子11。根据无源台面19的第一实施例，完全没有电流穿过所述过渡部191。
在无源台面19的第二实施例中，无源台面19可以电连接至第一负载端子11，其中第一负载端子11和无源台面19之间的过渡部191仅为第一导电类型的电荷载流子提供电绝缘，但不为第二导电类型的电荷载流子提供电绝缘。换句话说，在该第二实施例中，无源台面19可以被配置为允许第二导电类型的电荷载流子的电流(例如，空穴电流)经过所述过渡部191。例如，取决于邻近于无源台面19的沟槽的沟槽电极(例如虚拟沟槽电极151)的电位，这种空穴电流可能仅暂时产生，例如在实施关断操作之前的短时间，例如以便减少存在于半导体本体10中的总电荷载流子浓度。如上所述的，在该第二实施例中，无源台面19可以电连接到第一负载端子11。例如，无源台面19的具有第二导电类型的掺杂剂的掺杂接触区(未图示)(其不同于下面提到的势垒区105)可以例如通过接触插头电连接到第一负载端子11，该接触插头可以与可以用于接触有源台面18的接触插头111的类型类似或相同。掺杂接触区(未图示)具有第二导电类型的掺杂剂并且可以将存在于无源台面19内的漂移区100的区段与第一负载端子11隔离。例如，根据无源台面19的第二实施例，在无源台面19内，不存在电连接至所述第一负载端子11的掺杂有第一导电类型的掺杂剂的区。
无源台面19(或者相应地，有源台面18的无源部分)的上述第一实施例和第二实施例可以允许提供功率基本单元1-1的配置以防止负载电流穿过无源台面19和第一负载端子11之间的所述过渡部191。
无源台面19可以由控制沟槽14和另外的沟槽(例如，虚拟沟槽15)横向限制，或者由虚拟沟槽15和另一沟槽类型(其将在下面被进一步阐明)横向限制。下面将描述无源台面19的其他可选方面。例如，根据实施例，即使该虚拟沟槽电极151在示例中可以电连接到控制端子13，虚拟沟槽电极151也不被配置为控制无源台面19中的负载电流，因为无源台面19(或，相应地，有源台面18的无源部分)不允许在无源台面19内引发反转沟道。因此，在实施例中，不用于控制负载电流的虚拟沟槽电极151(即另外的沟槽电极)的配置可以通过如下方式实现：将虚拟沟槽15(即另外的沟槽)定位在两个无源台面19之间并且邻近这两个无源台面19，或相应地，定位在两个有源台面18的无源部分之间并且邻近该无源部分，或相应地，定位在一侧的无源台面19和另一侧的有源台面18的无源台面部分之间并且邻近无源台面19和该无源台面部分。
IGBT1的所述至少一个功率基本单元1-1可以具有半导体势垒区105(在下面被称为势垒区)，半导体势垒区105在半导体本体10中实现并且包括第二导电类型的掺杂剂。
在实施例中，势垒区105可以与有源台面18和虚拟沟槽15的底部155二者横向重叠，例如，如图2中所示。还如图8和图9中清楚地图示的，势垒区105可以与有源台面18的宽度(例如，沿着第一横向方向X)的至少50％重叠。在实施例中，势垒区可以与有源台面18的宽度(例如，沿着第一横向方向X)的多于50％(例如与有源台面18的整个宽度)以及可选地还与虚拟沟槽15的整个宽度重叠。此处要强调的是，势垒区105可以是电浮置的，并且在至少一个功率基本单元不包括无源台面19的情况下也可以形成所述横向重叠。另外，如图示的，势垒区105也可以与控制沟槽14横向重叠，例如与控制沟槽14的底部145横向重叠，例如与控制沟槽14的整个底部145横向重叠。
不管所述横向重叠如何，在实施例中，势垒区105是电浮置的。例如，势垒区105不与限定的电位电连接，例如既不与第一负载端子11也不与第二负载端子12也不与控制端子13电连接。在实施例中，电浮置势垒区105可以通过具有高欧姆电阻的连接被连接到限定的电位(例如，连接到接触部的电位或连接到另一个半导体区的电位)。例如，通过所述高欧姆连接，在IGBT1的开关操作期间，势垒区105的电位暂时与限定的电位解耦合。所述解耦和可以在所述开关操作的时间尺度上(例如至少10ns期间，或者至少100ns期间，或者至少10μs期间)发生。例如，所述高欧姆连接的电阻总计大于1e2Ω，或大于1e6Ω。在实施例中，第一负载端子11和势垒区105之间的欧姆电阻(例如静止情况期间测量的欧姆电阻)总计大于1e2Ω，或大于1e6Ω。例如，在实施例中，为了确保势垒区105电浮置，势垒区105不延伸到无源终止结构1-3中；例如势垒区105可以排他地布置在有源区1-2内。
在实施例中，势垒区105被配置为提供有源台面18的区段和虚拟沟槽15的底部155之间的导电路径。因此，势垒区105可被配置成把有源台面18的区段的电位引导到虚拟沟槽15的底部155。
根据实施例，势垒区105可展现大于10Ωcm和小于1000Ωcm的电阻率，例如，大于100Ωcm和小于500Ωcm的电阻率。
势垒区105可以包括以下各项中的至少一项：硼(B)、铝(Al)、二氟化硼(BF2)、三氟化硼(BF3)或它们的组合。根据实施例，这些示例性材料中相应的一个可以用作掺杂剂材料。此外，可以将这些示例性材料中相应的一个植入到半导体本体10中以形成势垒区105。
例如，势垒区105展现大于1e14cm-3且小于1e18cm-3的掺杂剂浓度。例如总计为近似1e16cm-3的所述掺杂剂浓度可以存在于沿着延伸方向Z至少0.5μm或至少1μm的延伸。
此外，势垒区105可以在虚拟沟槽15的底部155延伸到势垒区105中的区中展现最大掺杂剂浓度。
沿着延伸方向Z的第二导电类型的掺杂剂的掺杂剂浓度的示例性路线在图4中图示。这种路线可以存在于有源台面18和无源台面19二者中。因此，在相应台面18/19的上区段(例如靠近第一负载端子11)中，掺杂剂浓度CC可以相对较高，以便提供沟道区102(即，例如，在无源台面19的情况下不与第一负载端子电连接)。掺杂剂浓度CC然后在台面的存在漂移区100的区段中迅速降低。如技术人员已知的，沟道区102和漂移区100之间的过渡部可以在相应台面内形成第一pn结1021。在无源台面19不包括沟道区102的区段的情况下，在第一负载端子11的开始与势垒区105的开始之间的掺杂剂浓度CC的值将相应地处于与局部最小值LM对应的值，如图2中所示。然后，例如，在相应的沟槽底部145/155之前，掺杂剂浓度CC增加(再次)以便形成势垒区105。如所示的，势垒区105可以在一深度水平处展现其掺杂剂浓度最大值CCM，所述深度水平与相应沟槽终止处的水平(例如在虚拟沟槽15的底部155的水平处)相同。
关于势垒区105的示例性空间尺度，势垒区105可以延伸到有源台面18中，并从那里延伸到控制沟槽14的底部145下方并且穿过无源台面19，以便与虚拟沟槽15的底部155对接。在实施例中，虚拟沟槽15的底部155和控制沟槽14的底部145二者都可以延伸到势垒区105中。
势垒区105可以通过漂移区100的至少一部分与沟道区102分离。例如，势垒区105可形成“地毯”，该“地毯”被布置成平行于第一负载端子11和第二负载端子12二者并且通过至少漂移区100与这些端子11、12中的每一个分离。势垒区105的这种地毯状配置可以定位在半导体本体10内，使得沟槽底部145和155可以插入势垒区105中。
例如，所述势垒区105沿着延伸方向Z展现出在0.1μm到0.5μm范围内，在0.5μm到1μm范围内，或在1μm到5μm范围内的厚度。
在势垒区105之后，漂移区100可沿着延伸方向Z延伸直到它与掺杂接触区108对接，掺杂接触区108被布置为与第二负载端子12电接触。漂移区100的布置在势垒区105和掺杂接触区108之间的区段可以形成漂移区100的主要部分。
掺杂接触区108可以根据IGBT1的配置来形成；例如，掺杂接触区108可以包括具有第二导电类型的掺杂剂的发射极区。为了形成RC-IGBT，掺杂接触区108可以包括发射极区，该发射极区具有第二导电类型的掺杂剂并且被具有第一导电类型的掺杂剂的小区段贯穿，该小区段也与第二负载端子12电连接并且通常被称为“n-短段”。
在IGBT1的实施例中，掺杂接触区108包括p型发射极，并且有源台面18可以与p型发射极108完全横向重叠。
此外，掺杂接触区108可以包括例如p型发射极区和漂移区100之间的第一导电类型的场停止区。在IGBT的情境中，场停止区的概念通常为技术人员所知，并且因此避免进一步阐明该可选方面。
返回到势垒区105，该势垒区105可以与漂移区100形成上pn结1051和下pn结1052中每一个。例如，下pn结1052被布置成低于虚拟沟槽15的底部155和控制沟槽14的底部145二者。例如，上pn结1051被布置在有源台面18和无源台面19二者内。
第一pn结1021和上pn结1051之间沿着延伸方向Z的距离可以总计至少0.5μm。因此，根据实施例，两个pn结1021和1051不彼此相同，而是通过漂移区100彼此分离。换句话说，势垒区105可以通过漂移区100的至少一部分与沟道区102分离。
例如，上pn结1051甚至可被布置为低于虚拟沟槽15的底部155和控制沟槽14的底部145二者(其中该示例未被图示)。在这种情况下，虚拟沟槽15的底部155和上pn结1051之间沿着延伸方向Z的距离可以小于3μm，小于2μm，或甚至小于1μm。
势垒区105可以被实现为IGBT1的有源单元场1-2内的连续势垒层，例如作为所述“地毯”。如上面已经指出的，虚拟沟槽15的底部155与控制沟槽14的底部145这二者都可以延伸到势垒区105中，例如，虚拟沟槽15和控制沟槽14二者都可以延伸到势垒区105中达至少100nm，至少500nm或至少1000nm。
如上面已经提到的，IGBT1可以包括多个功率基本单元1-1，例如，它们全部被包括在有源区1-2中。例如，势垒区105将被包括在多个功率基本单元1-1中的无源台面19彼此连接。例如，为该目的，势垒区105可以例如按照与关于图2中的一个功率基本单元1-1示意性图示的方式部分延伸到每个无源台面19中。
进一步参照图3中的图示，势垒区105可包括一个或多个凹部1053，其中漂移区100完全延伸到所述一个或多个凹部1053的每个中，并且其中所述一个或多个凹部1053与有源台面18横向重叠。
遵守上面介绍的视觉词汇，势垒区105可被实现为“拼接地毯”，其中所述一个或多个凹部1053被完全填充有漂移区100的区段。凹部1053的尺寸、位置和数量可以根据单元配置来选择。例如，如果所述一个或多个功率基本单元1-1被实现为条形单元，则条状凹部1053可能是适当的(参见变型A)。替代地，可提供多个小的网格状凹部1053(参见变型B和D)或单个更大的凹部1053(参见变型C)。
例如，所述一个或多个凹部1053提供负载电流通路。因此，根据实施例，由半导体本体10传导的负载电流不必穿越势垒区105，而是可以途经一个或多个凹部1053。
例如，在反转沟道的竖直投影(沿着延伸方向Z)中势垒区105不存在，即，展现所述至少一个凹部1053，所述反转沟道可以在有源台面18中被引发。在这方面，要回顾，在一个或多个功率基本单元1-1中的每一个内，源极区101可以沿着第二横向方向Y被横向构造。源极区101的该横向结构可以通过势垒区150中的凹部1053的对应位置来反映。
在此情形中，应当理解的是，本文中所描述的横向重叠指代IGBT1的竖直剖面的区段(例如平行于由第一横向方向X和延伸(竖直)方向Z限定的平面)，例如指代其中势垒区105不展现一个或多个所述凹部1053的区段，所述横向重叠可以存在于势垒区105和(一个或多个)功率基本单元1-1的其它部分(例如有源台面18和另外的沟槽15中至少一个)之间。这例如在图11的示意性和示例性图示中被更清楚地示出；在那里，势垒区105具有沿着第一横向方向X纵向延伸的条状凹部1053。当然，在存在这种凹部1053的区中，在势垒区105与(一个或多个)功率基本单元1-1的其他部分之间可能不存在横向重叠。此外，也如图11中所示，示例性地实现了源极区101的介绍性提及和可选的横向结构；相应地，在实施例中，源极区101可以在相应的功率基本单元1-1内沿着第二横向方向Y被构造。例如，源极区仅被局部提供，其中间隔区(例如，由第二导电类型的沟道区102形成)沿第二横向方向Y分离邻近的局部源极区101。此外，至少一些局部源极区101可以与至少一个凹部1053横向重叠，如图11中示例性图示的。
参照图6中示意性图示的实施例，IGBT1的所述至少一个功率基本单元1-1还可以包括至少一个源极沟槽16，源极沟槽16沿着延伸方向Z延伸到半导体本体10中并且包括绝缘体162，绝缘体162使源极沟槽电极161与半导体本体10绝缘，源极沟槽电极161电连接到第一负载端子11。
例如，所述至少一个源极沟槽16布置在控制沟槽14和虚拟沟槽15之间，如图6中所示。在实施例中，至少一个功率基本单元1-1可以包括多于一个源极沟槽16，例如，两个源极沟槽16，其中所述源极沟槽的每个沟槽电极161可以电连接到第一负载端子11。例如，多于一个的源极沟槽16被布置在一侧的控制沟槽14与另一侧的虚拟沟槽15之间。
在实施例中，有源台面18可由控制沟槽14和源极沟槽16横向限制。例如，控制沟槽14的侧壁144和源极沟槽16的侧壁164沿第一横向方向X限制有源台面18。可以按照参照图2被示例性描述的方式配置有源台面18，例如，接触插头111可以将沟道区102的区段和源极区101的(一个或多个)区段这二者都电连接到第一负载端子11。
此外，根据图6中所示的实施例，所述至少一个功率基本单元1-1可以包括多于一个无源台面19，其中至少一个无源台面19可以由源极沟槽16和虚拟沟槽15横向限制。另一无源台面19可以由两个源极沟槽16横向限制。如所图示的，每个无源台面19可以包括沟道区102的相应区段，其中，在实施例中，这些区段不电连接到第一负载端子11，而是例如通过绝缘层112与第一负载端子11电绝缘。
参照图5中示意性图示的实施例，附加于所述至少一个源极沟槽16或作为源极沟槽16的替代，IGBT1的所述至少一个功率基本单元1-1还可以包括至少一个浮置沟槽17，浮置沟槽17沿着延伸方向Z延伸到半导体本体10中并且包括绝缘体172，绝缘体172将沟槽电极171与半导体本体10绝缘，浮置沟槽17的沟槽电极171是电浮置的。
关于电浮置沟槽电极171的电位，势垒区105为电浮置的实施例的示例性描述可类似地适用于电浮置沟槽电极171。因此，在实施例中，浮置沟槽17的沟槽电极171既没有电连接到第一负载端子11，也没有电连接到第二负载端子12，还没有电连接到控制端子13，也没有电连接到半导体本体10的区段。例如，在实施例中，电浮置沟槽电极171可以通过具有高欧姆电阻的连接被连接到限定的电位(例如，连接到接触部的电位或连接到另一半导体区的电位)。例如，通过所述高欧姆连接，在IGBT1的开关操作期间，电浮置沟槽电极171的电位暂时与所限定的电位解耦合。所述解耦合可以在所述开关操作的时间尺度上(例如在至少10ns，或者至少100ns，或者至少10μs期间)发生。例如，所述高欧姆连接的电阻总计大于1e2Ω，或大于1e6Ω。在实施例中，例如在停止情况期间在第一负载端子11和电浮置沟槽电极171之间测量的欧姆电阻总计大于1e2Ω，或大于1e6Ω。
例如，该至少一个浮置沟槽17可被布置在控制沟槽14和虚拟沟槽15之间。此外，如图5中所示，功率基本单元1-1可以另外包括至少一个源极沟槽16，其中源极沟槽16和浮置沟槽17可以布置在一侧的控制沟槽14与另一侧的虚拟沟槽15之间。在实施例中，有源台面18被控制沟槽14的侧壁144和源极沟槽16的侧壁164横向限定。无源台面19可以被由如下各项组成的组中的至少两个横向地限制：源极沟槽16的侧壁164、浮置沟槽17的侧壁174以及虚拟沟槽15的侧壁154。
因此，根据图6的实施例，所述至少一个功率基本单元1-1包括所述至少一个源极沟槽16和所述至少一个浮置沟槽17这两者，其中，所述至少一个源极沟槽16和所述至少一个浮置沟槽17被布置在控制沟槽14和虚拟沟槽15之间。
在实施例中，IGBT1和它的每个功率基本单元1-1可以展现微图案沟槽(MPT)结构。
例如，可被包括在功率基本单元1-1中的沟槽14、15、16、17中的每一个可以例如展现相等的空间尺寸，并且可以根据规则图案被布置。例如，沟槽14、15、16、17中的每一个可以展现沿着延伸方向Z的在3μm到8μm范围内的深度，和沿着第一横向方向X的在0.4μm到1.6μm范围内的宽度。
此外，可被包括在所述至少一个功率基本单元1-1中的所有沟槽14、15、16、17的沟槽电极141、151、161、171中的每一个可以展现相等的空间尺寸。此外，可被包括在所述至少一个功率基本单元1-1中的沟槽14、15、16、17中的每一个可沿第一横向方向X等距布置。因此，每个功率基本单元1-1的两个台面18和19都可以展现相同的宽度，该宽度可以在0.1μm到0.3μm的范围内，在0.3μm到0.8μm的范围内，或在0.8μm到1.4μm的范围内。
在另一个实施例中，可被包括在所述至少一个功率基本单元1-1中的沟槽14、15、16、17中的每一个不沿第一横向方向X等距布置。例如，在这样的实施例中，无源台面19可以展现比有源台面18更大的宽度，例如，无源台面19的宽度可以总计达有源台面18的宽度的至少150％。
此外，可被包括在功率基本单元1-1中的沟槽14、15、16、17中的每一个可延伸到势垒区105中例如达至少100nm，至少500nm或至少1000nm。
对于以下解释，以下缩写可以适用：
G＝控制沟槽14
D＝虚拟沟槽15
S＝源极沟槽16
F＝浮置沟槽17
k＝有源台面18
o＝无源台面19。
如上面已经提到的，IGBT1可以包括多个同样配置的功率基本单元1-1。在实施例中，使用上面介绍的应用，每个功率基本单元1-1内的示例性邻域关系可以表示如下：
示范性邻域关系#1：kGkSoSoDoDoSoS
示例性邻域关系#2：kGkSoFoDoDoDoDoFoS
示例性邻域关系#3：kGkSoSoDoDoSoS。
关于上面所讨论的所有实施例，应当理解的是，根据变型，被包括在台面18和19中的漂移区100的区段(例如，与沟道区102形成pn结1021和与势垒区105形成上pn结1051的区段)可以展现一掺杂剂浓度，该掺杂剂浓度是漂移区100的布置在势垒区105下方的区段(例如，漂移区100的与势垒区105形成下pn结1052的区段)的掺杂剂浓度的至少两倍。被包括在台面18和19中的漂移区100的所述区段均可以展现在1e14cm-3到1e18cm-3范围内的最大掺杂剂浓度，例如至少1e16 cm-3的最大掺杂剂浓度。例如，漂移区100的被包括在台面18和19中并且可以展现所述增加的掺杂剂浓度的所述区段可以被称为“n势垒区”。例如，漂移区100的被包括在台面18和19中的区段的掺杂剂浓度被选择为使得上pn结1051保持在略高于沟槽底部145和155的水平。
最后关于图7的图示，在此呈现一种处理IGBT的方法2。例如，可以采用图7中所示的方法2的实施例来制造上面例如关于前面的图1至6描述的IGBT1的一个或多个示例性实施例。
在步骤20中，可以提供半导体本体10，半导体本体10被配置为耦合到IGBT1的第一负载端子11和第二负载端子12并且包括漂移区100，漂移区100被配置成在所述端子11、12之间传导负载电流，其中漂移区100包括第一导电类型的掺杂剂。
在步骤23中，可以形成至少一个功率基本单元1-1，其中，所述至少一个功率基本单元1-1可以包括：具有控制沟槽电极141的至少一个控制沟槽14和具有另外的沟槽电极151的至少一个另外的沟槽15，另外的沟槽电极151耦合到控制电极141；至少一个有源台面18，包括源极区101和沟道区102，源极区101具有第一导电类型的掺杂剂并且电连接至所述第一负载端子11，沟道区102具有第二导电类型的掺杂剂并且分离源极区101和漂移区100，其中，在所述有源台面18中，源极区101、沟道区102和漂移区100中每一个的至少相应区段被布置为邻近控制沟槽14的侧壁144，并且其中所述控制沟槽电极141被配置为从IGBT1的控制端子13接收控制信号并控制有源台面18中的负载电流；以及可选地，至少一个无源台面19，布置成邻近所述至少虚拟沟槽15，其中第一负载端子11和无源台面19之间的过渡部191至少为第一导电类型的电荷载流子提供电绝缘112。
例如，在步骤21中，可以提供所述源极区101，所述源极区101与第一负载端子11电连接并且包括第一导电类型的掺杂剂。步骤21之前或之后，可以在步骤22中提供所述沟道区102，所述沟道区102包括第二导电类型的掺杂剂并且分离源极区101和漂移区100。
关于配置所述有源台面18和(可选的)无源台面19的示例性方式，它涉及上面给出的IGBT1的实施例的示例性描述；该描述可以类似地适用于方法2的实施例。
在步骤24中，半导体势垒区105可在半导体本体10中形成，其中所述势垒区105(其可以是电浮置的)包括第二导电类型的掺杂剂并且可以与有源台面18和另外的沟槽15的底部155二者横向重叠。关于配置势垒区105的示例性方式，它涉及以上给出的IGBT1的实施例的示例性描述；该描述可类似地适用于方法2的实施例。
例如，形成(参见步骤24)电浮置势垒区105包括实施植入处理步骤。植入处理步骤可以利用10keV至100keV范围内的植入能量来实施，和/或利用1MeV到3MeV范围内的植入剂量来实施。
最后参考图8至10，将简要描述其他实施例：
例如，如图8-10中所示的，根据实施例，IGBT1包括：半导体本体(在其它附图中参见附图标记10)，耦合到IGBT1的第一负载端子11和第二负载端子12并且包括漂移区100，漂移区100被配置成在所述端子11、12之间传导负载电流，漂移区100包括第一导电类型的掺杂剂；以及至少一个功率基本单元1-1，包括具有控制沟槽电极141的至少一个控制沟槽14和具有另外的沟槽电极151的至少一个另外的沟槽15，另外的沟槽电极151例如耦合到控制沟槽电极141。另外，所述至少一个功率基本单元具有至少一个有源台面18，有源台面18包括源极区101和沟道区102，源极区101具有第一导电类型的掺杂剂并且电连接至所述第一负载端子11，沟道区102具有第二导电类型的掺杂剂并且分离源极区101和漂移区100，其中，在所述有源台面18中，源极区101、沟道区102和漂移区100中每一个的至少相应区段被布置为邻近控制沟槽14的侧壁(在其他附图中参见附图标记144)，并且其中所述控制沟槽电极141被配置为从IGBT的控制端子(在其他附图中参见附图标记13)接收控制信号并控制有源台面18中的负载电流。
如图8中所示，在实施例中，电浮置半导体势垒区105可以在半导体本体10中实现。势垒区105包括第二导电类型的掺杂剂并且与有源台面18和另外的沟槽15的底部二者横向重叠。如上面已经更详细地描述的那样，势垒区105甚至可以平行于第一横向方向X进一步延伸，例如以便沿着有源台面18的整个宽度延伸。
现在参考图9和10，根据实施例，IGBT1包括：半导体本体(在其它附图中参见附图标记10)，耦合到IGBT1的第一负载端子11和第二负载端子12并且包括漂移区100，漂移区100被配置成在所述端子11、12之间传导负载电流，漂移区100包括第一导电类型的掺杂剂；以及至少一个功率基本单元1-1，包括具有控制沟槽电极141的至少一个控制沟槽14和具有另外的沟槽电极151的至少一个另外的沟槽15，另外的沟槽电极151例如耦合到控制沟槽电极141。另外，所述至少一个功率基本单元具有至少一个有源台面18，有源台面18包括源极区101和沟道区102，源极区101具有第一导电类型的掺杂剂并且电连接至所述第一负载端子11，沟道区102具有第二导电类型的掺杂剂并且分离源极区101和漂移区100，其中，在所述有源台面18中，源极区101、沟道区102和漂移区100中每一个的至少相应区段被布置为邻近控制沟槽14的侧壁(在其他附图中参见附图标记144)，并且其中所述控制沟槽电极141被配置为从IGBT的控制端子(在其他附图中参见附图标记13)接收控制信号并控制有源台面18中的负载电流。被布置为邻近所述至少一个另外的沟槽15的至少一个无源台面19可以被提供在功率基本单元1-1中，其中第一负载端子11和无源台面19之间的过渡部(在其他附图中参考附图标记191)至少为第一导电类型的电荷载流子提供电绝缘112。可以提供半导体势垒区105，该半导体势垒区105在半导体本体10中实现并且包括第二导电类型的掺杂剂。势垒区105可以是电浮置的。
控制沟槽14和另外的沟槽15二者的相应下部LP可延伸到势垒区105中，每个下部LP均由相应沟槽14、15的最深的五分之一部分形成。类似地，控制沟槽电极141和另外的沟槽电极151二者的相应下部LP可以延伸到势垒区105中，每个下部LP由相应的沟槽电极141、151的最深的五分之一部分形成(其中，当然，沟槽电极141、152保持与半导体本体隔离)。
控制沟槽14和另外的沟槽15二者的相应上部UP由相应沟槽14、15的其余五分之四部分形成，其中所述控制沟槽14的上部UP可布置成邻近源极区101和沟道区102。类似地，控制沟槽电极141和另外的沟槽电极151二者的相应上部UP可以由相应的沟槽电极141、151的其余五分之四部分形成，其中控制沟槽电极141的上部UP可以沿着延伸方向Z与源极区101和沟道区102重叠。
在实施例中，控制沟槽14和另外的沟槽15的相应上部UP也可部分延伸到所述势垒区105中。
总有源相交区域AIA(参见控制沟槽的粗体路线)由控制沟槽14的下部LP和势垒区105之间的过渡部限定。
总另外的相交区域DIA(参见另外的沟槽15的粗体路线)由另外的沟槽15的下部LP和势垒区105之间的过渡部限定。
总沟道相交区域CIA(参见图10)由控制沟槽15的上部UP和一子区之间的过渡部限定，所述子区由有源台面18中的源极区101和沟道区102二者形成。在所述子区中，如前面已经解释的那样，可以引发反转沟道用于传导负载电流。
可以在每个相应的功率基本单元1-1中在第二横向方向Y沿着相应功率基本单元1-1的总延伸形成所述相交区域AIA、DIA和CIA。
根据实施例，所述活性相交区域AIA总计达另外的相交区域DIA的至少十分之一，并且不大于所述另外的相交区域DIA。例如，势垒区105可以在有源区1-2内被横向构造(就所述一个或多个凹部1053而言)，使得功率基本单元1-1的每个另外的沟槽15延伸到势垒区105中，并且使得功率基本单元1-1的多个控制沟槽14仅部分地延伸到势垒区105中或不如所述另外的沟槽15延伸到势垒区105中那么远。除了有源相交区域AIA总计达另外的相交区域DIA的至少十分之一并且不大于另外的相交区域DIA的示例性设置，势垒区105可进一步与有源台面18横向重叠，如上面所解释的那样；例如通过在有源区1-2内连续(具有或不具有所述凹部1053)延伸。
根据进一步的实施例，对于每个功率基本单元，总沟道相交区域CIA可以小于有源相交区域AIA和另外的相交区域DIA的总和。该设置的履行可以产生IGBT1的改进的电容比特性。例如，不管势垒区105的横向结构(就其可选的一个或多个凹部1053而言)如何，通过提供控制沟槽14和另外的沟槽15部分地延伸到没有凹部的势垒区105中，针对包括其功率基本单元1-1的整个IGBT1可以确保总沟道相交区域CIA可以小于有源相交区域AIA和另外的相交区域DIA的总和。
关于相对于图8至10描述的实施例，应该理解的是，这里还呈现了下面总结的对应处理方法。这些方法的实施例可以对应于本文中描述的IGBT的实施例。
根据另一实施例，一种处理IGBT的方法包括：提供半导体本体，半导体本体被配置为耦合到IGBT的第一负载端子和第二负载端子并且包括漂移区，漂移区被配置成在所述端子之间传导负载电流，漂移区包括第一导电类型的掺杂剂；以及形成至少一个功率基本单元，所述至少一个功率基本单元包括：具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽，所述另外的沟槽电极耦合到所述控制沟槽电极；至少一个有源台面，所述有源台面包括源极区和沟道区，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置为邻近控制沟槽的侧壁，并且其中所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并控制有源台面中的负载电流，所述另外的沟槽电极不被配置为控制所述负载电流；以及，在半导体本体中，形成电浮置半导体势垒区，所述电浮置半导体势垒区包括第二导电类型的掺杂剂，所述势垒区与所述有源台面和另外的沟槽的底部二者横向重叠。
根据另一实施例，一种处理IGBT的方法包括：提供半导体本体，半导体本体被配置为耦合到IGBT的第一负载端子和第二负载端子并且包括漂移区，漂移区被配置成在所述端子之间传导负载电流，漂移区包括第一导电类型的掺杂剂；以及形成至少一个功率基本单元，所述至少一个功率基本单元包括：具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽；至少一个有源台面，所述有源台面包括源极区和沟道区，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置为邻近控制沟槽的侧壁，并且其中所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并控制有源台面中的负载电流；以及，在半导体本体中，形成电浮置半导体势垒区，所述电浮置半导体势垒区包括第二导电类型的掺杂剂，所述势垒区与所述有源台面的整个宽度和另外的沟槽的底部二者横向重叠。
根据实施例，一种处理IGBT的方法包括：提供半导体本体，半导体本体耦合到IGBT的第一负载端子和第二负载端子并且包括漂移区，漂移区被配置成在所述端子之间传导负载电流，漂移区包括第一导电类型的掺杂剂；以及形成至少一个功率基本单元，所述至少一个功率基本单元包括：具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽。另外，所述至少一个功率基本单元具有：至少一个有源台面，所述有源台面包括源极区和沟道区，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置为邻近控制沟槽的侧壁，并且其中所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并控制有源台面中的负载电流；以及，至少一个无源台面，布置成邻近所述至少一个另外的沟槽，其中第一负载端子和无源台面之间的过渡部至少为第一导电类型的电荷载流子提供电绝缘；以及，在半导体本体中形成包括第二导电类型的掺杂剂的半导体势垒区，使得：控制沟槽和所述另外的沟槽二者的相应下部延伸到势垒区中，每个下部均由相应沟槽的最深的五分之一部分形成；总有源相交区域由控制沟槽的下部和势垒区之间的过渡部限定，并且总另外的相交区域由所述另外的沟槽的下部和势垒区之间的过渡部限定；并且使得有源相交区域总计达所述另外的相交区域的至少十分之一，并且不大于所述另外的相交区域。
根据实施例，一种处理IGBT的方法包括：提供半导体本体，半导体本体耦合到IGBT的第一负载端子和第二负载端子并且包括漂移区，漂移区被配置成在所述端子之间传导负载电流，漂移区包括第一导电类型的掺杂剂；以及形成至少一个功率基本单元，所述至少一个功率基本单元包括：具有控制沟槽电极的至少一个控制沟槽和具有另外的沟槽电极的至少一个另外的沟槽。另外，所述至少一个功率基本单元具有：至少一个有源台面，所述有源台面包括源极区和沟道区，源极区具有第一导电类型的掺杂剂并且电连接至所述第一负载端子，沟道区具有第二导电类型的掺杂剂并且分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置为邻近控制沟槽的侧壁，并且其中所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并控制有源台面中的负载电流；以及，至少一个无源台面，布置成邻近所述至少一个另外的沟槽，其中第一负载端子和无源台面之间的过渡部至少为第一导电类型的电荷载流子提供电绝缘；以及，在半导体本体中形成包括第二导电类型的掺杂剂的半导体势垒区，使得：控制沟槽和所述另外的沟槽二者的相应下部延伸到势垒区中，每个下部均由相应沟槽的最深的五分之一部分形成；使得控制沟槽和另外的沟槽二者的相应上部由相应沟槽的其余五分之四部分形成，所述控制沟槽的上部布置成邻近源极区和沟道区；使得总有源相交区域由控制沟槽的下部和势垒区之间的过渡部限定；使得总另外的相交区域由所述另外的沟槽的下部和势垒区之间的过渡部限定；使得总沟道相交区域由控制沟槽的上部和一子区之间的过渡部限定，所述子区由有源台面中的源极区和沟道区二者形成；并且使得总沟道相交区域小于有源相交区域和所述另外的相交区域的总和。
图8至图10中逐区段图示的IGBT1的部件的可选特征和变型及其对应的处理方法可以对应于上面描述的那些。例如，上述另外的沟槽15可以是虚拟沟槽，并且另外的沟槽电极151可以是虚拟沟槽电极。虚拟沟槽电极151可以电耦合到控制沟槽电极141。例如，虚拟沟槽电极151和控制沟槽电极141二者都电耦合到IGBT1的控制端子13，其中，例如控制端子13可以电连接到用于驱动IGBT1的驱动器单元(未图示)的输出。例如，虚拟沟槽电极151和控制沟槽电极141二者都电连接到IGBT1的控制端子13，即，通过相应的低欧姆连接(未图示)。例如，虚拟沟槽电极151的电位可以至少基本上与控制沟槽电极141的电位相同。在另一个实施例中，控制端子13和控制沟槽电极141之间的第一欧姆电阻可以不同于控制端子13与虚拟沟槽电极151之间的第二欧姆电阻。第一欧姆电阻与第二欧姆电阻之间的差可以例如在0Ω到100Ω的范围内。例如，第二欧姆电阻大于第一欧姆电阻。
根据本文描述的一个或多个实施例，具有多个根据MPT结构配置的功率基本单元的IGBT被呈现，其中，每个功率基本单元具有：控制沟槽，用于控制至少一个有源台面中的负载电流；以及可选地，具有沟槽电极的至少一个虚拟沟槽，所述沟槽电极也电连接到所述控制端子并且被布置为邻近所述至少一个无源台面，其中，可选地，有源台面和虚拟沟槽的底部通过p掺杂势垒区彼此连接。由于这种连接，根据实施例，在IGBT的开关操作期间，可以降低控制端子13上的电压摆动。这可以例如在IGBT的开关期间允许通过栅极信号来改进对dV/dt的控制。
在上面的描述中，解释了与IGBT和对应的处理方法有关的实施例。例如，这些IGBT基于硅(Si)。因此，单晶半导体区或层(例如，半导体本体10和其区/区域100、101、102、105和108)可以是单晶Si区或Si层。在其他实施例中，可以采用多晶硅或非晶硅。
然而，应该理解的是，半导体本体10和它的掺杂区/区域可以由适合于制造半导体器件的任何半导体材料制成。这些材料的示例包括但不限于：单质半导体材料，诸如硅(Si)或锗(Ge)；IV族化合物半导体材料，诸如碳化硅(SiC)或硅锗(SiGe)；二元、三元或四元III-V半导体材料，诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、磷化铟镓(InGaP)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)或磷化铟镓砷(InGaAsP)；和二元或三元II-VI半导体材料，诸如碲化镉(CdTe)和碲化汞镉(HgCdTe)等等。上述半导体材料也被称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于：氮化铝镓(AlGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化镓(GaN)、氮化铝镓(AlGaN)-氮化镓(GaN)、氮化铟镓(InGaN)-氮化铝镓(AlGaN)、硅-碳化硅(SixC1-x)和硅-SiGe异质结半导体材料。对于功率半导体器件应用，目前主要使用Si、SiC、GaAs和GaN材料。
为了简化描述，空间相对术语(诸如“之下”、“下方”、“低于”、“上方”、“上”等)被用于解释一个元件相对于第二元件的定位。这些术语意图包含相应器件的不同取向以及与附图中描绘的那些取向不同的取向。此外，诸如“第一”、“第二”等之类的术语也被用于描述各种元件、区、区段等，并且也不意图限制。在整个描述中相似的术语指代相似的元件。
如本文所使用的，术语“具有”、“包含”、“包括”、“含有”、“展示”等是开放式术语，其指示所述元件或特征的存在，但是不排除另外元件或特征。
考虑到变化和应用的上述范围，应该理解，本发明不受前述描述的限制，也不受附图的限制。相反，本发明仅由所附权利要求及其合法等同物限制。

Claims (45)

1.一种IGBT，包括：
半导体本体，耦合到IGBT的第一负载端子和第二负载端子并包括漂移区，所述漂移区被配置为在第一负载端子和第二负载端子之间传导负载电流，所述漂移区包括第一导电类型的掺杂剂；
功率基本单元，包括：
具有控制沟槽电极的控制沟槽和具有另外的沟槽电极的另外的沟槽，所述另外的沟槽电极电耦合到所述控制沟槽电极；
有源台面，包括：源极区，具有第一导电类型的掺杂剂并且电连接至所述第一负载端子；和沟道区，具有第二导电类型的掺杂剂，所述沟道区分离源极区和漂移区，其中，在所述有源台面中，源极区、沟道区和漂移区中每一个的至少相应区段被布置成邻近所述控制沟槽的侧壁，并且其中，所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并且控制所述有源台面中的负载电流，所述另外的沟槽电极不被配置为控制所述负载电流；和
电浮置半导体势垒区，在半导体本体中并且包括第二导电类型的掺杂剂，所述势垒区与有源台面和所述另外的沟槽的底部二者横向重叠。
2.根据权利要求1所述的IGBT，其中以下至少一项：
所述功率基本单元还包括无源台面，无源台面被布置成邻近所述另外的沟槽，第一负载端子和无源台面之间的过渡部至少为第一导电类型的电荷载流子提供电绝缘；和
所述另外的沟槽的底部和所述控制沟槽的底部二者都延伸到势垒区中。
3.根据权利要求1所述的IGBT，其中所述势垒区与所述有源台面横向重叠达所述有源台面的宽度的至少50％。
4.根据权利要求1所述的IGBT，其中所述势垒区是电浮置的。
5.根据权利要求1所述的IGBT，其中所述另外的沟槽是虚拟沟槽，并且其中所述另外的沟槽电极是虚拟沟槽电极，并且其中，所述控制沟槽电极和虚拟沟槽电极二者均电耦合到所述控制端子。
6.根据权利要求1所述的IGBT，其中所述势垒区被配置为在所述有源台面的区段和所述另外的沟槽的底部之间提供导电路径。
7.根据权利要求1所述的IGBT，其中，所述势垒区与所述漂移区形成上pn结和下pn结的每一个，所述下pn结被布置成低于所述另外的沟槽的底部和所述控制沟槽的底部二者。
8.根据权利要求7所述的IGBT，其中，所述上pn结布置在所述有源台面内。
9.根据权利要求7所述的IGBT，其中，所述上pn结布置在无源台面内，所述无源台面被布置为邻近所述另外的沟槽，并且其中第一负载端子和所述无源台面之间的过渡部至少为第一导电类型的电荷载流子提供电绝缘。
10.根据权利要求7所述的IGBT，其中所述上pn结被布置成低于所述另外的沟槽的底部和所述控制沟槽的底部二者，并且其中沿着延伸方向在所述另外的沟槽的底部和所述上pn结之间的距离小于3μm。
11.根据权利要求1所述的IGBT，其中所述势垒区是所述IGBT的有源单元场内的连续势垒层。
12.根据权利要求1所述的IGBT，其中所述势垒区包括一个或多个凹部，其中所述漂移区完全延伸到所述一个或多个凹部的每一个中，并且其中所述一个或多个凹部与所述有源台面横向重叠。
13.根据权利要求1所述的IGBT，其中，所述势垒区具有大于1e14cm-3且小于1e18cm-3的掺杂剂浓度。
14.根据权利要求13所述的IGBT，其中，所述掺杂剂浓度存在于至少0.5μm的沿着延伸方向的延伸。
15.根据权利要求1所述的IGBT，其中所述势垒区在所述另外的沟槽的底部延伸到所述势垒区中的区中具有最大掺杂剂浓度。
16.根据权利要求1所述的IGBT，其中所述势垒区具有大于10Ωcm和小于1000Ωcm的电阻率。
17.根据权利要求1所述的IGBT，其中所述势垒区通过所述漂移区的至少一部分与所述沟道区分离。
18.根据权利要求1所述的IGBT，其中所述功率基本单元还包括以下至少之一：
源极沟槽，具有源极沟槽电极，所述源极沟槽电极电连接至第一负载端子；和
浮置沟槽，具有电浮置的沟槽电极。
19.根据权利要求18所述的IGBT，其中所述源极沟槽布置在所述控制沟槽和所述另外的沟槽之间，其中所述有源台面被所述控制沟槽和所述源极沟槽横向限制，其中被布置成邻近所述另外的沟槽的无源台面由所述源极沟槽和所述另外的沟槽横向限制，并且其中所述浮置沟槽布置在所述控制沟槽与所述另外的沟槽之间。
20.根据权利要求1所述的IGBT，其中所述有源台面沿所述有源台面的宽度被划分为有源部分和无源部分。
21.根据权利要求20所述的IGBT，其中所述有源部分和所述无源部分在所述有源台面的总台面体积中具有相同的份额。
22.根据权利要求1所述的IGBT，其中所述源极区仅存在于到所述有源台面的接触插头与所述控制沟槽的侧壁之间，其中所述有源台面是有源的并且被配置为在所述有源台面的存在所述源极区的部分中传导所述负载电流的一部分，并且其中在所述接触插头的面向除所述控制沟槽之外的沟槽类型的一侧上，所述有源台面具有被配置为不传导所述负载电流的部分的无源部分。
23.一种IGBT，包括：
半导体本体，耦合到IGBT的第一负载端子和第二负载端子并包括漂移区，所述漂移区被配置为在第一负载端子和第二负载端子之间传导负载电流，所述漂移区包括第一导电类型的掺杂剂；
功率基本单元，包括：
具有控制沟槽电极的控制沟槽和具有另外的沟槽电极的另外的沟槽；
有源台面，包括：源极区，具有第一导电类型的掺杂剂并且电连接至所述第一负载端子；和沟道区，具有第二导电类型的掺杂剂，所述沟道区分离所述源极区和所述漂移区，其中，在所述有源台面中，所述源极区、所述沟道区和所述漂移区中每一个的至少相应区段被布置成邻近控制沟槽的侧壁，并且其中，所述控制沟槽电极被配置为从IGBT的控制端子接收控制信号并且控制所述有源台面中的负载电流；和
电浮置半导体势垒区，在半导体本体中并且包括第二导电类型的掺杂剂，所述势垒区与有源台面的整个宽度和所述另外的沟槽的底部二者横向重叠。
24.一种IGBT，包括：
半导体本体，耦合到所述IGBT的第一负载端子和第二负载端子并包括漂移区，所述漂移区被配置为在第一负载端子和第二负载端子之间传导负载电流，所述漂移区包括第一导电类型的掺杂剂；
功率基本单元，包括：
具有控制沟槽电极的控制沟槽和具有另外的沟槽电极的另外的沟槽；
有源台面，包括：源极区，具有第一导电类型的掺杂剂并且电连接至所述第一负载端子；和沟道区，具有第二导电类型的掺杂剂，所述沟道区分离源极区和漂移区，其中，在所述有源台面中，所述源极区、所述沟道区和所述漂移区中每一个的至少相应区段被布置成邻近控制沟槽的侧壁，并且其中，所述控制沟槽电极被配置为从所述IGBT的控制端子接收控制信号并且控制所述有源台面中的负载电流；和
无源台面，邻近所述另外的沟槽，其中第一负载端子和无源台面之间的过渡部至少为第一导电类型的电荷载流子提供电绝缘；以及
半导体势垒区，在半导体本体中并且包括第二导电类型的掺杂剂，其中：
所述控制沟槽和所述另外的沟槽二者的相应下部延伸到势垒区中，每个下部由相应沟槽的最深的五分之一部分形成；
所述控制沟槽和所述另外的沟槽二者的相应上部由相应沟槽的其余五分之四部分形成，所述控制沟槽的上部被布置为邻近所述源极区和所述沟道区；
总有源相交区域由所述控制沟槽的所述下部和所述势垒区之间的过渡部限定；
总另外的相交区域由所述另外的沟槽的所述下部和所述势垒区之间的过渡部限定；
总沟道相交区域由所述控制沟槽的所述上部和一子区之间的过渡部限定，所述子区由所述有源台面中的所述源极区和所述沟道区二者形成；以及
所述总沟道相交区域小于所述有源相交区域和所述另外的相交区域的总和。
25.根据权利要求24所述的IGBT，其中所述IGBT包括多个功率基本单元，并且其中所述势垒区使每个功率基本单元的所述无源台面彼此连接。
26.一种IGBT(1)，包括：
-半导体本体(10)，耦合到IGBT(1)的第一负载端子(11)和第二负载端子(12)并包括漂移区(100)，所述漂移区(100)被配置为在所述端子(11、12)之间传导负载电流，所述漂移区(100)包括第一导电类型的掺杂剂；
-至少一个功率基本单元(1-1)，包括：
-具有控制沟槽电极(141)的至少一个控制沟槽(14)和具有另外的沟槽电极(151)的至少一个另外的沟槽(15)，所述另外的沟槽电极(151)耦合到所述控制沟槽电极；
-至少一个有源台面(18)，包括：源极区(101)，具有第一导电类型的掺杂剂并且电连接至所述第一负载端子(11)；和沟道区(102)，具有第二导电类型的掺杂剂并且分离源极区(101)和漂移区(100)，其中，在所述有源台面(18)中，源极区(101)、沟道区(102)和漂移区(100)中每一个的至少相应区段被布置成邻近控制沟槽(14)的侧壁(144)，并且其中，所述控制沟槽电极(141)被配置为从IGBT(1)的控制端子(13)接收控制信号并且控制所述有源台面(18)中的负载电流，所述另外的沟槽电极(151)不被配置为控制所述负载电流；和
-电浮置半导体势垒区(105)，实现在半导体本体(10)中并且包括第二导电类型的掺杂剂，所述势垒区(105)与有源台面(18)和所述另外的沟槽(15)的底部(155)二者横向重叠。
27.根据权利要求26所述的IGBT(1)，其中：
-所述至少一个功率基本单元(1-1)还包括至少一个无源台面(19)，无源台面(19)被布置成邻近所述至少一个虚拟沟槽(15)，其中第一负载端子(11)和无源台面(19)之间的过渡部(191)至少为第一导电类型的电荷载流子提供电绝缘(112)；和/或
-所述另外的沟槽(15)的底部(155)和所述控制沟槽(14)的底部(145)二者都延伸到势垒区(105)中。
28.根据权利要求26或27所述的IGBT(1)，其中所述势垒区(105)与所述有源台面(18)横向重叠达所述有源台面(18)的宽度的至少50％。
29.一种IGBT(1)，包括：
-半导体本体(10)，耦合到IGBT(1)的第一负载端子(11)和第二负载端子(12)并包括漂移区(100)，所述漂移区(100)被配置为在所述端子(11、12)之间传导负载电流，所述漂移区(100)包括第一导电类型的掺杂剂；
-至少一个功率基本单元(1-1)，包括：
-具有控制沟槽电极(141)的至少一个控制沟槽(14)和具有另外的沟槽电极(151)的至少一个另外的沟槽(15)；
-至少一个有源台面(18)，包括：源极区(101)，具有第一导电类型的掺杂剂并且电连接至所述第一负载端子(11)；和沟道区(102)，具有第二导电类型的掺杂剂并且分离源极区(101)和漂移区(100)，其中，在所述有源台面(18)中，源极区(101)、沟道区(102)和漂移区(100)中每一个的至少相应区段被布置成邻近控制沟槽(14)的侧壁(144)，并且其中，所述控制沟槽电极(141)被配置为从IGBT(1)的控制端子(13)接收控制信号并且控制所述有源台面(18)中的负载电流；和
-电浮置半导体势垒区(105)，实现在半导体本体(10)中并且包括第二导电类型的掺杂剂，所述势垒区(105)与有源台面(18)的整个宽度和所述另外的沟槽(15)的底部(155)二者横向重叠。
30.一种IGBT(1)，包括：
-半导体本体(10)，耦合到IGBT(1)的第一负载端子(11)和第二负载端子(12)并包括漂移区(100)，所述漂移区(100)被配置为在所述端子(11、12)之间传导负载电流，所述漂移区(100)包括第一导电类型的掺杂剂；
-至少一个功率基本单元(1-1)，包括：
-具有控制沟槽电极(141)的至少一个控制沟槽(14)和具有另外的沟槽电极(151)的至少一个另外的沟槽(15)；
-至少一个有源台面(18)，包括：源极区(101)，具有第一导电类型的掺杂剂并且电连接至所述第一负载端子(11)；和沟道区(102)，具有第二导电类型的掺杂剂并且分离源极区(101)和漂移区(100)，其中，在所述有源台面(18)中，源极区(101)、沟道区(102)和漂移区(100)中每一个的至少相应区段被布置成邻近控制沟槽(14)的侧壁(144)，并且其中，所述控制沟槽电极(141)被配置为从IGBT(1)的控制端子(13)接收控制信号并且控制所述有源台面(18)中的负载电流；和
-至少一个无源台面(19)，被布置为邻近所述至少一个另外的沟槽(15)，其中第一负载端子(11)和无源台面(19)之间的过渡部(191)至少为第一导电类型的电荷载流子提供电绝缘(112)；以及
-半导体势垒区(105)，在半导体本体(10)中实现并且包括第二导电类型的掺杂剂，其中：
-控制沟槽(14)和另外的沟槽(15)二者的相应下部(LP)延伸到势垒区(105)中，每个下部(LP)由相应沟槽(14、15)的最深的五分之一部分形成；
-控制沟槽(14)和另外的沟槽(15)二者的相应上部(UP)由相应沟槽(14、15)的其余五分之四部分形成，控制沟槽(14)的上部(UP)被布置为邻近所述源极区(101)和所述沟道区(102)；
-总有源相交区域(AIA)由控制沟槽(14)的下部(LP)和势垒区(105)之间的过渡部限定，以及
总另外的相交区域(DIA)由所述另外的沟槽(15)的下部(LP)和所述势垒区(105)之间的过渡部限定，以及
总沟道相交区域(CIA)由控制沟槽(15)的上部(UP)和一子区之间的过渡部限定，所述子区由有源台面(18)中的源极区(101)和沟道区(102)二者形成；以及
-总沟道相交区域(CIA)小于所述有源相交区域(AIA)和所述另外的相交区域(DIA)的总和。
31.根据权利要求30所述的IGBT(1)，其中所述势垒区(105)是电浮置的。
32.根据权利要求26-31之一所述的IGBT(1)，其中所述至少一个另外的沟槽(15)是虚拟沟槽，并且其中所述另外的沟槽电极(151)是虚拟沟槽电极，并且其中，所述控制沟槽电极(141)和虚拟沟槽电极(151)二者均电耦合到控制端子(13)。
33.根据权利要求26-32之一所述的IGBT(1)，其中所述势垒区(105)被配置为在所述有源台面(18)的区段和所述另外的沟槽(15)的底部(155)之间提供导电路径。
34.根据权利要求26-33之一所述的IGBT(1)，其中，所述势垒区(105)与所述漂移区(100)形成上pn结(1051)和下pn结(1052)的每一个，下pn结(1052)被布置成低于所述另外的沟槽(15)的底部(155)和控制沟槽(14)的底部(145)二者。
35.根据权利要求34所述的IGBT(1)，其中，所述上pn结(1051)布置在所述有源台面(18)内并且可选地布置在所述无源台面(19)内。
36.根据权利要求35所述的IGBT(1)，其中所述上pn结(1051)被布置成低于所述另外的沟槽(15)的底部(155)和控制沟槽(14)的底部(145)二者，并且其中沿着延伸方向(Z)在所述另外的沟槽(15)的底部(155)和上pn结(1051)之间的距离小于3μm。
37.根据权利要求26-36之一所述的IGBT(1)，其中所述势垒区(105)被实现为IGBT(1)的有源单元场(1-2)内的连续势垒层。
38.根据权利要求37所述的IGBT(1)，其中所述势垒区(105)包括一个或多个凹部(1053)，其中所述漂移区(100)完全延伸到所述一个或多个凹部(1053)的每一个中，并且其中，所述一个或多个凹部(1053)与所述有源台面(18)横向重叠。
39.根据权利要求26-38之一所述的IGBT(1)，其中，所述势垒区(105)展现大于1e14cm-3且小于1e18cm-3的掺杂剂浓度(CC)。
40.根据权利要求39所述的IGBT(1)，其中，所述掺杂剂浓度存在于至少0.5μm的沿着延伸方向(Z)的延伸。
41.根据权利要求26-40之一所述的IGBT(1)，其中所述势垒区(105)在所述另外的沟槽(15)的底部(155)延伸到所述势垒区(105)中的区中展现最大掺杂剂浓度。
42.根据权利要求26-41之一所述的IGBT(1)，其中所述势垒区(105)展现大于10Ωcm和小于1000Ωcm的电阻率。
43.根据权利要求26-42之一所述的IGBT(1)，其中所述势垒区(105)通过所述漂移区(100)的至少一部分与所述沟道区(102)分离。
44.根据权利要求26-43之一所述的IGBT(1)，其中，所述功率基本单元(1-1)还包括：
-至少一个源极沟槽(16)，具有源极沟槽电极(161)，所述源极沟槽电极(161)电连接至第一负载端子(11)，并且其中，可选地，所述至少一个源极沟槽(16)布置在所述控制沟槽(14)和所述另外的沟槽(15)之间；并且其中，可选地，所述有源台面(18)被所述控制沟槽(14)和所述源极沟槽(16)横向限制；并且其中，可选地，所述无源台面(19)由所述源极沟槽(16)和所述另外的沟槽(15)横向限制；和/或
-至少一个浮置沟槽(17)，具有沟槽电极(171)，所述浮置沟槽(17)的所述沟槽电极(171)是电浮置的；并且其中，可选地，所述至少一个浮置沟槽(17)布置在所述控制沟槽(14)与所述另外的沟槽(15)之间。
45.根据权利要求26-44之一所述的IGBT(1)，包括多个功率基本单元(1-1)，其中所述势垒区(105)使所述无源台面(19)彼此连接，所述无源台面(19)被包括在所述多个功率基本单元(1-1)中。
CN202410188034.1A 2017-04-04 2018-03-26 具有dV/dt可控性的IGBT Pending CN117976703A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102017107174.1A DE102017107174B4 (de) 2017-04-04 2017-04-04 IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
DE102017107174.1 2017-04-04
CN201810251390.8A CN108695381B (zh) 2017-04-04 2018-03-26 具有dV/dt可控性的IGBT

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201810251390.8A Division CN108695381B (zh) 2017-04-04 2018-03-26 具有dV/dt可控性的IGBT

Publications (1)

Publication Number Publication Date
CN117976703A true CN117976703A (zh) 2024-05-03

Family

ID=63525449

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810251390.8A Active CN108695381B (zh) 2017-04-04 2018-03-26 具有dV/dt可控性的IGBT
CN202410188034.1A Pending CN117976703A (zh) 2017-04-04 2018-03-26 具有dV/dt可控性的IGBT

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810251390.8A Active CN108695381B (zh) 2017-04-04 2018-03-26 具有dV/dt可控性的IGBT

Country Status (5)

Country Link
US (2) US10439055B2 (zh)
JP (1) JP7107715B2 (zh)
KR (1) KR102553464B1 (zh)
CN (2) CN108695381B (zh)
DE (1) DE102017107174B4 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108604594B (zh) 2016-08-12 2021-10-08 富士电机株式会社 半导体装置及半导体装置的制造方法
US10727326B2 (en) 2017-08-21 2020-07-28 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors (IGBTs)
US10847617B2 (en) 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
DE102018130095B4 (de) * 2018-11-28 2021-10-28 Infineon Technologies Dresden GmbH & Co. KG Halbleiterleistungsschalter mit verbesserter Steuerbarkeit
DE112020000226T5 (de) * 2019-05-22 2021-08-26 Rohm Co., Ltd. SiC-HALBLEITERBAUTEIL
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
JP7456520B2 (ja) 2020-12-07 2024-03-27 富士電機株式会社 半導体装置
EP4016638A1 (en) 2020-12-21 2022-06-22 Hitachi Energy Switzerland AG Power semiconductor device with an insulated trench gate electrode

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6913977B2 (en) 2003-09-08 2005-07-05 Siliconix Incorporated Triple-diffused trench MOSFET and method of fabricating the same
JP4723816B2 (ja) * 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
CN101933141B (zh) * 2008-01-29 2013-02-13 富士电机株式会社 半导体装置
JP4544360B2 (ja) * 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
US8264033B2 (en) 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
JP2012169385A (ja) 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
JP5621703B2 (ja) 2011-04-26 2014-11-12 三菱電機株式会社 半導体装置
JP5969771B2 (ja) * 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
KR101642618B1 (ko) * 2011-09-28 2016-07-25 도요타 지도샤（주） Igbt 와 그 제조 방법
JP5895947B2 (ja) * 2012-02-14 2016-03-30 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
JP5979993B2 (ja) * 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法
US9391149B2 (en) 2013-06-19 2016-07-12 Infineon Technologies Austria Ag Semiconductor device with self-charging field electrodes
US9337827B2 (en) 2013-07-15 2016-05-10 Infineon Technologies Ag Electronic circuit with a reverse-conducting IGBT and gate driver circuit
GB201313126D0 (en) 2013-07-23 2013-09-04 Eco Semiconductors Ltd MOS-Bipolar Device
EP2942816B1 (en) 2013-08-15 2020-10-28 Fuji Electric Co., Ltd. Semiconductor device
US9105679B2 (en) 2013-11-27 2015-08-11 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier regions
WO2015162811A1 (ja) 2014-04-21 2015-10-29 三菱電機株式会社 電力用半導体装置
JP6420175B2 (ja) * 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6053050B2 (ja) * 2014-12-12 2016-12-27 株式会社豊田中央研究所 逆導通ｉｇｂｔ
JP6063915B2 (ja) * 2014-12-12 2017-01-18 株式会社豊田中央研究所 逆導通ｉｇｂｔ
DE102014226161B4 (de) 2014-12-17 2017-10-26 Infineon Technologies Ag Halbleitervorrichtung mit Überlaststrombelastbarkeit
KR101745776B1 (ko) 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
US9929260B2 (en) * 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
JP6472714B2 (ja) * 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102015210923B4 (de) * 2015-06-15 2018-08-02 Infineon Technologies Ag Halbleitervorrichtung mit reduzierter Emitter-Effizienz und Verfahren zur Herstellung
US10056370B2 (en) * 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
US10468510B2 (en) * 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
JP6728953B2 (ja) * 2015-07-16 2020-07-22 富士電機株式会社 半導体装置及びその製造方法
JP6299789B2 (ja) 2016-03-09 2018-03-28 トヨタ自動車株式会社 スイッチング素子
US9825025B2 (en) * 2016-03-16 2017-11-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2018237355A1 (en) * 2017-06-22 2018-12-27 Maxpower Semiconductor, Inc. VERTICAL RECTIFIER WITH ADDED INTERMEDIATE REGION
WO2019013286A1 (ja) * 2017-07-14 2019-01-17 富士電機株式会社 半導体装置
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung

Also Published As

Publication number Publication date
KR20180112692A (ko) 2018-10-12
DE102017107174A1 (de) 2018-10-04
US20200006539A1 (en) 2020-01-02
CN108695381A (zh) 2018-10-23
US10930772B2 (en) 2021-02-23
US20180286971A1 (en) 2018-10-04
CN108695381B (zh) 2024-03-15
KR102553464B1 (ko) 2023-07-11
JP7107715B2 (ja) 2022-07-27
JP2018182313A (ja) 2018-11-15
US10439055B2 (en) 2019-10-08
DE102017107174B4 (de) 2020-10-08

Similar Documents

Publication Publication Date Title
CN108695381B (zh) 具有dV/dt可控性的IGBT
US10665706B2 (en) Power semiconductor transistor
KR20190045876A (ko) dV/dt 제어성을 가진 IGBT
US11682700B2 (en) Power semiconductor device with dV/dt controllability and low gate charge
CN107978639B (zh) 功率半导体器件的高电压终止结构
US11610986B2 (en) Power semiconductor switch having a cross-trench structure
CN107887431B (zh) 功率半导体装置
US11114528B2 (en) Power transistor with dV/dt controllability and tapered mesas
US10644141B2 (en) Power semiconductor device with dV/dt controllability
KR102601345B1 (ko) 니들 셀 트렌치 mosfet
CN109638075B (zh) 功率半导体器件的高电压终止结构
CN107634091B (zh) 具有场电极的功率半导体器件
US11011629B2 (en) Power semiconductor switch with improved controllability

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination