KR20190045876A - dV/dt 제어성을 가진 IGBT - Google Patents

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KR20190045876A
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마르쿠스 비나
마테오 다인에세
크리스티안 예거
요하네스 게오르크 라벤
알렉산더 필립포우
로드리게스 프란시스코 하비에르 산투스
안토니오 벨레이
카스파르 렌데르츠
크리스티안 필립 샌도우
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인피니언 테크놀로지스 아게
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Abstract

전력 반도체 장치(1)는 제 1 도전성 타입의 드리프트 영역(100)을 갖는 활성 셀 영역(1-2)과; 활성 셀 영역(1-2) 내에 적어도 부분적으로 배치된 복수의 IGBT 셀(1-1) - IGBT 셀(1-1)의 각각은 수직 방향(Z)을 따라 드리프트 영역(100) 내로 연장되는 적어도 하나의 트렌치(14, 15, 16)를 포함함 - 과; 활성 셀 영역(1-2)을 둘러싸는 에지 종단 영역(1-3)과; 활성 셀 영역(1-2)과 에지 종단 영역(1-3) 사이에 배치된 전이 영역(1-5) - 전이 영역(1-5)은 횡 방향(X, Y)을 따라 활성 셀 영역(1-2)으로부터 에지 종단 영역(1-3)으로 향하는 폭(W)을 가지며, IGBT 셀(1-1)의 적어도 일부는 전이 영역(1-5) 내에 배치되거나 또는 제각기 전이 영역(1-5) 내로 연장됨 - 과; 제 2 도전성 타입의 전기적 플로팅 배리어 영역(105) - 전기적 플로팅 배리어 영역(105)은 활성 셀 영역(1-2) 내에 배치되고 IGBT 셀(1-1)의 트렌치(14, 15, 16) 중 적어도 일부와 접촉하며, 전기적 플로팅 배리어 영역(105)은 전이 영역(1-5) 내로 연장되지 않음 - 을 포함한다.

Description

dV/dt 제어성을 가진 IGBT{IGBT WITH dV/dt CONTROLLABILITY}
본 명세서는 IGBT와 같은 전력 반도체 장치의 실시예 및 전력 반도체 장치를 처리하는 실시예에 관한 것이다. 특히, 본 명세서는 더미 트렌치(dummy trenches)를 포함하는, 마이크로 패턴 트렌치(Micro-Pattern-Trench: MPT) 구성을 갖는 IGBT의 실시예에 관한 것으로, 이 더미 트렌치 내의 복수의 트렌치는 전기적 플로팅 배리어 영역(electrically floating barrier region) 내로 연장된다.
전기 에너지의 변환 및 전기 모터 또는 전기 기계의 구동과 같은, 자동차, 소비재 및 산업 분야에서의 현대 장치의 많은 기능은 전력 반도체 장치에 의존하고 있다. 예를 들어, 절연 게이트 바이폴라 트랜지스터(IGBT), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 다이오드 등은 전력 공급원 및 전력 변환기에서의 스위치를 포함하는 다양한 애플리케이션에 사용되었다.
IGBT는 통상적으로 IGBT의 2 개의 부하 단자 사이의 부하 전류 경로를 따라 부하 전류를 전도하도록 구성된 반도체 본체를 포함한다. 또한, 부하 전류 경로는 종종 게이트 전극이라 칭하는 절연된 전극에 의해 제어될 수 있다. 예를 들어, 가령, 드라이버 유닛으로부터 대응하는 제어 신호를 수신하면, 제어 전극은 IGBT를 전도 상태(conducting state) 및 차단 상태(blocking state) 중 하나로 설정할 수 있다.
일부의 경우에, 게이트 전극은 IGBT의 트렌치 내에 포함될 수 있으며, 이 트렌치는, 예를 들어 스트라이프 구성(stripe configuration) 또는 니들 구성(needle configuration)을 나타낼 수 있다.
또한, IGBT의 트렌치는 상이한 유형의 전극을 집적할 수 있으며, 일부의 전극은 IGBT 게이트 단자에 연결될 수 있고, 다른 전극은 IGBT 부하 단자, 예를 들어 소스/이미터 단자에 연결될 수 있다.
일반적으로 IGBT의 손실, 예를 들어 스위칭 손실을 낮게 유지하는 것이 바람직하다. 예를 들어, 낮은 스위칭 손실은 짧은 스위칭 지속 시간, 가령, 짧은 턴온(turn-on) 지속 시간 및/또는 짧은 턴오프(turn-off) 지속 시간을 보장함으로써 달성될 수 있다.
한편, 주어진 애플리케이션에서, 최대 전압 기울기(dV/dt) 및/또는 최대 부하 전류 기울기(dI/dt)에 관한 요구 사항이 또한 있을 수 있다.
또한, IGBT의 스위칭 동작은 그 동작 온도에 의존할 수 있으며, 가능한 넓은 동작 온도의 범위 내에서 전력 손실 및 전압/전류 기울기에 관한 상기 조항을 충족시키는 것이 바람직할 수 있다.
일 실시예에 따르면, 전력 반도체 장치는 제 1 도전성 타입의 드리프트 영역을 갖는 활성 셀 영역과; 상기 활성 셀 영역 내에 적어도 부분적으로 배치된 복수의 IGBT 셀 - 상기 IGBT 셀의 각각은 수직 방향을 따라 상기 드리프트 영역 내로 연장되는 적어도 하나의 트렌치를 포함함 - 과; 상기 활성 셀 영역을 둘러싸는 에지 종단 영역과; 상기 활성 셀 영역과 상기 에지 종단 영역 사이에 배치된 전이 영역 - 상기 전이 영역은 횡 방향을 따라 상기 활성 셀 영역으로부터 상기 에지 종단 영역으로 향하는 폭을 가지며, 상기 IGBT 셀의 적어도 일부는 상기 전이 영역 내에 배치되거나 또는 제각기 상기 전이 영역 내로 연장됨 - 과; 제 2 도전성 타입의 전기적 플로팅 배리어 영역을 포함하며, 상기 전기적 플로팅 배리어 영역은 상기 활성 셀 영역 내에 배치되고 상기 IGBT 셀의 상기 트렌치 중 적어도 일부와 접촉하며, 상기 전기적 플로팅 배리어 영역은 상기 전이 영역 내로 연장되지 않는다.
본 발명의 다른 실시예에 따르면, 전력 반도체 장치는 제 1 부하 단자 및 제 2 부하 단자를 포함하며, 상기 전력 반도체 장치는 상기 제 1 부하 단자와 상기 제 2 부하 단자 사이에서 수직 방향을 따라 부하 전류를 전도하도록 구성되며, 제 1 도전성 타입의 드리프트 영역을 갖는 활성 셀 영역과; 제 2 도전성 타입의 웰 영역(well region)을 갖는 에지 종단 영역과; 상기 활성 셀 영역 내에 배치된 복수의 IGBT 셀을 포함하고, 상기 IGBT 셀의 각각은, 상기 수직 방향을 따라 상기 드리프트 영역 내로 연장되고 복수의 메사를 횡 방향으로 한정하는 복수의 트렌치를 포함한다. 상기 복수의 트렌치는, 제어 전극을 갖는 적어도 하나의 제어 트렌치와; 상기 제어 전극에 전기적으로 연결되는 더미 전극을 갖는 적어도 하나의 더미 트렌치와; 상기 제 1 부하 단자와 전기적으로 연결되는 소스 전극을 갖는 적어도 하나의 소스 트렌치를 포함한다. 상기 복수의 메사는 상기 적어도 하나의 제어 트렌치와 상기 적어도 하나의 소스 트렌치 사이에 배치된 적어도 하나의 활성 메사와; 상기 적어도 하나의 더미 트렌치에 인접하여 배치된 적어도 하나의 비활성 메사를 포함한다. 전력 반도체 장치는 제 2 도전성 타입의 전기적 플로팅 배리어 영역을 더 포함하며, 적어도 더미 트렌치의 바닥(bottom) 및 소스 트렌치의 바닥 모두는 상기 전기적 플로팅 배리어 영역 내로 적어도 부분적으로 연장되고, 상기 전기적 플로팅 배리어 영역과 상기 웰 영역 사이에서 횡 방향으로 위치한 드리프트 영역의 일부는 상기 횡 방향에서 적어도 1㎛의 횡 방향 연장부를 갖는다.
또 다른 실시예에 따르면, 전력 반도체 장치를 처리하는 방법이 제공된다. 전력 반도체 장치는 제 1 도전성 타입의 드리프트 영역을 갖는 활성 셀 영역과; 상기 활성 셀 영역 내에 적어도 부분적으로 배치된 복수의 IGBT 셀 - 상기 IGBT 셀의 각각은 수직 방향을 따라 상기 드리프트 영역 내로 연장되는 적어도 하나의 트렌치를 포함함 - 과; 상기 활성 셀 영역을 둘러싸는 에지 종단 영역과; 상기 활성 셀 영역과 상기 에지 종단 영역 사이에 배치된 전이 영역 - 상기 전이 영역은 횡 방향을 따라 상기 활성 셀 영역으로부터 상기 에지 종단 영역으로 향하는 폭을 가짐 - 을 포함하며, 상기 IGBT 셀의 적어도 일부는 상기 전이 영역 내에 배치되거나 또는 제각기 상기 전이 영역 내로 연장된다. 상기 방법은, 제 2 도전성 타입의 전기적 플로팅 배리어 영역을 제공하는 것을 포함하며, 상기 전기적 플로팅 배리어 영역은 상기 활성 셀 영역 내에 배치되고 상기 IGBT 셀의 상기 트렌치 중 적어도 일부와 접촉하며, 상기 전기적 플로팅 배리어 영역은 상기 전이 영역 내로 연장되지 않는다.
다른 실시예에 따르면, 전력 반도체 장치를 처리하는 또 다른 방법이 제공된다. 전력 반도체 장치는 제 1 부하 단자 및 제 2 부하 단자를 포함하며, 상기 전력 반도체 장치는 상기 제 1 부하 단자와 상기 제 2 부하 단자 사이에서 수직 방향을 따라 부하 전류를 전도하도록 구성되며, 제 1 도전성 타입의 드리프트 영역을 갖는 활성 셀 영역과; 제 2 도전성 타입의 웰 영역을 갖는 에지 종단 영역과; 상기 활성 셀 영역 내에 배치된 복수의 IGBT 셀을 포함하고, 상기 IGBT 셀의 각각은, 상기 수직 방향을 따라 상기 드리프트 영역 내로 연장되고 복수의 메사를 횡 방향으로 한정하는 복수의 트렌치를 포함한다. 상기 복수의 트렌치는, 제어 전극을 갖는 적어도 하나의 제어 트렌치와; 상기 제어 전극에 전기적으로 연결되는 더미 전극을 갖는 적어도 하나의 더미 트렌치와; 상기 제 1 부하 단자와 전기적으로 연결되는 소스 전극을 갖는 적어도 하나의 소스 트렌치를 포함한다. 상기 복수의 메사는 상기 적어도 하나의 제어 트렌치와 상기 적어도 하나의 소스 트렌치 사이에 배치된 적어도 하나의 활성 메사와; 상기 적어도 하나의 더미 트렌치에 인접하여 배치된 적어도 하나의 비활성 메사를 포함한다. 상기 또 다른 방법은 상기 제 2 도전성 타입의 전기적 플로팅 배리어 영역을 제공하는 것을 포함하고, 적어도 상기 더미 트랜치의 바닥 및 상기 소스 트렌치의 바닥 모두는 상기 전기적 플로팅 배리어 영역 내로 적어도 부분적으로 연장되고, 상기 전기적 플로팅 배리어 영역과 상기 웰 영역 사이에서 횡 방향으로 위치한 드리프트 영역의 일부는 상기 횡 방향에서 적어도 1 ㎛의 횡 방향 연장부를 갖는다.
또 다른 실시예에 따르면, 전력 반도체 장치는 제 1 부하 단자 및 제 2 부하 단자를 포함한다. 전력 반도체 장치는 상기 제 1 부하 단자와 제 2 부하 단자 사이에서 수직 방향을 따라 부하 전류를 전도하도록 구성되며, 제 1 도전성 타입의 드리프트 영역과; 복수의 IGBT 셀 - 상기 IGBT 셀의 각각은, 상기 드리프트 영역 내로 상기 수직 방향을 따라 연장되며 적어도 하나의 활성 메사를 횡 방향으로 한정하는 복수의 트렌치를 포함하며, 상기 적어도 하나의 활성 메사는 상기 드리프트 영역의 상부 섹션을 포함함 - 과; 상기 드리프트 영역에 의해 상기 수직 방향에서 그리고 상기 수직 방향에 대해 공간적으로 한정된 제 2 도전성 타입의 전기적 플로팅 배리어 영역을 포함한다. 모든 활성 메사의 전체 볼륨은 제 1 할당부 및 제 2 할당부로 나누어지며, 제 1 할당부는 배리어 영역과는 횡 방향으로 중첩하지 않으며, 제 2 할당부는 배리어 영역과는 횡 방향으로 중첩하게 된다. 제 1 할당부는 전력 반도체 장치가 설계된 공칭 부하 전류의 적어도 0 % 내지 100 %의 범위 내의 부하 전류를 전달하도록 구성된다. 제 2 할당부는 부하 전류가 공칭 부하 전류의 적어도 0.5 %를 초과하는 경우 상기 부하 전류를 전달하도록 구성된다.
당업자는 다음의 상세한 설명을 읽고 첨부된 도면을 볼 때 추가적인 특징 및 이점을 인식할 것이다.
도면에서의 부분은 반드시 일정한 비율일 필요는 없으며, 대신에, 본 발명의 원리를 설명하는 것에 강조가 있을 수 있다. 또한, 도면에서, 유사한 참조 번호는 대응하는 부분을 나타낸다.
도 1은 하나 이상의 실시예에 따른 전력 반도체 장치의 수평 투영의 섹션을 개략적이고 예시적으로 도시한다.
도 2 내지 도 4b는 각각 하나 이상의 실시예에 따른 전력 반도체 장치의 수직 단면의 섹션을 개략적이고 예시적으로 도시한다.
도 5는 하나 이상의 실시예에 따른 전력 반도체 장치의 도펀트 농도의 흐름(a course of a dopant concentration)을 개략적이고 예시적으로 도시한다.
도 6a 내지 도 6c는 하나 이상의 실시예에 따른 전력 반도체 장치의 수직 단면의 섹션을 개략적이고 예시적으로 도시한다.
도 7 내지 도 8d는 각각 하나 이상의 실시예에 따른 전력 반도체 장치의 수평 투영의 섹션을 개략적이고 예시적으로 도시한다.
도 9은 하나 이상의 실시예에 따른 전력 반도체 장치의 사시 투영도를 개략적이고 예시적으로 도시한다.
도 10 및 도 11은 각각 하나 이상의 실시예에 따른 전력 반도체 장치의 수직 단면의 섹션을 개략적이고 예시적으로 도시한다.
도 12 내지 도 19는 각각 하나 이상의 실시예에 따른 전력 반도체 장치의 수평 투영의 섹션을 개략적이고 예시적으로 도시한다.
도 20은 하나 이상의 실시예에 따른 전력 반도체 장치의 처리 방법의 단계를 개략적이고 예시적으로 도시한다.
다음의 상세한 설명에서, 그 일부를 형성하고, 본 발명이 실시될 수 있는 특정 실시예를 예시로 도시한 첨부 도면이 참조된다.
이와 관련하여, "상부", "바닥", "아래", "전방", "뒤", "후방", "선두", "후미", "아래", "위" 등과 같은 방향 용어는 설명된 도면의 방향을 참조하여 사용될 수 있다. 실시예의 부분이 다수의 상이한 방향으로 배치될 수 있기 때문에, 방향 용어는 설명의 목적으로 사용되며 결코 제한적이지 않다. 본 발명의 범위를 벗어나지 않으면서 다른 실시예가 이용될 수 있고, 구조적 또는 논리적 변경이 이루어질 수 있음이 이해되어야 한다. 따라서, 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안되며, 본 발명의 범위는 첨부된 청구범위에 의해 한정된다.
이제, 하나 이상의 예가 도면에 도시된 다양한 실시예가 상세히 참조될 것이다. 각 예는 설명을 위해 제공되며 본 발명의 제한을 의미하지 않는다. 예를 들어, 일 실시예의 일부로서 도시되거나 기술된 특징은 다른 실시예에서 사용되거나 다른 실시예와 조합하여 사용되어 또 다른 실시예를 생성할 수 있다. 본 발명은 이러한 수정 및 변형을 포함하는 것으로 의도된다. 예는 특정 용어를 사용하여 기술되며, 이 용어는 첨부된 청구범위를 제한하는 것으로 해석되어서는 안된다. 도면은 일정 비율로 도시되지 않으며 단지 설명을 위한 목적으로만 도시된다. 명료성을 위해, 동일한 구성 요소 또는 제조 단계는 달리 언급되지 않은 한, 상이한 도면에서 동일한 참조 번호로 표시된다.
본 명세서에서 사용되는 용어 "수평"은 반도체 기판 또는 반도체 구조물의 수평 표면에 실질적으로 평행한 방향을 기술하는 것으로 의도된다. 이것은, 예를 들어, 반도체 웨이퍼 또는 다이 또는 칩의 표면일 수 있다. 예를 들어, 이하에서 언급되는 제 1 횡 방향(X) 및 제 2 횡 방향(Y)은 모두 수평 방향일 수 있으며, 제 1 횡 방향(X) 및 제 2 횡 방향(Y)은 서로 수직일 수 있다.
본 명세서에서 사용되는 "수직"이라는 용어는 수평면에 수직으로, 즉, 반도체 웨이퍼/칩/다이의 표면의 법선 방향에 평행하게 실질적으로 배치된 방향을 기술하는 것으로 의도된다. 예를 들어, 아래에서 언급되는 수직 방향(Z)은 제 1 횡 방향(X) 및 제 2 횡 방향(Y) 모두에 수직인 연장 방향일 수 있다.
본 명세서에서, n-도핑된 것은 "제 1 도전성 타입"이라 지칭되지만, p-도핑된 것은 "제 2 도전성 타입"이라 지칭된다. 대안으로, 제 1 도전성 타입이 p-도핑된 것이고 제 2 도전성 타입이 n-도핑된 것일 수 있도록 반대의 도핑 관계가 사용될 수 있다.
본 명세서의 문맥에서, "오믹 접촉", "전기 접촉", "오믹 접속" 및 "전기적 접속"이라는 용어는 반도체 장치의 두 개의 영역, 섹션, 구역, 부분 또는 파트 사이에서 또는 하나 이상의 장치의 상이한 단자 사이에서 또는 반도체 장치의 단자 또는 금속층 또는 전극과 부분 또는 파트 사이에서 낮은 오믹 전기 접속 또는 낮은 오믹 전류 경로가 존재한다는 것을 기술하는 것으로 의도된다. 또한, 본 명세서의 문맥에서, 용어 "접촉(in contact)"은 각각의 반도체 장치의 두 개의 요소 사이에 직접적인 물리적 접속이 있음을 기술하는 것으로 의도되며, 예를 들어, 서로 접촉하고 있는 두 개의 요소 사이의 전이부는 다른 중간 요소 등을 포함하지 않을 수 있다.
또한, 본 명세서의 문맥에서, "전기적 절연"이라는 용어는 달리 명시되지 않는 한, 일반적으로 유효한 이해의 맥락에서 사용되며, 따라서 2 개 이상의 구성 요소가 서로 개별적으로 존재하며 이들 구성 요소를 연결하는 오믹 접속이 없다는 것을 기술하는 것으로 의도된다. 그러나, 서로 전기적으로 절연된 구성 요소는 그럼에도 불구하고 서로 결합될 수 있으며, 예를 들어 기계적으로 결합되거나 및/또는 용량성으로 결합되거나 및/또는 유도성으로 결합될 수 있다. 예를 들면, 캐패시터의 2 개의 전극은 서로 전기적으로 절연될 수 있고, 동시에, 예를 들어 유전체와 같은 절연체에 의해 서로 기계적 및 용량성으로 결합될 수 있다.
본 명세서에 기술된 특정 실시예는, 예를 들어 스트라이프 셀 또는 셀룰러 셀 구성을 나타내는 IGBT와 같은 반도체 장치, 예를 들어 전력 변환기 또는 전력 공급원 내에 사용될 수 있는 IGBT와 같은 반도체 장치에 관한 것으로, 이에 국한되는 것은 아니다. 따라서, 일 실시예에서, 이러한 IGBT는 부하에 공급될 부하 전류 및/또는 전력 공급원에 의해 제각기 제공되는 부하 전류를 전달하도록 구성될 수 있다. 예를 들어, IGBT는 모놀리식 집적 IGBT 셀 및/또는 모놀리식 집적 RC-IGBT 셀과 같은 하나 이상의 활성 전력 반도체 셀을 포함할 수 있다. 이러한 트랜지스터 셀은 전력 반도체 모듈 내에 통합될 수 있다. 이러한 복수의 셀은 IGBT의 활성 셀 영역과 함께 배치되는 셀 필드를 구성할 수 있다.
본 명세서에서 사용되는 용어 "전력 반도체 장치"는 고전압 차단 기능 및/또는 고전류 전달 기능을 갖는 단일 칩 상의 반도체 장치를 기술하는 것으로 의도된다. 즉, 이러한 전력 반도체 장치(예를 들어, IGBT)는 고전류, 전형적으로는 수 십 또는 수 백 암페어까지의 암페어 범위의 고전류 및/또는 고전압, 전형적으로 15V 초과, 보다 전형적으로는 100 V 및 그 초과, 가령 적어도 1200 V까지의 고전압 용으로 의도된다.
예를 들어, 아래에 기술되는 전력 반도체 장치는 스트라이프 트렌치 셀 구성 또는 셀룰러 트렌치 셀 구성을 나타내는 IGBT일 수 있으며, 저전압, 중전압 및/또는 고전압 애플리케이션의 전력 구성 요소로서 사용되도록 구성될 수 있다.
예를 들어, 본 명세서에서 사용되는 "전력 반도체 장치"라는 용어는, 예를 들어, 데이터 저장, 데이터 연산 및/또는 다른 타입의 반도체 기반 데이터 처리를 위해 사용되는 로직 반도체 장치에 관한 것이 아니다.
도 1은 하나 이상의 실시예에 따른 전력 반도체 장치(1)의 수평 투영의 섹션을 개략적이고 예시적으로 도시한다. 도 2는 하나 이상의 실시예에 따른 전력 반도체 장치(1)의 수직 단면의 섹션을 개략적이고 예시적으로 도시한다. 이하, 도 1 및 도 2가 참조될 것이다.
전력 반도체 장치(1)는 IGBT일 수 있거나 또는 IGBT 구성을 기반으로 한 역전도(Reverse Conducting: RC) IGBT와 같은 전력 반도체 장치일 수 있다.
예를 들어, 전력 반도체 장치(1)는 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결된 반도체 본체(10)를 포함한다. 예를 들어, 제 1 부하 단자(11)는 이미터 단자이고, 반면 제 2 부하 단자(12)는 콜렉터 단자일 수 있다.
반도체 본체(10)는 제 1 도전성 타입의 드리프트 영역(100)을 포함할 수 있다. 드리프트 영역(100)은 n-도핑된 것일 수 있다. 일 실시예에서, 드리프트 영역(100)은 2e12 cm-3 내지 4e14 cm-3의 범위 내의 (전기 활성화된)의 도펀트 농도를 갖는다. 예를 들어, 수직 방향(Z)을 따르는 드리프트 영역(100)의 연장부 및 그의 도펀트 농도는 당업자에게 알려진 바와 같이 전력 반도체 장치(1)가 설계될 차단 전압 정격에 따라 선택된다. 본 명세서에서, 용어 "드리프트 영역"은 당업자가 통상적으로 드리프트 영역 또는 드리프트 구역으로 지정하는 전력 반도체 장치(예를 들어, IGBT)의 그러한 영역을 기술하는 것으로 의도된다.
또한, 제 1 부하 단자(11)는 전력 반도체 장치(1)의 전면에 배치될 수 있으며, 전면 금속화층을 포함할 수 있다. 제 2 부하 단자(12)는 상기 전면과는 반대측에, 예를 들면, 전력 반도체 장치(1)의 후면 상에 배치될 수 있고, 예를 들어 후면 금속화층을 포함할 수 있다. 따라서, 전력 반도체 장치(1)는 수직 구성을 나타낼 수 있고, 부하 전류는 수직 방향(Z)을 따라 전도될 수 있다. 다른 실시예에서, 제 1 부하 단자(11) 및 제 2 부하 단자(12)의 각각은 전력 반도체 장치(1)의 공통 측, 예를 들어, 전면 상에 모두 배치될 수 있다.
이제 도 1을 보다 상세히 참조하면, 전력 반도체 장치(1)는 활성 셀 영역(1-2), 에지 종단 영역(1-3) 및 칩 에지(1-4)를 더 포함할 수 있다. 에지 종단 영역(1-3)은 활성 셀 영역(1-2)을 둘러쌀 수 있다. 전이 영역(1-5)은 활성 셀 영역(1-2)과 에지 종단 영역(1-3) 사이에 배치될 수 있다. 예를 들어, 전이 영역(1-5)은 활성 셀 영역(1-2)을 둘러 싸고 있다. 전이 영역(1-5)은 에지 종단 영역(1-3)으로 둘러싸일 수 있다.
일 실시예에서, 반도체 본체(10)는 에지 종단 영역(1-3), 전이 영역(1-5) 및 활성 셀 영역(1-2)을 필수로 구성한다.
예를 들어, 에지 종단 영역(1-3), 전이 영역(1-5) 및 활성 셀 영역(1-2)의 각각은 전력 반도체 장치(1)의 전면으로부터 전적으로 반도체 본체(10)를 통해 전력 반도체 장치(1)의 후면까지 수직 방향(Z)을 따라 연장된다. 에지 종단 영역(1-3), 전이 영역(1-5) 및 활성 셀 영역(1-2)의 각각은 반도체 본체(10)의 구성 요소뿐만 아니라 그 외부의 구성 요소, 예를 들어 제 1 부하 단자(11) 및/또는 제 2 부하 단자(12)의 구성 요소를 포함할 수 있다.
또한, 일 예에서, 횡 방향을 따라, 반도체 본체(10) 내의 에지 종단 영역(1-3), 전이 영역(1-5) 및 활성 셀 영역(1-2) 사이에는 중첩이 없다. 따라서, 활성 셀 영역(1-2)은 전이 영역(1-5)에 의해 완전히 둘러싸일 수 있고, 반도체 본체(10) 내에서, 예를 들어 제 1 횡 방향(X), 제 2 횡 방향(Y) 및 이 방향의 선형 조합을 따라, 전이 영역(1-5)과 활성 셀 영역(1-2) 사이에는 횡 방향 중첩이 없다. 유사하게, 전이 영역(1-5)은 에지 종단 영역(1-3)에 의해 완전히 둘러싸일 수 있고, 반도체 본체(10) 내에서, 예를 들어 제 1 횡 방향(X), 제 2 횡 방향(Y) 및 이 방향의 선형 조합을 따라, 전이 영역 (1-5)과 에지 종단 영역(1-3) 사이에는 횡 방향 중첩이 없다.
일 실시예에서, 전이 영역(1-5)은 횡 방향을 따라(예를 들어, 제 1 횡 방향(X)으로/에 대해 및 제 2 횡 방향(Y)으로/에 대해 및/또는 이들 횡 방향의 선형 조합으로) 활성 셀 영역(1-2)으로부터 에지 종단 영역(1-3)으로 향하는 적어도 1 ㎛의 폭(W)을 갖는다. 전이 영역(1-5)은 폭(W)은 따라서 활성 셀 영역(1-2)과 에지 종단 영역(1-3) 사이의 거리일 수 있다. 이 (최소) 폭(W)은 전이 영역(1-5)의 전체 둘레를 따라 존재할 수 있다. 전이 영역(1-5)의 폭은 1 ㎛보다 클 수 있는데, 예를 들어, 3 ㎛보다 크거나, 5 ㎛보다 크거나, 심지어는 10 ㎛보다 클 수 있다. 전이 영역(1-5) 및 에지 종단 영역(1-3)의 또 다른 예시적인 특징이 아래에서 설명될 것이다. 상기 폭(W)을 따라, 드리프트 영역(100)의 부분이 존재할 수 있다.
칩 에지(1-4)는 반도체 본체(10)와 측 방향으로 종단될 수 있으며, 예를 들어, 칩 에지(1-4)는 예컨대, 웨이퍼 다이싱에 의해 존재할 수 있게 되고, 수직 방향(Z)을 따라 연장될 수 있다. 에지 종단 영역(1-3)은 도 1에 도시되는 바와 같이, 활성 셀 영역(1-2)과 칩 에지(1-4) 사이에 배치될 수 있다.
본 명세서에서, 용어 "활성 셀 영역" 및 "에지 종단 영역"은 규칙적으로 사용되며, 즉, 활성 셀 영역(1-2) 및 에지 종단 영역(1-3)은 당업자가 전형적으로 관련시킨 주요 기술 기능을 제공하도록 구성될 수 있다.
예를 들어, 전력 반도체 장치(1)의 활성 셀 영역(1-2)은 단자(11, 12) 사이에서 부하 전류의 주요 부분을 전도하도록 구성되는 반면, 에지 종단 영역(1-3)은 부하 전류를 전도시키는 것이 아니라, 오히려 일 실시예에 따라 전계의 흐름(course)에 관한 기능을 수행하여, 차단 기능을 보장하고, 활성 셀 영역(1-2) 및 전이 영역(1-5)을 안전하게 종단시키는 등의 기능을 수행한다.
전력 반도체 장치(1)는 복수의 IGBT 셀(1-1)을 포함하며, 복수의 IGBT 셀(1-1)은 활성 셀 영역(1-2) 내에 대부분 배치된다. 예를 들어, 전력 반도체 장치(1)의 복수의 IGBT 셀(1-1)의 대부분은, 활성 셀 영역(1-2) 내에 배치된다. IGBT 셀(1-1)의 수는 100 개를 초과, 1000 개를 초과, 또는 심지어는 10,000 개를 초과하는 것일 수 있다. 예를 들어, IGBT 셀(1-1)의 전체 수의 적어도 85 %, 적어도 95 % 또는 적어도 98 %는 활성 셀 영역(1-2) 내에 배치된다. 일 실시예에서, 나머지 IGBT 셀(1-1)은 전이 영역(1-5) 내에 배치된다. 도 1에 개략적으로 도시된 바와 같이, IGBT 셀(1-1) 중 일부는 완전히 전이 영역(1-5) 내에 배치될 수 있고, 다른 것은 활성 셀 영역(1-2) 내에 배치되어 각각의 횡 방향 단부에 의해 전이 영역 내로 연장될 수 있다.
일 실시예에서, 각각의 IGBT 셀(1-1)은 도 1에 개략적이고 예시적으로 도시된 바와 같이, 전이 영역(1-5) 내로 적어도 부분적으로 연장된다.
따라서, 예를 들어, IGBT 셀(1-1) 중 일부는 도 1에 개략적이고 예시적으로 도시된 바와 같이, 전이 영역(1-5) 내에 배치되거나 또는 각각 전이 영역(1-5) 내로 연장된다. 이와 관련하여, 전이 영역(1-5)은 또한 전력 반도체 장치(1)의 활성 영역의 형태로서 이해될 수 있다. 예를 들어, 전이 영역(1-5) 내에 배치되거나 전이 영역(1-5) 내로 연장되는 IGBT 셀(1-1)의 전체 수 중 상기 할당분에 의해, 전이 영역(1-5)은 부하 전류의 일부를 전도하도록 구성될 수도 있다.
일 실시예에 따라, IGBT 셀(1-1)은 에지 종단 영역(1-3) 내에는 배치되지 않는다. 그러나, 에지 종단 영역(1-3) 내에는, 턴오프 동작 직전 및/또는 그 동안 전하 캐리어의 배출을 지원하는 특별히 구성된 전하 캐리어 배출 셀(도 1에는 도시되지 않고 도 6a 및 도 6b 참조)이 포함될 수 있다.
각각의 IGBT 셀(1-1)은 도 1에 개략적으로 도시된 바와 같이 스트라이프 구성을 나타낼 수 있으며, 여기서 각각의 IGBT 셀(1-1) 및 그 구성 요소의 한 횡 방향, 예를 들어 제 2 횡 방향(Y)을 따른 전체 횡 방향 연장부는 이 횡 방향을 따른 활성 셀 영역(1-2)의 전체 연장부에 실질적으로 대응하거나 또는 제각기 이를 약간 초과할 수 있다.
다른 실시예에서, 각각의 IGBT 셀(14)은 셀룰러 구성(cellular configuration)을 나타낼 수 있으며, 여기서 각각의 IGBT 셀(1-1)의 횡 방향 연장부는 활성 셀 영역(1-2)의 전체 횡 방향 연장부보다 실질적으로 작을 수 있다.
그러나, 본원에 설명된 실시예는 오히려 대부분의 도면에 예시적이고 개략적으로 도시된 바와 같이, 제 2 횡 방향(Y)에 대해 스트라이프 구성을 갖는 IGBT 셀(1-1)에 관한 것이다.
일 실시예에서, 활성 셀 영역(1-2)에 포함된 복수의 IGBT 셀(1-1)의 각각은 동일한 구성(set-up)을 나타낸다. 예시적인 IGBT 셀 구성의 한 섹션이 이제 도 2와 관련하여 설명될 것이다.
전이 영역(1-5)에 포함될 수 있는 IGBT 셀(1-1)의 구성(configuration)은 활성 셀 영역(1-2)에 포함되는 IGBT 셀(1-1)의 구성과 동일할 수 있다. 부가적으로 또는 대안으로, 전이 영역(1-5)은 활성 셀 영역(1-2)의 IGBT 셀(1-1)과 비교할 때, 예를 들어, MPT 접촉 방식/이웃 관계(이하, 보다 상세한 설명을 참조)의 관점에서 상이한 구성을 갖는 IGBT 셀을 포함한다.
각각의 IGBT 셀(1-1)은 수직 방향 (Z)을 따라 드리프트 영역 내로 연장되는 적어도 하나의 트렌치를 포함한다. 각각의 IGBT 셀(1-1)은 반도체 본체(10) 내로 적어도 부분적으로 연장될 수 있고 드리프트 영역(100)의 적어도 하나의 섹션을 포함할 수 있다. 또한, 각각의 IGBT 셀(1-1)은 제 1 부하 단자(11)와 전기적으로 접속될 수 있다. 각각의 IGBT 셀(1-1)은 상기 단자(11, 12) 사이의 부하 전류의 일부를 전도하고 상기 단자(11, 12) 사이에 인가된 차단 전압을 차단하도록 구성될 수 있다.
전력 반도체 장치(1)를 제어하기 위해, 각각의 IGBT 셀(14)은 제어 트렌치(14)에 포함된 제어 전극(141)을 구비할 수 있으며, 각각의 IGBT 셀(1-1)을 전도 상태 및 차단 상태 중의 하나로 선택적으로 설정하도록 구성될 수 있다.
예를 들어, 도 2에 도시된 예를 참조하면, 제 1 도전성 타입의 소스 영역(101)은 제 1 부하 단자(11)와 전기적으로 연결될 수 있다. 소스 영역(101)은 n-도핑될 수 있고, 예를 들어 드리프트 영역(100)과 같이 상당히 높은 도펀트 농도로 도핑될 수 있다.
또한, 제 2 도전성 타입의 채널 영역(102)은 소스 영역(101)과 드리프트 영역(100)을 분리할 수 있으며, 예를 들어, 채널 영역(102)은 소스 영역(101)을 드리프트 영역(100)으로부터 분리할 수 있는데, 이는 IGBT 구성의 일반적인 원리를 알고 있는 당업자에게는 공지된 것이다. 채널 영역(102)은, 예를 들어 1e15 cm-3 내지 5e18 cm-3 의 범위 내의 전기적으로 활성화된 도펀트 농도로 p-도핑될 수 있다. 채널 영역(102)과 드리프트 영역(100) 사이의 전이부는 제 1 pn 접합부(1021)를 형성할 수 있다.
소스 영역(101)과 제 1 부하 단자(11)를 연결하기 위해, 제 1 컨택트 플러그(113)는 제 1 부하 단자(11)로부터 수직 방향(Z)을 따라 연장되어 소스 영역(101) 및 채널 영역(102)의 각각과 접촉할 수 있다.
드리프트 영역(100)은 제 2 부하 단자(12)와 전기적으로 접촉하도록 배치된 도핑된 컨택트 영역(108)과 인터페이스할 때까지 수직 방향(Z)을 따라 연장될 수 있다. 영역(105)(보다 상세히 후술됨)과 도핑된 컨택트 영역(108) 사이에 배치된 드리프트 영역(100)의 섹션은 드리프트 영역(100)의 주요 부분을 형성할 수 있다. 일 실시예에서, 드리프트 영역(100)의 도펀트 농도는 도핑된 컨택트 영역(108)과의 계면을 형성하는 드리프트 영역(100)의 하부 섹션에서 증가하여, 예를 들어 제 1 도전성 타입의 필드 스톱 영역(field stop region)을 형성하는데, 이는 당업자에게 알려져 있다.
도핑된 컨택트 영역(108)은 전력 반도체 장치(1)의 구성에 따라 형성될 수 있으며, 예를 들어, 도핑된 컨택트 영역(108)은 제 2 도전성 타입의 이미터 영역, 예를 들어, p-타입 이미터일 수 있다. RC-IGBT를 형성하기 위해, 도핑된 컨택트 영역(108)은, 또한 제 2 부하 단자(12)에 전기적으로 접속되고 "n-shorts"로 통상적으로 지칭되는 제 1 도전성 타입의 소형 섹션에 의해 차단되는 제 2 도전성 타입의 이미터 영역에 의해 구성될 수 있다.
예를 들어, 각각의 IGBT 셀(1-1)은 상기 제어 트렌치 전극(141)을 갖는 적어도 하나의 제어 트렌치(14)와, 더미 트렌치 전극(151)을 갖는 적어도 하나의 더미 트렌치(15)를 포함하며, 상기 트렌치(14, 15)의 각각은 반도체 본체(10) 내로 수직 방향(Z)을 따라 연장되고, 각각의 트렌치 전극(141, 151)을 반도체 본체(10)로부터 절연시키는 절연체(142, 152)를 포함한다.
일 실시예에 따라, 적어도 하나의 제어 트렌치(14) 및 적어도 하나의 더미 트렌치(15)의 트렌치 전극(141, 151)은 각각 전력 반도체 장치(1)의 제어 단자(13)에 전기적으로 연결될 수 있다.
도 2는 더미 트렌치(15)가 제어 트렌치(14)에 인접하게 배치되는 것을 예시적으로 도시하지만, IGBT 셀(1-1)은 제어 트렌치 타입 및 더미 트렌치 타입과는 상이한 타입의 하나 이상의 추가 트렌치를 포함할 수 있고, 이 적어도 하나의 추가 트렌치는 제어 트렌치(14)에 인접하게 배치될 수 있다는 것이 이해될 것이다. 예를 들어, 상기 적어도 하나의 추가 트렌치는 소스 트렌치(다른 도면에서는 참조 번호 16임)일 수 있으며, 그 트렌치 전극(다른 도면에서 참조 번호 161임)이 상기 제 1 부하 단자(11)에 전기적으로 연결된다. 이에 대해서는 아래에서 상세히 설명될 것이다.
예를 들어, 제어 단자(13)는 게이트 단자이다. 또한, 제어 단자(13)는 제어 트렌치 전극(141)에 전기적으로 연결될 수 있고, 예를 들어 적어도 하나의 절연 구조물(132)에 의해, 제 1 부하 단자(11), 제 2 부하 단자(12) 및 반도체 본체(10)로부터 전기적으로 절연될 수 있다.
일 실시예에 있어서, 전력 반도체 장치(1)는 제 1 부하 단자(11)와 제어 단자(13) 사이에 전압을 인가하여, 예를 들어, 전력 반도체 장치(1)를 전도 상태 및 차단 상태 중의 하나로 선택적으로 설정하도록 제어될 수 있다.
예를 들어, 전력 반도체 장치(1)는 게이트-이미터-전압(VGE)에 기초하여, 예를 들어 당업자에게 공지된 IGBT를 제어하는 원리 방식으로 제어되도록 구성된다.
일 실시예에서, 더미 트렌치 전극(151)은 또한 제어 단자(13)에 전기적으로 연결되어 제어 트렌치 전극(141)과 동일한 제어 신호를 수신할 수 있다. 다른 실시예에서, 더미 트렌치 전극(151)은 1e-3 Ohm 내지 1 Ohm의 범위 내의, 1 Ohm 내지 10 Ohm의 범위 내의, 또는 10 Ohm 내지 100 Ohm의 범위 내의 저항값을 갖는 저항기에 의해 제어 단자(13)에 전기적으로 연결될 수 있다. 다른 실시예에서, 더미 트렌치 전극(151)은 제 2 제어 단자(도시되지 않음)에 전기적으로 연결되어 제어 트렌치 전극(141)과는 다른 제어 신호를 수신한다.
또한, 전력 반도체 장치(1)의 각각의 IGBT 셀(1-1)은 제 1 부하 단자(11)에 전기적으로 연결되는 적어도 하나의 활성 메사(18)를 가질 수 있으며, 상기 활성 메사(18)는 소스 영역 (101), 채널 영역(102) 및 드리프트 영역(100)의 일부를 포함하며, 활성 메사(18) 내에는, 이들 영역(101, 102, 100)의 각각의 섹션이 도 2에 예시적으로 도시된 바와 같이 제어 트렌치(14)의 측벽(144)에 인접하게 배치될 수 있다. 예를 들어, 소스 영역(101) 및 채널 영역(102)의 각각은, 예를 들어 제 1 컨택트 플러그(113)에 의해 제 1 부하 단자(11)에 전기적으로 연결된다.
전력 반도체 장치(1)의 일 실시예에서, 도핑된 컨택트 영역(108)은 p-타입 이미터이고, 활성 메사(18)는 p-타입 이미터(108)와 완전히 측 방향으로 중첩될 수 있다.
또한, 제어 트렌치 전극(141)(제어 전극(141)이라고도 함)은 제어 단자(13)로부터 제어 신호를 수신하고, 예를 들어, 채널 영역(102) 내에 반전 채널을 유도함으로써 활성 메사(18) 내의 부하 전류를 제어하여 전력 반도체 장치(1)를 전도 상태로 설정하도록 구성될 수 있다. 따라서, 제 1 부하 단자(11)와 활성 메사(18) 사이의 전이부(181)는 부하 전류가 제 1 부하 단자(11)로부터 반도체 본체(10)로 및/또는 그 역으로 통과하는 인터페이스를 제공할 수 있다.
일 실시예에서, 예를 들어 각각의 활성 메사(18) 내에서 반전 채널 임계 전압을 초과하게 되면, 활성 메사(18) 내에 반전 채널이 유도될 수 있다. 예를 들어, 반전 채널 임계 전압은 제어 전극(141)의 일함수, 소스 영역(101)의 도펀트 농도, 채널 영역(102)의 도펀트 농도, 트렌치 절연체(142)의 관련 두께, 트렌치 절연체(142)의 유전 상수 중 적어도 하나에 의존한다.
일 실시예에서, 전력 반도체 장치(1)의 모든 활성 메사(18)는 동일한 반전 채널 임계 전압으로 구성된다.
예를 들어, 활성 셀 영역(1-2)에 포함되는 모든 IGBT 셀(1-1)의 제어 전극(141)은 제어 단자(13)와 전기적으로 연결될 수 있다.
전력 반도체 장치(1)의 각각의 IGBT 셀(1-1)은 활성 메사(18) 이외에, 예를 들어 적어도 하나의 더미 트렌치(15)에 인접하게 배치된 적어도 하나의 비활성 메사(19)를 가질 수 있으며, 제 1 부하 단자(11)와 비활성 메사(19) 사이의 전이부(191)는 적어도 제 1 도전성 타입의 전하 캐리어에 대해 전기적 절연을 제공한다.
일 실시예에서, IGBT 셀(1-1)은 부하 전류가 비활성 메사(19)와 제 1 부하 단자(11) 사이의 전이부(191)를 가로 지르지 않도록 구성될 수 있다. 예를 들어, 비활성 메사(19)는 반전 채널을 유도하는 것을 허용하지 않는다. 활성 메사(18)와는 대조적으로, 일 실시예에 따른 비활성 메사(19)는 전력 반도체 장치(1)의 전도 상태 동안 부하 전류를 전도하지 않는다. 예를 들어, 비활성 메사(19)는 부하 전류를 운반할 목적으로는 사용되지 않는 폐기된 메사로 간주될 수 있다.
비활성 메사(19)의 제 1 실시예에서, 비활성 메사(19)는 제 1 부하 단자(11)에 전기적으로 연결되지 않고, 예를 들어 절연층(112)에 의해 전기적으로 절연되어 있다. 이 실시예에서, 제 1 부하 단자(11)와 비활성 메사(19) 사이의 전이부(191)는 제 1 도전성 타입의 전하 캐리어뿐만 아니라 제 2 도전성 타입의 전하 캐리어에 대해서도 전기적 절연을 제공한다. 이를 위해, 변형예에서, 비활성 메사(19)는 도 2에 도시된 바와 같이, 소스 영역(101)의 섹션도 채널 영역(102)의 섹션도 포함하지 않으며 컨택트 플러그(참조 번호 111 참조)에 의해 접촉되지도 않는다. 또 다른 변형예에서, 비활성 메사(19)는 활성 메사(18)와 유사한 방식으로, 예를 들어 소스 영역(101)의 섹션 및/또는 채널 영역(102)의 섹션을 포함함으로써 구성될 수 있는데, 활성 메사(18)와의 차이점은 소스 영역(101)의 섹션(존재한다면)도 비활성 메사(19)의 채널 영역(102)의 섹션도 제 1 부하 단자(11)에 전기적으로 연결되지 않는다는 것이다. 비활성 메사(19)의 제 1 실시예에 따르면, 전류는 상기 전이부(191)를 전혀 가로지르지 않는다.
비활성 메사(19)의 제 2 실시예에서, 비활성 메사(19)는 제 1 부하 단자(11)에 전기적으로 연결될 수 있으며, 제 1 부하 단자(11)와 비활성 메사(19) 사이의 전이부(191)는 제 1 도전성 타입의 전하 캐리어에 대해서만 전기적 절연을 제공하며 제 2 도전성 타입의 전하 캐리어에 대해서는 전기적 절연을 제공하지 않는다. 즉, 이 제 2 실시예에서, 비활성 메사(19)는 제 2 도전성 타입의 전하 캐리어의 전류, 예를 들어 홀 전류가 상기 전이부(191)를 통과할 수 있게 구성될 수 있다. 예를 들어, 더미 트렌치 전극(151)의 전위에 따라, 이러한 홀 전류는, 예를 들어 턴오프 동작을 수행하기 직전에 일시적으로만 생성되어, 예를 들어, 반도체 본체(10)에 존재하는 전체 전하 캐리어 농도를 감소시킬 수 있다. 일 실시예에서, 이것은 역방향 전도 IGBT 구성에서 제 1 도전성 타입의 전하 캐리어에 대해서만 전기적 절연을 갖는 그러한 비활성 메사(19)에 대해서도 발생할 수 있으며, 여기서, 부하 전류는 다이오드 모드 동작에서 이들 비활성 메사(19)을 통해 일시적으로 전달될 것이며, 후면(도핑된 컨택트 영역(108) 참조)은 제 2 도전성 타입의 이미터 및 제 1 도전성 타입의 이미터(이전에 "n-shorts"으로 지칭됨)를 모두 포함하도록 구성될 것이다. 전술한 바와 같이, 이 제 2 실시예에서, 비활성 메사(19)는 제 1 부하 단자(11)에 전기적으로 연결될 수 있다. 예를 들어, 비활성 메사(19)의 (후술되는 전기적 플로팅 배리어 영역(105)과는 상이한) 제 2 도전성 타입의 도핑된 컨택트 영역(도시되지 않음)은 도 3b에 개략적이고 예시적으로 도시된 바와 같이, 예를 들어, 제 1 컨택트 플러그(113) 중 하나의 컨택트 플러그에 의해, 제 1 부하 단자(11)에 전기적으로 연결될 수 있다. 제 2 도전성 타입의 도핑된 컨택트 영역(도시되지 않음)은 비활성 메사(19) 내에 존재하는 드리프트 영역(100)의 섹션을 제 1 부하 단자(11)로부터 분리시킬 수 있다. 예를 들어, 비활성 메사(19)의 제 2 실시예에 따르면, 비활성 메사(19) 내에는, 제 1 부하 단자(11)에 전기적으로 연결된 제 1 도전성 타입의 도펀트로 도핑된 영역은 없다.
위에서 예시된 상기 비활성 메사(19)의 제 1 실시예 및 제 2 실시예는 부하 전류가 비활성 메사(19)와 제 1 부하 단자(11) 사이의 상기 전이부(191)를 가로지르는 것을 차단하도록 IGBT 셀(1-1)의 구성을 제공하는 것을 가능하게 할 수 있다.
비활성 메사(19)는 제어 트렌치(14) 및 더미 트렌치(15)에 의해 또는 더미 트렌치(15)와 또 다른 트렌치 타입에 의해 횡 방향으로 한정될 수 있으며, 이는 아래에서 더 설명될 것이다. 비활성 메사(19)의 추가의 선택적인 양태는 아래에서 설명될 것이다. 예를 들어, 일 예에서 더미 트렌치 전극(151)이 제어 단자 (13)에 전기적으로 연결되더라도, 더미 트렌치 전극(151)은 비활성 메사(19) 내의 부하 전류를 제어하도록 구성되지 않는데 그 이유는 비활성 메사(19)가 일 실시예에 따라 비활성 메사(19) 내에 반전 채널을 유도하는 것을 허용하지 않기 때문이다.
전력 반도체 장치(1)는 도 2에 개략적이고 예시적으로 도시된 바와 같이, 제 2 도전성 타입의 전기적 플로팅 배리어 영역(105)(이하, 간단히 "배리어 영역"이라고도 함)을 더 포함할 수 있다. 이 배리어 영역(105)의 예시적인 특징은 이하 더 상세히 설명될 것이다. 배리어 영역(105)의 보다 상세한 설명을 하기 전에, 전력 반도체 장치(1)의 마이크로 패턴 트렌치(MPT) 구조에 관한 예시적인 양태가 설명될 것이다.
도 3a 및 도 3b에 개략적으로 도시된 실시예를 참조하면, 활성 셀 영역(1-2)의 각각의 IGBT 셀(1-1)은, 수직 방향(Z)을 따라 반도체 본체(10) 내로 연장되고, 반도체 본체(10)로부터 소스 트렌치 전극(161)을 절연시키는 절연체(162)를 포함하는 적어도 하나의 소스 트렌치(16)를 더 포함할 수 있으며, 소스 트렌치 전극(161)은 제 1 부하 단자(11)에 전기적으로 연결된다. 예를 들어, 적어도 하나의 소스 트렌치(16)는 도 3a 및 도 3b에 도시된 바와 같이, 제어 트렌치(14)와 더미 트렌치(15) 사이에 배치된다. 일 실시예에서, 각각의 IGBT 셀(1-1)은 하나 초과의 소스 트렌치(16), 예를 들어, 2 개의 소스 트렌치(16)(도 4a 참조) 또는 4 개의 소스 트렌치(16)(도 6a 참조)를 포함할 수 있으며, 이 소스 트렌치 중 트렌치 전극(161)의 각각은 제 1 부하 단자(11)에 전기적으로 연결될 수 있다. 예를 들어, 하나 초과의 소스 트렌치(16)는 일 측상의 제어 트렌치(14)와 다른 측상의 더미 트렌치(15) 사이에 배치된다.
일 실시예에서, 활성 메사(18)는 제어 트렌치(14) 및 소스 트렌치(16)에 의해 횡 방향으로 한정될 수 있다. 예를 들어, 제어 트렌치(14)의 측벽(144) 및 소스 트렌치(16)의 측벽(164)은 제 1 횡 방향(X)을 따라 활성 메사(18)를 한정한다. 활성 메사(18)는 도 2와 관련하여 예시적으로 기술한 방식으로 구성될 수 있으며, 예를 들어, 제 1 컨택트 플러그(113)는 채널 영역(102)의 섹션 및 소스 영역(101)의 섹션의 각각을 제 1 부하 단자(11)에 전기적으로 연결시킬 수 있다.
또한, 도 3a 및 도 3b와 도 4a 및 도 4b에 도시된 실시예에 따르면, 활성 셀 영역(1-2)의 각각의 IGBT 셀(1-1)은 하나 초과의 비활성 메사(19)를 포함할 수 있으며, 비활성 메사(19) 중 적어도 하나는 소스 트렌치(16) 및 더미 트렌치(15)에 의해 횡 방향으로 한정될 수 있다. 다른 비활성 메사(19)는 2 개의 소스 트렌치(16)에 의해 횡 방향으로 한정될 수 있다. 다른 비활성 메사(19)는 2 개의 더미 트렌치(15)에 의해 횡 방향으로 한정될 수 있다. 또 다른 비활성 메사(19)는 더미 트렌치(15) 및 제어 트렌치(14) 중 하나에 의해 횡 방향으로 한정될 수 있다. 도시된 바와 같이, 각각의 비활성 메사(19)는 채널 영역(102)의 제각기의 섹션을 포함할 수 있으며, 일 실시예에서, 이들 섹션은 전술한 바와 같이, 제 1로드 단자(11)에 전기적으로 연결되는 것이 아니라, 예를 들어, 절연층(112)에 의해 전기적으로 절연된다.
도 3a 및 도 3b에 개략적으로 도시된 실시예를 참조하면, 활성 셀 영역의 각각의 IGBT 셀(1-1)은 적어도 하나의 소스 트렌치(16)에 부가적으로 또는 대안으로, 수직 방향(Z)을 따라 반도체 본체(10) 내로 연장되고, 반도체 본체(10)로부터 트렌치 전극(171)을 절연시키는 절연체(172)를 포함하는 적어도 하나의 플로팅 트렌치(17)를 더 포함할 수 있으며, 플로팅 트렌치(17)의 트렌치 전극(171)은 전기적으로 플로팅되어 있다. 일 실시예에서, 플로팅 트렌치(17)의 트렌치 전극(171)은 제 1 부하 단자(11)에 전기적으로 연결되지도 않고, 제 2 부하 단자(12)에 전기적으로 연결되지도 않고, 제어 단자(13)에 전기적으로 연결되지도 않고, 반도체 본체(10)의 섹션에도 전기적으로 연결되지 않는다.
일 실시예에서, 전기적 플로팅 트렌치 전극(171)은 높은 옴 저항값을 갖는 접속부에 의해, 정의된 전위(예를 들어, 컨택트의 전위 또는 다른 반도체 영역의 전위)에 연결된다. 예를 들어, 상기 높은 옴 저항값의 접속부에 의해, 스위칭 동작 동안, 전기적 플로팅 트렌치 전극(171)의 전위는 정의된 전위로부터 일시적으로 분리된다. 상기 분리는 상기 스위칭 동작의 시간 스케일 상에서, 예를 들어, 적어도 10 ns, 또는 적어도 100 ns, 또는 적어도 10 ㎲ 동안 발생할 수 있다. 예를 들어, 상기 높은 옴 저항값의 접속부의 저항값은 1e2 Ω 초과, 또는 1e6 Ω 초과에 이른다. 일 실시예에서, 제 1 부하 단자(11)와 전기적 플로팅 트렌치 전극(171) 사이에서의 옴 저항값(ohmic resistance), 예를 들어, 정지 상태(standstill situation) 동안 측정된 옴 저항값은 1e2 Ω 초과, 또는 1e6 Ω 초과에 이른다.
예를 들어, 존재한다면, 적어도 하나의 플로팅 트렌치(17)는 제어 트렌치(14)와 더미 트렌치(15) 사이에 배치될 수 있다. 또한, 도 3a 및 도 3b에 도시된 바와 같이, IGBT 셀(1-1)은 상기 적어도 하나의 소스 트렌치(16)를 추가로 포함할 수 있으며, 소스 트렌치(16) 및 플로팅 트렌치(17)는 일측의 제어 트렌치(14)와 다른 측의 더미 트렌치(15) 사이에 배치될 수 있다. 일 실시예에서, 활성 메사(18)는 제어 트렌치(14)의 측벽(144) 및 소스 트렌치(16)의 측벽(164)에 의해 횡 방향으로 한정된다. 비활성 메사(19)는 소스 트렌치(16)의 측벽(164), 플로팅 트렌치(17)의 측벽(174) 및 더미 트렌치(15)의 측벽(154)의 그룹 중 적어도 2 개에 의해 횡 방향으로 한정될 수 있다.
따라서, 일 실시예에 따르면, 활성 영역의 각각의 IGBT 셀(1-1)은 적어도 하나의 제어 트렌치(14), 적어도 하나의 더미 트렌치(15), 적어도 하나의 소스 트렌치(16) 및 선택적으로 적어도 하나의 플로팅 트렌치(17)를 포함하며, (존재한다면)적어도 하나의 소스 트렌치(16) 및 (존재한다면) 적어도 하나의 플로팅 트렌치(17)는 제어 트렌치(14)와 더미 트렌치(15) 사이에 배치될 수 있다.
일 실시예에서, 전력 반도체 장치(1)는 IGBT일 수 있고, 그 활성 영역(1-2)의 IGBT 셀(1-1)의 각각은 마이크로 패턴 트렌치(MPT) 구조를 나타낼 수 있다.
예를 들어, IGBT 셀(1-1)에 포함될 수 있는 트렌치(14, 15, 16, 17)의 각각 또는 적어도 대부분은 동일한 공간 치수를 나타낼 수 있고 규칙적인 패턴에 따라 배치될 수 있다. 예를 들어, 트렌치(14, 15, 16, 17)는 수직 방향(Z)을 따라 3 ㎛ 내지 8 ㎛의 범위 내의 깊이와, 제 1 횡 방향(X)을 따라 0.4 ㎛ 내지 1.6 ㎛의 범위 내의 폭을 나타낼 수 있다. 트렌치(14, 15, 16, 17)는 제 1 피치를 갖는 제 1 레이아웃에 따라 형성될 수 있으며, 제 1 레이아웃은 트렌치 폭 및 메사 폭의 각각을 한정할 수 있다.
또한, IGBT 셀(1-1)에 포함될 수 있는 모든 트렌치(14, 15, 16, 17)의 트렌치 전극(141, 151, 161, 171)의 각각 또는 적어도 대부분은, 예를 들어 (각각의 트렌치 바닥(145, 155, 165, 175)에 의해 종단되는) 수직 방향에 따른 전체 연장부 및 (각각의 측벽(144, 154, 164, 174)에 의해 종단되는, 즉, 트렌치 폭인) 제 1 횡 방향의 전체 연장부, 및/또는 절연체(142, 152, 162, 172)의 치수에 관해 동일 공간 치수를 나타낼 수 있다. 또한, IGBT 셀(1-1)에 포함될 수 있는 트렌치(14, 15, 16, 17)의 각각은 제 1 횡 방향(X)을 따라 등거리에 배치될 수 있다.
예를 들어, IGBT 셀(1-1)의 메사(18, 19)의 각각은 동일한 폭을 나타낼 수 있고, 이 폭은 0.1 ㎛ 내지 0.3 ㎛의 범위, 0.3 ㎛ 내지 0.8 ㎛의 범위, 또는 0.8 ㎛ 내지 1.4 ㎛의 범위 내일 수 있다.
또한, IGBT 셀(1-1)에 포함될 수 있는 트렌치(14, 15, 16, 17)의 일부는, 예를 들어, 적어도 100 nm, 적어도 500 nm 또는 적어도 1000 nm 만큼 배리어 영역(105) 내로 연장될 수 있다. 이러한 양태는 또한 아래에서 상세히 설명될 것이다.
아래의 설명에 대해, 다음과 같이 약어가 적용될 수 있다: G = 제어 트렌치(14), D = 더미 트렌치(15), S = 소스 트렌치(16), F = 플로팅 트렌치(17), k = 활성 메사(18), o = 비활성 메사(19).
전술한 바와 같이, 전력 반도체 장치(1)는 활성 셀 영역(1-2) 내에 동일하게 구성된 복수의 IGBT 셀(1-1)을 포함할 수 있다. 일 실시예에서, 위에 소개된 약어를 사용하여, 활성 셀 영역(1-2)의 각각의 IGBT 셀(1-1) 내의 예시적인 이웃 관계는 다음과 같이 표현될 수 있다:oDoSoSkGkSoSoD.
이 예시적인 이웃 관계(이는 본원에서 접촉 방식으로 또한 지칭됨)에 국한되지 않고, 대부분의 나머지 도면에 따른 실시예는 상기 식별된 예시적인 이웃 관계에 기초한다. 따라서, 일 실시예에 따라, IGBT 셀(1-1)은 플로팅 트렌치(17)를 반드시 포함하는 것이 아니라는 것이 이해될 것이다.
예를 들어, 다른 실시예에서, IGBT 셀(1-1)의 각각은 하나 이상의 제어 트렌치(14) 및 하나 이상의 소스 트렌치(16)만을 포함한다. 또한, 그 실시예에서, IGBT 셀(1-1)의 각각은 하나 이상의 활성 메사(18)만을 포함하지만, 비활성 메사(19)는 포함하지 않는다. 예를 들어, 접촉 방식은 "kGkS" 등일 수 있다. 그 다음, 제어 단자(13)에 연결된 모든 트렌치 전극은 실제로, 각각의 반전 채널을 제어함으로써 활성 메사를 제어할 것이고, 따라서 더미 트랜치는 존재하지 않을 것이다. 또 다른 실시예에서, IGBT 셀(1-1)은 하나 이상의 제어 트렌치(14) 및 하나 이상의 활성 메사만을 포함하지만, 비활성 메사 또는 더미 트렌치, 소스 트렌치, 또는 플로팅 트렌치를 포함하지 않는다.
전술한 바와 같이, 접촉 방식과는 무관하게, 전력 반도체 장치(1)는 제 2 도전성 타입의 전기적 플로팅 배리어 영역(105)(이하, 간단히 "배리어 영역"이라고도 함)을 더 포함할 수 있다.
일 실시예에서, 배리어 영역(105)은 활성 메사(18)의 섹션과 더미 트랜치(15)의 바닥(155) 사이에 전기 도전성 경로를 제공하도록 구성된다. 따라서, 배리어 영역(105)은 활성 메사(18)의 섹션의 전위를 더미 트렌치(15)의 바닥(155)으로 유도하도록 구성될 수 있다. 예를 들어, 배리어 영역(105)은 활성 메사(18) 내로 연장되고 활성 메사(18)로부터 소스 트렌치(16)의 바닥(165) 아래로 그리고 비활성 메사(19)를 가로 질러 연장되어 더미 트렌치(15)의 바닥(155)과 인터페이스할 수 있게 된다.
전술한 바와 같이, 전력 반도체 장치(1)는 복수의 IGBT 셀(1-1), 예를 들어, 활성 셀 영역(1-2) 내에 포함된 복수의 IGBT 셀(1-1)의 대부분을 포함할 수 있다. 예를 들어, 배리어 영역(105)은 활성 영역(1-2) 내의 복수의 IGBT 셀(1-1)에 포함되는 비활성 메사(19)와 서로 접속한다. 예를 들어, 이러한 목적으로, 배리어 영역(105)은 비활성 메사(19)의 각각 내로 부분적으로 연장될 수 있다. 배리어 영역(105)은 활성 메사(18)의 일부 내로 적어도 부분적으로 더 연장될 수 있다. 더미 트렌치 바닥(155)의 각각은 배리어 영역(105) 내로 연장될 수 있다. 이에 따라, 배리어 영역(105)은 활성 메사 내에 존재하는 전위를 더미 트렌치 전극(151)쪽으로 유도할 수 있다.
아래에서 보다 상세히 설명되는 바와 같이, 배리어 영역(105)은 활성 메사(18)의 일부(부분)와 횡 방향으로 중첩할 수 있고, 활성 메사(18)의 다른 일부(부분)와는 중첩하지 않을 수 있다. 예를 들어, 이러한 목적을 위해, 배리어 영역(105)은 아래에서 보다 상세히 설명되는 바와 같이 하나 이상의 통로(1053)에 의해 형성된 횡 방향 구조를 나타낼 수 있고 및/또는 배리어 영역(105)은, 하나 이상의 활성 메사(18)가 구비될 수 있는 (전술한 바와 같은) 전이 영역(1-5)에 의해 에지 종단 영역(103)으로부터 횡 방향으로 변위될 수 있다.
따라서, 보다 일반적인 용어로, 일 실시예에 따라, 제 1 부하 단자(11) 및 제 2 부하 단자(12)를 포함하는 전력 반도체 장치(1)가 제공된다. 전력 반도체 장치(1)는 상기 단자(11, 12) 사이에서 수직 방향(Z)을 따라 부하 전류를 전도하도록 구성되며, 제 1 도전성 타입의 드리프트 영역(100) 및 복수의 IGBT 셀(1-1)을 포함하고, IGBT 셀(1-1)의 각각은, 수직 방향(Z)을 따라 드리프트 영역 (100) 내로 연장되고 적어도 하나의 활성 메사(18)를 횡 방향으로 한정하는 복수의 트렌치(예를 들어, 14, 15, 16)를 포함하고, 적어도 하나의 활성 메사(18)는 드리프트 영역(100)의 상부 섹션(100-1)을 포함한다. 제 2 도전성 타입의 전기적 플로팅 배리어 영역(105)은 드리프트 영역(100)에 의해 수직방향(Z)에서 그리고 그 방향에 대해 공간적으로 한정된다.
모든 활성 메사(18)의 전체 볼륨은 제 1 할당부 및 제 2 할당부로 나누어질 수 있으며, 제 1 할당부는 배리어 영역(105)과는 횡 방향으로 중첩하지 않으며, 제 2 할당부는 배리어 영역(105)과는 횡 방향으로 중첩하게 된다. 예를 들어, 활성 메사(18)의 제 1 할당부는 배리어 영역(105)의 적어도 하나의 통로(1053)(후술 참조) 또는 (예를 들어, 전이 영역(1-5) 내의) 배리어 영역(105)이 존재하지 않는 드리프트 영역(100)의 다른 섹션과 횡 방향으로 중첩하게 된다. 대조적으로, 활성 메사(18)의 제 2 할당부는 배리어 영역(105)과 횡 방향으로 중첩한다. 예를 들어, 제 2 할당부에 의해 전도되는 부하 전류는 배리어 영역(105)을 가로 지른다.
일 실시예에서, 제 1 할당부는 전력 반도체 장치가 설계된 공칭 부하 전류의 적어도 0 % 내지 100 %의 범위 내의 부하 전류를 전달하도록 구성된다. 제 2 할당부는 부하 전류가 공칭 부하 전류의 적어도 0.5 %를 초과하는 경우 그 부하 전류를 전달하도록 구성될 수 있다.
따라서, 활성 메사(18)의 제 1 할당부는, 예를 들어 전력 반도체 장치(1)의 턴온(turn-on) 동안 부하 전류를 전도하기 시작하는 "점화 볼륨(ignition volume)"으로 간주될 수 있는 반면, 제 2 할당부는 초기에 비활성 상태로 유지된다. 그런 다음, 예를 들어, 부하 전류가 공칭 부하 전류의 적어도 0.5 %의 임계값을 초과하는 경우에만(여기서 이 임계값은 0.5 %보다 높을 수 있는, 예를 들어, 1 %보다 높을 수 있는, 예를 들어, 적어도 5 % 또는 적어도 10 %일 수 있음), 배리어 영역(105)은 보다 더 도전성으로 될 수 있어 제 2 할당부가 또한 그 부하 전류를 전달할 수 있다.
예를 들어, 전력 반도체 장치(1)의 공칭 부하 전류의 10 % 미만, 1 % 미만, 또는 0.5 % 미만의 작은 부하 전류에 대해, 배리어 영역(105)과의 횡 방향 중첩을 갖지 않는 활성 메사(18)(즉, 전체 볼륨 중 상기 제 1 할당부)는 제 1 도전성 타입의 전하 캐리어의 이미터로서 작용할 수 있으며, 예를 들어 이로써 전력 반도체 장치(1)의 전달 또는 출력 특성에서의 스냅백(snapback)을 피할 수 있다. (공칭 부하 전류의 0.5 % 초과, 1 % 초과, 5 % 초과 또는 10 % 초과인) 보다 큰 부하 전류에 대해, 상부 pn 접합부(1051)는 제 1 도전성 타입의 전하 캐리어에 대해 순방향 바이어스 모드에 있다. 이것은 또한 이후에 제 1 도선성 타입의 전하 캐리어가 배리어 영역(105)과 횡 방향으로 중첩하는 활성 메사(18)(즉, 전체 볼륨 중 상기 제 2 할당부)에 의해 방출되는 것을 가능하게 할 수 있다.
이미 전술한 바와 같이, 각각의 활성 메사(18)는 각각의 활성 메사(18) 내에 반전 채널을 유도하도록 구성될 수 있다. 예를 들어, 모든 활성 메사(18)는 동일한 반전 채널 임계 전압으로 구성된다. 따라서, 위에서 예시적으로 언급된 바와 같은 제 2 볼륨 할당부 내의 부하 전류 전도의 시작과 제 1 볼륨 할당부 내의 부하 전류 전도의 시작 사이의 지연(이에 따르면, 예를 들어, 턴온 동안, 배리어 영역(105)과 횡 방향으로 중첩하는 활성 메사(18)의 제 2 볼륨 할당부만이 예를 들어, 부하 전류가 적어도 0.5 %의 임계값을 초과할 경우 그 부하 전류를 전달함)은, 예를 들어, 제 2 볼륨 할당부를 제어하는 제어 전극에 제공되는 제어 신호와는 상이한 제어 신호를 제 1 볼륨 할당부를 제어하는 제어 전극에 제공하는 것에 의해서도 야기되지도 않고, 반전 채널 임계 전압 간의 차이에 의해서도 야기되지 않는다. 오히려, 제 1 볼륨 할당부 및 제 2 볼륨 할당부에는 동일한 제어 신호가 제공되고 제 1 볼륨 할당부 및 제 2 볼륨 할당부는 동일한 반전 채널 임계 전압으로 구성되며, 따라서 상기 지연은 일 실시예에 따라 오직 배리어 영역(105)의 위치 설정 및/또는 횡 방향의 구성에 의해서만 달성된다.
따라서, 일 실시예에서, 활성 메사(18)의 제 1 볼륨 할당부와 활성 메사(18)의 제 2 볼륨 할당부 사이의 유일한 차별 특징은 제 1 볼륨 할당부가 배리어 영역(105)과는 횡 방향으로 중첩되지 않고 제 2 볼륨 할당부가 배리어 영역(105)과 횡 방향으로 중첩된다는 것이다. 예를 들어, 이를 통해, 부하 전류 전도 개시(시작 시간) 사이의 상기 예시적으로 언급된 지연이 달성된다.
예를 들어, 일단 부하 전류가 두 볼륨 할당부에 의해 전도되면, 볼륨 할당부 간의 비율에 따라 볼륨 할당부 사이에 분배될 수 있다. 일 실시예에서, 부하 전류가 공칭 부하 전류의 50 %를 초과하는 경우, 활성 메사(18)의 제 1 볼륨 할당부에 의해 전도되는 제 1 부하 전류 할당분과 활성 메사(18)의 제 2 볼륨 할당부에 의해 전도되는 제 2 부하 전류 할당분 간의 비율은 제 1 볼륨 할당부와 제 2 볼륨 할당부 사이의 비율의 적어도 10 % 내에 있을 수 있거나, 활성 메사(18)의 제 1 볼륨 할당부에 의해 전도되는 제 1 부하 전류 할당분과 활성 메사(18)의 제 2 볼륨 할당부에 의해 전도되는 제 2 부하 전류 할당분 간의 비율은 제 1 볼륨 할당부와 제 2 볼륨 할당부 사이의 비율과 (적어도 실질적으로) 동일할 수 있다.
전기적 플로팅 배리어 영역(105)은 드리프트 영역(100)에 의해 수직방향(Z)에서 그리고 그 방향에 대해 공간적으로 한정된다. 따라서, 배리어 영역(105)은 드리프트 영역과 함께 상부 pn 접합부(1051) 및 하부 pn 접합부(1052)를 각각 형성할 수 있으며, 하부 pn 접합부(1052)는 더미 트렌치(15)의 바닥(155)의 각각보다 낮게 배치될 수 있다. 예를 들어, 상부 pn 접합부(1051)는 비활성 메사(들)(19) 내에 배치되고, 따라서 더미 트렌치(15)의 바닥(155) 위에 배치된다. 수직 방향(Z)을 따른 제 1 pn 접합부(1021)와 상부 pn 접합부(1051) 사이의 거리는 적어도 0.5 ㎛에 이를 수 있다. 따라서, 일 실시예에 따르면, 2 개의 pn 접합부(1021 및 1051)는 서로 동일하지는 않지만, 드리프트 영역(100)에 의해 서로 분리된다.
즉, 배리어 영역(105)은 드리프트 영역(100)의 적어도 일부분에 의해 채널 영역(102)으로부터 분리될 수 있다. 예를 들어, 배리어 영역(105)은 수직 방향(Z)을 따라 일측의 드리프트 영역(100)의 상부 섹션(100-1)과 타측의 드리프트 영역(100)의 하부 섹션(100-2)에 의해 한정되며, 상부 섹션(100-1)은 IGBT 셀(1-1)의 채널 영역(102)에 대한 전이부를 형성한다. 하부 섹션(100-2)은 도핑된 컨택트 영역(108)과 인터페이스할 때까지 수직 방향(Z)을 따라 연장될 수 있으며, 도핑된 컨택트 영역은 위에서 예시된 바와 같이 p-타입 이미터일 수 있다.
일 실시예에서, 배리어 영역(105)은 제 2 도전성 타입의 임의의 다른 반도체 영역과는 접촉하지 않고, 예를 들어, 드리프트 영역(100)의 섹션(들)에 의해 이 영역으로부터 분리된다. 예를 들어, 배리어 영역(105)과 제 2 도전성 타입의 가장 근접한 다른 반도체 영역 사이의 거리는 적어도 1 ㎛ 또는 적어도 2 ㎛에 이른다. 따라서, 예를 들어, 채널 영역(102)과 배리어 영역(105) 사이에는 p-타입 접속이 존재하지 않으며, 또한 배리어 영역(105)과 에지 종단 영역(109)의 웰 영역(109)(아래에서 더 언급됨) 사이에 p-타입 접속도 존재하지 않는다. 상기 거리를 따라 드리프트 영역(100)의 일부가 존재할 수 있다.
전술한 모든 실시예와 관련하여, 변형예에 따른 메사(18 및 19)에 포함된 드리프트 영역(100)의 섹션, 예를 들어, 채널 영역(102)과의 제 1 pn 접합부(1021) 및 배리어 영역(105)과의 상부 pn 접합부(1051)를 형성하는 상부 섹션(100-1)(이하의 설명 참조)은 배리어 영역(105) 아래에 배치된 드리프트 영역(100)의 섹션, 예를 들어 배리어 영역(105)과의 하부 pn 접합부(1052)를 형성하는 드리프트 영역(100)의 하부 섹션(100-2)의 도펀트 농도와 비교할 때 적어도 2 배 더 큰 도펀트 농도를 나타낼 수 있다는 것이 이해될 것이다.
상기 메사(18 및 19)에 포함된 상기 드리프트 영역(100)의 상기 섹션(상부 섹션(100-1))은 각각 1e14 cm-3 내지 4e17 cm-3의 범위 내의 최대 도펀트 농도, 예를 들어, 적어도 1e16 cm-3의 최대 도펀트 농도를 나타낼 수 있다. 예를 들어, 상기 메사(18 및 19)에 포함되고 상기 증가된 도펀트 농도를 나타낼 수 있는 상기 드리프트 영역(100)의 섹션은 "n-배리어 영역"으로 지칭될 수 있다. 예를 들어, 메사(18 및 19)에 포함되는 드리프트 영역(100)의 섹션의 도펀트 농도는 상부 pn 접합부(1051)가 트렌치 바닥(145 및 155)보다 약간 위의 레벨로 유지되도록 선택된다.
이제 도 4b를 참조하면, 변형예에 따라, 드리프트 영역(100)의 상부 섹션(섹션(100-1))에서 증가된 도펀트 농도는 국부적으로만 제공된다. 예를 들어, 활성 메사(18) 중 하나만, 또는 활성 메사(18) 중 몇개만, 또는 활성 메사(18)의 모두가 로컬 n-배리어 영역(100-3)을 포함한다. 예를 들어, 로컬 n-배리어 영역(100-3)의 각각은 배리어 영역(105) 위에 배치되거나 또는 제각기 배리어 영역 통로(1053)의 상부와 각각의 채널 영역(102) 아래에 배치된다. 예를 들어, 각각의 n-배리어 영역(100-3)은 각각의 채널 영역(102)과 접촉하게 배치되고 이로부터 아래로 수직 방향(Z)을 따라 (p-타입) 배리어 영역(105)과 인터페이스할 때까지 연장되거나 또는 제각기 (p-타입) 배리어 영역(105)이 없거나/각각의 위치에서 통로(1053)를 나타낼 경우 대응하는 Z-레벨에서 종단된다. 제 1 횡 방향(X)을 따라, 각각의 n-배리어 영역(100-3)은 각각의 활성 메사(18)를 채울 수 있다. 각각의 n-배리어 영역(100-3)은 드리프트 영역(100)의 하부 섹션(100-2)의 도펀트 농도의 적어도 2 배의 최대 도펀트 농도를 나타낼 수 있다. 예를 들어, 각각의 n-배리어 영역(100-3)은 1e14 cm-3 내지 4e17 cm-3의 범위 내의 최대 도펀트 농도, 예를 들어, 적어도 1e16 cm-3의 최대 도펀트 농도를 나타낼 수 있다. 대조적으로, 이 변형예에 따르면, 비활성 메사(19)에 포함된 드리프트 영역의 상부 섹션(100-1)은 드리프트 영역(100)의 하부 섹션(100-2)의 최대 도펀트 농도와 실질적으로 동일한 최대 도펀트 농도를 나타낼 수 있는데, 즉, 예를 들어, 비활성 메사(19) 내에는 n-배리어 영역(100-3)이 제공되지 않는다.
변형예(미도시)에서, 상부 pn 접합부(1051)는 심지어는 더미 트렌치(15)의 바닥(155) 및 제어 트렌치(14)의 바닥(145)의 각각보다 낮게 배치될 수 있다(이 예는 도시되지 않음). 이 경우, 더미 트렌치(15)의 바닥(155)과 상부 pn 접합부(1051) 사이의 수직 방향(Z)을 따른 거리는 3 ㎛보다 작으며, 2 ㎛보다 작으며, 또는 심지어 1 ㎛보다 작을 수 있다.
예를 들어, 배리어 영역(105)은 수직 방향(Z)을 따라 0.1 ㎛ 내지 0.5 ㎛의 범위, 0.5 ㎛ 내지 1 ㎛의 범위, 또는 1 ㎛ 내지 5 ㎛의 범위 내의 두께를 나타낸다.
배리어 영역(105)과 배리어 영역(105) 내로 연장되는 트렌치 사이의 수직 방향(Z)을 따른 공통 수직 연장 범위는, 예컨대 50 nm 내지 3000 nm의 범위 내에 있을 수 있다. 일 실시예에서, 배리어 영역(105)은 트렌치의 전부 또는 적어도 대분분의 제각기와 비교하여 수직 방향(Z)을 따라(즉, 아래로 반도체 본체(10) 내의 더 깊은 레벨까지) 더 연장된다.
일 실시예에 따라 배리어 영역(105)은 10 Ωcm 초과 및 1000 Ωcm 미만, 예를 들어 100 Ωcm 초과 및 500 Ωcm 미만의 저항률을 나타낼 수 있다.
배리어 영역(105)은 붕소(B), 알루미늄(Al), 디플루오로보릴(BF2), 보론 트리플루오라이드(BF3), 또는 이들의 조합을 포함할 수 있다. 일 실시예에 따라, 이들 예시적인 재료의 각각은 도펀트 재료로서 작용할 수 있다. 또한, 이들 예시적인 재료의 각각은 배리어 영역(105)을 형성하도록 반도체 본체(10) 내에 주입될 수 있다.
예를 들어, 배리어 영역(105)은 1e14 cm-3 보다 크고 4e17 cm-3 보다 작은 전기적으로 활성화된 도펀트 농도를 나타낸다. 가령, 대략 1e16 cm-3에 이르는 상기 도펀트 농도는 수직 방향(Z)을 따라 적어도 0.5 ㎛, 또는 적어도 1 ㎛의 연장부와 함께 존재할 수 있다. 또한, 배리어 영역(105)은 더미 트렌치(15)의 바닥(155)이 배리어 영역(105) 내로 연장되는 영역에서 최대 도펀트 농도를 나타낼 수 있다.
일 실시예에서, 배리어 영역(105)의 도펀트 농도는 채널 영역(102)에 존재하는 도펀트 농도보다 낮다. 예를 들어, 배리어 영역(105)의 최대 도펀트 농도는 채널 영역(102)에 존재하는 도펀트 농도의 1 % 내지 80 %의 범위 내에 있다.
수직 방향(Z)을 따른 제 2 도전성 타입의 도펀트의 예시적인 도펀트 농도의 흐름(course of the dopant concentration)(CC))이 도 5에 도시되어 있으며, 실선은 제 2 도전성 타입의 도펀트 농도(NA)를 나타내며, 점선은 제 1 도전성 타입의 도펀트 농도(ND)를 나타낸다. 따라서, 예를 들어 제 1 부하 단자(11)에 인접한 상부 섹션에서의 도펀트 농도 NA는 (전술한 바와 같이, 비활성 메사(19)의 구성에 따라, 비활성 메사(19)의 경우에 제 1 부하 단자가 아니거나 또는 제 1 부하 단자에 전기적으로 접속되지 않은) 채널 영역(102)을 제공하기 위해 비교적 높을 수 있다. 도펀트 농도 NA는 그 후 드리프트 영역(100)(상기 상부 섹션(100-1))이 존재하는 메사의 섹션에서 급격히 감소한다. 채널 영역(102)과 드리프트 영역(100)의 상부 섹션(100-1) 사이의 전이부는 각각의 메사 내에 제 1 pn 접합부(1021)를 형성할 수 있다. 비활성 메사(19)가 채널 영역(102)의 섹션을 포함하지 않는 경우, 그에 따라 제 1 부하 단자(11)의 시작부와 배리어 영역(105)의 시작부 사이의 도펀트 농도(CC)의 값은 도 5에 도시된 로컬 최소값(LM) 또는 그 미만에 해당하는 값일 것이다. 그 후, 예를 들어, 각각의 트렌치 바닥(155) 전에, 도펀트 농도 NA는 (다시) 증가하여 배리어 영역(105)을 형성하게 된다. 드리프트 영역(100)의 상부 섹션(100-1)과 배리어 영역(105) 사이의 전이부는 상부 pn 접합부(1051)를 형성한다. 도시된 바와 같이, 배리어 영역(105)은 각각의 트렌치가 종단되는 레벨과 실질적으로 동일한 깊이 레벨에서, 예를 들어 더미 트렌치(15)의 바닥(155)의 레벨에서 그 도펀트 농도 최대값(CCM)을 나타낼 수 있다. 도펀트 농도 NA는 그 후 다시 감소하여 드리프트 영역(100)의 하부 섹션(100-2)과의 하부 pn 접합부(1052)를 형성하게 된다.
예를 들어, 전기적 플로팅 배리어 영역(105)은 정의된 전위와 전기적으로 연결되지 않으며, 예를 들어 제 1 부하 단자(11)에도, 제 2 부하 단자(12)에도, 제어 단자(13)에도 전기적으로 접속되지 않는다. 일 실시예에서, 전기적 플로팅 배리어 영역(105)은 높은 옴 저항값을 갖는 접속부에 의해, 정의된 전위(예를 들어, 컨택트의 전위 또는 다른 반도체 영역의 전위)에 연결된다. 예를 들어, 상기 높은 옴 저항값의 접속부에 의해, 스위칭 동작 동안, 전기적 플로팅 배리어 영역(105)의 전위는 정의된 전위로부터 일시적으로 분리된다. 상기 분리는 상기 스위칭 동작의 시간 스케일 상에서, 예를 들어, 적어도 10 ns, 또는 적어도 100 ns, 또는 적어도 10 ㎲ 동안 발생할 수 있다. 예를 들어, 상기 높은 옴 저항값의 접속부의 저항값은 1e2 Ω 초과, 또는 1e6 Ω초과에 이른다.
일 실시예에서, 제 1 부하 단자(11)와 전기적 플로팅 배리어 영역(105) 사이에서, 가령 정지 상태 동안 측정된 옴 저항값(ohmic resistance)은 1e2 Ω 초과, 또는 1e6 Ω 초과에 이른다.
예를 들어, 배리어 영역(105)이 전기적으로 플로팅 상태임을 보장하기 위해, 배리어 영역(105)은 전이 영역(1-5) 내로 연장되지 않으며, 예를 들어, 배리어 영역(105)은 도 1에 도시된 바와 같이 활성 셀 영역(1-2) 내에 배타적으로 배치될 수 있다.
예를 들어, 배리어 영역(105)은 전이 영역(1-5) 내로 연장되지 않는다. 전술한 바와 같이, 전이 영역(1-5)에는 IGBT 셀(1-1)의 일부가 포함될 수 있고, 따라서 전이 영역은 전력 반도체 장치(1)의 활성 영역으로 간주되는데, 즉 부하 전류의 일부를 또한 전도시키는 전력 반도체 장치(1)의 일부로 간주될 수 있다.
일 실시예에서, 전이 영역(1-5)은 전기적 플로팅 배리어 영역(105)의 섹션도, 제 2 도전성 타입의 임의의 다른 전기적 플로팅 반도체 영역도 포함하지 않는다. 예를 들어, 전이 영역(1-5)에는 플로팅 p-도핑된 반도체 영역이 포함되지 않는다.
전술한 바와 같이, 배리어 영역(105)은 전기적 플로팅 상태이고, 동시에 배리어 영역(105)은 IGBT 셀(1-1)의 트렌치 중 적어도 일부와 접촉하게 배치될 수 있다. 따라서, 배리어 영역(105)은 트렌치 절연체(142, 152 및 162)와 인터페이스할 수 있다. 예를 들어, 적어도 소스 트렌치 바닥(165) 및/또는 적어도 더미 트렌치 바닥(155)은 배리어 영역(105) 내로 연장되어, 예를 들어, 소스 트렌치 전극(161), 더미 트렌치 전극(151) 및 배리어 영역(105)은 수직 방향(Z)을 따라 적어도 100 nm, 적어도 500 nm 또는 적어도 1000 nm의 공통 수직 연장 범위를 갖는다(여기서, 배리어 영역(105)은 트렌치 바닥과 비교하여 수직 방향(Z)을 따라 더 연장될 수 있다).
이 양태는 하나 이상의 실시예에 따른 전력 반도체 장치(1)의 수직 단면의 섹션을 예시적이고 개략적으로 도시한 도 6a 내지 도 6c와 관련하여 보다 상세하게 설명될 것이고, 도 6b는 도 6a의 섹션으로부터 제 1 횡 방향(X)을 따라 이어지는 것을 도시하고, 도 6c는 도 6b의 섹션으로부터 제 1 횡 방향(X)을 따라 이어지는 것을 도시한다.
도 6a에서 시작하여, 제 1 부하 단자(11)는 절연 구조물(80)에 의해, 예를 들어 캡슐화에 의해 부분적으로 덮일 수 있다. 활성 셀 영역(1-2) 내에는, 복수의 IGBT 셀(1-1)이 배치되고, 이 셀의 각각은 상기 예시적인 접촉 방식/이웃 관계, 즉 "oDoSoSkGkSoSoD"를 나타낸다. 다른 실시예에서, 상이한 접촉 방식이 사용된다.
활성 메사(18)는 제 1 컨택트 플러그(113)에 의해 제 1 부하 단자(11)에 전기적으로 연결되고, 소스 트렌치(16)의 소스 전극(161)은 제 2 컨택트 플러그(115)에 의해 제 1 부하 단자(11)에 전기적으로 연결된다. 제어 트렌치(14)의 제어 전극(141) 및 더미 트렌치(15)의 더미 전극(151)은, 예를 들어 게이트 러너(gate runner)(135)(도 6b 참조)에 의해, 제어 단자(13)에 전기적으로 연결된다.
전이 영역(1-5) 내에는 하나의 추가의 IGBT 셀(1-1)이 배치되며, 이 셀은 접촉 방식 "oDoSoSkGkSoSoD" 또는 이와는 다른 접촉 방식을 나타낼 수 있다. 또한, 제 1 횡 방향(X)을 따라, 하나의 추가의 더미 트렌치(15), 추가의 소스 트렌치(16) 및 하나의 제어 트렌치(14)가 배치되고, 이에 인접하게 2 개의 활성 메사(18)가 배치된다. 따라서, 전이 영역(1-5) 내에서, 부하 전류의 일부가 전도될 수 있다.
트렌치 패턴은 에지 종단 영역(1-3) 내에서 또한 제 1 횡 방향(X)을 따라 계속될 수 있으며, 에지 종단 영역(1-3) 내의 이러한 트렌치는 소스 트렌치(16)일 수 있다. 상기 소스 트렌치(16) 간의 메사는 제 1 컨택트 플러그(113)에 의해 제 1 부하 단자(11)에 전기적으로 연결될 수 있다. 그러므로, 제 1 부하 단자(11)에 전기적으로 연결된 소스 트렌치(16) 및 이 트렌치 간의 메사의 배치는 전하 캐리어 배출 셀을 형성할 수 있다.
에지 종단 영역(1-3) 내에는 제 2 도전성 타입의 반도체 웰 영역(109)이 추가로 배치될 수 있다. 예를 들어, 웰 영역(109)은 p-타입으로 도핑되고, 절연층(112)으로부터 수직 방향(Z)을 따라, 예를 들어 트렌치(14, 15, 16)의 전체 연장부에 비해 더 연장된다. 예를 들어, 웰 영역(109)은 대략 배리어 영역(105)만큼의 깊이로 반도체 본체 내로 연장된다.
여전히 도 6a를 참조하면, 배리어 영역(105)은 활성 셀 영역(1-2)과 전이 영역(1-5) 사이의 전이부에서 종단될 수 있다. 예를 들어, 배리어 영역(105)은 활성 셀 영역(1-2) 내에 배타적으로 배치되고, 전이 영역(1-5)이나 에지 종단 영역(1-3) 내로는 연장되지 않는다.
다른 측 상에서, 웰 영역(109)은 에지 종단 영역(1-3) 내에 배타적으로 배치되고, 전이 영역(1-5)이나 활성 셀 영역(1-2) 내로는 연장되지 않는다. 위에서 설명된 바와 같이, 전이 영역(1-5)은 활성 셀 영역(1-2)을 완전히 둘러쌀 수 있으며, 다시 에지 종단 영역(1-3)에 의해 완전히 둘러싸일 수 있다. 전이 영역(1-5)의 최소 폭(W), 즉, 배리어 영역(105)과 웰 영역(109) 사이의 최소 거리는 1 ㎛에 이르고, 상기 최소 폭은 1 ㎛ 초과, 예를 들어 3 ㎛ 초과, 5 ㎛ 초과 또는 심지어는 10 ㎛ 또는 20 ㎛를 초과할 수 있다. 상기 폭(W)을 따라, 드리프트 영역(100)의 부분이 존재할 수 있다.
예시된 바와 같이, 웰 영역(109)이, 예를 들어 제 1 컨택트 플러그(113)에 의해 제 1 부하 단자(11)에 전기적으로 연결되기 때문에, 웰 영역(109) 내의 전위는 제 1 부하 단자(11)의 전위와 실질적으로 동일할 수 있다. 따라서, 전이 영역(1-5) 및 그 최소 폭(W)에 의해, 배리어 영역(105)이 실제로 전기적으로 플로팅 상태라는 것이 보다 신뢰성있게 보장될 수 있다.
일 실시예에서, 웰 영역(109)은 1e15 내지 5e18 cm-3의 범위 내의 전기적으로 활성화된 최대 도펀트 농도를 갖는다. 그것은 수직 방향(z)을 따라, 예를 들어, 트렌치(14, 15, 16)와 같이 추가로, 예를 들어, 배리어 영역(105)과 드리프트 영역(100) 사이에 형성된 하부 pn 접합부(1052)에 실질적으로 대응하는 레벨까지 하방으로 연장될 수 있다.
이제, 도 6b를 참조하면, 웰 영역(109)은 반도체 VLD(횡 방향 도핑의 변화) 또는 JTE (접합 종단 연장부) 영역(107)과 인터페이스할 때까지 제 1 횡 방향(X)을 따라 연장될 수 있다. 또한, VLD/JTE 영역(107)은 제 2 도전성 타입일 수 있고 웰 영역(109)보다 낮은 도펀트 농도를 가질 수 있다. 일반적으로, 전력 반도체 장치의 종단 구조물 내의 이러한 VLD 또는 JTE 영역의 개념은 당업자에게 공지되어 있으므로, 본 명세서에서 VLD 또는 JTE 영역(107)의 기능은 여기서 보다 상세하게 설명되지 않는다. 안전상의 이유로, VLD/JTE 영역(107)은, LOCOS 층 또는 오목형 필드 산화물일 수 있는 더 두꺼운 산화물 층(85)에 의해 게이트 러너(135)의 전위로부터 분리될 수 있다. 대안으로, 당업자에게 알려진 다른 종단 개념이 사용될 수 있다.
예를 들어, 게이트 러너(135)는 웰 영역(109) 및 VLD 영역(107)의 각각과 횡 방향으로 중첩된다.
이제, 도 6c를 참조하면, VLD 영역(107)은 칩 에지(1-4)의 훨씬 앞의 에지 종단 영역(1-3) 내의 위치에 종단될 수 있다. 칩 에지(1-4)와 VLD 영역(107)의 종단부 사이의 영역은 필수적으로 드리프트 영역(100)의 구조화되지 않은 섹션에 의해 구성될 수 있으며, 칩 에지(1-4)에 근접하게는 채널 스토퍼 장치가 제공될 수 있다. 일반적으로, 전력 반도체 장치의 칩 에지에 인접한 채널 스토퍼 장치의 개념은 또한 당업자에게 공지되어 있다. 예를 들어, 도 6a 내지 도 6c에 예시된 실시예에 따라, 채널 스토퍼 장치를 형성하기 위해, 제 2 부하 단자(12)의 전위를 나타내는 콜렉터 컨택트(121)가 제공된다. 이것에 연결된 것은 트렌치(125)의 전극이 된다. 예를 들어, 트렌치(125)는 또한 전이 영역(1-5)을 완전히 둘러싼다는 점에서 종단 영역(1-3)의 흐름을 따른다. 채널 스토퍼 장치를 형성하기 위해 추가의 트렌치(1251 및 1252)가 제공될 수 있다. 트렌치(125, 1251 및 1252)는 제 2 도전성 타입의 반도체 영역(127)에 인접될 수 있다.
일 실시예에서, 배리어 영역(105)은 횡 방향 구조를 갖는다. 예를 들어, 배리어 영역(105)은, 예를 들어 전이 영역(1-5)과 인터페이스할 때까지 전체 활성 셀 영역(1-2)을 통해 연장되는 횡 방향으로 구조화된 층으로서 형성된다. 예를 들어, 배리어 영역(105)은 활성 셀 영역(1-2) 내에 배타적으로 배치될 수 있고, 전이 영역(1-5) 내로는 연장되지 않는다. 활성 셀 영역(1-2) 내에서, 배리어 영역(105)은 횡 방향으로 구조화될 수 있다.
예를 들어, IGBT 셀(1-1)은 제 1 피치를 갖는 제 1 레이아웃에 따라 횡 방향 구조로 구성되고, 배리어 영역(105)의 횡 방향 구조는 제 2 레이아웃에 따라 구성되며, 상기 제 2 레이아웃은 상기 제 1 피치의 적어도 두 배의 크기인 제 2 피치를 갖는다. 따라서, 배리어 영역(105)의 횡 방향 구조는 트렌치 패턴에 비해 더 거칠 수 있다.
배리어 영역(105)의 횡 방향 구조는 복수의 관통 통로(1053)(이후 간단히 "통로"라고 지칭됨)에 의해 형성될 수 있다. 이러한 개념은 도 7에 일반적인 방식으로 예시적으로 도시된다. 예를 들어, 제 2 레이아웃에 따르면, 각각의 통과 통로(1053)는 제 1 레이아웃에 따라 형성된 최소 트렌치 폭 및/또는 최소 메사 폭의 적어도 두 배의 크기를 갖는 최대 횡 방향 연장부를 나타낼 수 있다.
일 실시예에서, 하나 이상의 통로(1053)는 전력 반도체 장치(1)의 공칭 부하 전류의 10 % 미만 또는 심지어는 1 % 미만의 전류에 대한 부하 전류 통로를 제공한다. 더 큰 부하 전류의 경우, 전체 활성 셀 영역(1-2)은 부분들이 배리어 영역(105)과 양방향으로 중첩하는지의 여부에 관계없이 부하 전류를 운반한다. 따라서, 일 실시예에 따르면, 공칭 부하 전류의 10 % 미만 또는 심지어 1 % 미만의 부하 전류는 배리어 영역(105)을 가로 지르지 않아도 되지만, 하나 이상의 통로(1053)를 관통할 수 있다. 예를 들어, 배리어 영역(105)은 존재하지 않으며, 즉 활성 메사(18)에 유도될 수 있는 반전 채널의 (수직 방향(Z)을 따르는) 수직 투영에서, 예를 들어, 소스 영역(101)의 수직 투영에서, 상기 통로(1053)를 나타낸다.
이전 단락에서 기술된 가능한 효과는 또한 위에서 상세하게, 즉 배리어 영역(105)과는 횡 방향으로 중첩하지 않는 활성 메사(18)의 전체 볼륨 중 제 1 할당부와 배리어 영역(105)과는 횡 방향으로 중첩하는 활성 메사(18)의 전체 볼륨 중 제 2 할당부와 관련하여 설명되었다.
일 실시예에서, 하나 이상의 통로(1053)는 소스 영역(101)의 적어도 하나의 서브세트와 횡 방향으로 중첩하도록 위치 설정 및/또는 치수가 정해진다.
예를 들어, 배리어 영역(105)은, 활성 셀 필드(1-2) 내에 배치되고, 예를 들어 제 1 부하 단자(11) 및 제 2 부하 단자(12)의 각각에 실질적으로 평행하며, 이 단자(11, 12)의 각각으로부터 적어도 드리프트 영역(100)에 의해 분리되는 "카펫(carpet)"을 형성할 수 있다. 이러한 카펫과 같은 구성의 배리어 영역(105)은 트렌치 바닥(145 및 155 및/또는 165)이 배리어 영역(105) 내로 돌입(plunge)할 수 있도록 반도체 본체(10) 내에 위치될 수 있다.
통로(1053)는 하나 이상의 활성 메사와 횡 방향으로 중첩할 수 있다. 따라서, 배리어 영역(105)은 전술한 시각적 어휘에 따라 "패치워크 카펫(patchwork carpet)"으로서 구현될 수 있으며, 여기서 하나 이상의 통로(1053)는 드리프트 영역(100)의 섹션으로 완전히 채워질 수 있다. 통로(1053)의 치수, 위치 및 개수는, 예를 들어 셀 구성에 따라 선택될 수 있다.
배리어 영역(105)은 전력 반도체 장치(1)의 활성 셀 필드(1-2) 내에서 인접한 배리어 층으로서, 예를 들어 상기 "카펫"으로서 구현될 수 있다. 전술한 바와 같이, 더미 트렌치 바닥(155) 및/또는 제어 트렌치 바닥(145) 및/또는 소스 트렌치 바닥(165)의 각각은 배리어 영역(105) 내로 연장될 수 있으며, 예를 들어 더미 트렌치(15) 및/또는 제어 트렌치(14) 및/또는 소스 트렌치(16)는 적어도 100 nm, 적어도 500 nm 또는 적어도 1000 nm만큼 배리어 영역(105) 내로 연장될 수 있다.
여전히, 도 7을 참조하면, 예를 들어, 변형예 A에 따라, 통로는 IGBT 셀(1-1)의 스트라이프 구성에 대해 실질적으로 수직으로 배치된 스트라이프 구성을 가질 수 있다. 다른 실시예에서, 큰 연장부의 중심 관통 통로(1053)가 제공된다(변형예 B). 변형예 B 및 D에 따르면, 다양한 패턴에 따라 분포될 수 있는 복수의 더 작은 통로(1053)가 제공된다.
복수의 통로(1053)의 각각은 드리프트 영역(100)의 섹션에 의해 채워질 수 있다. 따라서, 통로(1053) 내에는, 드리프트 영역의 도펀트 농도에 대응하는 도펀트 농도를 나타내는 n-타입으로 도핑된 반도체 영역이 존재할 수 있다. 아래에서 더 상세히 설명될 다른 실시예에서, 통로(1053)의 일부 또는 전부는 또한 (더 깊은) 트렌치에 의해 채워질 수 있다.
배리어 영역(105)을 가진 일부 실시예가 제공되는데, 배리어 영역(105)의 관통 통로(1053)는 사전정의된 디자인 룰에 따라 위치되고 치수가 정해진다. 예를 들어, 제 2 레이아웃은 디자인 룰에 따라 구성될 수 있다. 통로(1053)의 위치 및 치수는, 예를 들어 턴온 동작 동안 전압 기울기(dV/dt)와 관련하여 전력 반도체 장치(1)의 동적 동작에 중요한 영향을 미칠 수 있다.
예를 들어, 이러한 디자인 룰의 제 1 조항에 따라, 서로 인접하여 배치된 임의의 2 개의 관통 통로(1053) 간의 거리는 1 mm보다 작다.
이러한 디자인 룰의 제 2 조항은, 배리어 영역(105)이 반도체 본체(10)의 반도체 층 내에 배치되고, 이 반도체 층은 활성 셀 영역(1-2) 내에 완전히 그리고 배타적으로 연장되어 전체 볼륨을 나타내고, 여기서 관통 통로(1053)는 상기 전체 볼륨의 최소 1 % 및 최대 50 %를 형성한다는 것일 수 있다. 반도체 층의 나머지 볼륨, 즉 배리어 영역(105)의 p-타입 도핑된 부분은 제 2 도전성 타입의 반도체 영역에 의해 형성될 수 있다. 이미 상술한 바와 같이, 즉 나머지 볼륨은 1e14 cm-3 초과 및 4e17 cm-3 미만의 도펀트 농도(도 5의 농도(CC) 참조)를 가질 수 있으며, 상기 도펀트 농도는 수직 방향(Z)을 따라 적어도 0.1 ㎛ 또는 적어도 0.5 ㎛의 연장부 내에 존재한다.
이러한 디자인 룰의 제 3 조항은, 배리어 영역(105)이 그 통로(1053)는 무시하고, 활성 셀 영역(1-2)의 복수의 IGBT 셀(1-1)에 포함된 비활성 메사(19)를 서로 연결하는 것일 수 있다.
이러한 디자인 룰의 제 4 조항은, 통로(1053)가 활성 셀 영역(1-2)의 활성 메사(18)의 적어도 하나의 서브세트와 횡 방향으로 중첩한다는 것일 수 있다. 예를 들어, 하나 이상의 통로(1053)는 소스 영역(101)의 적어도 하나의 서브세트와 횡 방향으로 중첩하도록 위치 설정 및/또는 치수가 정해진다.
이러한 디자인 룰의 제 5 조항은, 통로(1053)가 활성 셀 영역(1-2)의 제어 트렌치(14)의 적어도 하나의 서브세트와 횡 방향으로 중첩한다는 것일 수 있다.
이러한 디자인 룰의 추가 조항은, 배리어 영역(105)이, 예를 들어, 각각의 활성 메사(18)에 의해 횡 방향으로 인접한 각각의 제어 트렌치(14)와의 접촉을 수립하지 않고, 활성 메사(18)의 서브세트 내로 적어도 부분적으로 연장된다는 것일 수 있다. 예를 들어, 이를 통해, 배리어 영역(105)은 활성 메사(18)의 제각기의 서브세트의 섹션과 더미 트랜치(15)의 바닥(155) 사이의 전기 도전성 경로를 제공하도록 구성될 수 있다. 따라서, 관통 통로(1053)가 IGBT 셀(1-1)의 하나 이상의 활성 메사(18)와 횡 방향으로 중첩하는 것이 디자인 룰의 조항일 수 있다. 예를 들어, 디자인 룰은 관통 통로(1053)가 활성 셀 영역(1-2) 내에 존재하는 활성 메사(18)의 총 수에 대하여, 활성 메사의 최소 1 % 및 최대 50 %와 횡 방향으로 중첩하는 것을 지정할 수 있다. 전술한 바와 같이, 배리어 영역(105)과 제각기의 활성 메사(18) 사이의 횡 방향 중첩은 부분적으로 발생할 수 있으며, 즉, 배리어 영역(105)은 제각기의 활성 메사(18)와 완전히 반드시 중첩할 필요는 없고, 예를 들어, 제각기의 활성 메사(18)의 메사 폭의 최대 10 %, 최대 30 % 또는 최대 70 %로 중첩한다는 것이다.
일부 실시예에 따른 전력 반도체 장치(1)의 수평 투영의 섹션을 각각 개략적으로 및 예시적으로 도시하는 도 8a 내지 도 8d와 관련하여, 배리어 영역(105)의 예시적인 횡 방향 구조가 제시될 것이다.
도 8a 내지 도 8d의 각각을 참조하면, 배리어 영역(105)은 활성 셀 영역(1-2) 내로 완전히 그리고 배타적으로 연장될 수 있다. 활성 셀 영역(1-2) 내에는, 복수의 IGBT 셀(1-1)이 제공될 수 있으며, 상기 IGBT 셀(1-1)의 각각은 각 측면 상에서 각각의 활성 메사(18)에 횡 방향으로 인접할 수 있는 제어 트렌치(14) 중 적어도 하나를 포함하며, 각각의 활성 메사는 제 1 부하 단자(11)에 전기적으로 연결된 소스 영역(101)을 포함한다. 활성 영역(1-2)에 포함되는 IGBT 셀(1-1)은 도 6a 내지 도 6c와 관련하여 설명된 바와 같은 구성을 나타낼 수 있다. 앞서 설명한 바와 같이, IGBT 셀(1-1)은 실질적으로 제 2 횡 방향(Y)을 따라 배향된 스트라이프 구성을 나타낸다. 예를 들어, 각각의 IGBT 셀(1-1)은 전체 활성 셀 영역(1-2)에 걸쳐 제 2 횡 방향을 따라 연장된다.
도 8a 내지 도 8d에는 복수의 소스 영역(101)이 도시되어 있으며, 일부에만 각각의 참조 부호가 제공된다. 예를 들어, 도시된 소스 영역(101)의 각각은 도 6a에 도시된 바와 같이 각각의 제어 트렌치(14)를 사이에 배치한 두 개의 활성 메사(18)의 일부를 형성한다.
활성 셀 영역(1-2)은 전이 영역(1-5)에 의해 완전히 둘러싸일 수 있으며, 전이 영역(1-5)은 다시 에지 종단 영역(1-3)에 의해 완전히 둘러싸일 수 있다. 전이 영역(1-5) 및 에지 종단 영역(1-3)은 도 6a 내지 도 6c와 관련하여 예시적으로 설명된 방식으로 구성될 수 있다.
도 8a 내지 도 8d에 도시된 바와 같이, 통로(1053)의 개수, 치수 및 위치에 의해 형성되거나 정의되는 배리어 영역(105)의 횡 방향 구조는 트렌치 패턴의 레이아웃이 형성되는 피치와 비교하여 상당히 큰 피치를 나타낼 수 있다.
예를 들어, 도 8a를 참조하면, 통로(1053)는 IGBT 셀(1-1)의 스트라이프 구성의 배향에 대해 실질적으로 평행한 배향을 나타낼 수 있다. 통로(1053)의 각각은 복수의 인접한 트렌치 및 메사와 횡 방향으로 중첩할 수 있다. 도 8a에 도시된 실시예에 따른 경우인 활성 메사(18)의 적어도 하나의 서브세트와 통로(1053)가 횡 방향으로 중첩하도록 통로(1053)를 위치시키고, 거기에서, 통로(1053)의 위치는 통로(1053)가 소스 영역(101)의 서브세트와 중첩하도록 선택된다는 것이 적절할 수 있다는 점을 위에서 지적하였다. 따라서, 활성 메사(18)의 서브세트의 부하 전류는 배리어 영역(105)을 가로 지르지 않고 그 통로(1053)를 통해 흐르게 된다. 도 8a에서 추가로 도시된 바와 같이, 일 실시예에 따라, 통로(1053)가 또한 활성 셀 영역(1-2)과 전이 영역(1-5) 사이의 전이부에서 종단될 수 있다.
도 8b에 도시된 실시예는 본질적으로 도 8a에 도시된 실시예에 대응하며, 통로(1053)는 배리어 영역(105) 내에 완전히 통합되고 전이 영역(1- 5)과 교차하지 않도록, 크기가 정해지고 위치 설정된다.
도 8c에 개략적이고 예시적으로 도시된 실시예에 따라, 통로(1053)는 IGBT 셀(1-1)의 스트라이프 구성의 배향에 대해 실질적으로 수직인 배향을 나타낸다. 도 9의 사시 투영에 개략적으로 그리고 예시적으로 도시된 이러한 배향은 전력 반도체 장치(1)의 스위칭 동작 동안 전압 스윙의 감쇠 또는 방지를 지원할 수 있다. 도 8d에 도시된 실시예는 본질적으로 도 8c에 도시된 실시예에 대응하며, 통로(1053)는 전이 영역(1-5)과 교차하지 않고 배리어 영역(105) 내에 완전히 통합되도록 치수가 정해지고 위치 설정된다.
이제, 도 10 및 도 11에 개략적으로 그리고 예시적으로 도시된 실시예를 참조하면, 통로(1053)의 일부 또는 전부는 또한 드리프트 영역(100)에 부가하여 또는 그 대신에, IGBT 셀(1-1)의 트렌치의 하부 섹션으로 채워질 수 있다. 예를 들어, 통로(1053)의 일부 또는 전부는 제어 트렌치(14)의 하부 섹션으로 채워진다. 도 10에 도시된 실시예에 따르면, 이는 통로(1053)를 채우지 않는 트렌치와 비교하여 수직 방향(Z)을 따라 더 큰 전체 연장부가 되도록 제어 트렌치(14)를 설계함으로써 달성될 수 있다. 도 11에 도시된 실시예에 따르면, 이것은 통로(1053)가 (수직 방향(Z)에 대해) 각각의 국부적인 상승부 내에 배치되도록 배리어 영역(105)을 제공함으로써 달성될 수 있다. 아래에서 추가로, 도 10 및 도 11에 도시된 바와 같은 구조를 생성하는 예시적인 방법이 제시될 것이다.
도 10 및 도 11에 추가로 도시된 바와 같이, 일 실시예에서, 접촉 방식은 전술한 예시적인 접촉 방식과는 상이하며, 예를 들어 활성 셀 영역(1-2) 내의 각각의 IGBT 셀(1-1)의 접촉 방식은 "oSkGkSoDoD"이지만, 또한 이 접촉 방식에 따른 활성 메사(18)는 각각의 소스 트렌치(16)에 의해 횡 방향으로 한정된다.
이제, 도 12 내지 도 19를 참조하면, 배리어 영역(105)의 추가의 예시적인 횡 방향 구조가 제시될 것이다. 도 12 내지 도 19에 개략적으로 그리고 예시적으로 도시된 실시예의 각각에 따르면, 활성 영역(1-2) 내의 각각의 IGBT 셀(1-1)에 대한 접촉 방식은 "oDoSoSkGkSoSoD"이다. 그러나, 전술한 바와 같이, 다른 실시예에서, 다른 접촉 방식이 사용되며, 그 예는 위에서 추가로 제시되어 있다.
예를 들어, 도 12를 참조하면, 통로(1053)는 제어 14)의 스트라이프 구성에 대해 평행하게 연장될 수 있다. 배리어 영역(105)은 각각의 제어 트렌치(14)의 각 측면에 인접하게 배치된 활성 메사(18)의 일부 내로 부분적으로 연장된다. 도시된 바와 같이, 통로(1053)는 매 5 번째 IGBT 셀(1-1)마다 제 1 횡 방향(X)을 따라 발생할 수 있다. 따라서, 제 1 횡 방향(X)을 따라 두 개의 이웃하는 통로(1053) 간의 거리(D)는 500 ㎛를 초과, 예를 들어 약 700 ㎛에 이를 수 있다. 예를 들어, 따라서, 배리어 영역(105)은 활성 영역(1-2) 내의 IGBT 셀(1-1)의 총 수의 적어도 항상 정확히 80 %와 횡 방향으로 완전히 중첩한다. 도 12에 도시된 바와 같이, 활성 영역(1-2) 내의 IGBT 셀(1-1)의 총 수의 나머지 20 %는, 예를 들어, 각각의 제어 트렌치(14) 및 각각의 활성 메사(18)에 의해, 통로(1053)와 횡 방향으로 중첩할 수 있다. 또한, 도 12에 도시된 바와 같이, 웰 영역(109)은 전이 영역(1-5) 내로 연장되지 않으며, 배리어 영역(105)도 또한 전이 영역(1-5) 내로 연장되지 않는다. 오히려, 전이 영역(1-5)은 배리어 영역(105)을 웰 영역(109)으로부터 분리시킨다.
도 13에 도시된 실시예에 따르면, 통로(1053)에는 또한 각각 더 작은 직사각형 단면이 제공될 수 있고 통로(1053)는 활성 셀 영역(1-2) 내의 아일랜드 패턴에 따라 위치될 수 있다. 통로(1053)의 각각은 제 1 횡 방향(X)을 따라 5 ㎛ 내지 20 ㎛의 범위 내의 폭과, 제 2 횡 방향(Y)을 따라 5 ㎛ 내지 20 ㎛의 범위 내의 길이를 가질 수 있다.
일 실시예에서, 각각의 통로(1053)에 대해, 제 1 횡 방향(X)을 따르는 폭은 각각의 통로(1053)의 제 2 횡 방향(Y)을 따르는 길이를 초과하며, 예를 들어 각각의 통로의 길이에 대한 폭의 비율은 2를 초과하거나, 심지어는 3을 초과한다. 따라서, 통로는 IGBT 셀(1-1)의 스트라이프 구성에 대해 평행한 것이 아닌, 오히려 수직으로 연장되도록 하는 기하학적 구조를 가질 수 있다. 이러한 구성은 제어 전극(141) 상의 원하지 않는 전압 스윙/진동을 회피/감소시키는 데 유익할 수 있다.
제 1 횡 방향(X)을 따라 각각의 IGBT 셀(1-1)(도 13에서는 그 중 소스 영역(101)과 제어 트렌치(14)만이 도시되어 있고, 도시된 소스 영역(101)의 각각은 각각의 제어 트렌치(14)에 의해 서로 분리된 두 개의 각각의 활성 메사(18)에 전기적으로 연결됨)은 통로(1053) 중 하나와 횡 방향으로 중첩할 수 있다. 제 2 횡 방향(Y)을 따라 각각의 IGBT 셀(1-1)은 복수의 통로(1053)와 횡 방향으로 중첩할 수 있다. 예를 들어, 제 1 횡 방향(X)을 따라 이웃하는 두 개의 통로(1053) 간의 거리(Dx)는 수 마이크로미터의 범위, 예를 들어 3 ㎛ 내지 5 ㎛의 범위 내에 있다. 또한, 제 2 횡 방향(Y)을 따라 이웃하는 두 개의 통로(1053) 간의 거리(Dy)는 수 마이크로미터의 범위, 예를 들어 5 ㎛ 내지 20 ㎛의 범위 내, 예컨대 약 15 ㎛일 수 있다.
제 2 횡 방향(Y)을 따라, 소스 영역(101)은 0.1 ㎛ 내지 20 ㎛의 범위 내의 거리(Ds)로 위치될 수 있다. 예를 들어, 각각의 통로(1053)는 제 2 횡 방향(Y)을 따라 적어도 3 개의 소스 영역(101)과 횡 방향으로 중첩한다.
유사한 구성이 도 14에 개략적으로 및 예시적으로 도시되어 있다. 제 1 횡 방향(X)을 따라 각각의 IGBT 셀(1-1)은 통로(1053) 중 하나와 횡 방향으로 중첩할 수 있다. 제 2 횡 방향(Y)을 따라, 각각의 IGBT 셀(1-1)은 복수의 통로(1053)와 횡 방향으로 중첩할 수 있고, 제 2 횡 방향을 따른 거리(Dy)는 도 13에 도시된 실시예와 비교하여 증가된다.
예를 들어, 통로(1053)는 더미 트렌치(15)와 횡 방향으로 중첩하지 않는다. 오히려, 더미 트렌치(15)의 각각은 배리어 영역(105) 내로 연장된다. 예를 들어, 통로(1053)는 제어 트렌치(14) 및 소스 트렌치(16)와 부분적으로 중첩한다.
도 15에 개략적으로 그리고 예시적으로 도시된 배리어 영역(105)의 횡 방향 구조는 도 13 및 도 14의 각각에 도시된 구조와 본질적으로 대응한다. 따라서, 제 1 횡 방향(X)을 따라 각각의 IGBT 셀(1-1)은 통로(1053) 중 하나와 횡 방향으로 중첩할 수 있다. 제 2 횡 방향(Y)을 따라, 각각의 IGBT 셀(1-1)은 복수의 통로(1053)와 횡 방향으로 중첩할 수 있고, 제 2 횡 방향을 따른 거리(Dy)는 도 14에 도시된 실시예와 비교하여 증가된다. 예를 들어, 제 2 횡 방향(Y)을 따라 이웃하는 두 개의 통로(1053) 간의 거리(Dy)는 수 마이크로미터의 범위, 예를 들어 1 ㎛ 내지 2000 ㎛의 범위 내에 있다.
도 16에 개략적으로 및 예시적으로 도시된 변형예에 따르면, 배리어 영역(105)의 횡 방향 구조는 체스판과 같은 패턴을 갖는다. 이 실시예에 따르면, 배리어 영역(105)의 전체 볼륨의 약 50 %는 통로(1053)(예를 들어, 드리프트 영역(100)의 각 섹션으로 채워짐)로 구성되고, 배리어 영역(105)의 나머지 50 %는 p-도핑된 영역이 된다. 예를 들어, 각각의 통로(1053)는 직사각형 단면을 나타낼 수 있다. 각각의 통로(1053)는 인접하는 3 개의 IGBT 셀(1-1)과 중첩하도록 제 1 횡 방향(X)을 따르는 폭과, 인접하는 3 개의 소스 영역(101)과 중첩하도록 제 2 횡 방향(Y)을 따르는 길이를 가질 수 있다. 제 2 횡 방향(Y)을 따라, 소스 영역(101)은 위에서 제공된 범위 내의 거리(Ds) 내에 위치될 수 있다. 도시된 바와 같이, 도 16의 실시예에 따라 그리고 도 14에 도시된 실시예와는 대조적으로, 통로(1053)는 더미 트렌치(15)와 횡 방향으로 중첩할 수 있다.
도 17에 개략적으로 그리고 예시적으로 도시되고, 도 16에 도시된 횡 방향 구조와 비교되는 또 다른 변형예에 따르면, 통로(1053)의 볼륨 할당분은 50 %에서 20 % 미만으로 감소될 수 있다. 각각의 통로(1053)는 인접하는 3 개의 IGBT 셀(1-1)과 중첩하도록 제 1 횡 방향(X)을 따르는 폭과, 인접하는 3 개의 소스 영역(101)과 중첩하도록 제 2 횡 방향(Y)을 따르는 길이를 가질 수 있다. 제 2 횡 방향(Y)을 따라, 소스 영역(101)은 위에서 제공된 범위 내의 거리(Ds) 내에 위치될 수 있다. 다시, 도시된 바와 같이, 또한 도 17의 실시예에 따라 그리고 도 14에 도시된 실시예와는 대조적으로, 통로(1053)는 더미 트렌치(15)와 횡 방향으로 중첩할 수 있다. 또한, 2 개의 인접한 통로(1053) 간의 제 1 횡 방향(X)을 따른 거리(Dx)의 거리는 3 개의 인접한 IGBT 셀(1-1)의 전체 폭에 이를 수 있다. 제 2 횡 방향(Y)을 따른 거리(Dy)는 거리(Dx)보다 클 수 있다. 예를 들어, 2 개의 인접한 통로 사이의 제 2 횡 방향(Y)을 따른 거리(Dy)는 거리(Ds)의 적어도 8 배에 이를 수 있다.
도 18에 개략적이고 예시적으로 도시된 실시예에 따르면, 도 17에 도시된 실시예와 관련하여 통로(1053)의 치수는 변경되지 않고 유지되면서, 통로(1053)의 밀도는 증가될 수 있고, 따라서 거리 Dx와 Dy는 감소될 수 있다. 도 17 및 도 18에 추가로 도시된 바와 같이, 제 2 횡 방향(Y)을 따라 거리 (Dy)에서 이웃하는 2 개의 통로 (1053)가 (도 17에 도시된 바와 같이) 제 1 횡 방향(X)을 따라 횡 방향 중첩을 나타내지 않거나 제 1 횡 방향(X)을 따라 거리(Dx)에서 이웃하는 2 개의 통로(1053)가 (도 18에 도시된 바와 같이) 제 2 횡 방향(Y)을 따라 횡 방향 중첩을 나타내지 않도록 통로(1053)가 위치될 수 있다.
도 19에 개략적이고 예시적으로 도시된 실시예에 따르면, 도 17에 도시된 실시예와 관련하여 통로(1053)의 치수는 변경되지 않고 유지되면서, 통로(1053)의 밀도는 감소될 수 있고, 따라서 거리 Dx와 Dy는 증가될 수 있다.
배리어 영역(105)의 횡 방향 구조의 추가적인 변형이 가능하다. 예를 들어, 배리어 영역 (105)의 횡 방향 구조의 각각의 변형은, 예를 들어, 도 7 내지 도 19에 예시적으로 및 개략적으로 도시된 바와 같이, 디자인 룰의 다음의 조항 중 하나 이상을 따른다:
(i) 서로 인접하여 배치된 임의의 2 개의 관통 통로(1053) 간의 거리, 예를 들어, 상기 거리 Dx 및 Dy는 1 mm보다 작다;
(ii) 배리어 영역(105)이 반도체 본체(10)의 반도체 층 내에 배치되고, 이 반도체 층은 활성 셀 영역(1-2) 내에 완전히 그리고 배타적으로 연장되어 전체 볼륨을 나타내고, 여기서 관통 통로(1053)는 상기 전체 볼륨의 적어도 1 % 및 최대 50 %를 형성한다. 반도체 층의 나머지 볼륨, 즉 배리어 영역(105)의 p-도핑된 부분은 제 2 도전성 타입의 반도체 영역에 의해 형성된다;
(iii) 배리어 영역(105)은 그 통로(1053)는 무시하고, 활성 셀 영역(1-2)의 복수의 IGBT 셀(1-1)에 포함된 비활성 메사(19)를 서로 연결한다;
(iv) 통로(1053)는 활성 셀 영역(1-2)의 활성 메사(18)의 적어도 하나의 서브세트와 횡 방향으로 중첩한다(예를 들어, 하나 이상의 통로(1053)는 소스 영역(101)의 적어도 하나의 서브세트와 횡 방향으로 중첩하도록 위치 설정 및/또는 치수가 정해짐);
(v) 통로(1053)는 활성 셀 영역(1-2)의 제어 트렌치(14)의 적어도 하나의 서브세트와 횡 방향으로 중첩한다;
(vi) 배리어 영역(105)은 활성 셀 영역(1-2) 내에 완전히 그리고 배타적으로 배치되며(그리고 전이 영역(1-5) 내로는 연장되지 않는다);
(vii) 배리어 영역(105)이, (예를 들어, 각각의 활성 메사(18)에 의해 횡 방향으로 인접한 각각의 제어 트렌치(14)와의 접촉을 수립하지 않고), 활성 메사(18)의 서브세트 내로 적어도 부분적으로 연장된다. 예를 들어, 이를 통해, 배리어 영역(105)은 활성 메사(18)의 제각기의 서브세트의 섹션과 더미 트랜치(15)의 바닥(155) 사이의 전기 도전성 경로를 제공하도록 구성될 수 있다.
(viii) 배리어 영역(105)의 횡 방향 구조는 제 1 피치의 적어도 두 배의 크기의 제 2 피치를 갖는 제 2 레이아웃에 따라 구성된다(IGBT 셀(1-1)은 위에 표시된 대로 제 1 피치를 갖는 횡 방향 구조로 구성된다).
(ix) 만약 존재할 경우(예를 들어, 전력 반도체 장치(1)가 RC-IGBT로 구성되는 경우), 통로(1053)는 제 2 부하 단자(12)에 전기적으로 연결된 n-타입 이미터와 횡 방향으로 중첩할 수 있다.
전술한 바와 같이, (예를 들어, 도 7 내지 도 19에 도시된 바와 같이 하나 이상의 통로에 의해 형성되는) 배리어 영역(105)의 위치 및/또는 횡 방향 구조는 활성 메사(18)의 전체 볼륨을 제 1 할당부 및 제 2 할당부로 분할하는 것을 가능하게 할 수 있으며, 제 1 할당부는 배리어 영역(105)과는 횡 방향으로 중첩하지 않으며 제 2 할당부는 배리어 영역(105)과 횡 방향으로 중첩한다. 전술한 바와 같이, 활성 메사(18)의 제 1 할당부는 배리어 영역(105)의 적어도 하나의 통로(1053) 또는 (예를 들어, 전이 영역(1-5) 내의) 배리어 영역(105)이 존재하지 않는 드리프트 영역(100)의 다른 섹션과 횡 방향으로 중첩하게 된다. 대조적으로, 활성 메사(18)의 제 2 할당부는 배리어 영역(105)과 횡 방향으로 중첩한다. 예를 들어, 제 2 할당부에 의해 전도되는 부하 전류는 배리어 영역(105)을 가로 지른다. 위에서 추가로 언급한 바와 같이, 일 실시예에서, 제 1 할당부는 전력 반도체 장치가 설계된 공칭 부하 전류의 적어도 0 % 내지 100 %의 범위 내의 부하 전류를 전달하도록 구성된다. 제 2 할당부는 부하 전류가 공칭 부하 전류의 적어도 0.5 %를 초과하는 경우에만 그 부하 전류를 전달하도록 구성될 수 있다. 따라서, 활성 메사(18)의 제 1 할당부는, 예를 들어 전력 반도체 장치(1)의 턴온 동안 부하 전류를 전도하기 시작하는 "점화 볼륨"으로 간주될 수 있는 반면, 제 2 할당부는 초기에 비활성 상태로 유지된다. 그런 다음, 부하 전류가 공칭 부하 전류의 적어도 0.5 %의 임계값을 초과하는 경우(여기서 이 임계값은 0.5 %보다 높을 수 있는, 예를 들어, 1 %보다 높을 수 있는, 예를 들어, 적어도 5 % 또는 적어도 10 %일 수 있음), 배리어 영역(105)은 보다 더 도전성으로 될 수 있어 제 2 할당부가 또한 그 부하 전류를 전달할 수 있다.
본 명세서는 또한 전력 반도체 장치를 처리하는 방법을 제시한다. 예시적인 방법(2)의 흐름도는 도 20에 개략적으로 도시되어 있다. 예를 들어, 제 1 단계(2100)에서, 반도체 본체가 제공된다.
방법(2)은 전력 반도체 장치를 제공하도록 구현될 수 있으며, 이 전력 반도체 장치는 제 1 도전성 타입의 드리프트 영역을 갖는 활성 셀 영역과; 상기 활성 셀 영역 내에 적어도 부분적으로 배치된 복수의 IGBT 셀 - 상기 IGBT 셀의 각각은 수직 방향을 따라 상기 드리프트 영역 내로 연장되는 적어도 하나의 트렌치를 포함함 - 과; 상기 활성 셀 영역을 둘러싸는 에지 종단 영역과; 상기 활성 셀 영역과 상기 에지 종단 영역 사이에 배치된 전이 영역 - 상기 전이 영역은 횡 방향을 따라 상기 활성 셀 영역으로부터 상기 에지 종단 영역으로 향하는 폭을 가짐 - 을 포함하며, 상기 IGBT 셀의 적어도 일부는 상기 전이 영역 내에 배치되거나 또는 제각기 상기 전이 영역 내로 연장된다.
예를 들어, 방법(2)은 단계(2200)를 더 포함할 수 있으며, 이 단계 동안, 제 2 도전성 타입의 전기적 플로팅 배리어 영역이 제공되며, 상기 전기적 플로팅 배리어 영역은 상기 활성 셀 영역 내에 배치되고 상기 IGBT 셀의 상기 트렌치 중 적어도 일부와 접촉하며, 상기 전기적 플로팅 배리어 영역은 상기 전이 영역 내로 연장되지 않는다.
다른 실시예에 따르면, 방법(2)은 전력 반도체 장치를 제공하도록 구현되며, 이 전력 반도체 장치는 제 1 부하 단자 및 제 2 부하 단자를 포함하며, 상기 전력 반도체 장치는 상기 제 1 부하 단자와 상기 제 2 부하 단자 사이에서 수직 방향을 따라 부하 전류를 전도하도록 구성되며, 제 1 도전성 타입의 드리프트 영역을 갖는 활성 셀 영역과; 제 2 도전성 타입의 웰 영역을 갖는 에지 종단 영역과; 상기 활성 셀 영역 내에 배치된 복수의 IGBT 셀을 포함하고, 상기 IGBT 셀의 각각은, 상기 수직 방향을 따라 상기 드리프트 영역 내로 연장되고 복수의 메사를 횡 방향으로 한정하는 복수의 트렌치를 포함한다. 상기 복수의 트렌치는, 제어 전극을 갖는 적어도 하나의 제어 트렌치와; 상기 제어 트렌치에 전기적으로 연결되는 더미 전극을 갖는 적어도 하나의 더미 트렌치와; 상기 제 1 부하 단자와 전기적으로 연결되는 소스 전극을 갖는 적어도 하나의 소스 트렌치를 포함한다. 상기 복수의 메사는 상기 적어도 하나의 제어 트렌치와 상기 적어도 하나의 소스 트렌치 사이에 배치된 적어도 하나의 활성 메사와; 상기 적어도 하나의 더미 트렌치에 인접하여 배치된 적어도 하나의 비활성 메사를 포함한다. 단계(2200)는 상기 제 2 도전성 타입의 전기적 플로팅 배리어 영역을 제공함으로써 수행될 수 있으며, 적어도 상기 더미 트랜치의 바닥 및 상기 소스 트렌치의 바닥 모두는 상기 전기적 플로팅 배리어 영역 내로 적어도 부분적으로 연장되고, 상기 전기적 플로팅 배리어 영역과 상기 웰 영역 사이에서 횡 방향으로 위치한 드리프트 영역의 일부는 상기 횡 방향에서 적어도 1 ㎛의 횡 방향 연장부를 갖는다.
예를 들어, 전술한 방법(2)의 모든 실시예와 관련하여 배리어 영역은 IGBT 셀의 트렌치를 형성하기 전에 형성될 수 있다. 다른 실시예에서, 배리어 영역은 IGBT 셀의 트렌치가 형성된 후에 형성된다. 또 다른 실시예에서, 배리어 영역은 IGBT 셀의 형성 동안, 예를 들어 트렌치가 에칭된 후 트렌치가 트렌치 전극으로 채워지기 전에 형성된다.
방법(2)의 예시적인 실시예는 상술한 전력 반도체 장치(1)의 예시적인 실시예에 대응할 수 있다. 특히, 방법(2)은 횡 방향 구조를 갖는 배리어 영역을 형성하도록 수행될 수 있으며, 그 예는 도 7 내지 도 19와 관련하여 위에서 제시되었다.
방법(2)의 실시예에서, 배리어 영역(105)의 횡 방향 구조는 균일하게 도핑된 p-층을 생성하고 통로(1053)를 형성하도록 n-타입 카운터-도핑(counter-doping)을 국부적으로 제공함으로써 형성된다.
방법(2)의 또 다른 실시예에서, 배리어 영역(105)의 횡 방향 구조는, 균일하게 도핑된 p-층을 생성하고, 상기 p-층을 통해 트렌치 깊이 변화(도 10 참조)에 의해, 예를 들어, 적어도 부분적으로 최대 도펀트 농도(도 5의 CCM 참조)를 초과하는 깊이까지 핀칭(pinching)함으로써 형성된다.
또 다른 실시예에서, 배리어 영역(105)의 횡 방향 구조는 마스크 배열을 사용함으로써 형성된다.
예를 들어, 배리어 영역(105)은, 예를 들어, 트렌치 전극(141, 151, 161, 171)을 형성하기 위한 폴리실리콘 충진물 및 트렌치 절연체(142, 152, 162, 172)를 제공함으로써 트렌치를 형성한 후에, 깊은 주입에 의해 제조된다. 그 후, 배리어 영역(105)의 투영된 범위(예를 들어, 전술한 바와 같이 트렌치 깊이에 따라 5㎛)를 달성하기 위해서는 예를 들어, 주입 재료로서 붕소를 사용하는 경우, 예를 들어, 4 MeV의 범위의 높은 주입 에너지를 필요로 할 수 있다. 예를 들어, 트렌치의 폴리실리콘 충진에 후속하는 주입 마스킹은 평탄한 표면의 존재에 의해 단순화될 수 있다. 주입은 고 에너지에서 일어날 수 있지만, 도즈량은 낮을 수 있다. 따라서, 트렌치 절연체(142, 152, 162, 172)는 손상되지 않는다.
대안의 실시예에서, 배리어 영역(105)은 트렌치 제조 공정 전에 생성된다. 예를 들어, 이것은 국부적인 얕은 p-타입 주입을 수행한 다음 트렌치 깊이와 실질적으로 동일한 타겟 두께를 갖는 에피택셜 성장을 수행함으로써 수행될 수 있다. 이 경우, 천천히 확산하는 p-타입 종이 주입 재료로서 사용될 수 있다. 예를 들어, 이러한 변형은 도 10에 따른 실시예를 형성하기 위해 사용될 수 있다. 보다 깊은 제어 트렌치(14)는, 예를 들어, 트렌치 레이아웃 폭을 조정함으로써 및/또는 얕은 트렌치 및 더 깊은 트렌치를 위한 개별의 트렌치 에칭 블록을 제공함으로써 형성될 수 있다. 그 후, 도 10에 도시된 바와 같이, 보다 깊은 제어 트렌치(14)는 수직 방향(Z)을 따라 배리어 영역(105)을 넘어 연장되고 드리프트 영역(100), 즉 그의 하부 (100-2)으로 진입한다. 도 11에 도시된 실시예와 관련하여, 예를 들어 카운터-도핑을 국부적으로 제공하는 것에 의해, 예를 들어, n-타입 주입을 국부적으로 수행함으로써 배리어 영역(105)의 국부적인 상승부가 달성될 수 있다. 대안으로, p-타입 주입만이 수행되며, 여기서, 주입 완화 요소가 반도체 본체(10)의 표면 상의 선택된 위치에, 예를 들어 하나 이상의 지정된 제어 트렌치(14)가 형성될 위치에 제공될 수 있다. 주입 완화 요소로 인해, 주입 이온의 침투 깊이가 감소되고, 이에 의해 결과물 내에 배리어 영역(105)의 국부적인 상승부가 야기된다. 그 후, 도 11에 도시된 바와 같이, 모든 트렌치(14, 15, 16, 17)는 동일한 깊이를 나타낼 수 있지만, 배리어 영역(105)의 국부적인 상승부와 횡 방향으로 중첩하는 트렌치는 수직 방향 (Z)을 따라 배리어 영역(105)을 넘어 연장되고, 드리프트 영역(100), 즉 그의 하부 섹션(100-2)으로 진입한다. 이를 통해, 일 실시예에 따른 관통 통로(1053)가 형성될 수 있다. 예를 들어, 주입 완화 요소는 (예를 들어, 플라즈마 에칭 또는 희생 리세스된 LOCOS에 의해) 반도체 본체 표면 상에 국부적인 단차를 생성함으로써 형성되며, 이후에는 p-타입 주입 및 적절한 두께의 실리콘 에피택셜 재성장이 이어질 수 있어서, 트렌치는 p-타입 주입 프로파일에 적절하게 정렬될 것이다.
여기에 설명된 하나 이상의 실시예에 따르면, MPT 구조에 따라 구성된 복수의 IGBT 셀을 갖는 IGBT가 제시되며, 각각의 IGBT 셀은 적어도 하나의 활성 메사에서의 부하 전류를 제어하기 위한 제어 트렌치 및 제어 단자에 전기적으로 연결되고 적어도 하나의 비활성 메사에 인접하게 배치되는 트렌치 전극을 갖는 적어도 하나의 더미 트렌치를 가지며, 상기 활성 메사와 상기 더미 트렌치의 바닥은 횡 방향으로 구조화되고 전기적으로 플로팅된 p-타입 도핑된 배리어 영역에 의해 서로 연결된다. 이러한 연결로 인해, IGBT의 스위칭 동작 중에, 일 실시예에 따라, 제어 단자 상의 전압 스윙이 감소될 수 있다. 이것은 게이트 신호에 의해, 예를 들어 IGBT의 스위칭 동안 dV/dt의 개선된 제어를 가능하게 할 수 있다. 또한, 일 실시예에서, p-타입 배리어 영역의 횡 방향 구조는 IGBT의 전달 및 출력 특성에서 스냅백을 피할 수 있다. 예를 들어, 공칭 부하 전류의 10 % 미만 또는 심지어는 1 % 미만의 전류에서, 부하 전류는, (예를 들어, 배리어 통로가 존재하는) p-타입 배리어 영역으로 덮히지 않은 활성 메사에 의해 전달된다. 더 큰 전류에 대해서, 배리어 영역과 배리어 영역 위의 드리프트 영역 사이의 전이부에 의해 형성된 상부 pn 접합부는 전자 전류에 대한 순방향 바이어스 모드에 있으며 활성 셀 영역 아니던 간에 부하 전류를 전달한다.
상기에서, 전력 반도체 장치 및 상응하는 처리 방법에 관한 실시예가 설명되었다. 예를 들어, 이러한 전력 반도체 장치는 실리콘(Si)을 기반으로 한다. 따라서, 단결정 반도체 영역 또는 층, 예를 들어, 반도체 본체(10) 및 그 영역/구역(100, 101, 102, 105, 107, 108, 109)은 단결정 Si 영역 또는 Si 층일 수 있다. 다른 실시예에서, 다결정 또는 비정질 실리콘이 사용될 수 있다.
그러나, 반도체 본체(10) 및 그것의 도핑된 영역/구역은 반도체 장치를 제조하기에 적합한 임의의 반도체 재료로 제조될 수 있음이 이해되어야 한다. 이러한 재료의 예는 실리콘(Si) 또는 게르마늄(Ge)과 같은 기본 반도체 재료, 실리콘 탄화물(SiC) 또는 실리콘 게르마늄(SiGe)과 같은 IV 족 화합물 반도체 재료, 갈륨 질화물(GaN), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 갈륨 인화물(InGaPa), 알루미늄 갈륨 질화물(AlGaN), 알루미늄 인듐 질화물(AlInN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 인듐 질화물(AlGaInN) 또는 인듐 갈륨 비소 인화물(InGaAsP)과 같은 2 원, 3 원 또는 4 원 III-V 족 반도체 재료, 및 카드뮴 텔루화물(CdTe) 및 수은 카드뮴 텔루르화물(HgCdTe) 등과 같은 2 원 또는 3원 II-VI 족 반도체 재료를 포함하지만 이에 국한되지는 않는다. 전술한 반도체 재료는 또한 "동종 접합 반도체 재료"라고 지칭되기도 한다. 2 개의 상이한 반도체 재료를 조합할 때, 이종 접합 반도체 재료가 형성된다. 이종 접합 반도체 재료의 예는 알루미늄 갈륨 질화물(AlGaN) - 알루미늄 갈륨 인듐 질화물(AlGaInN), 인듐 갈륨 질화물(InGaN) - 알루미늄 갈륨 인듐 질화물(AlGaInN), 인듐 갈륨 질화물(InGaN) - 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN) - 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN) - 알루미늄 갈륨 질화물(AlGaN), 실리콘 - 실리콘 탄화물(SixC1-x) 및 실리콘 - SiGe 이종 접합 반도체 재료를 포함하지만, 이에 국한되는 것은 아니다. 전력 반도체 장치 애플리케이션에 있어서, 현재 주로 Si, SiC, GaAs 및 GaN 물질이 사용된다.
"밑", "아래", "하부", "위", "상부"등과 같은 공간적으로 상대적인 용어는 제 2 요소에 대한 제 1 요소의 위치를 설명하기 위한 기재의 용이함을 위해 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방향에 추가하여 각각의 장치의 상이한 방향을 포함하도록 의도된다. 또한, "제 1", "제 2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며, 또한 제한하려는 의도는 아니다. 유사한 용어는 설명 전반에 걸쳐 유사한 요소를 지칭한다.
본 명세서에 사용된 용어 "갖는", "수용하는", "구비하는", "포함하는" 등은 명시된 요소 또는 특징의 존재를 나타내지만 추가적인 요소 또는 특징을 배제하는 것이 아닌 개방형 용어이다.
전술한 범위의 변형 및 애플리케이션을 염두에 두고, 본 발명은 전술한 설명에 의해 제한되지 않으며 첨부된 도면에 의해서도 제한되지 않는다는 것을 이해해야 한다. 대신, 본 발명은 다음의 특허청구 및 그 등가물에 의해서만 제한된다.

Claims (26)

  1. 제 1 부하 단자(11) 및 제 2 부하 단자(12)를 포함하는 전력 반도체 장치(1)로서,
    상기 전력 반도체 장치(1)는 상기 제 1 부하 단자(11)와 상기 제 2 부하 단자(12) 사이에서 수직 방향(Z)을 따라 부하 전류를 전도하도록 구성되고,
    상기 전력 반도체 장치(1)는,
    제 1 도전성 타입의 드리프트 영역(100)을 갖는 활성 셀 영역(active cell region)(1-2)과,
    제 2 도전성 타입의 웰 영역(well region)(109)을 갖는 에지 종단 영역(edge termination retion)(1-3)과,
    상기 활성 셀 영역(1-2) 내에 배치된 복수의 IGBT 셀(1-1) - 상기 IGBT 셀(1-1)의 각각은, 상기 수직 방향(Z)을 따라 상기 드리프트 영역(100) 내로 연장되고 복수의 메사(18, 19)를 횡 방향으로 한정하는 복수의 트렌치(14, 15, 16)를 포함하고, 상기 복수의 트렌치는, 제어 전극(141)을 갖는 적어도 하나의 제어 트렌치(14)와, 상기 제어 전극(141)에 전기적으로 연결되는 더미 전극(dummy electrode)(151)을 갖는 적어도 하나의 더미 트렌치(15)와, 상기 제 1 부하 단자와 전기적으로 연결되는 소스 전극(161)을 갖는 적어도 하나의 소스 트렌치(16)를 포함하고, 상기 복수의 메사는, 상기 적어도 하나의 제어 트렌치(14)와 상기 적어도 하나의 소스 트렌치(16) 사이에 배치된 적어도 하나의 활성 메사(18)와, 상기 적어도 하나의 더미 트렌치(15)에 인접하게 배치된 적어도 하나의 비활성 메사(19)를 포함함 - 과,
    상기 제 2 도전성 타입의 전기적 플로팅 배리어 영역(105)을 포함하되,
    적어도 상기 더미 트랜치(15)의 바닥(155) 및 상기 소스 트렌치(16)의 바닥(165) 모두는 상기 전기적 플로팅 배리어 영역(105) 내로 적어도 부분적으로 연장되고, 상기 전기적 플로팅 배리어 영역(105)과 상기 웰 영역(109) 사이에서 횡 방향(X, Y)으로 위치한 상기 드리프트 영역(100)의 일부는 상기 횡 방향에서 적어도 1 ㎛의 횡 방향 연장부를 갖는
    전력 반도체 장치.
  2. 전력 반도체 장치(1)로서,
    제 1 도전성 타입의 드리프트 영역(100)을 갖는 활성 셀 영역(1-2)과,
    상기 활성 셀 영역(1-2) 내에 적어도 부분적으로 배치된 복수의 IGBT 셀(1-1) - 상기 IGBT 셀(1-1)의 각각은, 수직 방향(Z)을 따라 상기 드리프트 영역(100) 내로 연장되는 적어도 하나의 트렌치(14, 15, 16)를 포함함 - 과,
    상기 활성 셀 영역(1-2)을 둘러싸는 에지 종단 영역(1-3)과,
    상기 활성 셀 영역(1-2)과 상기 에지 종단 영역(1-3) 사이에 배치되고, 횡방향(X, Y)를 따라 상기 활성 셀 영역(1-2)으로부터 상기 에지 종단 영역(1-3)으로 향하는 폭(W)을 갖는 전이 영역(1-5) - 상기 IGBT 셀(1-1) 중 적어도 일부는 상기 전이 영역(1-5) 내에 배치되거나 상기 전이 영역(1-5) 내로 연장됨 - 과,
    제 2 도전성 타입의 전기적 플로팅 배리어 영역(105) - 상기 전기적 플로팅 배리어 영역(105)은 상기 활성 셀 영역(1-2) 내에 배치되고 상기 IGBT 셀(1-1)의 상기 트렌치 중 적어도 일부와 접촉하며, 상기 전기적 플로팅 배리어 영역(105)은 상기 전이 영역(1-5) 내로 연장되지 않음 - 을 포함하는
    전력 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전기적 플로팅 배리어 영역(105)은 상기 드리프트 영역(100)에 의해 상기 수직 방향(Z)에서 그리고 상기 수직 방향(Z)에 대해 공간적으로 한정되는
    전력 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 배리어 영역(105)은 전체 활성 셀 영역(1-2) 전체에 걸쳐 연장되는 횡 방향으로 구조화된 층으로서 형성되는
    전력 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 IGBT 셀(1-1)은 제 1 피치를 갖는 제 1 레이아웃에 따라 횡 방향 구조로 구성되고, 상기 배리어 영역(105)의 횡 방향 구조는 제 2 레이아웃에 따라 구성되며, 상기 제 2 레이아웃은 상기 제 1 피치의 적어도 두 배의 크기인 제 2 피치를 갖는
    전력 반도체 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 배리어 영역(105)의 횡 방향 구조는 복수의 관통 통로(pass-through passages)(1053)에 의해 형성되는
    전력 반도체 장치.
  7. 제 6 항에 있어서,
    상기 복수의 관통 통로(1053)의 각각은 상기 드리프트 영역(100)의 섹션 또는 상기 IGBT 셀(1-1)의 제각기의 트렌치(14)의 섹션에 의해 채워지는
    전력 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    서로 인접하게 배치된 임의의 2 개의 관통 통로(1053) 간의 거리는 1 mm보다 작은
    전력 반도체 장치.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 배리어 영역(105)은 상기 반도체 본체(10)의 반도체 층 내에 배치되고, 상기 반도체 층은 상기 활성 셀 영역(1-2) 내에 완전히 그리고 배타적으로 연장되어 전체 볼륨을 나타내고, 상기 관통 통로(1053)는 상기 전체 볼륨의 최소 1 % 및 최대 50 %를 형성하며, 상기 반도체 층의 나머지 볼륨은 상기 제 2 도전성 타입의 반도체 영역에 의해 형성되는
    전력 반도체 장치.
  10. 제 9 항에 있어서,
    상기 나머지 볼륨은 1e14 cm-3보다 크고 1e17 cm-3보다 작은 도펀트 농도(concentration: CC)를 가지며, 상기 도펀트 농도는 상기 수직 방향(Z)을 따라 적어도 0.1 ㎛의 연장부 내에 존재하는
    전력 반도체 장치.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 배리어 영역(105)은 10 Ωcm 초과 및 1000 Ωcm 미만의 저항률을 나타내며, 상기 배리어 영역(105)은 붕소, 알루미늄, 디플루오로보릴, 붕소 삼불화물 또는 이들의 조합 중 적어도 하나를 포함하는
    전력 반도체 장치.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 배리어 영역(105)은 상기 수직 방향(Z)을 따라, 일측의 드리프트 영역(100)의 상부 섹션(100-1)과 타측의 드리프트 영역(100)의 하부 섹션(100-2)에 의해 한정되며, 상기 상부 섹션(100-1)은 IGBT 셀(1-1)의 채널 영역(102)에 대한 전이부를 형성하는
    전력 반도체 장치.
  13. 제 12 항에 있어서,
    상기 상부 섹션(100-1) 내의 도펀트 농도는 상기 하부 섹션(100-2) 내의 도펀트 농도의 적어도 2배인
    전력 반도체 장치.
  14. 제 2 항에 있어서,
    제 1 부하 단자(11) 및 제 2 부하 단자(12)를 더 포함하며, 상기 전력 반도체 장치(1)는 상기 제 1 부하 단자(1)와 상기 제 2 부하 단자(2) 사이에서 수직 방향(Z)을 따라 부하 전류를 전도하도록 구성되며, 각각의 IGBT 셀(1-1)은 마이크로 패턴 트렌치 구조를 나타내는
    전력 반도체 장치.
  15. 제 14 항에 있어서,
    각각의 IGBT 셀(1-1)은,
    제어 전극(141)을 갖는 적어도 하나의 제어 트렌치(14)와,
    더미 전극(151)을 갖는 적어도 하나의 더미 트렌치(15)와,
    상기 적어도 하나의 제어 트렌치(14)에 인접하게 배치된 적어도 하나의 활성 메사(18) - 상기 제어 전극(141)은 상기 전력 반도체 장치(1)의 제어 단자(13)로부터 제어 신호를 수신하고, 상기 활성 메사(18)에서의 부하 전류를 제어함 - 와,
    상기 적어도 하나의 더미 트렌치(15)에 인접하게 배치된 적어도 하나의 비활성 메사(19) - 상기 제 1 부하 단자(11)와 상기 비활성 메사(19) 사이의 전이부(191)는 적어도 상기 제 1 도전성 타입의 전하 캐리어에 대해 전기적 절연(112)을 제공함 - 를 포함하는
    전력 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제어 전극(141) 및 상기 더미 전극(151)은 각각 상기 제어 단자(13)에 전기적으로 연결되는
    전력 반도체 장치.
  17. 제 1 항, 제 15 항 또는 제 16 항 중 어느 한 항에 있어서,
    상기 배리어 영역(105)은 상기 활성 메사(18)의 섹션과 상기 더미 트랜치(15)의 바닥(155) 사이에 전기 도전성 경로를 제공하도록 구성되는
    전력 반도체 장치.
  18. 제 1 항, 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 배리어 영역(105)은 상기 활성 셀 영역(1-2)의 복수의 IGBT 셀(1-1)에 포함된 상기 비활성 메사(19)를 서로 연결하는
    전력 반도체 장치.
  19. 제 1 항, 제 15 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 배리어 영역(105)은 상기 드리프트 영역(100)과의 상부 pn 접합부(1051) 및 하부 pn 접합부(1052)를 각각 형성하고, 상기 하부 pn 접합부(1052)는 상기 더미 트렌치(15)의 바닥(155) 및 상기 제어 트렌치(14)의 바닥(145)의 각각보다 낮게 배치되는
    전력 반도체 장치.
  20. 제 19 항에 있어서,
    상기 상부 pn 접합부(1051)는 상기 활성 메사(18)와 상기 비활성 메사(19)의 각각 내에 배치되고/되거나, 상기 더미 트렌치(15)의 바닥(155) 및 상기 제어 트렌치(14)의 바닥(145)의 각각은 상기 배리어 영역(105) 내로 연장되는
    전력 반도체 장치.
  21. 제 1 항 또한 제 20 항에 있어서,
    상기 배리어 영역(105)은 상기 더미 트렌치(15)의 바닥(155)이 상기 배리어 영역(105) 내로 연장되는 영역에서 최대 도펀트 농도(CC)를 나타내는
    전력 반도체 장치.
  22. 제 1 항, 제 15 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 관통 통로(1053)는 상기 IGBT 셀(1-1)의 하나 이상의 활성 메사(18)와 횡 방향으로 중첩하는
    전력 반도체 장치.
  23. 제 22 항에 있어서,
    상기 관통 통로(1053)는 상기 활성 셀 영역(1-2) 내에 존재하는 활성 메사(18)의 총 수에 대하여, 상기 활성 메사(18)의 최소 1 % 및 최대 50 %와 횡 방향으로 중첩하는
    전력 반도체 장치.
  24. 제 15 항 및 선택적으로 제 1 항 내지 제 23 항 중 어느 하나의 추가 항에 있어서,
    각각의 IGBT 셀(1-1)은 소스 트렌치 전극(161)을 갖는 적어도 하나의 소스 트렌치(16)를 더 포함하고, 상기 소스 트렌치 전극(161)은 상기 제 1 부하 단자(11)에 전기적으로 연결되며, 적어도 하나의 소스 트렌치(16)는 상기 제어 트렌치(14)와 상기 더미 트렌치(15) 사이에 배치되고/되거나, 상기 활성 메사(18)는 상기 제어 트렌치(14) 및 상기 소스 트렌치(16)에 의해 횡 방향으로 한정되고/되거나, 상기 비활성 메사(19)는 상기 소스 트렌치(16) 및 상기 더미 트렌치(15)에 의해 횡 방향으로 한정되고/되거나,
    각각의 IGBT 셀(1-1)은 트렌치 전극(171)을 갖는 적어도 하나의 플로팅 트렌치(17)를 더 포함하고, 상기 플로팅 트렌치(17)의 트렌치 전극(171)은 전기적으로 플로팅 상태에 있으며, 상기 적어도 하나의 플로팅 트렌치(17)는 상기 제어 트렌치(14)와 상기 더미 트렌치(15) 사이에 배치되고/되거나, 상기 적어도 하나의 소스 트렌치(16) 및 상기 적어도 하나의 플로팅 트렌치(17)는 상기 제어 트렌치(14)와 상기 더미 트렌치(15) 사이에 배치되고/되거나,
    각각의 IGBT 셀(1-1)의 수직 단면 내에서, 각각의 IGBT 셀(1-1)은 부하 전류가 상기 비활성 메사(19)와 상기 제 1 부하 단자(11) 사이의 전이부(191)를 가로 지르지 않도록 구성되거/되거나,
    각각의 활성 메사(18)는 상기 제 1 부하 단자(11)에 전기적으로 연결되는 제 1 도전성 타입의 소스 영역(101)을 포함하고, 상기 소스 영역(101)은 상기 소스 영역(101) 및 상기 드리프트 영역(100)을 분리하는 제 2 도전성 타입의 채널 영역(102)을 가지며, 상기 활성 메사(18)에서, 적어도 상기 소스 영역(101), 상기 채널 영역(102) 및 상기 드리프트 영역(100)의 각각의 제각기 섹션은 상기 제어 트렌치(14)의 측벽(144)에 인접하게 배치되는
    전력 반도체 장치.
  25. 제 2 항에 있어서,
    상기 전이 영역(1-5)은 상기 활성 셀 영역(1-2)을 둘러싸는
    전력 반도체 장치.
  26. 전력 반도체 장치(1)를 처리하는 방법(2)으로서,
    상기 전력 반도체 장치(1)는,
    제 1 도전성 타입의 드리프트 영역(100)을 갖는 활성 셀 영역(1-2)과,
    상기 활성 셀 영역(1-2) 내에 적어도 부분적으로 배치된 복수의 IGBT 셀(1-1) - 상기 IGBT 셀(1-1)의 각각은 수직 방향(Z)을 따라 상기 드리프트 영역(100) 내로 연장되는 적어도 하나의 트렌치(14, 15, 16)를 포함함 - 과,
    상기 활성 셀 영역(1-2)을 둘러싸는 에지 종단 영역(1-3)과,
    상기 활성 셀 영역(1-2)과 상기 에지 종단 영역(1-3) 사이에 배치된 전이 영역(1-5)을 포함하고,
    상기 전이 영역(1-5)은 횡 방향(X, Y)을 따라 상기 활성 셀 영역(1-2)으로부터 상기 에지 종단 영역(1-3)으로 향하는 폭(W)을 갖고, 상기 IGBT 셀(1-1)의 적어도 일부는 상기 전이 영역(1-5) 내에 배치되거나 또는 제각기 상기 전이 영역(1-5) 내로 연장되며,
    상기 방법은, 제 2 도전성 타입의 전기적 플로팅 배리어 영역(105)을 제공하는 단계(21) - 상기 전기적 플로팅 배리어 영역(105)은 상기 활성 셀 영역(1-2) 내에 배치되고 상기 IGBT 셀(1-1)의 상기 트렌치(14, 15, 16) 중 적어도 일부와 접촉하며, 상기 전기적 플로팅 배리어 영역(105)은 상기 전이 영역(1-5) 내로 연장되지 않음- 를 포함하는
    전력 반도체 장치 처리 방법.
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