JPH11312807A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 215
- 239000012535 impurity Substances 0.000 claims abstract description 65
- 238000009792 diffusion process Methods 0.000 claims description 62
- 239000002184 metal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 19
- 238000000034 method Methods 0.000 description 18
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 239000000758 substrate Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】 （修正有）
【課題】 オン電圧の低減、ならびに寄生サイリスタの
動作を抑制して確実にオフ動作ができる、ＭＯＳゲート
を含むバイポーラ型の半導体装置を提供する。 【解決手段】 ＭＯＳゲートサイリスタ１００は、ｐ+
型アノード層（第１半導体層）１０、ドリフト層として
機能するｎ-型ベース領域（第２半導体層）１４、ｐ-型
ベース領域（第３半導体層）１６、およびソース領域と
して機能するｎ+型不純物拡散層（第４半導体層）１８
を有する。ベース領域１６の表面部にはｎ +型フローテ
ィングエミッタ領域（第５半導体層）２２が形成され、
不純物拡散層１８とフローティングエミッタ領域２２と
の間に第１のチャネル領域（第６半導体層）２０ａが形
成されている。不純物拡散層１８、第１のチャネル領域
２０ａ、フローティングエミッタ領域２２の表面には、
ゲート絶縁層３２を介してゲート電極３０が形成されて
いる。
動作を抑制して確実にオフ動作ができる、ＭＯＳゲート
を含むバイポーラ型の半導体装置を提供する。 【解決手段】 ＭＯＳゲートサイリスタ１００は、ｐ+
型アノード層（第１半導体層）１０、ドリフト層として
機能するｎ-型ベース領域（第２半導体層）１４、ｐ-型
ベース領域（第３半導体層）１６、およびソース領域と
して機能するｎ+型不純物拡散層（第４半導体層）１８
を有する。ベース領域１６の表面部にはｎ +型フローテ
ィングエミッタ領域（第５半導体層）２２が形成され、
不純物拡散層１８とフローティングエミッタ領域２２と
の間に第１のチャネル領域（第６半導体層）２０ａが形
成されている。不純物拡散層１８、第１のチャネル領域
２０ａ、フローティングエミッタ領域２２の表面には、
ゲート絶縁層３２を介してゲート電極３０が形成されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲートを有
するバイポーラ型の半導体装置、特にサイリスタに好適
な半導体装置に関する。
するバイポーラ型の半導体装置、特にサイリスタに好適
な半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】ＭＯＳ
ＦＥＴとサイリスタ構造を複合化したＭＯＳサイリスタ
は、ＭＯＳゲートを用いてカソードからフローティング
エミッタ領域にエレクトロンが供給され、さらにアノー
ドからベース領域にホールが注入されることにより、素
子の内部にてサイリスタ動作を行う素子である。
ＦＥＴとサイリスタ構造を複合化したＭＯＳサイリスタ
は、ＭＯＳゲートを用いてカソードからフローティング
エミッタ領域にエレクトロンが供給され、さらにアノー
ドからベース領域にホールが注入されることにより、素
子の内部にてサイリスタ動作を行う素子である。
【０００３】図１１に、従来のＭＯＳサイリスタの一例
を示す。このＭＯＳサイリスタは、ｐ+型エミッタ層１
０、ｎ+型バッファ層１２、ｎ-型ベース領域１４、ｐ-
型ベース領域１６、フローティングエミッタ領域２２お
よびｎ+型不純物拡散層１８ａ，１８ｂを有する。さら
に、ソース領域として機能するｎ+型不純物拡散層１８
ｂおよびｐ-型ベース領域１６の表面には、ゲート絶縁
層４２を介してゲート電極４０が形成されている。そし
て、このゲート電極４０によってＭＯＳゲートを駆動す
ることによってサイリスタの動作を制御する。すなわ
ち、ｎ+型不純物拡散層（ソース領域）１８ｂ、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型エミッタ層１０によって、サイリスタ
動作用のＩＧＢＴが構成される。
を示す。このＭＯＳサイリスタは、ｐ+型エミッタ層１
０、ｎ+型バッファ層１２、ｎ-型ベース領域１４、ｐ-
型ベース領域１６、フローティングエミッタ領域２２お
よびｎ+型不純物拡散層１８ａ，１８ｂを有する。さら
に、ソース領域として機能するｎ+型不純物拡散層１８
ｂおよびｐ-型ベース領域１６の表面には、ゲート絶縁
層４２を介してゲート電極４０が形成されている。そし
て、このゲート電極４０によってＭＯＳゲートを駆動す
ることによってサイリスタの動作を制御する。すなわ
ち、ｎ+型不純物拡散層（ソース領域）１８ｂ、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型エミッタ層１０によって、サイリスタ
動作用のＩＧＢＴが構成される。
【０００４】このＭＯＳサイリスタにおいては、サイリ
スタが動作状態となった場合に、ｎ +型フローティング
エミッタ領域２２からｐ-型ベース領域１６にエレクト
ロンの注入が起こり、同時にｐ+型エミッタ層１０から
ｎ-型ベース領域１４を経てｐ-型ベース領域１６へホー
ルの注入が起こる。しかし、この構造の素子において
は、高注入状態となった場合に、ｎ+型エミッタ領域１
８ａ、ｐ-型ベース領域１６、ｎ-型ベース領域１４、ｎ
+型バッファ層１２およびｐ+型エミッタ層１０からなる
寄生サイリスタがラッチアップするとＭＯＳゲートの制
御機能が失われ、サイリスタのオフ動作ができなくな
る。そのため、寄生サイリスタのラッチアップを防止す
るために、カソード電極５０直下のｐ型ベース領域１７
の不純物濃度を高くしたり、あるいはその拡散深さを深
くすることが行われる。しかし、寄生サイリスタのラッ
チアップを充分に防止するために、カソード電極直下の
ベース領域の不純物濃度を高くすることはプロセスの複
雑化につながり、また拡散深さを深くすることも単位セ
ルサイズが大きくなってしまうことから、安全動作領域
が狭くなる上、オン電圧も高くなる。
スタが動作状態となった場合に、ｎ +型フローティング
エミッタ領域２２からｐ-型ベース領域１６にエレクト
ロンの注入が起こり、同時にｐ+型エミッタ層１０から
ｎ-型ベース領域１４を経てｐ-型ベース領域１６へホー
ルの注入が起こる。しかし、この構造の素子において
は、高注入状態となった場合に、ｎ+型エミッタ領域１
８ａ、ｐ-型ベース領域１６、ｎ-型ベース領域１４、ｎ
+型バッファ層１２およびｐ+型エミッタ層１０からなる
寄生サイリスタがラッチアップするとＭＯＳゲートの制
御機能が失われ、サイリスタのオフ動作ができなくな
る。そのため、寄生サイリスタのラッチアップを防止す
るために、カソード電極５０直下のｐ型ベース領域１７
の不純物濃度を高くしたり、あるいはその拡散深さを深
くすることが行われる。しかし、寄生サイリスタのラッ
チアップを充分に防止するために、カソード電極直下の
ベース領域の不純物濃度を高くすることはプロセスの複
雑化につながり、また拡散深さを深くすることも単位セ
ルサイズが大きくなってしまうことから、安全動作領域
が狭くなる上、オン電圧も高くなる。
【０００５】本発明の目的は、オン電圧のさらなる低
減、ならびに寄生サイリスタの動作を抑制して確実にオ
フ動作ができる、ＭＯＳゲートを含むバイポーラ型の半
導体装置を提供することにある。
減、ならびに寄生サイリスタの動作を抑制して確実にオ
フ動作ができる、ＭＯＳゲートを含むバイポーラ型の半
導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
は、前記第１半導体層の一方の主面側に形成された第２
導電型の第２半導体層、前記第２半導体層の表面部に選
択的に形成された第１導電型の第３半導体層、前記第３
半導体層の表面部に選択的に形成された第２導電型の第
４半導体層、前記第３半導体層の表面部に前記第４半導
体層と離間して選択的に形成された第２導電型の第５半
導体層、前記第４半導体層と前記第５半導体層との間に
位置し、チャネル領域を形成しうる第１導電型の第６半
導体層、少なくとも、前記第６半導体層の表面に、ゲー
ト絶縁層を介して形成されたゲート電極、前記第３半導
体層の内部にあって、かつ、少なくとも、前記第４半導
体層および前記第６半導体層の、前記第１半導体層側の
端部あるいはその近傍に形成された絶縁層、前記第３半
導体層および前記第４半導体層の表面に形成された第１
の主電極、および前記第１半導体層の他方の主面側に形
成された第２の主電極、を含み、前記第５半導体層は、
前記第１半導体層の主面に平行な方向に延びる延長半導
体部分を有する。
は、前記第１半導体層の一方の主面側に形成された第２
導電型の第２半導体層、前記第２半導体層の表面部に選
択的に形成された第１導電型の第３半導体層、前記第３
半導体層の表面部に選択的に形成された第２導電型の第
４半導体層、前記第３半導体層の表面部に前記第４半導
体層と離間して選択的に形成された第２導電型の第５半
導体層、前記第４半導体層と前記第５半導体層との間に
位置し、チャネル領域を形成しうる第１導電型の第６半
導体層、少なくとも、前記第６半導体層の表面に、ゲー
ト絶縁層を介して形成されたゲート電極、前記第３半導
体層の内部にあって、かつ、少なくとも、前記第４半導
体層および前記第６半導体層の、前記第１半導体層側の
端部あるいはその近傍に形成された絶縁層、前記第３半
導体層および前記第４半導体層の表面に形成された第１
の主電極、および前記第１半導体層の他方の主面側に形
成された第２の主電極、を含み、前記第５半導体層は、
前記第１半導体層の主面に平行な方向に延びる延長半導
体部分を有する。
【０００７】この半導体装置においては、ソース領域と
して機能する第４半導体層、チャネル領域を形成し得る
第６半導体層、ドレイン領域およびフローティングエミ
ッタ領域として機能する第５半導体層によって、ＭＯＳ
トランジスタが形成される。また、第１，第２，第３お
よび第５半導体層によってサイリスタが形成される。
して機能する第４半導体層、チャネル領域を形成し得る
第６半導体層、ドレイン領域およびフローティングエミ
ッタ領域として機能する第５半導体層によって、ＭＯＳ
トランジスタが形成される。また、第１，第２，第３お
よび第５半導体層によってサイリスタが形成される。
【０００８】この半導体装置においては、ソース領域ま
たはエミッタ領域として機能する第４半導体層およびチ
ャネル領域を形成し得る第６半導体層の端部あるいはそ
の近傍に絶縁層を形成することにより、カソード電極と
して機能する第１の主電極の直下に存在する寄生サイリ
スタのラッチアップ動作を防止することができる。
たはエミッタ領域として機能する第４半導体層およびチ
ャネル領域を形成し得る第６半導体層の端部あるいはそ
の近傍に絶縁層を形成することにより、カソード電極と
して機能する第１の主電極の直下に存在する寄生サイリ
スタのラッチアップ動作を防止することができる。
【０００９】すなわち、ソース領域またはエミッタ領域
として機能する第４半導体層およびチャネル領域を形成
し得る第６半導体層の下端領域に、好ましくは動作領域
を横切る状態で（前記第１半導体層の主面に平行な方向
に）絶縁層を形成することにより、アノード電極として
機能する第２の主電極に電圧が印加された高注入状態で
あった場合でも、前記絶縁層によって第４半導体層およ
び第６半導体層と第２半導体層とが電気的に分離される
ため、第１の主電極の下に形成される寄生サイリスタの
動作が抑制される。その結果、従来構造の素子に比べて
確実にオン・オフ動作を行うことができる。
として機能する第４半導体層およびチャネル領域を形成
し得る第６半導体層の下端領域に、好ましくは動作領域
を横切る状態で（前記第１半導体層の主面に平行な方向
に）絶縁層を形成することにより、アノード電極として
機能する第２の主電極に電圧が印加された高注入状態で
あった場合でも、前記絶縁層によって第４半導体層およ
び第６半導体層と第２半導体層とが電気的に分離される
ため、第１の主電極の下に形成される寄生サイリスタの
動作が抑制される。その結果、従来構造の素子に比べて
確実にオン・オフ動作を行うことができる。
【００１０】そして、これらの作用効果に加えて、フロ
ーティングエミッタ領域として機能する第５半導体層の
一部（延長半導体部分）が、前記絶縁層の裏面（前記第
１半導体層側の面）で前記第１半導体層の主面に平行な
方向にのびる状態で形成されているため、フローティン
グエミッタ領域からのキャリアの注入経路を広くするこ
とができ、従って電流が流れやすくオン電圧を低減する
ことができる。
ーティングエミッタ領域として機能する第５半導体層の
一部（延長半導体部分）が、前記絶縁層の裏面（前記第
１半導体層側の面）で前記第１半導体層の主面に平行な
方向にのびる状態で形成されているため、フローティン
グエミッタ領域からのキャリアの注入経路を広くするこ
とができ、従って電流が流れやすくオン電圧を低減する
ことができる。
【００１１】本発明に係る半導体装置は、さらに、前記
第５半導体層において、前記第６半導体層に接する高抵
抗領域が形成されることが望ましい。このように、フロ
ーティングエミッタ領域として機能する第５半導体層の
一部に高抵抗領域を形成することにより、確実にターン
オフをすることができる。すなわち、ＭＯＳゲートを有
するサイリスタをターンオフする場合には、第１導電型
のチャネル領域（第６半導体層）と第２導電型のフロー
ティングエミッタ領域（第５半導体層）とからなるｐｎ
接合に加えられる電界を、高抵抗領域によって緩和する
ことができる。このため、チャネル領域とフローティン
グエミッタ領域とからなるｐｎ接合にブレイクダウン電
流が流れることがなく、素子を確実にターンオフするこ
とができる。
第５半導体層において、前記第６半導体層に接する高抵
抗領域が形成されることが望ましい。このように、フロ
ーティングエミッタ領域として機能する第５半導体層の
一部に高抵抗領域を形成することにより、確実にターン
オフをすることができる。すなわち、ＭＯＳゲートを有
するサイリスタをターンオフする場合には、第１導電型
のチャネル領域（第６半導体層）と第２導電型のフロー
ティングエミッタ領域（第５半導体層）とからなるｐｎ
接合に加えられる電界を、高抵抗領域によって緩和する
ことができる。このため、チャネル領域とフローティン
グエミッタ領域とからなるｐｎ接合にブレイクダウン電
流が流れることがなく、素子を確実にターンオフするこ
とができる。
【００１２】本発明においては、チャネル領域を形成し
得る第６半導体層のみならず、ドレイン領域（フローテ
ィングエミッタ領域）として機能する第５半導体層およ
び第３半導体層の表面にわたって広くゲート絶縁層およ
びゲート電極を形成することが望ましい。この構成によ
り、素子の表面にＩＧＢＴ動作領域を作成することがで
きる。このように、素子表面部にサイリスタのフローテ
ィングエミッタ領域を形成し、さらにそのフローティン
グエミッタ領域を用いてＩＧＢＴ動作領域を形成する
と、チップ面積を有効に利用することができる。
得る第６半導体層のみならず、ドレイン領域（フローテ
ィングエミッタ領域）として機能する第５半導体層およ
び第３半導体層の表面にわたって広くゲート絶縁層およ
びゲート電極を形成することが望ましい。この構成によ
り、素子の表面にＩＧＢＴ動作領域を作成することがで
きる。このように、素子表面部にサイリスタのフローテ
ィングエミッタ領域を形成し、さらにそのフローティン
グエミッタ領域を用いてＩＧＢＴ動作領域を形成する
と、チップ面積を有効に利用することができる。
【００１３】本発明の半導体装置は、さらに、前記第５
半導体層と離間して選択的に形成された第２導電型の第
７半導体層、前記第５半導体層と前記第７半導体層との
間に位置し、チャネル領域を形成しうる第１導電型の第
８半導体層、少なくとも、前記第７半導体層に接する前
記第３半導体層の表面に、ゲート絶縁層を介して形成さ
れたゲート電極、前記第３半導体層の内部にあって、か
つ、少なくとも、前記第７半導体層および前記第８半導
体層の、前記第１半導体層側の端部あるいはその近傍に
形成された絶縁層、および前記第７半導体層の表面に形
成された主電極、を有し、２つのゲート電極を独立して
駆動することができる。
半導体層と離間して選択的に形成された第２導電型の第
７半導体層、前記第５半導体層と前記第７半導体層との
間に位置し、チャネル領域を形成しうる第１導電型の第
８半導体層、少なくとも、前記第７半導体層に接する前
記第３半導体層の表面に、ゲート絶縁層を介して形成さ
れたゲート電極、前記第３半導体層の内部にあって、か
つ、少なくとも、前記第７半導体層および前記第８半導
体層の、前記第１半導体層側の端部あるいはその近傍に
形成された絶縁層、および前記第７半導体層の表面に形
成された主電極、を有し、２つのゲート電極を独立して
駆動することができる。
【００１４】この半導体装置においては、ＭＯＳゲート
サイリスタと異なる素子表面部にＩＧＢＴ動作領域を形
成し、それぞれのゲート電極を独立して制御することに
より、ＭＯＳゲートサイリスタとＩＧＢＴを独立に制御
することができる。
サイリスタと異なる素子表面部にＩＧＢＴ動作領域を形
成し、それぞれのゲート電極を独立して制御することに
より、ＭＯＳゲートサイリスタとＩＧＢＴを独立に制御
することができる。
【００１５】このようにＭＯＳゲートサイリスタとＩＧ
ＢＴとを異なる領域で形成している半導体装置において
は、前記第３半導体層の表面部に、前記第７半導体層と
離間して、第２導電型の第９半導体層が形成されること
が望ましい。この半導体装置においては、素子表面部に
形成されるＩＧＢＴ領域にフローティングエミッタ領域
として機能する第９半導体層を形成することにより、こ
のＩＧＢＴ領域の高注入状態における寄生サイリスタの
ラッチアップ動作をも防ぐことができる。
ＢＴとを異なる領域で形成している半導体装置において
は、前記第３半導体層の表面部に、前記第７半導体層と
離間して、第２導電型の第９半導体層が形成されること
が望ましい。この半導体装置においては、素子表面部に
形成されるＩＧＢＴ領域にフローティングエミッタ領域
として機能する第９半導体層を形成することにより、こ
のＩＧＢＴ領域の高注入状態における寄生サイリスタの
ラッチアップ動作をも防ぐことができる。
【００１６】すなわち、従来構造の半導体装置におい
て、素子表面にＩＧＢＴ領域とサイリスタ領域とを分離
して形成している場合に、サイリスタモードにより素子
全体が高注入状態となった場合に、この素子表面部のＩ
ＧＢＴ領域についても、寄生サイリスタ動作が生じてし
まう危険性があった。これに対し、この半導体装置によ
れば、第９半導体層で第２の主電極から注入されるキャ
リアが再結合によって消滅するため、寄生サイリスタの
動作を抑制することができる。
て、素子表面にＩＧＢＴ領域とサイリスタ領域とを分離
して形成している場合に、サイリスタモードにより素子
全体が高注入状態となった場合に、この素子表面部のＩ
ＧＢＴ領域についても、寄生サイリスタ動作が生じてし
まう危険性があった。これに対し、この半導体装置によ
れば、第９半導体層で第２の主電極から注入されるキャ
リアが再結合によって消滅するため、寄生サイリスタの
動作を抑制することができる。
【００１７】本発明の半導体装置においては、前記第５
半導体層は、さらに以下の構成を有することが望まし
い。
半導体層は、さらに以下の構成を有することが望まし
い。
【００１８】例えば、前記第５半導体層は、さらに、前
記第６半導体層に接する高抵抗領域を有することが望ま
しい。このような高抵抗領域を設けることにより、ＭＯ
Ｓゲートサイリスタをターンオフする場合には、第１導
電型の第６半導体層と第２導電型の第５半導体層とから
なるｐｎ接合に加えられる電界を緩和することができ
る。このため、前記ｐｎ接合にブレイクダウン電流が流
れることを防止し、素子を確実にターンオフすることが
てきる。
記第６半導体層に接する高抵抗領域を有することが望ま
しい。このような高抵抗領域を設けることにより、ＭＯ
Ｓゲートサイリスタをターンオフする場合には、第１導
電型の第６半導体層と第２導電型の第５半導体層とから
なるｐｎ接合に加えられる電界を緩和することができ
る。このため、前記ｐｎ接合にブレイクダウン電流が流
れることを防止し、素子を確実にターンオフすることが
てきる。
【００１９】また、前記第５半導体層は、前記第１半導
体層の主面方向に沿って形成された半導体部分の代わり
に、ショットキーメタルからなる導電体部分を有してい
てもよい。このような導電体部分を有することにより、
ｐｎ接合に比べて順方向特性が良好となる。
体層の主面方向に沿って形成された半導体部分の代わり
に、ショットキーメタルからなる導電体部分を有してい
てもよい。このような導電体部分を有することにより、
ｐｎ接合に比べて順方向特性が良好となる。
【００２０】本発明に係るいずれの半導体装置も、前記
絶縁層中に埋込み電極が形成されることが望ましい。そ
して、素子をターンオフする際に、前記埋込み電極に所
定の電位を加えることにより、第１導電型のチャネル領
域（第６半導体層）と第２導電型のフローティングエミ
ッタ領域（第５半導体層）とによって形成されるｐｎ接
合に加えられる電界を緩和することができ、素子のター
ンオフをより確実に行うことができることである。
絶縁層中に埋込み電極が形成されることが望ましい。そ
して、素子をターンオフする際に、前記埋込み電極に所
定の電位を加えることにより、第１導電型のチャネル領
域（第６半導体層）と第２導電型のフローティングエミ
ッタ領域（第５半導体層）とによって形成されるｐｎ接
合に加えられる電界を緩和することができ、素子のター
ンオフをより確実に行うことができることである。
【００２１】さらに、本発明に係るいずれの半導体装置
も、前記第５半導体層の延長半導体部分は、前記絶縁層
と離間して形成され、該延長半導体部分と該絶縁層との
間に、第１導電型の半導体層が存在することが望まし
い。この第１導電型の半導体層を有することにより、前
記絶縁層の表面に存在する寄生チャネル領域（バックチ
ャネル）がアノード電位の影響により動作することを確
実に防ぐことができる。
も、前記第５半導体層の延長半導体部分は、前記絶縁層
と離間して形成され、該延長半導体部分と該絶縁層との
間に、第１導電型の半導体層が存在することが望まし
い。この第１導電型の半導体層を有することにより、前
記絶縁層の表面に存在する寄生チャネル領域（バックチ
ャネル）がアノード電位の影響により動作することを確
実に防ぐことができる。
【００２２】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明を適用した、ＭＯＳゲートによって制御されるサイ
リスタ（ＭＯＳゲートサイリスタ）１００を模式的に示
す断面図である。
発明を適用した、ＭＯＳゲートによって制御されるサイ
リスタ（ＭＯＳゲートサイリスタ）１００を模式的に示
す断面図である。
【００２３】（構成）このＭＯＳゲートサイリスタ１０
０においては、低抵抗半導体基板からなるエミッタ領域
として機能するｐ+型アノード層（第１半導体層）１０
の一方の主面上に、ｎ+型バッファ層１２が形成され、
このバッファ層１２の表面にはドリフト層として機能す
るｎ-型ベース領域（第２半導体層）１４が形成されて
いる。このｎ-型ベース領域１４の表面部には、ｐ-型ベ
ース領域（第３半導体層）１６が形成され、このベース
領域１６には、ＭＯＳＦＥＴのソース領域として機能す
るｎ+型不純物拡散層（第４半導体層）１８が選択的に
形成されている。さらに、前記ｐ-型ベース領域１６の
表面部には、前記ｎ+型不純物拡散層１８と離れた位置
に、ｎ+型フローティングエミッタ領域（第５半導体
層）２２が選択的に形成されている。
０においては、低抵抗半導体基板からなるエミッタ領域
として機能するｐ+型アノード層（第１半導体層）１０
の一方の主面上に、ｎ+型バッファ層１２が形成され、
このバッファ層１２の表面にはドリフト層として機能す
るｎ-型ベース領域（第２半導体層）１４が形成されて
いる。このｎ-型ベース領域１４の表面部には、ｐ-型ベ
ース領域（第３半導体層）１６が形成され、このベース
領域１６には、ＭＯＳＦＥＴのソース領域として機能す
るｎ+型不純物拡散層（第４半導体層）１８が選択的に
形成されている。さらに、前記ｐ-型ベース領域１６の
表面部には、前記ｎ+型不純物拡散層１８と離れた位置
に、ｎ+型フローティングエミッタ領域（第５半導体
層）２２が選択的に形成されている。
【００２４】このｎ+型フローティングエミッタ領域２
２は、前記ｐ-型ベース領域１６の表面部に形成される
第１のフローティングエミッタ領域２２ａと、この第１
のフローティングエミッタ領域２２ａの下端部に連続し
さらに前記ｐ+型アノード層１０の主面方向に沿っての
びる第２のフローティングエミッタ領域（延長半導体部
分）２２ｂとから構成されている。
２は、前記ｐ-型ベース領域１６の表面部に形成される
第１のフローティングエミッタ領域２２ａと、この第１
のフローティングエミッタ領域２２ａの下端部に連続し
さらに前記ｐ+型アノード層１０の主面方向に沿っての
びる第２のフローティングエミッタ領域（延長半導体部
分）２２ｂとから構成されている。
【００２５】前記ｎ+型不純物拡散層１８とフローティ
ングエミッタ領域２２との間のｐ-型ベース領域１６に
は、第１のチャネル領域（第６半導体層）２０ａが形成
され、前記ｎ+型フローティングエミッタ領域２２とｎ-
型ベース領域１４との間にあるｐ-型ベース領域１６に
は第２のチャネル領域２０ｂが形成されている。また、
前記ｎ+型不純物拡散層１８の外側には、寄生サイリス
タのラッチアップを防止するためのｐ+型ベース領域１
７が形成されている。
ングエミッタ領域２２との間のｐ-型ベース領域１６に
は、第１のチャネル領域（第６半導体層）２０ａが形成
され、前記ｎ+型フローティングエミッタ領域２２とｎ-
型ベース領域１４との間にあるｐ-型ベース領域１６に
は第２のチャネル領域２０ｂが形成されている。また、
前記ｎ+型不純物拡散層１８の外側には、寄生サイリス
タのラッチアップを防止するためのｐ+型ベース領域１
７が形成されている。
【００２６】前記ｎ+型不純物拡散層１８、第１のチャ
ネル領域２０ａおよびｎ+型フローティングエミッタ領
域２２の下端部には、これらの領域とほぼ接する状態
で、かつ前記ｐ+型アノード層１０の主面方向に、絶縁
層７０が形成されている。つまり、第１のチャネル領域
２０ａは、ｎ+型不純物拡散層１８、フローティングエ
ミッタ領域２２および絶縁層７０によって区画されてい
る。
ネル領域２０ａおよびｎ+型フローティングエミッタ領
域２２の下端部には、これらの領域とほぼ接する状態
で、かつ前記ｐ+型アノード層１０の主面方向に、絶縁
層７０が形成されている。つまり、第１のチャネル領域
２０ａは、ｎ+型不純物拡散層１８、フローティングエ
ミッタ領域２２および絶縁層７０によって区画されてい
る。
【００２７】そして、ｎ+型不純物拡散層１８、第１の
チャネル領域２０ａ、ｎ+型フローティングエミッタ領
域２２、および第２のチャネル領域２０ｂの表面には、
ゲート絶縁層３２を介してゲート電極３０が形成されて
いる。また、前記ｎ+型不純物拡散領域１８およびｐ+型
ベース領域１７の表面には、第１の主電極であるカソー
ド電極５０が形成されている。また、ｐ+型アノード層
１０の他方の主面には第２の主電極であるアノード電極
６０が形成されている。
チャネル領域２０ａ、ｎ+型フローティングエミッタ領
域２２、および第２のチャネル領域２０ｂの表面には、
ゲート絶縁層３２を介してゲート電極３０が形成されて
いる。また、前記ｎ+型不純物拡散領域１８およびｐ+型
ベース領域１７の表面には、第１の主電極であるカソー
ド電極５０が形成されている。また、ｐ+型アノード層
１０の他方の主面には第２の主電極であるアノード電極
６０が形成されている。
【００２８】このＭＯＳゲートサイリスタ１００におい
ては、ｎ+型フローティングエミッタ領域２２、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型アノード層１０によって、ｎｐｎｐサ
イリスタが構成される。
ては、ｎ+型フローティングエミッタ領域２２、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型アノード層１０によって、ｎｐｎｐサ
イリスタが構成される。
【００２９】また、ｎ+型不純物拡散層（ソース領域）
１８、第１のチャネル領域２０ａ、ｎ+型フローティン
グエミッタ領域２２、第２のチャネル領域２０ｂ、ｎ-
型ベース領域１４、ｎ+型バッファ層１２およびｐ+型ア
ノード層（エミッタ領域）１０によって、ＩＧＢＴが構
成される。
１８、第１のチャネル領域２０ａ、ｎ+型フローティン
グエミッタ領域２２、第２のチャネル領域２０ｂ、ｎ-
型ベース領域１４、ｎ+型バッファ層１２およびｐ+型ア
ノード層（エミッタ領域）１０によって、ＩＧＢＴが構
成される。
【００３０】（動作）次に、本実施の形態に係るＭＯＳ
ゲートサイリスタ１００の動作について説明する。
ゲートサイリスタ１００の動作について説明する。
【００３１】まず、ゲート電極３０とアノード電極６０
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８から第１のチャネル領域２０ａを経
てｎ+型フローティングエミッタ２２に流れ込み、さら
にそのフローティングエミッタ領域２２のゲート絶縁層
３２に沿って形成されるアキミュレーション領域を流
れ、さらに第２のチャネル領域２０ｂを経てｎ-型ベー
ス領域１４に流れ込む。同時に、アノード電極６０に正
電圧が印加されているため、ホールがｐ+型アノード層
１０からｎ+型バッファ層１２を経てｎ-型ベース領域１
４へと流れ込む。このようにして、ｎ-型ベース領域１
４はエレクトロンとホールとによって充満され、ＩＧＢ
Ｔは動作モードとなる。
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８から第１のチャネル領域２０ａを経
てｎ+型フローティングエミッタ２２に流れ込み、さら
にそのフローティングエミッタ領域２２のゲート絶縁層
３２に沿って形成されるアキミュレーション領域を流
れ、さらに第２のチャネル領域２０ｂを経てｎ-型ベー
ス領域１４に流れ込む。同時に、アノード電極６０に正
電圧が印加されているため、ホールがｐ+型アノード層
１０からｎ+型バッファ層１２を経てｎ-型ベース領域１
４へと流れ込む。このようにして、ｎ-型ベース領域１
４はエレクトロンとホールとによって充満され、ＩＧＢ
Ｔは動作モードとなる。
【００３２】さらに、アノード電極６０の電圧を増加さ
せることにより、ｐ+型アノード層１０から注入された
ホールはｐ-型ベース領域１６に流れ込み、このｐ-型ベ
ース領域１６の抵抗が低くなる。その結果、ｐ+型アノ
ード層１０、ｎ+型バッファ層１２、ｎ-型ベース領域１
４、ｐ-型ベース領域１６およびｎ+型フローティングエ
ミッタ領域２２からなるｐｎｐｎサイリスタがラッチア
ップの状態になり、サイリスタ動作を引き起こす。
せることにより、ｐ+型アノード層１０から注入された
ホールはｐ-型ベース領域１６に流れ込み、このｐ-型ベ
ース領域１６の抵抗が低くなる。その結果、ｐ+型アノ
ード層１０、ｎ+型バッファ層１２、ｎ-型ベース領域１
４、ｐ-型ベース領域１６およびｎ+型フローティングエ
ミッタ領域２２からなるｐｎｐｎサイリスタがラッチア
ップの状態になり、サイリスタ動作を引き起こす。
【００３３】このように、ＩＧＢＴはサイリスタ動作を
引き起こすためのトリガとして機能する。そして、ＩＧ
ＢＴのＭＯＳＦＥＴ部分を、サイリスタのゲートとして
も機能するゲート電極３０に沿って形成しているため、
従来構造の素子に比べてｐ+型アノード層１０からのホ
ールの注入をより容易に促すことができ、ターンオン時
間の短い、大電流を制御できるサイリスタを実現するこ
とができる。
引き起こすためのトリガとして機能する。そして、ＩＧ
ＢＴのＭＯＳＦＥＴ部分を、サイリスタのゲートとして
も機能するゲート電極３０に沿って形成しているため、
従来構造の素子に比べてｐ+型アノード層１０からのホ
ールの注入をより容易に促すことができ、ターンオン時
間の短い、大電流を制御できるサイリスタを実現するこ
とができる。
【００３４】また、素子表面部にサイリスタのフローテ
ィングエミッタ領域２２を形成し、さらにそのフローテ
ィングエミッタ領域２２を用いてＩＧＢＴ動作領域を形
成することにより、サイリスタとＩＧＢＴとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
ィングエミッタ領域２２を形成し、さらにそのフローテ
ィングエミッタ領域２２を用いてＩＧＢＴ動作領域を形
成することにより、サイリスタとＩＧＢＴとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
【００３５】さらに、ＭＯＳゲートサイリスタ１００に
おいては、第２のフローティングエミッタ領域２２ｂが
ｐ+型アノード層１０の主面方向に沿って延びるように
形成されているため、エレクトロンの注入経路を広くす
ることができ、オン電圧を低減できる。
おいては、第２のフローティングエミッタ領域２２ｂが
ｐ+型アノード層１０の主面方向に沿って延びるように
形成されているため、エレクトロンの注入経路を広くす
ることができ、オン電圧を低減できる。
【００３６】ＭＯＳゲートサイリスタ１００をターンオ
フする場合には、ゲート電極３０をオフ状態とすること
により、ｎ+型フローティングエミッタ領域２２はカソ
ード電極５０から電位的に切り放され、サイリスタ動作
が停止する。
フする場合には、ゲート電極３０をオフ状態とすること
により、ｎ+型フローティングエミッタ領域２２はカソ
ード電極５０から電位的に切り放され、サイリスタ動作
が停止する。
【００３７】本実施の形態においては、ソース領域およ
びカソード領域として機能するｎ+型不純物拡散層１８
および第１のチャネル領域２０ａの下端領域に、動作領
域を横切る状態で絶縁層７０を形成することにより、ア
ノード電極６０に電圧が印加された高注入状態であった
場合でも、絶縁層７０によって、ｎ+型不純物拡散層１
８および第１のチャネル領域２０ａと、ｎ-型ベース領
域１４とが電気的に分離されるため、カソード電極５０
の下に形成される寄生サイリスタの動作が抑制される。
その結果、従来構造の素子に比べて確実にオン・オフ動
作を行うことができる。この作用効果は、本発明に共通
であって、他の実施の形態でも同様であるので、他の実
施の形態では記載を省略する。
びカソード領域として機能するｎ+型不純物拡散層１８
および第１のチャネル領域２０ａの下端領域に、動作領
域を横切る状態で絶縁層７０を形成することにより、ア
ノード電極６０に電圧が印加された高注入状態であった
場合でも、絶縁層７０によって、ｎ+型不純物拡散層１
８および第１のチャネル領域２０ａと、ｎ-型ベース領
域１４とが電気的に分離されるため、カソード電極５０
の下に形成される寄生サイリスタの動作が抑制される。
その結果、従来構造の素子に比べて確実にオン・オフ動
作を行うことができる。この作用効果は、本発明に共通
であって、他の実施の形態でも同様であるので、他の実
施の形態では記載を省略する。
【００３８】（第２の実施の形態）図２は、本発明を適
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ２００を模式的に示す断面図である。
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ２００を模式的に示す断面図である。
【００３９】（構成）このＭＯＳゲートサイリスタ２０
０においては、アノード層として機能するｐ +型シリコ
ン基板からなるｐ+型アノード層（第１半導体層）１０
の一方の主面上に、ｎ+型バッファ層１２が形成され、
このバッファ層１２の表面にはドリフト領域として機能
するｎ-型ベース領域（第２半導体層）１４が形成され
ている。前記ｎ-型ベース領域１４の表面部には、ｐ-型
ベース領域（第３半導体層）１６、および前記ｐ-型ベ
ース領域１６の周囲には、ｐ-型ベース領域１６より拡
散深さの深いｐ+型ベース領域１７が形成されている。
ｐ-型ベース領域１６の表面部には、ＭＯＳＦＥＴのソ
ース領域として機能するｎ+型不純物拡散層１８ａ（第
４半導体層），１８ｂ（第７半導体層）が選択的に形成
されている。さらに、前記ｐ-型ベース領域１６内に
は、前記ｎ+型不純物拡散層１８ａ，１８ｂと離れた位
置に、ｎ+型フローティングエミッタ領域（第５半導体
層）２４が選択的に形成されている。
０においては、アノード層として機能するｐ +型シリコ
ン基板からなるｐ+型アノード層（第１半導体層）１０
の一方の主面上に、ｎ+型バッファ層１２が形成され、
このバッファ層１２の表面にはドリフト領域として機能
するｎ-型ベース領域（第２半導体層）１４が形成され
ている。前記ｎ-型ベース領域１４の表面部には、ｐ-型
ベース領域（第３半導体層）１６、および前記ｐ-型ベ
ース領域１６の周囲には、ｐ-型ベース領域１６より拡
散深さの深いｐ+型ベース領域１７が形成されている。
ｐ-型ベース領域１６の表面部には、ＭＯＳＦＥＴのソ
ース領域として機能するｎ+型不純物拡散層１８ａ（第
４半導体層），１８ｂ（第７半導体層）が選択的に形成
されている。さらに、前記ｐ-型ベース領域１６内に
は、前記ｎ+型不純物拡散層１８ａ，１８ｂと離れた位
置に、ｎ+型フローティングエミッタ領域（第５半導体
層）２４が選択的に形成されている。
【００４０】このｎ+型フローティングエミッタ領域２
４は、前記ｐ-型ベース領域１６の表面部に形成される
第１のフローティングエミッタ領域２４ａと、この第１
のフローティングエミッタ領域２４ａの下端部に連続し
さらに前記ｐ+型半導体基板１０の主面方向に沿っての
びる第２のフローティングエミッタ領域（延長半導体部
分）２４ｂとから構成されている。そして、ｎ+型不純
物拡散層１８ａと第１のフローティングエミッタ領域２
４ａとの間、および第１のフローティングエミッタ領域
２４ａとｎ+型不純物拡散層１８ｂとの間に存在するｐ-
型ベース領域（第８半導体層）には、第１のチャネル領
域２０ａおよび２０ａがそれぞれ形成されている。ま
た、ｎ+型不純物拡散層１８ｂとｎ-型ベース領域１４と
の間に存在するｐ+型ベース領域１７には第２のチャネ
ル領域２０ｂが形成されている。
４は、前記ｐ-型ベース領域１６の表面部に形成される
第１のフローティングエミッタ領域２４ａと、この第１
のフローティングエミッタ領域２４ａの下端部に連続し
さらに前記ｐ+型半導体基板１０の主面方向に沿っての
びる第２のフローティングエミッタ領域（延長半導体部
分）２４ｂとから構成されている。そして、ｎ+型不純
物拡散層１８ａと第１のフローティングエミッタ領域２
４ａとの間、および第１のフローティングエミッタ領域
２４ａとｎ+型不純物拡散層１８ｂとの間に存在するｐ-
型ベース領域（第８半導体層）には、第１のチャネル領
域２０ａおよび２０ａがそれぞれ形成されている。ま
た、ｎ+型不純物拡散層１８ｂとｎ-型ベース領域１４と
の間に存在するｐ+型ベース領域１７には第２のチャネ
ル領域２０ｂが形成されている。
【００４１】前記ｎ+型不純物拡散層１８ａおよび第１
のチャネル領域２０ａ、ならびに前記ｎ+型不純物拡散
層１８ｂおよび第１のチャネル領域２０ａの下端部に
は、これらの領域とほぼ接する状態で、前記ｐ+型アノ
ード層１０の主面方向に絶縁層７０ａおよび７０ｂがそ
れぞれ形成されている。そして、一方の第１のチャネル
領域２０ａは、ｎ+型不純物拡散層１８ａ、第１のフロ
ーティングエミッタ領域２４ａおよび絶縁層７０ａによ
って区画されている。同様に、他方の第１のチャネル領
域２０ａは、ｎ+型不純物拡散領域１８ｂ、第１のエミ
ッタ領域２４ａおよび絶縁層７０ｂによって区画されて
いる。
のチャネル領域２０ａ、ならびに前記ｎ+型不純物拡散
層１８ｂおよび第１のチャネル領域２０ａの下端部に
は、これらの領域とほぼ接する状態で、前記ｐ+型アノ
ード層１０の主面方向に絶縁層７０ａおよび７０ｂがそ
れぞれ形成されている。そして、一方の第１のチャネル
領域２０ａは、ｎ+型不純物拡散層１８ａ、第１のフロ
ーティングエミッタ領域２４ａおよび絶縁層７０ａによ
って区画されている。同様に、他方の第１のチャネル領
域２０ａは、ｎ+型不純物拡散領域１８ｂ、第１のエミ
ッタ領域２４ａおよび絶縁層７０ｂによって区画されて
いる。
【００４２】前記ｎ+型不純物拡散層１８ａ，１８ｂお
よびｐ-型ベース領域１６の表面には、ゲート絶縁層３
２を介して第１のゲート電極３０が形成されている。さ
らに、前記ｎ+型不純物拡散領域１８ｂの一部、および
前記ｐ+型ベース領域１７の表面には、ゲート絶縁層４
２を介して第２のゲート電極４０が形成されている。さ
らに、前記ｎ+型不純物拡散領域１８ａおよびｐ+型ベー
ス領域１７の表面、ならびに前記ｎ+型不純物拡散層１
８ｂの表面に第１の主電極であるカソード電極５０，５
０が形成されている。そして、前記ゲート電極３０およ
び前記カソード電極５０は絶縁層７２によって電気的に
分離されている。また、前記ｐ+型アノード層１０の他
方の主面には第２の主電極であるアノード電極６０が形
成されている。
よびｐ-型ベース領域１６の表面には、ゲート絶縁層３
２を介して第１のゲート電極３０が形成されている。さ
らに、前記ｎ+型不純物拡散領域１８ｂの一部、および
前記ｐ+型ベース領域１７の表面には、ゲート絶縁層４
２を介して第２のゲート電極４０が形成されている。さ
らに、前記ｎ+型不純物拡散領域１８ａおよびｐ+型ベー
ス領域１７の表面、ならびに前記ｎ+型不純物拡散層１
８ｂの表面に第１の主電極であるカソード電極５０，５
０が形成されている。そして、前記ゲート電極３０およ
び前記カソード電極５０は絶縁層７２によって電気的に
分離されている。また、前記ｐ+型アノード層１０の他
方の主面には第２の主電極であるアノード電極６０が形
成されている。
【００４３】このＭＯＳゲートサイリスタ２００におい
ては、ｎ+型フローティングエミッタ領域２４、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型アノード層１０によって、ｎｐｎｐサ
イリスタが構成される。
ては、ｎ+型フローティングエミッタ領域２４、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型アノード層１０によって、ｎｐｎｐサ
イリスタが構成される。
【００４４】ｎ+型不純物拡散領域（ソース領域）１８
ａ，１８ｂ、ｎ+型フローティングエミッタ領域（ドレ
イン領域）２４、第１のゲート電極３０および第１のチ
ャネル領域２０ａ，２０ａによって２つのＭＯＳＦＥＴ
が構成される。そして、これらのＭＯＳＦＥＴによっ
て、ｎｐｎｐサイリスタを構成するフローティングエミ
ッタ領域２４にエレクトロンが供給される。
ａ，１８ｂ、ｎ+型フローティングエミッタ領域（ドレ
イン領域）２４、第１のゲート電極３０および第１のチ
ャネル領域２０ａ，２０ａによって２つのＭＯＳＦＥＴ
が構成される。そして、これらのＭＯＳＦＥＴによっ
て、ｎｐｎｐサイリスタを構成するフローティングエミ
ッタ領域２４にエレクトロンが供給される。
【００４５】また、一方のｎ+型不純物拡散領域１８
ｂ、第２のチャネル領域２０ｂ、ｎ-型ベース領域１
４、ｎ+型バッファ層１２およびｐ+型アノード層１０に
よってＩＧＢＴが構成される。
ｂ、第２のチャネル領域２０ｂ、ｎ-型ベース領域１
４、ｎ+型バッファ層１２およびｐ+型アノード層１０に
よってＩＧＢＴが構成される。
【００４６】（動作）つぎに、本実施の形態に係るＭＯ
Ｓゲートサイリスタ２００の動作について説明する。
Ｓゲートサイリスタ２００の動作について説明する。
【００４７】このＭＯＳゲートサイリスタ２００におい
ては、第１のゲート電極３０とは別に、第２のゲート電
極４０を用いたＩＧＢＴを有することにより、第１のゲ
ート電極３０と第２のゲート電極４０とを独立して駆動
することができる。
ては、第１のゲート電極３０とは別に、第２のゲート電
極４０を用いたＩＧＢＴを有することにより、第１のゲ
ート電極３０と第２のゲート電極４０とを独立して駆動
することができる。
【００４８】まず、ＭＯＳゲートサイリスタ２００をタ
ーンオンさせる場合には、第２のゲート電極４０をオン
させ、ＩＧＢＴをオン動作させる。この状態でｐ+型ア
ノード層１０からのホールの注入を促すことができる。
また、同時に第１のゲート電極３０をオンさせ、ｐ+型
アノード層１０からのホールの注入に併せて、ｎ+型不
純物拡散層１８ａ，１８ｂから第１のチャネル領域２０
ａを介してドレイン領域として機能するｎ+型フローテ
ィングエミッタ領域２４にエレクトロンを注入する。こ
のフローティングエミッタ領域２４は、電位が固定され
ていないため、アノード電圧の上昇によりこのフローテ
ィングエミッタ領域２４の電位は高くなり、ＭＯＳＦＥ
Ｔのドレインとして動作する。そして、このＭＯＳＦＥ
Ｔの動作により、フローティングエミッタ領域２４の内
部にエレクトロンを注入すると共に、ＩＧＢＴ動作によ
りｐ+型アノード層１０からホールが注入され、フロー
ティングエミッタ領域２４直下のｐ-型ベース領域１６
の電位障壁が低くなり、このフローティングエミッタ領
域２４とｐ-型ベース領域１６の多数キャリアによりサ
イリスタ動作が始まる。
ーンオンさせる場合には、第２のゲート電極４０をオン
させ、ＩＧＢＴをオン動作させる。この状態でｐ+型ア
ノード層１０からのホールの注入を促すことができる。
また、同時に第１のゲート電極３０をオンさせ、ｐ+型
アノード層１０からのホールの注入に併せて、ｎ+型不
純物拡散層１８ａ，１８ｂから第１のチャネル領域２０
ａを介してドレイン領域として機能するｎ+型フローテ
ィングエミッタ領域２４にエレクトロンを注入する。こ
のフローティングエミッタ領域２４は、電位が固定され
ていないため、アノード電圧の上昇によりこのフローテ
ィングエミッタ領域２４の電位は高くなり、ＭＯＳＦＥ
Ｔのドレインとして動作する。そして、このＭＯＳＦＥ
Ｔの動作により、フローティングエミッタ領域２４の内
部にエレクトロンを注入すると共に、ＩＧＢＴ動作によ
りｐ+型アノード層１０からホールが注入され、フロー
ティングエミッタ領域２４直下のｐ-型ベース領域１６
の電位障壁が低くなり、このフローティングエミッタ領
域２４とｐ-型ベース領域１６の多数キャリアによりサ
イリスタ動作が始まる。
【００４９】そして、サイリスタ動作時には、第２のフ
ローティングエミッタ領域２４ｂがｐ+型シリコン基板
（ｐ+型アノード層）１０の主面の方向に延びる状態で
形成されているため、エレクトロンの注入経路を広くす
ることができ、したがって電流が流れやすくオン電圧を
低減できる。
ローティングエミッタ領域２４ｂがｐ+型シリコン基板
（ｐ+型アノード層）１０の主面の方向に延びる状態で
形成されているため、エレクトロンの注入経路を広くす
ることができ、したがって電流が流れやすくオン電圧を
低減できる。
【００５０】このように、まずＩＧＢＴをオンさせるこ
とによりサイリスタ動作を起こしやすい状態にすること
ができるため、素子のターンオン時間を短くすることが
できる。
とによりサイリスタ動作を起こしやすい状態にすること
ができるため、素子のターンオン時間を短くすることが
できる。
【００５１】また、ＭＯＳゲートサイリスタ２００をタ
ーンオフする場合には、第１のゲート電極３０をまずオ
フ状態とすることにより、素子内部での動作をサイリス
タ動作状態からＩＧＢＴ動作状態へと移管することがで
き、その後、第２のゲート電極４０をオフすることによ
り、素子内部のキャリアを確実かつ短時間でオフ動作さ
せることができる。
ーンオフする場合には、第１のゲート電極３０をまずオ
フ状態とすることにより、素子内部での動作をサイリス
タ動作状態からＩＧＢＴ動作状態へと移管することがで
き、その後、第２のゲート電極４０をオフすることによ
り、素子内部のキャリアを確実かつ短時間でオフ動作さ
せることができる。
【００５２】（第３の実施の形態）図３は、本発明を適
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ３００を模式的に示した断面図である。この
実施の形態において、図２に示す第２の実施の形態のＭ
ＯＳゲートサイリスタ２００と実質的に同一の部分には
同一の符号を付して、その詳細な説明は省略する。
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ３００を模式的に示した断面図である。この
実施の形態において、図２に示す第２の実施の形態のＭ
ＯＳゲートサイリスタ２００と実質的に同一の部分には
同一の符号を付して、その詳細な説明は省略する。
【００５３】本実施の形態においては、前記第２の実施
の形態とＩＧＢＴの構成が異なる。すなわち、前述した
第２の実施の形態においては、ＩＧＢＴの寄生サイリス
タのラッチアップを防止する手段の１つとして、ソース
領域として機能するｎ+型不純物拡散層１８ｂの外側
に、高濃度のｐ型不純物を含みかつ拡散深さの深いｐ+
型ベース領域１７を設けている。
の形態とＩＧＢＴの構成が異なる。すなわち、前述した
第２の実施の形態においては、ＩＧＢＴの寄生サイリス
タのラッチアップを防止する手段の１つとして、ソース
領域として機能するｎ+型不純物拡散層１８ｂの外側
に、高濃度のｐ型不純物を含みかつ拡散深さの深いｐ+
型ベース領域１７を設けている。
【００５４】これに対して、本実施の形態においては、
ＩＧＢＴ領域に、ｐ+型ベース領域１７を設ける代わり
に、ｐ-型ベース領域１６の表面部に電気的にフローテ
ィング状態のｎ+型不純物拡散層（第９半導体層）２６
が形成されている。このｎ+型不純物拡散層２６は、前
記ｎ+型不純物拡散層１８ｂと離れた位置に形成されて
いる。ｎ+型不純物拡散層１８ｂとｎ+型不純物拡散層２
６との間には、第２のチャネル領域（第１０の半導体
層）２０ｂが形成されている。さらに、第１のチャネル
領域２０ａおよびｎ+型不純物拡散領域１８ｂの下端部
に形成される絶縁層７０ｂは、前記ｎ+型不純物拡散層
２６の下端まで延長して形成されている。
ＩＧＢＴ領域に、ｐ+型ベース領域１７を設ける代わり
に、ｐ-型ベース領域１６の表面部に電気的にフローテ
ィング状態のｎ+型不純物拡散層（第９半導体層）２６
が形成されている。このｎ+型不純物拡散層２６は、前
記ｎ+型不純物拡散層１８ｂと離れた位置に形成されて
いる。ｎ+型不純物拡散層１８ｂとｎ+型不純物拡散層２
６との間には、第２のチャネル領域（第１０の半導体
層）２０ｂが形成されている。さらに、第１のチャネル
領域２０ａおよびｎ+型不純物拡散領域１８ｂの下端部
に形成される絶縁層７０ｂは、前記ｎ+型不純物拡散層
２６の下端まで延長して形成されている。
【００５５】このようにＩＧＢＴのチャネル領域（第２
のチャネル領域２０ｂ）にｎ+型不純物拡散層２６を設
けることにより、ＩＧＢＴの寄生サイリスタが動作する
ような高注入状態になったとしても、ｐ+型ベース層１
０から注入されたホールは前記ｎ+型不純物拡散層２６
内でエレクトロンと再結合し、消滅する。すなわち、前
記ｎ+型不純物拡散層２６は電位を固定されていないた
め、ホールを消滅させるホールキラーの役目を有するた
め、ソース領域として機能するｎ+型不純物拡散層１８
ｂにホールが流れることを抑制することができる。
のチャネル領域２０ｂ）にｎ+型不純物拡散層２６を設
けることにより、ＩＧＢＴの寄生サイリスタが動作する
ような高注入状態になったとしても、ｐ+型ベース層１
０から注入されたホールは前記ｎ+型不純物拡散層２６
内でエレクトロンと再結合し、消滅する。すなわち、前
記ｎ+型不純物拡散層２６は電位を固定されていないた
め、ホールを消滅させるホールキラーの役目を有するた
め、ソース領域として機能するｎ+型不純物拡散層１８
ｂにホールが流れることを抑制することができる。
【００５６】その他の動作は、前記第２の実施の形態と
同様である。本実施の形態で特徴とするホールキラーの
ための不純物拡散層の形成は、他の実施の形態にも適用
できる。
同様である。本実施の形態で特徴とするホールキラーの
ための不純物拡散層の形成は、他の実施の形態にも適用
できる。
【００５７】（第４の実施の形態）図４は、本発明を適
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）４００を模式的に示す断面
図である。このＭＯＳゲートサイリスタ４００は、フロ
ーティングエミッタ領域の構造が前述した第１の実施の
形態に係るＭＯＳゲートサイリスタ１００と異なる。
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）４００を模式的に示す断面
図である。このＭＯＳゲートサイリスタ４００は、フロ
ーティングエミッタ領域の構造が前述した第１の実施の
形態に係るＭＯＳゲートサイリスタ１００と異なる。
【００５８】（構成）このＭＯＳゲートサイリスタ４０
０においては、低抵抗半導体基板からなるｐ +型アノー
ド層（第１半導体層）１０の一方の主面上に、ｎ+型バ
ッファ層１２が形成され、このバッファ層１２の表面に
はドリフト層として機能するｎ-型ベース領域（第２半
導体層）１４が形成されている。このｎ-型ベース領域
１４の表面部には、ｐ-型ベース領域（第３半導体層）
１６が形成され、このベース領域１６には、ＭＯＳＦＥ
Ｔのソース領域として機能するｎ+型不純物拡散層（第
４半導体層）１８が選択的に形成されている。さらに、
前記ｐ-型ベース領域１６の表面部には、前記ｎ+型不純
物拡散層１８と離れた位置に、フローティングエミッタ
領域（第５半導体層）２８が選択的に形成されている。
０においては、低抵抗半導体基板からなるｐ +型アノー
ド層（第１半導体層）１０の一方の主面上に、ｎ+型バ
ッファ層１２が形成され、このバッファ層１２の表面に
はドリフト層として機能するｎ-型ベース領域（第２半
導体層）１４が形成されている。このｎ-型ベース領域
１４の表面部には、ｐ-型ベース領域（第３半導体層）
１６が形成され、このベース領域１６には、ＭＯＳＦＥ
Ｔのソース領域として機能するｎ+型不純物拡散層（第
４半導体層）１８が選択的に形成されている。さらに、
前記ｐ-型ベース領域１６の表面部には、前記ｎ+型不純
物拡散層１８と離れた位置に、フローティングエミッタ
領域（第５半導体層）２８が選択的に形成されている。
【００５９】フローティングエミッタ領域２８は、ｐ-
型ベース領域１６の表面部に形成された、ｎ+型の第１
のフローティングエミッタ領域２８ａと、後述する絶縁
層７０の下端部においてｐ+型アノード層１０の主面方
向に沿って形成された第２のフローティングエミッタ領
域（延長半導体部分）２８ｂと、ｎ-型の第３のフロー
ティングエミッタ領域２８ｃと、から構成されている。
すなわち、この実施の形態においては、ＭＯＳＦＥＴの
チャネル領域２０ａに接するフローティングエミッタ領
域２８の一部を、高抵抗領域で形成している点に特徴を
有する。このようにフローティングエミッタ領域２８の
一部を高抵抗領域（第３のフローティングエミッタ領域
２８ｃ）で形成することにより、後に詳述するように、
素子のターンオフを確実に行うことができる。
型ベース領域１６の表面部に形成された、ｎ+型の第１
のフローティングエミッタ領域２８ａと、後述する絶縁
層７０の下端部においてｐ+型アノード層１０の主面方
向に沿って形成された第２のフローティングエミッタ領
域（延長半導体部分）２８ｂと、ｎ-型の第３のフロー
ティングエミッタ領域２８ｃと、から構成されている。
すなわち、この実施の形態においては、ＭＯＳＦＥＴの
チャネル領域２０ａに接するフローティングエミッタ領
域２８の一部を、高抵抗領域で形成している点に特徴を
有する。このようにフローティングエミッタ領域２８の
一部を高抵抗領域（第３のフローティングエミッタ領域
２８ｃ）で形成することにより、後に詳述するように、
素子のターンオフを確実に行うことができる。
【００６０】そして、前記ｎ+型不純物拡散層１８とフ
ローティングエミッタ領域２８との間のｐ-型ベース領
域１６には、第１のチャネル領域（第６半導体層）２０
ａが形成され、前記ｎ+型の第１のフローティングエミ
ッタ領域２８ａとｎ-型ベース領域１４との間にあるｐ-
型ベース領域１６には第２のチャネル領域２０ｂが形成
されている。また、前記ｎ+型不純物拡散層１８の外側
には、寄生サイリスタのラッチアップを防止するための
ｐ+型ベース領域１７が形成されている。
ローティングエミッタ領域２８との間のｐ-型ベース領
域１６には、第１のチャネル領域（第６半導体層）２０
ａが形成され、前記ｎ+型の第１のフローティングエミ
ッタ領域２８ａとｎ-型ベース領域１４との間にあるｐ-
型ベース領域１６には第２のチャネル領域２０ｂが形成
されている。また、前記ｎ+型不純物拡散層１８の外側
には、寄生サイリスタのラッチアップを防止するための
ｐ+型ベース領域１７が形成されている。
【００６１】前記ｎ+型不純物拡散層１８、第１のチャ
ネル領域２０ａおよびｎ-型の第３のフローティングエ
ミッタ領域２８ｃの下端部には、これらの領域とほぼ接
する状態で、ｐ+型アノード層１０の主面方向に絶縁層
７０が形成されている。
ネル領域２０ａおよびｎ-型の第３のフローティングエ
ミッタ領域２８ｃの下端部には、これらの領域とほぼ接
する状態で、ｐ+型アノード層１０の主面方向に絶縁層
７０が形成されている。
【００６２】そして、ｎ+型不純物拡散層１８、第１の
チャネル領域２０ａ、フローティングエミッタ領域２
８、および第２のチャネル領域２０ｂの表面には、ゲー
ト絶縁層３２を介してゲート電極３０が形成されてい
る。また、前記ｎ+型不純物拡散領域１８およびｐ+型ベ
ース領域１７の表面には、第１の主電極であるカソード
電極５０が形成されている。また、ｐ+型アノード層１
０の他方の主面には第２の主電極であるアノード電極６
０が形成されている。
チャネル領域２０ａ、フローティングエミッタ領域２
８、および第２のチャネル領域２０ｂの表面には、ゲー
ト絶縁層３２を介してゲート電極３０が形成されてい
る。また、前記ｎ+型不純物拡散領域１８およびｐ+型ベ
ース領域１７の表面には、第１の主電極であるカソード
電極５０が形成されている。また、ｐ+型アノード層１
０の他方の主面には第２の主電極であるアノード電極６
０が形成されている。
【００６３】このＭＯＳゲートサイリスタ４００におい
ては、フローティングエミッタ領域２８、ｐ-型ベース
領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層１２
およびｐ+型アノード層１０によって、ｎｐｎｐサイリ
スタが構成される。
ては、フローティングエミッタ領域２８、ｐ-型ベース
領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層１２
およびｐ+型アノード層１０によって、ｎｐｎｐサイリ
スタが構成される。
【００６４】また、ｎ+型不純物拡散領域（ソース領
域）１８、第１のチャネル領域２０ａ、フローティング
エミッタ領域２８、第２のチャネル領域２０ｂ、ｎ-型
ベース領域１４、ｎ+型バッファ層１２およびｐ+型アノ
ード層１０によって、ＩＧＢＴが構成される。
域）１８、第１のチャネル領域２０ａ、フローティング
エミッタ領域２８、第２のチャネル領域２０ｂ、ｎ-型
ベース領域１４、ｎ+型バッファ層１２およびｐ+型アノ
ード層１０によって、ＩＧＢＴが構成される。
【００６５】（動作）次に、本実施の形態に係るＭＯＳ
ゲートサイリスタ４００の動作について説明する。
ゲートサイリスタ４００の動作について説明する。
【００６６】まず、ゲート電極３０とアノード電極６０
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８から第１のチャネル領域２０ａを経
て第２のフローティングエミッタ領域２８ｂおよび第１
のフローティングエミッタ２８ｂに流れ込み、さらに第
２のチャネル領域２０ｂを経てｎ-型ベース領域１４に
流れ込む。同時に、アノード電極６０に正電圧が印加さ
れているため、ホールがｐ+型アノード層１０からｎ+型
バッファ層１２を経てｎ-型ベース領域１４へと流れ込
む。このようにして、ｎ-型ベース領域１４はエレクト
ロンとホールとによって充満され、ＩＧＢＴは動作モー
ドとなる。
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８から第１のチャネル領域２０ａを経
て第２のフローティングエミッタ領域２８ｂおよび第１
のフローティングエミッタ２８ｂに流れ込み、さらに第
２のチャネル領域２０ｂを経てｎ-型ベース領域１４に
流れ込む。同時に、アノード電極６０に正電圧が印加さ
れているため、ホールがｐ+型アノード層１０からｎ+型
バッファ層１２を経てｎ-型ベース領域１４へと流れ込
む。このようにして、ｎ-型ベース領域１４はエレクト
ロンとホールとによって充満され、ＩＧＢＴは動作モー
ドとなる。
【００６７】さらに、アノード電極６０の電圧を増加さ
せることにより、ｐ+型アノード層１０から注入された
ホールはｐ-型ベース領域１６に流れ込み、このｐ-型ベ
ース領域１６の抵抗が低くなる。その結果、ｐ+型アノ
ード層１０、ｎ+型バッファ層１２およびｎ-型ベース領
域１４、ｐ-型ベース領域１６およびｎ型フローティン
グエミッタ領域２８からなるｐｎｐｎサイリスタがラッ
チアップの状態になり、サイリスタ動作を引き起こす。
せることにより、ｐ+型アノード層１０から注入された
ホールはｐ-型ベース領域１６に流れ込み、このｐ-型ベ
ース領域１６の抵抗が低くなる。その結果、ｐ+型アノ
ード層１０、ｎ+型バッファ層１２およびｎ-型ベース領
域１４、ｐ-型ベース領域１６およびｎ型フローティン
グエミッタ領域２８からなるｐｎｐｎサイリスタがラッ
チアップの状態になり、サイリスタ動作を引き起こす。
【００６８】このように、ＩＧＢＴはサイリスタ動作を
引き起こすためのトリガとして機能する。そして、ＩＧ
ＢＴのＭＯＳＦＥＴ部分を、サイリスタのゲートとして
も機能するゲート電極３０に沿って形成しているため、
従来構造の素子に比べてｐ+型アノード層１０からのホ
ールの注入をより容易に促すことができ、ターンオン時
間の短い、大電流を制御できるサイリスタを実現するこ
とができる。
引き起こすためのトリガとして機能する。そして、ＩＧ
ＢＴのＭＯＳＦＥＴ部分を、サイリスタのゲートとして
も機能するゲート電極３０に沿って形成しているため、
従来構造の素子に比べてｐ+型アノード層１０からのホ
ールの注入をより容易に促すことができ、ターンオン時
間の短い、大電流を制御できるサイリスタを実現するこ
とができる。
【００６９】また、素子表面部にサイリスタのフローテ
ィングエミッタ領域２８を形成し、さらにそのフローテ
ィングエミッタ領域２８を用いてＩＧＢＴ動作領域を形
成することにより、サイリスタとＩＧＢＴとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
ィングエミッタ領域２８を形成し、さらにそのフローテ
ィングエミッタ領域２８を用いてＩＧＢＴ動作領域を形
成することにより、サイリスタとＩＧＢＴとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
【００７０】ＭＯＳゲートサイリスタ４００をターンオ
フする場合には、ゲート電極３０をオフ状態とすること
により、フローティングエミッタ領域２８はカソード電
極５０から電位的に切り放され、サイリスタ動作が停止
する。
フする場合には、ゲート電極３０をオフ状態とすること
により、フローティングエミッタ領域２８はカソード電
極５０から電位的に切り放され、サイリスタ動作が停止
する。
【００７１】そして、ＭＯＳゲートサイリスタ４００に
おいては、フローティングエミッタ領域２８に高抵抗領
域からなる第３のフローティングエミッタ領域２８ｃを
有することから、確実にターンオフをすることができ
る。すなわち、ＭＯＳゲートサイリスタ４００をターン
オフする場合には、ｐ型の第１のチャネル領域２０ａと
ｎ型のフローティングエミッタ領域２８とからなるｐｎ
接合に加えられる電界を、高抵抗領域からなる第３のフ
ローティングエミッタ領域２８ｃによって緩和すること
ができる。このため、第１のチャネル領域２０ａとｎ型
のフローティングエミッタ領域２８とからなるｐｎ接合
にブレイクダウン電流が流れることがなく、素子を確実
にターンオフすることができる。
おいては、フローティングエミッタ領域２８に高抵抗領
域からなる第３のフローティングエミッタ領域２８ｃを
有することから、確実にターンオフをすることができ
る。すなわち、ＭＯＳゲートサイリスタ４００をターン
オフする場合には、ｐ型の第１のチャネル領域２０ａと
ｎ型のフローティングエミッタ領域２８とからなるｐｎ
接合に加えられる電界を、高抵抗領域からなる第３のフ
ローティングエミッタ領域２８ｃによって緩和すること
ができる。このため、第１のチャネル領域２０ａとｎ型
のフローティングエミッタ領域２８とからなるｐｎ接合
にブレイクダウン電流が流れることがなく、素子を確実
にターンオフすることができる。
【００７２】また、ＭＯＳゲートサイリスタ４００にお
いては、フローティングエミッタ領域２８を構成するｎ
+型の第２のフローティングエミッタ領域２８ｂが、ｐ+
型アノード層１０の主面方向に沿って延びるように形成
されているため、エレクトロンの注入経路を広くするこ
とができ、オン電圧を低減できる。
いては、フローティングエミッタ領域２８を構成するｎ
+型の第２のフローティングエミッタ領域２８ｂが、ｐ+
型アノード層１０の主面方向に沿って延びるように形成
されているため、エレクトロンの注入経路を広くするこ
とができ、オン電圧を低減できる。
【００７３】（第５の実施の形態）図５は、本発明を適
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ５００を模式的に示す断面図である。この実
施の形態において、図４に示す第４の実施の形態のＭＯ
Ｓゲートサイリスタ４００と実質的に同一の部分には同
一の符号を付して、その詳細な説明を省略する。
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ５００を模式的に示す断面図である。この実
施の形態において、図４に示す第４の実施の形態のＭＯ
Ｓゲートサイリスタ４００と実質的に同一の部分には同
一の符号を付して、その詳細な説明を省略する。
【００７４】本実施の形態においては、第２のフローテ
ィングエミッタ領域２８ｂの構造の点で、前述した第４
の実施の形態と異なる。本実施の形態においては、ｎ-
型の第３のフローティングエミッタ領域２８ｃの下端部
（第４のフローティングエミッタ領域２８ｄ）を絶縁層
７０の下側に延びるように形成してある。
ィングエミッタ領域２８ｂの構造の点で、前述した第４
の実施の形態と異なる。本実施の形態においては、ｎ-
型の第３のフローティングエミッタ領域２８ｃの下端部
（第４のフローティングエミッタ領域２８ｄ）を絶縁層
７０の下側に延びるように形成してある。
【００７５】本実施の形態のＭＯＳゲートサイリスタ５
００においては、カソード電極５０の下にあるｐ+型ベ
ース領域１７に隣接するフローティングエミッタ領域２
８の部分に、高抵抗の第４のフローティングエミッタ領
域（延長半導体部分）２８ｄを形成したことにより、ｐ
+型ベース領域１７と第４のフローティングエミッタ領
域２８ｄとから形成される寄生ダイオードの素子耐圧を
第４の実施の形態のＭＯＳゲートサイリスタ４００より
高くすることができ、この点からも素子のターンオフを
確実にすることができる。その他の動作については、第
４の実施の形態と同様である。
００においては、カソード電極５０の下にあるｐ+型ベ
ース領域１７に隣接するフローティングエミッタ領域２
８の部分に、高抵抗の第４のフローティングエミッタ領
域（延長半導体部分）２８ｄを形成したことにより、ｐ
+型ベース領域１７と第４のフローティングエミッタ領
域２８ｄとから形成される寄生ダイオードの素子耐圧を
第４の実施の形態のＭＯＳゲートサイリスタ４００より
高くすることができ、この点からも素子のターンオフを
確実にすることができる。その他の動作については、第
４の実施の形態と同様である。
【００７６】（第６の実施の形態）図６は、本発明を適
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）６００を模式的に示す断面
図である。このＭＯＳゲートサイリスタ６００は、第１
の実施の形態のＭＯＳゲートサイリスタ１００と基本的
に同様の構成を有し、絶縁層７０の内部に埋込み電極を
形成した点でＭＯＳゲートサイリスタ１００と異なる。
この実施の形態において、図１に示す第１の実施の形態
のＭＯＳゲートサイリスタ１００と実質的に同一の部分
には同一の符号を付して、その詳細な説明を省略する。
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）６００を模式的に示す断面
図である。このＭＯＳゲートサイリスタ６００は、第１
の実施の形態のＭＯＳゲートサイリスタ１００と基本的
に同様の構成を有し、絶縁層７０の内部に埋込み電極を
形成した点でＭＯＳゲートサイリスタ１００と異なる。
この実施の形態において、図１に示す第１の実施の形態
のＭＯＳゲートサイリスタ１００と実質的に同一の部分
には同一の符号を付して、その詳細な説明を省略する。
【００７７】本実施の形態においては、絶縁層７０の内
部には、埋込み電極８０が形成されている。この埋込み
電極８０は、図示しない導伝部によって外部端子と接続
されている。このような埋込み電極８０を形成すること
により、素子のターンオフを確実に行うことができる。
部には、埋込み電極８０が形成されている。この埋込み
電極８０は、図示しない導伝部によって外部端子と接続
されている。このような埋込み電極８０を形成すること
により、素子のターンオフを確実に行うことができる。
【００７８】つまり、ＭＯＳゲートサイリスタ６００を
ターンオフする場合には、ゲート電極３０をオフ状態と
することにより、ｎ+型フローティングエミッタ領域２
２はカソード電極５０から電位的に切り放され、サイリ
スタ動作が停止する。
ターンオフする場合には、ゲート電極３０をオフ状態と
することにより、ｎ+型フローティングエミッタ領域２
２はカソード電極５０から電位的に切り放され、サイリ
スタ動作が停止する。
【００７９】そして、本実施の形態で特徴的なことは、
ＭＯＳゲートサイリスタ６００をターンオフする際に
は、埋込み電極８０に所定の電位、すなわち負あるいは
ゼロの電位を加えることにより、アノード電位の上昇に
よって第２のフローティングエミッタ領域２２ｂの電位
が上昇しても、その影響を絶縁層７０に与えない。その
結果、絶縁層７０の表面に形成される寄生チャネル領域
（バックチャネル）がアノード電位によって動作するこ
とを防止でき、素子のターンオフをより確実に行うこと
ができることである。この埋込み電極８０は、第１のチ
ャネル領域２０ａとｎ+型フローティングエミッタ領域
２２とから形成されるｐｎ接合部のみでなく、第１のチ
ャネル領域２０ａおよびｐ+型ベース領域１７にわたっ
て広範囲に作成してもよい。
ＭＯＳゲートサイリスタ６００をターンオフする際に
は、埋込み電極８０に所定の電位、すなわち負あるいは
ゼロの電位を加えることにより、アノード電位の上昇に
よって第２のフローティングエミッタ領域２２ｂの電位
が上昇しても、その影響を絶縁層７０に与えない。その
結果、絶縁層７０の表面に形成される寄生チャネル領域
（バックチャネル）がアノード電位によって動作するこ
とを防止でき、素子のターンオフをより確実に行うこと
ができることである。この埋込み電極８０は、第１のチ
ャネル領域２０ａとｎ+型フローティングエミッタ領域
２２とから形成されるｐｎ接合部のみでなく、第１のチ
ャネル領域２０ａおよびｐ+型ベース領域１７にわたっ
て広範囲に作成してもよい。
【００８０】本実施の形態において特徴とする埋込み電
極８０は、他の実施の形態においても適用できることは
もちろんである。
極８０は、他の実施の形態においても適用できることは
もちろんである。
【００８１】（第７の実施の形態）図７は、本発明を適
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ７００を模式的に示す断面図である。この実
施の形態において、図２に示す第２の実施の形態のＭＯ
Ｓゲートサイリスタ２００と実質的に同一の部分には同
一の符号を付してその詳細な説明を省略する。
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ７００を模式的に示す断面図である。この実
施の形態において、図２に示す第２の実施の形態のＭＯ
Ｓゲートサイリスタ２００と実質的に同一の部分には同
一の符号を付してその詳細な説明を省略する。
【００８２】本実施の形態においては、第２のフローテ
ィングエミッタ領域（延長半導体部分）２４ｂをｎ+型
不純物拡散層の代わりにショットキーメタルから形成し
た点で、前記第２の実施の形態と異なる。ｐ-型ベース
領域１６に対してショットキー接合が可能な金属として
は、例えばニッケルなどを用いることができる。このよ
うに、ｐ-型ベース領域１６にショットキー接合が形成
される金属からなる第２のフローティングエミッタ領域
２４ｂを形成することにより、ｐｎ接合に比べて順方向
特性が良好なショットキー接合を構成することができ
る。その結果、低オン電圧を有する点でサイリスタ特性
が向上する。
ィングエミッタ領域（延長半導体部分）２４ｂをｎ+型
不純物拡散層の代わりにショットキーメタルから形成し
た点で、前記第２の実施の形態と異なる。ｐ-型ベース
領域１６に対してショットキー接合が可能な金属として
は、例えばニッケルなどを用いることができる。このよ
うに、ｐ-型ベース領域１６にショットキー接合が形成
される金属からなる第２のフローティングエミッタ領域
２４ｂを形成することにより、ｐｎ接合に比べて順方向
特性が良好なショットキー接合を構成することができ
る。その結果、低オン電圧を有する点でサイリスタ特性
が向上する。
【００８３】なお、本実施の形態は、前記第２の実施の
形態のみならず、第３，第４および第６の実施の形態に
も適用できることはもちろんである。
形態のみならず、第３，第４および第６の実施の形態に
も適用できることはもちろんである。
【００８４】（第８の実施の形態）図８は、本発明を適
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ８００の一部を模式的に示す断面図である。
図８において、図２に示す第２の実施の形態に係るＭＯ
Ｓゲートサイリスタ２００と実質的に同一な部分には同
一の符号を付して、その詳細な説明を省略する。
用した、ＭＯＳゲートによって制御されるＭＯＳゲート
サイリスタ８００の一部を模式的に示す断面図である。
図８において、図２に示す第２の実施の形態に係るＭＯ
Ｓゲートサイリスタ２００と実質的に同一な部分には同
一の符号を付して、その詳細な説明を省略する。
【００８５】本実施の形態において特徴的なことは、ｎ
+型フローティングエミッタ領域２４の直下に位置する
ｐ-型ベース領域１６の底部を波形に形成したことにあ
る。このようにｐ-型ベース領域１６の底部を波形にす
ることにより、ｐ-型ベース領域１６の拡散深さが部分
的に浅くなり、この拡散深さが浅い部分ではサイリスタ
動作が生じやすく、全体として、低オン電圧を有する素
子となる利点がある。
+型フローティングエミッタ領域２４の直下に位置する
ｐ-型ベース領域１６の底部を波形に形成したことにあ
る。このようにｐ-型ベース領域１６の底部を波形にす
ることにより、ｐ-型ベース領域１６の拡散深さが部分
的に浅くなり、この拡散深さが浅い部分ではサイリスタ
動作が生じやすく、全体として、低オン電圧を有する素
子となる利点がある。
【００８６】ｐ-型ベース領域１６の底部を波形にする
方法としては、例えばｐ型不純物をイオン注入する際
に、拡散深さを浅くする部分に比べて拡散深さを深くす
る部分のイオン注入量を多くし、その後熱処理をする方
法などによって形成することができる。
方法としては、例えばｐ型不純物をイオン注入する際
に、拡散深さを浅くする部分に比べて拡散深さを深くす
る部分のイオン注入量を多くし、その後熱処理をする方
法などによって形成することができる。
【００８７】本実施の形態は、第２の実施の形態のみな
らず、他の実施の形態にも適用できることはもちろんで
ある。
らず、他の実施の形態にも適用できることはもちろんで
ある。
【００８８】（第９の実施の形態）図９は、第１のチャ
ネル領域２０ａの構造例を示す斜視図である。図９にお
いて、図８に示すＭＯＳゲートサイリスタ８００と実質
的に同一な部分には同一の符号を付する。
ネル領域２０ａの構造例を示す斜視図である。図９にお
いて、図８に示すＭＯＳゲートサイリスタ８００と実質
的に同一な部分には同一の符号を付する。
【００８９】この例においては、第１のチャネル領域２
０ａを構成するｐ-型不純物層の平面パターンをくし形
状に形成している。チャネル領域がこのような構造を有
することにより、ＭＯＳＦＥＴのチャネル長を変えるこ
となく、チャネル幅を実質的に大きくすることができ、
ＭＯＳＦＥＴの相互コンダクタンスを高くすることがで
きる。この態様は、第１のチャネル領域のみならず他の
チャネル領域にも適用でき、かつ本発明の全ての実施の
形態に適用することができる。
０ａを構成するｐ-型不純物層の平面パターンをくし形
状に形成している。チャネル領域がこのような構造を有
することにより、ＭＯＳＦＥＴのチャネル長を変えるこ
となく、チャネル幅を実質的に大きくすることができ、
ＭＯＳＦＥＴの相互コンダクタンスを高くすることがで
きる。この態様は、第１のチャネル領域のみならず他の
チャネル領域にも適用でき、かつ本発明の全ての実施の
形態に適用することができる。
【００９０】（第１０の実施の形態）図１２は、本発明
を適用した、ＭＯＳゲートサイリスタ１０００を模式的
に示す断面図である。このＭＯＳゲートサイリスタ１０
００は、第１の実施の形態に係るＭＯＳゲートサイリス
タ１００とよく似ており、第２のフローティングエミッ
タ領域の形成領域において異なる。図１０において、図
１に示すＭＯＳゲートサイリスタ１００と実質的に同一
分には同一の符号を付する。
を適用した、ＭＯＳゲートサイリスタ１０００を模式的
に示す断面図である。このＭＯＳゲートサイリスタ１０
００は、第１の実施の形態に係るＭＯＳゲートサイリス
タ１００とよく似ており、第２のフローティングエミッ
タ領域の形成領域において異なる。図１０において、図
１に示すＭＯＳゲートサイリスタ１００と実質的に同一
分には同一の符号を付する。
【００９１】このＭＯＳゲートサイリスタ１０００にお
いては、第２のフローティングエミッタ領域（延長半導
体部分）２２ｂは、絶縁層７０の裏面と離れて形成さ
れ、絶縁層７０と第２のフローティングエミッタ領域２
２ｂとの間に、ｐ型の半導体領域１６ｂが形成されてい
る。この半導体領域１６ｂが存在することにより、アノ
ード電位の上昇によって第２のフローティングエミッタ
領域２２ｂの電位が上昇しても、その影響を絶縁層７０
に与えない。その結果、絶縁層７０の表面に形成される
寄生チャネル領域（バックチャネル）がアノード電位に
よって動作することを防止でき、素子のターンオフをよ
り確実に行うことができる。
いては、第２のフローティングエミッタ領域（延長半導
体部分）２２ｂは、絶縁層７０の裏面と離れて形成さ
れ、絶縁層７０と第２のフローティングエミッタ領域２
２ｂとの間に、ｐ型の半導体領域１６ｂが形成されてい
る。この半導体領域１６ｂが存在することにより、アノ
ード電位の上昇によって第２のフローティングエミッタ
領域２２ｂの電位が上昇しても、その影響を絶縁層７０
に与えない。その結果、絶縁層７０の表面に形成される
寄生チャネル領域（バックチャネル）がアノード電位に
よって動作することを防止でき、素子のターンオフをよ
り確実に行うことができる。
【００９２】本実施の形態において特徴とする構成は、
他の実施の形態においても適用できる。
他の実施の形態においても適用できる。
【００９３】（絶縁層の形成方法）本発明において、絶
縁層７０を形成する方法は特に制限されないが、以下に
代表的な製造方法について述べる。絶縁層を含む半導体
層は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）技術を用いて実現することができる。
縁層７０を形成する方法は特に制限されないが、以下に
代表的な製造方法について述べる。絶縁層を含む半導体
層は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）技術を用いて実現することができる。
【００９４】図１０（ａ）はＳＯＩ基板の作成技術の１
つである、張り合わせ法を用いた絶縁層の埋め込み形成
法を示す図であり、図１０（ｂ）はＳＩＭＯＸ法（酸素
イオン注入法）を用いた絶縁層の埋め込み形成法を示す
図であり、図１０（ｃ）はＳＰＥ法（再結晶化法）を用
いた絶縁層の形成法を示す図である。
つである、張り合わせ法を用いた絶縁層の埋め込み形成
法を示す図であり、図１０（ｂ）はＳＩＭＯＸ法（酸素
イオン注入法）を用いた絶縁層の埋め込み形成法を示す
図であり、図１０（ｃ）はＳＰＥ法（再結晶化法）を用
いた絶縁層の形成法を示す図である。
【００９５】図１０（ａ）の張り合わせ法を用いた場合
は、中央にリセス（窪み）を設けた一部加工したＳｉ基
板１１０とシリコン基板２１０とを、酸素ガス雰囲気中
で熱処理を行いながら張り合わせることで、絶縁層（Ｓ
ｉＯ2膜）５１０が埋め込まれたＳＯＩ基板３１０を形
成する。
は、中央にリセス（窪み）を設けた一部加工したＳｉ基
板１１０とシリコン基板２１０とを、酸素ガス雰囲気中
で熱処理を行いながら張り合わせることで、絶縁層（Ｓ
ｉＯ2膜）５１０が埋め込まれたＳＯＩ基板３１０を形
成する。
【００９６】すなわち、酸素ガス雰囲気中の熱処理によ
って中央のリセス部分でシリコンの酸化が促進され、Ｓ
ｉＯ2膜５１０が形成される。シリコンは酸化されるこ
とによって体積膨張するため、生成されたＳｉＯ2膜５
１０がリセス部分を埋めることになる。これによって、
絶縁層（ＳｉＯ2膜）５１０が埋め込まれたＳＯＩ基板
３１０が得られる。
って中央のリセス部分でシリコンの酸化が促進され、Ｓ
ｉＯ2膜５１０が形成される。シリコンは酸化されるこ
とによって体積膨張するため、生成されたＳｉＯ2膜５
１０がリセス部分を埋めることになる。これによって、
絶縁層（ＳｉＯ2膜）５１０が埋め込まれたＳＯＩ基板
３１０が得られる。
【００９７】図１０（ｂ）のＳＩＭＯＸ法を用いた場合
は、シリコン基板１２０上にマスク材１４０を形成し、
選択的に酸素イオンを注入し、マスク材１４０を取り除
いた後、熱処理によって酸素イオンを活性化させて、シ
リコン基板１２０に埋め込まれた絶縁層（ＳｉＯ2膜）
５１０を形成するものである。
は、シリコン基板１２０上にマスク材１４０を形成し、
選択的に酸素イオンを注入し、マスク材１４０を取り除
いた後、熱処理によって酸素イオンを活性化させて、シ
リコン基板１２０に埋め込まれた絶縁層（ＳｉＯ2膜）
５１０を形成するものである。
【００９８】図１０（ｃ）のＳＰＥ法（再結晶化法）を
用いた場合は、シリコン基板１４０上に選択的に絶縁層
５１０を形成しておき、多結晶シリコン層１６０を成膜
し、続いて熱処理を行って多結晶シリコン層１６０を再
結晶化して絶縁層（ＳｉＯ2膜）５１０が埋め込まれた
ＳＯＩ基板１４０を形成するものである。
用いた場合は、シリコン基板１４０上に選択的に絶縁層
５１０を形成しておき、多結晶シリコン層１６０を成膜
し、続いて熱処理を行って多結晶シリコン層１６０を再
結晶化して絶縁層（ＳｉＯ2膜）５１０が埋め込まれた
ＳＯＩ基板１４０を形成するものである。
【００９９】前記実施の形態では、第１導電型としてｐ
型、第２導電型としてｎ型の半導体装置について述べた
が、この逆の導電型であってもよい。
型、第２導電型としてｎ型の半導体装置について述べた
が、この逆の導電型であってもよい。
【図１】本発明の第１の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図２】本発明の第２の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図３】本発明の第３の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図４】本発明の第４の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図５】本発明の第５の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図６】本発明の第６の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図７】本発明の第７の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図８】本発明の第８の実施の形態に係るＭＯＳゲート
サイリスタの部分を模式的に示す斜視図である。
サイリスタの部分を模式的に示す斜視図である。
【図９】本発明の半導体装置を構成するＭＯＳＦＥＴの
チャネルパターンの例を示す斜視図である。
チャネルパターンの例を示す斜視図である。
【図１０】（ａ）、（ｂ）および（ｃ）は、半導体層内
に絶縁層を形成するための手段の例を示す図である。
に絶縁層を形成するための手段の例を示す図である。
【図１１】従来の半導体装置を模式的に示す断面図であ
る。
る。
【図１２】本発明の第１０の実施の形態に係るＭＯＳゲ
ートサイリスタを模式的に示す断面図である。
ートサイリスタを模式的に示す断面図である。
１０ ｐ+型シリコン基板（ｐ+型アノード層） １２ ｎ+型バッファ層 １４ ｎ-型ベース領域 １６ ｐ-型ベース領域 １７ ｐ+型ベース領域 １８，１８ａ，１８ｂ ｎ+型不純物拡散層 ２０ａ 第１のチャネル領域 ２０ｂ 第２のチャネル領域 ２２，２４，２８ フローティングエミッタ領域 ３０，４０ ゲート電極 ３２，４２ 絶縁膜 ５０ カソード電極 ６０ アノード電極 ７０，７０ａ，７０ｂ 絶縁層 ８０ 埋込み電極 １００，２００，３００，４００，５００，６００，７
００，８００，１０００ ＭＯＳゲートサイリスタ
００，８００，１０００ ＭＯＳゲートサイリスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５４Ｚ (72)発明者 石子 雅康 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 上杉 勉 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内
Claims (12)
- 【請求項１】 第１導電型の第１半導体層、 前記第１半導体層の一方の主面側に形成された第２導電
型の第２半導体層、 前記第２半導体層の表面部に選択的に形成された第１導
電型の第３半導体層、 前記第３半導体層の表面部に選択的に形成された第２導
電型の第４半導体層、 前記第３半導体層の表面部に前記第４半導体層と離間し
て選択的に形成された第２導電型の第５半導体層、 前記第４半導体層と前記第５半導体層との間に位置し、
チャネル領域を形成しうる第１導電型の第６半導体層、 少なくとも、前記第６半導体層の表面に、ゲート絶縁層
を介して形成されたゲート電極、 前記第３半導体層の内部にあって、かつ、少なくとも、
前記第４半導体層および前記第６半導体層の、前記第１
半導体層側の端部あるいはその近傍に形成された絶縁
層、 前記第３半導体層および前記第４半導体層の表面に形成
された第１の主電極、および前記第１半導体層の他方の
主面側に形成された第２の主電極、を含み、 前記第５半導体層は、前記第１半導体層の主面に平行な
方向に延びる延長半導体部分を有する半導体装置。 - 【請求項２】 請求項１において、 前記第５半導体層は、さらに、前記第６半導体層に接す
る高抵抗領域を有する半導体装置。 - 【請求項３】 請求項２において、 前記高抵抗領域は、前記絶縁層の前記第１半導体層側の
面に接する部分を有する半導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記ゲート絶縁層および前記ゲート電極は、さらに前記
第５半導体層および前記第３半導体層の表面に沿って形
成され、素子の表面部にＩＧＢＴ動作領域の一部が形成
される半導体装置。 - 【請求項５】 請求項１〜３のいずれかにおいて、 さらに、前記第５半導体層と離間して選択的に形成され
た第２導電型の第７半導体層、 前記第５半導体層と前記第７半導体層との間に位置し、
チャネル領域を形成しうる第１導電型の第８半導体層、 少なくとも、前記第７半導体層に接する前記第３半導体
層の表面に、ゲート絶縁層を介して形成されたゲート電
極、 前記第３半導体層の内部にあって、かつ、少なくとも、
前記第７半導体層および前記第８半導体層の、前記第１
半導体層側の端部あるいはその近傍に形成された絶縁
層、および前記第７半導体層の表面に形成された主電
極、 を有し、２つのゲート電極を独立して駆動可能な半導体
装置。 - 【請求項６】 請求項５において、 前記絶縁層は、前記第１半導体層の主面方向に沿って形
成された半導体装置。 - 【請求項７】 請求項５または６において、 前記第３半導体層の表面部に、前記第７半導体層と離間
して、第２導電型の第９半導体層が形成され、前記第７
半導体層と前記第９半導体層との間にチャネル領域を形
成し得る第１導電型の第１０半導体層が形成された半導
体装置。 - 【請求項８】 請求項１〜７のいずれかにおいて、 前記第３半導体層は、その底部が波形状をなし、不純物
の拡散深さが複数か所において部分的に浅い半導体装
置。 - 【請求項９】 請求項１〜８のいずれかにおいて、 前記第６半導体層は、その平面パターンがくし形状を有
する半導体装置。 - 【請求項１０】 請求項１〜９のいずれかにおいて、 前記絶縁層中に埋込み電極が形成された半導体装置。
- 【請求項１１】 請求項１〜１０のいずれかにおいて、 前記第５半導体層の延長半導体部分は、前記絶縁層と離
間して形成され、該延長半導体部分と該絶縁層との間
に、第１導電型の半導体層が存在する半導体装置。 - 【請求項１２】 請求項１において、 前記第５半導体層は、前記延長半導体部分の代わりにシ
ョットキーメタルからなる延長導電体部分を有する半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00654099A JP3424579B2 (ja) | 1998-02-27 | 1999-01-13 | 半導体装置 |
| US09/258,818 US6169299B1 (en) | 1998-02-27 | 1999-02-26 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-64199 | 1998-02-27 | ||
| JP6419998 | 1998-02-27 | ||
| JP00654099A JP3424579B2 (ja) | 1998-02-27 | 1999-01-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312807A true JPH11312807A (ja) | 1999-11-09 |
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Family
ID=26340718
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6169299B1 (ja) |
| JP (1) | JP3424579B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE59107276D1 (de) * | 1990-09-25 | 1996-02-29 | Siemens Ag | Abschaltbarer Thyristor |
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| JP2957795B2 (ja) | 1992-03-16 | 1999-10-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
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- 1999-02-26 US US09/258,818 patent/US6169299B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6169299B1 (en) | 2001-01-02 |
| JP3424579B2 (ja) | 2003-07-07 |
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