CN103413826B - 平面型绝缘栅双极型晶体管及其制造方法 - Google Patents

Abstract

本发明涉及半导体器件领域，公开了一种平面型绝缘栅双极型晶体管及其制造方法。本发明中，该平面型绝缘栅双极型晶体管包括位于第一半导体类型衬底上的第二半导体类型阱、第一半导体类型掺杂区、第二半导体类型掺杂区和将第一半导体类型掺杂区和第二半导体类型掺杂区隔开的绝缘介质埋层；第一半导体类型掺杂区和第二半导体类型掺杂区位于第二半导体类型阱中；第一半导体类型掺杂区和第二半导体类型掺杂区分别位于绝缘介质埋层的两侧；第一半导体类型掺杂区和第二半导体类型掺杂区的掺杂浓度高于第二半导体类型阱的掺杂浓度。该平面型绝缘栅双极型晶体管能从根本上杜绝闩锁现象的产生的可能，极大的改善器件的性能。

Description

平面型绝缘栅双极型晶体管及其制造方法

技术领域

本发明涉及半导体器件领域，特别涉及一种平面型绝缘栅双极型晶体管技术。

背景技术

绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）是新型电力半导体器件具有代表性的平台器件，主要应用于新能源、机车牵引、智能电网、高压变频器等领域。通过电力半导体器件对电能进行变换及控制，节能效果可达10%-40%。在全球气候变暖的背景下，IGBT器件应用技术是被公认的实现全球能效和二氧化碳减排目标的最佳综合性方法之一。

常规的平面型IGBT器件结构如图1所示，包含：N型衬底1′，栅极6，发射极5，P+集电极8″，P型阱2″，重掺杂的N型掺杂区3′，提高闩锁（Latch-up）的重掺杂的P型掺杂区4″。

在IGBT器件工作时，电子电流和空穴电流的通道如图1所示。其中空穴电流流经重掺杂的N型区3′下方，被发射极5吸收。由于发射极5和重掺杂的N型掺杂区3′始终处于零电位，因此，空穴电流和N型掺杂区3′下方P型区域（由P型阱2″和重掺杂的P型掺杂区4″共同组成）参杂电阻的存在，会导致图1所示区域7位置的重掺杂的N型掺杂区3′和其下方的P型区域存在一个电位差。当空穴电流增加时，特别是IGBT器件关断时，该电位差可能会大于0.7V，导致P/N节开启，器件闩锁，从而导致热击穿，引起IGBT器件的失效。重掺杂的P型掺杂区4″在一定程度上可以缓解器件闩锁的发生，但是随着IGBT器件电流能力需求的增大，其帮助作用越来越小，IGBT器件的安全工作区域（Safe Operation Area）SOA越来越受限。

本发明的发明人发现，为了改善IGBT器件的防闩锁能力，目前主要采取的措施是加强重掺杂的P型掺杂区4″的掺杂浓度，增加IGBT器件面积，并减小电流密度。但是，重掺杂的P型掺杂区4″的掺杂浓度在一定程度上影响IGBT器件的其他电学性能，如开启电压等，因此，加强重掺杂的P型掺杂区4″的掺杂浓度会受到限制。同时，增加IGBT器件面积，降低电流密度，会影响最终产品应用，并增加成本。因此，这些现有的措施并不能有效的抑制IGBT器件的闩锁现象。

发明内容

本发明的目的在于提供一种平面型绝缘栅双极型晶体管及其制造方法，能够从根本上杜绝闩锁现象产生的可能，极大的提升器件的安全工作区，改善器件性能。

为解决上述技术问题，本发明的实施方式公开了一种平面型绝缘栅双极型晶体管，包括位于第一半导体类型衬底上的第二半导体类型阱、第一半导体类型掺杂区、第二半导体类型掺杂区和将该第一半导体类型掺杂区和该第二半导体类型掺杂区隔开的绝缘介质埋层；

上述第一半导体类型掺杂区和第二半导体类型掺杂区位于上述第二半导体类型阱中；

上述第一半导体类型掺杂区和第二半导体类型掺杂区分别位于上述绝缘介质埋层的两侧；

上述第一半导体类型掺杂区和第二半导体类型掺杂区的掺杂浓度高于上述第二半导体类型阱的掺杂浓度。

本发明的实施方式还公开了一种平面型绝缘栅双极型晶体管的制作方法，包括以下步骤：

提供第一半导体类型衬底；

生成将第一半导体类型掺杂区和第二半导体类型掺杂区隔开的绝缘介质埋层；

生成第二半导体类型阱、第一半导体类型掺杂区和第二半导体类型掺杂区，其中，该第一半导体类型掺杂区和该第二半导体类型掺杂区位于该第二半导体类型阱中，该第一半导体类型掺杂区位和该第二半导体类型掺杂区分别位于绝缘介质埋层的两侧，且该第一半导体类型掺杂区和该第二半导体类型掺杂区的掺杂浓度高于该第二半导体类型阱的掺杂浓度。

本发明实施方式与现有技术相比，主要区别及其效果在于：

在IGBT器件的第一半导体重掺杂区和第二半导体重掺杂区之间形成一层绝缘介质埋层，制造工艺简单，容易实现，成本低，可以将第一半导体重掺杂区和第二半导体重掺杂区分离，使得两种重掺杂区之间的P/N结无法开启，从根本上杜绝IGBT器件发生闩锁现象的可能，因而能极大地提升IGBT器件的安全工作区，改善IGBT器件的性能。而且，绝缘介质埋层和第一半导体类型掺杂区交叠的长度和IGBT器件的电流能力相关，能够适应不同等级的IGBT器件，可以被广泛应用。

进一步地，在衬底上先生成一层绝缘介质埋层，然后再生成第一半导体类型掺杂区，这样先生成的绝缘介质埋层能够在生成第一半导体类型掺杂区时，起到控制第一半导体类型掺杂区范围的作用。

进一步地，二氧化硅绝缘介质埋层的厚度在5nm到20nm之间是一个优选值。通常认为要绝缘好的话，二氧化硅层应当厚一些。但本发明的发明人意外发现，在可以起到良好的绝缘作用的前提下应当适当薄一些，使得在离子注入时二氧化硅层可以被透过，从而可以先做二氧化硅层，再做第二半导体类型阱和第二半导体类型掺杂区，极大地简化制作工艺。

附图说明

图1是现有技术的一种平面型IGBT的结构示意图；

图2是本发明第一实施方式中一种平面型IGBT的结构示意图；

图3是本发明第一实施方式中N型衬底的平面型IGBT的结构示意图；

图4是本发明第二实施方式中一种平面型IGBT的制作方法的流程示意图；

图5是本发明第三实施方式中在N型衬底上生长二氧化硅介质层的示意图；

图6是本发明第三实施方式中光刻和刻蚀二氧化硅介质层的示意图；

图7是本发明第三实施方式中生长外延层单晶硅的示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。其中，类似参考数字标记除详细说明外在各种附图中指示类似部件

本发明第一实施方式涉及一种平面型IGBT。图2是该平面型IGBT的结构示意图。

具体地说，如图2所示，该平面型IGBT包括位于第一半导体类型衬底上1的第二半导体类型阱2、第一半导体类型掺杂区3、第二半导体类型掺杂区4和将该第一半导体类型掺杂区3和该第二半导体类型掺杂区4隔开的绝缘介质埋层9。

该第一半导体类型掺杂区3和第二半导体类型掺杂区4位于该第二半导体类型阱2中。

该第一半导体类型掺杂区3和第二半导体类型掺杂区4分别位于该绝缘介质埋层9的两侧。

该第一半导体类型掺杂区3和该第二半导体类型掺杂区4的掺杂浓度高于该第二半导体类型阱2的掺杂浓度。

在本实施方式总，该平面型IGBT还包括发射极5、栅极6和集电极8。

在本实施方式中，上述绝缘介质埋层9为二氧化硅。

此外，可以理解，在其他实施方式中，绝缘介质埋层的材料可以是除了二氧化硅以外的其他绝缘材料，如氮化硅、氮氧化硅等。

在本实施方式中，该绝缘介质埋层9的厚度在5nm到20nm之间。

此外，可以理解，绝缘介质埋层的厚度可以根据绝缘介质的材料的性质和器件的工作电压共同确定，只要可以起到绝缘作用即可，例如，如果使用绝缘性好的材料则可以相对薄一些，如果工作电压较高则可以相对厚一些。在其他实施方式中，绝缘介质埋层的厚度不一定在5nm到20nm之间，可以在其他的厚度范围。

二氧化硅绝缘介质埋层的厚度在5nm到20nm之间是一个优选值。通常认为要绝缘好的话，二氧化硅层应当厚一些。但本发明的发明人意外发现，在可以起到良好的绝缘作用的前提下应当适当薄一些，使得在离子注入时二氧化硅层可以被透过，从而可以先做二氧化硅层，再做第二半导体类型阱和第二半导体类型掺杂区，极大地简化制作工艺。

优选地，在本实施方式中，上述第一半导体类型为N型。图3是本发明第一实施方式中N型衬底的平面型IGBT的结构示意图。

如图3所示，该平面型IGBT包括N型衬底1′、栅极6、发射极5、P+集电极8″、P型阱2″、重掺杂的N型掺杂区3′（即第一半导体类型掺杂区）、重掺杂的P型掺杂区4″（即第二半导体类型掺杂区）和氧化层埋层9（即绝缘介质埋层）。

此外，可以理解，在本发明的其他实施方式中，第一半导体类型可以为P型。

在IGBT器件的第一半导体重掺杂区和第二半导体重掺杂区之间形成一层绝缘介质埋层，制造工艺简单，容易实现，成本低，可以将第一半导体重掺杂区和第二半导体重掺杂区分离，使得两种重掺杂区之间的P/N结无法开启，从根本上杜绝IGBT器件发生闩锁现象的可能，因而能极大地提升IGBT器件的安全工作区，改善IGBT器件的性能。而且，绝缘介质埋层和第一半导体类型掺杂区交叠的长度和IGBT器件的电流能力相关，能够适应不同等级的IGBT器件，可以被广泛应用。

本发明第二实施方式涉及一种平面型IGBT的制作方法。图4是该平面型IGBT的制作方法的流程示意图。

具体地说，如图4所示，该平面型IGBT的制作方法包括以下步骤：

在步骤101中，提供第一半导体类型衬底。

在步骤102中，生成将第一半导体类型掺杂区和第二半导体类型掺杂区隔开的绝缘介质埋层。

本步骤还包括以下子步骤：

在上述第一半导体衬底上生成一层绝缘介质层；

通过光刻和刻蚀工艺，将该绝缘介质层刻蚀成绝缘介质埋层；

通过选择性外延工艺，在上述第一半导体衬底上具有该绝缘介质埋层的面生长半导体外延层，将该绝缘介质埋层埋在该半导体外延层的下方。

在本实施方式中，上述绝缘介质埋层为二氧化硅，且该绝缘介质埋层的厚度在5nm到20nm之间。

在本实施方式中，上述半导体外延层为单晶硅。

此外，可以理解，在本发明的其他实施方式中，半导体外延层可以是其他类型的半导体材料，例如锗、氮化镓、砷化镓、碳化硅等。

在步骤103中，生成第二半导体类型阱、第一半导体类型掺杂区和第二半导体类型掺杂区，其中，该第一半导体类型掺杂区和该第二半导体类型掺杂区位于该第二半导体类型阱中，该第一半导体类型掺杂区位和该第二半导体类型掺杂区分别位于上述绝缘介质埋层的两侧，且该第一半导体类型掺杂区和该第二半导体类型掺杂区的掺杂浓度高于该第二半导体类型阱的掺杂浓度。

在步骤103后，还包括以下步骤：

生成发射极、栅极和集电极。

在本实施方式中，第一半导体类型为N型。

此外，可以理解，在本发明的其他实施方式中，第一半导体类型可以为P型。

本发明中，在衬底上先生成一层绝缘介质埋层，然后再生成第一半导体类型掺杂区，这样先生成的绝缘介质埋层能够在生成第一半导体类型掺杂区时，起到控制第一半导体类型掺杂区范围的作用。

此后，结束本流程。

本实施方式是与第一实施方式相对应的方法实施方式，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

本发明第三实施方式涉及一种平面型IGBT的制作方法。在本实施方式中，在平面IGBT器件的形成工艺前，在重掺杂的N型区（即第一半导体类型掺杂区）位置下方，通过光刻和选择性外延方法，在图1的区域3的位置形成一层厚度为10nm-20nm的氧化硅埋层。将重掺杂的N型区和其下方的P型区域（即第二半导体类型掺杂区）分离，使P/N节无法开启，从根本上杜绝器件栓锁的发生。从而大幅度的提升器件的安全工作区，改善器件特性。

具体地说，本实施方式包括以下步骤：

第一步，在N型衬底1′正面首先生长一层SiO₂层10，厚度在10nm～20nm，如图5所示。

第二步，通过光刻和刻蚀工艺，使N型衬底1′正面的SiO₂形成图形9（即形成绝缘介质埋层），如图6所示。

第三步，通过选择性外延工艺，在N型衬底1′正面外延生成一层单晶硅外延层（即半导体外延层）11，使SiO₂图形9（即绝缘介质埋层）背埋在单晶硅外延层11的下方，如图7所示。

后续的工艺和传统的IGBT制造工艺相一致，详见参考文献1（文献题目：A low loss/highly rugged IGBT-generation based on a self alignedprocess with double implant N/N+emitter；作者：T.Laska,A.Porst,H.Brunner,W.Kiffe；出版信息：IEEE ISPSD1994,pp.171-175）。在IGBT器件形成工艺之前，通过光刻和选择性外延方法生成氧化层埋层（即绝缘介质埋层），方法简单并且成本不高。并且，氧化层与重掺杂的N型区（即第一半导体类型掺杂区）交叠的长度和IGBT器件的电流能力相关，适应不同电流等级的IGBT器件，应用范围广。同时，氧化层埋层位于重掺杂的N型区下方，在硅表面下方很浅的位置，对于P型阱（即第二半导体类型阱）的形成影响不大，工艺容易实现。

需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (12)

1.一种平面型绝缘栅双极型晶体管，其特征在于，包括位于第一半导体类型衬底上的第二半导体类型阱、第一半导体类型掺杂区、第二半导体类型掺杂区和将所述第一半导体类型掺杂区和所述第二半导体类型掺杂区隔开的绝缘介质埋层；

所述第一半导体类型掺杂区和所述第二半导体类型掺杂区位于所述第二半导体类型阱中；

所述第一半导体类型掺杂区和所述第二半导体类型掺杂区分别位于所述绝缘介质埋层的两侧；

所述第一半导体类型掺杂区和所述第二半导体类型掺杂区的掺杂浓度高于所述第二半导体类型阱的掺杂浓度；

所述平面型绝缘双极型晶体管还包括位于所述第一半导体类型衬底表面的栅极，所述第一半导体类型掺杂区位于所述栅极的一侧作为有源区；

所述第二半导体类型掺杂区的横向宽度未深入到所述栅极下方的沟道，所述第二半导体类型掺杂区的深度小于所述第二半导体类型阱的深度；

所述绝缘介质埋层不与发射极连接，所述绝缘介质埋层设置于所述第一半导体类型掺杂区下方并且所述绝缘介质埋层的横向宽度小于所述第一半导体类型掺杂区的横向宽度。

2.根据权利要求1所述的平面型绝缘栅双极型晶体管，其特征在于，还包括发射极、栅极和集电极。

3.根据权利要求2所述的平面型绝缘栅双极型晶体管，其特征在于，所述绝缘介质埋层为二氧化硅。

4.根据权利要求3所述的平面型绝缘栅双极型晶体管，其特征在于，所述绝缘介质埋层的厚度在5nm到20nm之间。

5.根据权利要求1至4中任一项所述的平面型绝缘栅双极型晶体管，其特征在于，所述第一半导体类型为N型。

6.一种平面型绝缘栅双极型晶体管的制作方法，其特征在于，包括以下步骤：

提供第一半导体类型衬底；

生成将第一半导体类型掺杂区和第二半导体类型掺杂区隔开的绝缘介质埋层；

生成第二半导体类型阱、所述第一半导体类型掺杂区和所述第二半导体类型掺杂区，其中，该第一半导体类型掺杂区和该第二半导体类型掺杂区位于该第二半导体类型阱中，该第一半导体类型掺杂区和该第二半导体类型掺杂区分别位于所述绝缘介质埋层的两侧，且该第一半导体类型掺杂区和该第二半导体类型掺杂区的掺杂浓度高于所述第二半导体类型阱的掺杂浓度；

生成栅极，所述栅极位于所述第一半导体类型衬底表面，所述第一半导体类型掺杂区位于所述栅极的一侧作为有源区；

其中，所述第二半导体类型掺杂区的横向宽度未深入到所述栅极下方的沟道，所述第二半导体类型掺杂区的深度小于所述第二半导体类型阱的深度；

所述绝缘介质埋层不与发射极连接，所述绝缘介质埋层设置于所述第一半导体类型掺杂区下方并且所述绝缘介质埋层的横向宽度小于所述第一半导体类型掺杂区的横向宽度。

7.根据权利要求6所述的平面型绝缘栅双极型晶体管的制作方法，其特征在于，所述生成将第一半导体类型掺杂区和第二半导体类型掺杂区隔开的绝缘介质埋层的步骤，还包括以下子步骤：

在所述第一半导体类型衬底上生成一层绝缘介质层；

通过光刻和刻蚀工艺，将所述绝缘介质层刻蚀成所述绝缘介质埋层；

通过选择性外延工艺，在所述第一半导体类型衬底上具有所述绝缘介质埋层的面生长半导体外延层，将所述绝缘介质埋层埋在所述半导体外延层的下方。

8.根据权利要求7所述的平面型绝缘栅双极型晶体管的制作方法，其特征在于，还包括以下步骤：

生成发射极、栅极和集电极。

9.根据权利要求8所述的平面型绝缘栅双极型晶体管的制作方法，其特征在于，所述绝缘介质埋层为二氧化硅。

10.根据权利要求9所述的平面型绝缘栅双极型晶体管的制作方法，其特征在于，所述绝缘介质埋层的厚度在5nm到20nm之间。

11.根据权利要求10所述的平面型绝缘栅双极型晶体管的制作方法，其特征在于，所述半导体外延层为单晶硅。

12.根据权利要求6至11中任一项所述的平面型绝缘栅双极型晶体管的制作方法，其特征在于，所述第一半导体类型为N型。