CN111670502A - 碳化硅半导体器件 - Google Patents

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CN111670502A
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Abstract

碳化硅衬底的第一主表面设置有第一沟槽和第二沟槽。第一沟槽由第一侧表面和第一底表面限定。第二沟槽由第二侧表面和第二底表面限定。碳化硅衬底包括第一杂质区、第二杂质区、第三杂质区和第四杂质区。第一绝缘膜与第一侧表面和第一底表面中的每一个接触。栅电极设置在第一绝缘膜上。第二绝缘膜与第二侧表面和第二底表面中的每一个接触。第二杂质区具有电连接到第四杂质区并且沿着第二侧表面朝向第四杂质区延伸的连接区。

Description

碳化硅半导体器件
技术领域
本公开涉及一种碳化硅半导体器件。本申请要求于2018年2月6日提交的日本专利申请No.2018-019588的优先权，其全部内容通过引用合并于此。
背景技术
日本专利特开No.2014-160715(专利文献1)公开了一种沟槽型金属氧化物半导体场效应晶体管(MOSFET)，其中，碳化硅衬底的主表面设置有栅极沟槽。
引用列表
专利文献
专利文献1：日本专利特开No.2014-160715。
发明内容
根据本公开的一种碳化硅半导体器件包括碳化硅衬底、第一绝缘膜、栅电极和第二绝缘膜。该碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。第一主表面设置有第一沟槽和第二沟槽。第一沟槽由第一侧表面和与第一侧表面连续的第一底表面限定。第二沟槽由第二侧表面和与第二侧表面连续的第二底表面限定。碳化硅衬底包括具有第一导电类型的第一杂质区、与第一杂质区接触并具有不同于第一导电类型的第二导电类型的第二杂质区、设置在第二杂质区上以便与第一杂质区分离并具有第一导电类型的第三杂质区，以及设置在第二主表面和第二底表面之间并且具有第二导电类型的第四杂质区。第一绝缘膜与第一侧表面和第一底表面中的每一个接触。栅电极设置在第一绝缘膜上。第二绝缘膜与第二侧表面和第二底表面中的每一个接触。第二杂质区具有连接区，该连接区电连接到第四杂质区，并且沿着第二侧表面朝向第四杂质区延伸。
根据本公开的一种碳化硅半导体器件包括碳化硅衬底、第一绝缘膜、栅电极、第二绝缘膜、源电极、填充部和层间绝缘膜。碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。第一主表面设置有第一沟槽和第二沟槽。第一沟槽由第一侧表面和与第一侧表面连续的第一底表面限定。第二沟槽由第二侧表面和与第二侧表面连续的第二底表面限定。碳化硅衬底包括具有第一导电类型的第一杂质区、与第一杂质区接触并具有不同于第一导电类型的第二导电类型的第二杂质区、设置在第二杂质区上以便与第一杂质区分离并具有第一导电类型的第三杂质区，以及设置在第二主表面和第二底表面之间并且具有第二导电类型的第四杂质区。第一绝缘膜与第一侧表面和第一底表面中的每一个接触。栅电极设置在第一绝缘膜上。第二绝缘膜与第二侧表面和第二底表面中的每一个接触。源电极电连接到第三杂质区。填充部设置在第二绝缘膜上。层间绝缘膜覆盖栅电极和填充部中的每一个。第二杂质区具有连接区，该连接区电连接到第四杂质区，并且沿着第二侧表面朝向第四杂质区延伸。从垂直于第二主表面的方向看，在每个单位单元中，第二沟槽中的开口的面积小于第一沟槽中的开口的面积。从垂直于第二主表面的方向看，在每个单位单元中，源电极的面积大于第二沟槽中的开口的面积。从垂直于第二主表面的方向看，第二沟槽中的开口的面积大于第二底表面的面积。从垂直于第二主表面的方向看，第一沟槽在平行于第二主表面的第一方向上延伸，并且第二沟槽在第一方向上与第一沟槽相邻设置。
附图说明
图1是沿图3的箭头方向中的线I-I截取的示意性截面图。
图2是沿图3的箭头方向中的线II-II截取的示意性截面图。
图3是示出根据本实施例的碳化硅半导体器件的构造的示意性平面图。
图4是示出根据本实施例的碳化硅半导体器件中的第二沟槽的构造的示意性平面图。
图5是示出根据本实施例的第一变型的碳化硅半导体器件的构造的示意性截面图。
图6是示出根据本实施例的第二变型的碳化硅半导体器件的构造的示意性截面图。
图7是示出根据本实施例的第三变型的碳化硅半导体器件的构造的示意性平面图。
图8是沿图7的箭头方向中的线VIII-VIII截取的示意性截面图。
图9是沿图7的箭头方向中的线IX-IX截取的示意性截面图。
图10是示出根据本实施例的第四变型的碳化硅半导体器件的构造的示意性平面图。
图11是沿图10的箭头方向中的线XI-XI截取的示意性截面图。
图12是沿图10的箭头方向中的线XII-XII截取的示意性截面图。
图13是示出根据本实施例的第五变型的碳化硅半导体器件的构造的示意性平面图。
图14是图13中的区域XIV的示意性放大图。
图15是沿图14的箭头方向中的线XV-XV截取的示意性截面图。
图16是沿图14的箭头方向中的线XVI-XVI截取的示意性截面图。
图17是沿图14的箭头方向中的线XVII-XVII截取的示意性截面图。
图18是示出根据本实施例的第六变型的碳化硅半导体器件的构造的示意性截面图，并且对应于沿图14中的线XV-XV截取的部分。
图19是示出根据本实施例的第六变型的碳化硅半导体器件的构造的示意性截面图，并且对应于沿图14中的线XVII-XVII截取的部分。
图20是示出根据本实施例的第七变型的碳化硅半导体器件的构造的示意性截面图，并且对应于沿图14中的线XVII-XVII截取的部分。
图21是示出制造根据本实施例的碳化硅半导体器件的方法的第一步骤的示意性截面图。
图22是示出制造根据本实施例的碳化硅半导体器件的方法的第二步骤的示意性截面图。
图23是示出制造根据本实施例的碳化硅半导体器件的方法的第三步骤的示意性截面图。
图24是示出制造根据本实施例的碳化硅半导体器件的方法的第四步骤的示意性截面图。
图25是示出制造根据本实施例的碳化硅半导体器件的方法的第五步骤的示意性截面图。
图26是示出制造根据本实施例的碳化硅半导体器件的方法的第六步骤的示意性截面图。
具体实施方式
[本公开的实施例的概述]
首先提供本公开的实施例的概述。
(1)根据本公开的碳化硅半导体器件100包括碳化硅衬底10、第一绝缘膜33、栅电极31和第二绝缘膜34。该碳化硅衬底10具有第一主表面41和与第一主表面41相反的第二主表面42。第一主表面41设置有第一沟槽1和第二沟槽2。第一沟槽1由第一侧表面3和与第一侧表面3连续的第一底表面4限定。第二沟槽2由第二侧表面6和与第二侧表面6连续的第二底表面7限定。碳化硅衬底10包括具有第一导电类型的第一杂质区11、与第一杂质区11接触并具有不同于第一导电类型的第二导电类型的第二杂质区12、设置在第二杂质区12上以便与第一杂质区11分离并具有第一导电类型的第三杂质区13，以及设置在第二主表面42和第二底表面7之间并且具有第二导电类型的第四杂质区14。第一绝缘膜33与第一侧表面3和第一底表面4中的每一个接触。栅电极31设置在第一绝缘膜33上。第二绝缘膜34与第二侧表面6和第二底表面7中的每一个接触。第二杂质区12具有连接区22，该连接区22电连接到第四杂质区14，并且沿着第二侧表面6朝向第四杂质区14延伸。
(2)根据依据(1)所述的碳化硅半导体器件100，从垂直于所述第二主表面42的方向看，在每个单位单元120中，第二沟槽2中的开口8的面积可以小于第一沟槽1中的开口5的面积。
(3)根据依据(1)或(2)所述的碳化硅半导体器件100可以进一步包括电连接到第三杂质区13的源电极36。从垂直于第二主表面42的方向看，在每个单位单元120中，源电极36的面积可以大于第二沟槽2中的开口8的面积。
(4)根据依据(1)至(3)中任一项所述的碳化硅半导体器件100，第四杂质区14可以与第二底表面7分离。
(5)根据依据(1)至(3)中任一项所述的碳化硅半导体器件100，第四杂质区14可以与第二底表面7接触。
(6)根据依据(1)至(5)中任一项所述的碳化硅半导体器件100，从垂直于第二主表面42的方向上看，第一沟槽1可以具有条带形状。
(7)根据依据(1)至(6)中任一项所述的碳化硅半导体器件100，从垂直于第二主表面42的方向看，第二沟槽2中的开口8的面积可以大于第二底表面7的面积。
(8)根据依据(1)至(7)中任一项所述的碳化硅半导体器件100，第一侧表面3与第一底表面4之间形成的角度θ1可以不小于80°且不大于100°，以及第二侧表面6与第二底表面7之间形成的角度θ2可以大于第一侧表面3与第一底表面4之间形成的角度θ1。
(9)根据依据(1)至(8)中任一项所述的碳化硅半导体器件100，可以进一步包括设置在第二绝缘膜34上的填充部32；以及覆盖栅电极31和填充部32中的每一个的层间绝缘膜35。
(10)根据依据(1)至(9)中任一项所述的碳化硅半导体器件100，从垂直于第二主表面42的方向看，第四杂质区14可以具有与第一底表面4重叠的第一部分61。
(11)根据依据(10)所述的碳化硅半导体器件100，碳化硅衬底10可以进一步包括与第三杂质区13接触并且具有第二导电类型的第五杂质区15。从垂直于第二主表面的方向看，第四杂质区14可以具有与第五杂质区15重叠并且电连接到第一部分61的第二部分62。
(12)根据依据(1)至(11)中任一项所述的碳化硅半导体器件100，从与第二主表面42垂直的方向看，第一沟槽1可以在与第二主表面42平行的第一方向101上延伸，以及第二沟槽2可以在第一方向101上与第一沟槽1相邻地设置。
(13)根据本公开的碳化硅半导体器件100包括碳化硅衬底10、第一绝缘膜33、栅电极31、第二绝缘膜34、源电极36、填充部32以及层间绝缘膜35。碳化硅衬底10具有第一主表面41和与第一主表面41相反的第二主表面42。第一主表面41设置有第一沟槽1和第二沟槽2。第一沟槽1由第一侧表面3和与第一侧表面3连续的第一底表面4限定。第二沟槽2由第二侧表面6和与第二侧表面6连续的第二底表面7限定。碳化硅衬底10包括具有第一导电类型的第一杂质区11、与第一杂质区11接触并具有不同于第一导电类型的第二导电类型的第二杂质区12、设置在第二杂质区12上以便与第一杂质区11分离并具有第一导电类型的第三杂质区13，以及设置在第二主表面42和第二底表面7之间并且具有第二导电类型的第四杂质区14。第一绝缘膜33与第一侧表面3和第一底表面4中的每一个接触。栅电极31设置在第一绝缘膜33上。第二绝缘膜34与第二侧表面6和第二底表面7中的每一个接触。源电极36电连接到第三杂质区13。填充部32设置在第二绝缘膜34上。层间绝缘膜35覆盖栅电极31和填充部32中的每一个。第二杂质区12具有连接区22，该连接区22电连接到第四杂质区14，并且沿着第二侧表面6朝向第四杂质区14延伸。从垂直于第二主表面42的方向看，在每个单位单元120中，第二沟槽2中的开口8的面积小于第一沟槽1中的开口5的面积。从垂直于第二主表面42的方向看，在每个单位单元120中，源电极36的面积大于第二沟槽2中的开口8的面积。从垂直于第二主表面42的方向看，第二沟槽2中的开口8的面积大于第二底表面7的面积。从垂直于第二主表面42的方向看，第一沟槽1在平行于第二主表面42的第一方向101上延伸，并且第二沟槽2在第一方向101上与第一沟槽1相邻地设置。
[本公开的实施例的细节]
在下文中，基于附图描述实施例。在下面的附图中，相同或相应的部件由相同的附图标记表示，并且将不重复其描述。关于本文的晶体学表示，分别以[]、<>、()和{}示出单个取向、组取向、单个面和组面。晶体学上的负指数通常由上面带有条“-”的数字表示，但是，此处的负号在数字之前。
首先描述作为根据本实施例的示例碳化硅半导体器件的MOSFET100的构造。
如图1和2所示，根据本实施例的MOSFET 100主要包括碳化硅衬底10、栅电极31、填充部32、源电极36、漏电极51、第一绝缘膜33、第二绝缘膜34、第三绝缘膜39、层间绝缘膜35和源极线37。碳化硅衬底10包括碳化硅单晶衬底50和碳化硅单晶衬底50上的碳化硅外延层18。碳化硅衬底10具有第一主表面41和与第一主表面41相反的第二主表面42。碳化硅外延层18形成第一主表面41。碳化硅单晶衬底50形成第二主表面42。碳化硅单晶衬底50和碳化硅外延层18由例如具有4H多型的六边形碳化硅制成。碳化硅单晶衬底50包含诸如氮(N)的n型杂质并且具有n型(第一导电类型)。
第一主表面41是{0001}面，或者是相对于{0001}面，在偏离方向上以不大于8°的偏离角倾斜的面。优选地，第一主表面41是(000-1)面，或者是相对于(000-1)面在偏离方向上以不大于8°的偏离角倾斜的面。偏离方向可以是例如<11-20>方向或<1-100>方向。偏离角可以为例如不小于1°或不小于2°。偏离角可以不大于6°或不大于4°。
碳化硅外延层18主要包括漂移区11(第一杂质区11)、第二杂质区12、源极区13(第三杂质区13)、第四杂质区14和第五杂质区15(接触区15)。漂移区11包含诸如氮的n型杂质，并且具有n型导电性。漂移区11具有例如第一漂移层16和第二漂移层17。第一漂移层16中的n型杂质的浓度可以与第二漂移层17中的n型杂质的浓度相同，或者可以低于第二漂移层17中的n型杂质的浓度。
第二杂质区12与漂移区11接触。第二杂质区12包含诸如铝(Al)的p型杂质，并且具有p型导电性(第二导电类型)。第二杂质区12中的p型杂质的浓度可以高于漂移区11中的n型杂质的浓度。
源极区13设置在第二杂质区12上，从而通过第二杂质区12与漂移区11隔开。源极区13包含诸如氮或磷(P)的n型杂质，并且具有n型导电性。源极区13形成第一主表面41的一部分。源极区13中的n型杂质的浓度可以高于第二杂质区12中的p型杂质的浓度。源极区13中的n型杂质的浓度为例如约1×1019cm-3。
第一主表面41设置有第一沟槽1和第二沟槽2。第一沟槽1由第一侧表面3和第一底表面4限定。第一底表面4与第一侧表面3连续。第一侧表面3延伸穿过源极区13和第二杂质区12中的每一个。第一侧表面3到达漂移区11。第一底表面4位于漂移区11中。第一底表面4基本上平行于第一主表面41。第一侧表面3由源极区13、第二杂质区12和漂移区11中的每一个形成。第一底表面4由漂移区11形成。在第一侧表面3和第一底表面4之间形成的第一角度θ1可以例如大于90°。第一角度θ1例如不小于115°且不大于135°。
第二沟槽2由第二侧表面6和第二底表面7限定。第二底表面7与第二侧表面6连续。第二侧表面6可以延伸穿过源极区13。第一侧表面3到达第二杂质区12。第二底表面7位于第二杂质区12中。第二底表面7基本上平行于第二主表面42。第二侧表面6由源极区13和第二杂质区12中的每一个形成。第二底表面7由第二杂质区12形成。第二侧表面6与第二底表面7之间形成的第二角度θ2可以例如大于90°。第二角度θ2为例如不小于115°且不大于135°。
第二杂质区12具有本体区21、第一连接区22和第二连接区23。本体区21被设置在漂移区11上。本体区21中与第一沟槽1的第一侧表面3接触的部分可以形成沟道。第一连接区22电连接到第四杂质区14。第一连接区22沿着第二侧表面6朝向第四杂质区14延伸。第一连接区22与本体区21和第四杂质区14中的每一个连续。
第一连接区22位于本体区21和第二连接区23之间。从本体区21来看，第一连接区22可以与源极区13相对地设置。第一连接区22位于漂移区11和第二侧表面6之间。第一连接区22形成第二侧表面6的一部分。第二连接区23与第一连接区22连续。第二连接区23设置在第二底表面7和第四杂质区14之间。第二连接区23可以被第一连接区22包围。第二连接区23与第二底表面7和第四杂质区14中的每一个接触。第二连接区23形成第二底表面7。
第四杂质区14包含诸如铝(Al)的p型杂质，并且具有p型导电性(第二导电类型)。例如，第四杂质区14中的p型杂质的浓度不小于5×1017cm-3且不大于5×1018cm-3。第四杂质区14设置在第二主表面42和第二底表面7之间。第四杂质区14中的杂质浓度可以高于第二杂质区12中的杂质浓度。第四杂质区14可以与第二底表面7分离。第四杂质区14的上端部40可以面向源极区13。上端部40可以延伸到面向第一沟槽1的第一侧表面3的位置，或者可以延伸到面向第一底表面4的一部分的位置。
第一绝缘膜33是栅极绝缘膜。第一绝缘膜33由例如包括二氧化硅的材料制成。第一绝缘膜33与第一侧表面3和第一底表面4中的每一个接触。第一绝缘膜33在第一底表面4处与漂移区11接触。第一绝缘膜33在第一侧表面3处与源极区13、本体区21和漂移区11中的每一个接触。
栅电极31设置在第一绝缘膜33上。栅电极31由例如包含导电杂质的多晶硅制成。栅电极31设置在第一沟槽1内。栅电极31面向源极区13、本体区21和漂移区11中的每一个。
第二绝缘膜34与第二侧表面6和第二底表面7中的每一个接触。第二绝缘膜34由例如包括二氧化硅的材料制成。第二绝缘膜34在第二底表面7处与第二连接区23接触。第二绝缘膜34可以在第二侧表面6处与源极区13、本体区21和第一连接区22中的每一个接触。
填充部32设置在第二绝缘膜34上。填充部32由例如包含导电杂质的多晶硅制成。填充部32设置在第二沟槽2内。填充部32面向源极区13和第二杂质区12中的每一个。例如，填充部32可以与栅电极31电隔离。填充部32可以是导体或绝缘体，只要它可以填充第二沟槽2即可。
第三绝缘膜39设置在第一主表面41上。第三绝缘膜39位于第一绝缘膜33和第二绝缘膜34之间。第三绝缘膜39与第一绝缘膜33和第二绝缘膜34中的每一个接触。第三绝缘膜39可以在第一主表面41处与源极区13接触。如图2所示，第三绝缘膜39可以与源电极36接触。
设置层间绝缘膜35以覆盖第一沟槽1和第二沟槽2中的每一个。具体地，层间绝缘膜35与第一绝缘膜33、栅电极31、第二绝缘膜34、填充部32和第三绝缘膜39中的每一个接触。层间绝缘膜35覆盖栅电极31和填充部32中的每一个。层间绝缘膜35由例如包括二氧化硅的材料制成。层间绝缘膜35使栅电极31与源电极36电绝缘。
漏电极51与第二主表面42接触。漏电极51在第二主表面42处与碳化硅单晶衬底50接触。漏电极51电连接到漂移区11。例如，漏电极51由包括NiSi或TiAlSi的材料制成。
如图2所示，接触区15形成第一主表面41的一部分。接触区15包含p型杂质(诸如铝)，并且具有p型导电性。接触区15延伸穿过源极区13并且与本体区21接触。接触区15与源极区13接触。接触区15可以面向第四杂质区14。例如，接触区15中的p型杂质的浓度高于本体区21中的p型杂质的浓度。接触区15中的p型杂质的浓度为例如不小于1×1018cm-3且不大于1×1020cm-3。
源电极36设置在第一主表面41上。源电极36电连接到源极区13。源电极36可以在第一主表面41处与源极区13和接触区15接触。源电极36例如由包括Ti、Al和Si的材料制成。源电极36与源极区13欧姆接触。源电极36可以与接触区15欧姆接触。
源极线37连接至源电极36。源极线37覆盖源电极36和层间绝缘膜35中的每一个。源极线37由例如包括铝的材料制成。如图1所示，源极线37设置在层间绝缘膜35上。源极线37可以覆盖第一沟槽1和第二沟槽2的每一个。类似地，源极线37可以覆盖栅电极31和填充部32的每一个。
如图3所示，从垂直于第二主表面42的方向看，第一沟槽1具有条带形状。具体地，第一沟槽1在平行于第二主表面42的第一方向101上延伸。第一方向101例如是<11-20>方向。第一沟槽1在第一方向101上的长度大于第一沟槽1在第二方向102上的长度。第二方向102是平行于第二主表面42并且垂直于第一方向101的方向。第二方向102例如是<1-100>方向。从另一角度来说，第一方向101和第二方向102分别是第一沟槽1的纵向和横向。可以在第二方向102上彼此间隔一定距离地设置多个第一沟槽1。
从垂直于第二主表面42的方向上看，第二沟槽2紧邻第一沟槽1设置。具体地，第二沟槽2可以在第二方向102上，设置在彼此相邻的两个第一沟槽1之间。第二沟槽2可以在第一方向101上，设置在彼此相邻的两个源电极36之间。第二沟槽2在第一方向101上的长度小于第一沟槽1在第一方向101上的长度。
从垂直于第二主表面42的方向上看，接触区15在第一方向101上延伸。接触区15在第一方向101上的长度大于接触区15在第二方向102上的长度。从另一角度来说，第一方向101和第二方向102分别是接触区15的纵向和横向。接触区15在平行于第一沟槽1的纵向的方向上延伸。
从垂直于第二主表面42的方向上看，第四杂质区14在第一方向101上延伸。第四杂质区14在第一方向101上的长度大于第四杂质区14在第二方向102上的长度。从另一角度来说，第一方向101和第二方向102分别是第四杂质区14的纵向和横向。第四杂质区14在平行于第一沟槽1的纵向的方向上延伸。从垂直于第二主表面42的方向来说，接触区15可以与第四杂质区14重叠。第四杂质区14在第二方向102上的长度可以大于接触区15在第二方向102上的长度。
从垂直于第二主表面42的方向上看，源电极36在第一方向101上延伸。源电极36在第一方向101上的长度大于源电极36在第二方向102上的长度。从另一角度来说，第一方向101和第二方向102分别是源电极36的纵向和横向。源电极36在平行于第一沟槽1的纵向的方向上延伸。源电极36在第一方向101上的长度可以小于第一沟槽1在第一方向101上的长度。
从垂直于第二主表面42的方向上看，源电极36可以与第四杂质区14重叠。源电极36在第二方向102上的长度可以小于第四杂质区14在第二方向102上的长度。源电极36在第一方向101上的长度可以小于第四杂质区14在第一方向101上的长度。从垂直于第二主表面42的方向看，源电极36与接触区15重叠。源电极36在第二方向102上的长度可以大于接触区15在第二方向102上的长度。源电极36在第一方向101上的长度可以小于接触区15在第一方向101上的长度。
如图3所示，根据本实施例，第一沟槽1在第二方向102上以规则的间隔设置。两个相邻的第一沟槽1之间的间隔为X。第二沟槽2在第一方向101上以规则的间隔设置。两个相邻的第二沟槽2之间的间隔为Y。单位单元120是表示第一沟槽1和第二沟槽2的间隔图案的单位的区域。在本实施例中，由第一方向101上宽度为X的区域和第二方向102上宽度为Y的区域限定的区域被定义为单位单元120。
从垂直于第二主表面42的方向看，在每个单位单元120中，第二沟槽2中的第二开口8的面积可以小于第一沟槽1中的第一开口5的面积。第一沟槽1中的第一开口5的面积不小于第二沟槽2中的第二开口8的面积的三倍或不小于十倍。尽管对第一沟槽1中的第一开口5的面积的上限没有特别限制，第一沟槽1中的第一开口5的面积可以不大于第二沟槽2中的第二开口8的面积的二十倍。
从垂直于第二主表面42的方向上看，在每个单位单元120中，源电极36的面积可以大于第二沟槽2中的第二开口8的面积。源电极36的面积可以不小于第二沟槽2中的第二开口8的面积三倍，或不小于十倍。尽管对源电极36的面积的上限没有特别限制，但是源电极36的面积可以不大于第二沟槽2中的第二开口8的面积的20倍。
如图3所示，第二沟槽2在第二方向2上的间隔可以是第一沟槽1在第二方向102上的间隔的两倍。具体地，在第二方向102上彼此相邻的两个第二沟槽2之间，可以设置一个源电极36和在其之间夹着该一个源电极36的两个第一沟槽1。
替代地，第四杂质区14可以在垂直于第一沟槽1的纵向并且平行于第二主表面42的方向上延伸。从另一角度来说，第四杂质区14可以被设置为在第二方向102上延伸。在这种情况下，第四杂质区14的纵向和横向分别是第二方向102和第一方向101。
现在描述第二沟槽2在平面图中的形状。
如图4所示，第二沟槽2具有在第二侧表面6和第二底表面7之间的边界部9。从垂直于第二主表面42的方向看，边界部9具有第一弯曲部91以及与第一弯曲部91连续的第一直线部92。第一直线部92例如在第一方向101上延伸。第一弯曲部91例如是弧形的。第二沟槽2中的第二开口8具有第二弯曲部81和与第二弯曲部81连续的第二直线部82。第二直线部82例如在第一方向101上延伸。第二弯曲部81例如是弧形的。从垂直于第二主表面42的方向上看，第二沟槽2中的第二开口8的面积可以大于第二底表面7的面积。从另一角度来说，第二沟槽2的宽度可以从第二底部7向第一主表面41扩展。
现在描述根据本实施例的第一变型的碳化硅半导体器件100的构造。
如图5所示，根据依据第一变型的碳化硅半导体器件100，第四杂质区14可以与第二沟槽2的第二底表面7接触。换句话说，第二底表面7可以由第四杂质区14形成。第二沟槽2的第二侧表面6可以由源极区13、本体区21、连接区22和第四杂质区14中的每一个形成。在垂直于第二主表面42的方向上，与第二底表面7相比，第四杂质区14的上端部40可以位于更接近第一主表面41。
可选地，在垂直于第二主表面42的方向上，第四杂质区14的上端部40可以设置在与第二底表面7相同的位置。在这种情况下，第二侧表面6由源极区13、本体区21和连接区22中的每一个形成。
现在描述根据本实施例的第二变型的碳化硅半导体器件100的构造。
如图6所示，第一沟槽1可以是垂直沟槽。换句话说，在第一侧表面3和第一底表面4之间形成的第一角度θ1可以是90°。在这种情况下，在第二方向102上，第一底表面4的宽度与第一开口5的宽度基本相同。垂直沟槽可以用作图5所示的MOSFET 100的第一沟槽1。
由于制造偏差等，第一角度θ1可能稍微偏离90°。具体地，在第一侧表面3与第一底表面4之间形成的第一角度θ1可以不小于80°且不大于100°。在第二侧表面6与第二底表面7之间形成的第二角度θ2可以大于在第一侧表面3与第一底表面4之间形成的第一角度θ1。例如，第二角度θ2不小于115°且不大于135°。
现在描述根据本实施例的第三变型的碳化硅半导体器件100的构造。
如图7所示，从垂直于第二主表面42的方向看，第四杂质区14可以具有与第一沟槽1的第一底表面4重叠的第一部分61和与第二沟槽2的第二底表面7重叠的第三部分63。第一部分61在第一底表面7的纵向上延伸。从另一角度来说，第一部分61在第一方向101上延伸。第一部分61的纵向和横向分别是第一方向101和第二方向102。在第二方向102上，第一部分61的宽度可以大于第一沟槽1中的第一开口5的宽度，或者可以与第一沟槽1中的第一开口5的宽度相同。
如图7所示，从垂直于第二主表面42的方向看，第三部分63可以与第二底表面7的一部分重叠，而与第二底表面7的其余部分不重叠。第三部分63在例如第一部分61的横向上延伸。第三部分63将两个相邻的第一部分61连接在一起。第三部分63的纵向可以与第一部分61的横向相同。从另一角度来说，第三部分63的纵向和横向可以分别是第二方向102和第一方向101。在第一方向101上，第三部分63的宽度可以小于第二沟槽2中的第二开口8的宽度。在第二方向102上，第三部分63的宽度可以大于第二沟槽2中的第二开口8的宽度。
如图8和9所示，第一部分61位于第一底表面4和第二主表面42之间。第一部分61可以与第一底表面4隔开。第二漂移层17设置在第一部分61和第一底表面4之间。第三部分63与第二杂质区12接触。第三部分63位于第二底表面7和第二主表面42之间。第二杂质区12可以设置在第三部分63和第二底表面7之间，或者第三部分63可以与第二底表面7接触。如图9所示，第三部分63可以不设置在接触区15和第二主表面42之间。类似地，第三部分63可以不设置在源电极36和第二主表面42之间。
现在描述根据本实施例的第四变型的碳化硅半导体器件100的构造。根据本实施例的第四变型的碳化硅半导体器件100与根据第三变型的碳化硅半导体器件100的主要区别在于，第四杂质区14进一步具有第二部分62，并且在结构上，以其他方式类似于根据第三变型的碳化硅半导体器件100。
如图10所示，从垂直于第二主表面42的方向看，第四杂质区14可以进一步具有与接触区15重叠的第二部分62。也就是说，第四杂质区14可以具有第一部分61、第二部分62和第三部分63。第二部分62电连接到第一部分61。第二部分62通过置于它们之间的第三部分63连接到第一部分61。
第二部分62在接触区15的纵向上延伸。从另一角度来说，第二部分62在第一方向101上延伸。第二部分62的纵向和横向分别是第一方向101和第二方向102。第二部分62可以平行于第一部分61设置。在第二方向102上，第二部分62的宽度可以小于接触区15的宽度，或者可以与接触区15的宽度相同。从垂直于第二主表面42的方向上看，第二部分62的一部分可以与第二沟槽2的第二底表面7重叠。
如图10所示，在第二方向102上，第一部分61的宽度可以小于第一沟槽1中的第一开口5的宽度。在第一方向101上，第一部分61的宽度可以大于第二部分62的宽度。在第二方向102上，第二部分62的宽度可以小于第二沟槽2中的第二开口8的宽度。在第二方向102上，第二部分62的宽度可以小于源电极36的宽度。
如图11和图12所示，第一部分61设置在第一底表面4和第二主表面42之间。第二漂移层17设置在第一部分61和第一底表面4之间。第二部分62设置在接触区15和第二主表面42之间。类似地，第二部分62设置在源电极36和第二主表面42之间。第三部分63与第二杂质区12接触。第三部分63设置在第二底表面7和第二主表面42之间。
现在描述根据本实施例的第五变型的碳化硅半导体器件100的构造。
如图13所示，从垂直于第二主表面42的方向看，可以在第一方向101上与第一沟槽1相邻地设置第二沟槽2。第一沟槽1在平行于第二主表面的第一方向101上延伸。换句话说，第一沟槽1的纵向是第一方向101。多个第一沟槽1在作为第一沟槽1的横向的第二方向102上对齐。在第二方向102上，为每一个多个第一沟槽1设置一个第二沟槽2。在第一方向101上，可以交替设置第一沟槽1和第二沟槽2。多个接触区15在第一方向101上彼此隔开一定距离设置。类似地，多个接触区15在第二方向102上彼此隔开一定距离设置。
如图14所示，从垂直于第二主表面42的方向看，第二沟槽2可以被接触区15包围。具体地，第二沟槽2中的第二开口8可以由接触区15形成。从垂直于第二主表面42的方向上看，第二沟槽2与第一沟槽1之间在第一方向101上的距离可以短于第二沟槽2与第一沟槽1之间在第二方向102上的距离。
如图15所示，第二侧表面6的一部分和第一主表面41的一部分由接触区15形成。第二侧表面6由接触区15和第二杂质区12形成。第二底表面7由第二杂质区12形成。从另一角度来说，第二侧表面6和第二底表面7中的每一个均由p型杂质区形成。接触区15和第二杂质区12在第二侧表面6处与第二绝缘膜34接触。第二杂质区12在第二底表面7处与第二绝缘膜34接触。接触区15在第一主表面41处与第三绝缘膜39接触。
如图16所示，第四绝缘膜38设置在第一主表面41上。第四绝缘膜38与第一绝缘膜33和第二绝缘膜34中的每一个连续。第四绝缘膜38设置在第一绝缘膜38和第二绝缘膜34之间。导电膜60设置在第四绝缘膜38上。导电膜60与栅电极31和填充部32中的每一个连续。导电膜60设置在栅电极31和填充部32之间。导电膜60的厚度103例如为不小于300nm且不大于400nm。
如上所述，填充部32可以电连接至栅电极31。在这种情况下，希望第二侧表面6和第二底表面7由p型杂质区形成。当第二侧表面6和第二底表面7部分由n型杂质区形成时，通过置于它们之间的第二绝缘膜34，可以在n型杂质区和填充部32之间产生漏电流。相反，当第二侧表面6和第二底表面7由p型杂质区形成时，因为p型杂质区不具有隧穿电子，通过置于它们之间的第二绝缘膜34，可以抑制在p型杂质区和填充部32之间产生漏电流。
如图16所示，第一主表面41的一部分由接触区15形成。接触区15在第一主表面41处与第四绝缘膜38接触。第四绝缘膜38设置在导电膜60与接触区15之间。导电膜60与第四绝缘膜38和层间绝缘膜35中的每一个接触。导电膜60设置在第四绝缘膜38和层间绝缘膜35之间。
如图15和图16所示，源极线37可以具有第一配线层43和第二配线层44。第一配线层43设置在层间绝缘膜35上。第二配线层44设置在第一配线层43上。如图15所示，第一配线层43的一部分可以与第一主表面41接触。源电极36可以与第一配线层43接触。层间绝缘膜35通过第一配线层43与第二配线层44隔开。第一配线层43由例如氮化钛(TiN)制成。第二配线层44由例如包含铝的材料制成。
如图15所示，第四杂质区14面向第二沟槽2的第二底表面7。第四杂质区14在第二方向102上延伸(见图14)。在第二方向102上，第四杂质区14延伸到位于第二沟槽2的相对侧上的第一沟槽1附近的部分。在第二方向102上，第四杂质区14可以不面向位于第二沟槽2的相对侧上的第一沟槽1的第一底表面4。第四杂质区14可以面向第二杂质区12、接触区15和源极区13。
如图16所示，第四杂质区14在第一方向101上延伸(见图14)。第四杂质区14在第一方向101上，延伸到位于第二沟槽2的相对侧上的第一沟槽1附近的部分。第四杂质区14可以在第一方向101上，面对位于第二沟槽2的相对侧上的第一沟槽1的第一底表面4和第一侧表面3。第四杂质区14可以面对第四绝缘膜38和导电膜60。
如图17所示，第四杂质区14可以具有第二部分62，该第二部分62不面对第一沟槽1的第一底表面4并且面对接触区15。从另一角度来说，从垂直于第二主表面42的方向看，第二部分62可以设置在第二方向102上彼此相邻的两个第一沟槽1之间。第一漂移层16可以设置在第二方向102上彼此相邻的两个第二部分62之间。在第二方向102上，第二部分62的宽度105可以大于接触区15的宽度106。
现在描述根据本实施例的第六变型的碳化硅半导体器件100的构造。根据本实施例的第六变型的碳化硅半导体器件100在第四杂质区14的构造方面不同于根据第五变型的碳化硅半导体器件100，并且在其他方面与根据第五变型的碳化硅半导体器件100的构造相似。
如图18所示，第四杂质区14可以在第二方向102上延伸，以面对在第二方向102上，位于第二沟槽2的相对侧上的第一沟槽1的第一底表面4和第一侧表面3。第四杂质区14可以延伸以在第二方向102上横穿与第二沟槽2相邻的第一沟槽1，并且面对另外的相邻第一沟槽1的第一底表面4。
如图19所示，第四杂质区14可以具有面对第一沟槽1的第一底表面4的第一部分61和面对接触区15的第二部分62。从另一角度来说，从垂直于第二主表面的方向看，第四杂质区14可以具有与第一底表面4重叠的第一部分61，以及与接触区15重叠的第二部分62。第二部分62可以电连接至第一部分61。可以在第二方向102上交替地设置第一部分61和第二部分62。第一漂移层16可以在第二方向102上，设置在彼此相邻的第一部分61和第二部分62之间。在第二方向102上，第二部分62的宽度105可以小于接触区15的宽度106。在这种情况下，电流路径增加，从而允许导通电阻的减小。在第二方向102上，第二部分62的宽度105可以大于接触区15的宽度106。在这种情况下，可以在第二部分62的端部缓和电场集中，从而允许击穿电压增加。
现在描述根据本实施例的第七变型的碳化硅半导体器件100的构造。根据本实施例的第七变型的碳化硅半导体器件100在第四杂质区14的构造方面不同于根据第六变型的碳化硅半导体器件100，并且在其他方面与根据第六变型的碳化硅半导体器件100的构造相似。
如图20所示，第四杂质区14可以具有面对第一沟槽1的第一底表面4的第一部分61，而不面对接触区15。从另一角度来说，从垂直于第二主表面42的方向看，第四杂质区14具有与第一底表面4重叠的第一部分61，并且不与接触区15重叠。可以在第二方向102上彼此隔开一定距离地设置多个第一部分61。第一漂移层16可以在第二方向102上设置在彼此相邻的第一部分61之间。在第二方向102上，第一部分61的宽度111可以小于第一开口5的宽度104。在这种情况下，电流路径增加，从而允许减小导通电阻。在第二方向102上，第一部分61的宽度111可以大于第一开口5的宽度104。在这种情况下，可以在第一部分61的端部缓和电场集中，从而允许击穿电压的增加。在第二方向102上，两个相邻的第一部分61之间的间隔112可以大于第一部分61的宽度111。
现在描述制造根据本实施例的MOSFET 100的方法。
首先，执行制备碳化硅衬底的步骤。通过例如经由升华工艺切片所制造的碳化硅锭(未示出)，制备碳化硅单晶衬底50。然后，执行形成第一漂移层16的步骤。通过将例如硅烷(SiH4)和丙烷(C3H8)的混合气体用作原料气并且将例如氢气(H2)用作载气的化学气相沉积(CVD)工艺，在碳化硅单晶衬底50(见图21)上形成第一漂移层16。在外延生长期间，将诸如氮的n型杂质引入第一漂移层16。第一漂移层16具有n型导电性。
然后，执行形成第四杂质区的步骤。例如，形成掩模层(未示出)，该掩模层在将要形成第四杂质区14的区域上方具有开口。然后，将诸如铝的p型杂质注入到第一漂移层16中。由此形成第四杂质区14(见图22)。第四杂质区14形成为与第一漂移层16接触并暴露在第一漂移层16的表面处。
然后，执行形成第二漂移层的步骤。通过将例如硅烷和丙烷的混合气体用作原料气并且将例如氢气用作载气的CVD工艺，在第一漂移层16上形成第二漂移层17。在外延生长期间，将诸如氮的n型杂质引入第二漂移层17。第二漂移层17具有n型导电性。第二漂移层17与第四杂质区14和第一漂移层16中的每一个接触。
然后，执行形成源极区的步骤。将诸如磷(P)的n型杂质离子注入第二漂移层17的整个表面。由此形成源极区13。源极区13形成为与第二漂移层17接触并且在第二漂移层17的表面处暴露(见图23)。源极区13形成第一主表面41。然后，执行形成接触区的步骤。例如，形成掩模层(未示出)，该掩模层在要形成接触区15的区域上方具有开口。然后，将诸如铝的p型杂质注入到源极区13中。由此形成与源极区13接触的接触区15(见图2)。
然后，执行形成第二沟槽的步骤。具体地，形成掩模(未示出)，该掩模在将要形成第二沟槽2(见图1)的位置上方具有开口。使用该掩模，通过蚀刻去除源极区13的一部分和漂移区11的一部分。可以采用的蚀刻工艺的示例包括反应性离子蚀刻，并且尤其是感应耦合等离子体反应离子蚀刻。具体地，可以采用将例如六氟化硫(SF6)或SF6和氧气(O2)的混合气体用作反应气体的感应耦合等离子体反应离子蚀刻。蚀刻在将要形成第二沟槽2的区域中形成凹部，该凹部具有基本上垂直于第一主表面41的侧部以及与该侧部连续并且基本上平行于第一主表面41的底部。
然后，在凹部中执行热蚀刻。可以例如通过利用在第一主表面41上形成的掩模，在包括具有至少一种或多种类型的卤素原子的反应性气体的气氛中加热来执行热蚀刻。至少一种或多种类型的卤素原子包括氯(Cl)原子和氟(F)原子中的至少一个。例如，该气氛包括氯(Cl2)、三氯化硼(BCl3)、SF6或四氟化碳(CF4)。例如，使用例如氯气和氧气的混合气体作为反应气体，在不小于800℃且不大于900℃的热处理温度下执行热蚀刻。除了上述氯气和氧气之外，反应性气体还可以包括载气。可以使用的载气的例子包括氮气、氩气和氦气。
上述热蚀刻在第一主表面41中形成第二沟槽2(参见图24)。第二沟槽2由第二侧表面6和第二底表面7限定。第二侧表面6由源极区13和漂移区11形成。第二底表面7由漂移区11形成。在第二侧表面6与第二底表面7之间形成的第二角度θ2例如为不小于115°且不大于135°。然后从第一主表面41去除掩模。
然后，执行形成第二杂质区的步骤。将诸如铝的p型杂质朝向第二漂移层17注入到整个第一主表面41中。由此形成与第四杂质区14接触的第二杂质区12(见图25)。第二杂质区12包括本体区21、第一连接区22和第二连接区23。本体区21形成为与源极区13接触。第一连接区22形成为在第二沟槽2的第二侧表面6处暴露。第二连接区23形成为在第二底表面7处暴露。
然后，执行活化退火以激活已经注入到碳化硅衬底10中的杂质离子。活化退火优选地以不小于1500℃且不大于1900℃，例如大约1700℃的温度进行。活化退火例如进行约30分钟的时间。活化退火优选在例如Ar气氛的惰性气体气氛中进行。
然后，执行形成第一沟槽的步骤。具体地，形成掩模(未示出)，该掩模在要形成第一沟槽1(见图1)的位置的上方具有开口。使用掩模，通过蚀刻去除源极区13的一部分、本体区21的一部分和漂移区11的一部分。可以采用的蚀刻工艺的示例包括反应离子蚀刻，并且尤其是感应耦合等离子体反应离子蚀刻。具体地，可以采用将例如六氟化硫(SF6)或SF6和氧气(O2)的混合气体用作反应气体的感应耦合等离子体反应离子蚀刻。蚀刻在将要形成第一沟槽1的区域中形成凹部，该凹部具有基本上垂直于第一主表面41的侧部以及与该侧部连续且基本上平行于第一主表面41的底部。
然后，在凹部中执行热蚀刻。可以通过例如利用在第一主表面41上形成的掩模，在包括具有至少一种或多种类型的卤素原子的反应性气体的气氛中加热来执行热蚀刻。至少一种或多种类型的卤素原子包括氯原子和氟原子中的至少一个。该气氛包括例如氯、三氯化硼、SF6或四氟化碳。例如，将氯气和氧气的混合气体用作反应气体，以不小于800℃且不大于900℃的热处理温度进行热蚀刻。除了上述氯气和氧气之外，反应性气体还可以包括载气。可以使用的载气的例子包括氮气、氩气和氦气。
上述热蚀刻在第一主表面41中形成第一沟槽1(参见图26)。第一沟槽1由第一侧表面3和第一底表面4限定。第一侧表面3由源极区13、本体区21和漂移区11形成。第一底表面4由漂移区11形成。在第一侧表面3与第一底表面4之间形成的第一角度θ1例如为不小于115°且不大于135°。然后从第一主表面41去除掩模。
然后，执行形成绝缘膜的步骤。例如通过碳化硅衬底10的热氧化形成第一绝缘膜33、第二绝缘膜34和第三绝缘膜39。具体地，例如，在包括氧气的气氛中，以不小于1300℃且不大于1400℃的温度加热碳化硅衬底10。由此形成与第一侧表面3和第一底表面4中的每一个接触的第一绝缘膜33、与第二侧表面6和第二底表面7中的每一个接触的第二绝缘膜34，和与第一主表面41接触的第三绝缘膜39。
然后，可以在一氧化氮(NO)气体气氛中使碳化硅衬底10经受热处理(NO退火)。在NO退火中，例如，使碳化硅衬底10在不小于1100℃且不大于1400℃的条件下保持约1小时。由此将氮原子引入到第一绝缘膜33和本体区21之间的界面区域中。结果，抑制了在界面区域中形成界面状态，从而允许提高沟道迁移率。
在NO退火之后，可以执行将氩(Ar)用作气氛气体的Ar退火。以等于或高于用于上述NO退火的加热温度的加热温度下执行Ar退火。Ar退火例如进行约一小时的时间。从而进一步抑制了在第一绝缘膜33和本体区21之间的界面区域中形成界面状态。作为气氛气体，可以使用诸如氮气的另一种惰性气体代替Ar气体。
然后，执行形成栅电极和填充部的步骤。栅电极31形成在第一绝缘膜33上。填充部32形成在第二绝缘膜34上。例如通过低压化学气相沉积(LP-CVD)工艺形成栅电极31和填充部32。栅电极31和填充部32由例如包含导电杂质的多晶硅制成。栅电极31形成为填充第一沟槽1的至少一部分。填充部32形成为填充第二沟槽2的至少一部分。从而使栅电极31的上表面与填充部32的上表面基本齐平。
然后，执行形成层间绝缘膜的步骤。例如通过CVD工艺形成层间绝缘膜35。层间绝缘膜35是例如包括二氧化硅的材料。形成层间绝缘膜35以覆盖栅电极31、填充部32、第一绝缘膜33、第二绝缘膜34和第三绝缘膜39。
然后，执行形成源电极的步骤。通过蚀刻去除层间绝缘膜35的一部分和第三绝缘膜39的一部分，以暴露源极区13和接触区15。然后，形成在第一主表面41处，与源极区13和接触区15接触的源电极36。例如通过溅射工艺形成源电极36。源电极36由例如包括Ti、Al和Si的材料制成。
然后，进行合金化退火。例如，与源极区13和接触区15接触的源电极36在不小于900℃且不大于1100℃的温度下保持约5分钟。因此，源电极36的至少一部分与碳化硅衬底10中包括的硅反应，并且被硅化。由此形成与源极区13欧姆接触的源电极36。源电极36可以与接触区15欧姆接触。然后，形成源极线37。例如，源极线37由包括铝的材料制成。源极线37形成为与源电极36接触，并且覆盖层间绝缘膜35。
然后，执行形成漏电极的步骤。例如通过溅射工艺形成与第二主表面42接触的漏电极51。漏电极51例如由包括NiSi或TiAlSi的材料制成。以此方式，完成了根据本实施例的MOSFET 100(见图1和图2)。
尽管在该实施例中，已经将n型描述为第一导电类型，并且将p型描述为第二导电类型，但是p型可以是第一导电类型，并且n型可以是第二导电类型。另外，尽管在该实施例中，参考MOSFET作为示例描述了碳化硅半导体器件100，但是碳化硅半导体器件100可以是例如绝缘栅双极晶体管(IGBT)。例如，通过扫描电容显微镜(SCM)或二次离子质谱法(SIMS)，测量上述各杂质区中的p型杂质的浓度和n型杂质的浓度。例如通过SCM或SIMS识别p型区域和n型区域之间的边界表面(即，PN界面)的位置。
现在将描述根据本实施例的碳化硅半导体器件的功能和效果。
根据依据本实施例的碳化硅半导体器件100，第一主表面41设置有第一沟槽1和第二沟槽2。第二杂质区12具有电连接到第四杂质区14并沿着第二沟槽2的第二侧表面6，向第四杂质区14延伸的连接区22。
当第一主表面41设置有第二沟槽2时，可以通过离子注入到整个第一主表面41中来形成连接区22，而无需使用注入掩模。因此，可以通过简单的工艺将第四杂质区14连接至第二杂质区12。结果，与第四杂质区14未连接至第二杂质区12(即，当第四杂质区14浮置时)的示例相比，可以改善碳化硅半导体器件的开关特性。
根据依据本实施例的碳化硅半导体器件100，从垂直于第二主表面42的方向看，在每个单位单元120中，第二沟槽2中的开口8的面积可以小于第一沟槽1中的开口5的面积。通过使形成连接区22的区域更小，可以确保更大的沟道区域。结果，可以减小导通电阻。
此外，根据本实施例的碳化硅半导体器件100可以进一步包括电连接至第三杂质区13的源电极36。从垂直于第二主表面42的方向看，在每个单位单元120中，源电极36的面积可以大于第二沟槽2中的开口8的面积。通过使形成连接区22的区域更小，可以确保源电极36的更大面积。结果，可以减小源电极36和碳化硅衬底10之间的接触电阻。
此外，根据依据本实施例的碳化硅半导体器件100，从垂直于第二主表面42的方向上看，第二沟槽2中的开口8的面积可以大于第二底表面7的面积。因此，可以在不使用倾斜离子注入的情况下形成连接区22。
此外，根据本实施例的碳化硅半导体器件100进一步包括：设置在第二绝缘膜34上的填充部32；以及覆盖栅电极31和填充部32中的每一个的层间绝缘膜35。因此填充第二沟槽2，使得可以抑制设置在第二沟槽2上的层间绝缘膜35中的凹陷的形成。结果，可以抑制在设置在层间绝缘膜35上的源极线37中形成空腔。
此外，根据依据本实施例的碳化硅半导体器件100，从垂直于第二主表面42的方向看，第一沟槽1可以在平行于第二主表面42的第一方向101上延伸，并且可以在第一方向101上，紧临第一沟槽1设置第二沟槽2。与在第二方向102上紧临第一沟槽1设置第二沟槽2的示例相比，可以减小单元间距。
应当理解，本文公开的实施例在各个方面都是说明性的而非限制性的。本发明的范围由权利要求的术语而不是以上的描述限定，并且旨在包括在与权利要求的术语等效的含义和范围内的任何改进。
参考符号列表
1 第一沟槽；
2 第二沟槽；
3 第一侧表面；
4 第一底表面；
5 开口(第一开口)；
6 第二侧表面；
7 第二底表面；
8 开口(第二开口)；
9 边界部；
10 碳化硅衬底；
11 第一杂质区(漂移区)；
12 第二杂质区；
13 第三杂质区(源极区)；
14 第四杂质区；
15 第五杂质区(接触区)；
16 第一漂移层；
17 第二漂移层；
18 碳化硅外延层；
21 本体区；
22 第一连接区(连接区)；
23 第二连接区；
31 栅电极；
32 填充部；
33 第一绝缘膜；
34 第二绝缘膜；
35 层间绝缘膜；
36 源电极；
37 源极线；
38 第四绝缘膜；
39 第三绝缘膜；
40 上端部；
41 第一主表面；
42 第二主表面；
43 第一配线层；
44 第二配线层；
50 碳化硅单晶衬底；
51 漏电极；
60 导电膜；
61 第一部分；
62 第二部分；
63 第三部分；
81 第二弯曲部；
82 第二直线部；
91 第一弯曲部；
92 第一直线部；
100 碳化硅半导体器件(MOSFET)；
101 第一方向；
102 第二方向；
103 厚度；
104、105、106、111 宽度；
112 间隔；
120 单位单元。

Claims (13)

1.一种碳化硅半导体器件，包括碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反的第二主表面，
所述第一主表面设置有第一沟槽和第二沟槽，
所述第一沟槽由第一侧表面和与所述第一侧表面连续的第一底表面限定；
所述第二沟槽由第二侧表面和与所述第二侧表面连续的第二底表面限定；
所述碳化硅衬底包括：
第一杂质区，所述第一杂质区具有第一导电类型，
第二杂质区，所述第二杂质区与所述第一杂质区接触并且具有不同于所述第一导电类型的第二导电类型，
第三杂质区，所述第三杂质区设置在所述第二杂质区上，以便与所述第一杂质区分离并且具有所述第一导电类型，以及
第四杂质区，所述第四杂质区设置在所述第二主表面和所述第二底表面之间并且具有所述第二导电类型，
所述碳化硅半导体器件进一步包括：
第一绝缘膜，所述第一绝缘膜与所述第一侧表面和所述第一底表面中的每一个接触；
栅电极，所述栅电极设置在所述第一绝缘膜上；以及
第二绝缘膜，所述第二绝缘膜与所述第二侧表面和所述第二底表面中的每一个接触，
所述第二杂质区具有连接区，所述连接区电连接到所述第四杂质区，并且沿着所述第二侧表面朝向所述第四杂质区延伸。
2.根据权利要求1所述的碳化硅半导体器件，其中，
从垂直于所述第二主表面的方向看，在每个单位单元中，所述第二沟槽中的开口的面积小于所述第一沟槽中的开口的面积。
3.根据权利要求1或2所述的碳化硅半导体器件，进一步包括电连接到所述第三杂质区的源电极，其中，
从垂直于所述第二主表面的所述方向看，在每个单位单元中，所述源电极的面积大于所述第二沟槽中的所述开口的所述面积。
4.根据权利要求1至3中的任一项所述的碳化硅半导体器件，其中，
所述第四杂质区与所述第二底表面分离。
5.根据权利要求1至3中的任一项所述的碳化硅半导体器件，其中，
所述第四杂质区与所述第二底表面接触。
6.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中，
从垂直于所述第二主表面的所述方向看，所述第一沟槽具有条带形状。
7.根据权利要求1至6中的任一项所述的碳化硅半导体器件，其中，
从垂直于所述第二主表面的所述方向看，所述第二沟槽中的所述开口的所述面积大于所述第二底表面的面积。
8.根据权利要求1至7中的任一项所述的碳化硅半导体器件，其中，
所述第一侧表面与所述第一底表面之间形成的角度不小于80°且不大于100°，以及所述第二侧表面与所述第二底表面之间形成的角度大于所述第一侧表面与所述第一底表面之间形成的所述角度。
9.根据权利要求1至8中的任一项所述的碳化硅半导体器件，进一步包括：
设置在所述第二绝缘膜上的填充部；以及
覆盖所述栅电极和所述填充部中的每一个的层间绝缘膜。
10.根据权利要求1至9中的任一项所述的碳化硅半导体器件，其中，
从垂直于所述第二主表面的所述方向看，所述第四杂质区具有与所述第一底表面重叠的第一部分。
11.根据权利要求10所述的碳化硅半导体器件，其中，
所述碳化硅衬底进一步包括与所述第三杂质区接触并且具有所述第二导电类型的第五杂质区，以及
从垂直于所述第二主表面的所述方向看，所述第四杂质区具有与所述第五杂质区重叠并且电连接到所述第一部分的第二部分。
12.根据权利要求1至11中的任一项所述的碳化硅半导体器件，其中，
从垂直于所述第二主表面的所述方向看，所述第一沟槽在与所述第二主表面平行的第一方向上延伸，以及所述第二沟槽在所述第一方向上与所述第一沟槽相邻地设置。
13.一种碳化硅半导体器件，包括碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反的第二主表面，
所述第一主表面设置有第一沟槽和第二沟槽，
所述第一沟槽由第一侧表面和与所述第一侧表面连续的第一底表面限定；
所述第二沟槽由第二侧表面和与所述第二侧表面连续的第二底表面限定；
所述碳化硅衬底包括：
第一杂质区，所述第一杂质区具有第一导电类型，
第二杂质区，所述第二杂质区与所述第一杂质区接触并且具有不同于所述第一导电类型的第二导电类型，
第三杂质区，所述第三杂质区设置在所述第二杂质区上，以便与所述第一杂质区分离并且具有所述第一导电类型，以及
第四杂质区，所述第四杂质区设置在所述第二主表面和所述第二底表面之间并且具有所述第二导电类型，
所述碳化硅半导体器件进一步包括：
第一绝缘膜，所述第一绝缘膜与所述第一侧表面和所述第一底表面中的每一个接触；
栅电极，所述栅电极设置在所述第一绝缘膜上；
第二绝缘膜，所述第二绝缘膜与所述第二侧表面和所述第二底表面中的每一个接触；
源电极，所述源电极电连接到所述第三杂质区；
填充部，所述填充部设置在所述第二绝缘膜上；以及
层间绝缘膜，所述层间绝缘膜覆盖所述栅电极和所述填充部中的每一个，
所述第二杂质区具有连接区，所述连接区电连接到所述第四杂质区，并且沿着所述第二侧表面朝向所述第四杂质区延伸，
从垂直于所述第二主表面的方向看，在每个单位单元中，所述第二沟槽中的开口的面积小于所述第一沟槽中的开口的面积，
从垂直于所述第二主表面的所述方向看，在每个单位单元中，所述源电极的面积大于所述第二沟槽中的所述开口的所述面积，
从垂直于所述第二主表面的所述方向看，所述第二沟槽中的所述开口的所述面积大于所述第二底表面的面积，以及
从垂直于所述第二主表面的所述方向看，所述第一沟槽在平行于所述第二主表面的第一方向上延伸，并且所述第二沟槽在所述第一方向上与所述第一沟槽相邻地设置。
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