JP2021197468A - 半導体装置 - Google Patents

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Abstract

【課題】基板の上面上に突出する半導体層であるフィンの表面にチャネル形成領域を有するＦｉｎＦＥＴにおいて、フィンの角部のチャネルが低い電圧でＯＮ状態となることを防ぎ、急峻なＯＮ／ＯＦＦ動作を可能にする。【解決手段】底面にドレイン領域を備えたｎ型のエピタキシャル基板の上面に、ゲート電極が埋め込まれた複数のトレンチ８を有し、隣り合うトレンチ８同士の間の突出部であるフィンの表面にチャネル領域が形成されるＭＯＳＦＥＴにおいて、フィンの側面を構成するｐ型のボディ層３と、フィンの上面の端部である角部を構成するｐ＋型の半導体領域９とを形成する。【選択図】図１

Description

本発明は、半導体装置であって、特にトレンチ構造を有するものに関する。
近年、実効的なチャネル幅（ゲート幅）を広げることが可能なＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として、基板上に突出する板状のフィンの表面にチャネルが形成されるＦｉｎＦＥＴが研究されている。例えば、ＳｉＣ基板上のＦｉｎＦＥＴでは、（０００１）面の基板の上面に形成したトレンチの側面であって、移動度の高い（１１−２０）面または（１−１００）面をチャネルとして利用することで、実効的なチャネル幅を広げることができる。これにより、チャネル寄生抵抗を低減できるため、ＭＯＳＦＥＴのオン抵抗を低減することができる。
特許文献１（国際公開第２００５／０７４０３６号）には、基体平面から突起した半導体層をチャネル形成領域として有するＦｉｎＦＥＴが開示されている。ここでは、チャネル形成領域における半導体層上部に、その下方部分より不純物濃度が高いチャネル不純物濃度調整領域を形成することで、半導体層上部コーナー部における寄生トランジスタの形成を抑制することが記載されている。
国際公開第２００５／０７４０３６号
しかしながら、ＦｉｎＦＥＴにおいては、フィン上部の角部において電界が集中し、当該角部に、フィンの側面の正規チャネルより先にＯＮする寄生チャネルが生じることが考えられる。その結果、ＭＯＳＦＥＴはしきい値がばらついたデバイスとなり、ＯＮ／ＯＦＦが緩やかな低性能デバイスとなる。
本発明の目的は、半導体装置の性能を向上させることにある。特に、フィンの角部のチャネルが低い電圧でＯＮ状態となることを防ぎ、急峻なＯＮ／ＯＦＦ動作が可能なＦｉｎＦＥＴを実現する。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、第１導電型の半導体基板と、前記半導体基板の上面に形成され、第１方向に並ぶ複数のトレンチと、前記第１方向において隣り合う２つの前記トレンチ同士の間において、前記トレンチの底面から上方に突出する突出部と、前記突出部の前記第１方向の側面を含む前記突出部内に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、前記突出部の前記側面の上端である角部に形成され、前記第１半導体領域の不純物濃度の２倍以上の不純物濃度を有する、前記第２導電型の第２半導体領域と、平面視で前記第１方向に交わる第２方向において、前記突出部の一方の端部に接続された、前記第１導電型の第３半導体領域と、前記第２方向において、前記突出部の他方の端部に接続された、前記第１導電型の第４半導体領域と、複数の前記トレンチのそれぞれの内側にゲート絶縁膜を介して埋め込まれたゲート電極と、を有し、前記ゲート電極、前記第１半導体領域、前記第３半導体領域および前記第４半導体領域は、電界効果トランジスタを構成しているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、半導体装置の性能を向上できる。特に、フィンの角部のチャネルが低い電圧でＯＮ状態となることを防ぎ、急峻なＯＮ／ＯＦＦ動作が可能なＦｉｎＦＥＴを実現できる。
実施の形態である半導体装置を示す鳥瞰図である。 実施の形態である半導体装置を示す平面図である。 図２のＡ−Ａ線における断面図である。 図２のＢ−Ｂ線における断面図である。 実施の形態である半導体装置を構成するフィンの不純物濃度およびしきい値電圧と深さとの関係を表すグラフである。 実施の形態である半導体装置を構成するフィンの各部分における電圧と電流との関係を表すグラフである。 図２のＣ−Ｃ線における断面図である。 実施の形態である半導体装置における電圧と電流との関係を示すグラフである。 実施の形態の変形例１である半導体装置を示す断面図である。 実施の形態の変形例１である半導体装置を示す鳥瞰図である。 実施の形態の変形例２である半導体装置を示す断面図である。 実施の形態の変形例３である半導体装置を示す断面図である。 実施の形態の変形例４である半導体装置を示す断面図である。 実施の形態の変形例４である半導体装置を示す断面図である。 比較例である半導体装置を示す鳥瞰図である。 比較例である半導体装置における電圧と電流との関係を示すグラフである。 比較例である半導体装置を構成するフィンの不純物濃度およびしきい値電圧と深さとの関係を表すグラフである。 比較例である半導体装置における寄生チャネルの電流経路を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
また、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−−」、「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
＜改善の余地の詳細＞
以下に、図１５および図１６を用いて、改善の余地の詳細について説明する。図１５は、比較例の半導体装置を示す鳥瞰図である。図１６は、比較例の半導体装置における電圧と電流との関係を示すグラフである。図１５では、エピタキシャル層上の構造体、つまり、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソースプラグなどの図示を省略している。
図１５には、比較例のトレンチ型ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）であるＳｉＣパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を示している。以下では、この素子を単にＭＯＳＦＥＴまたはＦｉｎＦＥＴと呼ぶ場合がある。なお、後に変形例４で説明する横型ＭＯＳＦＥＴはＤＭＯＳではないが、ここではＤＭＯＳおよび横型ＭＯＳＦＥＴを含めてＭＯＳＦＥＴと呼ぶ。
図１５に示すように、比較例では、ＳｉＣ（炭化ケイ素）から成るｎ＋型のＳｉＣ基板（図示しない）の上面上に、ｎ＋型のＳｉＣ基板よりも不純物濃度が低いＳｉＣから成るｎ型のエピタキシャル層（半導体層）２が形成されている。エピタキシャル層２はドリフト層として機能する。エピタキシャル層２の厚さは、例えば５〜５０μｍ程度である。
エピタキシャル層２の上面から所定の深さを有して、エピタキシャル層２内にはｐ型のボディ層（ウェル領域）３が形成されており、ボディ層３は、ボディ層３の上面からボディ層３の途中深さに亘って形成されたｐ＋＋型のボディ層コンタクト領域７を介して、ソース電極（図示しない）と電気的に接続されている。
エピタキシャル層２内には、エピタキシャル層２の上面から所定の深さを有してＪＦＥＴ領域４が形成されている。ボディ層３、ＪＦＥＴ領域４およびボディ層コンタクト領域７は、いずれもＹ方向に延在している。ＪＦＥＴ領域４とボディ層コンタクト領域７との間のボディ層３の上面には、Ｙ方向に並んで複数のトレンチ８が形成されている。トレンチ８はボディ層３の途中深さまで形成されている、Ｙ方向において隣り合うトレンチ８同士の間に形成され、Ｘ方向に延在する板状の突出部（半導体層）を、以下ではフィンと呼ぶ。フィンの上面から下面に亘ってボディ層３が形成されている。フィン内のボディ層３とＪＦＥＴ領域４との間に亘って、ｎ＋型の電流拡散領域６が形成されている。また、フィン内のボディ層３とボディ層コンタクト領域７との間に亘って、ｎ＋＋型のソース領域５が形成されており、ソース領域５はソース電極と電気的に接続されている。
トレンチ８内には、ゲート絶縁膜（図示しない）を介してゲート電極（図示しない）が形成されている。ＭＯＳＦＥＴは、少なくとも、チャネル形成領域を含むフィンと、ソース領域５と、ドレイン領域（ＳｉＣ基板）と、トレンチ８内のゲート電極とにより構成されている。
ゲート電極がＯＮ状態のとき、ＭＯＳＦＥＴを流れる電子は、ｎ＋＋型のソース領域５から、ゲート電極と隣り合うトレンチ８の側面（フィンの側面）のｐ型のボディ層３に形成されたチャネルを通る。その後、電子は、ｎ型のＪＦＥＴ領域４、ｎ型のエピタキシャル層２、ドレイン領域であるｎ＋型のＳｉＣ基板、および、ＳｉＣ基板の底部のドレイン配線用電極（図示しない）へ順に移動する。
比較例のＭＯＳＦＥＴのようにフィンにチャネルが形成されるＦｉｎＦＥＴでは、トレンチの角部、つまり、フィンの側面の上端に電界が集中し易い。この電界集中により、フィンの角部では、フィンの側面に比べてチャネルが形成され易い。本願でいうフィンの角部またはトレンチの角部とは、フィンまたはトレンチの下端の角部ではなく、上端の角部を指す。
図１６に、横軸をゲート−ソース間の電圧（ゲート電圧）とし、縦軸をドレイン電流とするグラフを示す。図１６では、フィンの側面の電流のグラフを破線で示し、フィンの角部の電流のグラフを実線で示し、それらの電流を合計した電流のグラフを、丸いプロットにより示している。図１６に示すように、フィンの側面に比べ、フィンの角部では８Ｖほど低いゲート電圧で電流が流れる始めるため、ＭＯＳＦＥＴ全体では、ＯＮ時に緩やかに電流が立ち上がる。
すなわち、比較例のＭＯＳＦＥＴでは、正規チャネルが形成されるフィンの側面に比べ、フィンの角部の寄生チャネルが低い電圧でＯＮ状態となるため、ＭＯＳＦＥＴは、しきい値電圧がばらついたデバイスとなり、ＯＮ／ＯＦＦが緩やかな低性能デバイスとなる。
このように、ＦｉｎＦＥＴを備えた半導体装置において、フィンの角部のチャネルが低い電圧でＯＮ状態となることを防ぐことは、改善の余地として存在する。
そこで、本願の実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
（実施の形態）
以下、トレンチ（溝、凹部）内の側面をチャネル領域として有するＳｉＣパワーＭＯＳＦＥＴ、つまりトレンチ型ＤＭＯＳを例とし、半導体装置について図面を用いて説明する。
＜半導体装置の構造＞
本実施の形態による半導体装置であるＭＯＳＦＥＴの構造について、図１〜図４を用いて説明する。図１は、本実施の形態の半導体装置を示す鳥瞰図である。図２は、本実施の形態の半導体装置を示す平面図である。図３および図４は、本実施の形態の半導体装置を示す断面図である。図３は図２のＡ−Ａ線における断面図であり、トレンチおよびトレンチ内のゲート電極を含む断面図である。図４は図２のＢ−Ｂ線における断面図であり、トレンチを含まない箇所の断面図である。図１では、エピタキシャル層上の構造体、つまり、図３に示すゲート絶縁膜、ゲート電極、層間絶縁膜およびソースプラグなどの図示を省略している。
説明中に用いるＸＹＺ座標軸は、図中に示す方向で定義する。本願では、Ｚ方向（Ｚ軸方向）は、ＳｉＣ基板の結晶面のうち、（０００１）面に対し垂直な方向であり、Ｘ方向（Ｘ軸方向）およびＹ方向（Ｙ軸方向）は、（１１−２０）面あるいは（１−１００）面のそれぞれに対し垂直な方向である。Ｘ方向およびＹ方向のそれぞれはＳｉＣエピタキシャル基板の上面（主面）に沿う方向であり、Ｚ方向は、ＳｉＣエピタキシャル基板の厚さ方向（高さ方向、深さ方向）である。Ｘ方向、Ｙ方向およびＺ方向のそれぞれは互いに直交する関係にある。すなわち、Ｘ方向およびＹ方向は、平面視で互いに交わる。

図３および図４に示すように、本実施の形態の半導体装置は、ｎ型の炭化ケイ素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と呼ぶ）を有している。ＳｉＣエピタキシャル基板は、ｎ＋型のＳｉＣ基板１と、ｎ＋型のＳｉＣ基板１上に形成されたｎ型のエピタキシャル層（半導体層）２とを備えている。エピタキシャル層２はドリフト層として機能する。エピタキシャル層２の厚さは、例えば５〜５０μｍ程度である。
図１〜図４に示すように、エピタキシャル層２の上面から所定の深さを有して、エピタキシャル層２内にはｐ型半導体領域であるボディ層（ウェル領域）３が形成されている。エピタキシャル層２の上面（ボディ層３の上面）から所定の深さを有して、ボディ層３内には、ｐ＋＋型半導体領域であるボディ層コンタクト領域７と、Ｎ（窒素）を不純物とするｎ＋＋型半導体領域であるソース領域５と、Ｎ（窒素）を不純物とするｎ＋型半導体領域である電流拡散領域６とが形成されている。また、ボディ層３の上面から、ボディ層３の途中深さに亘って、トレンチ８が形成されている。
ボディ層３、ソース領域５、電流拡散領域６およびボディ層コンタクト領域７は、Ｙ方向に延在し、ボディ層３の上面からボディ層３の途中深さに亘って形成されている。トレンチ８は、Ｙ方向に並んで複数形成されている。平面視における複数のトレンチ８のそれぞれの形状は、例えば、Ｘ方向に延在する長方形である。全てのトレンチ８は、Ｘ方向に沿う側面である（１１−２０）面または（１−１００）面にチャネルが形成されるように、Ｘ方向において隣り合うソース領域５と電流拡散領域６との間に形成されている。
ボディ層コンタクト領域７およびソース領域５は、エピタキシャル層２上に形成されたソース配線用電極（図示しない）にソースプラグ（ソース用導電性接続部、ソース電極）１３を介して電気的に接続されている。すなわち、ボディ層３はボディ層コンタクト領域７およびソースプラグ１３を介してソース配線用電極に電気的に接続されている。
平面視において、ボディ層３と隣接するエピタキシャル層２内には、エピタキシャル層２の上面から所定の深さを有してＪＦＥＴ領域４が形成されている。つまり、ＪＦＥＴ領域４はエピタキシャル層２と接している。ＪＦＥＴ領域４は、Ｘ方向において隣り合うボディ層３同士の間に配置され、Ｙ方向に延在するｎ型半導体領域である。すなわち、Ｘ方向において、順にソース領域、トレンチ８、電流拡散領域６およびＪＦＥＴ領域４が並んでいる。ＪＦＥＴ領域４のｎ型不純物濃度は、エピタキシャル層２のｎ型不純物濃度と同じでもよいが、エピタキシャル層２のｎ型不純物濃度より高くてもよい。ＪＦＥＴ領域４のｎ型不純物濃度は、電流拡散領域６のｎ型不純物濃度よりも低い。
Ｘ方向において、ボディ層３の上面の中央（図３の左端または右端）にはボディ層コンタクト領域７が形成されている。Ｘ方向において、ボディ層３の上面には、ボディ層コンタクト領域７からボディ層３の両隣りのＪＦＥＴ領域４のそれぞれに向かって、順にソース領域５、トレンチ８および電流拡散領域６が配置されている。なお、電流拡散領域６の端部のうち、ソース領域５と反対側の端部はボディ層３と平面視で重なっておらず、ボディ層３と隣接するエピタキシャル層２内に形成されている。ここでは、電流拡散領域６の当該端部は、ＪＦＥＴ領域４と平面視で重なっている。また、ＪＦＥＴ領域４とボディ層３とは、ほぼ同等の深さを有している。ボディ層コンタクト領域７とソース領域５とは互いに接している。ソース領域５とボディ層３とは互いに接しており、電流拡散領域６とボディ層３とは互いに接している。電流拡散領域６とＪＦＥＴ領域４とは、互いに接している。
Ｙ方向において隣り合うトレンチ８同士の間において、トレンチ８の底面から上方に突出する板状の突出部（半導体層）を、ここではフィンと呼ぶ。フィンは、Ｘ方向に延在している。フィン内には、主にボディ層３が形成されており、フィンの上面には、ｐ＋型の半導体領域（高濃度層、電界緩和層）９が形成されている。半導体領域９は、フィンの上面（エピタキシャル層２の上面、ボディ層３の上面）から、フィンの途中深さに亘って形成されている。すなわち、半導体領域９の下において、フィンの側面からフィン内に亘って、ボディ層３が形成されている。
ソース領域５、電流拡散領域６および半導体領域９のそれぞれは、トレンチ８の深さよりも浅く形成されており、半導体領域９はソース領域５および電流拡散領域６のいずれよりも浅く形成されている。半導体領域９は、少なくともフィンの上面のＹ方向における端部、つまり角部に形成されている。言い換えれば、フィンの側面の上端である角部に、半導体領域９が形成されている。すなわち、半導体領域９は、フィンの角部の電界を緩和するために設けられたｐ型高濃度層であるが、ここでは、Ｙ方向におけるフィンの両端の角部同士の間に亘って形成されている。フィンの側面の上端には、半導体領域９が形成されている。
なお、ここではフィンが矩形または台形などの断面形状を有している場合を想定して、フィンの側面と上面との境界部を角部と呼ぶが、フィンの角部は丸みを帯びていることが考えられる。その場合であっても、本願では、フィンの側面と上面との境界部を角部と呼ぶ。
フィンのＸ方向における一方の端部はソース領域５に接続されており、フィンのＸ方向における他方の端部は電流拡散領域６に接続されている。つまり、Ｘ方向において、フィンおよびトレンチ８と、ソース領域５および電流拡散領域６とは、互いに離間しておらず接している。ソース領域５および電流拡散領域６のそれぞれの一部は、フィン内に形成されていてもよい。このとき、ソース領域５とボディ層３とは、トレンチ８の側面のうち、Ｘ方向に延在する側面において互いに接している。また、電流拡散領域６とボディ層３とは、トレンチ８の側面のうち、Ｘ方向に延在する側面において互いに接している。
トレンチ８の側面のうち、Ｘ方向において対向する２つの側面の一方にはソース領域５が接し、他方には電流拡散領域６が接しており、その他の側面（Ｙ方向において対向する側面）にはソース領域５と電流拡散領域６との間のボディ層３および半導体領域９が接している。トレンチ８はソース領域５および電流拡散領域６のいずれよりも深く形成されており、ボディ層３よりも浅く形成されている。このため、トレンチ８の底面はｐ型のボディ層３に接しており、ボディ層３の下のエピタキシャル層２には達していない。
図３に示すように、トレンチ８内を含むエピタキシャル層２上には、ゲート絶縁膜１０を介してゲート電極１１が形成されている。すなわち、トレンチ８の内側には、ゲート絶縁膜１０を介してゲート電極１１が埋め込まれている。フィン、ソース領域５および電流拡散領域６のそれぞれの上にも、ゲート絶縁膜１０を介してゲート電極１１が形成されている。
エピタキシャル層２、ゲート絶縁膜１０およびゲート電極１１のそれぞれの上には、例えば酸化シリコン膜から成る層間絶縁膜１２が形成されている。ゲート絶縁膜１０および層間絶縁膜１２から成る積層膜は、ゲート電極１１から離間する位置に貫通孔を有しており、当該貫通孔内には、導電性接続部であるソースプラグ１３が形成されている。ソースプラグ１３はボディ層コンタクト領域７およびソース領域５に電気的に接続されている。ソースプラグ１３とボディ層コンタクト領域７およびソース領域５とは互いに直接接続されていてもよく、他の金属膜またはシリサイド層を介して接続されていてもよい。ソースプラグ１３はソース配線用電極に電気的に接続されている。また、ゲート電極１１は、ゲート電極１１上の層間絶縁膜１２を貫通するゲートプラグを介して、ゲート配線用電極（図示しない）に電気的に接続されている。ＳｉＣ基板１の裏面（底面）は、ドレイン配線用電極（ドレイン電極）１４により覆われている。つまり、ＳｉＣ基板１はドレイン領域を構成しており、ＳｉＣ基板１にはドレイン配線用電極１４が電気的に接続されている。
本実施の形態のＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）は、少なくとも、ソース領域５、フィン、ドレイン領域（ＳｉＣ基板１）およびゲート電極１１を有している。また、ＭＯＳＦＥＴは、ドレイン電極（ドレイン配線用電極１４）に電気的に接続されたｎ型層である電流拡散領域６、ＪＦＥＴ領域４およびエピタキシャル層２を有している。つまり、電流拡散領域６は、ＪＦＥＴ領域４およびエピタキシャル層２を介して、エピタキシャル基板の底面に形成されたドレイン領域に電気的に接続されている。また、ＭＯＳＦＥＴは、チャネル形成領域として、フィンの側面を構成するボディ層３と、フィンの角部および上面を構成する半導体領域９とを有している。
ゲート電極１１がＯＮ状態のとき、ＳｉＣパワーＭＯＳＦＥＴを流れる電子は、主に、ｎ＋＋型のソース領域５から、ゲート電極１１と隣り合うチャネル領域であるトレンチ８の側面のｐ型のボディ層３を通る。その後、電子は、順にｎ型のＪＦＥＴ領域４、ｎ型のエピタキシャル層２、ドレイン領域であるｎ＋型のＳｉＣ基板、および、ＳｉＣ基板の下のドレイン配線用電極１４へ移動する。ゲート絶縁膜１０は例えば酸化シリコン膜から成り、ゲート電極１１は例えばポリシリコン膜（導体膜）から成る。
フィンをチャネル形成領域として有するＦｉｎＦＥＴでは、エピタキシャル基板の上面のみならずフィンの側面もチャネルとして利用することができる。したがって、平面視における半導体素子の面積を抑えつつ、大きいゲート幅を確保し、高性能な半導体装置を実現することができる。
電流拡散領域６は、ボディ層３内を通った電子がＪＦＥＴ領域４内を下方に向かって流れ、最短距離でＳｉＣ基板１側に向かうことに起因して、一部の領域に電流が集中して流れることを防ぐ役割を有している。すなわち、比較的不純物濃度が高い電流拡散領域６が形成されていることで、ボディ層３内を通った電子は電流拡散領域６内で拡散し、電流拡散領域６内およびＪＦＥＴ領域４内を含むｎ型半導体領域内を均一に流れる。
ｎ＋型のＳｉＣ基板１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３である。ｎ型のエピタキシャル層２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。ｐ型のボディ層３の不純物濃度の好ましい範囲は、例えば１×１０１６〜５×１０１７である。また、ｎ＋＋型のソース領域５の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３である。ｎ＋型の電流拡散領域６の不純物濃度の好ましい範囲は、例えば５×１０１６〜５×１０１８ｃｍ−３である。ｎ型のＪＦＥＴ領域４の不純物濃度の好ましい範囲は、例えば１×１０１５〜１×１０１８ｃｍ−３である。ｐ＋＋型のボディ層コンタクト領域７の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
図５は、本実施の形態のＭＯＳＦＥＴを構成するフィンの不純物濃度およびしきい値電圧と深さとの関係を表すグラフである。図５に示すグラフでは、縦軸に深さを表し、横軸に不純物濃度およびしきい値電圧を示している。ここでいう深さは、フィンの上面からＳｉＣ基板へ向かう方向における距離であり、Ｚ方向の負の方向の距離である。図５の縦軸の上端はフィンの上面に対応し、当該上端から下に向かうにつれて、深さが深くなる。図５では、トレンチ底の位置（深さ）を二点鎖線で示している。また、図５では、不純物濃度が１×１０１８ｃｍ−３である箇所に一点鎖線を示している。図５では、不純物濃度が１×１０１８ｃｍ−３以上である領域にハッチングを付している。
図５に示すように、フィンの内部は上端近傍において不純物濃度が高く、当該上端近傍よりも下の領域では、不純物濃度が低い。具体的には、フィン内の上部に形成された半導体領域９（図３参照）の不純物濃度は、１×１０１８〜１×１０１９ｃｍ−３である。また、半導体領域９よりも下のフィンの側面（トレンチ８の側面）の不純物濃度の平均値は５×１０１７ｃｍ−３未満である。すなわち、半導体領域９の不純物濃度は、トレンチの側面のボディ層３の不純物濃度の２倍以上である。
半導体領域９内の不純物濃度は一様ではなく、フィンの上端側から深さ方向に向かって、徐々に低下している。つまり、半導体領域９の側面の不純物濃度は、角部（上端）が一番高い。
図６は、本実施の形態のＭＯＳＦＥＴを構成するフィンの各部分における電圧と電流との関係を表すグラフである。図６のグラフの縦軸はドレイン電流であり、横軸はゲート−ソース間電圧である。図６では、フィンの角部を除く側面に流れる電流のグラフを破線で示し、角部に流れる電流のグラフを実線で示している。また、フィンの角部を除く上面に流れる電流のグラフを一点鎖線で示し、フィン全体に流れる電流を丸いプロットで示している。
図６に示すように、フィンの上面に比べて、フィンの側面および角部は低い電圧で電流が流れ始める。つまり、フィンの側面および角部のそれぞれのしきい値電圧は低い。ここでは、半導体領域９を形成することで、フィンの角部のしきい値電圧を高め、これにより、フィンの角部、側面および上面のそれぞれのしきい値電圧の幅ΔＶｔｈを５Ｖ未満に抑えている。
次に、図７に、図２のＣ−Ｃ線における断面図を示す。図７は、本実施の形態のＭＯＳＦＥＴのうち、Ｙ方向に並ぶ複数のフィンおよびＹ方向に並ぶ複数のトレンチを示す断面図である。なお、図７ではエピタキシャル層２の下のＳｉＣ基板およびドレイン配線用電極の図示を省略している。
図７に示すように、フィンとトレンチ８とは、Ｙ方向に交互に並んで形成されている。また、ゲート電極１１は、複数のトレンチ８のそれぞれの内側に埋め込まれている。ここで、ゲート絶縁膜１０は、ＣＶＤ（Chemical Vapor Deposition）法などの堆積法により形成されている。このため、隣り合うトレンチ８同士の間のエピタキシャル層２上（フィン上）のゲート絶縁膜１０の膜厚は、トレンチ８の側面（フィンの側面）を覆うゲート絶縁膜１０の膜厚Ｔｏｘよりも大きい。
ここで、Ｚ方向（深さ方向、厚さ方向）における半導体領域９の深さＬｐｔは、トレンチ８の側面（フィンの側面）を覆うゲート絶縁膜１０の膜厚Ｔｏｘよりも大きく、かつ、２００ｎｍ以下である。
＜本実施の形態の効果＞
次に、本実施の形態によるＭＯＳＦＥＴの効果を説明する。
本実施の形態では、図１５に示す比較例とは異なり、隣り合うトレンチ８同士の間のフィンの上面に、フィンの側面のボディ層３よりも不純物濃度が高い半導体領域９を形成している。すなわち、本実施の形態のフィンの角部の不純物濃度は、比較例のフィンの角部の不純物濃度よりも高くなっている。これにより、本実施の形態では、フィンの角部のしきい値電圧を高めることができ、フィンの角部に形成される寄生チャネルが、比較的低い電圧でＯＮすることを防ぐことができる。
図８に、横軸をゲート−ソース間の電圧（ゲート電圧）とし、縦軸をドレイン電流とするグラフを示す。図８では、フィンの側面の電流のグラフを破線で示し、フィンの角部の電流のグラフを実線で示し、それらの電流を合計した電流のグラフを、丸いプロットにより示している。図８と図１６とを比べると分かるように、本実施の形態ではフィンの上端に半導体領域９を形成することで、フィンの角部での電界集中を防ぎ、比較例に比べてフィンの角部におけるしきい値電圧を高めている。これにより、当該角部での寄生チャネルのしきい値電圧を、フィンの側面での正規チャネルと同じしきい値電圧に合わせることができる。したがって、ＭＯＳＦＥＴ全体では、比較例に比べ、ＯＮ時の電流の立ち上がりを急峻にし、ＯＮ／ＯＦＦの際に電流が流れ始めてから所望の電流値に達するまでに要する時間を短縮することができる。すなわち、半導体装置の性能を向上できる。
また、図５に示すように、ここでは半導体領域９の不純物濃度を、フィンの側面のボディ層３の２倍以上としている。フィンの側面のボディ層３の不純物濃度が高いと、損失（例えばＯＮ抵抗）が増大する。特に、エピタキシャル基板がＳｉＣを含むＳｉＣデバイスでは、フィンの側面のボディ層３不純物の濃度は、多くとも５×１０１７ｃｍ−３未満に設定することが考えられる。したがって、ここでは半導体領域９の不純物濃度を１×１０１８ｃｍ−３とすることで、寄生チャネルはノーマリーオフ（しきい値電圧が０Ｖ未満）にしている。
また、図６に示すように、ここではフィンの角部、側面および上面のそれぞれのしきい値電圧を、５Ｖの範囲に収めている。つまり、それらの箇所のしきい値電圧のうち、最大値と最小値との差は、５Ｖ未満である。
それらのしきい値の差が小さいほど、トレンチ８による多彩なチャネル面を有効に活用できる。現実的には、フィンの角部、側面および上面のそれぞれのしきい値電圧にレンジは、５Ｖ程度の範囲に制御されることが望ましい。なお、トレンチ８の底面はチャネルとして用いることが想定されていない。これは、当該底面におけるチャネルは、ゲート制御性が悪いためである。よって、当該底面の不純物濃度は比較的高く設定し、これによりしきい値電圧を非常に大きくすべきであり、上記５Ｖの範囲内に当該底面のしきい値電圧を含める必要はない。
また、図７に示すように、ここでは、半導体領域９の深さＬｐｔを、フィンの側面を覆うゲート絶縁膜１０の膜厚Ｔｏｘよりも大きくしている。半導体領域９の深さＬｐｔが膜厚Ｔｏｘよりも小さい場合、フィンの角部のしきい値電圧を十分に高めることができない虞があるためである。また、ゲート絶縁膜１０の膜厚Ｔｏｘが厚いほど、電界集中度が高くなるため、半導体領域９の深さＬｐｔはゲート絶縁膜１０の膜厚Ｔｏｘに準拠して設定すべきである。
半導体領域９の深さＬｐｔが深いほど、寄生チャネルによる悪影響の発生を防ぐことができる。ただし、半導体領域９の深さＬｐｔは、２００ｎｍ以下とする。半導体領域９の深さＬｐｔが深すぎると、フィンの側面の正規チャネルの面積が減り、ＭＯＳＦＥＴのゲート幅が小さくなる。したがって、半導体領域９の深さＬｐｔは必要十分な深さに留めるべきである。また、半導体領域９が十分な不純物濃度を持つとき、空乏層が２００ｎｍ以上延びることは考え難い。つまり、半導体領域９が２００ｎｍの深さを有していれば、二次元的なバンド曲りを排除することができ、完全に閉塞することできる。
また、図１７に比較例として示すように、半導体領域９の濃度を、いずれの深さにおいても一定とすることが考えられる。図１７は、比較例のＭＯＳＦＥＴを構成するフィンの不純物濃度およびしきい値電圧と深さとの関係を表すグラフである。図５と同様に、図１７のグラフでは、縦軸に深さを表し、横軸に不純物濃度およびしきい値電圧を示している。図１７では、トレンチ底の深さを二点鎖線で示している。また、図１７では、不純物濃度が１×１０１８ｃｍ−３である箇所に一点鎖線を示している。図１７では、不純物濃度が１×１０１８ｃｍ−３以上である領域にハッチングを付している。
この場合、フィンの側面の上端（角部）では電界が集中するため、しきい値電圧が適度に低く抑えられる。しかし、不純物濃度が１×１０１８ｃｍ−３以上である半導体領域９のうち、下部は電界が集中しない箇所であり、かつ不純物濃度が高いため、図１７において破線で示すように、しきい値電圧が高くなる。このため、図１７において矢印で示す範囲の深さでは、しきい値電圧が過度に高いためにＭＯＳＦＥＴとして動作せず、電流が流れ難い。
これに対し、図５に示すように、本実施の形態の半導体領域９は、フィンの側面の上端（エピタキシャル基板の上面）から半導体領域９の下端に向かって、単調に不純物濃度が減少する勾配プロファイルを有している。言い換えれば、半導体領域９の不純物濃度は、フィンの上面から半導体領域９の下面に向かって、徐々に不純物濃度が減少している。つまり、半導体領域９の不純物濃度は、深さ方向において連続的に減少している。
このように、半導体領域９の不純物濃度を、フィンの角部から下方に遠ざかるほど減るように設定することで、図５に破線で示すように、ＭＯＳＦＥＴのしきい値電圧をほぼ一定に揃えることができる。これにより、フィンの表面をチャネルとして有効活用できる。
＜変形例１＞
以下に、図９を用いて、本実施の形態の変形例１の半導体装置について説明する。図９は、本変形例の半導体装置を示す断面図である。図９は、図４と同様に、図２のＢ−Ｂ線における断面に対応する箇所での断面図である。トレンチ８は図２のＢ−Ｂ線とは重ならないが、図９では、Ｂ−Ｂ線における断面に対しＹ方向の奥に位置するトレンチ８を破線で示している。
図９に示すように、本変形例では、ボディ層コンタクト領域７の下のボディ層３を、ボディ層３よりもｐ型不純物濃度が高い半導体領域３ａに置き換えている。すなわち、エピタキシャル層２の内部には、ｐ＋型の半導体領域３ａが形成されている。半導体領域３ａは、ソース領域５、電流拡散領域６およびボディ層コンタクト領域７の下に位置している。ボディ層３は、半導体領域３ａ上において、ソース領域５と電流拡散領域６との間のフィン内に形成されている。ボディ層コンタクト領域７とフィン内のボディ層３とは、半導体領域３ａに接続されている。つまり、ボディ層３は、半導体領域３ａおよびボディ層コンタクト領域７を介して、ソースプラグ１３に電気的に接続されている。
半導体領域３ａはトレンチ８の底面に接している。つまり、半導体領域３ａはトレンチ８の底面を構成している。ここでは、半導体領域３ａの一部はトレンチ８の底面から、トレンチ８の側面に亘って形成されている。ただし、Ｙ方向におけるトレンチ８の側面（フィンの側面）の大部分は、ボディ層３により構成されている。ここでは、半導体領域３ａの不純物濃度は、ボディ層３の不純物濃度より高く、ボディ層コンタクト領域７の不純物濃度は、半導体領域３ａの不純物濃度より高い。
ＦｉｎＦＥＴでは、フィンの側面および角部のｐ型層（半導体領域９およびボディ層３）の電位は、ｎ型層（ソース領域５）の下側を迂回してソースに電気的に接続されている。そのため、高速なスイッチングを行う際は、ボディ層電位がソース電位に追従できず、不安定化する虞がある。これに対し、本変形例では、フィン内のボディ層３の下に、ボディ層３よりも高濃度な半導体領域３ａを形成することで、ボディ層３とボディ層コンタクト領域７との間の経路を低抵抗化している。これにより、高速なスイッチング動作の際に、ボディ層電位がソース電位に追従できず、不安定化することを防げる。具体的には、半導体領域３ａの不純物濃度を、例えば１×１０１８ｃｍ−３とすることで当該効果を得ることができる。
また、高い電圧が印加されるパワーＭＯＳＦＥＴの場合は、高電圧ブロッキング時にトレンチ８の底部に電界が集中してゲート絶縁膜１０が破壊される虞がある。ここでは、トレンチ８の底部のボディ層を高濃度化し、半導体領域３ａを形成することで、当該底部の電界集中を抑えている。これにより、ゲート絶縁膜１０が破壊されることを防げる。
＜変形例２＞
以下に、図１０および図１１を用いて、本実施の形態の変形例２の半導体装置について説明する。図１０は、本変形例の半導体装置を示す鳥瞰図である。図１１は、本変形例の半導体装置を示す断面図である。図１１は、図４と同様に、図２のＢ−Ｂ線における断面に対応する箇所での断面図である。図１１では、図９と同様に、Ｂ−Ｂ線における断面に対しＹ方向の奥に位置するトレンチ８を破線で示している。
図１０および図１１に示すように、本変形例では、Ｘ方向において、半導体領域９の両端のそれぞれは、半導体領域９の直下のフィン内のボディ層３よりも外側まで延在している。言い換えれば、半導体領域９の端部は、半導体領域９の直下のフィン内のボディ層３とＸ方向で隣接するｎ型半導体領域の直上まで延在している。
フィンの上端に形成された半導体領域９の両端のうち、一方の端部はトレンチ８のＸ方向における外側のソース領域５の直上に形成されており、他方の端部はトレンチ８のＸ方向における外側の電流拡散領域６の直上に形成されている。言い換えれば、半導体領域９は、トレンチ８のＸ方向における外側のソース領域５の上端から、トレンチ８のＸ方向における外側の電流拡散領域６の上端に亘って形成されている。つまり、半導体領域９の両端のそれぞれは、Ｙ方向においてトレンチ８と重ならない領域に位置している。この場合、フィンの角部、つまり、Ｘ方向に沿うトレンチ８の側面の角部の全体に亘って半導体領域９が形成されている。言い換えれば、フィンの角部には、フィンのＸ方向における一方の端部から他方の端部に亘って、半導体領域９が形成されている。
図１８に比較例として示すように、ＦｉｎＦＥＴを構成するフィンの角部には、寄生チャネルの電流経路が存在する。図１８は、比較例であるＦｉｎＦＥＴの寄生チャネルの電流経路を破線で示す断面図である。寄生チャネルの電流は、ｎ型半導体領域である電流拡散領域６から、ｎ型に反転した寄生チャネルを通って、ｎ型半導体領域であるソース領域５へと流れる。このように、寄生チャネルは、フィンの角部（基板表面近傍）に形成される。そこで、本変形例では、フィン内のボディ層３と隣接するｎ型半導体領域の上面にｐ型半導体領域（ここでは半導体領域９）を配置することで、寄生チャネルのチャネル長を延ばしている。これにより、寄生チャネルの遮蔽効果を得られる。
ここでは、Ｙ方向でゲート電極と隣り合う領域でｎ型に反転した寄生チャネルと、ｎ型のソース領域５および電流拡散領域６とが互いに接続されることにより電流が流れることを防ぐことが重要である。したがって、寄生チャネルが形成され得る領域である、Ｙ方向でゲート電極と隣り合う領域に半導体領域９が形成されている必要がある。よって、ここでは、Ｘ方向におけるフィンの端部まで半導体領域９が達している。さらに、Ｘ方向における半導体領域９の端部は、Ｙ方向においてトレンチ８と重ならない位置まで延在していることが望ましい。
フィンの角部をすべてｐ型半導体領域で埋めると、低しきい値の電流経路がなくなり、寄生チャネルの大きな遮蔽効果が得られる。
ここでは、Ｘ方向における半導体領域９の両端が、Ｙ方向においてトレンチ８と重ならない位置まで延在している。ただし、当該両端のうち、一方の端部のみが当該位置まで延在し、他方の端部は延在せず、半導体領域９の直下のボディ層３とＸ方向において同じ位置で終端していてもよい。つまり、半導体領域９の両端の少なくとも一方が、Ｙ方向においてトレンチ８と重ならない領域に位置していればよい。このように、半導体領域９の一方の端部で寄生チャネルの電流経路を遮断すれば、低しきい値の電流経路がなくなり、寄生チャネルの遮蔽効果が得られる。
＜変形例３＞
以下に、図１２を用いて、本実施の形態の変形例３の半導体装置について説明する。図１２は、本変形例の半導体装置を示す断面図である。図１２は、図４と同様に、図２のＢ−Ｂ線における断面に対応する箇所での断面図である。図１２では、Ｂ−Ｂ線における断面に対しＹ方向の奥に位置するトレンチ８を破線で示している。
図１２に示すように、本変形例では、ＪＦＥＴ領域４を挟んで隣り合うトレンチ８のそれぞれに隣接するフィンの上端同士の間に亘って、半導体領域９が延在している。つまり、前記変形例２と異なり、電流拡散領域６側に延在する半導体領域９が、Ｘ方向において隣り合うフィン同士の間で接続されている。言い換えれば、半導体領域９は、フィンの上面から、ＪＦＥＴ領域４の直上に亘って形成されている、これにより、Ｘ方向において隣り合うフィン同士の間で、電流拡散領域６の上面およびＪＦＥＴ領域４の上面のそれぞれは、半導体領域９により覆われている。ＪＦＥＴ領域４上まで延在する半導体領域９は。電界緩和層として利用できる。
本変形例は、ＳｉＣデバイスであるＴＥＤ−ＭＯＳ（Trench Etched DMOS）に好適に適用することができる。ＴＥＤ−ＭＯＳにおいて、ＪＦＥＴ上には、ｐ型の電界緩和層をＪＦＥＴ領域上に形成することが考えられる。この電界緩和層を、ボディ層の上部まで延長させることで、本実施の形態の効果を容易に得ることができる。また、ここでは、フィンの上端からＪＦＥＴ領域４側に半導体領域９が延在していることで、前記変形例２と同様の効果を得ることができる。
＜変形例４＞
以下に、図１３および図１４を用いて、本実施の形態の変形例４の半導体装置について説明する。図１３および図１４は、本変形例の半導体装置を示す断面図である。図１３は、図３と同様に、図２のＡ−Ａ線における断面に対応する箇所での断面図である。図１４は、図４と同様に、図２のＢ−Ｂ線における断面に対応する箇所での断面図である。つまり、図１３ではトレンチ８およびゲート電極１１を示し、図１４ではフィンを示している。
図１〜図４では、電流がエピタキシャル基板の下面から上面に向かって流れる縦側のＤＭＯＳについて説明した。ここでは、電流がエピタキシャル基板の上面に形成されたドレイン領域からソース領域に向かって流れる横型のＭＯＳＦＥＴについて説明する。
図１３および図１４に示すように、ここでは、ＳｉＣ基板１の上面にボディ層３、ＪＦＥＴ領域４、ソース領域５、ボディ層コンタクト領域７、トレンチ８およびドレイン領域１５を形成する場合について説明するが、図１〜図４に示す構造と同様に、エピタキシャル層２が形成されていてもよい。本変形例では、図１〜図４に示す構造と異なり、電流拡散領域６の代わりにｎ＋型のドレイン領域１５が形成されている。ドレイン領域１５の直上には、ゲート電極１１と絶縁されたドレインプラグ１６が、層間絶縁膜１２を貫通している。ドレインプラグ１６は、ドレイン領域１５と電気的に接続されている。
本変形例のＭＯＳＦＥＴは、少なくとも、チャネル形成領域を含むフィンと、ソース領域５と、ドレイン領域１５と、トレンチ８内のゲート電極１１とにより構成されている。
ここでは、電流はドレイン領域１５からソース領域５に向かって流れる。このような素子は、ＳｉＣデバイスに限らず、主にＳｉ（シリコン）から成る半導体基板上に形成されることも考えられる。
このように、縦型のＭＯＳＦＥＴに限らず、横型のＭＯＳＦＥＴであっても、フィンを有するＭＯＳＦＥＴであれば、その上部に高濃度の半導体領域９を形成することで、本実施の形態の効果を得ることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここでは、説明の都合上、半導体基板および半導体領域の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
１ ＳｉＣ基板
２ エピタキシャル層
３ ボディ層
４ ＪＦＥＴ領域
５ ソース領域
６ 電流拡散領域
７ ボディ層コンタクト領域
８ トレンチ
９ 半導体領域
１０ ゲート絶縁膜
１１ ゲート電極
１３ ソースプラグ
１４ ドレイン配線用電極

Claims (13)

  1. 第１導電型の半導体基板と、
    前記半導体基板の上面に形成され、第１方向に並ぶ複数のトレンチと、
    前記第１方向において隣り合う２つの前記トレンチ同士の間において、前記トレンチの底面から上方に突出する突出部と、
    前記突出部の前記第１方向の側面を含む前記突出部内に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
    前記突出部の前記側面の上端である角部に形成され、前記第１半導体領域の不純物濃度の２倍以上の不純物濃度を有する、前記第２導電型の第２半導体領域と、
    平面視で前記第１方向に交わる第２方向において、前記突出部の一方の端部に接続された、前記第１導電型の第３半導体領域と、
    前記第２方向において、前記突出部の他方の端部に接続された、前記第１導電型の第４半導体領域と、
    複数の前記トレンチのそれぞれの内側にゲート絶縁膜を介して埋め込まれたゲート電極と、
    を有し、
    前記ゲート電極、前記第１半導体領域、前記第３半導体領域および前記第４半導体領域は、電界効果トランジスタを構成している、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体基板の前記上面に形成された、前記第２導電型の第５半導体領域と、
    前記トレンチの前記底面に形成され、前記第１半導体領域および前記第５半導体領域に電気的に接続された、前記第２導電型の第６半導体領域と、
    をさらに有し、
    前記第６半導体領域の不純物濃度は、前記第１半導体領域の前記不純物濃度より高く、前記第５半導体領域の不純物濃度は、前記第６半導体領域の前記不純物濃度より高い、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１方向における前記第２半導体領域の端部は、前記第３半導体領域の直上または前記第４半導体領域の直上に位置している、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記突出部の前記角部には、前記突出部の前記第１方向における一方の端部から他方の端部に亘って、前記第２半導体領域が形成されている、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記突出部の上面のしきい値電圧、前記角部のしきい値電圧および前記側面のしきい値電圧の最大値と最小値との差は、５Ｖ以下である、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第２半導体領域の前記突出部の上面からの深さは、前記突出部の前記側面を覆う前記ゲート絶縁膜の膜厚より大きい、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記半導体基板は、炭化ケイ素を含む、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第３半導体領域は、ソース領域を構成し、
    前記第４半導体領域は、前記半導体基板の底面に形成されたドレイン領域に電気的に接続されている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記半導体基板内に前記第４半導体領域と隣接して形成された、前記第１導電型の第７半導体領域をさらに有し、
    前記第２方向において、順に前記第３半導体領域、前記トレンチ、前記第４半導体領域および前記第７半導体領域が並び、
    前記第７半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度より低く、
    前記第４半導体領域は、前記第７半導体領域を介して前記ドレイン領域に電気的に接続されており、
    前記第２半導体領域は、前記突出部の上面から、前記第７半導体領域の直上に亘って形成されている、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第２半導体領域の不純物濃度は、前記突出部の上面から前記第２半導体領域の下面に向かって徐々に減少している、半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記第２半導体領域の不純物濃度は、１×１０１８〜１×１０１９ｃｍ−３である、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１半導体領域の不純物濃度は、５×１０１７ｃｍ−３未満である、半導体装置。
  13. 請求項６に記載の半導体装置において、
    前記第２半導体領域の前記深さは、２００ｎｍ以下である、半導体装置。
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