JPS62174977A

JPS62174977A - 薄膜静電誘導トランジスタおよびその製造方法

Info

Publication number: JPS62174977A
Application number: JP19457486A
Authority: JP
Inventors: Yoshiyuki Suda; 良幸須田; Akira Takayama; 暁高山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-09-30
Filing date: 1986-08-20
Publication date: 1987-07-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、薄膜を用いて形成される静電誘導トランジス
タ（ＳＩＴ）およびその製造方法に関する。

（従来の技術）近年、膜形成技術の発達が目覚ましく、薄膜を用いた駆
動回路をもつ液晶テレビや密着型イメージセンサなどの
開発が活発に行なわれている。

これらの駆動回路に用いられろ能動素子としては、非晶
質シリコン（ａ−８ｉ）を用いたＭＯＳ型の薄膜トラン
ジスタ（ＴＰＴ）が一般的である。しかし、ａ−３ｉ膜
の電子移動度は０．５ｃ！ｎ２／Ｖ　−ｓｅａ程度であ
り、動作周波数は２００　ｋ　ｔ（ｚが限界である。密
着型イメージセンサなとでは例えば１Ｍ８２以上の動作
周波数が要求されており、従来のＴＰＴではこの櫟な要
求に応えることができない。

そこで最近は、ＴＰＴに代わる高速動作素子として、薄
膜ＳＩＴが検討されている。しかしＳＩＴは、通常ゲー
ト領域をチャネル領域となる半導体中に埋め込む構造を
とるため、これを薄膜で実現した場合、チャネル領域を
横切って無用な界面領域が形成される。これは、ゲート
電圧によるドレイン電流の制御性を悪くする。またチャ
ネル領域は、低不純物濃度のｎ−型層或いはアンドープ
のｉ層により形成されるが、不純物濃度が高いとゲート
・ソース間のリークが問題になる。逆に１型で高抵抗の
場合には、ソース抵抗による負帰還がかるために十分に
大きいドレイン電流を流すことができなくなる、という
問題がある。

（発明が解決しようとする問題点）以上のように従来のＢ！ｌｌ５ＩＴは、ドレイン電流の
制御性やダイナミックレンジなどに未だ解決すべき問題
がある。

本発明の目的は、この様な問題を解決した簿膜ＳＩＴを
提供することにある。

本発明の他の目的は、優れた特性の薄膜ＳＩＴを自己整
合技術を利用して制御性よく実現する製造方法を提供す
ることにある。

［発明の構成］（問題点を解決するための手段）本発明にかかる簿膜ＳＩＴは、所定の基板上に第１導電
型のドレイン領域となる第１半導体膜を介してチャネル
領域となる第２半導体膜が積層され、この第２半導体膜
表面に凹凸を有し、凸部表面に第１導電型のソース領域
となる第３半導体層が積層され、凹部に高抵抗の第４半
導体膜を介してゲート電極が埋設されている。好ましく
は、チャネル領域となる第２半導体膜は高抵抗の第１導
電型とし、ゲート電極部の第４半導体膜はこれより高抵
抗の例えばｉ型とする。ゲート電極部の具体的な構造と
しては、ショットキーゲート構造やＭＯＳゲート構造、
接合ゲート構造、更には光制御型のＭＯＳゲート構造を
用いることができる。

本発明の方法は、所定の基板上に第１導電型のドレイン
領域となる第１半導体膜、チャネル領域となる第２半導
体膜およびソース領域となる第１導電型の第３半導体膜
をこの順に積層形成し、この積層謹上に所定パターンの
マスク材を形成してゲート領域部をエツチングして第２
半導体膜の途中に達する深さの凹部を形成し、この凹部
内に高抵抗の第４半導体膜を介してゲート電極を埋設す
るようにしたことを特徴とする。ここでゲート領域部の
第４半導体膜とゲート電極を形成するには、凹部を形成
した際のマスク材を残したまま第４半尋体膜とゲート電
極材料膜を積層形成し、これを、マスク材を除去するこ
とによりリフトオフ加工すればよい。これによりゲート
電極とソース領域は自己整合的に形成される。

本発明のもう一つの方法は、ゲート電極部とソース領域
の形成工程を上記と逆にするものである。

即ち基板上に第１導電型のドレイン領域となる第１半導
体膜、チャネル領域となる第２半導体膜およびゲート領
域となる高濃度第２導電型の第３半導体膜をこの順に積
層形成し、この積層膜上に所定パターンのマスク材を形
成してソース領域をエツチングして第２半導体膜の途中
に達する深さの凹部を形成した後、この凹部にその深さ
より厚い高抵抗の第４半導体膜およびソース領域となる
第１導電型の第５半導体膜を選択的に形成する。第４お
よび第５半導体膜の選択的形成法としてはやはり、凹部
形成に用いたマスク材を利用したリフトオフ加工法を利
用すればよい。

（作用）本発明による薄！ｌｌ５ＩＴでは、チャネルＦ　１０と
なる半導体膜に凹部が形成されてここにゲート電極が埋
設されるから、チャネル領域内に電流を遮る方向の無用
な界面が形成されることはない。

また凹部に埋設されるゲート電極とソースｍＭおよびチ
ャネル領域との間には高抵抗半導体ｌＩＱを介在させて
いるから、ゲート・ソース間の分離は確実であり、この
ためチャネル領域の特にソース領域側の部分の不純１１
度をある程度大きくすることができる。これにより、ソ
ース抵抗を十分に小さくしてソース抵抗による負帰還を
小さくすることができる。以上の結果、ドレイン電流の
制御性に優れ、またダイナミックレンジの大きい簿膜Ｓ
ＩＴを得ることができる。

また本発明の方法によれば、ソース領域側ゲート領域が
自己整合的に形成されるから、制御性よく、且つ再現性
よく信頼性の高いｉ［ｓＩＴを得ることができる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図は一実施例の簿膜ＳＩＴを示す断面図である。図
において、１はガラス基板等の絶縁性基板であり、この
表面には予めドレイン電極２が形成されている。ドレイ
ン電極２はＭｏ、Ｔａ。

Ｔｉ、Ｏｒなどの高融点金属膜である。この様なドレイ
ン電極２が形成された基板１上に、ドレイン領域となる
高不純物濃度のｎ＋型ａ−３ｉ膜（第１の半導体膜）３
が堆積され、この上にチャネル領域となる低不純物濃度
、高抵抗のｎ−型ａ−３ｉ膜（第２の半導体膜）４が堆
積形成されている。このｎ−型ａ−８ｉｌｌｉ１４の表
面には凹凸が形成され、凸部表面にソース領域となる高
不純物ｍ度のｎ＋型ａ−８ｌｌｌｌ（第３の半導体膜）
５が形成されている。また凹部６には、その側壁面およ
び底面全面に渡ってアンド−プロ−８ｉＨＩ＜第４の半
導体１１ｍ＞７が形成され、ａ−３ｉｌｌ１７に対して
ショットキールＪ壁をなすゲート電極８が埋設形成され
ている。ゲート電極８はこの実施例ではＩＴＯ膜である
。ソース領域のｎ＋型ａ−３ｉｌ１１５にはソース電極
９が形成されている。

第３図（ａ）〜（ｄ）はこの薄膜ＳＩＴの具体的な製造
工程例を説明するための断面図である。

先ず＜ａ）に示すように、ドレイン電極２が形成された
基板１にｎ＋型ａ−３ｉ膜、ｎ″型ａ３ｉ膜およびｎ＋
型ａ−３ｉ膜５を順次プラズマＣＶＤ法により堆積形成
した。ｎ＋型ａ−８ｉ膜３および５の形成には、１％ホ
スフィン（ＰＨ３＞を含むシラン（ＳｉＨ４）ガスを用
い、ｎ−型ａ−８ｉ１４の形成には３００　ｐｐｍのホ
スフィンを含むシランガスを用いた。この後積層半導体
膜上に、１μｍ程度の感光性ポリイミド（またはレジス
トでもよい）によるマスク材１ｏをソース形成領域上に
形成した。そしてこのマスク材をエツチング・マスクと
してＣＦ４ガスと０２ガスを用いたドライエツチング法
により、第３図（ｂ）に示すように積層半導体膜をエツ
チングし、ｎ−型ａ−３ｉｆｉ！４の中程まで達する深
さ４０００Ａ程度の凹部６を形成した。続いて第３図＜
Ｃ＞に示すように、全面にＳｉＨ＋ガスを用いたプラズ
マＣｖＤ法によりアンド−プロ−３ｉ摸７を堆積形成し
、更にその上部にスパッタ法によりゲー１へ電（セ８と
なる［ＴＯ膜を形成した。そしてマスク材１０を除去す
ることにより、その上のａ−３ｉ膜とＩＴＯｌｕをリフ
トオフ加工してソース領域表面を露出させ、第３図（ｄ
）に示すようにソース電極９を形成して完成する。

第４図はこのようにして得られた薄膜ＳＩＴのソース領
域表面から深さ方向の不純物′ａ度分布である。

この実施例による薄膜ＳＩＴでは、ゲート電極を埋込む
ためにチャネル領域を２回の１１１０形成工程で形成す
る従来例と異なり、チャネル領域内に無用な界面が形成
されることはない。しかもチャネル領域をアンドープで
はなく、低不純物！１度のｎ−型としているから、ドレ
イン電流が流れた時のソース抵抗による負帰還効果が小
さく、従って大きい電流を流すことができる。一方、チ
ャネル領域をｎ”型層とした場合、これに直接ショッ１
へキーゲートを形成すると、ショットキー障壁特性が悪
く、リーク電流が大きくなる。ところがこの実施例では
、第１図から明らかなようにソース領域周囲の凹部にア
ンドープ即ち絶縁性のａ−３ｉ膜７を介してショットキ
ーゲート電極８を形成している。このため優れたショッ
トキー障壁特性が得られ、ドレイン電流の制御性が良好
なものとなる。また数ＭＨ２までの高周波動作が可能で
あった。

第５図は、この実施例による薄膜ＳＩＴのドレイン電流
Ｉｎｓとゲート・ソース間電圧ＶＧＳの関係を測定した
結果である。実線が実施例の７Ｉｊ膜ＳＩＴのものであ
る。比較例１は、チャネル領域のｎ−型ａ−３ｉ膜部分
をアンド−プロ−３ｉ膿とした場合の特性で、実施例の
ものと比べてドレイン電流が制限されている。また比較
例２はゲート領域のアンド−プロ−８ｉ膜７を除いた場
合の特性で、リーク電流が大きいものとなっている。

また上記実施例の製造方法によれば、ソース領域とゲー
ト領域は完全に自己整合されるから、優れた特性の薄膜
ＳＩＴを再現性よく作ることができる。

なお上記実施例では、第４図に実線で示したようにチャ
ネル領域のｎ−型ａ−８ｉ膜４は厚み方向に一定の不純
物濃度としたが、第４図に破線或いは一点鎖線で示した
ように、ソース領域側がドレイン領域側より高濃度とな
るような不純物濃度分布を与えてもよい。このようにす
れば、ソース抵抗をより小さくしてソース抵抗による負
帰還効果をより抑制することができる。

上記実施例は、ゲート電極部をショットキーゲート構造
としたが、接合ゲート構造とした実施例の製造工程を第
６図（ａ）〜（ｄ）により説明する。先ず（ａ）に示す
ように絶縁性基板１１上にドレイン電極１２を形成し、
この上にドレイン領域となるｎ＋型ａ−３ｉ膜１３．チ
ャネル領域となるｉ型ａ−８ｉ膜１４およびソース領域
となるｎ”型ａ−８ｉ　１１１１５を順次積層形成する
。この積層ａ−８ｉｌ形成は先の実施例と同様例えばプ
ラズマＣＶＤ法による。チャネル領域となるＩ型ａ−３
ｉ膜１４は１００％シランガスを用いたアンドープ層で
あるが、実際には若干ｎ型になる。

従ってこれを補償してよりｉ型に近付けるために例えば
意図的に微量のジボラン（Ｂ２　Ｈｓ　）を５０１）ｌ
）Ｉｎ程度以下導入するようにしてもよい。以上の積層
ａ−３ｉ膜にはソースｆＩＡ域上にレジストによるマス
ク材１６を形成する。この後第６図（ｂ）に示すように
、マスク材１６を用いてドライエツチングを行い、ゲー
ト領域にｉ型ａ−３ｉ膜１４の中程に達する凹部１７を
形成する。続いてマスク材１６を残したまま、第６図（
Ｃ）に示すように全面にｉ型ａ−８ｉ　ＩＩＩ　８およ
びｐ＋型ａ−３を膜１９を順次積層形成する。マスク材
１６がレジストである場合、その耐熱性は２００℃程度
であるから、プラズマＣＶＤによる成膜温度は１６０〜
１８０’Ｃ程度に抑える。プラズマＣＶＤの技術として
最近は、磁場を印加することにより低い成膜温度を実現
するＥＣＲ法が開発されており、この方法を採用すれば
、レジストの耐熱性をほとんど考慮することなく、ａ−
３ｉ膜形成を行うことができる。この後マスク材１６を
除去することによりリフトオフ加工して、ｉ型ａ−８ｉ
膜１８とｐ“型ａ−３ｉ膜１９をゲート領域の凹部１７
内にのみ残す。そして第６図（ｄ）に示すように、ソー
ス電極２０およびゲート電極２１を形成する。ゲート電
極２１は具体的には、リフトオフ加工前にｉ型ａ−３ｉ
膜１８．ｐ＋型ａ−８ｔ　１１１１９に続いて連続的に
全面に形成しておき、これら３層を同時にリフトオフ加
工することが工程的には有利である。

この実施例による薄膜ＳＩＴは、接合ゲート構造である
が、ゲート領域のｐ“型ａ−３ｉ膜１９とソース領域の
ｎ＋型ａ−８ｉｌｌｉ１５の間には１型ａ−８ｉ膜１８
があるためゲート・ソース間の分離は確実でリークも少
ない。また先の実施例と同様、ソース領域とゲート領域
は自己整合的に形成されるため、再現性よく信頼性に優
れた薄膜ＳＩＴを得ることができる。

この実施例においては、チャネル領域をｉ型ａ−８ｉｌ
ｌｌにより構成しているが、これはノーマリオフ型を意
図しているためである。このチャネル領域をより高抵抗
とするために例えば、Ｓ　ｉ　Ｈ４とＣＨ４の混合ガス
を用いたＣＶＤにより非晶質シリコンカーバイド（ａ−
８ｉＣ）ｉを形成づるようにしてもよい。ノーマリオン
型の素子を作るためには先の実施例のようにチャネル領
域をｎ型ａ−３ｉ膜で構成すればよい。また、大きい電
流領域ではドレイン領域からの正孔注入が生じ、これが
ドレイン電流を制限する原因となる。これを解決するた
めに、トレイン領域側に禁制帯幅の大きいａ−８ｉＣ１
を挿入することも有用である。

本発明での薄膜ＳＩＴのゲー］・・ソース間リーク電流
を抑制するには、ゲート・ソース間の素子表面に露出す
る部分の不活性化処理を行うことが好ましい。その具体
的な例を第７図〜第９図により説明する。第７図は、Ｃ
ｖＤによるＳ　ｉ　０２　ＩｌｌやＳｉ３Ｎ＋膜等の絶
縁膜２２を素子表面に形成することにより、界面領域の
安定化を図った例である。第８図は、酸素を含むガス雰
囲気中でプラズマ処理を行って素子表面部に５１０２膜
２３を形成するようにした例である。第８図ではソース
およびゲートの電極は省略しである。また第９図は、凹
部１７のエツチング前にソース領域となるｎ＋型ａ−８
ｉ膜１５上に予め絶縁体膜２６を形成しておく例である
。この絶縁体膜２６としてはＳｉ○２膜或いは１型ａ−
８ｉＧ等を用いることかできる。この第９図でもゲート
およびソース電極は省略しである。

本発明は、ＭＯ３型ゲート構造の簿膜ＳＩＴにも適用す
ることができる。その実施例の構造を第１０図に示す。

図に示すように凹部１７のゲート領域表面にｉ型ａ−８
ｉＶＡ１８が形成され、この表面に熱酸化等によるゲー
ト絶縁膜２４を介してゲート電極２５が形成されている
。この素子の基本的な製造工程は先の第６図の実施例と
同様である。

更に本発明は、光制御型ＭＯＳゲート構造の薄膜ＳＩＴ
に適用することができる。第１１図はその実施例の要部
構造を示す。ゲート・領域の凹部１７に、ｉ型ａ−３ｉ
膜１８．ｐ＋型ａ−３ｉ膜１９が形成され、その表面に
ゲート絶縁膜２７を介してＩＴＯなどの透光性材料から
なるゲート電極２８が形成されている。ソース領域のｎ
＋型ａ−８ｉ膜１５上には第９図の実施例と同様に予め
絶縁体ｇ１２６が形成されている。

この実施例の薄膜ＳＩＴの製造法は基本的に第６図で説
明したものと同じである。ゲート領域のｉ型ａ−３層ｇ
ｉ１８．　ｐ＋型ａ−８ｉ膜１９．ゲート絶縁膜２７お
よびゲート電極２８は、凹部１７形成用のマスク材を残
した状態で連続的に積層形成しておき、マスク材を除去
することによりリフトオフ加工すればよい。

この実施例の１ｕＳＩＴでは例えば、ゲート電極２８に
負の電圧を印加した状態でゲート領域に光照射を行うと
、薄膜内部で励起生成された電子・正孔対のうち正孔が
ゲート電障２８下のｐ＋型ａ−３ｉ瞬１９領滅に蓄積さ
れ、これによりゲート電位のゐ１１画が行なわれてチャ
ネル電流の制御が行なわれることになる。

ところで第１１図の構造は、ゲート領域の４否脱をリフ
トオフ加工することにより得られるが、４層のリフトオ
フ加工が容易でない場合が考えられる。

第１２図はこの点を改良した実施例による薄膜ＳＩＴで
ある。この実施例では、ｉ型ａ−３ｉ膜１８とｐ＋型ａ
−３ｉ摸１９の２＠の偵爬映をリフトオフ加工して、第
９図の）酢漬を得る。この後全面にゲート絶縁膜となる
絶縁体ＩＱ２７を形成し、更にＩＴＯ等からなるゲート
電極２８を形成する。

ゲート電極２８が図の断面では連続的に形成されてソー
ス領域を覆っているが、先の実施例で第２図に示したよ
うにソース領域が連続的に形成されていれば、適当な位
置でソース電極を取出すことは容易である。

以上では、積層半導体膜に凹凸を形成してその凸部にソ
ース領域を特定し、その後凹部内にグーｌ−電極を埋込
み形成した。これとは逆に、先ず積層半導体膜表面に形
成した凸部にゲート贋を特定し、その後凹部にその深さ
より厚く半導体膜を埋め込んでソース領域を形成するこ
とによって、同様の簿膜ＳＩＴを１ｑることができる。

第１３図はその様な実施例の薄膜ＳＩＴである。

絶縁性基数３１上にドレイン電ｉ３２が形成され、この
上にトレイン１１４となるｎ＋型ａ−８ｉ膜（第１半導
体ＩＦＪ）３３、チャネル領域となる１型ａ−８ｉ　Ｉ
ＦＪ　（第２半導体膜）３４がｆｆ１ｌＨ形成されてい
る。１型ａ−８ｉＦＡ３４表面に形成された凸部にはゲ
ート層であるｐ＋型ａ−８ｉｌｌｕ（第３半導体膜）３
５を介してｉ型ａ−３ｉ膜３６が形成され、ゲート領域
に挟まれた凹部３７に、その深さより厚くｉ型ａ−３ｉ
膜３８（第４半導体膜）とソース領域となるｎ＋型ａ−
３ｉ膜（第５半導体ｌ１ｌ）３９が形成されている。図
では省略したが、ゲート層であるｐ＋型ａ−８ｉ膜３５
に接触づるゲート電極を形成し、ｎ＋型ａ−８ｉ膜３９
にソース電極を形成することにより、接合ゲート構造の
簿膜ＳＩＴとなる。

第１４図は、第１３図のゲート領域の１型ａ−８１膜３
６上に更にＩＴＯなどの透光性ゲート電極４０を形成し
て、光制御型ＭＯＳゲート構造とした例である。

第１４図のＩＦＡＳＩＴの製造工程例を具体的に第１５
図（ａ）〜（ｄ）により説明する。＜ａ）に示すように
、絶縁性基板３１上にドレイン電極３２、トレイン領域
となるｎ＋型ａ−３ｉｔｌＪ３３、チャネル領域となる
ｉ型ａ−３ｉ膜３４、ゲート層となるｐ１型ａ−３ｉ膜
３５、ゲート絶縁膜となるｉ型ａ−３ｉ膜３６、ゲート
電＃Ａ４０となるＩＴＯｇ！を順次積層形成する。そし
て（ｂ）に示すように、これらの積層膜上にレジスト又
は感光性ポリイミドなどによる所定パターンのマスク材
４１を形成し、ドライエツチングを行なってｉ型ａ−８
ｉ膜３４に達する凹部３７を形成する。この後、（Ｃ）
に示すように全面に凹部３７より厚くｊ型ａ−３ｉ膜３
８を堆積し、更にソース領域となるｎ＋型ａ−８ｉ膜３
９を堆積形成する。そしてマスク材４１を除去してリフ
トオフ加工を行い、（ｄ）に示すように１型ａ−３ｉ膜
３８とｎ＋型ａ−８ｉＷＡ３９をソース領域にのみ残す
。

この実施例の方法によっても、先の実施例と工程が一部
逆になっているが、ゲート領域とソース領域の自己整合
がとれ、再現性よく優れた特性の１１９ｇ１ｓｌＴを得
ることができる。

本発明は上記実施例に限られるものではない。

例えば上記実施例では半導体膜として専らａ−３ｉ膜を
用いたが、他の非晶質半導体膜や微結晶半導体膜或いは
多結晶半導体膜を用いることができる。また各部の導電
型を上記実施例と逆にした場合も本発明は有効である。

［発明の効果］以上詳細に説明したように本発明によれば、高速動作が
可能でゲート・ソース間のリーク電流が小さく、且つ大
電流領域まで動作する簿１１ｇ５ＩＴが得られる。また
本発明の方法によれば、優れた特性の４暎ＳＩＴをソー
ス領域とゲート領域とを自己整合させて再現性よく実現
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のショットキーゲート構造を
もつ薄膜ＳＩＴを示す断面図、第２図はその簿膜ＳＩＴ
の斜視図、第３図（ａ）〜（（１＞はそのａ摸ＳＩＴの
製造工程例を示す断面図、第４図は同じくその薄膜ＳＩ
Ｔの不純物温度分布を示す図、第５図は同じくそのｆｉ
ｌｓ　Ｉ　Ｔの特性を示す図、第６図＜ａ）〜（ｄ）は
本発明の接合ゲート構造の薄膜ＳＩＴの製造工程を示す
断面図、第７図〜第９図は簿膜ＳＩＴの表面不活性化処
理法を説明するための図、第１０図は本発明のＭ　ＯＳ
ゲート（黄道のＲＩＩｇＳｆＴの実施例を示す断面図、
第１１図は本発明の先制＠ＭＯＳゲート構造の／１膜Ｓ
ＩＴの実施例を示す断面図、第１２図はその変形例を示
す断面図、第１３図および第１４図は更に他の実施例の
薄膜ＳＩＴを示す断面図、第１５図（ａ）　〜（ｄ）は
第１４図の薄膜ＳＩＴの製造工程を示す断面図である。１・・・絶縁性基板、２・・・ドレイン電機、３・・・
ｎ＋型ａ−Ｓｉｇ！（ドレイン領ｔｌ）　、４−ｒ’ｌ
−ｖａ−３ｉ膜（チャネル領ｌ１１）、５・ｒｌ＋型ａ
−８ｉｌｌｆＪ（ソース領域）、６・・・凹部、７・・
・１型ａ−３ｉ映、８・・・ゲート電極（ショットキー
ゲート）、９・・・ソース電極、１０・・・マク材、１
１・・・絶縁性基板、１２・・・ドレインミル、１３・
・・ｎ＋型ａ−８ｉ膜（トレイン領域）、１４・・・ｉ
型ａ−３ｉ膜（チャネル領［）、１５−ｎ＋型ａ　　ｓ
ｉ唄（ソ　ｌ’Ｊ域）、１６・・・マスク材、１７・・
・凹部、１８・・・１型ａ−３ｉ膜、１９−１）＋型ａ
−８ｉ１ｇ、２０　・／−スミ極、２１・・・ゲート電
極（接合ゲート）、２２・・・ＣＶＤ絶縁膜、２３・・
・プラズマＳｉ○２膜、２４・・・ゲート絶縁膜、２５
−ゲート電極（ＭＯ３ゲート）、２６・・・絶縁体膜、
２７・・・ゲート絶縁膜２８・・・ゲート電極（光制御
ゲート）、３１・・・絶縁性基板、３２・・・ドレイン
電極、３３・・・ｎ＋型ａ−８１摸〈ドレイン領域）、
３４・・・１型ａ−８ｉ膜（チャネル領域）、３５・・
・ｐ＋型ａ−８ｔ腹、３６・・・ｊ型ａ−３ｉ摸、３７
・・・凹部、３８・・・ｉ型ａ−３ｉ膜（チャネル領域
）、３９−ｎ＋型ａ−８ｉｌ［！ｌｉ（ソース領Ｍ）、
４０−・・ゲート電極（光制御ゲート）、４１・・・マ
スク材。出願人代理人　弁理士　鈴江武彦嘉１図第３図（１）第３図（２）第４図ケ゛’−）・ソース間を尺ＶＧＳ（Ｖ）第５図第６図（１）第６図（２）第　７　図第８図第９図第１０図第１１図ｇ　１２図第１３図第１４図第　１５　　図　（１）第１５図（２）

Claims

【特許請求の範囲】

（１）基板上に、第１導電型のドレイン領域となる第１
半導体膜を介してチャネル領域となる第２半導体膜が積
層され、この第２半導体層表面に凹凸を有し、凸部表面
に第１導電型のソース領域となる第３半導体膜が積層さ
れ、凹部内に高抵抗の第４半導体膜を介してゲート電極
が埋設されていることを特徴とする薄膜静電誘導トラン
ジスタ。
（２）前記チャネル領域となる第２半導体膜は高抵抗の
第１導電型であり、前記ゲート電極下の第４半導体膜は
この第２半導体膜より高抵抗である特許請求の範囲第１
項記載の薄膜静電誘導トランジスタ。
（３）前記第２半導体膜は下部より上部のソース領域側
の不純物濃度が高い特許請求の範囲第１項記載の薄膜静
電誘導トランジスタ。
（４）前記ゲート電極部は、前記第４半導体膜上にショ
ットキー障壁をなすゲート電極を形成してなるショット
キーゲート構造を有する特許請求の範囲第１項記載の薄
膜静電誘導トランジスタ。
（５）前記ゲート電極部は、前記第４半導体膜上に絶縁
体膜を介してゲート電極を形成してなるＭＯＳゲート構
造を有する特許請求の範囲第１項記載の薄膜静電誘導ト
ランジスタ。
（６）前記ゲート電極部は、前記第４半導体膜に高濃度
第２導電型半導体膜を介してオーミック接触するゲート
電極を形成してなる接合ゲート構造を有する特許請求の
範囲第１項記載の薄膜静電誘導トランジスタ。
（７）前記ゲート電極部は、前記第４半導体膜表面に高
濃度の第２導電型半導体膜と絶縁体膜を介して透光性電
極を形成してなる光制御型ＭＯＳゲート構造を有する特
許請求の範囲第１項記載の薄膜静電誘導トランジスタ。
（８）前記第１〜第４半導体膜は非晶質シリコン膜であ
る特許請求の範囲第１項記載の薄膜静電誘導トランジス
タ。
（９）基板上に、第１導電型のドレイン領域となる第１
半導体膜、チャネル領域となる第２半導体膜およびソー
ス領域となる第１導電型の第３半導体膜を順次積層形成
する工程と、得られた積層半導体膜表面に所定パターン
のマスク材を形成しゲート領域をエッチングして前記第
２半導体膜の途中まで達する深さの凹部を形成する工程
と、形成された凹部内に高抵抗の第４半導体膜を介して
ゲート電極を埋設する工程とを備えたことを特徴とする
薄膜静電誘導トランジスタの製造方法。
（１０）前記第４半導体膜とゲート電極を形成する工程
は、前記マスク材を残したまま全面に第４半導体膜とゲ
ート電極膜を積層形成し、その後前記マスク材を除去し
てリフトオフ加工を行うものである特許請求の範囲第９
項記載の薄膜静電誘導トランジスタの製造方法。
（１１）前記第２および第４半導体膜は高抵抗半導体で
ある特許請求の範囲第９項記載の薄膜静電誘導トランジ
スタの製造方法。
（１２）前記ゲート電極部は、前記第４半導体膜上にシ
ョットキー障壁をなすゲート電極を形成してなるショッ
トキーゲート構造を有する特許請求の範囲第９項記載の
薄膜静電誘導トランジスタの製造方法。
（１３）前記ゲート電極部は、前記第４半導体膜上に絶
縁体膜を介してゲート電極を形成してなるＭＯＳゲート
構造を有する特許請求の範囲第９項記載の薄膜静電誘導
トランジスタの製造方法。
（１４）前記ゲート電極部は、前記第４半導体膜に高濃
度第２導電型半導体膜を介してオーミック接触するゲー
ト電極を形成してなる接合ゲート構造を有する特許請求
の範囲第９項記載の薄膜静電誘導トランジスタの製造方
法。
（１５）前記ゲート電極部は、前記第４半導体膜表面に
高濃度の第２導電型半導体膜と絶縁体膜を介して透光性
電極を形成してなる光制御型ＭＯＳゲート構造を有する
特許請求の範囲第９項記載の薄膜静電誘導トランジスタ
の製造方法。
（１６）前記第１〜第４半導体膜は非晶質シリコン膜で
ある特許請求の範囲第９項記載の薄膜静電誘導トランジ
スタ。
（１７）前記ソース領域となる第３半導体膜の周囲に露
出する前記第４半導体膜表面部に界面不活性化処理を行
う特許請求の範囲第９項記載の薄膜静電誘導トランジス
タの製造方法。
（１８）基板上に、第１導電型のドレイン領域となる第
１半導体膜、チャネル領域となる第２半導体膜およびゲ
ート領域となる高濃度第２導電型の第３半導体膜を順次
積層形成する工程と、得られた積層半導体膜表面に所定
パターンのマスク材を形成しソース領域をエッチングし
て前記第２半導体膜の途中まで達する深さの凹部を形成
する工程と、形成された凹部内にその深さより厚い高抵
抗の第４半導体膜およびソース領域となる第１導電型の
第５半導体膜を選択的に形成する工程とを備えたことを
特徴とする薄膜静電誘導トランジスタの製造方法。
（１９）前記第４および第５半導体膜を選択的に形成す
る工程は、前記マスク材を残したまま第４および第５半
導体膜を順次積層形成し、その後前記マスク材を除去し
てこれらをリフトオフ加工するものである特許請求の範
囲第１８項記載の薄膜静電誘導トランジスタの製造方法
。
（２０）前記ゲート電極部は、前記第３半導体膜上に予
め絶縁体膜を介してゲート電極が形成され、これらが前
記マスク材を用いて一体的にパターン形成される特許請
求の範囲第１８項記載の薄膜静電誘導トランジスタの製
造方法。