JPH0449674A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0449674A JPH0449674A JP16019390A JP16019390A JPH0449674A JP H0449674 A JPH0449674 A JP H0449674A JP 16019390 A JP16019390 A JP 16019390A JP 16019390 A JP16019390 A JP 16019390A JP H0449674 A JPH0449674 A JP H0449674A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- ohmic contact
- source
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 239000010408 film Substances 0.000 claims abstract description 27
- 239000012212 insulator Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000002161 passivation Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 11
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052804 chromium Inorganic materials 0.000 abstract description 8
- 239000011651 chromium Substances 0.000 abstract description 8
- 239000011521 glass Substances 0.000 abstract description 5
- 229910004205 SiNX Inorganic materials 0.000 abstract 2
- 238000000206 photolithography Methods 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000013341 scale-up Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに関し、特にアクティブマト
リクス型の液晶デイスプレィ等に使用するアモルファス
シリコン薄膜トランジスタに関する。
リクス型の液晶デイスプレィ等に使用するアモルファス
シリコン薄膜トランジスタに関する。
コンピュータや通信システム、情報管理システム、メデ
ィアの高度化に伴い、それらのアウトプットを表示する
表示デバイスの薄膜化、軽量化が切望されている。液晶
デイスプレィは、薄膜・軽量にまとめられ、しかも消費
電力が小さいため、最も有望視されれている表示デバイ
スである。特に表示画素１つづつに駆動素子を有するア
クティブマトリクス型液晶デイスプレィは、高精細化。
ィアの高度化に伴い、それらのアウトプットを表示する
表示デバイスの薄膜化、軽量化が切望されている。液晶
デイスプレィは、薄膜・軽量にまとめられ、しかも消費
電力が小さいため、最も有望視されれている表示デバイ
スである。特に表示画素１つづつに駆動素子を有するア
クティブマトリクス型液晶デイスプレィは、高精細化。
大型化が容易という点で他の方式に比べて有利なため、
既に多くの開発が推し進められている。
既に多くの開発が推し進められている。
このアクティブマトリクス型液晶デイスプレィの駆動素
子として多く用いられているのが、アモルファスシリコ
ン（ａ−Ｓｉ）を半導体層に用いた逆スタガー型の薄膜
トランジスタである。
子として多く用いられているのが、アモルファスシリコ
ン（ａ−Ｓｉ）を半導体層に用いた逆スタガー型の薄膜
トランジスタである。
従来のこの種の薄膜トランジスタの技術を、第４図に示
す断面模式図を用いて説明する。ガラス基板１上にゲー
ト電極２をクロム、アルミニウムといった金属で形成す
る。その上に形成される絶縁体層３．半導体層４．並び
にソースオーミックコンタクト層５およびドレインオー
ミックコンタクト層６は、プラズマ化学気相成長法によ
る連続成膜技術を用いて、窒化珪素膜（ＳｉＮ、：プラ
ズマ化学気相成長ではＳｉ３Ｎ４という組成にはならな
いので、このように表わす）、アモルファスシリコン膜
（ａ−３ｉ）、並びに燐ドープアモルファスシリコンＪ
ＩＳ（ｎ”ａ−Ｓｉ＞によりそれぞれ形成される。さら
にその上にソース電極７゜ドレイン電極８をクロム、ア
ルミニウムといった金属で形成することにより、第４図
に示した構造の薄膜トランジスタが得られる。
す断面模式図を用いて説明する。ガラス基板１上にゲー
ト電極２をクロム、アルミニウムといった金属で形成す
る。その上に形成される絶縁体層３．半導体層４．並び
にソースオーミックコンタクト層５およびドレインオー
ミックコンタクト層６は、プラズマ化学気相成長法によ
る連続成膜技術を用いて、窒化珪素膜（ＳｉＮ、：プラ
ズマ化学気相成長ではＳｉ３Ｎ４という組成にはならな
いので、このように表わす）、アモルファスシリコン膜
（ａ−３ｉ）、並びに燐ドープアモルファスシリコンＪ
ＩＳ（ｎ”ａ−Ｓｉ＞によりそれぞれ形成される。さら
にその上にソース電極７゜ドレイン電極８をクロム、ア
ルミニウムといった金属で形成することにより、第４図
に示した構造の薄膜トランジスタが得られる。
この薄膜トランジスタの動作は、ゲート電極２への正電
圧印加の有無によるソース電極７とドレイン電極８との
間に流れる電流のスイッチングである。ゲート電極２に
電圧を印加しない場合、半導体層４は高抵抗のなめ、ソ
ース電極７とドレイン電極８との間には殆ど電流は流れ
ない、しかし、ゲート電極２にしきい値電圧以上の正の
電圧を印加すると、ゲート電極２上方の半導体層４にお
ける絶縁体層３と半導体層４との界面近傍に負の電荷が
誘起され、ここにチャネル領域４ａが形成される。この
とき、ドレイン電極８に正の電圧を印加すると、ドレイ
ン電極８．ドレインオーミックコンタクト層６．半導体
層４．チャネル領域４ａ、半導体層４．ソースオーミッ
クコンタクト層５．ソース電極７という順路に沿った電
流が流れることになる。
圧印加の有無によるソース電極７とドレイン電極８との
間に流れる電流のスイッチングである。ゲート電極２に
電圧を印加しない場合、半導体層４は高抵抗のなめ、ソ
ース電極７とドレイン電極８との間には殆ど電流は流れ
ない、しかし、ゲート電極２にしきい値電圧以上の正の
電圧を印加すると、ゲート電極２上方の半導体層４にお
ける絶縁体層３と半導体層４との界面近傍に負の電荷が
誘起され、ここにチャネル領域４ａが形成される。この
とき、ドレイン電極８に正の電圧を印加すると、ドレイ
ン電極８．ドレインオーミックコンタクト層６．半導体
層４．チャネル領域４ａ、半導体層４．ソースオーミッ
クコンタクト層５．ソース電極７という順路に沿った電
流が流れることになる。
上述した従来の薄膜トランジスタでは、ドレイン電極８
からソース電極７に電流が流れるとき、これはドレイン
電極８からチャネル領域４ａの間、およびチャネル領域
４ａからソース電極７の間に存在する高抵抗の半導体層
４を通過するため、見かけ上の移動度（μ。ｆｆ ）が
低下して十分な電流が流れないという欠点があった。
からソース電極７に電流が流れるとき、これはドレイン
電極８からチャネル領域４ａの間、およびチャネル領域
４ａからソース電極７の間に存在する高抵抗の半導体層
４を通過するため、見かけ上の移動度（μ。ｆｆ ）が
低下して十分な電流が流れないという欠点があった。
この現象は、チャネル領域４ａのチャネル長が短かくな
ると特に顕著になり、そのため、従来の構造の薄膜トラ
ンジスタでの短チヤネル化は困難であった。
ると特に顕著になり、そのため、従来の構造の薄膜トラ
ンジスタでの短チヤネル化は困難であった。
本発明の薄膜トランジスタは、
基板上に形成されたゲート電極を絶縁体層が覆い、絶縁
体層上に半導体層、ソースおよびドレインオーミックコ
ンタクト層、並びにソースおよびドレイン電極が形成さ
れてなる逆スタガー型薄膜トランジスタにおいて、 半導体層に形成されるチャネル領域のチャネル長が、ゲ
ート電極のゲート長より短がく形成され、 ソース並びにドレインオーミックコンタクト層の少なく
とも一部が、半導体層と絶縁体層との界面部に接して形
成されるという特徴を有している。
体層上に半導体層、ソースおよびドレインオーミックコ
ンタクト層、並びにソースおよびドレイン電極が形成さ
れてなる逆スタガー型薄膜トランジスタにおいて、 半導体層に形成されるチャネル領域のチャネル長が、ゲ
ート電極のゲート長より短がく形成され、 ソース並びにドレインオーミックコンタクト層の少なく
とも一部が、半導体層と絶縁体層との界面部に接して形
成されるという特徴を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための断面模
式図である。
式図である。
ガラス基板１上に、例えばクロム膜をスパッタ法により
成膜し、フォトリソグラフィ工程とウェットエツチング
法により所望するパターン形状のゲート電極２を形成す
る。続いて、プラズマ化学気相成長法により、ＳｉＮ、
膜とａ−３ｉ膜を真空中で連続成膜した後、フォトリソ
グラフィ工程とウェットエツチング法によりａ−３ｉ膜
を所望するパターン形状に加工し、ＳｉＮ、膜、ａＳｉ
膜からなる絶縁体層３．半導体層１４を形成する。但し
、半導体層１４の長さ（本実施例では、この長さは、ゲ
ート電極２にしきい値電圧以上の正の電圧が印加された
ときに半導体層１４に゛形成されるチャネル領域のチャ
ネル長に等しい）は、ゲート電極２によるゲート長より
小さくする０次に、再度プラズマ化学気相成長法により
ｎ”ａ−３Ｌ膜を成膜し、続いてスパッタ法により例え
ばクロム膜を成膜した後、フォトリソグラフィ工程とウ
ェットエツチング法によりソースオーミックコンタクト
層１５．ドレインオーミックコンタクト層１６．ソース
電極７．ドレイン電極８を所望のパターン形状に形成す
る。この際、ソースオーミックコンタクト層１５および
ドレインオーミックコンタクト層１６は、半導体層１４
の段差部分を覆うように形成する。
成膜し、フォトリソグラフィ工程とウェットエツチング
法により所望するパターン形状のゲート電極２を形成す
る。続いて、プラズマ化学気相成長法により、ＳｉＮ、
膜とａ−３ｉ膜を真空中で連続成膜した後、フォトリソ
グラフィ工程とウェットエツチング法によりａ−３ｉ膜
を所望するパターン形状に加工し、ＳｉＮ、膜、ａＳｉ
膜からなる絶縁体層３．半導体層１４を形成する。但し
、半導体層１４の長さ（本実施例では、この長さは、ゲ
ート電極２にしきい値電圧以上の正の電圧が印加された
ときに半導体層１４に゛形成されるチャネル領域のチャ
ネル長に等しい）は、ゲート電極２によるゲート長より
小さくする０次に、再度プラズマ化学気相成長法により
ｎ”ａ−３Ｌ膜を成膜し、続いてスパッタ法により例え
ばクロム膜を成膜した後、フォトリソグラフィ工程とウ
ェットエツチング法によりソースオーミックコンタクト
層１５．ドレインオーミックコンタクト層１６．ソース
電極７．ドレイン電極８を所望のパターン形状に形成す
る。この際、ソースオーミックコンタクト層１５および
ドレインオーミックコンタクト層１６は、半導体層１４
の段差部分を覆うように形成する。
これにより、ソースオーミックコンタクト層１５並びに
ドレインオーミックコンタクト層１６の少なくとも一部
が、半導体層１４と絶縁体層３との界面部と接すること
になる。また、半導体層１４の長さがゲート長より短か
いことから、ゲート電極２にしきい値電圧以上の正の電
圧が印加されたときに半導体層１４に形成されるチャネ
ル領域１４ａは半導体層１４の長さ一杯に形成され、こ
の結果、半導体層１４に形成されるチャネル領域１４ａ
は直接ソースオーミックコンタクト層１５およびドレイ
ンオーミックコンタクト層１６と接することになる。
ドレインオーミックコンタクト層１６の少なくとも一部
が、半導体層１４と絶縁体層３との界面部と接すること
になる。また、半導体層１４の長さがゲート長より短か
いことから、ゲート電極２にしきい値電圧以上の正の電
圧が印加されたときに半導体層１４に形成されるチャネ
ル領域１４ａは半導体層１４の長さ一杯に形成され、こ
の結果、半導体層１４に形成されるチャネル領域１４ａ
は直接ソースオーミックコンタクト層１５およびドレイ
ンオーミックコンタクト層１６と接することになる。
第２図は本発明の第２の実施例を説明するための断面模
式図である。
式図である。
ガラス基板ｌ上に、例えばクロム膜をスパッタ法により
成膜し、フォトリソグラフィ工程とウェットエツチング
法により所望するパターン形状のゲート電極２を形成す
る。続いて、プラズマ化学気相成長法により、ＳｉＮ、
膜とａ−Ｓｉ膜を真空中で連続成膜した後、フォトリソ
グラフィ工程とウェットエツチング法によりａ−８ｉ膜
を所望するパターン形状に加工し、Ｓ ｉ Ｎ、膜、
ａ −８ｉ膜からなる絶縁体層３．半導体層２４を形成
する。但し、半導体層２４の長さはゲート電極２のゲー
ト長より長く、かつ、半導体層２４はゲート電極２を覆
うよう形状に形成する。次に、再度プラズマ化学気相成
長法によりＳｉＮ、膜を成膜し、フォトリソグラフィ工
程とウェットエツチング法により、ゲート電極２上のゲ
ート長より短かい領域（＝チャネル長）の半導体層２４
上にはＳ Ｉ Ｎ ｘ膜からなるパッシベーション層９
を、ゲート電極２上ではなく半導体層２４の端部を含む
領域上にはＳｉＮ、膜からなるパッシベーション層９ａ
を形成する０次に、パッシベーション層９．９ａをマス
クにしたイオン注入法により、上部にパッシベーション
層９，９ａが形成されていない領域の半導体層２４に燐
を打ち込み、ｎ”ａ−８Ｌ膜からなるソースオーミック
コンタクト層２５、ドレインオーミックコンタクト層２
６を形成する。最後に、スパッタ法により例えばクロム
膜を成膜した後、フォトリソグラフィ工程とウェットエ
ツチング法によりパターン形状を形成し、ソース電極７
．ドレイン電極８を形成する。
成膜し、フォトリソグラフィ工程とウェットエツチング
法により所望するパターン形状のゲート電極２を形成す
る。続いて、プラズマ化学気相成長法により、ＳｉＮ、
膜とａ−Ｓｉ膜を真空中で連続成膜した後、フォトリソ
グラフィ工程とウェットエツチング法によりａ−８ｉ膜
を所望するパターン形状に加工し、Ｓ ｉ Ｎ、膜、
ａ −８ｉ膜からなる絶縁体層３．半導体層２４を形成
する。但し、半導体層２４の長さはゲート電極２のゲー
ト長より長く、かつ、半導体層２４はゲート電極２を覆
うよう形状に形成する。次に、再度プラズマ化学気相成
長法によりＳｉＮ、膜を成膜し、フォトリソグラフィ工
程とウェットエツチング法により、ゲート電極２上のゲ
ート長より短かい領域（＝チャネル長）の半導体層２４
上にはＳ Ｉ Ｎ ｘ膜からなるパッシベーション層９
を、ゲート電極２上ではなく半導体層２４の端部を含む
領域上にはＳｉＮ、膜からなるパッシベーション層９ａ
を形成する０次に、パッシベーション層９．９ａをマス
クにしたイオン注入法により、上部にパッシベーション
層９，９ａが形成されていない領域の半導体層２４に燐
を打ち込み、ｎ”ａ−８Ｌ膜からなるソースオーミック
コンタクト層２５、ドレインオーミックコンタクト層２
６を形成する。最後に、スパッタ法により例えばクロム
膜を成膜した後、フォトリソグラフィ工程とウェットエ
ツチング法によりパターン形状を形成し、ソース電極７
．ドレイン電極８を形成する。
本実施例では、パッシベーション層９の存在により、バ
ックチャネル（半導体層２４のチャネール領域が形成さ
れる面と反対側の面）が保護されるため、湿度、汚染等
によるトランジスタ特性の変動、劣化が低減される。ま
た、パッシベーション層９．９ａ等により、ソースオー
ミックコンタク、ト層２５．ドレインオーミックコンタ
クト層２６には露出面がなくなり、汚染等によるオーミ
ックコンタクト層２５，２６と半導体層２４との接合の
劣化を抑制することが可能となる。
ックチャネル（半導体層２４のチャネール領域が形成さ
れる面と反対側の面）が保護されるため、湿度、汚染等
によるトランジスタ特性の変動、劣化が低減される。ま
た、パッシベーション層９．９ａ等により、ソースオー
ミックコンタク、ト層２５．ドレインオーミックコンタ
クト層２６には露出面がなくなり、汚染等によるオーミ
ックコンタクト層２５，２６と半導体層２４との接合の
劣化を抑制することが可能となる。
また本実施例では、オーミックコンタクト層２５．２６
のエツチング工程が不用なため、チャネル長の加工制御
性が良いという利点がある。
のエツチング工程が不用なため、チャネル長の加工制御
性が良いという利点がある。
以上説明したように本発明は、逆スタガー型薄膜トラン
ジスタの低抵抗のオーミックコンタクト層を半導体層に
形成されるチャネル領域に直接接触させることにより、
高抵抗の半導体層を介してオーミックコンタクト層とチ
ャネル領域との電流路が形成されることを避けることが
実現し、これにより、薄膜トランジスタの見かけ上の移
動度（μ＊ｆｆ ）の低下を低減することが可能となる
。
ジスタの低抵抗のオーミックコンタクト層を半導体層に
形成されるチャネル領域に直接接触させることにより、
高抵抗の半導体層を介してオーミックコンタクト層とチ
ャネル領域との電流路が形成されることを避けることが
実現し、これにより、薄膜トランジスタの見かけ上の移
動度（μ＊ｆｆ ）の低下を低減することが可能となる
。
例えば第３図に示すように、本発明の第１の実施例およ
び従来の薄膜トランジスタとの移動度μ。１１のチャネ
ル長しに対する依存性を比較すると、従来の薄膜トラン
ジスタはチャネル長しに対する依存性は大きく、これに
比べて本発明の第１の実施例の構造の薄膜トランジスタ
はチャネル長しに対する依存性が小さいことが示されて
いる。
び従来の薄膜トランジスタとの移動度μ。１１のチャネ
ル長しに対する依存性を比較すると、従来の薄膜トラン
ジスタはチャネル長しに対する依存性は大きく、これに
比べて本発明の第１の実施例の構造の薄膜トランジスタ
はチャネル長しに対する依存性が小さいことが示されて
いる。
これは第２の実施例についても同様であり、本発明に関
しては普遍的である。
しては普遍的である。
このことから、従来困難であった薄膜トランジスタでの
短チヤネル化が可能となる。
短チヤネル化が可能となる。
面構式図である。
１・・・ガラス基板、２・・・ゲート電極、３・・・絶
縁体層、４．１４．２４・・・半導体層、４ａ、１４ａ
。
縁体層、４．１４．２４・・・半導体層、４ａ、１４ａ
。
２４ａ・・・（半導体層に形成される）チャネル領域、
５．１５．２５・・・ソースオーミックコンタクト層、
６，１６．２６・・・ドレインオーミックコンタクト層
、７・・・ソース電極、８・・・ドレイン電極、９．９
ａ・・・パッシベーション層。
５．１５．２５・・・ソースオーミックコンタクト層、
６，１６．２６・・・ドレインオーミックコンタクト層
、７・・・ソース電極、８・・・ドレイン電極、９．９
ａ・・・パッシベーション層。
Claims (1)
- 【特許請求の範囲】 １、基板上に形成されたゲート電極を絶縁体層が覆い、
前記絶縁体層上に半導体層、ソースおよびドレインオー
ミックコンタクト層、並びにソースおよびドレイン電極
が形成されてなる逆スタガー型薄膜トランジスタにおい
て、 前記半導体層に形成されるチャネル領域のチャネル長が
、前記ゲート電極のゲート長より短かく形成され、 前記ソース並びにドレインオーミックコンタクト層の少
なくとも一部が、前記半導体層と前記絶縁体層との界面
部に接して形成されることを特徴とする薄膜トランジス
タ。 ２、請求項１記載の薄膜トランジスタにおいて、 前記ソースおよびドレインオーミックコンタクト層と前
記半導体層とが、同一の膜により形成され、 前記ソースおよびドレインオーミックコンタクト層並び
に前記半導体層上に形成されたパッシベーション層に対
し、前記ソースおよびドレインオーミックコンタクト層
が自己整合的に形成されることを特徴とする薄膜トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16019390A JPH0449674A (ja) | 1990-06-19 | 1990-06-19 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16019390A JPH0449674A (ja) | 1990-06-19 | 1990-06-19 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449674A true JPH0449674A (ja) | 1992-02-19 |
Family
ID=15709828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16019390A Pending JPH0449674A (ja) | 1990-06-19 | 1990-06-19 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313906A (ja) * | 2005-05-02 | 2006-11-16 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板、これを含む液晶表示装置及び薄膜トランジスタ基板の製造方法 |
| JP2013042150A (ja) * | 2009-03-12 | 2013-02-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1990
- 1990-06-19 JP JP16019390A patent/JPH0449674A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313906A (ja) * | 2005-05-02 | 2006-11-16 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板、これを含む液晶表示装置及び薄膜トランジスタ基板の製造方法 |
| JP2013042150A (ja) * | 2009-03-12 | 2013-02-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8993386B2 (en) | 2009-03-12 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US9768281B2 (en) | 2009-03-12 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5010027A (en) | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure | |
| US4720736A (en) | Amorphous silicon thin film transistor | |
| KR940007451B1 (ko) | 박막트랜지스터 제조방법 | |
| US6451630B2 (en) | Method for manufacturing a thin-film transistor | |
| US5698882A (en) | LDD Polysilicon thin-film transistor | |
| US5658808A (en) | Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors | |
| JP2634305B2 (ja) | アモルファスシリコン薄膜トランジスタの製造工程及びアモルファス半導体薄膜電界効果型トランジスタ | |
| JPH0640550B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH1065176A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US6166400A (en) | Thin film transistor of liquid crystal display with amorphous silicon active layer and amorphous diamond ohmic contact layers | |
| US6677189B2 (en) | Method for forming polysilicon thin film transistor with a self-aligned LDD structure | |
| JP3420301B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0449674A (ja) | 薄膜トランジスタ | |
| JPH0883810A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3798133B2 (ja) | 薄膜トランジスタおよびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法 | |
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JP3169881B2 (ja) | 薄膜トランジスタ | |
| JP2647100B2 (ja) | 薄膜トランジスタ | |
| JPH07131019A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH01267616A (ja) | 液晶デイスプレイ | |
| JPH11354796A (ja) | 薄膜トランジスタ | |
| US5889290A (en) | Thin film transistor and manufacturing method thereof | |
| JPH01248668A (ja) | 薄膜トランジスタ | |
| JPH0677486A (ja) | 薄膜トランジスタ素子 | |
| JP2847745B2 (ja) | 薄膜トランジスタ |