本発明は、本願発明者によって新たに見出された知見に基づくものである。以下では、まず、当該知見について説明し、その後、本発明の実施形態について説明する。なお、以下では、本願発明者が見出した知見について図1〜図5を参照しながら説明するが、これは簡便のためであり、本発明はこれに限定されるものではない。
図1(a)は、特許文献3に開示されているSiC−MISFET100の構成を示している。SiC−MISFET100は、炭化珪素によって構成されており、炭化珪素からなるn+基板10の上に、n-ドリフト層20が積層された構造を有している。n-ドリフト層20の上部には、pボディ領域30が形成されており、pボディ領域30の上部に、pボディコンタクト領域32とn+ソース領域40とが形成されている。pボディコンタクト領域32およびn+ソース領域40の上には、ソース電極45が形成されている。
n-ドリフト層20、pボディ領域30およびn+ソース領域40の表面には、チャネル層50が形成されている。ここで、チャネル層50はエピタキシャル層である。さらに、チャネル層50の上には、ゲート絶縁膜60およびゲート電極65が形成されている。チャネル層50のうち、pボディ領域30の上面に接する部分には、チャネル領域が形成される。n+基板10の裏面にはドレイン電極70が形成されている。
SiC−MISFET100には、ボディダイオードが内蔵されている。すなわち、pボディ領域30とn−ドリフト層20との間のpn接合によって、ボディダイオードが形成されている。
SiCはワイドバンドギャップ半導体であるので、ボディダイオードの室温での立ち上がり電圧Vf0は、3V付近(約2.7V)と比較的高く、損失が大きい。特許文献3は、pボディ領域30およびチャネル層50の構造を最適化することにより、ボディダイオードよりも絶対値において低い立ち上がり電圧Vf0でチャネル層50を介して逆方向に電流を流すダイオード(以下チャネルダイオードと表す)として機能させることを開示している。図1(a)において、チャネルダイオードを介して流れる電流経路90およびボディダイオードを介して流れる電流経路92を示している。
チャネルダイオードを内蔵したSiC−MISFETをSiC−DioMOSと表記し、その回路略号を図1(b)に示す。図1(b)に記されているダイオード記号は、SiC−MISFET100のチャネル領域を介して電流を流すダイオードを意味する。Gはゲート電極、Sはソース電極、Dはドレイン電極を示す。以下、この回路略号を図面中で用いる。
図2(a)および図2(b)は、チャネルダイオードを内蔵するSiC−DioMOSを含む典型的な電力変換器1000および1000’の構成を示している。
電力変換器1000および1000’は、モータなどの負荷150を駆動するための回路であり、SiC−DioMOSからなる複数のSiC−MISFET100を備えている。電力変換器1000では、インバータ回路を構成するSiC−MISFET100を通して、トランジスタ動作ONモードにおいてはオン電流(If)、トランジスタ動作OFFモードにおいては還流電流(Ir)が流れる。3つのレグが直流電源160に対して並列的に設けられており、1つのレグは直列に接続された上アームと下アームから構成される。また、各アームはそれぞれSiC−MISFET100から構成される。典型的には、直流電源160の保護用に容量素子110が並列接続される。各SiC−MISFET100のゲート電位は、ゲート電圧制御回路(制御部)180によって制御される。図2(b)に示す電力変換器1000’は、電力変換器1000の直流電源160が交流電源170に置き換わっており、誘導性素子130および整流用ダイオード素子120から構成される整流回路により、交流電圧が直流電圧に変換される。
図3(a)および図3(b)は、SiC−MISFET100のチップの平面図を模式的に示している。図3(a)において、SiC基板10の主面上に、ガードリング(FLR)領域12およびアクティブ領域13が形成されている。図3(b)は、SiC−MISFET100のチップ最表面の構成を示している。SiC基板10の主面上に、保護絶縁膜(パッシベーション膜)16が形成され、ソース電極パッド15およびソース電極パッド15よりは小さいゲート電極パッド14が保護絶縁膜16の開口から露出している。
図4は、図1に示されるSiC−MISFET100のI−V特性グラフの一例を示している。図4に示すように、pボディ領域およびチャネル層の構造を最適化することにより、ボディダイオード(Vf0=約2.7V)よりも絶対値において低い立ち上がり電圧Vf0を持つ逆方向ダイオード特性が実現できている。立ち上がり電圧Vf0については以下において詳述する。なお、本願明細書において、順方向電流とはSiC−MISFETのソースに対してドレイン電位が正にバイアスされたときにドレインソース間に流れる電流であり、逆方向電流とはソースに対してドレイン電位が負にバイアスされたときにドレインソース間に流れる電流と定義する。
以上のSiC−DioMOSからなるSiC−MISFET100に関して、本願発明者は、還流ダイオード(チャネルダイオード)のリカバリ特性について詳細に検討した。
図5(a)は、SiC−MISFET100のゲートとソースを短絡させた状態で、SiC−MISFET100のチャネルダイオードのリカバリ特性を評価するために用いた試験回路の回路図である。図5(b)は、比較のために、市販のSiC−SBD(CREE社製C3D20060)およびSiC−MISFETと同一チップサイズのSiC−pnダイオード(PND)のリカバリ特性を評価するために用いた試験回路の回路図である。
試験回路は、図5(a)及び図5(b)の破線に示される位置に、検査対象(DUT;Device Under Test)となるダイオードの電流特性を測定するものである。試験回路は、DUTに並列に接続されるコイルと、DUTに直列に接続されるスイッチング素子とを備える。図5(a)に示す回路において、スイッチング素子のゲートにダブルパルス電圧を印可すると、第1のパルス電圧によってスイッチング素子がオンになっている間、電流はコイルとスイッチング素子からなる経路を流れ、DUTを流れない。次いで、スイッチング素子がオフとなると、コイルを流れていた電流は流れ続けようとするので、コイルの両端に自己誘導による逆起電力が発生し、コイルとDUTのダイオードからなる閉回路に電流が流れる。すなわちDUTの順方向電流が流れる。第2のパルス電圧で再びスイッチング素子がオンになると、コイルの電流はスイッチング素子を通して流れる。電流の測定はロゴスキーコイルからなる電流センサー用いた。
図5(c)は、図5(a)および図5(b)の回路によって測定された各ダイオードのリカバリ特性を示している。図5(a)および図5(b)において、直流電源の電源電圧Vccを300Vとし、誘導性負荷のインダクタンスLを100μHとし、放電抵抗Rを470kΩとした。
図5(c)に示すように、SiC−MISFET100のチャネルダイオードの逆回復電流は、SiC−SBDの逆回復電流(約2A程度)よりも大きく、SiC−PNDと同程度であった。そのため、SiC−MISFET100のチャネルダイオードは、SiC−SBDに比べてリカバリ損失が大きい。すなわち、チャネルダイオードのI−V特性において、チャネルダイオードの立ち上がり電圧Vf0をボディダイオードの立ち上がり電圧Vf0よりも十分低くしても、リカバリ損失低減には直接つながらない場合があることが明らかとなった。
当該課題について本願発明者が鋭意検討した結果、従来の電力変換器においてリカバリ損失が十分に低減できない場合が生じる理由は、還流ダイオードの立ち上がり電圧を低下させても、SiC−DioMOSのソースドレイン間の容量が小さくならないためであると推定した。
以下で説明する本発明の実施形態は、以上の知見に基づいて、チャネルダイオードの逆回復電流によるリカバリ損失を低減するものである。
本発明の一態様の概要は以下の通りである。
本発明の一態様の半導体装置は、第1の金属−絶縁体−半導体電界効果トランジスタと、前記第1の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第2の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子、及び前記半導体素子の動作を制御する制御部を備える半導体装置であって、前記第1及び第2の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層とを備え、前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、前記制御部は、順方向モードにおいて、前記第1及び第2の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、逆方向モードにおいて、前記第1の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記第1の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第2の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御するように構成されている。
前記第1の金属−絶縁体−半導体電界効果トランジスタと第2の金属−絶縁体−半導体電界効果トランジスタのトランジスタ特性が等しい。
前記ソース電極を基準とする前記ゲート電極の電位をVgsと定義し、前記逆方向モードにおいて、前記第1の金属−絶縁体−半導体電界効果トランジスタのVgsより前記第2の金属−絶縁体−半導体電界効果トランジスタのVgsが小さくなるように、前記制御部が構成されている。
前記第1の金属−絶縁体−半導体電界効果トランジスタのVgsと前記第2の金属−絶縁体−半導体電界効果トランジスタのVgsとの差が2V以上になるように前記制御部が構成されている。
前記第1の金属−絶縁体−半導体電界効果トランジスタのVgsおよび前記第2の金属−絶縁体−半導体電界効果トランジスタのVgsがいずれも負の値となるように前記制御部が構成されている。
前記制御部は、前記第1の金属−絶縁体−半導体電界効果トランジスタのVgsと前記第2の金属−絶縁体−半導体電界効果トランジスタのVgsとの差が5V以上となるように前記制御部が構成されている。
前記制御部は、逆方向モードにおいて、前記第1の金属−絶縁体−半導体電界効果トランジスタのVgsを0Vに設定し、前記第2の金属−絶縁体−半導体電界効果トランジスタのVgsを0V未満に設定するように構成されている。
前記第1及び第2の金属−絶縁体−半導体電界効果トランジスタは互いに異なる基板上に配置されている。
前記第1及び第2の金属−絶縁体−半導体電界効果トランジスタは同一基板上に配置されている。
前記半導体装置は、前記第1及び第2の金属−絶縁体−半導体電界効果トランジスタを囲む終端構造をさらに備える。
前記半導体素子は、前記第2の金属−絶縁体−半導体電界効果トランジスタに直列に接続されたダイオードをさらに備え、前記第2の金属−絶縁体−半導体電界効果トランジスタおよび前記ダイオードの直接接続に対して、前記第1の金属−絶縁体−半導体電界効果トランジスタは並列に接続されている。
本発明の一態様である半導体装置は、炭化珪素半導体によって構成される金属−絶縁体−半導体電界効果トランジスタと、前記金属−絶縁体−半導体電界効果トランジスタに並列に接続されており、シリコンによって構成された絶縁ゲートバイポーラトランジスタとを備える半導体素子、及び前記半導体素子の動作を制御する制御部を備える半導体装置であって、前記金属−絶縁体−半導体電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層とを有し、前記絶縁ゲートバイポーラトランジスタは、ゲート電極と、コレクタ電極とエミッタ電極とを有し、前記金属−絶縁体−半導体電界効果トランジスタにおいて、前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ電流が流れる向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ電流が流れる向きを逆方向と定義し、前記絶縁ゲートバイポーラトランジスタにおいて、前記コレクタ電極から前記エミッタ電極へ電流が流れる向きを順方向、前記エミッタ電極から前記コレクタ電極へ電流が流れる向きを逆方向と定義し、前記制御部は、順方向モードにおいて、前記金属−絶縁体−半導体電界効果トランジスタおよび絶縁ゲートバイポーラトランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、逆方向モードにおいて、前記金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れるように、前記半導体素子を制御するよう構成されている。
本発明の一態様である電力変換器は、複数のレグを備えた電力変換器であって、前記各レグは、上記いずれかに記載の半導体装置によってそれぞれ構成される上アームおよび下アームを含む。
前記順方向モードにおいて電流が流れる前記第1及び第2の金属−絶縁体−半導体電界効果トランジスタの数よりも前記逆方向モードにおいて電流が流れる前記第1及び第2の金属−絶縁体−半導体電界効果トランジスタの数は少ない。
本発明の一態様である半導体素子の制御方法は、第1の金属−絶縁体−半導体電界効果トランジスタと、前記第1の金属−絶縁体−半導体電界効果トランジスタに並列に接続された第2の金属−絶縁体−半導体電界効果トランジスタとを備える半導体素子の制御方法であって、前記第1及び第2の金属−絶縁体−半導体電界効果トランジスタのそれぞれは、ソース電極と、ドレイン電極と、ゲート電極と、チャネルとして機能する炭化珪素半導体層とを備え、前記ドレイン電極から前記炭化珪素半導体層を介して前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記炭化珪素半導体層を介して前記ドレイン電極へ流れる電流の向きを逆方向と定義し、順方向モードにおいて、前記第1及び第2の金属−絶縁体−半導体電界効果トランジスタに、順方向に電流が流れるように、前記半導体素子を制御し、逆方向モードにおいて、前記第1の金属−絶縁体−半導体電界効果トランジスタに逆方向に電流が流れ、前記第1の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流より、前記第2の金属−絶縁体−半導体電界効果トランジスタに流れる逆方向電流の方が小さくなるように、前記半導体素子を制御する。
本発明の一態様である電力変換器の制御方法は、上記電力変換器の制御方法であって、前記上アームの前記半導体素子および前記下アームの前記半導体素子を、同時にOFF状態となるデッドタイムを挟んで交互にON状態となるように前記上アームの前記半導体素子および前記下アームの前記半導体素子を駆動する場合において、前記デッドタイムの少なくとも一部期間において、前記上アームの前記半導体素子または前記下アームの前記半導体素子の第2の金属−絶縁体−半導体電界効果トランジスタのゲート電圧を負電圧に設定する。
(第1の実施形態)
以下、本発明による、半導体装置、電力変換器およびその制御方法の第1の実施形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す場合がある。
図6A(a)は、本実施形態の電力変換器2000の構成を示している。電力変換器2000は、図2に示す回路と同様、モータなどの誘導性の負荷150を駆動するための回路であり、直流電源160を交流電源に変換し、負荷150に供給する。電力変換器2000は、典型的には、複数の半導体素子100から構成されるインバータ回路と、ゲート電圧制御回路180とを備える。通常、電力変換器2000は、直流電源160を含まないが、図6A(a)では、回路の構成を示すため、直流電源160も一緒に示している。直流電源160の保護のため直流電源160対して並列に接続された容量素子110を備えていてもよい。また、図6A(b)に示すように、直流電源160に代えて、交流電源170を負荷150に電力を供給する電源として用いてもよい。この場合、誘導性素子130および整流用ダイオード素子120から構成される整流回路により、交流電圧を直流電圧に変換することが好ましい。
図6A(a)に示すように、電力変換器2000は、負荷150に多相の交流電圧を印加するために、直流電源160に対して並列に接続された複数のレグ210を備える。本実施形態では3相の交流電圧を負荷150に印加するため、3つのレグ210を備える。具体的には、上アーム200u1および下アーム200d1、上アーム200u2および下アーム200d2ならびに上アーム200u3および下アーム200d3によってそれぞれレグ210が構成されている。各レグ210において、上アームおよび下アームは直列接続されており、上アームおよび下アームの接続箇所から負荷150へ所定の位相で交流電力が供給される。
本実施形態の電力変換器2000では、各レグの上アームおよび下アームのそれぞれが、SiC−MISFET200aおよび200bを並列接続した半導体素子200によって構成されている。なお、本明細書において「半導体素子」は、回路図上において並列接続された2つのSiC−MISFETを含む素子であればよい。例えば、半導体素子200は、単一の電子部品であってもよいし、複数の電子部品を組み合わせたものであってもよい。つまりSiC−MISFET200aおよび200bを並列接続した半導体素子200が2つ直列に接続され各レグが構成されている。ここでSiC−MISFET200aおよび200bの並列接続とは、SiC−MISFET200aおよび200bのドレイン電極(端子)同士およびソース電極(端子)同士をそれぞれ電気的に接続するが、ゲート電極(端子)はそれぞれ個別にゲート電圧制御回路180に接続することをいう。すなわち、SiC−MISFET200aおよび200bのゲート電極(端子)には、個別のゲート電圧Vgsを印加できる。ゲート電圧制御回路180は、SiC−MISFET200aおよび200bのゲート電極に印加する電圧およびタイミングを制御することによって、半導体素子200の動作を制御する。
例えば、SiC−MISFET200aおよび200bにおいて、ソース電極とドレイン電極との間に、ソース電極の電位よりもドレイン電極の電位が高い所定の電位差Vdsを与え、ゲート電極に閾値Vth以上のゲート電圧Vgsを与えることによって、SiC−MISFET200aおよび200bがオン状態となる。これにより、図6A(a)に示すように、SiC−MISFET200aおよび200bから負荷150へ電流If1およびIf2が流れる。
SiC−MISFET200aおよび200bはチャネルダイオードを内蔵するSiC−DioMOSである。すなわち、SiC−MISFET200aおよび200bは、逆バイアス状態、つまり、ソース電極の電位をドレイン電極の電位よりも高くしてゆくと、チャネル層50を逆方向に電流Ir1およびIr2が流れることによって還流ダイオードとして機能する。電流Ir1およびIr2が流れ始めるソース−ドレイン間の電位差Vdsを、逆方向電流の立ち上がり電圧Vf0という。Vf0は通常負の値である。図1(a)に示されるように、チャネル層50は、それぞれ炭化珪素から構成されるエピタキシャル層である。SiC−MISFET200aおよび200bは、通常、図1(a)に示されるユニットセルが複数並列に接続された構造を備える。ここでいう並列とは、ユニットセルのソース電極、ドレイン電極およびゲート電極がそれぞれ接続されていることをいう。
本実施形態において、各レグの上アームおよび下アームのそれぞれを構成している2つのSiC−MISFET(例えばSiC−MISFET200aおよび200b)のトランジスタ特性は等しい。ここで、トランジスタ特性は、少なくとも閾値Vthおよび逆方向電流の立ち上がり電圧Vf0を含む。つまり、2つのSiC−MISFETの閾値Vthは互いに等しい。2つのSiC−MISFETの逆方向電流の立ち上がり電圧Vf0も互いに等しい。閾値Vthが等しいとは、同じ値であるか、2つのVthの差が±10%程度の範囲内にある場合をいう。逆方向電流の立ち上がり電圧Vf0についても同様である。
本実施形態で用いるSiC−MISFETにおける逆方向電流の立ち上がり電圧Vf0は、閾値Vthに基づき調整可能である。図7は、SiC−MISFET200a及び200bにおける、閾値電圧Vthと逆方向電流の立ち上がり電圧Vf0の絶対値(|Vf0|)との相関の一例を示す図である。図7において、横軸は閾値電圧Vth、縦軸は逆方向電流の立ち上がり電圧Vf0の絶対値(|Vf0|)を示す。本図を得るために実施したシミュレーションにおいて、pボディ領域30の濃度は1×1019cm-3、ゲート絶縁膜60の厚さは70nmで固定している。他のパラメータの範囲は以下の通りである。
・チャネル層50の厚さ:20〜70nm
・チャネル層50の濃度:1×1017〜4×1018cm-3
図7から、例えば、チャネル層50の厚さを小さくし、かつチャネル層50の不純物濃度を高くすることにより、|Vf0|を一定にしながら、Vthを大きくすることが可能であることが分かる。より具体的には、本実施形態で用いるSiC−MISFETにおいて、チャネルダイオードとして機能し始める電圧(Vf0)は変化させずに、トランジスタをON状態にするゲート電圧(Vth)を調整し得る。あるいは、逆に、本実施形態で用いるSiC−MISFETにおいて、トランジスタをON状態にするゲート電圧(Vth)を変化させずに、チャネルダイオードとして機能し始める電圧(Vf0)を調整し得る。したがって、チャネル層50の不純物濃度と厚さを適度に設定することにより、Vthと|Vf0|とをそれぞれ独立に制御することが可能である。
例えばVth=5V、|Vf0|=1Vに制御する場合のチャネル層50の厚さと不純物濃度の設定方法を、この図を用いて説明する。
まず、Vth=5Vと、|Vf0|=1Vとの交点を通る相関直線に対応するチャネル層の厚さを読み取る。図7では約40nmと読み取ることができる。したがって、チャネル層の厚さを40nmに設定する。次に上記のチャネル層の厚さにおいて、Vth=5Vとなる不純物濃度を設定すればよい。ここでは、データが存在する2点の濃度、すなわち7×1017cm-3と1×1018cm-3の中間をとって、約8.5×1017cm-3に設定すればよい。
このように、SiC−MISFET200aおよび200bにおいて、チャネル層50の厚さと不純物濃度を調整することにより、チャネルダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができる。したがって、SiC−MISFET200aおよび200bは、炭化珪素によって構成されるチャネル層50を逆方向に電流Ir1およびIr2が流れることによって還流ダイオードとして機能するSiC−DioMOSである。SiC−MISFET200aおよび200bのより具体的な構造や製造方法は、例えば特許文献3に開示されている。
本実施形態では、SiC−MISFET200aおよび200bはそれぞれ個別にパッケージングされている。図3(a)および図3(b)は、パッケージに構成されたSiC−MISFET200aおよび200bの平面図である。SiC基板10の主面上に、ガードリング(FLR)領域12およびアクティブ領域13が形成されている。アクティブ領域13には図1(a)で示すユニットセルが複数形成されている。図3(b)は、SiC−MISFET100のチップ最表面の構成を示している。SiC基板10の主面上に、保護絶縁膜16が形成され、ソース電極パッド15およびソース電極パッド15よりは小さいゲート電極パッド14が保護絶縁膜16の開口から露出している。ここでは終端構造として、ガードリングを採用しているが、メサ構造やJTE(Junction Terminal End)等でもよい。
SiC−MISFET200aおよび200bが個別にパッケージされているため、SiC−MISFET200aおよび200bは、互いに独立したゲート電極(端子)を備えている。SiC−MISFET200aおよび200bは、同一仕様の素子でもよく、負荷150の構成によって、定格電流等の仕様の異なるものを用いても良い。各レグの上アームおよび下アームを構成するSiC−MISFET200aおよび200bには、それぞれ個別のゲート電圧制御回路180から、独立にVgsが与えられる。
本実施形態の電力変換器2000は、各レグの各アームを互いに並列に接続された2つのSiC−MISFETによって構成し、順方向モードのときには両方のSiC−MISFETを動作させる。また、逆方向モードの時には、一方のSiC−MISFETを還流ダイオードとして動作させ、他方のSiC−MISFETの還流ダイオードとしての動作を抑制することによって、逆方向動作の時における寄生容量を小さくし、リカバリ損失を低減する。このために、電力変換器2000のゲート電圧制御回路180は、順方向モードにおいて、SiC−MISFET200aおよび200bに、順方向の電流が流れるように、半導体素子200を制御する。また、逆方向モードにおいて、SiC−MISFET200aに逆方向の電流が流れ、SiC−MISFET200bに流れる逆方向電流を抑制するように、半導体素子200を制御する。具体的には、逆方向モードにおいて、SiC−MISFET200bのVgsを0V未満に設定することにより、SiC−MISFET200bが還流ダイオードとして機能しないようにする。
以下、電力変換器2000の動作を詳細に説明する。まず、半導体素子200のダイオード動作時のリカバリ特性を図5(a)に示す試験回路を用いて評価した。図8(a)および図8(b)は、図5(a)に示す試験回路のうち破線で囲まれたDUTの部分における半導体素子200のゲート端子の接続を示す図である。ここで、当該試験における半導体素子200は、同一条件で試作されそれぞれ別個にパッケージングされたSiC−MISFET200aおよび200bを並列に接続して用いた。図8(a)は、SiC−MISFET200aおよび200bの両方において、ゲート−ソース間を短絡させたとき、つまりVgsを0Vに設定したときのゲート端子の接続を表している。図8(b)は、SiC−MISFET200aのVgsを0Vに設定し、SiC−MISFET200bのVgsを負の値に設定するために、ゲート端子に直流電圧源が接続された回路構成を示している。ここでは、Vgsを−2V〜−10Vまで2Vステップで印加した。他のリカバリ特性の試験回路および条件は、図5で説明した評価と同じにした。
図8(c)は、評価に用いたSiC−MISFET200bの逆方向のI−V特性を示している。Vgsを負にすることにより、逆方向のダイオードの立ち上がり電圧Vf0の絶対値が大きくなっていることが分かる。例えば、逆方向電流Ids=−20Aとなるドレインソース電圧Vdsで定義した立ち上がり電圧Vf0は、Vgs=0Vの場合は約−1.8Vであるが、Vgs=−10Vの場合は約−2.9Vとなり、1V以上も絶対値が大きくなっている。
Vgsが負である場合、本実施形態で用いるSiC−MISFETはオフ状態にある。したがって、本実施形態で用いるSiC−MISFETは、同じオフ状態であっても、Vgsを変化させることによって、逆方向のダイオードの立ち上がり電圧Vf0を調整し得る。
また、本実施形態で用いるSiC−MISFETにおいて、Vdsが一定である場合、Vgsを変化させることによって、逆方向のダイオードに流れる電流(Ids)を調整し得る。例えば、Vgsが−2Vである場合、Vgsが−2Vのときに逆方向のダイオードに流れる電流(−16A)は、Vgsが0Vのときの電流(−24A)の約65%となる。
図9(a)は、図5(a)に示す試験回路のDUTを図8(a)の半導体素子200として、SiC−MISFET200aおよび200bの両方のVgsを0Vに設定したときのリカバリ特性を評価した結果を示す。図9(b)は、図5(a)に示す試験回路のDUTを図8(b)の半導体素子200として、SiC−MISFET200aのVgsを0Vに設定し、SiC−MISFET200bのVgsを−10Vに設定したときのリカバリ特性を評価した結果を示す。なお、電流の測定は、SiC−MISFET200a、200bに流れる電流値を、それぞれロゴスキーコイルからなる電流センサーを用いて測定し、得られた電流を合算して全体の電流を評価した。
図9(a)において、SiC−MISFET200a、200bおよびトータル(=200a+200b)の逆方向電流Idsをそれぞれ、Idiode1、Idiode2、Idiodeとしている。SiC−MISFET200aおよび200bは、ほぼ同一のダイオード特性を有しているため、リカバリ動作(スイッチング用MISFETターンオン)前は、Idiode1,Idiode2ともにそれぞれ約−10A程度の電流が流れている。また、リカバリ動作直後、−4A程度の逆方向電流がSiC−MISFET200aおよび200bが流れ、その後、電流は0になる。このため、Idiodeとしては、リカバリ動作直後、−8A程度の逆方向電流が流れている。
図9(b)はSiC−MISFET200aのVgsを0Vとし、SiC−MISFET200bのVgsを−10Vに設定した場合のリカバリ特性グラフを示している。グラフ中の凡例におけるそれぞれの逆方向電流Idsは、図9(a)と同一である。SiC−MISFET200bでは、ゲートに負電圧(Vgs=−10V)を付与することにより、リカバリ動作(スイッチング用MISFETターンオン)前は、ほとんど電流が流れず(Idiode2≒0A)、SiC−MISFET200aに大部分の電流が流れている(Idiode1=約−20A)。ここで逆方向電流Irが負になっている領域において、電流と電圧の積を積分したものがリカバリ損失である。図9(b)から分かるように、リカバリ動作前にSiC−MISFET200bにはほとんど電流が流れないため、リカバリ動作直後にも負の逆方向電流があまり流れない。このため、リカバリ動作直後のIdiodeも絶対値が小さくなっている。
図10(a)は、図8(b)に示すようにゲート電極がバイアスされた半導体素子200のリカバリ損失値のVgs依存性を示している。図10(a)の横軸はSiC−MISFET200bのゲート電圧Vgsを示しており、縦軸はリカバリ損失であって、SiC−MISFET200bのゲート電圧Vgsを0としたときのリカバリ損失を1としたときの相対値を示している。図10(a)において、Vgsが0Vである場合の結果は、図8(a)に示すようにゲート電極がバイアスされた半導体素子200のリカバリ損失値を示している。
図10(a)から分かるように、SiC−MISFET200bのゲート電圧Vgsを負に設定する場合、その絶対値が大きくなるに伴い、SiC−MISFET200aのリカバリ損失値が多少増加していくものの、SiC−MISFET200bのリカバリ損失が低減するため、半導体素子200全体としてのリカバリ損失は、最大で約10%程度低減する。
図10(b)は、SiC−MISFET200bのVgsを変化させたときのダイオードの立ち上がり電圧と、リカバリ損失比を表している。横軸は逆方向電流Idsが−1Aが流れるときのVdsで定義したダイオードの立ち上がり電圧Vf1であり、縦軸はSiC−MISFET200bのリカバリ損失であり、Vgsが0であるときの値を1とした相対値で表している。図10(b)から分かるように、SiC−MISFET200bだけを見ると、Vgsが0である場合に比べて、Vgsを−2Vにすると約28%のリカバリ損失低減効果、Vgsを−4V以上にすると約33%以上のリカバリ損失低減効果が得られる。このことから、半導体素子200に逆方向電流が流れる逆方向モードにおいて、SiC−MISFET200bのVgsを0V未満に設定することが好ましく、−2V以下に設定することがより好ましいことが分かる。また、Vgsを−5V以下に設定することがさらに好ましいことが分かる。このように本実施形態の電力変換器2000によれば、半導体素子200に逆方向電流が流れる逆方向モードにおいて、SiC−MISFET200bのVgsを負に設定することにより、リカバリ損失を低減することができる。
なお、上記測定が示すとおり、リカバリ損失の低減効果は、図8(a)および図8(b)に示される半導体素子に対して、制御部が逆方向モードの電流を制御することで得られるものである。したがって、本実施の形態で説明されるような電力変換器に限らず、少なくとも半導体素子と上記制御を行なう制御部とを備える半導体装置であれば、リカバリ損失の低減効果が得られる。
以下、本発明の実施形態に係る電力変換器の制御方法における、半導体素子200の動作のタイミングの一例を説明する。
図11A(a)は、本実施形態の電力変換器2000の1レグ分の構成を示している。図11A(a)において、直流電源160がモータ等の誘導性負荷150aに電力を供給する。上アーム(ハイサイド(H))のSiC−MISFET200aおよび200bの並列接続からなる半導体素子200Hと、下アーム(ローサイド(L))のSiC−MISFET200cおよび200dの並列接続からなる半導体素子200Lとが直列に接続されている。ゲート電圧制御回路180は、上アームのSiC−MISFET200aおよび200bの各ゲート、ならびに下アームのSiC−MISFET200cおよび200dの各ゲートを駆動する。具体的には、ゲート電圧制御回路180は、上アーム側のSiC−MISFET200aおよび200bのゲート駆動電圧VgsH1およびVgsH2と、下アーム側のSiC−MISFET200cおよび200dのゲート駆動電圧VgsL1およびVgsL2を出力する。
図11A(a)において、矢印で示されるそれぞれのSiC−MISFETに流れる電流IdsH1、IdsH2、IdsL1、IdsL2は、矢印の方向に流れるとき、正の値を有し、矢印の方向とは反対の方向に流れるとき、負の値を有するものとする。また、図11Aにおいて、それぞれのSiC−MISFETにかかる電位差もVdsH1、VdsH2、VdsL1、VdsL2として表記している。
誘導性負荷150aは交流電流によって駆動される。このため、図11Aに示すように、誘導性負荷150aには誘導性負荷150aからレグ210側へ電流IL(R)が流れる場合と、レグ210から誘導性負荷150a側へ電流IL(F)が流れる場合とがある。
図11A(b)は、ゲート電圧制御回路180の構成の一例を示すブロック図である。ゲート電圧制御回路180は、ロジック回路180bと複数のドライバ180aを備える。ロジック回路180bは、例えば、外部のPWM発生回路から入力されたPWM信号に応じて、各ドライバ180aにゲート信号を出力する。各ドライバ180aは、インバータ回路を構成する各SiC−MISFETのゲート端子に接続されている。各ドライバ180aは、ロジック回路180bから入力されたゲート信号に応じて、接続された各SiC−MISFETに対して、それぞれ、ゲート駆動電圧VgsH1、VgsH2、VgsL1、VgsL2を印加する。本実施の形態に係るゲート電圧制御回路は、例えば、図11Bから図11Iに示される動作波形のゲート駆動電圧VgsH1、VgsH2、VgsL1、VgsL2を、各SiC−MISFETに印加する。
ドライバは絶縁型の駆動回路であり、典型的にはパルストランスやフォトカプラ等を備える。また、ゲート電圧制御回路180は、他の回路が付加されていてもよく、PWM発生回路を内部に含んでいてもよい。
図11Bは、図11Aに示した回路の動作波形の一例であり、誘導性負荷150aからレグ210側へ電流IL(R)を流すときの各部の電圧、電流を示すタイミングチャートである。図11Bにおいて、上アームのゲート駆動電圧VgsH1およびVgsH2と、下アームのゲート駆動電圧VgsL1およびVgsL2とは交互にハイレベル、ローレベルに切り替わる。すなわち、上アームがハイレベルであるとき下アームはローレベルであり、下アームがハイレベルのとき上アームはローレベルである。ここでハイレベルとは、SiC−MISFETの閾値電圧Vth以上の電圧であり、ローレベルとはSiC−MISFETの閾値電圧Vth未満の電圧である。この例ではローレベルは0Vとする。また、上アームのSiC−MISFETと下アームのSiC−MISFETとが同時にONし、短絡破壊することを防止するため、VgsH1およびVgsH2がOFFになり、VgsL1およびVgsL2がONになるまでの期間にデッドタイムが設けられる。ここでデッドタイムとは上アームおよび下アームの両方のSiC−MISFETのゲート駆動電圧が両方ともローレベルに設定される期間である。
図11Bのタイミングチャートにおける初期状態は、上アームおよび下アームともVgsがローレベルである。まず、下アームのゲート駆動電圧VgsL1およびVgsL2がハイレベルに遷移し、チャネルに順方向電流が流れる(下アームのSiC−MISFET200cおよび200dが順方向モード)。その後、下アームのゲート駆動電圧VgsL1およびVgsL2がOFFとなり、デッドタイム期間、上アームのSiC−MISFET200aおよび200bにはチャネルダイオードとして動作し、逆方向に電流が流れる(上アームのSiC−MISFET200aおよび200bが逆方向モード)。このとき、IdsH1およびIdsH2は負の値を示している。
上アームのSiC−MISFET200aおよび200bのチャネルダイオードに逆方向電流が流れている状態で、上アームのゲート駆動電圧VgsH1およびVgsH2がハイレベルに遷移しても、そのままSiC−MISFET200aおよび200bには逆方向に電流が流れ続ける。
上アームのVgsH1およびVgsH2をローレベルにする際に、VgsH2のみ負電圧(例えば、VgsH2≧−2V)を印加し、VgsH1は電圧を印加しない(VgsH1=0V)。これにより、上アームのSiC−MISFET200aは逆方向に電流が流れ続ける(IdsH1<0A)が、SiC−MISFET200bにおいて、立ち上がり電圧Vf0の絶対値が増大する(図8(c)において、I−V特性が負の方向へシフトする)ことにより、本実施形態では、逆方向のダイオード電流は遮断される(IdsH2≒0A)。このとき、SiC−MISFET200bにおける逆方向電流が遮断されることにより(IdsH2≒0A)、SiC−MISFET200aの逆方向電流は増大する。また、この時、上アームにおいて、逆方向電流が流れているSiC−MISFETの数は1である。
その後、下アームのVgsL1およびVgsL2をハイレベルにする際に、上アームのSiC−MISFET200aおよび200bには、ダイオードのリカバリ動作によって、リカバリ損失が生じる。ただし、本動作において、リカバリ動作前に負のゲート駆動電圧が印加されていた(VgsH2≧−2V)SiC−MISFET200bのリカバリ損失は、リカバリ動作前に電圧が印加されていなかった(VgsH1=0V)SiC−MISFET200aのリカバリ損失よりも低減される。その後、SiC−MISFET200cおよび200dがONし、SiC−MISFET200cおよび200dのチャネルに電流が流れる。最後に、下アームのVgsL1およびVgsL2もOFFとなり、初期状態に戻る。
図11Cは、図11Aに示した回路の動作波形の一例であり、レグ210から誘導性負荷150a側へ電流IL(F)を流すときの各部の電圧、電流を示すタイミングチャートである。図11Cのタイミングチャートにおける初期状態は、上アームおよび下アームともVgsがローレベルである。まず、上アームのゲート駆動電圧VgsH1およびVgsH2がハイレベルに遷移(上アームのSiC−MISFET200aおよび200bが順方向モード)し、チャネルに順方向電流が流れる。この時、上アームにおいて、電流が流れているSiC−MISFETの数は1である。
その後、上アームのゲート駆動電圧VgsH1およびVgsH2がOFFとなり、デッドタイム期間、下アームのSiC−MISFET200cおよび200dはチャネルダイオードとして動作し、逆方向に電流が流れる(下アームのSiC−MISFET200cおよび200dが逆方向モード)。このとき、IdsL1およびIdsL2は負の値を示している。
下アームのSiC−MISFET200cおよび200dのチャネルダイオードに逆方向電流が流れている状態で、下アームのゲート駆動電圧VgsL1およびVgsL2がハイレベルに遷移しても、そのままSiC−MISFET200cおよび200dには逆方向に電流が流れ続ける。
下アームのVgsL1およびVgsL2をローレベルにする際に、VgsL2のみ負電圧(例えば、VgsL2≧−2V)を印加し、VgsL1は電圧を印加しない(VgsL1=0V)。これにより、下アームのSiC−MISFET200cは逆方向に電流が流れ続ける(IdsL1<0A)が、SiC−MISFET200dにおいて、立ち上がり電圧Vf0の絶対値が増大することにより、本実施形態では逆方向のダイオード電流は遮断される(IdsH2≒0A)。このとき、SiC−MISFET200dにおける逆方向電流が遮断されることにより(IdsL2≒0A)、SiC−MISFET200cの逆方向電流は増大する。
その後、上アームのVgsH1およびVgsH2をハイレベルにする際に、下アームのSiC−MISFET200cおよび200dには、ダイオードのリカバリ動作によって、リカバリ損失が生じる。ただし、本動作において、リカバリ動作前に負のゲート駆動電圧が印加されていた(VgsL2≧−2V)SiC−MISFET200dのリカバリ損失は、リカバリ動作前に電圧が印加されていなかった(VgsL1=0V)SiC−MISFET200cのリカバリ損失よりも低減される。その後、SiC−MISFET200aおよび200bがONし、SiC−MISFET200aおよび200bのチャネルに電流が流れる。最後に、上アームのVgsH1およびVgsH2もOFFとなり、初期状態に戻る。
図11Dは、図11Aに示した回路の動作波形のもう1つの例であって、誘導性負荷150aからレグ210側へ電流IL(R)を流すときの各部の電圧、電流を示すタイミングチャートである。図11Dにおいて、上アームのVgsH1およびVgsH2をハイレベルからローレベルにする際に、SiC−MISFET200bに印加されたゲート駆動電圧VgsH2を正電圧から負電圧に急激に変化させる場合、VgsH2の電位変化によるノイズ増大の可能性が考えられる。そこで、上アームのVgsH2をOFFにする際に、一度、ゼロ電位(VgsH2=0V)を保持した状態を経て、負電圧(例えば、VgsH2≧−2V)にすることにより、図11Bにタイミングチャートで示される動作の場合よりも、さらにゲート電位の切り替え(スイッチング)時のノイズ低減が可能となる。このタイミングにおける上アームのVgsH1の状態(VgsH1=0V)や、それ以外の期間の各部の電圧、電流の制御方法は図11Bの場合と同様である。また、SiC−MISFET200bにおけるリカバリ損失の低減効果についても、図11Bの場合の動作と同様である。
図11Eは、もう1つの例におけるレグ210から誘導性負荷150a側へ電流IL(F)を流すときの各部の電圧、電流を示すタイミングチャートである。図11Eにおいて、下アームのVgsL1およびVgsL2をハイレベルからローレベルにする際に、SiC−MISFET200dに印加されたゲート駆動電圧VgsL2を正電圧から負電圧に急激に変化させる場合、VgsL2の電位変化によるノイズ増大の可能性が考えられる。そこで、下アームのVgsL2をOFFにする際に、一度、ゼロ電位(VgsH2=0V)を保持した状態を経て、負電圧(例えば、VgsH2≧−2V)にすることにより、図11Cにタイミングチャートで示される動作の場合よりも、さらにゲート電位の切り替え(スイッチング)時のノイズ低減が可能となる。このタイミングにおける下アームのVgsL1の状態(VgsL1=0V)や、それ以外の期間の各部の電圧、電流の制御方法は図11Cの場合と同様である。また、SiC−MISFET200dにおけるリカバリ損失の低減効果についても、図11Cの場合の動作と同様である。
上記本実施形態の例では、SiC−MISFET200a、200b、200c、200dをオフにするためのゲート電圧Vgsを0V、つまり、上アームおよび下アームのゲート電圧のローレベルを0Vに設定していたが、他の値を設定してもよい。図8(c)に示すように、ゲート電圧Vgsのローレベルを0Vよりも小さい値に設定することにより、上アームおよび下アームに逆方向電流が流れ始める電圧Vf0をより小さい値(負の値)にすることができる。この場合、2つのSiC−MISFETのゲート電圧Vgsはオフ状態のとき、いずれも負に設定される。したがって、本実施形態の電療変換器2000により駆動される誘導性負荷150の特性に応じて、ゲート電圧Vgsのローレベルを変化させ、上アームおよび下アームに逆方向電流が流れ始める電圧Vf0を調整し得る。
図11Fから図11Iは、上アームおよび下アームにおけるゲート電圧Vgsのローレベルを−5Vに設定した場合の図11Aに示した回路の動作波形を示している。図11Fおよび図11Gは、図11Bおよび図11Cに対応し、デッドタイムの全期間において、上アームおよび下アームのうち、逆方向のダイオード電流を遮断するSiC−MISFET200bおよび200dのゲート電圧VgsH2およびVgsL2を、例えば、−10Vに設定している。また、図11Hおよび図11Iは、図11Dおよび図11Eに対応し、デッドタイムの一部期間において、上アームおよび下アームのうち、逆方向のダイオード電流を遮断するSiC−MISFET200bおよび200dのゲート電圧VgsH2およびVgsL2を、例えば、−10Vに設定している。このように、SiC−MISFETのローレベルを−5Vに設定した場合でも、設定したローレベルのVgsよりさらに小さいゲート電圧(絶対値としては大きい)を印加することにより、逆方向のダイオード電流を抑制することができ、上述したように上アームおよび下アームにおけるリカバリ損失を低減することができる。
図11A、11B、11Cを参照して1レグ分の半導体素子200の動作のタイミングを説明したが、電力変換器2000全体の動作タイミングも同様である。電力変換器2000のゲート電圧制御回路180は、例えば、PWM制御回路を含み、位相をずらしながら、上述したタイミングで各レグを駆動する。
このように、本実施形態によれば、上アームの半導体素子200および下アームの半導体素子200が交互にON状態となるように駆動する場合において、上アームの半導体素子200および下アームの半導体素子200が同時にOFF状態となるデッドタイムの少なくとも一部期間において、上アームの半導体素子200または下アームの半導体素子200のSiC−MISFET200bのゲート駆動電圧Vgsを負電圧に設定する。これにより、半導体素子200のリカバリ損失を低減することができる。
なお、本実施形態では、上アームおよび下アームにおける2つのSiC−MISFETのうち、所定のタイミングで一方に逆方向のダイオード電流が流れないようにゲート電圧Vgsを設定していた。本実施形態では、簡便のため、並列接続された2つのSiC−MISFETを用いて説明したが、3つ以上の複数のSiC−MISFETが並列接続されている場合においても、同様の効果が得られる。すなわち、複数のSiC−MISFETのうち、少なくとも2つのSiC−MISFETにおいて、上記で説明した駆動を行なうことにより、リカバリ損失を低減する効果を得ることができる。このとき、順方向モードにおいて電流が流れるSiC−MISFETの数よりも逆方向モードにおいて電流が流れるSiC−MISFETの数は少ない。
また、上記説明では、2つのSiC−MISFETのうち、一方のSiC−MISFETに逆方向の電流が流れないように(Ids≒0A)ゲート電圧Vgsを設定する好適な例について説明したが、2つのSiC−MISFETのうち、一方のSiC−MISFETの逆方向電流の絶対値が他方よりも小さくなるように設定すれば、リカバリ損失を低減する効果を得ることができる。具体的には、2つのSiC−MISFETのうち、オフ状態において、一方のSiC−MISFETのVgsを、他方に比べてより小さく(絶対値としては大きく)することによって、一方のSiC−MISFETに流れる逆方向のダイオード電流を、他方に比べてより小さくすることができる。これにより、図10(b)を参照して説明したように示すように、リカバリ損失を低減する効果を得ることができる。この効果は、2つのSiC−MISFETのVgsの差が−2V以上である場合に顕著に得られ、−5V以上でリカバリ損失を十分に抑制することができる。
なお、本実施形態では、電力変換器2000は、SiC−MISFET200a、200bとして図1(a)に示すように縦型のSiC−MISFETを備えていたが、本実施形態の電力変換器2000は、SiC−MISFET200a、200bに、横型SiC−MISFETやトレンチ型SiC−MISFETを備えていてもよい。
また、本実施形態では、各アームの半導体素子200が2つのSiC−MISFETを備える例について説明したが、SiC−MISFETの数はこれに限定されない。デッドタイムの少なくとも一部期間において、複数のSiC−MISFETのうち一部のSiC−MISFETにおいて逆方向の電流が遮断され、その他のSiC−MISFETがダイオードとして機能すればよい。また、上述したように、SiC−MISFETのダイオード動作時のゲート電圧Vgsを0Vとしたが、これに限定されず、ゲート電圧Vgsは用途に応じて適宜設定される。
図12は、横型SiC−MISFET100’の1ユニットセル分の構造を模式的に示している。横型SiC−MISFET100’は、pボディ領域30に、所定の間隔で設けられたソース領域40、ドレイン領域75とその間においてpボディ領域30上に位置するチャネル層50を備えている。ソース領域40およびドレイン領域75にはそれぞれソース電極45およびドレイン電極70が接続されている。また、チャネル層50上にはゲート絶縁膜60を介してゲート電極65が位置している。ソース電極45は、pボディ領域30に形成されたpボディコンタクト領域32とも電気的に接続されている。横型SiC−MISFET100’においても上述したように、チャネル層50の厚さと不純物濃度を調整することにより、チャネルダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができ、ソース領域40からチャネル層50を介してドレイン領域75へ流れる電流経路の還流ダイオードを実現することがきる。
図13は、トレンチ型SiC−MISFET100’’の1ユニットセル分の構造を模式的に示している。トレンチ型SiC−MISFET100’’は、ドリフト層20に設けられたpボディ領域30およびpボディ領域30上に位置するソース領域40を備える。pボディ領域30を貫通しドリフト層20に達するトレンチ55が形成されており、トレンチ55の内側面に、チャネル層50が設けられている。チャネル層50上には、ゲート絶縁膜60を介してゲート電極65が位置している。トレンチ型SiC−MISFET100’’においても上述したように、チャネル層50の厚さと不純物濃度を調整することにより、チャネルダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができ、ソース領域40からチャネル層50を介してドレイン電極70へ流れる電流経路の還流ダイオードを実現することがきる。
また、本実施形態では、逆方向モードにおいて、負のゲート電圧が印加されたSiC−MISFET200bは還流ダイオードとして機能しない。このため、SiC−MISFET200bはSiC-DioMOSでなくてもよく、少なくともトランジスタ特性を備えればよい。例えば、図6B(a)、(b)は、SiC−MISFET200bの代わりに、絶縁ゲートバイポーラトランジスタ300を用いた電力変換器3000、3000’の回路構成を示している。絶縁ゲートバイポーラトランジスタ300を用いる場合、ゲート電圧を負にバイアスしなくても絶縁ゲートバイポーラトランジスタ300に逆方向電流は流れない。このため、絶縁ゲートバイポーラトランジスタ300をSiC−MISFET200aと同じ駆動電圧および同じタイミングで駆動しても電力変換器3000におけるリカバリ損失が低減される。
さらに図6C(a)、(b)に示すように、図6A(a)、(b)に示す電力変換器2000、2000’の各アームにダイオードを挿入してもよい。図6C(a)、(b)に示す電力変換器4000、4000’は各レグの各アームにおいてSiC−MISFET200bに直接に接続されたダイオード230をさらに備えている。
ダイオード230が正の立ち上がり電圧を有することによって、逆方向モードにおいて、ダイオード230の整流作用によって、SiC−MISFET200bには電流が流れず、還流ダイオードとして機能し得ない。これにより、電力変換器4000、4000’におけるリカバリ損失が低減される。
(第2の実施形態)
以下、本発明による半導体素子の第2の実施形態を説明する。
第1の実施形態で説明したように、SiC−MISFET200aおよび200bのそれぞれは、図3に示すように、通常のゲート、ソース、ドレインの3端子からなるパッケージング形態(例えばTO220など)を有するSiC−MISFETとすることができる。この場合、SiC−MISFET200aおよび200bのアクティブ領域13は異なる基板上で別個にパッケージングされる。
一方、本実施の形態のSiC−MISFET200aおよび200bは共通の基板上に形成されていることを特徴とする。図14は、本実施系形態の半導体素子201の平面構造を模式的に示している。半導体素子202は、同一の炭化珪素基板10上に構成されたSiC−MISFET200aおよび200bを備える。SiC−MISFET200aおよび200bはそれぞれ、図1(a)に示すユニット構造を複数含む。SiC−MISFET200aは、例えば、アクティブ領域13aに形成され、SiC−MISFET200bはアクティブ領域13bに形成されている。
半導体素子202は、ゲート電極パッド14aとガードリング12aとを備える。ゲートパッドは、アクティブ領域13a中のSiC−MISFETセルのゲート電極と接続されており、ゲート配線(図示せず)に接続されている。ガードリング12aは、アクティブ領域13aとゲート電極パッド14aの周囲に終端構造として設けられる。
同様にゲート配線に接続するゲート電極パッド14bと、アクティブ領域13bとゲート電極パッド14bの周囲には終端構造としてのガードリング12bが配置されている。
ソース電極パッド15aは、アクティブ領域13a、アクティブ領域13bの全てのソース電極と電気的に接続されている。すなわちアクティブ領域13aのソース電極と、アクティブ領域13bのソース電極はソース電極パッド15によって並列接続されている。また、基板裏面には図示しないドレイン電極が全面に渡って形成されており、すなわちアクティブ領域13aとアクティブ領域13bのドレイン電極が並列接続されている。このような構成にすることによって、個別にパッケージングされたSiC−MISFETを外部で並列接続するよりも、ソース電極、ドレイン電極を並列接続する配線の距離を短くでき、寄生インダクタンスを低減できるので、スイッチングにおけるノイズを低減できる。
SiC−MISFET200aおよび200bのソース領域およびドレイン領域は並列接続されているが、ゲート電極パッドは個別に形成されているので、アクティブ領域13aとアクティブ領域13bのゲート電圧を個別に制御できる。このため、第1の実施形態と同様に、SiC−MISFET200aがチャネルダイオードとして動作するときに、SiC−MISFET200bのゲート電圧を負にすることによって、リカバリ損失を低減することができる。また、本実施形態の半導体素子を用いることによって電力変換器の損失を低減できる。
(第3の実施形態)
図15は、本実施形態の半導体素子202の平面構造を模式的に示している。半導体素子202は、同一の炭化珪素基板10上に構成されたSiC−MISFET200aおよび200bを備えるが、アクティブ領域13a、アクティブ領域13bの両方を取り囲む共通のガードリング領域12を有している点で第2の実施形態と異なる。
図15に示すように、SiC−MISFET200aは、例えば、アクティブ領域13aに形成され、SiC−MISFET200bはアクティブ領域13bに形成されている。
半導体素子202には、ゲート電極パッド14aが炭化珪素基板10に形成されている。ゲート電極パッド14aは、アクティブ領域13a内のSiC−MISFET200aのゲート電極と接続されており、ゲート配線(図示せず)に接続されている。同様にゲート電極パッド14bが炭化珪素基板10に形成されている。ゲート電極パッド14bは、アクティブ領域13b内のSiC−MISFET200bのゲート電極と接続されており、ゲート配線(図示せず)に接続されている。半導体素子202は、炭化珪素基板10に、アクティブ領域13a、アクティブ領域13b、およびゲート電極パッド14a、14bの全てを取り囲む終端構造としてのガードリング12を備える。ソース電極パッド15aは、アクティブ領域13aの複数のユニットの全てのソース電極と電気的に接続されている。同様に、ソース電極パッド15bは、アクティブ領域13bの複数のユニットの全てのソース電極と電気的に接続されている。さらに、ソース電極パッド15bはソース電極パッド15aと電気的に接続されている。
半導体素子202によれば、個別にパッケージングされたSiC−MISFETを外部で並列接続するよりも、ソース電極、ドレイン電極を並列接続する配線の距離を短くできる。よって寄生インダクタンスを低減し、スイッチングにおけるノイズを低減できる。また、アクティブ領域13aとアクティブ領域13bを共通に囲むガードリング領域12を備えているため、チップ面積を縮小することができ、製造コストを低減することができる。
また、ソース領域およびドレイン領域は並列接続されているが、ゲート電極パッドは個別に形成されているので、アクティブ領域13aとアクティブ領域13bのゲート電圧を個別に制御できる。このため、第1の実施形態と同様に、SiC−MISFET200aがチャネルダイオードとして動作するときに、SiC−MISFET200bのゲート電圧を負にすることによって、リカバリ損失を低減することができる。また、本実施形態の半導体素子を用いることによって電力変換器の損失を低減できる。
このほか、半導体素子のパッケージには種々の改変が可能である。図16(a)に示す半導体素子203は、同一基板上に位置する4つのアクティブ領域13a、13b、13c、13dを備える。このような4つのアクティブ領域13に形成されるSiC−MISFETのソース電極、ドレイン電極およびゲート電極の接続を変えることによって、個別に制御可能なアクティブ領域の面積比率を変更することができる。
図16(b)は、面積比率が1:1である2つのアクティブ領域を有する半導体素子の平面図を示している。アクティブ領域13aおよびアクティブ領域13bに形成されるSiC−MISFETのソース電極を共通のソース電極パッド15abに、またゲート電極を共通のゲート電極パッド14abに接続する。同様にアクティブ領域13cとアクティブ領域13dに形成されるSiC−MISFETのBのソース電極を共通のソース電極パッド15cdに、またゲート電極を共通のゲート電極パッド14cdに接続する。これにより、半導体素子203は、1:1の駆動電流比を有する2つの独立したSiC−MISFET200a、200bを備える。
図16(c)は、面積比率が3:1である2つのアクティブ領域を有する半導体素子の平面図を示している。アクティブ領域13a、13c、13dに形成されるSiC−MISFETのソース電極を共通のソース電極パッド15abcに、またゲート電極を共通のゲート電極パッド14abcに接続する。一方、アクティブ領域13dに形成されるSiC−MISFETのBのソース電極をソース電極パッド15dに、またゲート電極をゲート電極パッド14dに接続する。これにより、半導体素子203は、3:1の駆動電流比を有する2つの独立したSiC−MISFET200a、200bを備える。