DE112016006723T5 - SEMICONDUCTOR DEVICE - Google Patents

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    • H01L29/872—Schottky diodes

Abstract

Die in der Beschreibung der vorliegenden Anmeldung beschriebene Technik betrifft eine Technik zum wirksamen Unterbinden einer Verschiebung der Durchlassspannung infolge des Auftretens eines Stapelfehlers. Eine Halbleitereinrichtung, die die vorliegende Technik betrifft, weist Folgendes auf: einen ersten Wannenbereich (31) von einem zweiten Leitfähigkeitstyp, einen zweiten Wannenbereich (32) vom zweiten Leitfähigkeitstyp, der so ausgebildet ist, dass er die Gesamtheit der Mehrzahl von ersten Wannenbereichen in der Draufsicht umgibt und eine Fläche hat, die größer ist als diejenige von jedem der ersten Wannenbereiche, einen dritten Wannenbereich (33) vom zweiten Leitfähigkeitstyp, der so ausgebildet ist, dass er den zweiten Wannenbereich in der Draufsicht umgibt und eine Fläche hat, die größer ist als diejenige des zweiten Wannenbereichs, und einen Teilungsbereich (25) von einem ersten Leitfähigkeitstyp, der zwischen dem zweiten Wannenbereich und dem dritten Wannenbereich ausgebildet ist, mit einer oberen Fläche, die in Kontakt mit einem Isolator ist.The technique described in the specification of the present application relates to a technique for effectively suppressing a forward voltage shift due to the occurrence of a stacking fault. A semiconductor device relating to the present technique includes: a first well region (31) of a second conductivity type, a second well region (32) of the second conductivity type configured to form the entirety of the plurality of first well regions in the second well region Top view surrounds and has a surface that is larger than that of each of the first well regions, a third well region (33) of the second conductivity type, which is formed so that it surrounds the second well region in plan view and has an area that is larger as that of the second well region, and a division region (25) of a first conductivity type formed between the second well region and the third well region, having an upper surface in contact with an insulator.

Description

Technisches GebietTechnical area

Die Erfindung gemäß der vorliegenden Anmeldung betrifft eine Halbleitereinrichtung.The invention according to the present application relates to a semiconductor device.

Stand der TechnikState of the art

Das Problem der Zuverlässigkeit, wenn ein Stapelfehler in einem Kristall auftritt und eine Durchlassspannung dadurch verschoben wird, wenn ein Durchlassstrom kontinuierlich in einer pn-Diode aus Siliciumcarbid (SiC) fließt, ist wohlbekannt.The problem of reliability when a stacking fault occurs in a crystal and a forward voltage is shifted thereby when a forward current continuously flows in a silicon carbide (SiC) pn diode is well known.

Man ist der Meinung, dass dies daher rührt, dass der Stapelfehler, der ein Ebenendefekt ist, mit einem in einem Siliciumcarbid-Halbleitersubstrat vorhandenen Basalebenenversatz oder dergleichen ausgeweitet wird, und zwar als Ausgangspunkt infolge der Rekombinationsenergie, die erzeugt wird, wenn die Minoritätsladungsträger, die durch die pn-Diode injiziert werden, mit den Majoritätsladungsträgern rekombinieren. Da ein solcher Stapelfehler den Stromfluss hemmt, werden die fließenden Ströme verringert. Wenn dann ein derartiger Stapelfehler die Durchlassspannung erhöht, führt dies zu einer Verschlechterung der Zuverlässigkeit der Halbleitereinrichtung.It is believed that this is because the stacking defect, which is a plane defect, is widened with a basal plane offset or the like present in a silicon carbide semiconductor substrate, as a starting point due to the recombination energy generated when the minority carriers, injected through the pn diode, recombine with the majority carriers. Since such a stacking fault inhibits the flow of current, the flowing currents are reduced. Then, if such a stacking fault increases the forward voltage, this leads to a deterioration of the reliability of the semiconductor device.

Es wird berichtet, dass eine solche Verschiebung der Durchlassspannung auch in einem Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) auftritt, der Siliciumcarbid verwendet. Eine MOSFET- (SiC-MOSFET-) Struktur hat eine parasitäre pn-Diode (Körperdiode) zwischen Source und Drain. Wenn der Durchlassstrom in der Körperdiode fließt, so verursacht dies eine Zuverlässigkeits-Abnahme, wie etwa in der pn-Diode.It is reported that such a forward bias shift also occurs in a metal oxide semiconductor field effect transistor (MOSFET) using silicon carbide. A MOSFET (SiC-MOSFET) structure has a parasitic pn diode (body diode) between source and drain. When the forward current flows in the body diode, this causes a decrease in reliability, such as in the pn diode.

Andererseits verwendet eine Halbleitereinrichtung, die ein unipolarer Transistor, wie z. B. ein MOSFET oder dergleichen ist, eine unipolare Diode als eine Rückflussdiode und kann die Diode verwenden. Das Patentdokument 1 (Japanische Patentanmeldungs-Veröffentlichtung JP 2003-017701 A ) oder das Patentdokument 2 ( WO 2014/038110 A ) schlagen beispielsweise ein Verfahren zum Aufnehmen einer Schottky-Diode (SBD) als unipolare Diode in einer Elementarzelle des MOSFET und ein Verwenden der Diode vor.On the other hand, a semiconductor device using a unipolar transistor, such as a transistor. A MOSFET or the like, a unipolar diode as a reflux diode, and can use the diode. Patent Document 1 (Japanese Patent Application Publication JP 2003-017701 A ) or Patent Document 2 ( WO 2014/038110 A For example, suppose a method of receiving a Schottky diode (SBD) as a unipolar diode in a unit cell of the MOSFET and using the diode.

Bei einem solchen unipolaren Transistor, der die unipolare Diode aufnimmt, d. h. eine Diode, die nur von den Majoritätsladungsträgern in einem aktiven Bereich mit Energie beaufschlagt wird, gilt Folgendes: Wenn das Diffusionspotential der unipolaren Diode so konzipiert wird, d. h. die Spannung, bei welcher ein Energiebeaufschlagungs-Vorgang damit beginnt, dass sie kleiner ist als diejenige eines pn-Übergangs, dann wird während der tatsächlichen Verwendung kein Durchlassstrom in der Körperdiode geführt, und dadurch ist es möglich, eine Eigenschafts-Verschlechterung des aktiven Bereichs zu unterbinden.In such a unipolar transistor, which receives the unipolar diode, d. H. For example, if the diffusion potential of the unipolar diode is designed to be d., a diode that is energized only by the majority carriers in an active region. H. the voltage at which an energization process starts being smaller than that of a pn junction, then during the actual use, no forward current is conducted in the body diode, and thereby it is possible to attribute deterioration of the active region prevention.

Stand der TechnikState of the art

PatentdokumentePatent documents

  • Patentdokument 1 Japanische Patentanmeldungs-Veröffentlichung JP 2003-017701 A Patent Document 1 Japanese Patent Application Publication JP 2003-017701 A
  • Patentdokument 2 WO 2014/038110 A1 Patent Document 2 WO 2014/038110 A1

ZusammenfassungSummary

Mit der Erfindung zu lösendes ProblemProblem to be solved by the invention

Selbst in einem unipolaren Transistor, der eine unipolare Diode im aktiven Bereich verwendet, gibt es jedoch in einem Anschlussbereich, d. h. einem Bereich, der vom aktiven Bereich verschieden ist, einen Bereich, in welchem die parasitäre pn-Diode ausgebildet wird, der ein Bereich ist, in welchem aus strukturellen Gründen keine Diode angeordnet werden kann.However, even in a unipolar transistor using a unipolar diode in the active region, there is a junction region, i. H. a region different from the active region, a region in which the parasitic pn diode is formed, which is a region in which no diode can be arranged for structural reasons.

Als ein Beispiel für diesen Fall wird ein MOSFET beschrieben, der eine Schottky-Diode aufnimmt.As an example of this case, a MOSFET which receives a Schottky diode will be described.

Eine erste Schottky-Elektrode ist in einem Bereich unterhalb einer Source-Elektrode in einem aktiven Bereich ausgebildet. Dabei kommt die erste Schottky-Elektrode in Kontakt mit einem Trennungsbereich zwischen ersten Wannenbereichen im aktiven Bereich. Dadurch wird eine Schottky-Diode ausgebildet.A first Schottky electrode is formed in a region below a source electrode in an active region. In this case, the first Schottky electrode comes into contact with a separation region between first well regions in the active region. As a result, a Schottky diode is formed.

Andererseits wird in einem Bereich in der Nähe eines Gate-Pads oder einem Bereich in der Nähe eines Element-Anschlussbereichs ein zweiter Wannenbereich ausgebildet, der in Richtung der Seite eines Anschlussbereichs der Source-Elektrode vorsteht.On the other hand, in a region in the vicinity of a gate pad or a region in the vicinity of an element terminal region, a second well region projecting toward the side of a terminal region of the source electrode is formed.

Der zweite Wannenbereich bildet eine parasitäre pn-Diode zwischen einer Driftschicht und sich selbst. Außerdem ist in einem Bereich, in welchem der zweite Wannenbereich ausgebildet ist, die erste Schottky-Elektrode nicht ausgebildet.The second well region forms a parasitic pn diode between a drift layer and itself. In addition, in a region where the second well region is formed, the first Schottky electrode is not formed.

Während eines Rückflussbetriebs, d. h. wenn das Potential der Source-Elektrode dasjenige der Drain-Elektrode überschreitet, werden die Ströme in der eingebauten Schottky-Diode im aktiven Bereich geführt. Aus diesem Grund wird kein Durchlassstrom in der pn-Diode geführt, die aus dem ersten Wannenbereich und der Driftschicht gebildet ist.During a reflux operation, i. H. When the potential of the source electrode exceeds that of the drain, the currents in the built-in Schottky diode are conducted in the active region. For this reason, no forward current is conducted in the pn diode formed of the first well region and the drift layer.

In diesem Fall verursacht die Schottky-Diode einen Spannungsabfall in der Driftschicht, in einem Halbleitersubstrat oder dergleichen. Im Ergebnis wird eine Spannung, die das Diffusionspotential des pn-Übergangs überschreitet, zwischen der Source-Elektrode und der Drain-Elektrode erzeugt.In this case, the Schottky diode causes a voltage drop in the drift layer, in one Semiconductor substrate or the like. As a result, a voltage exceeding the diffusion potential of the pn junction is generated between the source electrode and the drain electrode.

Zu dieser Zeit gilt Folgendes: Da keine Schottky-Elektrode im zweiten Wannenbereich ausgebildet ist, werden die Spannung der Source-Elektrode und diejenige der Drain-Elektrode an die pn-Diode angelegt, die aus dem zweiten Wannenbereich und der Driftschicht gebildet ist. Dann wird der Durchlassstrom in der pn-Diode geführt.At this time, since no Schottky electrode is formed in the second well region, the voltage of the source electrode and that of the drain electrode are applied to the pn diode formed of the second well region and the drift layer. Then the forward current is conducted in the pn diode.

Wenn ein Ausgangspunkt, wie z. B. ein Basalebenenversatz oder dergleichen in so einem Bereich vorhanden ist, wird in einigen Fällen der Stapelfehler ausgeweitet, und die Durchbruchspannung des Transistors verschlechtert sich. Genauer gesagt: Wenn der Transistor ausgeschaltet ist, wird ein Leckstrom erzeugt, und das Element oder die Schaltung wird infolge der Wärmeerzeugung beschädigt.If a starting point, such. For example, if a basal plane misalignment or the like is present in such a range, the stacking error is widened in some cases, and the breakdown voltage of the transistor deteriorates. More specifically, when the transistor is turned off, a leakage current is generated and the element or the circuit is damaged due to heat generation.

Um dieses Problem zu vermeiden, wird die angelegte Spannung zwischen Source und Drain so begrenzt, dass sie nicht höher als ein konstanter Wert wird, so dass ein bipolarer Strom nicht in der pn-Diode geführt werden soll, die aus dem zweiten Wannenbereich und der Driftschicht gebildet ist. Genauer gesagt: Wenn die Chip-Größe erhöht wird, wird die Spannung verringert, die zwischen Source und Drain erzeugt wird, wenn ein zirkulierender Strom geführt wird. Dieser Fall geht mit dem Nachteil einher, dass die Kosten infolge der Erhöhung der Chipgröße steigen.To avoid this problem, the applied voltage between the source and drain is limited so as not to become higher than a constant value, so that a bipolar current should not be conducted in the pn diode, which consists of the second well region and the drift layer is formed. More specifically, as the chip size is increased, the voltage generated between the source and drain when a circulating current is passed is reduced. This case is associated with the disadvantage that the cost increases as a result of increasing the chip size.

Als ein Verfahren zum Unterbinden des Durchlassbetriebs der pn-Diode, die aus dem zweiten Wannenbereich und der Driftschicht gebildet ist, ohne die Chip-Größe zu erhöhen, gibt es ein mögliches Verfahren, bei welchem der Widerstand des Energiebeaufschlagungs-Pfads vergrößert wird, der zwischen dem zweiten Wannenbereich und der Source-Elektrode ausgebildet wird.As a method of inhibiting the on-state operation of the pn diode formed of the second well region and the drift layer without increasing the chip size, there is a possible method in which the resistance of the energization path is increased between the second well region and the source electrode is formed.

Genauer gesagt: Ein Verfahren zum Erhöhen eines Kontaktwiderstands zwischen dem zweiten Wannenbereich und der Source-Elektrode, ein weiteres Verfahren zum Verbinden des zweiten Wannenbereichs und der Source-Elektrode mit einem externen Widerstand, noch ein weiteres Verfahren zum Erhöhen des Flächenwiderstands des zweiten Wannenbereichs und dergleichen können verwendet werden.More specifically, a method of increasing a contact resistance between the second well region and the source electrode, another method of connecting the second well region and the source electrode with an external resistor, yet another method of increasing the sheet resistance of the second well region, and the like can be used.

Wenn irgendeines dieser Verfahren durchgeführt wird, gilt Folgendes: Wenn solch ein sehr kleiner Durchlassstrom geführt wird, der es nicht gestattet, dass der Stapelfehler in der pn-Diode wächst, die in dem zweiten Wannenbereich und der Driftschicht ausgebildet wird, wird ein Spannungsabfall infolge eines Widerstandselements verursacht. Aus diesem Grund weicht das Potential des zweiten Wannenbereichs vom Source-Potential ab, und die Durchlassspannung, die an die pn-Diode angelegt werden soll, wird durch die Abweichung verringert. Es ist dadurch möglich, die Energiebeaufschlagung des Durchlassstroms zu unterbinden.If any one of these methods is performed, then: If such a very small forward current is passed that does not allow the stacking fault to grow in the pn diode formed in the second well region and the drift layer, a voltage drop will result Caused resistance elements. For this reason, the potential of the second well region deviates from the source potential, and the on-state voltage to be applied to the pn diode is reduced by the deviation. It is thereby possible to suppress the energization of the forward current.

Andererseits besteht bei einer Halbleitereinrichtung mit breitem Bandabstand, die typischerweise aus Siliciumcarbid ist, das Problem, dass das Element infolge eines Verschiebungsstroms beschädigt wird. Dies wird beispielsweise durch eine Veränderung des Potentials des zweiten Wannenbereichs infolge des Verschiebungsstroms verursacht, der in der Richtung der Chipebene innerhalb des zweiten Wannenbereichs fließt, und des Flächenwiderstands des zweiten Wannenbereichs zu der Zeit, wenn eine Siliciumcarbid-Halbleitereinrichtung mit einer MOS-Struktur einen Schaltvorgang durchführt.On the other hand, in a wide band gap semiconductor device, which is typically made of silicon carbide, there is a problem that the element is damaged due to a displacement current. This is caused, for example, by a change in the potential of the second well region due to the displacement current flowing in the direction of the chip plane within the second well region and the surface resistance of the second well region at the time when a silicon carbide semiconductor device having a MOS structure undergoes a switching operation performs.

Für den Fall beispielsweise, dass sich das Potential des zweiten Wannenbereichs auf nicht niedriger als 50 V verändert und eine Gate-Oxidschicht mit einer Dicke von 50 nm und eine Gate-Elektrode mit im Wesentlichen 0 V auf einer oberen Fläche des zweiten Wannenbereichs ausgebildet sind, wird ein höheres elektrisches Feld von beispielsweise 10 MV/cm an die Gate-Oxidschicht angelegt. Im Ergebnis wird die Gate-Oxidschicht beschädigt.For example, in the case that the potential of the second well region is changed to not lower than 50 V, and a gate oxide layer having a thickness of 50 nm and a gate electrode having substantially 0 V are formed on an upper surface of the second well region, For example, a higher electric field of, for example, 10 MV / cm is applied to the gate oxide layer. As a result, the gate oxide layer is damaged.

Der Grund dafür, warum dieses Problem charakteristisch in einer Halbleitereinrichtung mit breitem Bandabstand auftritt, die typischerweise aus Siliciumcarbid ist, hat die folgenden zwei Ursachen.The reason why this problem characteristically occurs in a wide band gap semiconductor device, which is typically silicon carbide, has the following two causes.

Ein Grund dafür ist folgender: Da das Störstellenniveau des Wannenbereichs, der in Siliciumcarbid ausgebildet ist, tiefer liegt als dasjenige eines Wannenbereichs, der in Silicium ausgebildet ist, ist der Flächenwiderstand signifikant höher.One reason for this is as follows. Since the impurity level of the well region formed in silicon carbide is lower than that of a well region formed in silicon, the sheet resistance is significantly higher.

Ein weiterer Grund ist Folgender: Da die Störstellenkonzentration der Driftschicht so konzipiert ist, dass sie hoch ist, da die Driftschicht mit niedrigem Widerstand gebildet ist, wird der Vorteil des hohen dielektrischen Durchbruchsfeldes eines Halbleiters mit breitem Bandabstand in der Halbleitereinrichtung mit breitem Bandabstand ausgenutzt, und zwar verglichen mit einer Silicium-Halbleitereinrichtung. Wenn die Störstellenkonzentration der Driftschicht so konzipiert ist, dass sie hoch ist, wird demzufolge die Verarmungskapazität zwischen Source und Drain signifikant hoch. Wenn dann ein Schaltvorgang durchgeführt wird, wird ein großer Verschiebungsstrom erzeugt.Another reason is as follows: Since the impurity concentration of the drift layer is designed to be high because the low resistance drift layer is formed, the advantage of the high dielectric breakdown field of a wide bandgap semiconductor is exploited in the wide band gap semiconductor device; though compared to a silicon semiconductor device. Consequently, if the impurity concentration of the drift layer is designed to be high, the depletion capacitance between source and drain becomes significantly high. Then, when a switching operation is performed, a large displacement current is generated.

Wenn die Schaltgeschwindigkeit zunimmt, wird der Verschiebungsstrom größer, und demzufolge wird die im zweiten Wannenbereich erzeugte Spannung höher. Um das oben beschriebene Problem zu vermeiden, sollte daher die Schaltgeschwindigkeit verringert werden, aber in diesem Fall nehmen die Schaltverluste unvorteilhaft zu.As the switching speed increases, the displacement current becomes larger, and As a result, the voltage generated in the second well area becomes higher. Therefore, in order to avoid the above-described problem, the switching speed should be reduced, but in this case, switching losses unfavorably increase.

Um zu vermeiden, dass die Elementtemperatur infolge der Zunahme der Elementverluste auf eine nicht tolerierbare hohe Temperatur ansteigt, ist es notwendig, die Chipgröße zu erhöhen und dadurch die Elementverluste zu verringern, und im Ergebnis wird ein Chip mit hohen Kosten benötigt.In order to prevent the element temperature from rising to an intolerable high temperature due to the increase of the element loss, it is necessary to increase the chip size and thereby reduce the element loss, and as a result, a high-cost chip is needed.

Um die Zerstörung des Elements während eines Schaltvorgangs zu vermeiden, ohne die Schaltgeschwindigkeit zu verringern, ist es wünschenswert, den Widerstand zwischen dem jeweiligen Bereich im zweiten Wannenbereich und der Source-Elektrode zu verringern, und insbesondere kann ein Verfahren zum Verringern des Kontaktwiderstands zwischen dem zweiten Wannenbereich und der Source-Elektrode oder ein weiteres Verfahren zum Verringern des Flächenwiderstands des zweiten Wannenbereichs verwendet werden.In order to avoid the destruction of the element during a switching operation without reducing the switching speed, it is desirable to reduce the resistance between the respective region in the second well region and the source electrode, and in particular, a method of reducing the contact resistance between the second Well region and the source electrode or another method for reducing the sheet resistance of the second well region can be used.

Demzufolge gibt es bei einem unipolaren Transistor, der eine unipolare Diode in dessen aktivem Bereich aufnimmt, die eine Halbleitereinrichtung unter Verwendung des Halbleiters mit breitem Bandabstand ist, zwei sich widersprechende Umstände: Einer ist der Umstand, dass eine Verringerung des Flächenwiderstands im zweiten Wannenbereich notwendig ist, um die Zuverlässigkeit des Elements zu erhöhen, und der andere ist der Umstand, dass ein Ansteigen des Flächenwiderstands notwendig ist.Accordingly, in a unipolar transistor which receives a unipolar diode in its active region which is a semiconductor device using the wide bandgap semiconductor, there are two conflicting circumstances: One is the fact that a reduction in sheet resistance in the second well region is necessary in order to increase the reliability of the element, and the other is the fact that an increase in surface resistance is necessary.

Die in der Beschreibung der vorliegenden Anmeldung beschriebene Erfindung ist dazu gedacht, die oben beschriebenen Probleme zu lösen. Sie betrifft eine Technik zum wirksamen Unterbinden einer Verschiebung der Durchlassspannung infolge des Auftretens eines Stapelfehlers.The invention described in the specification of the present application is intended to solve the problems described above. It relates to a technique for effectively suppressing a forward voltage shift due to the occurrence of a stacking fault.

Wege zum Lösen des ProblemsWays to solve the problem

Ein Aspekt der in der Beschreibung der vorliegenden Anmeldung beschriebenen Erfindung weist Folgendes auf: eine Driftschicht von einem ersten Leitfähigkeitstyp, die eine Halbleiterschicht mit breitem Bandabstand ist, die auf einer oberen Fläche eines Halbleitersubstrats vom ersten Leitfähigkeitstyp ausgebildet ist, eine Mehrzahl von ersten Wannenbereichen jeweils von einem zweiten Leitfähigkeitstyp, die voneinander in einer Oberflächenschicht der Driftschicht getrennt ausgebildet sind, einen ersten Trennungsbereich vom ersten Leitfähigkeitstyp, der von einer Oberflächenschicht von jedem der ersten Wannenbereiche in einer Tiefenrichtung hindurchgehend ausgebildet ist, einen Source-Bereich vom ersten Leitfähigkeitstyp, der in der Oberflächenschicht von jedem der ersten Wannenbereiche ausgebildet ist, eine erste Schottky-Elektrode, die auf einer oberen Fläche des ersten Trennungsbereichs ausgebildet ist, eine erste ohmsche Elektrode, die zumindest teilweise in einer Oberflächenschicht des Source-Bereichs ausgebildet ist, einen zweiten Wannenbereich vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht ausgebildet ist, dass er die Gesamtheit der Mehrzahl von ersten Wannenbereichen in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige von jedem der ersten Wannenbereiche, einen dritten Wannenbereich vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht ausgebildet ist, dass er den zweiten Wannenbereich in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige des zweiten Wannenbereichs, eine zweite ohmsche Elektrode, die in einem Bereich des zweiten Wannenbereichs ausgebildet ist, einen Teilungsbereich vom ersten Leitfähigkeitstyp, der zwischen dem zweiten Wannenbereich und dem dritten Wannenbereich ausgebildet ist, mit einer oberen Fläche, die in Kontakt mit einem Isolator steht, und eine Source-Elektrode, die mit der ersten Schottky-Elektrode, der ersten ohmschen Elektrode und der zweiten ohmschen Elektrode verbunden ist.An aspect of the invention described in the specification of the present application comprises: a drift layer of a first conductivity type, which is a wide bandgap semiconductor layer formed on an upper surface of a first conductivity type semiconductor substrate, a plurality of first well regions, respectively a second conductivity type formed separately from each other in a surface layer of the drift layer, a first conductivity type first separation region formed from a surface layer of each of the first well regions in a depth direction, a first conductivity type source region formed in the surface layer is formed of each of the first well regions, a first Schottky electrode formed on an upper surface of the first separation region, a first ohmic electrode at least partially in a surface layer of the source region is formed, a second well type second well region formed in the surface layer of the drift layer sandwiching the entirety of the plurality of first well regions in the plan view and having an area larger than that of FIG each of the first well regions, a third well region of the second conductivity type formed in the surface layer of the drift layer so as to sandwich the second well region in the plan view and having an area larger as the second well region, a second ohmic electrode formed in a region of the second well region is a first conductivity type division region formed between the second well region and the third well region, with an upper surface in contact with a second well region Insulator stands, and a source electrode, which is connected to the first Schottky electrode, the first ohmic electrode and the second ohmic electrode.

Wirkungen der ErfindungEffects of the invention

Ein Aspekt der in der Beschreibung der vorliegenden Anmeldung beschriebenen Erfindung weist Folgendes auf: eine Driftschicht von einem ersten Leitfähigkeitstyp, die eine Halbleiterschicht mit breitem Bandabstand ist, die auf einer oberen Fläche eines Halbleitersubstrats vom ersten Leitfähigkeitstyp ausgebildet ist, eine Mehrzahl von ersten Wannenbereichen jeweils von einem zweiten Leitfähigkeitstyp, die voneinander in einer Oberflächenschicht der Driftschicht getrennt ausgebildet sind, einen ersten Trennungsbereich vom ersten Leitfähigkeitstyp, der von einer Oberflächenschicht von jedem der ersten Wannenbereiche in einer Tiefenrichtung hindurchgehend ausgebildet ist, einen Source-Bereich vom ersten Leitfähigkeitstyp, der in der Oberflächenschicht von jedem der ersten Wannenbereiche ausgebildet ist, eine erste Schottky-Elektrode, die auf einer oberen Fläche des ersten Trennungsbereichs ausgebildet ist, eine erste ohmsche Elektrode, die zumindest teilweise in einer Oberflächenschicht des Source-Bereichs ausgebildet ist, einen zweiten Wannenbereich vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht ausgebildet ist, dass er die Gesamtheit der Mehrzahl von ersten Wannenbereichen in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige von jedem der ersten Wannenbereiche, einen dritten Wannenbereich vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht ausgebildet ist, dass er den zweiten Wannenbereich in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige des zweiten Wannenbereichs, eine zweite ohmsche Elektrode, die in einem Bereich des zweiten Wannenbereichs ausgebildet ist, einen Teilungsbereich vom ersten Leitfähigkeitstyp, der zwischen dem zweiten Wannenbereich und dem dritten Wannenbereich ausgebildet ist, mit einer oberen Fläche, die in Kontakt mit einem Isolator ist, und eine Source-Elektrode, die mit der ersten Schottky-Elektrode, der ersten ohmschen Elektrode und der zweiten ohmschen Elektrode verbunden ist. Mit einer solchen Struktur ist es möglich, die Verschiebung der Durchlassspannung infolge des Auftretens des Stapelfehlers wirksam zu unterbinden.An aspect of the invention described in the specification of the present application comprises: a drift layer of a first conductivity type, which is a wide bandgap semiconductor layer formed on an upper surface of a first conductivity type semiconductor substrate, a plurality of first well regions, respectively a second conductivity type formed separately from each other in a surface layer of the drift layer, a first conductivity type first separation region formed from a surface layer of each of the first well regions in a depth direction, a first conductivity type source region formed in the surface layer is formed of each of the first well regions, a first Schottky electrode formed on an upper surface of the first separation region, a first ohmic electrode at least partially in a surface layer of the source region is formed, a second well type second well region formed in the surface layer of the drift layer sandwiching the entirety of the plurality of first well regions in the plan view and having an area larger than that of FIG each of the first well regions, a third well region of the second conductivity type formed in the surface layer of the drift layer so as to sandwich the second well region in the plan view and having an area larger than that of the second well region, a second ohmic electrode formed in a region of the second well region, a first conductivity type division region formed between the second well region and the third well region, having an upper surface in contact with an insulator, and a source electrode provided with the first Schottk Y electrode, the first ohmic electrode and the second ohmic electrode is connected. With such a structure, it is possible to effectively suppress the shift of the forward voltage due to the occurrence of the stacking fault.

Diese und weitere Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden noch besser ersichtlich aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie zusammen mit den beigefügten Zeichnungen betrachtet wird.These and other objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings.

Figurenlistelist of figures

  • 1 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß einer bevorzugten Ausführungsform zeigt; 1 Fig. 12 is a cross section schematically showing a structure for realizing a semiconductor device according to a preferred embodiment;
  • 2 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 2 FIG. 12 is a plan view schematically showing a structure for realizing the semiconductor device according to the preferred embodiment; FIG.
  • 3 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 3 Fig. 12 is a cross section schematically showing a structure for realizing the semiconductor device according to the preferred embodiment;
  • 4 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 4 Fig. 12 is a cross section schematically showing a structure for realizing the semiconductor device according to the preferred embodiment;
  • 5 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 5 FIG. 12 is a plan view schematically showing a structure for realizing the semiconductor device according to the preferred embodiment; FIG.
  • 6 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 6 Fig. 12 is a cross section schematically showing a structure for realizing the semiconductor device according to the preferred embodiment;
  • 7 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 7 Fig. 12 is a cross section schematically showing a structure for realizing the semiconductor device according to the preferred embodiment;
  • 8 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 8th Fig. 12 is a cross section schematically showing a structure for realizing the semiconductor device according to the preferred embodiment;
  • 9 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 9 FIG. 12 is a plan view schematically showing a structure for realizing the semiconductor device according to the preferred embodiment; FIG.
  • 10 ist ein Querschnitt, der schematisch eine Struktur in der Nähe eines Gate-Pads in der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 10 FIG. 12 is a cross section schematically showing a structure in the vicinity of a gate pad in the semiconductor device according to the preferred embodiment; FIG.
  • 11 ist ein Querschnitt, der schematisch eine Struktur in der Nähe eines peripheren Elementbereichs in der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 11 Fig. 12 is a cross section schematically showing a structure in the vicinity of a peripheral element region in the semiconductor device according to the preferred embodiment;
  • 12 ist eine Draufsicht, die schematisch eine Struktur der Halbleitereinrichtung gemäß der bevorzugten Ausführungsform zeigt; 12 FIG. 12 is a plan view schematically showing a structure of the semiconductor device according to the preferred embodiment; FIG.

Beschreibung der AusführungsformenDescription of the embodiments

Nachfolgend werden unter Bezugnahme auf die beigefügten Zeichnungen die bevorzugten Ausführungsformen beschrieben.Hereinafter, the preferred embodiments will be described with reference to the accompanying drawings.

Die Zeichnungen sind schematisch dargestellt, und die Korrelation betreffend Größe und Position unter den Abbildungen, die in den verschiedenen Zeichnungen gezeigt sind, ist nicht immer akkurat dargestellt, sondern sie kann in geeigneter Weise verändert werden.The drawings are shown schematically, and the correlation in size and position among the images shown in the various drawings is not always accurately shown, but may be changed as appropriate.

Außerdem sind in der folgenden Beschreibung identische Komponenten mit den gleichen Bezugszeichen versehen, und sie haben jeweils gleiche Namen und Funktion. Daher wird deren detaillierte Beschreibung in manchen Fällen weggelassen.In addition, in the following description, identical components are given the same reference numerals, and they each have the same name and function. Therefore, their detailed description is omitted in some cases.

Außerdem gilt in der folgenden Beschreibung Folgendes: Selbst in einem Fall, in welchem Ausdrücke, wie z. B. „oberer“, „unterer“, „Seite“, „Unterseite“, „Vorderseite“, „Rückseite“ und dergleichen verwendet werden, spezifische Positionen und Richtungen bezeichnen, werden diese Begriffe zur Vereinfachung verwendet, um den Inhalt der bevorzugten Ausführungsformen verständlich zu machen, und sie haben keinen Bezug zu den tatsächlichen Richtungen, die verwendet werden, wenn die Ausführungsformen ausgeführt werden.In addition, in the following description, even in a case where expressions such as. For example, "upper," "lower," "side," "bottom," "front," "back," and the like may refer to specific positions and directions, these terms will be used for convenience in order to understand the content of the preferred embodiments and they have no relation to the actual directions used when carrying out the embodiments.

Erste bevorzugte AusführungsformFirst preferred embodiment

Nachfolgend wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. Zur Vereinfachung der Beschreibung wird zunächst ein MOSFET beschrieben, der eine Schottky-Diode enthält.Hereinafter, a semiconductor device according to the present preferred embodiment will be described. To simplify the description, a MOSFET is first described which includes a Schottky diode.

10 ist ein Querschnitt, der schematisch eine Struktur in der Nähe eines Gate-Pads in der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 11 ist ein Querschnitt, der schematisch eine Struktur in der Nähe eines peripheren Elementbereichs in der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 12 ist eine Draufsicht, die schematisch eine Struktur der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 10 is a Cross section schematically showing a structure in the vicinity of a gate pad in the semiconductor device according to the present preferred embodiment. 11 FIG. 12 is a cross section schematically showing a structure in the vicinity of a peripheral element region in the semiconductor device according to the present preferred embodiment. FIG. 12 FIG. 12 is a plan view schematically showing a structure of the semiconductor device according to the present preferred embodiment. FIG.

Hierbei entspricht 10 dem Querschnitt entlang X-X' in 12. Außerdem entspricht 11 dem Querschnitt entlang Y-Y' in 12.This corresponds 10 the cross section along XX 'in 12 , Also corresponds 11 the cross section along YY 'in 12 ,

Wie in 10 und 11 exemplarisch dargestellt, weist die Halbleitereinrichtung eine Driftschicht 20 vom n-Typ auf, die auf einer oberen Fläche eines Halbleitersubstrats 10 vom n-Typ ausgebildet ist. Außerdem weist das Halbleitersubstrat eine hintere ohmsche Elektrode 73 auf, die auf einer unteren Fläche des Halbleitersubstrats 10 vom n-Typ ausgebildet ist. Außerdem weist die Halbleitereinrichtung eine Drain-Elektrode 85 auf, die auf einer unteren Fläche der hinteren ohmschen Elektrode 73 ausgebildet ist.As in 10 and 11 illustrated by way of example, the semiconductor device has a drift layer 20 n-type on an upper surface of a semiconductor substrate 10 is formed of n-type. In addition, the semiconductor substrate has a rear ohmic electrode 73 on, on a lower surface of the semiconductor substrate 10 is formed of n-type. In addition, the semiconductor device has a drain electrode 85 on top of a lower surface of the rear ohmic electrode 73 is trained.

Dann werden in einem aktiven Bereich Wannenbereiche 31 in einer Oberflächenschicht der Driftschicht 20 vom n-Typ ausgebildet. In einer Oberflächenschicht des Wannenbereichs 31 werden ein Source-Bereich 40 und ein Wannen-Injektionsbereich 35 mit hoher Konzentration ausgebildet.Then, in an active area, well areas become 31 in a surface layer of the drift layer 20 formed of n-type. In a surface layer of the tub area 31 become a source area 40 and a well injection area 35 formed with high concentration.

Dann wird eine Gate-Isolierschicht 50 über eine obere Fläche eines Trennungsbereichs 21 hinweg ausgebildet, der ein Bereich zwischen angrenzenden zweien der Mehrzahl von Wannenbereichen 31 ist. Außerdem ist eine Gate-Elektrode 60 auf einer oberen Fläche der Gate-Isolierschicht 50 ausgebildet. Außerdem ist eine Zwischen-Isolierschicht 55 so ausgebildet, dass sie die Gate-Elektrode 60 bedeckt.Then, a gate insulating layer 50 over an upper surface of a separation area 21 formed an area between adjacent two of the plurality of well areas 31 is. It is also a gate electrode 60 on an upper surface of the gate insulating film 50 educated. In addition, an intermediate insulating layer 55 designed to be the gate electrode 60 covered.

Eine erste Schottky-Elektrode 75 ist wiederum über eine obere Fläche eines weiteren Trennungsbereichs 22 hinweg ausgebildet, der ein Bereich zwischen weiteren zweien der Mehrzahl von Wannenbereichen 31 ist. Außerdem ist eine erste ohmsche Elektrode 71 so ausgebildet, dass sie die erste Schottky-Elektrode 75 in den Querschnitten sandwichartig umgibt, die beispielhaft in den 10 und 11 dargestellt sind. Die erste ohmsche Elektrode 71 ist über eine Oberflächenschicht des Source-Bereichs 40 und eine Oberflächenschicht des Wannen-Injektionsbereichs 35 mit hoher Konzentration hinweg ausgebildet.A first Schottky electrode 75 is again over an upper surface of another separation area 22 formed an area between another two of the plurality of well areas 31 is. In addition, a first ohmic electrode 71 designed to be the first Schottky electrode 75 in the cross sections sandwiching, the example in the 10 and 11 are shown. The first ohmic electrode 71 is over a surface layer of the source region 40 and a surface layer of the well injection area 35 formed with high concentration.

Dann wird eine Source-Elektrode 80 so ausgebildet, dass sie die Zwischen-Isolierschicht 55, die erste ohmsche Elektrode 71 und die erste Schottky-Elektrode 75 bedeckt.Then a source electrode 80 designed so that it has the intermediate insulating layer 55 , the first ohmic electrode 71 and the first Schottky electrode 75 covered.

Außerdem ist auf Seiten eines Anschlussbereichs in 10, d. h. auf Seiten eines Gate-Pads 81, ein Wannenbereich 32A in der Oberflächenschicht der Driftschicht 20 vom n-Typ ausgebildet. In einer Oberflächenschicht des Wannenbereichs 32A ist ein Wannen-Injektionsbereich 36 mit hoher Konzentration ausgebildet.Also, on the part of a connection area in 10, d , H. on the side of a gate pad 81 , a tub area 32A in the surface layer of the drift layer 20 formed of n-type. In a surface layer of the tub area 32A is a tub injection area 36 formed with high concentration.

Dann wird in einer Oberflächenschicht des Wannen-Injektionsbereichs 36 mit hoher Konzentration eine zweite ohmsche Elektrode 72 ausgebildet. Dann wird die Source-Elektrode 80 in einem Wannen-Kontaktloch 91 so ausgebildet, dass sie ebenfalls die zweite ohmsche Elektrode 72 bedeckt.Then, in a surface layer of the well injection area 36 with high concentration, a second ohmic electrode 72 educated. Then the source electrode 80 in a well contact hole 91 designed so that they also have the second ohmic electrode 72 covered.

Außerdem wird auf Seiten des Anschlussbereichs des Wannenbereichs 32A in der Draufsicht in der Oberflächenschicht der Driftschicht 20 vom n-Typ ein JTE-Bereich 37 (Junction Termination Extension) ausgebildet.Also, on the side of the connection area of the tub area 32A in plan view in the surface layer of the drift layer 20 n-type a JTE range 37 (Junction Termination Extension) trained.

Außerdem wird über eine obere Fläche des Wannenbereichs 32A und eine obere Fläche des JTE-Bereichs 37 hinweg eine Feld-Isolierschicht 52 ausgebildet. Die Zwischen-Isolierschicht 55 wird so ausgebildet, dass sie ebenfalls die Feld-Isolierschicht 52 bedeckt.It also covers an upper surface of the tub area 32A and an upper surface of the JTE area 37 a field insulation layer 52 educated. The intermediate insulating layer 55 is formed so that it also the field insulating layer 52 covered.

Außerdem wird auf einer oberen Fläche der Zwischen-Isolierschicht 55 auf Seiten des Anschlussbereichs das Gate-Pad 81 ausgebildet.In addition, on an upper surface of the intermediate insulating layer 55 on the side of the connection area, the gate pad 81 educated.

Außerdem wird auf Seiten des Anschlussbereichs, d. h. auf Seiten des Gate-Drahts 82 in 11, in der Oberflächenschicht der Driftschicht 20 vom n-Typ der Wannenbereich 32A ausgebildet. In einer Oberflächenschicht des Wannenbereichs 32A wird der Wannen-Injektionsbereich 36 mit hoher Konzentration ausgebildet.It will also be on the side of the connection area, ie on the side of the gate wire 82 in 11 , in the surface layer of the drift layer 20 n-type of tub area 32A educated. In a surface layer of the tub area 32A becomes the tub injection area 36 formed with high concentration.

Dann wird in der Oberflächenschicht des Wannen-Injektionsbereichs 36 mit hoher Konzentration die zweite ohmsche Elektrode 72 ausgebildet. Die Source-Elektrode 80 wird so im Wannen-Kontaktloch 91 ausgebildet, dass sie ebenfalls die zweite ohmsche Elektrode 72 bedeckt.Then, in the surface layer of the well injection area 36 with high concentration, the second ohmic electrode 72 educated. The source electrode 80 becomes so in the tub contact hole 91 formed, that they also the second ohmic electrode 72 covered.

Außerdem wird auf Seiten des Anschlussbereichs des Wannenbereichs 32A in der Draufsicht in der Oberflächenschicht der Driftschicht 20 vom n-Typ der JTE-Bereich 37 ausgebildet.Also, on the side of the connection area of the tub area 32A in plan view in the surface layer of the drift layer 20 n-type the JTE range 37 educated.

Außerdem wird über die obere Fläche des Wannenbereichs 32A und die obere Fläche des JTE-Bereichs 37 hinweg die Feld-Isolierschicht 52 ausgebildet. Die Zwischen-Isolierschicht 55 wird so ausgebildet, dass sie ebenfalls die Feld-Isolierschicht 52 bedeckt.Also, over the top surface of the tub area 32A and the top surface of the JTE area 37 the field insulation layer 52 educated. The intermediate insulating layer 55 is formed so that it also the field insulating layer 52 covered.

Außerdem wird auf der oberen Fläche der Zwischen-Isolierschicht 55 auf Seiten des Anschlussbereichs der Gate-Draht 82 ausgebildet. Der Gate-Draht 82 bedeckt die Gate-Elektrode 60 in einem Gate-Kontaktloch 95. In addition, on the upper surface of the intermediate insulating layer 55 on the side of the terminal area of the gate wire 82 educated. The gate wire 82 covers the gate electrode 60 in a gate contact hole 95 ,

Die erste Schottky-Elektrode 75 wird in einem Bereich unterhalb der Source-Elektrode 80 ausgebildet. Dann kommt die erste Schottky-Elektrode 75 in Kontakt mit dem Trennungsbereich 22, der ausgebildet wird, indem der Wannenbereich 31 teilweise spanend bearbeitet wird. Dadurch wird eine Schottky-Diode ausgebildet.The first Schottky electrode 75 is in a region below the source electrode 80 educated. Then comes the first Schottky electrode 75 in contact with the separation area 22 which is formed by the tub area 31 partially machined. As a result, a Schottky diode is formed.

In einem Bereich wiederum in der Nähe des Gate-Pads 81, der beispielhaft in 10 dargestellt ist, oder einem Bereich in der Nähe eines Element-Anschlussbereichs, der beispielhaft in 11 dargestellt ist, wird der Wannenbereich 32A ausgebildet, der in Richtung der Seite des Anschlussbereichs der Source-Elektrode 80 vorsteht.In an area turn near the gate pad 81 who exemplifies in 10 or an area near an element pad, which is exemplified in FIG 11 is shown, the tub area 32A formed in the direction of the side of the terminal region of the source electrode 80 protrudes.

Der Wannenbereich 32A bildet eine parasitäre pn-Diode zwischen der Driftschicht 20 und sich selbst. Außerdem ist in einem Bereich, in welchem der zweite Wannenbereich 32A ausgebildet ist, die erste Schottky-Elektrode 75 nicht ausgebildet.The tub area 32A forms a parasitic pn diode between the drift layer 20 and himself. Also, in an area where the second trough area is 32A is formed, the first Schottky electrode 75 not trained.

Während eines Rückflussbetriebs, d. h. wenn das Potential der Source-Elektrode 80 dasjenige der Drain-Elektrode 85 überschreitet, werden die Ströme in der eingebauten Schottky-Diode im aktiven Bereich geführt. Aus diesem Grund wird kein Durchlassstrom in der pn-Diode geführt, die aus dem ersten Wannenbereich 31 und der Driftschicht 20 gebildet ist.During a reflux operation, ie when the potential of the source electrode 80 that of the drain electrode 85 exceeds, the currents in the built-Schottky diode are guided in the active area. For this reason, no forward current is conducted in the pn diode, which is from the first well region 31 and the drift layer 20 is formed.

In diesem Fall verursacht eine Schottky-Diode einen Spannungsabfall im Trennungsbereich 22, der Driftschicht 20, im Halbleitersubstrat 10 oder dergleichen. Im Ergebnis wird eine Spannung, die das Diffusionspotential des pn-Übergangs überschreitet, zwischen der Source-Elektrode 80 und der Drain-Elektrode 85 erzeugt.In this case, a Schottky diode causes a voltage drop in the separation area 22 , the drift layer 20 , in the semiconductor substrate 10 or similar. As a result, a voltage exceeding the diffusion potential of the pn junction becomes between the source electrode 80 and the drain electrode 85 generated.

Zu dieser Zeit gilt Folgendes: Da keine Schottky-Elektrode im zweiten Wannenbereich 32A ausgebildet ist, werden die Spannung der Source-Elektrode 80 und diejenige der Drain-Elektrode 85 an die pn-Diode angelegt, die aus dem zweiten Wannenbereich 32A und der Driftschicht 20 gebildet ist. Dann wird der Durchlassstrom in der pn-Diode geführt.At this time: Since there is no Schottky electrode in the second well area 32A is formed, the voltage of the source electrode 80 and that of the drain electrode 85 applied to the pn diode, which from the second well area 32A and the drift layer 20 is formed. Then the forward current is conducted in the pn diode.

Wenn ein Ausgangspunkt, wie z. B. ein Basalebenenversatz oder dergleichen, in so einem Bereich vorhanden ist, wird in einigen Fällen der Stapelfehler ausgeweitet, und die Durchbruchspannung des Transistors verschlechtert sich. Genauer gesagt: Wenn der Transistor ausgeschaltet ist, wird ein Leckstrom erzeugt, und das Element oder die Schaltung wird infolge der Wärmeerzeugung beschädigt.If a starting point, such. B. a basal plane offset or the like, is present in such a range, in some cases, the stacking error is widened, and the breakdown voltage of the transistor deteriorates. More specifically, when the transistor is turned off, a leakage current is generated and the element or the circuit is damaged due to heat generation.

Um dieses Problem zu vermeiden, wird die angelegte Spannung zwischen Source und Drain so begrenzt, dass sie nicht höher als ein konstanter Wert wird, so dass ein bipolarer Strom nicht in der pn-Diode geführt werden sollte, die aus dem Wannenbereich 32A und der Driftschicht 20 gebildet ist. Genauer gesagt: Wenn die Chip-Größe erhöht wird, so wird die Spannung verringert, die zwischen Source und Drain erzeugt wird, wenn ein zirkulierender Strom geführt wird. Dieser Fall geht mit dem Nachteil einher, dass die Kosten infolge der Erhöhung der Chipgröße steigen.To avoid this problem, the applied voltage between source and drain is limited so that it does not become higher than a constant value, so that a bipolar current should not be conducted in the pn diode, which is from the well region 32A and the drift layer 20 is formed. More specifically, as the chip size is increased, the voltage generated between the source and drain when a circulating current is passed is reduced. This case is associated with the disadvantage that the cost increases as a result of increasing the chip size.

Als ein Verfahren zum Unterbinden des Durchlassbetriebs der pn-Diode, die aus dem Wannenbereich 32A und der Driftschicht 20 gebildet ist, ohne die Chip-Größe zu erhöhen, gibt es ein mögliches Verfahren, bei welchem der Widerstand des Energiebeaufschlagungs-Pfads vergrößert wird, der zwischen dem Wannenbereich 32Aund der Source-Elektrode 80 ausgebildet wird.As a method of inhibiting the on-state operation of the pn diode from the well region 32A and the drift layer 20 Without increasing the chip size, there is one possible method in which the resistance of the energizing path between the well region 32A and the source electrode is increased 80 is trained.

Genauer gesagt: Ein Verfahren zum Erhöhen eines Kontaktwiderstands zwischen dem Wannenbereich 32A und der Source-Elektrode 80, ein weiteres Verfahren zum Verbinden des Wannenbereichs 32A und der Source-Elektrode 80 mit einem externen Widerstand, noch ein weiteres Verfahren zum Erhöhen des Flächenwiderstands des Wannenbereichs 32A und dergleichen können verwendet werden.More specifically, a method of increasing contact resistance between the well area 32A and the source electrode 80 , another method for connecting the tub area 32A and the source electrode 80 with an external resistor, yet another method of increasing the sheet resistance of the well area 32A and the like can be used.

Wenn irgendeines dieser Verfahren durchgeführt wird, gilt Folgendes: Wenn solch ein sehr kleiner Durchlassstrom geführt wird, der es nicht ermöglicht, dass der Stapelfehler in der pn-Diode wächst, die aus dem Wannenbereich 32A und der Driftschicht 20 gebildet ist, so wird ein Spannungsabfall infolge eines Widerstandselements verursacht. Aus diesem Grund weicht das Potential des Wannenbereichs 32A vom Source-Potential ab, und die Durchlassspannung, die an die pn-Diode angelegt werden soll, wird durch die Abweichung verringert. Es ist dadurch möglich, die Erzeugung des Durchlassstroms zu unterbinden.If any one of these methods is performed, then: If such a very low forward current is passed that does not allow the stacking fault to grow in the pn diode that is from the well region 32A and the drift layer 20 is formed, so a voltage drop is caused due to a resistive element. For this reason, the potential of the tub area deviates 32A from the source potential, and the forward voltage to be applied to the pn diode is reduced by the deviation. It is thereby possible to prevent the generation of the forward current.

Andererseits besteht bei einer Halbleitereinrichtung mit breitem Bandabstand, die typischerweise aus Siliciumcarbid ist, das Problem, dass das Element infolge eines Verschiebungsstroms beschädigt wird. Dies wird beispielsweise durch eine Veränderung des Potentials des Wannenbereichs 32A infolge des Verschiebungsstroms, der in der Richtung der Chipebene innerhalb des Wannenbereichs 32A fließt, und des Flächenwiderstands des Wannenbereichs 32A verursacht, und zwar zu der Zeit, wenn eine Siliciumcarbid-Halbleitereinrichtung mit einer MOS-Struktur einen Schaltvorgang durchführt.On the other hand, in a wide band gap semiconductor device, which is typically made of silicon carbide, there is a problem that the element is damaged due to a displacement current. This is done, for example, by changing the potential of the well area 32A due to the displacement current flowing in the direction of the chip plane within the well region 32A flows, and the surface resistance of the trough area 32A causes, at the time, when a silicon carbide semiconductor device having a MOS structure performs a switching operation.

Für den Fall beispielsweise, dass sich das Potential des Wannenbereichs 32A auf einen Wert nicht niedriger als 50 V verändert und eine Gate-Oxidschicht mit einer Dicke von 50 nm und die Gate-Elektrode 60 auf einen Wert mit im Wesentlichen 0 V auf einer oberen Fläche des Wannenbereichs 32A ausgebildet sind, wird ein höheres elektrisches Feld von beispielsweise 10 MV/cm an die Gate-Oxidschicht angelegt. Im Ergebnis wird die Gate-Oxidschicht beschädigt. In the event, for example, that the potential of the tub area 32A changed to a value not lower than 50 V and a gate oxide layer having a thickness of 50 nm and the gate electrode 60 to a value of substantially 0V on an upper surface of the well area 32A are formed, a higher electric field of, for example, 10 MV / cm is applied to the gate oxide layer. As a result, the gate oxide layer is damaged.

Der Grund dafür, warum dieses Problem charakteristisch in der Halbleitereinrichtung mit breitem Bandabstand auftritt, die typischerweise aus Siliciumcarbid ist, hat die folgenden zwei Ursachen.The reason why this problem characteristically occurs in the wide bandgap semiconductor device, which is typically silicon carbide, has the following two causes.

Ein Grund dafür ist folgender: Da das Störstellenniveau des Wannenbereichs, der in Siliciumcarbid ausgebildet ist, tiefer ist als dasjenige eines Wannenbereichs, der in Silicium ausgebildet ist, wird der Flächenwiderstand signifikant höher.One reason for this is as follows. Since the impurity level of the well region formed in silicon carbide is deeper than that of a well region formed in silicon, the sheet resistance becomes significantly higher.

Ein weiterer Grund ist Folgender: Da die Störstellenkonzentration der Driftschicht 20 so konzipiert ist, dass sie hoch ist, da die Driftschicht 20 mit niedrigem Widerstand gebildet wird, wird der Vorteil des hohen dielektrischen Durchbruchsfeldes des Halbleiters mit breitem Bandabstand in der Halbleitereinrichtung mit breitem Bandabstand ausgenutzt, und zwar verglichen mit einer Silicium-Halbleitereinrichtung. Wenn die Störstellenkonzentration der Driftschicht 20 so konzipiert ist, dass sie hoch ist, wird demzufolge die Verarmungskapazität zwischen Source und Drain signifikant hoch. Wenn dann ein Schaltvorgang durchgeführt wird, wird ein großer Verschiebungsstrom erzeugt.Another reason is the following: Since the impurity concentration of the drift layer 20 designed so that it is high, since the drift layer 20 is formed with low resistance, the advantage of the high dielectric breakdown field of the wide band-gap semiconductor in the wide-band-gap semiconductor device is exploited as compared with a silicon semiconductor device. When the impurity concentration of the drift layer 20 Thus, if it is designed to be high, the depletion capacity between source and drain becomes significantly high. Then, when a switching operation is performed, a large displacement current is generated.

Wenn die Schaltgeschwindigkeit zunimmt, wird der Verschiebungsstrom größer, und demzufolge wird die im Wannenbereich 32A erzeugte Spannung höher. Um das oben beschriebene Problem zu vermeiden, sollte daher die Schaltgeschwindigkeit verringert werden, aber in diesem Fall nehmen die Schaltverluste unvorteilhaft zu.As the switching speed increases, the displacement current becomes larger, and consequently, in the well area 32A generated voltage higher. Therefore, in order to avoid the above-described problem, the switching speed should be reduced, but in this case, switching losses unfavorably increase.

Um zu vermeiden, dass die Elementtemperatur infolge der Zunahme der Elementverluste auf eine nicht tolerierbare hohe Temperatur ansteigt, ist es notwendig, die Chipgröße zu erhöhen und dadurch die Elementverluste zu verringern, und im Ergebnis wird ein Chip mit hohen Kosten benötigt.In order to prevent the element temperature from rising to an intolerable high temperature due to the increase of the element loss, it is necessary to increase the chip size and thereby reduce the element loss, and as a result, a high-cost chip is needed.

Um die Zerstörung des Elements während eines Schaltvorgangs zu vermeiden, ohne die Schaltgeschwindigkeit zu verringern, ist es wünschenswert, den Widerstand zwischen jedem Bereich im Wannenbereich 32A und der Source-Elektrode 80 zu verringern, und insbesondere kann ein Verfahren zum Verringern des Kontaktwiderstands zwischen dem zweiten Wannenbereich 32A und der Source-Elektrode 80 oder ein weiteres Verfahren zum Verringern des Flächenwiderstands des Wannenbereichs 32A verwendet werden.In order to avoid the destruction of the element during a switching operation without reducing the switching speed, it is desirable to increase the resistance between each region in the well region 32A and the source electrode 80 and, in particular, a method of reducing the contact resistance between the second well region 32A and the source electrode 80 or another method of reducing the sheet resistance of the well region 32A be used.

Demzufolge gibt es bei einem unipolaren Transistor, der eine unipolare Diode in dessen aktivem Bereich aufnimmt, die eine Halbleitereinrichtung unter Verwendung des Halbleiters mit breitem Bandabstand ist, zwei sich widersprechende Umstände: Einer ist der Umstand, dass eine Verringerung des Flächenwiderstands im Wannenbereich 32A notwendig ist, um die Zuverlässigkeit des Elements zu erhöhen, und der andere ist der Umstand, dass ein Ansteigen des Flächenwiderstands notwendig ist.Thus, in a unipolar transistor which receives a unipolar diode in its active region, which is a semiconductor device using the wide bandgap semiconductor, there are two conflicting circumstances. One is the fact that a reduction in sheet resistance in the well region 32A is necessary to increase the reliability of the element, and the other is the fact that an increase in surface resistance is necessary.

Struktur der HalbleitereinrichtungStructure of the semiconductor device

Für die in der Beschreibung der vorliegenden Anmeldung beschriebenen bevorzugten Ausführungsformen erfolgt die folgende Beschreibung: Es wird ein Siliciumcarbid-MOSFET mit n-Kanal, der eine Siliciumcarbid-Halbleitereinrichtung (SiC) ist und bei welchem der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist, als ein Beispiel einer Halbleitereinrichtung verwendet. An einer Stelle in der nachfolgenden Beschreibung wird der Pegel (hoch oder niedrig) eines Potentials beschrieben. In dem Fall, in welchem angenommen wird, dass der erste Leitfähigkeitstyp der p-Typ ist und der zweite Leitfähigkeitstyp der n-Typ, ist die Beschreibung des Pegels (hoch oder niedrig) des Potentials auch umgekehrt.For the preferred embodiments described in the specification of the present application, the following description is made: An n-channel silicon carbide MOSFET which is a silicon carbide semiconductor device (SiC) and in which the first conductivity type is the n-type and the second Conductivity type is the p-type is used as an example of a semiconductor device. At one point in the following description, the level (high or low) of a potential will be described. In the case where it is assumed that the first conductivity type is the p-type and the second conductivity type is the n-type, the description of the level (high or low) of the potential is also reversed.

In der Beschreibung der vorliegenden Anmeldung wird in der Gesamtheit der Halbleitereinrichtung angenommen, dass der Bereich, in welchem Elementarzellen periodisch ausgerichtet sind, ein aktiver Bereich ist, und dass ein weiterer Bereich, der vom aktiven Bereich verschieden ist, ein Anschlussbereich ist.In the description of the present application, in the entirety of the semiconductor device, it is assumed that the region in which unit cells are periodically aligned is an active region, and another region other than the active region is a terminal region.

Es wird die Struktur einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. 1 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 2 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt.The structure of a semiconductor device according to the present preferred embodiment will be described. 1 FIG. 12 is a cross section schematically showing a structure for realizing the semiconductor device according to the present preferred embodiment. FIG. 2 FIG. 10 is a plan view schematically showing a structure for realizing the semiconductor device according to the present preferred embodiment. FIG.

Wie beispielhaft in 1 dargestellt, ist auf einer ersten Hauptfläche eines Halbleitersubstrats 10 aus Siliciumcarbid vom n-Typ (vom ersten Leitfähigkeitstyp) mit niedrigem Widerstands, das einen 4H-Polytyp aufweist, eine Driftschicht 20 aus Siliciumcarbid vom n-Typ (vom ersten Leitfähigkeitstyp) ausgebildet. In dem Halbleitersubstrat 10 aus Siliciumcarbid ist die erste Hauptfläche eine (0001)-Ebene in der Ebenenausrichtung, und die erste Hauptfläche ist um 4° bezogen auf die c-Achsenrichtung geneigt.As exemplified in 1 is shown on a first main surface of a semiconductor substrate 10 silicon nitride (first conductivity type) low resistance silicon carbide having a 4H polytype, a drift layer 20 formed of n-type silicon carbide (of the first conductivity type). In the semiconductor substrate 10 made of silicon carbide, the first major surface is a ( 0001 ) Level in the Plane orientation, and the first major surface is inclined by 4 ° with respect to the c-axis direction.

Die Driftschicht 20 hat eine erste Störstellenkonzentration vom n-Typ (vom ersten Leitfähigkeitstyp). Auf einer zweiten Hauptfläche des Halbleitersubstrats 10, die die Fläche gegenüber der ersten Hauptfläche ist, d. h. auf der Rückflächenseite, ist eine Drain-Elektrode 85 mit einer dazwischen eingefügt angeordneten hinteren ohmschen Elektrode 73 ausgebildet.The drift layer 20 has a first impurity concentration of the n-type (of the first conductivity type). On a second main surface of the semiconductor substrate 10 that is the surface opposite to the first main surface, that is, on the back surface side, is a drain electrode 85 with a rear ohmic electrode interposed therebetween 73 educated.

Zunächst wird die Struktur des aktiven Bereichs beschrieben, wie beispielhaft auf der linken Seite in 1 dargestellt.First, the structure of the active region will be described as exemplified on the left in FIG 1 shown.

In einer Oberflächenschicht der Driftschicht 20 ist ein Wannenbereich 31 vom p-Typ (vom zweiten Leitfähigkeitstyp) ausgebildet, der Aluminium (Al) enthält, was eine Störstelle vom p-Typ (vom zweiten Leitfähigkeitstyp) darstellt. Der Wannenbereich 31 hat eine zweite Störstellenkonzentration vom p-Typ (vom zweiten Leitfähigkeitstyp).In a surface layer of the drift layer 20 is a tub area 31 formed of p-type (of the second conductivity type) containing aluminum (Al), which is a p-type (second conductivity type) impurity. The tub area 31 has a second impurity concentration of p-type (second conductivity type).

Der Wannenbereich 31 ist an zwei Positionen im Querschnitt innerhalb der Elementarzelle geteilt. Der eine wird als Trennungsbereich 21 bezeichnet, und der andere wird als Trennungsbereich 22 bezeichnet. Genauer gesagt: Die Trennungsbereiche 21 und 22 sind Bereiche vom n-Typ (vom ersten Leitfähigkeitstyp) in der Oberflächenschicht der Driftschicht 20. Der Trennungsbereich 22 ist hindurchgehend von einer Oberflächenschicht des Wannenbereichs 31 in der Tiefenrichtung ausgebildet.The tub area 31 is divided into two positions in cross-section within the unit cell. One is called a separation area 21 and the other is called a separation area 22 designated. More precisely: the separation areas 21 and 22 are n-type regions (of the first conductivity type) in the surface layer of the drift layer 20 , The separation area 22 is passing through a surface layer of the well region 31 formed in the depth direction.

Im Querschnitt gemäß 1 ist auf Seiten der Oberflächenschicht innerhalb jedes Wannenbereichs 31 ein Source-Bereich 40 vom n-Typ (vom ersten Leitfähigkeitstyp) ausgebildet, der Stickstoff (N) enthält, das eine Störstelle vom n-Typ (vom ersten Leitfähigkeitstyp) ist. Die Tiefe, in welcher der Source-Bereich 40 ausgebildet ist, ist flacher als die Tiefe, in welcher der Wannenbereich 31 ausgebildet ist.In cross-section according to 1 is on the side of the surface layer within each well area 31 a source area 40 formed of n-type (of the first conductivity type) containing nitrogen (N), which is an n-type (of the first conductivity type) impurity. The depth at which the source area 40 is formed, is shallower than the depth in which the trough area 31 is trained.

Außerdem wird auf Seiten der Oberflächenschicht der Driftschicht 20, vorzugsweise in einem Bereich zwischen dem Source-Bereich 40 und dem Trennungsbereich 22, ein Wannen-Injektionsbereich 35 mit hoher Konzentration vom p-Typ (vom zweiten Leitfähigkeitstyp) ausgebildet, der Aluminium (Al) enthält, das eine Störstelle vom p-Typ (vom zweiten Leitfähigkeitstyp) ist.In addition, on the side of the surface layer of the drift layer 20 , preferably in a region between the source region 40 and the separation area 22 , a tub injection area 35 formed with high p-type (second conductivity type) concentration containing aluminum (Al) which is a p-type (second conductivity type) impurity.

Außerdem ist über eine obere Fläche des Trennungsbereichs 21, eine obere Fläche des Wannenbereichs 31 und einen Bereich einer oberen Fläche des Source-Bereichs 40 hinweg eine Gate-Isolierschicht 50 aus Siliciumoxid ausgebildet.It also has an upper surface of the separation area 21 , an upper surface of the tub area 31 and a region of an upper surface of the source region 40 a gate insulating layer 50 formed of silicon oxide.

Außerdem ist an einer Position in einer oberen Fläche der Gate-Isolierschicht 50 entsprechend dem Trennungsbereich 21, dem Wannenbereich 31 und einem Endbereich des Source-Bereichs 40 eine Gate-Elektrode 60 ausgebildet. Genauer gesagt: Die Gate-Elektrode 60 ist auf der oberen Fläche des Wannenbereichs 31 zwischen dem Source-Bereich 40 und der Driftschicht 20 ausgebildet, wobei die Gate-Isolierschicht 50 dazwischen eingefügt ist.In addition, at a position in an upper surface of the gate insulating film 50 according to the separation area 21 , the tub area 31 and an end portion of the source region 40 a gate electrode 60 educated. More precisely: the gate electrode 60 is on the top surface of the tub area 31 between the source area 40 and the drift layer 20 formed, wherein the gate insulating layer 50 inserted in between.

Der Bereich im Wannenbereich 31, der sandwichartig zwischen dem Trennungsbereich 21 und dem Source-Bereich 40 liegt und unterhalb der Gate-Elektrode 60 angeordnet ist, wobei die Gate-Isolierschicht 50 dazwischen eingefügt ist, wird als Kanalbereich bezeichnet. Der Kanalbereich ist ein Bereich, in welchem eine Inversionsschicht ausgebildet wird, wenn ein Betrieb durchgeführt wird.The area in the tub area 31 sandwiching between the separation area 21 and the source area 40 is located and below the gate electrode 60 is arranged, wherein the gate insulating layer 50 intervening is called a channel area. The channel region is a region in which an inversion layer is formed when an operation is performed.

Auf einer oberen Fläche der Gate-Isolierschicht 50 ist eine Zwischen-Isolierschicht 55 aus Siliciumoxid so ausgebildet, dass sie die Gate-Elektrode 60 bedeckt.On an upper surface of the gate insulating layer 50 is an intermediate insulating layer 55 made of silicon oxide so that it forms the gate electrode 60 covered.

Auf einer oberen Fläche eines Bereichs des Source-Bereichs 40, der nicht mit der Gate-Isolierschicht 50 bedeckt ist, und einem Bereich der oberen Fläche des Wannen-Injektionsbereichs 35 mit hoher Konzentration auf der Seite in Kontakt mit dem Source-Bereich 40 ist eine erste ohmsche Elektrode 71 zum Verringern des Kontaktwiderstands mit dem Siliciumcarbid ausgebildet.On an upper surface of a region of the source region 40 that does not match the gate insulating layer 50 is covered, and a portion of the upper surface of the well injection area 35 high concentration on the side in contact with the source region 40 is a first ohmic electrode 71 designed to reduce the contact resistance with the silicon carbide.

Außerdem kann der Wannenbereich 31 leicht Elektronen oder positive Löcher abgeben und aufnehmen, und zwar an die bzw. von der erste(n) ohmsche(n) Elektrode 71 durch den Wannen-Injektionsbereich 35 mit hoher Konzentration, der einen niedrigen Widerstand hat.In addition, the tub area 31 easily release and pick up electrons or positive holes, to and from the first ohmic electrode (s) 71 through the tub injection area 35 with high concentration, which has a low resistance.

Auf einer oberen Fläche des Trennungsbereichs 22 ist eine erste Schottky-Elektrode 75 ausgebildet. Die erste Schottky-Elektrode 75 und die obere Fläche der Driftschicht 20 entsprechend dem Trennungsbereich 22 sind miteinander Schottky-verbunden.On an upper surface of the separation area 22 is a first Schottky electrode 75 educated. The first Schottky electrode 75 and the upper surface of the drift layer 20 according to the separation area 22 are Schottky-connected with each other.

Es ist wünschenswert, dass die erste Schottky-Elektrode 75 zumindest die obere Fläche des Trennungsbereichs 22 enthält, aber die erste Schottky-Elektrode 75 kann auch die obere Fläche des Trennungsbereichs 22 nicht enthalten.It is desirable that the first Schottky electrode 75 at least the upper surface of the separation area 22 contains, but the first Schottky electrode 75 can also be the top surface of the separation area 22 not included.

Auf einer oberen Fläche der ersten ohmschen Elektrode 71, einer oberen Fläche der ersten Schottky-Elektrode 75 und einer oberen Fläche der Zwischen-Isolierschicht 55 ist eine Source-Elektrode 80 ausgebildet. Die Source-Elektrode 80 schließt die erste ohmsche Elektrode 71 und die erste Schottky-Elektrode 75 elektrisch kurz. Genauer gesagt: Die erste ohmsche Elektrode 71 und die erste Schottky-Elektrode 75 sind elektrisch miteinander verbunden. Das Diffusionspotential einer Schottky-Diode, die von dem Kontakt der ersten Schottky-Elektrode 75 und dem Trennungsbereich 22 gebildet wird, ist niedriger als dasjenige des pn-Übergangs.On an upper surface of the first ohmic electrode 71 , an upper surface of the first Schottky electrode 75 and an upper surface of the inter-insulating layer 55 is a source electrode 80 educated. The source electrode 80 closes the first ohmic electrode 71 and the first Schottky electrode 75 electrically short. More precisely: the first ohmic electrode 71 and the first Schottky electrode 75 are electrically connected. The diffusion potential of a Schottky diode, that of the contact of the first Schottky electrode 75 and the separation area 22 is lower than that of the pn junction.

Als nächstes wird die Struktur des Anschlussbereichs beschrieben, wie beispielhaft auf der rechten Seite in 1 dargestellt.Next, the structure of the terminal portion will be described as exemplified on the right side in FIG 1 shown.

In 1 ist um den aktiven Bereich herum in der Draufsicht ein Wannenbereich 32 vom p-Typ mit einem Intervall von einem Bereich vom n-Typ ausgebildet, der nahezu der gleiche Raum wie der Trennungsbereich 21 ist, und zwar vom Wannenbereich 31 in der äußersten Elementarzelle. Die Ausbildungsfläche des Wannenbereichs 32 ist größer als diejenige des Wannenbereichs 31.In 1 is a well area around the active area in plan view 32 of the p-type having an interval of an n-type region formed, which is almost the same space as the separation region 21 is, from the tub area 31 in the outermost unit cell. The training area of the tub area 32 is larger than that of the tub area 31 ,

Außerdem wird ein Teilungsbereich 25 vom n-Typ ausgebildet, der an den Wannenbereich 32 von Seiten des Anschlussbereichs grenzt. Ein Isolator ist in Kontakt mit der oberen Fläche des Teilungsbereichs 25.In addition, a division becomes 25 formed of the n-type, the to the tub area 32 bordered by the connection area. An insulator is in contact with the upper surface of the division area 25 ,

Dann wird ein Wannenbereich 33 vom p-Typ ausgebildet, der an den Teilungsbereich 25 vom n-Typ von Seiten des Anschlussbereichs grenzt. Der Wannenbereich 33 wird so ausgebildet, dass er den Wannenbereich 32 in der Draufsicht sandwichartig umgibt. Die Ausbildungsfläche des Wannenbereichs 33 ist größer als diejenige des Wannenbereichs 32.Then a tub area 33 formed of the p-type, which connects to the division 25 of the n-type is adjacent to sides of the connection area. The tub area 33 is designed so that it covers the tub area 32 sandwiching in plan view. The training area of the tub area 33 is larger than that of the tub area 32 ,

An zumindest einem Bereich der oberen Fläche des Wannenbereichs 33 ist eine Feld-Isolierschicht 52 ausgebildet, die eine Schichtdicke hat, die größer als diejenige der Gate-Isolierschicht 50 ist.At least a portion of the upper surface of the tub area 33 is a field insulating layer 52 formed, which has a layer thickness which is greater than that of the gate insulating layer 50 is.

Die Gate-Elektrode 60 verläuft bis zu einer Position, die dem Bereich oberhalb des Wannenbereichs 33 vom aktiven Bereich aus entspricht, und sie ist über die Gate-Isolierschicht 50 auf der oberen Fläche des Wannenbereichs 33 und die Feld-Isolierschicht 52 auf der oberen Fläche des Wannenbereichs 33 hinweg ausgebildet.The gate electrode 60 runs up to a position that is the area above the tub area 33 from the active region, and it is above the gate insulating layer 50 on the upper surface of the tub area 33 and the field insulating layer 52 on the upper surface of the tub area 33 trained.

Dann sind in einem Bereich, in welchem die Feld-Isolierschicht 52 vorhanden ist, die Gate-Elektrode 60 und der Gate-Draht 82 miteinander in Kontakt, mit einem Gate-Kontaktloch 95, das in der Zwischen-Isolierschicht 55 geöffnet ist.Then in an area where the field insulating layer 52 is present, the gate electrode 60 and the gate wire 82 in contact with each other, with a gate contact hole 95 that is in the intermediate insulating layer 55 is open.

Außerdem ist ein Gate-Pad 81 oder der Gate-Draht 82 im Wannenbereich 33 in der Draufsicht vorhanden. Dadurch soll verhindert werden, dass eine Hochspannung an die Feld-Isolierschicht 52 unterhalb des Gate-Drahts 82 angelegt wird, der ein Draht mit einem Potential ist, das signifikant niedriger ist als die Drain-Spannung, da der Wannenbereich 33 die an die Drain-Elektrode 85 anzulegende Hochspannung abschirmt.There is also a gate pad 81 or the gate wire 82 in the tub area 33 present in the plan view. This is to prevent a high voltage from being applied to the field insulating layer 52 below the gate wire 82 is applied, which is a wire with a potential that is significantly lower than the drain voltage, since the well area 33 the to the drain electrode 85 high voltage to be applied shields.

Außerdem ist die Gate-Elektrode 60 in einem Bereich enthalten, der sämtliche von Wannenbereich 31, Wannenbereich 32, Wannenbereich 33, Trennungsbereich 21 und Teilungsbereich 25 in der Draufsicht enthält. Es ist dadurch möglich, zu verhindern, dass die Hochspannung an die Gate-Isolierschicht 50 oder die Feld-Isolierschicht 52, ausgebildet unterhalb der Gate-Elektrode 60, angelegt wird.In addition, the gate electrode 60 in an area containing all of tub area 31 , Tub area 32 , Tub area 33 , Separation area 21 and division 25 contains in the plan view. It is thereby possible to prevent the high voltage from being applied to the gate insulating layer 50 or the field insulating layer 52 , formed below the gate electrode 60 , is created.

Obwohl der Trennungsbereich 21 und der Teilungsbereich 25 jeweils vom n-Typ sind, gilt Folgendes: Da sich eine Verarmungsschicht bis in den jeweiligen der Bereiche vom n-Typ von einem Ort nahe dem Wannenbereich ausdehnt, ist es möglich, zu verhindern, dass die Hoch-spannung an die Gate-Isolierschicht 50 oder die Feld-Isolierschicht 52 angelegt wird, die an deren oberen Flächen ausgebildet sind.Although the separation area 21 and the division area 25 Each of the n-type, the following holds: Since a depletion layer expands to a respective one of the n-type regions from a location near the well region, it is possible to prevent the high voltage from being applied to the gate insulating layer 50 or the field insulating layer 52 is applied, which are formed on the upper surfaces.

Auf Seiten des Anschlussbereichs (auf Seiten des peripheren Elementbereichs) des Wannenbereichs 33 ist ein JTE-Bereich 37 vom p-Typ ausgebildet, der eine Störstellenkonzentration hat, die niedriger ist als diejenige des Wannenbereichs 33. Der JTE-Bereich 37 ist mit dem Wannenbereich 33 verbunden.On the side of the connection area (on the side of the peripheral element area) of the tub area 33 is a JTE area 37 is formed of the p-type having an impurity concentration lower than that of the well region 33 , The JTE area 37 is with the tub area 33 connected.

Der Wannenbereich 32 ist mit der Source-Elektrode 80 in einem Wannen-Kontaktloch 91 verbunden, das in der Gate-Isolierschicht 50 und der Zwischen-Isolierschicht 55 geöffnet ist. Um zu verhindern, dass die Gate-Elektrode 60 in Kontakt mit der Source-Elektrode 80 gebracht wird, ist die Gate-Elektrode 60 in einem Bereich teilweise entfernt, in welchem das Wannen-Kontaktloch 91 ausgebildet ist.The tub area 32 is with the source electrode 80 in a well contact hole 91 connected in the gate insulating layer 50 and the intermediate insulating layer 55 is open. To prevent the gate electrode 60 in contact with the source electrode 80 is brought, is the gate electrode 60 partially removed in an area in which the well contact hole 91 is trained.

In einem Bereich des Wannen-Kontaktlochs 91, in welchem die Schicht von Siliciumcarbid und die Source-Elektrode 80 miteinander in Kontakt sind, ist eine zweite ohmsche Elektrode 72 ausgebildet.In a region of the well contact hole 91 in which the layer of silicon carbide and the source electrode 80 are in contact with each other is a second ohmic electrode 72 educated.

In der Oberflächenschicht des Wannenbereichs 32, der in Kontakt mit der zweiten ohmschen Elektrode 72 steht, ist ein Wannen-Injektionsbereich 36 mit hoher Konzentration ausgebildet. Der Wannen-Injektionsbereich 36 mit hoher Konzentration verringert den Kontaktwiderstand zwischen der zweiten ohmschen Elektrode 72 und dem Wannenbereich 32, so wie auch der Wannen-Injektionsbereich 35 mit hoher Konzentration.In the surface layer of the tub area 32 in contact with the second ohmic electrode 72 is a well injection area 36 formed with high concentration. The tub injection area 36 with high concentration reduces the contact resistance between the second ohmic electrode 72 and the tub area 32 , as well as the tub injection area 35 with high concentration.

Der Wannenbereich 33 wiederum ist nicht ohmsch mit der Source-Elektrode 80 verbunden, und zwar weder direkt, noch durch den Wannen-Injektionsbereich mit hoher Konzentration vom gleichen p-Typ.The tub area 33 in turn, is not resistive with the source electrode 80 connected, neither directly, nor by the well injection area with high concentration of the same p-type.

Außerdem hat der Teilungsbereich 25 eine obere Fläche, die in Kontakt mit der Gate-Isolierschicht 50 ist, und eine untere Fläche, die mit der Driftschicht 20 vom n-Typ verbunden ist. Aus diesem Grund gibt es keinen leitenden Pfad durch einen p-Typ oder einen Leiter vom Wannenbereich 32 zum Wannenbereich 33. Mit anderen Worten: Es gibt keinen leitenden Pfad, der als ohmsche Verbindung dient, vom Wannenbereich 33 zur Source-Elektrode 80. In addition, the division has 25 an upper surface in contact with the gate insulating layer 50 is, and a bottom surface, with the drift layer 20 of the n-type is connected. For this reason, there is no conductive path through a p-type or a ladder from the well area 32 to the tub area 33 , In other words, there is no conductive path that serves as an ohmic connection from the well area 33 to the source electrode 80 ,

Mit einer solchen Struktur wird die elektrische Leitung zwischen dem Wannenbereich 33 und der Source-Elektrode 80 durch den Teilungsbereich 25 durchgeführt.With such a structure, the electric wire becomes between the tub area 33 and the source electrode 80 through the division 25 carried out.

Der Wannenbereich 32, der Teilungsbereich 25 und der Wannenbereich 33 bilden eine Kontaktstruktur vom pnp-Typ in einer Ebenenrichtung. Da es eine Umkehr-Vorspannung des pn-Übergangs innerhalb des Energiebeaufschlagungs-Pfads in jeglicher Spannungs-richtung gibt, wird allgemein angenommen, dass kein Strom geführt wird. Tatsächlich gilt jedoch Folgendes: Für den Fall, dass die Breite des Teilungsbereichs 25 verringert wird, kann die Energiebeaufschlagung durchgeführt werden, wenn eine vorbestimmte Spannung angelegt wird.The tub area 32 , the division area 25 and the tub area 33 form a pnp-type contact structure in a plane direction. Since there is an inverse bias of the pn junction within the energization path in any voltage direction, it is generally believed that no current is conducted. In fact, however, the following applies: In the event that the width of the division area 25 is reduced, the energization can be performed when a predetermined voltage is applied.

Dies rührt daher, dass ein Phänomen namens „Punch Through“ bzw. Durchgreifen auftritt. Hierbei verschwindet die Band-Sperrschicht für Majoritätsladungsträger, die in einer Übergangs-Grenzfläche B ausgebildet ist, und es wird eine Energiebeaufschlagung verursacht, wenn eine Verarmungsschicht, die von einer Übergangs-Grenzfläche A zwischen dem Teilungsbereich 25 und jedem der Wannenbereiche in Richtung des Inneren des Teilungsbereichs 25 verläuft, die Übergangs-Grenzfläche B zwischen dem Teilungsbereich 25 und dem anderen Wannenbereich erreicht. Es ist daher eine Charakteristik dargestellt, dass, bis eine Durchgriffsspannung anliegt, nahezu kein Strom geführt wird, aber wenn eine Spannung anliegt, die die Durchgriffsspannung überschreitet, die Ströme abrupt fließen.This is because a phenomenon called "punch through" occurs. Here, the band-stopper for majority carriers disappears in a junction interface B is formed, and an energization is caused when a depletion layer from a junction interface A between the division 25 and each of the well areas toward the interior of the division area 25 runs, the transition interface B between the division 25 and the other tub area. Therefore, a characteristic is shown that, until a punch-through voltage is applied, almost no current is supplied, but when a voltage exceeding the punch-through voltage is applied, the currents flow abruptly.

Angenommen, dass die Störstellenkonzentration des Wannenbereichs 32 und diejenige des Wannenbereichs 33 jeweils höher sind als diejenigen des Teilungsbereichs 25, so wird die Durchgriffsspannung wie folgt hergeleitet. d 2 ∅ d x 2 = − q N ε

Figure DE112016006723T5_0001
aus der obigen eindimensionalen Poisson-Gleichung, als Lösung von x = W; V = q N W 2 ( 2 ε )
Figure DE112016006723T5_0002
 Suppose that the impurity concentration of the tub area 32 and that of the tub area 33 each higher than those of the division area 25 , the punch-through voltage is derived as follows. d 2 ∅ d x 2 = - q N ε
Figure DE112016006723T5_0001
 from the above one-dimensional Poisson equation, as a solution of x = W; V = q N W 2 ( 2 ε )
Figure DE112016006723T5_0002

In den Gleichungen bezeichnet „q“ die elektrische Elementarladung, „N“ bezeichnet die effektive Störstellenkonzentration des im Teilungsbereich 25, „W“ bezeichnet die Breite des Teilungsbereichs 25, und „ε“ bezeichnet die Dielektrizitätskonstante des Halbleiters. Die Breite des Teilungsbereichs 25 bezieht sich auf die Breite in der Richtung, in welcher der Wannenbereich 32 und der Wannenbereich 33 verbunden sind, und die Breite in der Links-Rechts-Richtung in 1.In the equations, "q" denotes the elementary electric charge, "N" denotes the effective impurity concentration of that in the division region 25 , "W" denotes the width of the division area 25 , and "ε" denotes the dielectric constant of the semiconductor. The width of the division area 25 refers to the width in the direction in which the tub area 32 and the tub area 33 are connected, and the width in the left-right direction in 1 ,

Obwohl es eine Struktur geben kann, bei welcher die Störstellenkonzentration vom n-Typ des Teilungsbereichs 25 in der Tiefenrichtung nicht konstant ist, kann die Durchgriffsspannung in diesem Fall hergeleitet werden, wenn die niedrigeste Störstellenkonzentration innerhalb der Spanne eines Bereichs im Teilungsbereich 25 zwischen dem Wannenbereich 32 und dem Wannenbereich 33, der eine Tiefe hat, die flacher ist als diejenige von zumindest einem von Wannenbereich 32 und Wannenbereich 33, als „N“ in Gleichung (2) angegeben wird. Dies rührt daher, dass die Durchgriffsspannung frühestens an einem Bereich auftritt, der die niedrigste Störstellenkonzentration hat.Although there may be a structure in which the n-type impurity concentration of the division region 25 is not constant in the depth direction, the punch-through voltage in this case can be derived when the lowest impurity concentration is within the range of a range in the dividing range 25 between the tub area 32 and the tub area 33 that has a depth that is shallower than that of at least one of tub areas 32 and tub area 33 , is given as "N" in equation (2). This is because the punch-through voltage occurs at the earliest at a region having the lowest impurity concentration.

Außerdem ist der Grund dafür, warum der Teilungsbereich 25 in Kontakt mit der Gate-Isolierschicht 50 gebracht wird, dass in dem Fall, in welchem eine leitende Struktur auf der oberen Fläche des Teilungsbereichs 25 ausgebildet ist, die Möglichkeit besteht, dass sich ein Strompfad ausbilden kann, der um den Teilungsbereich 25 herumführt und einen kurzen Abstand und einen niedrigen Widerstand hat.Besides, that's why the division area 25 in contact with the gate insulating layer 50 is brought that in the case where a conductive structure on the upper surface of the division region 25 is formed, there is the possibility that a current path can form around the division 25 leads around and has a short distance and a low resistance.

In einer Struktur beispielsweise, bei welcher ein Metall in Kontakt mit der oberen Fläche des Teilungsbereichs 25 ist, gilt Folgendes: Da eine Leitung durch das Metall sogar dann auftritt, wenn der Teilungsbereich 25 ausgebildet ist, kann die Wirkung der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform nicht erzielt werden.For example, in a structure in which a metal is in contact with the upper surface of the division region 25 is true, as follows: Since a line through the metal occurs even when the division 25 is formed, the effect of the semiconductor device according to the present preferred embodiment can not be achieved.

Auch wenn die Gate-Isolierschicht 50 als ein Beispiel für die Struktur genommen wird, die auf der oberen Fläche des Teilungsbereichs 25 in der Struktur der vorliegenden bevorzugten Ausführungsform verwendet wird, können ferner auch die Feld-Isolierschicht 52 oder die Zwischen-Isolierschicht 55 darauf ausgebildet sein, und ein jegliches anderes Material kann verwendet werden, solange bloß die Struktur ein Nichtleiter ist.Even if the gate insulating layer 50 as an example of the structure being taken on the upper surface of the division area 25 Further, in the structure of the present preferred embodiment, the field insulating layer may also be used 52 or the intermediate insulating layer 55 be formed on it, and any other material may be used as long as only the structure is a non-conductor.

Betrieb der Halbleitereinrichtung Operation of the semiconductor device

Als nächstes wird der Betrieb des MOSFETs beschrieben, der die Schottky-Diode aufnimmt, gemäß der vorliegenden bevorzugten Ausführungsform. Als ein Beispiel für ein Halbleitermaterial wird Siliciumcarbid verwendet. In diesem Fall ist das Diffusionspotential des pn-Übergangs im Wesentlichen 2 V.Next, the operation of the MOSFET incorporating the Schottky diode according to the present preferred embodiment will be described. As an example of a semiconductor material, silicon carbide is used. In this case, the diffusion potential of the pn junction is substantially 2V.

RückflussbetriebReflux operation

Zunächst wird der Rückflussbetrieb beschrieben. Im Rückflussbetrieb wird die Drain-Spannung bezogen auf die Source-Spannung niedriger, und es wird eine Spannung von einigen Volt erzeugt.First, the reflux operation will be described. In the reflux mode, the drain voltage becomes lower relative to the source voltage, and a voltage of a few volts is generated.

Unter dem Wannenbereich 32 und dem Wannenbereich 33, in welchem keine Schottky-Diode vorhanden ist, liegt in dem pn-Übergangs im Wannenbereich 32, in welchem das Wannen-Kontaktloch 91 ausgebildet ist, der Großteil der Spannung zwischen Source und Drain am pn-Übergang an. Aus diesem Grund wird der Durchlassstrom in der pn-Diode geführt.Under the tub area 32 and the tub area 33 , in which no Schottky diode is present, lies in the pn junction in the well region 32 in which the well contact hole 91 is formed, the majority of the voltage between the source and drain at the pn junction. For this reason, the forward current is conducted in the pn diode.

Im pn-Übergang im Wannenbereich 33 gilt wiederum Folgendes: Da der Teilungsbereich 25 in den Strompfad zwischen Source und Drain eingefügt ist, liegt der Großteil der Spannung zwischen Source und Drain am Teilungsbereich 25 an, und dadurch ist es möglich, die an den pn-Übergang anzulegende Spannung zu verringern. Wenn die an den pn-Übergang anzulegende Spannung so gewählt wird, dass sie niedriger als 2 V ist, was dem Diffusionspotential des pn-Übergangs entspricht, ist es möglich, zu unterbinden, dass ein Durchlassstrom in der pn-Diode geführt wird.In the pn junction in the tub area 33 Again, the following applies: Since the division 25 is inserted into the current path between source and drain, the majority of the voltage between the source and drain is at the dividing area 25 and thereby it is possible to reduce the voltage to be applied to the pn junction. When the voltage to be applied to the pn junction is set to be lower than 2 V, which corresponds to the diffusion potential of the pn junction, it is possible to suppress that a forward current is conducted in the pn diode.

Genauer gesagt: Falls der Teilungsbereich 25 die Spannung von einigen Volt trennen kann, die äquivalent zu der Spannung ist, die erhalten wird, wenn das Diffusionspotential des pn-Übergangs von der zwischen Source und Drain erzeugten Spannung subtrahiert wird, kann die oben beschriebene Wirkung erzielt werden. Für den Fall, dass die zwischen Source und Drain erzeugte Spannung 5 V beträgt, gilt beispielsweise Folgendes: Wenn die Durchgriffsspannung des Teilungsbereichs 25 so gewählt wird, dass sie nicht niedriger ist als 3 V, ist es möglich, die am pn-Übergang anliegende Spannung nicht höher als 2 V zu machen, und zwar an einer Position, die weiter vom Teilungsbereich 25 entfernt ist, und eine Energiebeaufschlagung der pn-Diode in Durchlassrichtung in diesem Bereich zu verhindern.More precisely: If the division 25 can separate the voltage of a few volts, which is equivalent to the voltage obtained when the diffusion potential of the pn junction is subtracted from the voltage generated between source and drain, the above-described effect can be obtained. In the case that the voltage generated between the source and the drain is 5 V, for example, the following holds: If the punch-through voltage of the division region 25 is set to be not lower than 3 V, it is possible to make the voltage applied to the pn junction not higher than 2 V at a position farther from the dividing area 25 is removed, and to prevent an energization of the pn diode in the forward direction in this area.

Auch ist es ferner in dem Fall, in welchem die Durchgriffsspannung des Teilungsbereichs 25 niedriger als 3 V ist, möglich, die am pn-Übergang anliegende Spannung zu verringern und die Wirkung zu erzielen, dass der Durchlassstrom in der pn-Diode verringert wird und bis zu einem gewissen Grad die Wahrscheinlichkeit verringert wird, dass ein Durchbruch auftritt.Also, it is also in the case where the punch-through voltage of the division region 25 is lower than 3V, it is possible to reduce the voltage applied to the pn junction and to obtain the effect of reducing the on-state current in the pn diode and, to a certain extent, reducing the likelihood that breakdown will occur.

Wie oben beschrieben, müssen die Gate-Elektrode 60, das Gate-Pad 81 und der Gate-Draht 82 in einem ebenen Bereich enthalten sein, der den Wannenbereich 31, den Wannenbereich 32, den Wannenbereich 33, den Trennungsbereich 21 und den Teilungsbereich 25 in der Draufsicht einschließt.As described above, the gate electrode 60 , the gate pad 81 and the gate wire 82 be contained in a flat area, the tub area 31 , the tub area 32 , the tub area 33 , the separation area 21 and the division area 25 in the plan view.

Genauer gesagt: Außerhalb des aktiven Bereichs - mit Ausnahme des Teilungsbereichs 25, der eine kleine Fläche aufweist - müssen die Gate-Elektrode 60, das Gate-Pad 81 und der Gate-Draht 82 in zumindest einem von Wannenbereich 32 und Wannenbereich 33 enthalten sein.More specifically, out of the active area except the split area 25 that has a small area - need the gate electrode 60 , the gate pad 81 and the gate wire 82 in at least one of the tub area 32 and tub area 33 be included.

Der Bereich, in welchem der Wannenbereich 32 und der Wannenbereich 33 ausgebildet sind, muss das Gate-Pad 81 weit genug enthalten, dass ein Draht-Bondbereich, ein Bereich zum Ausbilden eines Kontakts zwischen Gate-Pad 81 oder Gate-Draht 82 und Gate-Elektrode 60 ausgebildet wird und dergleichen. Dies benötigt eine große Fläche.The area in which the tub area 32 and the tub area 33 are formed, the gate pad must be 81 far enough contain a wire bonding area, an area for forming a contact between gate pad 81 or gate wire 82 and gate electrode 60 is formed and the like. This requires a large area.

Innerhalb dieser Bereiche gilt Folgendes: Um die Fläche zu verringern, in welcher die Energiebeaufschlagung der pn-Diode in Durchlassrichtung auftritt, ist es wünschenswert, dass die Ausbildungs-Position des Teilungsbereichs 25 näher am Wannen-Kontaktloch 91 liegt, und die Fläche des Wannenbereichs 32 sollte so klein wie möglich sein, anstatt dass die Fläche des Wannenbereichs 33 vergrößert wird.Within these ranges, in order to reduce the area in which the pn diode power application occurs in the forward direction, it is desirable that the formation position of the division region 25 closer to the tub contact hole 91 lies, and the area of the tub area 32 should be as small as possible, rather than the area of the tub area 33 is enlarged.

Die Bereiche, in welchen es möglich ist, zu unterbinden, dass die das Diffusionspotential überschreitende Durchlassspannung am pn-Übergang anliegt, vergrößern sich dadurch, und es ist möglich, die Energiebeaufschlagung der pn-Diode in Durchlassrichtung in den meisten Bereichen zu verhindern. Daher kann eine Halbleitereinrichtung erhalten werden, deren Zuverlässigkeit signifikant erhöht ist. Gemäß der obigen Beschreibung ist es wünschenswert, dass die Fläche des Wannenbereichs 32 kleiner ist als diejenige des Wannenbereichs 33.The regions in which it is possible to prevent the forward voltage exceeding the diffusion potential from being applied to the pn junction thereby increase, and it is possible to prevent the forward biasing of the pn diode in most regions. Therefore, a semiconductor device whose reliability is significantly increased can be obtained. According to the above description, it is desirable that the area of the trough area 32 smaller than that of the tub area 33 ,

Ausschalt-VorgangOFF operation

Als nächstes wird ein Schaltzustand beschrieben, wobei ein Ausschaltvorgang als Beispiel verwendet wird. Wie oben beschrieben, steigt während des Ausschaltens das Potential der Drain-Elektrode 85 abrupt an. Dann treten Löcher innerhalb des Wannenbereichs 32 und des Wannenbereichs 33 auf.Next, a switching state using a turn-off operation as an example will be described. As described above, during turn-off, the potential of the drain increases 85 abruptly. Then, holes occur inside the tub area 32 and the tub area 33 on.

Dann bewegen sich die obigen Löcher von einer pn-Übergangs-Fläche, die zwischen dem Wannenbereich 32 und dem Wannenbereich 33 ausgebildet ist, und der Driftschicht 20 in Richtung der Source-Elektrode 80, und der Verschiebungsstrom wird dadurch in Richtung der Chipebene geführt.Then, the above holes move from a pn junction area, which is between the well region 32 and the tub area 33 is formed, and the drift layer 20 towards the source electrode 80 , and the displacement current is thereby guided in the direction of the chip level.

Zu dieser Zeit geht der Verschiebungsstrom, der vom Wannenbereich 33 erzeugt wird, durch den Teilungsbereich 25. Verglichen mit dem Fall, in welchem der Teilungsbereich 25 nicht vorhanden ist, nimmt die erzeugte Spannung des Wannenbereichs 33 um eine Spannung zu, die der Durchgriffsspannung des Teilungsbereichs 25 entspricht.At this time, the displacement current goes from the tub area 33 is generated by the division area 25 , Compared with the case where the division area 25 is absent, takes the generated voltage of the tub area 33 by a voltage equal to the punch-through voltage of the division region 25 equivalent.

Daher ist es notwendig, die Durchgriffsspannung des Teilungsbereichs 25, die aus Gleichung (2) erhalten worden ist, so zu wählen, dass sie niedriger ist als die dielektrische Durchbruchspannung der Gate-Isolierschicht 50 zwischen dem Wannenbereich 33 und dem Gate-Pad 81, die als Gate-Potential dient, und zwar zwischen dem Wannenbereich 33 und dem Gate-Draht 82 oder zwischen dem Wannenbereich 33 und der Gate-Elektrode 60.Therefore, it is necessary to use the punch-through voltage of the division region 25 which has been obtained from equation (2) to be selected to be lower than the dielectric breakdown voltage of the gate insulating film 50 between the tub area 33 and the gate pad 81 , which serves as a gate potential, between the well area 33 and the gate wire 82 or between the tub area 33 and the gate electrode 60 ,

Hierbei wird für die Gate-Isolierschicht 50 des MOSFETs, die Siliciumcarbid verwendet, im Allgemeinen Siliciumoxid mit einer Dicke von ungefähr 50 nm verwendet. In diesem Fall gilt Folgendes: Da das dielektrische Durchbruchsfeld von Siliciumoxid ungefähr 10 MV/cm beträgt, ist die Stehspannung ungefähr 50 V.Here, for the gate insulating layer 50 The MOSFET using silicon carbide generally employs silicon oxide with a thickness of about 50 nm. In this case, since the dielectric breakdown field of silicon oxide is about 10 MV / cm, the withstand voltage is about 50 V.

Genauer gesagt: Für den Fall, dass die Gate-Isolierschicht 50 zwischen dem Wannenbereich 33 und der Gate-Elektrode 60 ausgebildet ist, ist es notwendig, V in Gleichung (2) so vorzugeben, dass es nicht höher ist als 50 V.More precisely: In the event that the gate insulating layer 50 between the tub area 33 and the gate electrode 60 is formed, it is necessary to set V in equation (2) to be not higher than 50 V.

Wenn ferner ein hohes elektrisches Feld, das die Hälfte des dielektrischen Durchbruchsfeldes überschreitet, an eine Isolierschicht angelegt wird, ist es unter Berücksichtigung der Möglichkeit, dass die Zuverlässigkeit abnimmt, ferner wünschenswert, dass V in Gleichung (2) so eingestellt wird, dass es nicht höher ist als die Hälfte der dielektrischen Durchbruchspannung der Gate-Isolierschicht 50, d. h. nicht höher als 25 V.Further, when a high electric field exceeding half the dielectric breakdown field is applied to an insulating layer, considering the possibility that the reliability decreases, it is further desirable that V in Equation (2) be set to be not is higher than half the dielectric breakdown voltage of the gate insulating layer 50 ie not higher than 25 V.

Wenn der Teilungsbereich 25 zwischen dem Wannenbereich 32 und dem Wannenbereich 33 ausgebildet wird und dessen Durchgriffsspannung so konzipiert wird, dass sie höher ist als der Wert, der erhalten wird, wenn das Diffusionspotential des pn-Übergangs von der zwischen Source und Drain während des Rückflussbetriebs erzeugten Spannung subtrahiert wird, und dass sie niedriger ist als die Durchbruchspannung der Gate-Isolierschicht 50, die auf der oberen Fläche des Wannenbereichs 33 ausgebildet ist (am wünschenswertesten, dass sie nicht höher ist als die Hälfte der Durchbruchspannung der Gate-Isolierschicht 50), ist es möglich, den Durchbruch der Gate-Isolierschicht 50 während des Schaltvorgangs zu unterbinden, während die Energiebeaufschlagung der pn-Diode während des Rückflussbetriebs im Wannenbereich 33 unterbunden wird.If the division 25 between the tub area 32 and the tub area 33 is formed and its punch-through voltage is designed to be higher than the value obtained when the diffusion potential of the pn junction is subtracted from the voltage generated between source and drain during the reflux operation, and that it is lower than the breakdown voltage the gate insulating layer 50 lying on the upper surface of the tub area 33 is formed (most desirably that it is not higher than half the breakdown voltage of the gate insulating layer 50 ), it is possible the breakthrough of the gate insulating layer 50 during the switching process, while the energization of the pn diode during the reflux operation in the tub area 33 is prevented.

Verfahren zum Herstellen der HalbleitereinrichtungMethod for producing the semiconductor device

Als nächstes wird ein Verfahren zum Herstellen des MOSFET beschrieben, der die Schottky-Diode aufnimmt, was die Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform ist.Next, a method of manufacturing the MOSFET which houses the Schottky diode, which is the semiconductor device according to the present preferred embodiment, will be described.

Auf der oberen Fläche des Halbleitersubstrats 10 aus Siliciumcarbid vom n-Typ mit niedrigem Widerstand, das einen 4H-Polytyp aufweist, wobei die erste Hauptfläche eine (0001)-Ebene in der Ebenenausrichtung ist, wird die Driftschicht 20 aus Siliciumcarbid mit einer Störstellenkonzentration vom n-Typ von nicht niedriger als 1×1015 cm-3 und nicht höher als 1×1017 cm-3 und einer Dicke von nicht kleiner als 5 µm und nicht größer als 50 µm epitaxial aufgewachsen, und zwar durch ein Verfahren mit chemischer Abscheidung aus der Gasphase (CVD).On the upper surface of the semiconductor substrate 10 of low resistance n-type silicon carbide having a 4H polytype, the first major surface being a ( 0001 ) Plane is in the plane orientation, the drift layer becomes 20 silicon carbide having an n-type impurity concentration of not lower than 1 × 10 15 cm -3 and not higher than 1 × 10 17 cm -3 and a thickness of not smaller than 5 μm and not larger than 50 μm epitaxially grown, and although by a chemical vapor deposition (CVD) process.

Als nächstes wird auf der oberen Fläche der Driftschicht 20 eine Implantationsmaske aus einem Photoresist oder dergleichen ausgebildet, und Al, das eine Störstelle vom p-Typ ist, wird ionenimplantiert. Zu dieser Zeit überschreitet die Tiefe der Ionenimplantation von Al nicht die Dicke der Driftschicht 20, und sie ist beispielsweise nicht kleiner als 0,5 µm und nicht größer als 3 µm. Außerdem ist die Störstellenkonzentration von Al, das ionenimplantiert wird, beispielsweise im Bereich von nicht niedriger als 1×1017 cm-3 und nicht höher als 1×1019 cm-3, was höher ist als die erste Störstellenkonzentration der Driftschicht 20.Next, on the top surface of the drift layer 20 an implantation mask is formed of a photoresist or the like, and Al, which is a p-type impurity, is ion-implanted. At this time, the depth of ion implantation of Al does not exceed the thickness of the drift layer 20 and, for example, it is not smaller than 0.5 μm and not larger than 3 μm. In addition, the impurity concentration of Al that is ion-implanted is, for example, in the range of not lower than 1 × 10 17 cm -3 and not higher than 1 × 10 19 cm -3 , which is higher than the first impurity concentration of the drift layer 20 ,

Danach wird die Implantationsmaske entfernt. Der Bereich, in welchen hinein in diesem Prozessschritt Al ionenimplantiert wird, wird der Wannenbereich 31.Thereafter, the implantation mask is removed. The area into which Al is implanted in this process step becomes the well area 31 ,

Anschließend werden der Bereich, der der Wannenbereich 32 wird, und der Bereich, der der Wannenbereich 33 wird, mittels des gleichen Verfahrens ausgebildet, das beim Ausbilden des Wannenbereichs 31 verwendet wird. Dieser Prozessschritt kann ein Prozessschritt sein, der zeitgleich mit dem Prozessschritt zum Ausbilden des Wannenbereichs 31 durchgeführt wird. In diesem Fall kann die Anzahl von Prozessschritten verringert werden.Subsequently, the area of the tub area 32 is, and the area that the tub area 33 is formed by the same method as when forming the well region 31 is used. This process step may be a process step that coincides with the process step for forming the well region 31 is carried out. In this case, the number of process steps can be reduced.

Der Teilungsbereich 25 ist als ein verbleibender Bereich ausgebildet, in welchem der Wannenbereich 32 und der Wannenbereich 33 nicht ausgebildet sind. Die Störstellenkonzentration vom ersten Leitfähigkeitstyp des Teilungsbereichs 25 ist äquivalent zur Störstellenkonzentration der Driftschicht 20.The division 25 is formed as a remaining area in which the well area 32 and the tub area 33 are not trained. The impurity concentration of the first conductivity type of the division region 25 is equivalent to the impurity concentration of the drift layer 20 ,

Wenn zusätzlich eine Störstellen-Implantation vom n-Typ in den Teilungsbereich 25 hinein durchgeführt wird, kann die Störstellenkonzentration des Teilungsbereichs 25 auf eine gewünschte eingestellt werden, die von derjenigen der Driftschicht 20 verschieden ist. Wenn die Störstellenkonzentration vom n-Typ erhöht wird, kann die Breite des Teilungsbereichs 25 verringert werden, die zum Realisieren der gleichen Durchgriffsspannung notwendig ist, und es wird eine Verringerung der Chipgröße und eine Verbesserung der Durchbruchspannung erwartet. If in addition an n-type impurity implantation in the division area 25 is carried out, the impurity concentration of the division region 25 be set to a desired, that of the drift layer 20 is different. When the n-type impurity concentration is increased, the width of the division region may be increased 25 can be reduced, which is necessary to realize the same punch-through voltage, and a reduction in the chip size and an improvement of the breakdown voltage is expected.

Als nächstes wird auf der oberen Fläche der Driftschicht 20 die Implantationsmaske aus dem Photoresist oder dergleichen ausgebildet. Dann wird die Ionenimplantation von Al, das eine Störstelle vom p-Typ ist, von einem Ort oberhalb der Implantationsmaske durchgeführt.Next, on the top surface of the drift layer 20 the implantation mask is formed of the photoresist or the like. Then, the ion implantation of Al, which is a p-type impurity, is performed from a location above the implantation mask.

Zu dieser Zeit überschreitet die Tiefe der Ionenimplantation von Al nicht die Dicke der Driftschicht 20, und sie ist beispielsweise nicht kleiner als 0,5 µm und nicht größer als 3 µm. Außerdem ist die Störstellenkonzentration von Al, das ionenimplantiert wird, beispielsweise im Bereich von nicht niedriger als 1×1016 cm-3 und nicht höher als 1×1018 cm-3, was höher ist als die erste Störstellenkonzentration der Driftschicht 20 und niedriger als die Al-Konzentration des Wannenbereichs 31.At this time, the depth of ion implantation of Al does not exceed the thickness of the drift layer 20 and, for example, it is not smaller than 0.5 μm and not larger than 3 μm. In addition, the impurity concentration of Al that is ion-implanted is, for example, in the range of not lower than 1 × 10 16 cm -3 and not higher than 1 × 10 18 cm -3 , which is higher than the first impurity concentration of the drift layer 20 and lower than the Al concentration of the well area 31 ,

Danach wird die Implantationsmaske entfernt. Der Bereich, in welchen hinein in diesem Prozessschritt Al ionenimplantiert wird, wird der JTE-Bereich 37.Thereafter, the implantation mask is removed. The area into which Al is implanted in this process step becomes the JTE area 37 ,

Als nächtes wird auf der oberen Fläche der Driftschicht 20 die Implantationsmaske aus dem Photoresist oder dergleichen ausgebildet, und N (Stickstoff), das eine Störstelle vom n-Typ ist, wird ionenimplantiert. Die Tiefe der Ionenimplantation von N ist flacher als die Dicke des Wannenbereichs 31. Außerdem ist die Störstellenkonzentration von N, das ionenimplantiert wird, beispielsweise im Bereich von nicht niedriger als 1×1018 cm-3 und nicht höher als 1×1021 cm-3, was höher ist als die zweite Störstellenkonzentration vom p-Typ des Wannenbereichs 31. In dem Bereich, in welchen hinein in diesem Prozessschritt N implantiert wird, wird ein Bereich vom n-Typ der Source-Bereich 40.Next is on the upper surface of the drift layer 20 the implantation mask is formed of the photoresist or the like, and N (nitrogen), which is an n-type impurity, is ion-implanted. The depth of ion implantation of N is shallower than the thickness of the well region 31 , In addition, the impurity concentration of N that is ion implanted is, for example, in the range of not lower than 1 × 10 18 cm -3 and not higher than 1 × 10 21 cm -3 , which is higher than the second p-type impurity concentration of the well region 31 , In the region in which N is implanted in this process step, an n-type region becomes the source region 40 ,

Als nächstes wird auf der oberen Fläche der Driftschicht 20 die Implantationsmaske aus dem Photoresist oder dergleichen ausgebildet, und Al, das eine Störstelle vom p-Typ ist, wird ionenimplantiert. Dann wird die Implantationsmaske entfernt. Der Bereich, in welchen hinein in diesem Prozessschritt Al ionenimplantiert wird, wird der Wannen-Injektionsbereich 35 mit hoher Konzentration.Next, on the top surface of the drift layer 20 the implantation mask is formed of the photoresist or the like, and Al, which is a p-type impurity, is ion-implanted. Then the implant mask is removed. The area into which Al is implanted in this process step becomes the well injection area 35 with high concentration.

Der Wannen-Injektionsbereich 35 mit hoher Konzentration ist ein Bereich, der ausgebildet wird, um einen ausgezeichneten elektrischen Kontakt zwischen dem Wannenbereich 31 und der ersten ohmschen Elektrode 71 zu erzielen, und es ist wünschenswert, dass die Störstellenkonzentration vom p-Typ des Wannen-Injektionsbereichs 35 mit hoher Konzentration höher vorgegeben ist als die zweite Störstellenkonzentration vom p-Typ des Wannenbereichs 31.The tub injection area 35 High concentration is an area that is formed to provide excellent electrical contact between the well area 31 and the first ohmic electrode 71 and it is desirable that the p-type impurity concentration of the well injection region 35 is set higher than the second impurity concentration of the p-type of the well region with high concentration 31 ,

Wenn die Störstelle vom p-Typ in diesem Prozessschritt ionenimplantiert wird, gilt Folgendes: Zu dem Zweck, den Widerstand des Wannen-Injektionsbereichs 35 mit hoher Konzentration zu verringern, ist es wünschenswert, dass die Ionenimplantation nach dem Erwärmen des Halbleitersubstrats 10 oder der Driftschicht 20 auf 150 °C oder höher durchgeführt wird.When the p-type impurity is ion-implanted in this process step, the following applies: For the purpose, the resistance of the well injection area 35 With high concentration, it is desirable that the ion implantation after heating the semiconductor substrate 10 or the drift layer 20 to 150 ° C or higher.

Wenn der gleiche Prozessschritt wie bei der Ausbildung des Wannen-Injektionsbereichs 35 mit hoher Konzentration wiederholt wird, wird anschließend der Wannen-Injektionsbereich 36 mit hoher Konzentration ausgebildet.If the same process step as in the formation of the well injection area 35 is repeated at high concentration, then the well injection area 36 formed with high concentration.

Wenn der Wannen-Injektionsbereich 35 mit hoher Konzentration und der Wannen-Injektionsbereich 36 mit hoher Konzentration gleichzeitig ausgebildet werden, kann hierbei die Anzahl von Prozessschritten für die Ausbildung verringert werden. Wenn die Anzahl von Prozessschritten für die Ausbildung verringert wird, können die Prozesskosten niedriger werden, und die Chipkosten können verringert werden.If the tub injection area 35 with high concentration and the tub injection area 36 can be formed simultaneously with high concentration, in this case, the number of process steps for the training can be reduced. As the number of process steps for the training is reduced, the process cost may become lower and the chip cost may be reduced.

Als nächstes wird in einer Inertgasatmosphäre aus Argongas (Ar) oder dergleichen ein Tempern durchgeführt, wenn eine Wärmebehandlungsvorrichtung verwendet wird, beispielsweise bei einer Temperatur von nicht niedriger als 1300 °C und nicht höher als 1900 °C und für nicht kürzer als 30 Sekunden und nicht länger als eine Stunde. Durch dieses Tempern werden das ionenimplantierte N und Al elektrisch aktiviert.Next, annealing is performed in an inert gas atmosphere of argon gas (Ar) or the like when a heat treatment apparatus is used, for example, at a temperature of not lower than 1300 ° C and not higher than 1900 ° C and not shorter than 30 seconds and not more than an hour. This annealing electrically activates the ion-implanted N and Al.

Wenn das CVD-Verfahren, die Photolitographie-Technik oder dergleichen verwendet werden, wird anschließend die Feld-Isolierschicht 52 aus einer Siliciumoxid-Schicht mit einer Schichtdicke von beispielsweise nicht kleiner als 0,5 µm und nicht größer als 2 µm in einem Bereich ausgebildet, der von der Position verschieden ist, die nahezu dem oben beschriebenen aktiven Bereich entspricht.When the CVD method, the photolithography technique or the like is used, the field insulating layer subsequently becomes 52 formed of a silicon oxide film having a film thickness of, for example, not smaller than 0.5 μm and not greater than 2 μm in a range different from the position nearly equal to the above-described active region.

Zu dieser Zeit gilt beispielsweise Folgendes: Nachdem die Feld-Isolierschicht 52 auf der gesamten Fläche ausgebildet worden ist, sollte die Feld-Isolierschicht 52 an der Position, die nahezu einem Zellenbereich entspricht, durch die Photolitographie-Technik, durch Ätzen oder dergleichen entfernt werden.At this time, for example, the following applies: After the field insulating layer 52 has been formed on the entire surface, the field insulating layer should be 52 at the position, which is almost one Cell area, are removed by the photolithography technique, by etching or the like.

Anschließend wird die obere Fläche des Siliciumcarbids, die nicht mit der Feld-Isolierschicht 52 bedeckt ist, thermisch oxidiert, und das Siliciumoxid, das die Gate-Isolierschicht 50 ist und eine gewünschte Dicke aufweist, wird dadurch ausgebildet.Subsequently, the upper surface of the silicon carbide, which is not covered with the field insulating layer 52 is covered, thermally oxidized, and the silicon oxide, which is the gate insulating layer 50 is and has a desired thickness is formed thereby.

Als nächstes wird auf der oberen Fläche der Gate-Isolierschicht 50 eine leitfähige polykristalline Siliciumschicht mittels eines Niederdruck-CVD-Verfahrens ausgebildet. Wenn die polykristalline Siliciumschicht mit einem Muster versehen wird, wird dann die Gate-Elektrode 60 ausgebildet.Next, on the upper surface of the gate insulating layer 50 a conductive polycrystalline silicon layer formed by a low-pressure CVD method. If the polycrystalline silicon layer is patterned, then the gate electrode becomes 60 educated.

Anschließend wird die Zwischen-Isolierschicht 55 mittels eines Niederdruck-CVD-Verfahrens ausgebildet. Dann wird ein Kontaktloch ausgebildet, das die Zwischen-Isolierschicht 55 und die Gate-Isolierschicht 50 durchdringt und den Wannen-Injektionsbereich 35 mit hoher Konzentration und den Source-Bereich 40 in der Elementarzelle erreicht, und das Wannen-Kontaktloch 91 wird zeitgleich ausgebildet.Subsequently, the intermediate insulating layer 55 formed by a low-pressure CVD method. Then, a contact hole is formed, which is the intermediate insulating layer 55 and the gate insulating layer 50 penetrates and the tub injection area 35 with high concentration and the source area 40 achieved in the unit cell, and the well contact hole 91 is being developed at the same time.

Nachdem eine Metallschicht, die hauptsächlich aus Nickel (Ni) gebildet ist, durch das Sputter-Verfahren oder dergleichen ausgebildet worden ist, wird eine Wärmebehandlung durchgeführt, beispielsweise bei einer Temperatur von nicht niedriger als 600 °C und nicht höher als 1100 °C. Wenn dann die Metallschicht, die hauptsächlich aus Ni gebildet ist, mit einer Siliciumcarbid-Schicht innerhalb des Kontaktlochs reagiert, wird Silicid zwischen der Siliciumcarbid-Schicht und der Metallschicht gebildet.After a metal layer mainly composed of nickel (Ni) is formed by the sputtering method or the like, a heat treatment is performed, for example, at a temperature of not lower than 600 ° C and not higher than 1100 ° C. Then, when the metal layer mainly composed of Ni reacts with a silicon carbide layer inside the contact hole, silicide is formed between the silicon carbide layer and the metal layer.

Anschließend wird die Metallschicht, die auf der Zwischen-Isolierschicht 55 verbleibt und von dem durch die oben beschriebene Reaktion gebildeten Silicid verschieden ist, durch Nassätzen entfernt. Dadurch wird die erste ohmsche Elektrode 71 ausgebildet.Subsequently, the metal layer is deposited on the intermediate insulating layer 55 remains and is different from the silicide formed by the above-described reaction, removed by wet etching. This will be the first ohmic electrode 71 educated.

Wenn ein Metall, das hauptsächlich aus Ni gebildet ist, auf der Rückfläche (der zweiten Hauptfläche) des Halbleitersubstrats 10 ausgebildet wird und weiter eine Wärmebehandlung durchgeführt wird, wird anschließend die hintere ohmsche Elektrode 73 auf der Rückseite des Halbleitersubstrats 10 gebildet.When a metal mainly composed of Ni is formed on the back surface (the second main surface) of the semiconductor substrate 10 is formed and further heat treatment is performed, then the rear ohmic electrode 73 on the back of the semiconductor substrate 10 educated.

Wenn unter Verwendung des Photoresists oder dergleichen ein Mit-Muster-Versehen erfolgt, werden anschließend folgende Schichten entfernt: Die Zwischen-Isolierschicht 55 auf der oberen Fläche des Trennungsbereichs 22, die Zwischen-Isolierschicht 55, die an der Position ausgebildet ist, die die Gate-Isolierschicht 50 einnimmt, und die Zwischen-Isolierschicht 55, die an der Position ausgebildet ist, die das Gate-Kontaktloch 95 einnimmt. Als Verfahren zum Entfernen wird bevorzugt ein Nassätzvorgang verwendet, der die obere Fläche des Siliciumcarbids nicht beschädigt, das die Grenzfläche der Schottky-Diode werden soll.When co-patterning occurs using the photoresist or the like, the following layers are subsequently removed: the interlayer insulating layer 55 on the upper surface of the separation area 22 , the intermediate insulating layer 55 formed at the position that the gate insulating layer 50 occupies, and the intermediate insulating layer 55 formed at the position that the gate contact hole 95 occupies. As a method of removing, a wet etching process is preferably used which does not damage the upper surface of the silicon carbide which is to become the interface of the Schottky diode.

Anschließend wird durch ein Sputter-Verfahren oder dergleichen die erste Schottky-Elektrode 75 abgeschieden. Als die erste Schottky-Elektrode 75 ist es bevorzugt, beispielsweise Titan (Ti), Molybdän (Mo), Ni oder dergleichen abzuscheiden.Subsequently, the first Schottky electrode is formed by a sputtering method or the like 75 deposited. As the first Schottky electrode 75 For example, it is preferable to deposit, for example, titanium (Ti), molybdenum (Mo), Ni or the like.

Danach wird auf der oberen Fläche des Halbleitersubstrats 10, die diesen Behandlungen unterzogen worden ist, mittels eines Sputter-Verfahrens oder eines Dampfabscheidungs-Verfahrens ein Verdrahtungsmetall aus Al oder dergleichen ausgebildet. Durch Verarbeiten des Verdrahtungsmetalls in eine vorbestimmte Form mit der Photolitographie-Technik werden dann die Source-Elektrode 80 in Kontakt mit der ersten ohmschen Elektrode 71 und der ersten Schottky-Elektrode 75 sowie der Gate-Draht 82 in Kontakt mit der Gate-Elektrode 60 ausgebildet.Thereafter, on the upper surface of the semiconductor substrate 10 , which has undergone these treatments, formed a wiring metal of Al or the like by a sputtering method or a vapor deposition method. By processing the wiring metal into a predetermined shape with the photolithography technique, the source electrode becomes 80 in contact with the first ohmic electrode 71 and the first Schottky electrode 75 as well as the gate wire 82 in contact with the gate electrode 60 educated.

Außerdem wird auf der unteren Fläche der hinteren ohmschen Elektrode 73, die auf der Rückfläche des Halbleitersubstrats 10 ausgebildet ist, die Drain-Elektrode 85 ausgebildet, die eine Metallschicht ist.Also, on the lower surface of the rear ohmic electrode 73 placed on the back surface of the semiconductor substrate 10 is formed, the drain electrode 85 formed, which is a metal layer.

Zweite bevorzugte AusführungsformSecond preferred embodiment

Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in der oben beschriebenen bevorzugten Ausführungsform beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.A semiconductor device according to the present preferred embodiment will be described. In the following description, components identical to those described in the above-described preferred embodiment are given the same reference numerals and their detailed description is omitted as appropriate.

Struktur der HalbleitereinrichtungStructure of the semiconductor device

3 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 3 FIG. 12 is a cross section schematically showing a structure for realizing a semiconductor device according to the present preferred embodiment. FIG.

Obwohl der aktive Bereich mit dem Wannenbereich 31 klar vom Wannenbereich 32 in der ersten Ausführungsform unterschieden wird, kann es einen Fall geben, in welchem kein Wannenbereich 32 vorhanden ist und der Teilungsbereich 25 zwischen dem Wannenbereich 31 auf der äußersten Seite (Seite des Anschlussbereichs) ausgebildet wird, und zwar unter dem Wannenbereich 31 und dem Wannenbereich 33, wie beispielhaft in 3 dargestellt.Although the active area with the tub area 31 clear from the tub area 32 In the first embodiment, there may be a case in which no well area 32 exists and the division area 25 between the tub area 31 is formed on the outermost side (side of the terminal portion) under the well region 31 and the tub area 33 as exemplified in 3 shown.

In diesem Fall führt der Teilungsbereich 25, der zwischen dem Wannenbereich 31 und dem Wannenbereich 33 ausgebildet ist, die gleiche Funktion wie diejenige des Teilungsbereichs 25 aus, der zwischen dem Wannenbereich 31 und dem Wannenbereich 32 ausgebildet ist. Genauer gesagt: In dem Zustand, in welchem es keinen Wannenbereich 32 gibt, kann die Beschreibung der ersten bevorzugten Ausführungsform verstanden werden, wenn der Wannenbereich 31 auf der äußersten Seite als die zweite Wanne betrachtet wird.In this case, the division area leads 25 that between the tub area 31 and the tub area 33 is formed, the same function like that of the division 25 out, between the tub area 31 and the tub area 32 is trained. More specifically, in the state where there is no well area 32 2, the description of the first preferred embodiment can be understood when the well area 31 on the outermost side is considered the second tub.

Dritte bevorzugte AusführungsformThird preferred embodiment

Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.A semiconductor device according to the present preferred embodiment will be described. In the following description, components identical to those described in the above-described preferred embodiments are given the same reference numerals, and their detailed description is omitted as appropriate.

Struktur der HalbleitereinrichtungStructure of the semiconductor device

4 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 5 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 4 FIG. 12 is a cross section schematically showing a structure for realizing a semiconductor device according to the present preferred embodiment. FIG. 5 FIG. 10 is a plan view schematically showing a structure for realizing the semiconductor device according to the present preferred embodiment. FIG.

Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 4 und 5 dargestellt, ist ein Teilungsbereich 25B um einen Wannenbereich 32B herum derart ausgebildet, dass er den Wannenbereich 32B, die zweite ohmsche Elektrode 72 und das Wannen-Kontaktloch 91 in der Draufsicht umgibt.In the semiconductor device of the present preferred embodiment, as follows 4 and 5 is a division 25B around a tub area 32B around so formed that he the tub area 32B , the second ohmic electrode 72 and the tub contact hole 91 surrounds in plan view.

Mit einer solchen Struktur gilt Folgendes: Da die Fläche des Wannenbereichs 32B verringert werden kann, in welcher eine Energiebeaufschlagung der pn-Diode auftreten kann, ist es möglich, die Halbleitereinrichtung mit hoher Zuverlässigkeit zu erhalten.With such a structure, the following applies: Since the area of the tub area 32B can be reduced, in which an energization of the pn diode may occur, it is possible to obtain the semiconductor device with high reliability.

Das Verfahren zum Herstellen der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform ist nahezu das gleiche wie dasjenige in dem Fall, der beispielhaft in der ersten bevorzugten Ausführungsform dargestellt ist, und es ist nur nötig, das Masken-Muster zum Ausbilden des Wannenbereichs 32B und des Wannenbereichs 33B zu verändern.The method for manufacturing the semiconductor device of the present preferred embodiment is almost the same as that in the case exemplified in the first preferred embodiment, and it is only necessary to use the mask pattern for forming the well region 32B and the tub area 33B to change.

Vierte bevorzugte AusführungsformFourth preferred embodiment

Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.A semiconductor device according to the present preferred embodiment will be described. In the following description, components identical to those described in the above-described preferred embodiments are given the same reference numerals, and their detailed description is omitted as appropriate.

Struktur der HalbleitereinrichtungStructure of the semiconductor device

6 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 6 FIG. 12 is a cross section schematically showing a structure for realizing a semiconductor device according to the present preferred embodiment. FIG.

Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 6 dargestellt, ist ein Schottky-Dioden-Bereich innerhalb des Bereichs ausgebildet, in welchem das Wannen-Kontaktloch 91 ausgebildet ist.In the semiconductor device of the present preferred embodiment, as follows 6 1, a Schottky diode region is formed within the region in which the well contact hole 91 is trained.

Genauer gesagt: Ein Trennungsbereich 23 vom n-Typ wird ausgebildet, der erhalten wird, wenn ein Wannenbereich 32C teilweise spanend bearbeitet wird. Der Trennungsbereich 23 wird hindurchgehend von einer Oberflächenschicht des Wannenbereichs 32C in der Tiefenrichtung ausgebildet. Auf einer oberen Fläche des Trennungsbereichs 23 wird eine zweite Schottky-Elektrode 76 ausgebildet.More precisely: a separation area 23 The n-type is formed, which is obtained when a well area 32C partially machined. The separation area 23 passes through a surface layer of the well region 32C formed in the depth direction. On an upper surface of the separation area 23 becomes a second Schottky electrode 76 educated.

In einem Ebenenbereich, in welchem der Trennungsbereich 23 ausgebildet ist, werden die zweite ohmsche Elektrode 72 und ein Wannen-Injektionsbereich 36C mit hoher Konzentration ebenfalls spanend bearbeitet.In a plane area in which the separation area 23 is formed, the second ohmic electrode 72 and a well injection area 36C machined with high concentration also.

Mit einer solchen Struktur kann der Schottky-Diodenstrom auch unterhalb des Wannenbereichs 32C geführt werden. Im Ergebnis tritt ein Spannungsabfall in der Driftschicht 20 unterhalb des Wannenbereichs 32C oder dem Halbleitersubstrat 10 auf, und die Durchlassspannung, die an den pn-Übergang angelegt werden soll, der zwischen dem Wannenbereich 32C und der Driftschicht 20 ausgebildet ist, wird durch die abgefallene Spannung verringert. Im Ergebnis wird die Energiebeaufschlagung der pn-Diode im Wannenbereich 32C unterbunden, und es ist möglich, eine Halbleitereinrichtung mit höherer Zuverlässigkeit zu erhalten.With such a structure, the Schottky diode current can also be below the well region 32C be guided. As a result, a voltage drop occurs in the drift layer 20 below the tub area 32C or the semiconductor substrate 10 and the forward voltage to be applied to the pn junction, that between the well region 32C and the drift layer 20 is formed is reduced by the dropped voltage. As a result, the energization of the pn diode in the well area 32C prevented, and it is possible to obtain a semiconductor device with higher reliability.

Das Verfahren zum Herstellen der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform ist nahezu das gleiche wie dasjenige in dem Fall, der beispielhaft in der ersten bevorzugten Ausführungsform dargestellt ist, und es ist nur nötig, das Masken-Muster zum Ausbilden des Wannenbereichs 32C, des Wannenbereichs 33 und des Wannen-Injektionsbereichs 36C mit hoher Konzentration zu verändern und dann die zweite Schottky-Elektrode 76 durch das gleiche Verfahren wie dasjenige zum Ausbilden der ersten Schottky-Elektrode 75 auszubilden.The method for manufacturing the semiconductor device of the present preferred embodiment is almost the same as that in the case exemplified in the first preferred embodiment, and it is only necessary to use the mask pattern for forming the well region 32C , of the tub area 33 and the well injection area 36C with high concentration and then the second Schottky electrode 76 by the same method as that for forming the first Schottky electrode 75 train.

Fünfte bevorzugte Ausführungsform Fifth Preferred Embodiment

Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.A semiconductor device according to the present preferred embodiment will be described. In the following description, components identical to those described in the above-described preferred embodiments are given the same reference numerals, and their detailed description is omitted as appropriate.

Struktur der HalbleitereinrichtungStructure of the semiconductor device

7 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 7 FIG. 12 is a cross section schematically showing a structure for realizing a semiconductor device according to the present preferred embodiment. FIG.

Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 7 dargestellt, ist eine Feld-Isolierschicht 52D im gesamten Bereich ausgebildet, in welchem der Wannenbereich 33 und die Gate-Elektrode 60 einander in der Draufsicht überlappen. Insbesondere ist in 7 die Feld-Isolierschicht 52D so ausgebildet, dass sie die gesamte obere Fläche des Wannenbereichs 33 bedeckt.In the semiconductor device of the present preferred embodiment, as follows 7 is a field insulating layer 52D formed in the entire area in which the tub area 33 and the gate electrode 60 overlap each other in plan view. In particular, in 7 the field insulating layer 52D designed to cover the entire top surface of the tub area 33 covered.

Genauer gesagt: Keine Gate-Isolierschicht 50D ist im gesamten Bereich ausgebildet, in welchem der Wannenbereich 33 und die Gate-Elektrode 60 einander in der Draufsicht überlappen. Mit anderen Worten: Es kann ausgedrückt werden, dass eine Grenze zwischen der Gate-Isolierschicht 50D und der Feld-Isolierschicht 52D auf einer oberen Fläche eines Wannenbereichs 32D angeordnet ist.More precisely: no gate insulation layer 50D is formed throughout the area in which the tub area 33 and the gate electrode 60 overlap each other in plan view. In other words, it can be expressed that a boundary between the gate insulating layer 50D and the field insulating layer 52D on an upper surface of a tub area 32D is arranged.

Mit einer solchen Struktur ist es möglich, den Durchbruch infolge des Verschiebungsstroms während eines Schaltvorgangs zu unterbinden.With such a structure, it is possible to suppress the breakdown due to the displacement current during a switching operation.

Bei der in der ersten bevorzugten Ausführungsform beispielhaft dargestellten Struktur gilt beispielsweise Folgendes: Wenn eine Spannung höher als die dielektrische Durchbruchspannung der Gate-Isolierschicht 50 im Wannenbereich 33 auftritt, wird die Gate-Isolierschicht 50 beschädigt, und dadurch tritt ein Elementversagen auf.For example, in the structure exemplified in the first preferred embodiment, when: a voltage higher than the dielectric breakdown voltage of the gate insulating film 50 in the tub area 33 occurs, the gate insulating layer 50 damaged, causing element failure.

Andererseits gilt bei der beispielhaft in der vorliegenden bevorzugten Ausführungsform dargestellten Struktur Folgendes: Keine Gate-Isolierschicht wird auf der oberen Fläche des Wannenbereichs 33 ausgebildet, und stattdessen wird die Feld-Isolierschicht 52D mit einer überwältigend hohen dielektrischen Durchbruchspannung ausgebildet.On the other hand, in the structure exemplified in the present preferred embodiment, the following applies: No gate insulating layer becomes on the upper surface of the well region 33 trained, and instead becomes the field insulating layer 52D formed with an overwhelmingly high dielectric breakdown voltage.

Aus diesem Grund steigen die Spannungsschwankungen im Wannenbereich 32D signifikant an, was zur Zerstörung des Elements führt. Unter einen anderen Gesichtspunkt gilt Folgendes: Da die Durchgriffsspannung des Teilungsbereichs 25 so konzipiert werden kann, dass sie noch höher ist, wird es möglich, die Energiebeaufschlagung der pn-Diode in Durchlassrichtung weiter zu unterbinden.For this reason, the voltage fluctuations in the tub area increase 32D significantly, which leads to the destruction of the element. From another viewpoint, the following applies: Since the punch-through voltage of the division region 25 can be designed so that it is even higher, it is possible to further suppress the energization of the pn diode in the forward direction.

Sechste bevorzugte AusführungsformSixth preferred embodiment

Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.A semiconductor device according to the present preferred embodiment will be described. In the following description, components identical to those described in the above-described preferred embodiments are given the same reference numerals, and their detailed description is omitted as appropriate.

Struktur der HalbleitereinrichtungStructure of the semiconductor device

8 ist ein Querschnitt, der schematisch eine Struktur zum Realisieren einer Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 8th FIG. 12 is a cross section schematically showing a structure for realizing a semiconductor device according to the present preferred embodiment. FIG.

Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 8 dargestellt, ist ein Wannen-Injektionsbereich 38 mit hoher Konzentration vom p-Typ über einen relativ breiten Bereich in einer Oberflächenschicht des Wannenbereichs 33E ausgebildet. Die Störstellenkonzentration des Wannen-Injektionsbereichs 38 mit hoher Konzentration ist höher als diejenige des Wannenbereichs 31.In the semiconductor device of the present preferred embodiment, as follows 8th is a well injection area 38 p-type high concentration over a relatively wide range in a surface layer of the well region 33E educated. The impurity concentration of the well injection area 38 with high concentration is higher than that of the tub area 31 ,

Mit einer solchen Struktur ist es möglich, den Widerstand des Wannenbereichs 33E in Richtung der Chipebene zu verringern, d. h. den Flächenwiderstand.With such a structure, it is possible to increase the resistance of the tub area 33E towards the chip level, ie the sheet resistance.

Daher gilt Folgendes: Sogar im Bereich im Wannenbereich 33E, der weit vom Wannen-Kontaktloch 91 entfernt ist, ist es möglich, die Spannungsschwankungen im Wannenbereich 33E während des Schaltvorgangs zu verringern. Daher ist es möglich, die Halbleitereinrichtung mit hoher Zuverlässigkeit zu erhalten, die nur schwer während eines Schaltvorgangs mit hoher Geschwindigkeit zerstört wird.Therefore, even in the tub area 33E , the far from the tub contact hole 91 is removed, it is possible the voltage fluctuations in the tub area 33E during the shift. Therefore, it is possible to obtain the semiconductor device with high reliability, which is difficult to be destroyed during a high-speed switching operation.

Andererseits gilt in einem Rückflusszustand Folgendes: Da der Flächenwiderstand des Wannenbereichs 33E verringert wird, nimmt die Durchlassspannung, die an den pn-Übergang an dem Bereich im Wannenbereich 33E angelegt wird, der weit entfernt vom Wannen-Kontaktloch 91 ist, auf nachteilige Weise zu. Wenn die Durchgriffsspannung des Teilungsbereichs 25 so konzipiert wird, dass sie ausreichend hoch ist, tritt jedoch das Problem nicht auf, dass der Durchlassstrom im pn-Übergang geführt wird, der aus dem Wannenbereich 33E und der Driftschicht 20 gebildet ist.On the other hand, in a reflux state, the following applies: Since the sheet resistance of the well area 33E is decreased, decreases the forward voltage applied to the pn junction at the region in the well region 33E which is far away from the well contact hole 91 is, disadvantageously too. When the punch-through voltage of the division area 25 is designed to be sufficiently high, however, there is no problem that the on-state current is conducted in the pn junction, that of the well region 33E and the drift layer 20 is formed.

Bei dem Verfahren zum Herstellen der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform braucht bloß ein Implantationsschritt, in welchem der Wannen-Injektionsbereich 38 mit hoher Konzentration ausgebildet wird, zu dem beispielhaft bei der ersten bevorzugten Ausführungsform dargestellten Verfahren hinzugefügt zu werden. Alternativ gilt Folgendes: Wenn die Implantation für den Wannen-Injektionsbereich 38 mit hoher Konzentration gleichzeitig mit der Implantation für den Wannen-Injektionsbereich 35 mit hoher Konzentration oder der Implantation für den Wannen-Injektionsbereich 36 mit hoher Konzentration durchgeführt wird, ist es möglich, die Struktur der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zu erhalten, ohne dass die Anzahl von Prozessschritten erhöht wird. In the method of manufacturing the semiconductor device of the present preferred embodiment, only one implantation step in which the well injection region is needed 38 is formed with high concentration to be added to the method exemplified in the first preferred embodiment. Alternatively, if the implantation for the well injection area 38 high concentration concurrently with implantation for the well injection area 35 with high concentration or implantation for the well injection area 36 is performed with high concentration, it is possible to obtain the structure of the semiconductor device according to the present preferred embodiment without increasing the number of process steps.

Siebte bevorzugte AusführungsformSeventh Preferred Embodiment

Es wird eine Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben. In der folgenden Beschreibung sind Komponenten, die identisch mit denjenigen sind, die in den oben beschriebenen bevorzugten Ausführungsformen beschrieben sind, mit den gleichen Bezugszeichen versehen, und deren detaillierte Beschreibung wird weggelassen, wenn es zweckmäßig ist.A semiconductor device according to the present preferred embodiment will be described. In the following description, components identical to those described in the above-described preferred embodiments are given the same reference numerals, and their detailed description is omitted as appropriate.

Struktur der HalbleitereinrichtungStructure of the semiconductor device

9 ist eine Draufsicht, die schematisch eine Struktur zum Realisieren der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform zeigt. 9 FIG. 10 is a plan view schematically showing a structure for realizing the semiconductor device according to the present preferred embodiment. FIG.

Bei der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform gilt Folgendes: Wie beispielhaft in 9 dargestellt, ist ein Hilfs-Leitungsbereich 34 vom p-Typ beispielsweise in einem Bereich der Oberflächenschicht eines Teilungsbereichs 25F ausgebildet. In 9 sind eine Mehrzahl von Hilfs-Leitungsbereichen 34 ausgebildet. Mit jedem der Hilfs-Leitungsbereiche 34 sind der Wannenbereich 32 und der Wannenbereich 33 miteinander elektrisch verbunden.In the semiconductor device of the present preferred embodiment, as follows 9 is an auxiliary line area 34 of p-type, for example, in a region of the surface layer of a division region 25F educated. In 9 are a plurality of auxiliary lead areas 34 educated. With each of the auxiliary line sections 34 are the tub area 32 and the tub area 33 electrically connected to each other.

Mit einer solchen Struktur wird das Potential des Wannenbereichs 33 in einen Floating-Zustand gebracht, und es ist möglich, Probleme, wie z. B. einer Veränderung der Stehspannungseigenschaften infolge eines Aufladens oder dergleichen zu unterbinden.With such a structure, the potential of the well area becomes 33 brought into a floating state, and it is possible problems, such. B. to prevent a change in the withstand voltage characteristics due to charging or the like.

Zu dieser Zeit gilt Folgendes: Da Ströme geführt werden, die im Hilfs-Leitungsbereich 34 fließen, und nicht durch den Teilungsbereich 25F, kann in der Nähe des Hilfs-Leitungsbereichs 34 im Wannenbereich 33, wie z. B. in dem in 9 gezeigten Bereich Z, eine Durchbruchspannung-Verschlechterung auftreten.At this time, the following applies: Since currents are conducted in the auxiliary line area 34 flow, not through the division 25F , can be near the auxiliary line area 34 in the tub area 33 , such as B. in the in 9 shown area Z , a breakdown voltage deterioration occur.

In einem Bereich, der in der Draufsicht weit vom Hilfs-Leitungsbereich 34 entfernt liegt, wie z. B. in dem in 9 gezeigten Bereich W, gilt jedoch Folgendes: Da ein zweidimensional langes Leiten im Wannenbereich 33 erforderlich ist, wird ein großer Spannungsabfall von dem Flächenwiderstand des Wannenbereichs 33 erzeugt. Aus diesem Grund wird die bipolare Energiebeaufschlagung unterbunden.In an area that is far from the auxiliary line area in plan view 34 away, such. B. in the in 9 shown area W However, the following applies: Since a two-dimensionally long conduct in the tub area 33 is required, a large voltage drop from the sheet resistance of the well area 33 generated. For this reason, the bipolar energization is inhibited.

Wenn das Verhältnis des Hilfs-Leitungsbereichs 34 zum Teilungsbereich 25F zunimmt, nimmt die oben beschriebene Wirkung zum Unterbinden der bipolaren Energiebeaufschlagung ab, und im Wannenbereich 33 nimmt der Bereich zu, in welchem der Durchlassstrom des pn-Übergangs geführt wird. Daher ist es wünschenswert, dass die Gesamtlänge, auf welcher der Hilfs-Leitungsbereich 34 im Chip ausgebildet ist, kürzer ist als die Gesamtlänge, auf welcher der Teilungsbereich 25F ausgebildet ist.If the ratio of the auxiliary line area 34 to the division 25F increases, the above-described effect for suppressing the bipolar energization decreases, and in the tub area 33 increases the area in which the forward current of the pn junction is guided. Therefore, it is desirable that the total length on which the auxiliary line area 34 is formed in the chip is shorter than the total length on which the division area 25F is trained.

Hierbei bedeutet der Begriff „Länge“ in der Beschreibung der Länge, auf welcher der Hilfs-Leitungsbereich 34 ausgebildet ist, und der Länge, auf welcher der Teilungsbereich 25F ausgebildet ist, die Länge in der Richtung, die die Richtung kreuzt, welche den Wannenbereich 32 mit dem Wannenbereich 33 verbindet.Here, the term "length" in the description of the length means on which the auxiliary line area 34 is formed, and the length on which the division area 25F is formed, the length in the direction that crosses the direction, which is the trough area 32 with the tub area 33 combines.

Es ist dadurch möglich, die Möglichkeit ungefähr um die Hälfte zu verringern, dass eine Durchbruchspannung-Verschlechterung verursacht wird, und zwar verglichen mit dem Fall, in welchem die Struktur der Halbleitereinrichtung gemäß der vorliegenden bevorzugten Ausführungsform nicht verwendet wird. Noch bevorzugter gilt Folgendes: Wenn die Gesamtlänge, auf welcher der Hilfs-Leitungsbereich 34 ausgebildet ist, so konzipiert wird, dass sie nicht größer ist als ein Zehntel der Gesamtlänge, auf welcher der Teilungsbereich 25F ausgebildet ist, wird die Möglichkeit, dass die Durchbruchspannung-Verschlechterung verursacht wird, auf nicht mehr als ein Zehntel verringert, und es ist möglich, die Zuverlässigkeit des Elements signifikant zu erhöhen.It is thereby possible to reduce the possibility by about half that a breakdown voltage deterioration is caused as compared with the case where the structure of the semiconductor device according to the present preferred embodiment is not used. More preferably, if the total length on which the auxiliary line region 34 is designed so that it is not greater than one tenth of the total length on which the division 25F is formed, the possibility that the breakdown voltage deterioration is caused to be reduced to not more than one-tenth, and it is possible to significantly increase the reliability of the element.

Das Verfahren zum Herstellen der Halbleitereinrichtung der vorliegenden bevorzugten Ausführungsform ist nahezu das gleiche wie dasjenige in dem Fall, der beispielhaft in der ersten bevorzugten Ausführungsform dargestellt ist, und es braucht nur ein Implantationsschritt hinzugefügt zu werden, in welchem der Hilfs-Leitungsbereich 34 ausgebildet wird. Alternativ ist es nur nötig, das Masken-Muster so zu verändern, dass die Implantation für irgendeinen von JTE-Bereich 37, Wannenbereich 31, Wannenbereich 32 und Wannenbereich 33 und die Implantation für den Hilfs-Leitungsbereich 34 gleichzeitig durchgeführt werden können.The method for manufacturing the semiconductor device of the present preferred embodiment is almost the same as that in the case exemplified in the first preferred embodiment, and only one implantation step in which the auxiliary line region is needed is added 34 is trained. Alternatively, it is only necessary to change the mask pattern so that the implantation for any of JTE area 37 , Tub area 31 , Tub area 32 and tub area 33 and the Implantation for the auxiliary line area 34 can be performed simultaneously.

Mit den oben beschriebenen bevorzugten Ausführungsformen erzielte WirkungenAchieved effects with the preferred embodiments described above

Nachfolgend werden die Wirkungen der oben beschriebenen bevorzugten Ausführungsformen beschrieben. In der folgenden Beschreibung gilt Folgendes: Obwohl die Wirkungen auf der Basis der spezifischen Strukturen beschrieben werden, die beispielhaft in den oben beschriebenen bevorzugten Ausführungsformen dargestellt sind, kann die Struktur durch irgendeine andere spezifische Struktur ersetzt werden, die beispielhaft in der Beschreibung der vorliegenden Anmeldung dargestellt ist, und zwar innerhalb des Umfangs, in welchem die gleichen Wirkungen erzeugt werden können.Hereinafter, the effects of the above-described preferred embodiments will be described. In the following description, although the effects will be described based on the specific structures exemplified in the preferred embodiments described above, the structure may be replaced by any other specific structure exemplified in the description of the present application is within the scope in which the same effects can be produced.

Außerdem kann dieser Austausch über eine Mehrzahl von bevorzugten Ausführungsformen hinweg erfolgen. Mit anderen Worten: Die jeweiligen Strukturen, die beispielhaft in den verschiedenen bevorzugten Ausführungsformen beschrieben sind, können miteinander kombiniert werden, so dass die gleichen Wirkungen erzielt werden.In addition, this replacement can take place over a plurality of preferred embodiments. In other words, the respective structures exemplified in the various preferred embodiments can be combined with each other to obtain the same effects.

Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist die Halbleitereinrichtung Folgendes auf: eine Driftschicht 20 von einem ersten Leitfähigkeitstyp, einen ersten Wannenbereich von einem zweiten Leitfähigkeitstyp, einen ersten Trennungsbereich vom ersten Leitfähigkeitstyp, einen Source-Bereich 40 vom ersten Leitfähigkeitstyp, eine erste Schottky-Elektrode 75, eine erste ohmsche Elektrode 71, einen zweiten Wannenbereich vom zweiten Leitfähigkeitstyp, einen dritten Wannenbereich vom zweiten Leitfähigkeitstyp, eine zweite ohmsche Elektrode 72, einen Teilungsbereich 25 vom ersten Leitfähigkeitstyp, und eine Source-Elektrode 80.According to the preferred embodiments described above, the semiconductor device comprises: a drift layer 20 of a first conductivity type, a first well region of a second conductivity type, a first separation region of the first conductivity type, a source region 40 of the first conductivity type, a first Schottky electrode 75 , a first ohmic electrode 71 , a second well type second well region, a second conductivity type third well region, a second ohmic electrode 72 , a division 25 of the first conductivity type, and a source electrode 80 ,

Hierbei entspricht der Wannenbereich 31 dem ersten Wannenbereich. Der Trennungsbereich 22 entspricht dem ersten Trennungsbereich. Der Wannenbereich 32 entspricht dem zweiten Wannenbereich. Der Wannenbereich 33 entspricht dem dritten Wannenbereich. Die Driftschicht 20 ist eine Halbleiterschicht mit breitem Bandabstand, die auf einer oberen Fläche eines Halbleitersubstrats 10 vom ersten Leitfähigkeitstyp ausgebildet ist. Eine Mehrzahl von Wannenbereichen 31 ist ausgebildet, die voneinander in einer Oberflächenschicht der Driftschicht 20 getrennt sind.Here corresponds to the tub area 31 the first tub area. The separation area 22 corresponds to the first separation area. The tub area 32 corresponds to the second tub area. The tub area 33 corresponds to the third well area. The drift layer 20 is a wide band gap semiconductor layer formed on an upper surface of a semiconductor substrate 10 is formed of the first conductivity type. A plurality of tub areas 31 is formed, which are mutually in a surface layer of the drift layer 20 are separated.

Der Trennungsbereich 22 ist hindurchgehend von einer Oberflächenschicht von jedem der Wannenbereiche 31 in der Tiefenrichtung ausgebildet. Der Source-Bereich 40 ist in der Oberflächenschicht von jedem der Wannenbereiche 31 ausgebildet. Die erste Schottky-Elektrode 75 ist auf einer oberen Fläche des Trennungsbereichs 22 ausgebildet. Die erste ohmsche Elektrode 71 ist zumindest teilweise in einer Oberflächenschicht des Source-Bereichs 40 ausgebildet. Der Wannenbereich 32 ist so in der Oberflächenschicht der Driftschicht 20 ausgebildet, dass er die Gesamtheit der Mehrzahl von Wannenbereichen 31 in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige von jedem der Wannenbereiche 31.The separation area 22 is passing through a surface layer of each of the well areas 31 formed in the depth direction. The source area 40 is in the surface layer of each of the well areas 31 educated. The first Schottky electrode 75 is on an upper surface of the separation area 22 educated. The first ohmic electrode 71 is at least partially in a surface layer of the source region 40 educated. The tub area 32 is so in the surface layer of the drift layer 20 formed to be the entirety of the plurality of well areas 31 sandwiching in plan view and having an area larger than that of each of the well areas 31 ,

Der Wannenbereich 33 ist so in der Oberflächenschicht der Driftschicht 20 ausgebildet, dass er die den Wannenbereich 32 in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige des Wannenbereichs 32. Die zweite ohmsche Elektrode 72 ist in einem Bereich des Wannenbereichs 32 ausgebildet. Der Teilungsbereich 25 ist zwischen dem Wannenbereich 32 und dem Wannenbereich 33 ausgebildet und hat eine obere Fläche, die in Kontakt mit einem Isolator ist. Die Source-Elektrode 80 ist mit der ersten Schottky-Elektrode 75, der ersten ohmschen Elektrode 71 und der zweiten ohmschen Elektrode 72 verbunden.The tub area 33 is so in the surface layer of the drift layer 20 trained that he the the tub area 32 sandwiching in the plan view and has an area which is larger than that of the trough area 32 , The second ohmic electrode 72 is in one area of the tub area 32 educated. The division 25 is between the tub area 32 and the tub area 33 formed and has an upper surface which is in contact with an insulator. The source electrode 80 is with the first Schottky electrode 75 , the first ohmic electrode 71 and the second ohmic electrode 72 connected.

Mit einer solchen Struktur ist es möglich, die Verschiebung der Durchlassspannung infolge des Auftretens des Stapelfehlers wirksam zu unterbinden. Genauer gesagt: Während des Rückflussbetriebs trennt der Teilungsbereich 25 den Strom, und dadurch ist es möglich, den Bereich signifikant schmaler zu machen, in welchem der Durchlassstrom in der pn-Diode geführt wird. Daher ist es möglich, die Möglichkeit signifikant zu verringern, dass eine Verschlechterung der Durchbruchspannung infolge der Ausdehnung des Stapelfehlers hervorgerufen wird. Während des Schaltvorgangs wiederum wird der Strom im Teilungsbereich 25 geführt, und es ist dadurch möglich, die Zerstörung des Elements zu unterbinden.With such a structure, it is possible to effectively suppress the shift of the forward voltage due to the occurrence of the stacking fault. More specifically, during the reflux operation, the division area separates 25 the current, and thereby it is possible to make the area significantly narrower, in which the forward current is conducted in the pn diode. Therefore, it is possible to significantly reduce the possibility that deterioration of the breakdown voltage due to the expansion of the stacking fault is caused. During the switching process, in turn, the current in the division 25 guided, and it is thereby possible to prevent the destruction of the element.

Daher ist es möglich, die Zuverlässigkeit der Halbleitereinrichtung signifikant zu erhöhen. Wenn ein Schaltvorgang mit hoher Geschwindigkeit beibehalten wird, ist es außerdem möglich, die Schaltverluste zu verringern. Außerdem ist es möglich, den umlaufenden Strom für eine Energiebeaufschlagung zu erhöhen. Da die Chip-Größe verringert werden kann, ist es möglich, niedrige Kosten zu erzielen.Therefore, it is possible to significantly increase the reliability of the semiconductor device. In addition, when a switching operation is maintained at a high speed, it is possible to reduce the switching losses. In addition, it is possible to increase the circulating current for an energization. Since the chip size can be reduced, it is possible to achieve low cost.

Außerdem können die übrigen Komponenten, die beispielhaft in der Beschreibung der vorliegenden Anmeldung dargestellt sind, mit Ausnahme dieser Komponenten weggelassen werden, wenn es zweckmäßig ist. Mit anderen Worten: Nur diese Komponenten können die oben beschriebenen Wirkungen erzeugen.In addition, the remaining components, the are shown by way of example in the description of the present application, with the exception of these components, if appropriate. In other words, only these components can produce the effects described above.

Selbst in einem Fall jedoch, in welchem mindestens eines der übrigen Bestandteile, die beispielhaft in der Beschreibung der vorliegenden Anmeldung dargestellt sind, zu den oben beschriebenen Bestandteilen in geeigneter Weise hinzugefügt sind, d. h. in einem Fall, in welchem irgendein anderer Bestandteil, der beispielhaft in der Beschreibung der vorliegenden Anmeldung dargestellt ist und nicht als einer der oben beschriebenen Bestandteile beschrieben ist, zu den oben beschriebenen Bestandteilen hinzugefügt wird, können die oben beschriebenen Wirkungen ebenfalls erzielt werden.However, even in a case where at least one of the remaining constituents exemplified in the specification of the present application is appropriately added to the above-described ingredients, d. H. in a case where any other ingredient exemplified in the specification of the present application and not described as one of the above-described ingredients is added to the above-described ingredients, the effects described above can also be obtained.

Bei den oben beschriebenen bevorzugten Ausführungsformen weist die Halbleitereinrichtung ferner eine Gate-Elektrode 60 auf. Die Gate-Elektrode 60 ist auf der oberen Fläche des Wannenbereichs 31 zwischen dem Source-Bereich 40 und der Driftschicht 20 ausgebildet, wobei eine Gate-Isolierschicht 50 dazwischen eingefügt ist. Außerdem ist die Gate-Elektrode 60 auch in einem Bereich ausgebildet, der einer oberen Fläche des Wannenbereichs 33 entspricht. Mit einer solchen Struktur ist es möglich, die Verschiebung der Durchlassspannung infolge des Auftretens des Stapelfehlers wirksam zu unterbinden.In the preferred embodiments described above, the semiconductor device further includes a gate electrode 60 on. The gate electrode 60 is on the top surface of the tub area 31 between the source area 40 and the drift layer 20 formed, wherein a gate insulating layer 50 inserted in between. In addition, the gate electrode 60 also formed in an area corresponding to an upper surface of the tub area 33 equivalent. With such a structure, it is possible to effectively suppress the shift of the forward voltage due to the occurrence of the stacking fault.

Bei den oben beschriebenen bevorzugten Ausführungsformen hat der Wannenbereich 33 außerdem keine ohmsche Verbindung mit der Source-Elektrode 80. Mit einer solchen Struktur wird die elektrische Leitung zwischen dem Wannenbereich 33 und der Source-Elektrode 80 durch den Teilungsbereich 25 durchgeführt. Aus diesem Grund gilt Folgendes: Da der Großteil der Spannung zwischen Source und Drain am Teilungsbereich 25 anliegt, ist es möglich, die an den pn-Übergang anzulegende Spannung zu verringern.In the preferred embodiments described above, the well area has 33 also no ohmic connection with the source electrode 80 , With such a structure, the electric wire becomes between the tub area 33 and the source electrode 80 through the division 25 carried out. Because of this, the following applies: Since most of the voltage between source and drain is at the dividing area 25 is applied, it is possible to reduce the voltage to be applied to the pn junction.

Wenn dann die an den pn-Übergang anzulegende Spannung so vorgegeben wird, dass sie eine Spannung niedriger als 2 V ist, was dem Diffusionspotential des pn-Übergangs entspricht, ist es möglich, es zu unterbinden, dass der Durchlassstrom in der pn-Diode fließt.Then, when the voltage to be applied to the pn junction is set to be a voltage lower than 2V, which corresponds to the diffusion potential of the pn junction, it is possible to inhibit the on-state current from flowing in the pn diode ,

Gemäß den oben beschriebenen bevorzugten Ausführungsformen ist die Spannung V, die aus der folgenden Gleichung 3 erhalten wird, außerdem nicht höher als 50 V. V = q N W 2 ( 2 ε )

Figure DE112016006723T5_0003
wobei die Breite des Teilungsbereichs 25 in der Richtung, die den Wannenbereich 32 und den Wannenbereich 33 verbindet, W ist, die effektive Störstellenkonzentration des Teilungsbereichs 25 N ist, die Dielektrizitätskonstante des Halbleiters ε ist und die elektrische Elementarladung q ist.In addition, according to the preferred embodiments described above, the voltage V obtained from the following Equation 3 is not higher than 50 V. V = q N W 2 ( 2 ε )
Figure DE112016006723T5_0003
 where the width of the division area 25 in the direction of the tub area 32 and the tub area 33 , W is, the effective impurity concentration of the division region 25 is N, the dielectric constant of the semiconductor is ε, and the elementary electric charge is q.

Mit einer solchen Struktur gilt Folgendes: Wenn der Teilungsbereich 25 zwischen dem Wannenbereich 32 und dem Wannenbereich 33 ausgebildet wird und dessen Durchgriffsspannung so konzipiert wird, dass sie höher ist als der Wert, der erhalten wird, wenn das Diffusionspotential des pn-Übergangs von der zwischen Source und Drain während des Rückflussbetriebs erzeugten Spannung subtrahiert wird, und dass sie niedriger ist als die Durchbruchspannung der Gate-Isolierschicht 50, die auf der oberen Fläche des Wannenbereichs 33 ausgebildet ist, ist es möglich, den Durchbruch der Gate-Isolierschicht 50 während des Schaltvorgangs zu unterbinden, während die Energiebeaufschlagung der pn-Diode während des Rückflussbetriebs im Wannenbereich 33 unterbunden wird.With such a structure, the following applies: If the division 25 between the tub area 32 and the tub area 33 is formed and its punch-through voltage is designed to be higher than the value obtained when the diffusion potential of the pn junction is subtracted from the voltage generated between source and drain during the reflux operation, and that it is lower than the breakdown voltage the gate insulating layer 50 lying on the upper surface of the tub area 33 is formed, it is possible the breakdown of the gate insulating layer 50 during the switching process, while the energization of the pn diode during the reflux operation in the tub area 33 is prevented.

Gemäß den oben beschriebenen bevorzugten Ausführungsformen umgibt außerdem ein Teilungsbereich 25B die zweite ohmsche Elektrode 72 in der Draufsicht. Bei einer solchen Struktur gilt Folgendes: Da die Fläche des Wannenbereichs 32B verringert werden kann, auf welcher eine Energiebeaufschlagung der pn-Diode auftreten kann, ist es möglich, die Halbleitereinrichtung mit hoher Zuverlässigkeit zu erhalten.In addition, according to the preferred embodiments described above, a partition area surrounds 25B the second ohmic electrode 72 in the plan view. In such a structure, the following applies: Since the area of the tub area 32B can be reduced, on which an energization of the pn diode can occur, it is possible to obtain the semiconductor device with high reliability.

Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist außerdem die Halbleitereinrichtung einen zweiten Trennungsbereich vom ersten Leitfähigkeitstyp und eine zweite Schottky-Elektrode 76 auf. Hierbei entspricht der Trennungsbereich 23 dem zweiten Trennungsbereich. Der Trennungsbereich 23 ist hindurchgehend von einer Oberflächenschicht des Wannenbereichs 32C in der Tiefenrichtung ausgebildet. Die zweite Schottky-Elektrode 76 ist auf einer oberen Fläche des Trennungsbereichs 23 ausgebildet. Mit einer solchen Struktur kann der Schottky-Diodenstrom auch unterhalb des Wannenbereichs 32C geführt werden.In addition, according to the preferred embodiments described above, the semiconductor device has a second separation region of the first conductivity type and a second Schottky electrode 76 on. This corresponds to the separation area 23 the second separation area. The separation area 23 is passing through a surface layer of the well region 32C formed in the depth direction. The second Schottky electrode 76 is on an upper surface of the separation area 23 educated. With such a structure, the Schottky diode current can also be below the well region 32C be guided.

Im Ergebnis tritt ein Spannungsabfall in der Driftschicht 20 unterhalb des Wannenbereichs 32C oder dem Halbleitersubstrat 10 auf, und die Durchlassspannung, die an den pn-Übergang angelegt werden soll, der zwischen dem Wannenbereich 32C und der Driftschicht 20 ausgebildet ist, wird durch die abgefallene Spannung verringert.As a result, a voltage drop occurs in the drift layer 20 below the tub area 32C or the semiconductor substrate 10 and the forward voltage to be applied to the pn junction, that between the well region 32C and the drift layer 20 is formed is reduced by the dropped voltage.

Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist außerdem die Halbleitereinrichtung eine Feld-Isolierschicht 52 auf, die zumindest in einem Bereich der oberen Fläche des Wannenbereichs 33 ausgebildet ist. Die Dicke der Feld-Isolierschicht 52 ist größer als diejenige der Gate-Isolierschicht 50. Die Gate-Elektrode 60 ist auf der oberen Fläche des Wannenbereichs 33 ausgebildet, wobei die Feld-Isolierschicht 52 dazwischen eingefügt ist, und zwar in einem Bereich, in welchem die Feld-Isolierschicht 52 ausgebildet ist. Mit einer solchen Struktur ist es möglich, den Durchbruch infolge des Verschiebungsstroms während des Schaltvorgangs zu unterbinden.In addition, according to the preferred embodiments described above, the semiconductor device has a field insulating layer 52 on, at least in one area of the upper surface of the tub area 33 is trained. The thickness of the field insulating layer 52 is larger than that of the gate insulating layer 50 , The gate electrode 60 is on the top surface of the tub area 33 formed, wherein the field insulating layer 52 is interposed, in a region in which the field insulating layer 52 is trained. With a In such a structure, it is possible to suppress the breakdown due to the displacement current during the switching operation.

Gemäß den oben beschriebenen bevorzugten Ausführungsformen ist außerdem die Gate-Elektrode 60 auf der oberen Fläche des Wannenbereichs 33 ausgebildet, wobei eine Feld-Isolierschicht 52D dazwischen eingefügt ist, und zwar in dem Bereich, der der oberen Fläche des Wannenbereichs 33 entspricht. Mit einer solchen Struktur ist es möglich, den Durchbruch infolge des Verschiebungsstroms während des Schaltvorgangs zu unterbinden. Mit anderen Worten: Die Spannungsschwankungen in einem Wannenbereich 32D, die zur Zerstörung des Elements führen können, steigen signifikant an.In addition, according to the preferred embodiments described above, the gate electrode is 60 on the upper surface of the tub area 33 formed, wherein a field insulating layer 52D is interposed, in the area corresponding to the upper surface of the trough area 33 equivalent. With such a structure, it is possible to suppress the breakdown due to the displacement current during the switching operation. In other words, the voltage fluctuations in a well area 32D , which can lead to the destruction of the element, increase significantly.

Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist außerdem die Halbleitereinrichtung einen Wannen-Injektionsbereich vom zweiten Leitfähigkeitstyp auf. Hierbei entspricht der Wannen-Injektionsbereich 38 mit hoher Konzentration dem Wannen-Injektionsbereich. Der Wannen-Injektionsbereich 38 mit hoher Konzentration ist in einer Oberflächenschicht eines Wannenbereichs 33E ausgebildet.In addition, according to the preferred embodiments described above, the semiconductor device has a well injection region of the second conductivity type. This corresponds to the well injection area 38 with high concentration the well injection area. The tub injection area 38 with high concentration is in a surface layer of a well area 33E educated.

Die Störstellenkonzentration des Wannen-Injektionsbereichs 38 mit hoher Konzentration ist höher als diejenige des Wannenbereichs 31. Mit einer solchen Struktur ist es möglich, den Widerstand des Wannenbereichs 33E in Richtung der Chipebene zu verringern, d. h. den Flächenwiderstand. Daher gilt Folgendes: Sogar im Bereich im Wannenbereich 33E, der weit vom Wannen-Kontaktloch 91 entfernt ist, ist es möglich, die Spannungsschwankungen im Wannenbereich 33E während des Schaltvorgangs zu verringern.The impurity concentration of the well injection area 38 with high concentration is higher than that of the tub area 31 , With such a structure, it is possible to increase the resistance of the tub area 33E towards the chip level, ie the sheet resistance. Therefore, even in the tub area 33E , the far from the tub contact hole 91 is removed, it is possible the voltage fluctuations in the tub area 33E during the shift.

Gemäß den oben beschriebenen bevorzugten Ausführungsformen weist außerdem die Halbleitereinrichtung mindestens einen Hilfs-Leitungsbereich 34 vom zweiten Leitfähigkeitstyp auf. Der Hilfs-Leitungsbereich 34 ist in einer Oberflächenschicht eines Teilungsbereichs 25F ausgebildet. Außerdem verbindet der Hilfs-Leitungsbereich 34 elektrisch den Wannenbereich 32 und den Wannenbereich 33. Mit einer solchen Struktur wird das Potential des Wannenbereichs 33 in einen Floating-Zustand gebracht, und es ist möglich, Probleme, wie z. B. einer Veränderung der Stehspannungseigenschaften infolge eines Aufladens oder dergleichen zu unterbinden.In addition, according to the preferred embodiments described above, the semiconductor device has at least one auxiliary line region 34 of the second conductivity type. The auxiliary line area 34 is in a surface layer of a division region 25F educated. In addition, the auxiliary line section connects 34 electrically the tub area 32 and the tub area 33 , With such a structure, the potential of the well area becomes 33 brought into a floating state, and it is possible problems, such. B. to prevent a change in the withstand voltage characteristics due to charging or the like.

Gemäß den oben beschriebenen bevorzugten Ausführungsformen ist ferner die Gesamtlänge, auf welcher der Hilfs-Leitungsbereich 34 ausgebildet ist, nicht größer als ein Zehntel der Gesamtlänge, auf welcher der Teilungsbereich 25F ausgebildet ist. Hierbei ist die Länge, auf welcher der Hilfs-Leitungsbereich 34 ausgebildet ist, die Länge, auf welcher der Hilfs-Leitungsbereich 34 in einer Richtung ausgebildet ist, die die Richtung kreuzt, auf welcher der Wannenbereich 32 und der Wannenbereich 33 verbunden sind. Außerdem ist die Länge, auf welcher der Teilungsbereich 25F ausgebildet ist, die Länge, auf welcher der Teilungsbereich 25F in einer Richtung ausgebildet ist, die die Richtung kreuzt, die den Wannenbereich 32 und den Wannenbereich 33 verbindet.Further, according to the preferred embodiments described above, the total length on which the auxiliary lead portion is 34 is formed, not greater than one-tenth of the total length on which the division area 25F is trained. Here is the length on which the auxiliary line area 34 is formed, the length on which the auxiliary line region 34 is formed in a direction crossing the direction on which the well area 32 and the tub area 33 are connected. In addition, the length on which the division area 25F is formed, the length on which the division area 25F is formed in a direction crossing the direction of the trough area 32 and the tub area 33 combines.

Mit einer solchen Struktur wird das Potential des Wannenbereichs 33 in einen Floating-Zustand gebracht, und es ist möglich, Probleme, wie z. B. einer Veränderung der Stehspannungseigenschaften infolge eines Aufladens oder dergleichen zu unterbinden. Außerdem kann die Möglichkeit, dass die Durchbruchspannung-Verschlechterung verursacht wird, so verringert werden, dass sie nicht größer ist als ungefähr ein Zehntel, und es ist möglich, die Zuverlässigkeit des Elements signifikant zu erhöhen.With such a structure, the potential of the well area becomes 33 brought into a floating state, and it is possible problems, such. B. to prevent a change in the withstand voltage characteristics due to charging or the like. In addition, the possibility of causing the breakdown voltage deterioration can be reduced to be not larger than about one-tenth, and it is possible to significantly increase the reliability of the element.

Variationen der oben beschriebenen bevorzugten AusführungsformenVariations of the preferred embodiments described above

Bei den oben beschriebenen bevorzugten Ausführungsformen wird als unipolarer Transistor, der die unipolare Diode aufnimmt, beispielhaft ein MOSFET beschrieben, der die Schottky-Diode aufnimmt. Die oben beschriebenen Techniken können jedoch auch auf irgendeine andere unipolare Einrichtung angewendet werden.In the preferred embodiments described above, as a unipolar transistor which receives the unipolar diode, a MOSFET which receives the Schottky diode is exemplified. However, the techniques described above may be applied to any other unipolar device.

Beispielsweise kann der unipolare Transistor ein Übergangs-Feldeffekttransistor (JFET) anstelle des MOSFETs sein. Anstatt dass eine Schottky-Diode als unipolare Diode aufgenommen wird, kann beispielsweise auch ein Feldeffekttransistor (FET) mit Kanaleigenschaften verwendet werden, die eine Energiebeaufschlagung nur in der Richtung von Source nach Drain erlauben, und zwar in dem Zustand, in welchem ein Ausschalt-Potential an die Gate-Elektrode angelegt wird, wie in der Patentveröffentlichung JP 5 159 987 B2 beschrieben.For example, the unipolar transistor may be a junction field effect transistor (JFET) instead of the MOSFET. For example, instead of incorporating a Schottky diode as a unipolar diode, a field effect transistor (FET) having channel characteristics which allow energization only in the source-to-drain direction may be used in the state in which a turn-off potential is applied to the gate electrode, as in the patent publication JP 5 159 987 B2 described.

Bei dem Halbleiter mit breitem Bandabstand, der eine Rekombinationsenergie hat, die höher ist als die von Silicium, wie Siliciumcarbid, wird daran gedacht, dass ein Kristallfehler in einem Fall erzeugt wird, in welchem der Durchlassstrom in der parasitären pn-Diode geführt wird, wie in Siliciumcarbid. Obwohl beispielhaft Siliciumcarbid als ein Halbleitermaterial in den oben beschriebenen bevorzugten Ausführungsformen beschrieben ist, kann die vorliegende Erfindung auch auf irgendeinen anderen Halbleiter mit breitem Bandabstand angewendet werden.In the wide bandgap semiconductor having a recombination energy higher than that of silicon such as silicon carbide, it is thought that a crystal defect is generated in a case where the on-state current is conducted in the parasitic pn diode such as in silicon carbide. Although silicon carbide is exemplified as a semiconductor material in the above-described preferred embodiments, the present invention can be applied to any other wide bandgap semiconductor.

Außerdem bezieht sich der Halbleiter mit breitem Bandabstand allgemein auf einen Halbleiter mit einem Bandabstand von ungefähr 2 eV oder höher, und die folgenden sind wohlbekannt: Ein Gruppe-III-Nitrid, wie z. B. Galliumnitrid (GaN) oder dergleichen; ein Gruppe-II-Oxid, wie z. B. Zinkoxid (ZnO) oder dergleichen; ein Gruppe-II-Chalkogenid, wie z. B. Zinkselenid (ZnSe) oder dergleichen; Diamant; Siliciumcarbid; und dergleichen.In addition, the wide bandgap semiconductor generally refers to a semiconductor having a band gap of about 2 eV or higher, and the following are well known: a group III nitride such as a group III nitride; Gallium nitride (GaN) or the like; a Group II oxide, such as. Zinc oxide (ZnO) or the like; a Group II chalcogenide, such as. B. zinc selenide (ZnSe) or the like; Diamond; silicon carbide; and the same.

Obwohl in den oben beschriebenen bevorzugten Ausführungsformen beispielsweise die Materialqualität, das Material, die Ausmaße, die Form, das relative Anordnungsverhältnis, die Implementationsbedingungen oder dergleichen beschrieben sind, und zwar in manchen Fällen von jedem Bestandteil, sind diese in jeder Hinsicht beispielhaft, und die vorliegende Erfindung ist nicht auf diejenigen beschränkt, die in der Beschreibung der vorliegenden Anmeldung beschrieben sind.For example, although the material quality, the material, the dimensions, the shape, the relative arrangement ratio, the implementation conditions, or the like are described in the above-described preferred embodiments, in some cases of each component, these are exemplary in all respects and the present ones The invention is not limited to those described in the description of the present application.

Daher wird eine unbeschränkte Anzahl von Modifikationen und Variationen innerhalb des Umfangs der in der Beschreibung der vorliegenden Anmeldung beschriebenen Technik angenommen, die nicht beispielhaft dargestellt sind. Beispiele für diese Modifikationen und Variationen umfassen beispielsweise Fälle, in welchen mindestens ein Bestandteil verformt ist, in welchen mindestens ein Bestandteil hinzugefügt oder weggelassen ist, und in welchen mindestens ein Bestandteil in mindestens einer bevorzugten Ausführungsform extrahiert ist und mit einem Bestandteil in irgendeiner anderen bevorzugten Ausführungsform kombiniert wird.Therefore, an unlimited number of modifications and variations are anticipated within the scope of the technique described in the specification of the present application, which are not exemplary. Examples of these modifications and variations include, for example, cases in which at least one component is deformed in which at least one component is added or omitted, and in which at least one component is extracted in at least one preferred embodiment and with an ingredient in any other preferred embodiment combined.

Wenn die oben beschriebenen bevorzugten Ausführungsformen angeben, dass „ein“ Bestandteil enthalten ist, können auch „ein oder mehrere“ Bestandteile enthalten sein, solange kein Widerspruch auftritt.When the preferred embodiments described above indicate that "a" component is included, "one or more" components may also be included as long as no conflict occurs.

Ferner ist jeder Bestandteil in den oben beschriebenen bevorzugten Ausführungsformen eine konzeptuelle Einheit, die die Fälle einschließt, in welchen ein Bestandteil aus einer Mehrzahl von Strukturen gebildet ist, in welchen ein Bestandteil einem Bereich einer Struktur entspricht, und in welchem eine Mehrzahl von Bestandteilen in einer Struktur enthalten sind, und zwar im Umfang der in der Beschreibung der vorliegenden Anmeldung beschriebenen Technik.Further, each constituent in the above-described preferred embodiments is a conceptual unit including the cases in which one constituent is formed of a plurality of structures in which a constituent corresponds to a region of a structure and in which a plurality of constituents in one Structure, within the scope of the described in the description of the present application technology.

Außerdem weist jeder Bestandteil in den oben beschriebenen bevorzugten Ausführungsformen eine Struktur mit irgendeiner anderen Konstitution oder Form auf, solange die gleiche Funktion erzielt werden kann.In addition, in the above-described preferred embodiments, each component has a structure of any other constitution or shape as long as the same function can be achieved.

Die Beschreibung in der Beschreibung der vorliegenden Anmeldung kann sich auf alle Zwecke hinsichtlich der vorliegenden Technik beziehen, und sie wird nicht als Stand der Technik anerkannt.The description in the specification of the present application may be for all purposes with respect to the present technique and is not recognized as prior art.

Wenn in den oben beschriebenen bevorzugten Ausführungsformen ein Material oder dergleichen beschrieben wird, das nicht besonders spezifiziert ist, so weist das Material selbiges enthaltend gegebenenfalls auch irgendein weiteres Additiv auf, wie z. B. eine Legierung, solange kein Widerspruch entsteht.In the above-described preferred embodiments, when a material or the like which is not particularly specified is described, the material containing the same optionally also has any other additive such as e.g. As an alloy, as long as no contradiction arises.

Obwohl in den oben beschriebenen bevorzugten Ausführungsformen ein planarer MOSFET beschrieben ist, kann auch ein Fall angenommen werden, in welchem die vorliegende Erfindung auf einen Graben-MOSFET angewendet wird, wobei ein Graben auf der oberen Fläche der Driftschicht 20 ausgebildet ist. Im Fall des Graben-MOSFETs ist ein Graben auf der oberen Fläche der Driftschicht 20 ausgebildet, und die Gate-Elektrode ist auf der oberen Fläche der Driftschicht 20 in dem Graben vergraben, d. h. einer unteren Fläche des Grabens, wobei die Gate-Isolierschicht dazwischen eingefügt ist.Although a planar MOSFET has been described in the above-described preferred embodiments, a case in which the present invention is applied to a trench MOSFET can also be adopted, wherein a trench is formed on the upper surface of the drift layer 20 is trained. In the case of the trench MOSFET, a trench is on the upper surface of the drift layer 20 formed, and the gate electrode is on the upper surface of the drift layer 20 buried in the trench, ie a lower surface of the trench, with the gate insulating layer interposed therebetween.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

1010
HalbleitersubstratSemiconductor substrate
2020
Driftschichtdrift layer
21, 22, 2321, 22, 23
Trennungsbereichseparation area
25, 25B, 25F25, 25B, 25F
Teilungsbereichdivision area
31, 32, 32A31, 32, 32A
Wannenbereichwell region
32B, 32C32B, 32C
Wannenbereichwell region
32D, 3332D, 33
Wannenbereichwell region
33B, 33E33B, 33E
Wannenbereichwell region
3434
Hilfs-LeitungsbereichAuxiliary line area
35, 3635, 36
Wannen-Injektionsbereich mit hoher KonzentrationWell injection area with high concentration
36C, 3836C, 38
Wannen-Injektionsbereich mit hoher KonzentrationWell injection area with high concentration
3737
JTE-BereichJTE region
4040
Source-BereichSource region
50, 50D50, 50D
Gate-IsolierschichtGate insulating layer
52, 52D52, 52D
Feld-IsolierschichtField insulating
5555
Zwischen-IsolierschichtBetween insulating
6060
Gate-ElektrodeGate electrode
7171
erste ohmsche Elektrodefirst ohmic electrode
7272
zweite ohmsche Elektrodesecond ohmic electrode
7373
hintere ohmsche Elektroderear ohmic electrode
7575
erste Schottky-Elektrodefirst Schottky electrode
7676
zweite Schottky-Elektrodesecond Schottky electrode
8080
Source-ElektrodeSource electrode
8181
Gate-PadGate pad
8282
Gate-DrahtGate wire
8585
Drain-ElektrodeDrain
91 91
Wannen-KontaktlochWell contact hole
9595
Gate-KontaktlochGate contact hole
A, BA, B
Übergangs-GrenzflächeJunction interface
W, ZW, Z
BereichArea

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • JP 2003017701 A [0005, 0006]JP 2003017701 A [0005, 0006]
  • WO 2014/038110 A [0005]WO 2014/038110 A [0005]
  • WO 2014/038110 A1 [0006]WO 2014/038110 A1 [0006]
  • JP 5159987 B2 [0234]JP 5159987 B2 [0234]

Claims (11)

Halbleitereinrichtung, die Folgendes aufweist: - eine Driftschicht (20) von einem ersten Leitfähigkeitstyp, die eine Halbleiterschicht mit breitem Bandabstand ist, die auf einer oberen Fläche eines Halbleitersubstrats (10) vom ersten Leitfähigkeitstyp ausgebildet ist, - eine Mehrzahl von ersten Wannenbereichen (31) jeweils von einem zweiten Leitfähigkeitstyp, die voneinander in einer Oberflächenschicht der Driftschicht (20) getrennt ausgebildet sind, - einen ersten Trennungsbereich (22) vom ersten Leitfähigkeitstyp, der von einer Oberflächenschicht von jedem der ersten Wannenbereiche (31) in einer Tiefenrichtung hindurchgehend ausgebildet ist, - einen Source-Bereich (40) vom ersten Leitfähigkeitstyp, der in der Oberflächenschicht von jedem der ersten Wannenbereiche (31) ausgebildet ist, - eine erste Schottky-Elektrode (75), die auf einer oberen Fläche des ersten Trennungsbereichs (22) ausgebildet ist, - eine erste ohmsche Elektrode (71), die zumindest teilweise in einer Oberflächenschicht des Source-Bereichs (40) ausgebildet ist, - einen zweiten Wannenbereich (32, 32B, 32C, 32D) vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht (20) ausgebildet ist, dass er die Gesamtheit der Mehrzahl von ersten Wannenbereichen (31) in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige von jedem der ersten Wannenbereiche (31), - einen dritten Wannenbereich (33, 33B, 33E) vom zweiten Leitfähigkeitstyp, der so in der Oberflächenschicht der Driftschicht (20) ausgebildet ist, dass er den zweiten Wannenbereich (32, 32B, 32C, 32D) in der Draufsicht sandwichartig umgibt und eine Fläche hat, die größer ist als diejenige des zweiten Wannenbereichs (32, 32B, 32C, 32D), - eine zweite ohmsche Elektrode (72), die in einem Bereich des zweiten Wannenbereichs (32, 32B, 32C, 32D) ausgebildet ist, - einen Teilungsbereich (25, 25B, 25F) vom ersten Leitfähigkeitstyp, der zwischen dem zweiten Wannenbereich (32, 32B, 32C, 32D) und dem dritten Wannenbereich (33, 33B, 33E) ausgebildet ist, mit einer oberen Fläche, die in Kontakt mit einem Isolator ist, und - eine Source-Elektrode (80), die mit der ersten Schottky-Elektrode (75), der ersten ohmschen Elektrode (71) und der zweiten ohmschen Elektrode (72) verbunden ist. Semiconductor device comprising: a first conductivity type drift layer (20) being a wide bandgap semiconductor layer formed on an upper surface of a first conductivity type semiconductor substrate (10); a plurality of first well regions (31) each of a second conductivity type, which are formed separately from each other in a surface layer of the drift layer (20), a first separation type first separation region (22) formed from a surface layer of each of the first well regions (31) in a depth direction, a source region (40) of the first conductivity type formed in the surface layer of each of the first well regions (31), a first Schottky electrode (75) formed on an upper surface of the first separation region (22), a first ohmic electrode (71), which is formed at least partially in a surface layer of the source region (40), a second well type second well region (32, 32B, 32C, 32D) formed in the surface layer of the drift layer (20) so as to sandwich the entirety of the plurality of first well regions (31) in the plan view and one surface which is larger than that of each of the first well areas (31), a second well type third well region (33, 33B, 33E) formed in the surface layer of the drift layer (20) so as to sandwich the second well region (32, 32B, 32C, 32D) in plan view and a surface larger than that of the second well region (32, 32B, 32C, 32D), a second ohmic electrode (72) formed in a region of the second well region (32, 32B, 32C, 32D), a first conductivity type division region (25, 25B, 25F) formed between the second well region (32, 32B, 32C, 32D) and the third well region (33, 33B, 33E) having an upper surface in contact with an insulator, and a source electrode (80) connected to the first Schottky electrode (75), the first ohmic electrode (71) and the second ohmic electrode (72). Halbleitereinrichtung nach Anspruch 1, die ferner Folgendes aufweist: eine Gate-Elektrode (60), die auf einer oberen Fläche des Wannenbereichs (31) zwischen dem Source-Bereich (40) und der Driftschicht (20) ausgebildet ist, wobei eine Gate-Isolierschicht (50, 50D) dazwischen eingefügt ist, wobei die Gate-Elektrode (60) auch in einem Bereich ausgebildet ist, der einer oberen Fläche des dritten Wannenbereichs (33, 33B, 33E) entspricht.Semiconductor device according to Claim 1 semiconductor memory device further comprising: a gate electrode (60) formed on an upper surface of the well region (31) between the source region (40) and the drift layer (20), wherein a gate insulating layer (50, 50D ), wherein the gate electrode (60) is also formed in a region corresponding to an upper surface of the third well region (33, 33B, 33E). Halbleitereinrichtung nach Anspruch 1 oder 2, wobei der dritte Wannenbereich (33, 33B, 33E) keine ohmsche Verbindung mit der Source-Elektrode (80) hat.Semiconductor device according to Claim 1 or 2 wherein the third well region (33, 33B, 33E) has no ohmic connection with the source electrode (80). Halbleitereinrichtung nach Anspruch 1 oder 2, wobei eine Spannung V, die aus der folgenden Gleichung 1 erhalten wird, nicht höher ist als 50 V, V = q N W 2 ( 2 ε )
Figure DE112016006723T5_0004
wobei die Breite des Teilungsbereichs (25, 25B, 25F) in der Richtung, die den zweiten Wannenbereich (32, 32B, 32C, 32D) und den dritten Wannenbereich (33, 33B, 33E) verbindet, W ist, die effektive Störstellenkonzentration des Teilungsbereichs (25, 25B, 25F) N ist, die Dielektrizitätskonstante des Halbleiters ε ist und die elektrische Elementarladung q ist.Semiconductor device according to Claim 1 or 2 wherein a voltage V obtained from the following equation 1 is not higher than 50 V, V = q N W 2 ( 2 ε )
Figure DE112016006723T5_0004
 wherein the width of the division region (25, 25B, 25F) in the direction connecting the second well region (32, 32B, 32C, 32D) and the third well region (33, 33B, 33E) is W, the effective impurity concentration of the division region (25, 25B, 25F) is N, the dielectric constant of the semiconductor is ε, and the elementary electric charge is q. Halbleitereinrichtung nach Anspruch 1 oder 2, wobei der Teilungsbereich (25B) die zweite ohmsche Elektrode (72) in der Draufsicht umgibt.Semiconductor device according to Claim 1 or 2 wherein the dividing portion (25B) surrounds the second ohmic electrode (72) in plan view. Halbleitereinrichtung nach Anspruch 1 oder 2, die ferner Folgendes aufweist: einen zweiten Trennungsbereich (23) vom ersten Leitfähigkeitstyp, der von einer Oberflächenschicht des zweiten Wannenbereichs (32C) in einer Tiefenrichtung hindurchgehend ausgebildet ist, und eine zweite Schottky-Elektrode (76), die auf einer oberen Fläche des zweiten Trennungsbereichs (23) ausgebildet ist.Semiconductor device according to Claim 1 or 2 semiconductor laser device further comprising: a second conductivity type second separation region (23) formed from a surface layer of the second well region (32C) in a depth direction, and a second Schottky electrode (76) formed on an upper surface of the second Separation region (23) is formed. Halbleitereinrichtung nach Anspruch 2, die ferner Folgendes aufweist: eine Feld-Isolierschicht (52, 52D), die auf zumindest einem Bereich der oberen Fläche des dritten Wannenbereichs (33, 33B, 32E) ausgebildet ist, wobei die Dicke der Feld-Isolierschicht (52, 52D) größer ist als diejenige der Gate-Isolierschicht (50, 50D), und die Gate-Elektrode (60) auf der oberen Fläche des dritten Wannenbereichs (33, 33B, 33E) ausgebildet ist, wobei die Feld-Isolierschicht (52, 52D) dazwischen eingefügt ist, und zwar in einem Bereich, in welchem die Feld-Isolierschicht (52, 52D) ausgebildet ist.Semiconductor device according to Claim 2 , further comprising: a field insulating layer (52, 52D) disposed on at least a portion of the upper surface of the third well region (33, 33B, 32E) is formed, wherein the thickness of the field insulating layer (52, 52D) is greater than that of the gate insulating layer (50, 50D), and the gate electrode (60) the upper surface of the third well region (33, 33B, 33E) is formed with the field insulating layer (52, 52D) interposed therebetween in a region in which the field insulating layer (52, 52D) is formed. Halbleitereinrichtung nach Anspruch 7, wobei die Gate-Elektrode (60) auf der oberen Fläche des dritten Wannenbereichs (33, 33B, 33E) ausgebildet ist, wobei die Feld-Isolierschicht (52D) dazwischen eingefügt ist, und zwar in dem Bereich, der der oberen Fläche des dritten Wannenbereichs (33, 33B, 33E) entspricht.Semiconductor device according to Claim 7 wherein the gate electrode (60) is formed on the upper surface of the third well region (33, 33B, 33E) with the field insulating layer (52D) interposed therebetween in the region of the upper surface of the third one Well area (33, 33B, 33E) corresponds. Halbleitereinrichtung nach Anspruch 1 oder 2, die ferner Folgendes aufweist: einen Wannen-Injektionsbereich (38) vom zweiten Leitfähigkeitstyp, der in einer Oberflächenschicht des dritten Wannenbereichs (33E) ausgebildet ist, wobei die Störstellenkonzentration des Wannen-Injektionsbereichs (38) mit hoher Konzentration höher ist als diejenige des ersten Wannenbereichs (31).Semiconductor device according to Claim 1 or 2 further comprising: a second conductivity-type well injection region (38) formed in a surface layer of the third well region (33E), wherein the impurity concentration of the high-concentration well injection region (38) is higher than that of the first well region (31). Halbleitereinrichtung nach Anspruch 1 oder 2, die ferner Folgendes aufweist: mindestens einen Hilfs-Leitungsbereich (34) vom zweiten Leitfähigkeitstyp, der in einer Oberflächenschicht des Teilungsbereichs (25F) ausgebildet ist, wobei der Hilfs-Leitungsbereich (34) den zweiten Wannenbereich (32, 32B, 32C, 32D) und den dritten Wannenbereich (33, 33B, 33E) elektrisch verbindet.Semiconductor device according to Claim 1 or 2 further comprising: at least one auxiliary conductive region (34) of the second conductivity type formed in a surface layer of the dividing region (25F), the auxiliary conductive region (34) forming the second well region (32, 32B, 32C, 32D) and electrically connecting the third well region (33, 33B, 33E). Halbleitereinrichtung nach Anspruch 10, Wobei die Gesamtlänge, auf welcher der Hilfs-Leitungsbereich (34) ausgebildet ist, nicht größer ist als ein Zehntel der Gesamtlänge, auf welcher der Teilungsbereich (25F) ausgebildet ist, wobei die Länge, auf welcher der Hilfs-Leitungsbereich (34) ausgebildet ist, die Länge ist, auf welcher der Hilfs-Leitungsbereich (34) in einer Richtung ausgebildet ist, die die Richtung kreuzt, die den zweiten Wannenbereich (32, 32B, 32C, 32D) und den dritten Wannenbereich (33, 33B, 33E) verbindet, und wobei die Länge, auf welcher der Teilungsbereich (25F) ausgebildet ist, die Länge ist, auf welcher der Teilungsbereich (25F) in einer Richtung ausgebildet ist, die die Richtung kreuzt, die den zweiten Wannenbereich (32, 32B, 32C, 32D) und den dritten Wannenbereich (33, 33B, 33E) verbindet.Semiconductor device according to Claim 10 Wherein the total length on which the auxiliary lead region (34) is formed is not greater than one-tenth of the total length on which the division region (25F) is formed, the length on which the auxiliary lead region (34) is formed is, the length on which the auxiliary lead portion (34) is formed in a direction crossing the direction of the second well region (32, 32B, 32C, 32D) and the third well region (33, 33B, 33E) and wherein the length on which the dividing portion (25F) is formed is the length on which the dividing portion (25F) is formed in a direction crossing the direction crossing the second trough portion (32, 32B, 32C); 32D) and the third well region (33, 33B, 33E).
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