JP5939448B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP5939448B2
JP5939448B2 JP2015514796A JP2015514796A JP5939448B2 JP 5939448 B2 JP5939448 B2 JP 5939448B2 JP 2015514796 A JP2015514796 A JP 2015514796A JP 2015514796 A JP2015514796 A JP 2015514796A JP 5939448 B2 JP5939448 B2 JP 5939448B2
Authority
JP
Japan
Prior art keywords
region
semiconductor device
groove
gate electrode
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015514796A
Other languages
Japanese (ja)
Other versions
JPWO2014178262A1 (en
Inventor
威 倪
威 倪
俊治 丸井
俊治 丸井
健太 江森
健太 江森
林　哲也
林　　哲也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Application granted granted Critical
Publication of JP5939448B2 publication Critical patent/JP5939448B2/en
Publication of JPWO2014178262A1 publication Critical patent/JPWO2014178262A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8618—Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、トランジスタ及びダイオードを備えた半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device including a transistor and a diode, and a manufacturing method thereof.

従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献には、ゲート電極が溝内に埋め込まれたトレンチ型のトランジスタと、ヘテロ半導体領域をアノード、ドリフト領域をカソードとするダイオードとを備えた半導体装置の技術が記載されている。ダイオードのアノードを構成するヘテロ半導体領域は、隣り合うゲート電極の間に挟まれるように、ゲート電極に沿って所定の間隔で配置されている。   Conventionally, as this type of technology, for example, those described in the following documents are known (see Patent Document 1). This document describes a technology of a semiconductor device including a trench transistor in which a gate electrode is embedded in a groove, and a diode having a hetero semiconductor region as an anode and a drift region as a cathode. The hetero semiconductor regions constituting the anode of the diode are arranged at a predetermined interval along the gate electrode so as to be sandwiched between adjacent gate electrodes.

特開２００５−１８３５６３号公報JP 2005-183563 A

特許文献１の半導体装置において、ヘテロ半導体領域は、ゲート電極に隣り合うようにゲート電極に対して半導体基板の表面に平行な方向に並んで配置されている。すなわち、トレンチ型ゲート電極とは別に、ヘテロ半導体領域を形成する領域を半導体基板の表面に平行な方向に必要としていた。この結果、半導体基板における素子の面積効率が悪く、集積度を高める際の妨げとなっていた。   In the semiconductor device of Patent Document 1, the hetero semiconductor regions are arranged side by side in a direction parallel to the surface of the semiconductor substrate with respect to the gate electrode so as to be adjacent to the gate electrode. That is, apart from the trench type gate electrode, a region for forming a hetero semiconductor region is required in a direction parallel to the surface of the semiconductor substrate. As a result, the area efficiency of the elements in the semiconductor substrate is poor, which has been an obstacle to increasing the degree of integration.

そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、面積効率を向上して、集積度を高めた半導体装置及びその製造方法を提供することにある。   Accordingly, the present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor device with improved area efficiency and increased integration, and a method for manufacturing the same.

本発明の一態様に係わる半導体装置は、ソース領域及びウェル領域を貫通してドリフト領域に至る溝の側部にゲート絶縁膜を介して埋め込まれたゲート電極と、層間絶縁膜を介してゲート電極により囲まれたコンタクトホールの内部に埋め込まれたアノード領域と、ゲート電極の底面にゲート絶縁膜を介して隣接する第２導電型の第１の電界緩和領域とを備える。アノード領域の底面は第１導電型の半導体領域と接合してダイオードを形成する。   A semiconductor device according to one embodiment of the present invention includes a gate electrode embedded in a side portion of a trench that penetrates a source region and a well region and reaches a drift region through a gate insulating film, and a gate electrode through an interlayer insulating film And an anode region buried in the contact hole surrounded by the gate electrode, and a first electric field relaxation region of the second conductivity type adjacent to the bottom surface of the gate electrode through a gate insulating film. The bottom surface of the anode region is joined to the first conductivity type semiconductor region to form a diode.

図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention. 図２Ａは、図１に示す半導体装置の製造方法を示す工程断面図であり、Ｎ＋型炭化珪素基体１上にドリフト領域２が形成された様子を示す。FIG. 2A is a process cross-sectional view showing the method of manufacturing the semiconductor device shown in FIG. 1 and shows a state where drift region 2 is formed on N + type silicon carbide substrate 1. 図２Ｂは、図１に示す半導体装置の製造方法を示す工程断面図であり、ウェル領域３、Ｎ＋型ソース領域４を形成した様子を示す。FIG. 2B is a process cross-sectional view illustrating the manufacturing method of the semiconductor device shown in FIG. 1 and shows a state in which the well region 3 and the N + type source region 4 are formed. 図２Ｃは、図１に示す半導体装置の製造方法を示す工程断面図であり、溝５を形成した様子を示す。2C is a process cross-sectional view illustrating the method for manufacturing the semiconductor device illustrated in FIG. 1 and illustrates a state in which the groove 5 is formed. 図２Ｄは、図１に示す半導体装置の製造方法を示す工程断面図であり、マスクパターン（２０、２６）を形成した様子を示す。FIG. 2D is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 1 and illustrates a state in which the mask patterns (20, 26) are formed. 図２Ｅは、図１に示す半導体装置の製造方法を示す工程断面図であり、第１の電界緩和領域２３を形成した様子を示す。FIG. 2E is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 1 and illustrates a state in which the first electric field relaxation region 23 is formed. 図２Ｆは、図１に示す半導体装置の製造方法を示す工程断面図であり、マスクパターン（２０、２６）を除去した様子を示す。FIG. 2F is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 1 and illustrates a state where the mask patterns (20, 26) are removed. 図２Ｇ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７を形成した様子を示す。2G (a) and 2 (b) are process cross-sectional views illustrating a method for manufacturing the semiconductor device shown in FIG. 1, and show a state in which the gate insulating film 7 is formed. 図２Ｈ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート電極材料８を堆積した様子を示す。2H (a) and 2 (b) are process cross-sectional views illustrating the method of manufacturing the semiconductor device shown in FIG. 1, and show a state where the gate electrode material 8 is deposited. 図２Ｉ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、マスク層１４’を形成した様子を示す。FIGS. 2I (a) and 2 (b) are process cross-sectional views illustrating a method of manufacturing the semiconductor device shown in FIG. 1 and show a state in which a mask layer 14 'is formed. 図２Ｊ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート電極８をパターンニングした様子を示す。2J (a) and 2 (b) are process cross-sectional views illustrating the method for manufacturing the semiconductor device shown in FIG. 1, and show how the gate electrode 8 is patterned. 図２Ｋ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７をパターンニングした様子を示す。2K (a) and 2 (b) are process cross-sectional views illustrating a method of manufacturing the semiconductor device shown in FIG. 1, and show how the gate insulating film 7 is patterned. 図２Ｌ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、層間絶縁膜９を形成した様子を示す。2L (a) and 2 (b) are process cross-sectional views illustrating a method of manufacturing the semiconductor device shown in FIG. 1, and show a state in which an interlayer insulating film 9 is formed. 図２Ｍ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、アノード領域１５となる半導体材料を堆積した様子を示す。2M (a) and 2 (b) are process cross-sectional views illustrating a method of manufacturing the semiconductor device shown in FIG. 1, and show a state in which a semiconductor material to be the anode region 15 is deposited. 図２Ｎ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、半導体材料のエッチバックによりアノード領域１５を形成した様子を示す。FIGS. 2N (a) and 2 (b) are process cross-sectional views illustrating the method for manufacturing the semiconductor device shown in FIG. 1 and show how the anode region 15 is formed by etching back the semiconductor material. 図２Ｏ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート電極８一部を露出するために層間絶縁膜９をパタンーニングを行った様子を示す。FIGS. 2O (a) and 2 (b) are process cross-sectional views illustrating the method of manufacturing the semiconductor device shown in FIG. 1, and show how the interlayer insulating film 9 is patterned to expose a part of the gate electrode 8. FIG. . 図２Ｐ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ソース電極１３、及びドレイン電極１２を形成した様子を示す。2P (a) and 2 (b) are process cross-sectional views illustrating the manufacturing method of the semiconductor device shown in FIG. 1, and show how the source electrode 13 and the drain electrode 12 are formed. 図２Ｑ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ソース電極１３とゲート電極８を電気的に絶縁した様子を示す。FIGS. 2Q (a) and 2 (b) are process cross-sectional views illustrating the manufacturing method of the semiconductor device shown in FIG. 1 and show a state where the source electrode 13 and the gate electrode 8 are electrically insulated. 図３は、第１実施形態の第１変形例に係る半導体装置の構成を示す断面図である。FIG. 3 is a cross-sectional view showing the configuration of the semiconductor device according to the first modification of the first embodiment. 図４は、第１実施形態の第２変形例に係る半導体装置の構成を示す断面図である。FIG. 4 is a cross-sectional view showing a configuration of a semiconductor device according to a second modification of the first embodiment. 図５は、第１実施形態の第３変形例に係る半導体装置の構成を示す断面図である。FIG. 5 is a cross-sectional view showing a configuration of a semiconductor device according to a third modification of the first embodiment. 図６は、第１実施形態の第４変形例に係る半導体装置の構成を示す断面図である。FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device according to a fourth modification of the first embodiment. 図７は、第１実施形態の第５変形例に係る半導体装置の構成を示す断面図である。FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device according to a fifth modification of the first embodiment. 図８は、本発明の第２実施形態に係る半導体装置の構成を示す断面図である。FIG. 8 is a cross-sectional view showing a configuration of a semiconductor device according to the second embodiment of the present invention. 図９Ａは、図８に示す半導体装置の製造方法を示す工程断面図であり、溝５の底部の直下に、第１の電界緩和領域２３が形成された様子を示す。FIG. 9A is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 8 and illustrates a state in which the first electric field relaxation region 23 is formed immediately below the bottom of the groove 5. 図９Ｂは、図８に示す半導体装置の製造方法を示す工程断面図であり、マスク層２８を堆積した様子を示す。FIG. 9B is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 8 and illustrates a state where the mask layer 28 is deposited. 図９Ｃは、図８に示す半導体装置の製造方法を示す工程断面図であり、溝５の側部にマスク層２８を選択的に残した様子を示す。FIG. 9C is a process cross-sectional view illustrating the method for manufacturing the semiconductor device illustrated in FIG. 8 and illustrates a state in which the mask layer 28 is selectively left on the side of the groove 5. 図９Ｄは、図８に示す半導体装置の製造方法を示す工程断面図であり、マスク層２８が形成されていない溝５の底部に導電領域２４を形成した様子を示す。FIG. 9D is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 8 and illustrates a state where the conductive region 24 is formed at the bottom of the groove 5 where the mask layer 28 is not formed. 図１０Ａは、第２実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、コンタクトホール１０の底部に表出した導電領域２４の一部を除去した様子を示す。FIG. 10A is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the first modification of the second embodiment, and shows a state where a part of the conductive region 24 exposed at the bottom of the contact hole 10 is removed. 図１０Ｂは、第２実施形態の第１変形例に係る半導体装置の構成を示す断面図である。FIG. 10B is a cross-sectional view showing the configuration of the semiconductor device according to the first modification example of the second embodiment. 図１１は、第２実施形態の第２変形例に係る半導体装置の構成を示す断面図である。FIG. 11 is a cross-sectional view illustrating a configuration of a semiconductor device according to a second modification of the second embodiment. 図１２は、第３実施形態に係る半導体装置の構成を示す断面図である。FIG. 12 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment. 図１３Ａは、図１２に示す半導体装置の製造方法を示す工程断面図であり、ウェル領域３、Ｎ＋型ソース領域４を形成した様子を示す。FIG. 13A is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 12 and illustrates a state in which the well region 3 and the N + type source region 4 are formed. 図１３Ｂは、図１２に示す半導体装置の製造方法を示す工程断面図であり、マスク層１４の上にレジストパターン２０を形成した様子を示す。FIG. 13B is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 12 and illustrates a state in which the resist pattern 20 is formed on the mask layer 14. 図１３Ｃは、図１２に示す半導体装置の製造方法を示す工程断面図であり、マスク層１４の形状を加工した様子を示す。FIG. 13C is a process cross-sectional view illustrating the method for manufacturing the semiconductor device illustrated in FIG. 12 and illustrates a state in which the shape of the mask layer 14 is processed. 図１３Ｄは、図１２に示す半導体装置の製造方法を示す工程断面図であり、マスク層２０’を形成した様子を示す。FIG. 13D is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 12, and illustrates a state in which the mask layer 20 'is formed. 図１３Ｅは、図１２に示す半導体装置の製造方法を示す工程断面図であり、マスク層１４の形状を再び加工した様子を示す。FIG. 13E is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 12 and illustrates a state in which the shape of the mask layer 14 is processed again. 図１３Ｆは、図１２に示す半導体装置の製造方法を示す工程断面図であり、溝５を形成した様子を示す。FIG. 13F is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 12 and illustrates a state in which the groove 5 is formed. 図１３Ｇは、図１２に示す半導体装置の製造方法を示す工程断面図であり、第１の電界緩和領域２３を形成した様子を示す。FIG. 13G is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 12 and illustrates a state in which the first electric field relaxation region 23 is formed. 図１３Ｈは、図１２に示す半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７、ゲート電極８及び層間絶縁膜９を形成した様子を示す。FIG. 13H is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 12 and illustrates a state in which the gate insulating film 7, the gate electrode 8, and the interlayer insulating film 9 are formed. 図１３Ｉは、図１２に示す半導体装置の製造方法を示す工程断面図であり、コンタクトホール１０から表出する第１の電界緩和領域２３を除去した様子を示す。13I is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 12 and illustrates a state where the first electric field relaxation region 23 exposed from the contact hole 10 is removed. 図１４Ａは、第３実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、角部ＥＧが底部ＢＴよりも低い溝５を形成した様子を示す。FIG. 14A is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first modification example of the third embodiment, and illustrates a state in which the groove 5 having the corner EG lower than the bottom BT is formed. 図１４Ｂは、第３実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、第１の電界緩和領域２３を形成した様子を示す。FIG. 14B is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first modification example of the third embodiment, and illustrates a state in which the first electric field relaxation region 23 is formed. 図１４Ｃは、第３実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７、ゲート電極８及び層間絶縁膜９を形成した様子を示す。FIG. 14C is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first modification example of the third embodiment, and illustrates how the gate insulating film 7, the gate electrode 8, and the interlayer insulating film 9 are formed. 図１４Ｄは、第３実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、コンタクトホール１０から表出する第１の電界緩和領域２３を除去した様子を示す。FIG. 14D is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the first modification example of the third embodiment, and illustrates a state where the first electric field relaxation region 23 exposed from the contact hole 10 is removed. 図１４Ｅは、第３実施形態の第１変形例に係る半導体装置の構造を示す断面図である。FIG. 14E is a cross-sectional view showing the structure of the semiconductor device according to the first modification example of the third embodiment. 図１５Ａは、第３実施形態の第２変形例に係る半導体装置の製造方法を示す工程断面図であり、図１４Ｂに示す状態において、アニール処理を実施することにより、溝５の角部を丸くした様子を示す。FIG. 15A is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the second modification of the third embodiment. In the state illustrated in FIG. 14B, the corners of the groove 5 are rounded by performing an annealing process. Shows how it was done. 図１５Ｂは、第３実施形態の第２変形例に係る半導体装置の構造を示す断面図である。FIG. 15B is a cross-sectional view illustrating the structure of the semiconductor device according to the second modification of the third embodiment. 図１６は、第４実施形態に係る半導体装置の構造を示す断面図である。FIG. 16 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment. 図１７Ａは、図１６に示す半導体装置の製造方法を示す工程断面図であり、第２の電界緩和領域２５を形成するためのマスク層２０を形成した様子を示す。FIG. 17A is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 16 and illustrates a state in which the mask layer 20 for forming the second electric field relaxation region 25 is formed. 図１７Ｂは、図１６に示す半導体装置の製造方法を示す工程断面図であり、第２の電界緩和領域２５を形成した様子を示す。FIG. 17B is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 16 and illustrates a state in which the second electric field relaxation region 25 is formed. 図１７Ｃは、図１６に示す半導体装置の製造方法を示す工程断面図であり、コンタクト領域２６を形成するためのマスク層２０’を形成した様子を示す。FIG. 17C is a process cross-sectional view illustrating the method for manufacturing the semiconductor device illustrated in FIG. 16 and illustrates a state in which the mask layer 20 ′ for forming the contact region 26 is formed. 図１７Ｄは、図１６に示す半導体装置の製造方法を示す工程断面図であり、コンタクト領域２６を形成した様子を示す。FIG. 17D is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 16 and illustrates a state where the contact region 26 is formed. 図１８は、第４実施形態の第１変形例に係る半導体装置の構造を示す断面図である。FIG. 18 is a cross-sectional view showing the structure of the semiconductor device according to the first modification of the fourth embodiment. 図１９は、第４実施形態の第２変形例に係る半導体装置の構造を示す断面図である。FIG. 19 is a cross-sectional view showing a structure of a semiconductor device according to a second modification of the fourth embodiment. 図２０は、第５実施形態に係る半導体装置の構造を示す断面図である。FIG. 20 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment. 図２１Ａは、図２０に示す半導体装置の製造方法を示す工程断面図であり、溝５及び保護溝２７を同時に形成した様子を示す。FIG. 21A is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 20 and illustrates a state in which the groove 5 and the protective groove 27 are formed at the same time. 図２１Ｂは、図２０に示す半導体装置の製造方法を示す工程断面図であり、溝５を保護するためのマスク層２０に形成した様子を示す。21B is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 20 and illustrates a state in which the mask layer 20 for protecting the groove 5 is formed. 図２１Ｃは、図２０に示す半導体装置の製造方法を示す工程断面図であり、溝５を保護するためのマスク層２０’に形成した様子を示す。FIG. 21C is a process cross-sectional view illustrating the manufacturing method of the semiconductor device illustrated in FIG. 20 and illustrates a state in which the mask layer 20 ′ for protecting the groove 5 is formed. 図２２は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５が一方向に延び、一定間隔でコンタクトホール１０が形成されている例を示す。FIG. 22 is a top view showing a planar layout of the semiconductor device according to the sixth embodiment, showing an example in which the grooves 5 extend in one direction and the contact holes 10 are formed at regular intervals. 図２３は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、コンタクトホール１０が互い違いに形成されている例を示す。FIG. 23 is a top view showing a planar layout of the semiconductor device according to the sixth embodiment, and shows an example in which the contact holes 10 are alternately formed. 図２４は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５が直交する２つの方向に延び、その交点にコンタクトホール１０が形成されている例を示す。FIG. 24 is a top view showing a planar layout of the semiconductor device according to the sixth embodiment, showing an example in which the groove 5 extends in two orthogonal directions and a contact hole 10 is formed at the intersection. 図２５は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５がハニカム構造を有し、その交点にコンタクトホール１０が形成されている例を示す。FIG. 25 is a top view showing a planar layout of the semiconductor device according to the sixth embodiment, and shows an example in which the groove 5 has a honeycomb structure and the contact hole 10 is formed at the intersection. 図２６は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５が一方向に延び、コンタクトホール１０も同様に一方向に延びている例を示す。FIG. 26 is a top view showing a planar layout of the semiconductor device according to the sixth embodiment, showing an example in which the groove 5 extends in one direction and the contact hole 10 also extends in one direction. 図２７は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５が直交する２つの方向に延び、コンタクトホール１０も同様に直交する２つの方向に延びている例を示す。FIG. 27 is a top view showing a planar layout of the semiconductor device according to the sixth embodiment, in which the groove 5 extends in two orthogonal directions, and the contact hole 10 also extends in two orthogonal directions. Show. 図２８は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５がハニカム構造を有し、コンタクトホール１０も同様にハニカム構造を有している例を示す。FIG. 28 is a top view showing a planar layout of the semiconductor device according to the sixth embodiment, and shows an example in which the groove 5 has a honeycomb structure and the contact hole 10 has a honeycomb structure as well. 図２９は、第７実施形態に係る半導体装置の構造を示す断面図である。FIG. 29 is a cross-sectional view showing the structure of the semiconductor device according to the seventh embodiment. 図３０Ａは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７を形成した様子を示す。FIG. 30A is a process sectional view showing the method for manufacturing the semiconductor device according to the seventh embodiment, and shows a state in which the gate insulating film 7 is formed. 図３０Ｂは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート電極材料８を堆積した様子を示す。FIG. 30B is a process sectional view showing the method for manufacturing the semiconductor device according to the seventh embodiment, and shows a state in which the gate electrode material 8 is deposited. 図３０Ｃは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、マスク層１４’を形成した様子を示す。FIG. 30C is a process sectional view showing the method for manufacturing the semiconductor device according to the seventh embodiment, and shows a state in which the mask layer 14 ′ is formed. 図３０Ｄは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート電極８をパターニングした様子を示す。FIG. 30D is a process sectional view showing the method for manufacturing the semiconductor device according to the seventh embodiment, and shows a state in which the gate electrode 8 is patterned. 図３０Ｅは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７をパターニングした様子を示す。FIG. 30E is a process sectional view showing the method for manufacturing the semiconductor device according to the seventh embodiment, and shows a state in which the gate insulating film 7 is patterned. 図３０Ｆは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、層間絶縁膜９を形成した様子を示す。FIG. 30F is a process sectional view showing the method for manufacturing the semiconductor device according to the seventh embodiment, and shows a state in which the interlayer insulating film 9 has been formed. 図３０Ｇは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、マスク層１４”を形成した様子を示す。FIG. 30G is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the seventh embodiment, and illustrates a state in which the mask layer 14 ″ is formed. 図３０Ｈは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート電極８一部を露出するために層間絶縁膜９をパタンーニングを行った様子を示す。FIG. 30H is a process sectional view showing the method for manufacturing the semiconductor device according to the seventh embodiment, and shows a state in which the interlayer insulating film 9 is patterned to expose a part of the gate electrode 8. 図３０Ｉは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ソース電極１３及びドレイン電極１２を形成した様子を示す。FIG. 30I is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the seventh embodiment, and illustrates how the source electrode 13 and the drain electrode 12 are formed. 図３０Ｊは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ソース電極１３とゲート電極８を電気的に絶縁した様子を示す。FIG. 30J is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the seventh embodiment, and illustrates how the source electrode 13 and the gate electrode 8 are electrically insulated. 図３１は、第８実施形態に係る半導体装置の構造を示す断面図である。FIG. 31 is a cross-sectional view showing the structure of the semiconductor device according to the eighth embodiment. 図３２Ａは、第８実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７ｂを形成した様子を示す。FIG. 32A is a process sectional view showing the method for manufacturing the semiconductor device according to the eighth embodiment, and shows a state in which the gate insulating film 7b is formed. 図３２Ｂは、第８実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７ｂをパターニングした様子を示す。FIG. 32B is a process sectional view showing the method for manufacturing the semiconductor device according to the eighth embodiment, and shows a state in which the gate insulating film 7b is patterned. 図３２Ｃは、第８実施形態に係る半導体装置の製造方法を示す工程断面図であり、層間絶縁膜９を形成した様子を示す。FIG. 32C is a process sectional view showing the method for manufacturing the semiconductor device according to the eighth embodiment, and shows a state in which the interlayer insulating film 9 is formed. 図３２Ｄは、第８実施形態に係る半導体装置の製造方法を示す工程断面図であり、アノード領域１５となる半導体材料を堆積した様子を示す。FIG. 32D is a process sectional view showing the method for manufacturing the semiconductor device according to the eighth embodiment, and shows a state in which a semiconductor material to be the anode region 15 is deposited. 図３３は、第９実施形態に係る半導体装置の構造を示す断面図である。FIG. 33 is a cross-sectional view showing the structure of the semiconductor device according to the ninth embodiment. 図３４Ａは、第９実施形態に係る半導体装置の製造方法を示す工程断面図であり、第２アノード領域２２を形成した様子を示す。FIG. 34A is a process sectional view showing the method for manufacturing the semiconductor device according to the ninth embodiment, and shows a state in which the second anode region 22 is formed. 図３４Ｂは、第９実施形態に係る半導体装置の製造方法を示す工程断面図であり、第１アノード領域２１となる半導体材料を堆積した様子を示す。FIG. 34B is a process sectional view showing the method for manufacturing the semiconductor device according to the ninth embodiment, and shows a state in which the semiconductor material to be the first anode region 21 is deposited. 図３４Ｃは、第９実施形態に係る半導体装置の製造方法を示す工程断面図であり、第１アノード領域２１を形成した様子を示す。FIG. 34C is a process sectional view showing the method for manufacturing the semiconductor device according to the ninth embodiment, and shows a state in which the first anode region 21 is formed. 図３５は、第１０実施形態に係る半導体装置の構造を示す断面図である。FIG. 35 is a cross-sectional view showing the structure of the semiconductor device according to the tenth embodiment.

図面を参照して、本発明の実施形態を説明する。図面の記載において同一部分には同一符号を付し説明を省略する。実施形態では、Ｎ型を第１導電型とし、Ｐ型を第２導電型として説明するが、Ｐ型を第１導電型とし、Ｎ型を第２導電型としても良い。理解を促進するために、図面における半導体装置の縦方向（積層方向）の長さを、横方向（主面方向）の長さに比べて拡大して表記している。   Embodiments of the present invention will be described with reference to the drawings. In the description of the drawings, the same parts are denoted by the same reference numerals and description thereof is omitted. In the embodiment, the N type is described as the first conductivity type and the P type is described as the second conductivity type. However, the P type may be the first conductivity type and the N type may be the second conductivity type. In order to facilitate understanding, the length in the vertical direction (stacking direction) of the semiconductor device in the drawing is shown in an enlarged manner as compared with the length in the horizontal direction (main surface direction).

［第１実施形態の説明］
＜半導体装置の構成＞
図１を参照して、本発明の第１実施形態に係わる半導体装置の構成を説明する。第１実施形態に係る半導体装置は、半導体基板の一例としてＮ型高濃度のＮ＋型炭化珪素基体１を有する。Ｎ＋型炭化珪素基体１の一方の主面（以後、「表面」という）上に、炭化珪素（ＳｉＣ）からなるＮ型低濃度のドリフト領域２が形成されている。[Description of First Embodiment]
<Configuration of semiconductor device>
The configuration of the semiconductor device according to the first embodiment of the present invention will be described with reference to FIG. The semiconductor device according to the first embodiment includes an N-type high concentration N + type silicon carbide substrate 1 as an example of a semiconductor substrate. An N-type low concentration drift region 2 made of silicon carbide (SiC) is formed on one main surface (hereinafter referred to as “surface”) of N + type silicon carbide substrate 1.

ドリフト領域２の内部に、Ｐ型ウェル領域３が形成されている。Ｐ型ウェル領域３は、ドリフト領域２の主面を含む、ドリフト領域２の上部の領域に形成されている。Ｐ型ウェル領域３の内部に、Ｎ＋型ソース領域４が形成されている。Ｎ＋型ソース領域４は、Ｐ型ウェル領域３の主面を含む、Ｐ型ウェル領域３の上部の領域に形成されている。   A P-type well region 3 is formed inside the drift region 2. P-type well region 3 is formed in a region above drift region 2 including the main surface of drift region 2. An N + type source region 4 is formed inside the P type well region 3. The N + type source region 4 is formed in an upper region of the P type well region 3 including the main surface of the P type well region 3.

Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５の側部に、ゲート絶縁膜７を介してゲート電極８が埋め込まれている。ゲート電極８は、ゲート絶縁膜７を介して、溝５の側面に表出するＮ＋型ソース領域４及びＰ型ウェル領域３及びドリフト領域２に隣接する。溝５は、図１の半導体装置の製造工程の途中において形成される。ゲート絶縁膜７は、ゲート電極８の底面と溝５の底面の間、及びゲート電極８の内外側面のうちの外側の側面と溝５の側面との間をそれぞれ離間している。ゲート電極８は、層間絶縁膜９により被覆されている。層間絶縁膜９は、ゲート電極８の内側の側面及び上面を被覆している。   A gate electrode 8 is buried via a gate insulating film 7 on the side of the trench 5 that penetrates the N + type source region 4 and the P type well region 3 and reaches the drift region 2. The gate electrode 8 is adjacent to the N + type source region 4, the P type well region 3, and the drift region 2 exposed on the side surface of the trench 5 through the gate insulating film 7. The groove 5 is formed during the manufacturing process of the semiconductor device of FIG. The gate insulating film 7 is spaced apart between the bottom surface of the gate electrode 8 and the bottom surface of the groove 5 and between the outer side surface of the inner and outer surfaces of the gate electrode 8 and the side surface of the groove 5. The gate electrode 8 is covered with an interlayer insulating film 9. The interlayer insulating film 9 covers the inner side surface and the upper surface of the gate electrode 8.

層間絶縁膜９を介してゲート電極８により囲まれたコンタクトホール１０の内部に、Ｐ型のアノード領域１５が埋め込まれている。層間絶縁膜９は、ゲート電極８の内側の側面とアノード領域１５との側面との間を離間している。図１の断面図は、コンタクトホール１０を通る、Ｎ＋型炭化珪素基体１の表面に垂直な切断面を示している。図１の断面図に対応する半導体装置の平面構造は図２２を参照して後述する。アノード領域１５の底面は、「第１導電型の半導体領域」の一例としてのＮ型のドリフト領域２と接合してダイオードを形成する。   A P-type anode region 15 is buried in the contact hole 10 surrounded by the gate electrode 8 through the interlayer insulating film 9. The interlayer insulating film 9 is separated from the inner side surface of the gate electrode 8 and the side surface of the anode region 15. The cross-sectional view of FIG. 1 shows a cut surface that passes through the contact hole 10 and is perpendicular to the surface of the N + type silicon carbide substrate 1. The planar structure of the semiconductor device corresponding to the cross-sectional view of FIG. 1 will be described later with reference to FIG. The bottom surface of the anode region 15 is joined to the N type drift region 2 as an example of the “first conductivity type semiconductor region” to form a diode.

ゲート電極８の底面にゲート絶縁膜７を介して、Ｐ型の第１の電界緩和領域２３が隣接している。第１の電界緩和領域２３は、溝５の底面の直下に形成されている。ゲート絶縁膜７は、ゲート電極８の底面と第１の電界緩和領域２３の上面との間を離間している。第１の電界緩和領域２３は、溝５の角部に接している。   A P-type first electric field relaxation region 23 is adjacent to the bottom surface of the gate electrode 8 via the gate insulating film 7. The first electric field relaxation region 23 is formed immediately below the bottom surface of the groove 5. The gate insulating film 7 is spaced from the bottom surface of the gate electrode 8 and the top surface of the first electric field relaxation region 23. The first electric field relaxation region 23 is in contact with the corner of the groove 5.

Ｎ＋型ソース領域４、層間絶縁膜９及びアノード領域１５の上に、ソース電極１３が形成されている。ソース電極１３は、Ｐ型ウェル領域３、Ｎ＋型ソース領域４、及びアノード領域１５に電気的に低抵抗で接続、つまりオーミック接続している。ゲート電極８とソース電極１３は、層間絶縁膜９により絶縁されている。Ｎ＋型炭化珪素基体１の裏面には、ドレイン電極１２がオーミック接続されている。   A source electrode 13 is formed on the N + type source region 4, the interlayer insulating film 9 and the anode region 15. The source electrode 13 is electrically connected to the P-type well region 3, the N + -type source region 4, and the anode region 15 with low resistance, that is, ohmic connection. The gate electrode 8 and the source electrode 13 are insulated by the interlayer insulating film 9. A drain electrode 12 is ohmically connected to the back surface of the N + type silicon carbide substrate 1.

即ち、図１に示す半導体装置は、Ｎ＋型炭化珪素基体１の表面上に形成されたＮ型のドリフト領域２と、ドリフト領域２内に形成されたＰ型ウェル領域３と、Ｐ型ウェル領域３内に形成されたＮ＋型ソース領域４と、Ｐ型ウェル領域３に形成された溝５と、ゲート絶縁膜７を介して溝５内に形成したゲート電極８とを含むトランジスタを有している。更に、図１に示す半導体装置は、ドリフト領域２をカソード領域とし、カソード領域と接触するＰ型のアノード領域１５を含むダイオードを有している。   That is, the semiconductor device shown in FIG. 1 includes an N type drift region 2 formed on the surface of an N + type silicon carbide substrate 1, a P type well region 3 formed in the drift region 2, and a P type well region. A transistor including an N + type source region 4 formed in the trench 3, a trench 5 formed in the P-type well region 3, and a gate electrode 8 formed in the trench 5 through the gate insulating film 7. Yes. Further, the semiconductor device shown in FIG. 1 has a diode including a P-type anode region 15 in contact with the drift region 2 as a cathode region and in contact with the cathode region.

＜半導体装置の製造方法＞
次に、図２Ａ〜図２Ｑを参照して、図１に示した半導体装置を製造する際の処理手順について説明する。<Method for Manufacturing Semiconductor Device>
Next, with reference to FIGS. 2A to 2Q, a processing procedure for manufacturing the semiconductor device shown in FIG. 1 will be described.

初めに、図２Ａに示すように、Ｎ＋型炭化珪素基体１上に、Ｎ−型炭化珪素エピタキシャル層からなるドリフト領域２が形成された材料を用意する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在し、本実施形態では代表的な４Ｈとして説明する。   First, as shown in FIG. 2A, a material in which a drift region 2 made of an N− type silicon carbide epitaxial layer is formed on an N + type silicon carbide substrate 1 is prepared. There are several polytypes (crystal polymorphs) in silicon carbide, and this embodiment will be described as representative 4H.

Ｎ＋型炭化珪素基体１は、数十〜数百μｍ程度の厚みを有する。Ｎ−型のドリフト領域２は、例えば、不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが数μｍ〜数十μｍとして形成される。N + type silicon carbide substrate 1 has a thickness of about several tens to several hundreds of μm. The N− type drift region 2 is formed with an impurity concentration of 1 × 10 14 to 1 × 10 18 cm −3 and a thickness of several μm to several tens of μm, for example.

次に、図２Ｂに示すように、不純物のイオン注入によって、ドリフト領域２の内部にＰ型ウェル領域３、及びＮ＋型ソース領域４を形成する。ここで、イオン注入領域をパターニングするために、下記の処理により、ドリフト領域２上にマスク層を形成する。   Next, as shown in FIG. 2B, a P-type well region 3 and an N + type source region 4 are formed in the drift region 2 by ion implantation of impurities. Here, in order to pattern the ion implantation region, a mask layer is formed on the drift region 2 by the following process.

マスク層としては、シリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次に、マスク層上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク層をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等の、ドライエッチングを用いることができる。   A silicon oxide film can be used as the mask layer, and a thermal CVD method or a plasma CVD method can be used as the deposition method. Next, a resist is patterned on the mask layer (not shown). As a patterning method, a general photolithography method can be used. The mask layer is etched using the patterned resist as a mask. As an etching method, dry etching such as wet etching using hydrofluoric acid or reactive ion etching can be used.

次に、レジストを酸素プラズマや硫酸等で除去する。マスク層をマスクにして、Ｐ型及びＮ型不純物をそれぞれイオン注入し、Ｐ型ウェル領域３、及びＮ＋型ソース領域４を形成する。Ｐ型不純物としては、アルミニウム（Ａｌ）やボロン（Ｂ）を用いることができる。また、Ｎ型不純物としては窒素（Ｎ）を用いることができる。   Next, the resist is removed with oxygen plasma or sulfuric acid. Using the mask layer as a mask, P-type and N-type impurities are ion-implanted to form a P-type well region 3 and an N + type source region 4. Aluminum (Al) or boron (B) can be used as the P-type impurity. Nitrogen (N) can be used as the N-type impurity.

この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制することができる。イオン注入後、例えばフッ酸を用いたウェットエッチングによって、マスク層を除去する。次いで、熱処理することでイオン注入した不純物を活性化する。熱処理温度としては、１７００℃程度の温度を用いることができ、雰囲気としてアルゴンや窒素を用いることができる。こうして、図２Ｂに示すＰ型ウェル領域３、及びＮ＋型ソース領域４が形成される。   At this time, by performing ion implantation while the substrate temperature is heated to about 600 ° C., it is possible to suppress the occurrence of crystal defects in the implanted region. After the ion implantation, the mask layer is removed by, for example, wet etching using hydrofluoric acid. Next, the ion-implanted impurity is activated by heat treatment. As the heat treatment temperature, a temperature of about 1700 ° C. can be used, and argon or nitrogen can be used as the atmosphere. In this way, the P-type well region 3 and the N + type source region 4 shown in FIG. 2B are formed.

次に、図２Ｃに示すように、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。この処理では、まず、Ｎ＋型ソース領域４上にマスク層１４を形成する。マスク層１４としては、前述した図２Ｂに示した処理と同様に、パターニングされた絶縁膜を使用することができる。   Next, as shown in FIG. 2C, a trench 5 is formed that penetrates the N + type source region 4 and the P type well region 3 and reaches the drift region 2. In this process, first, a mask layer 14 is formed on the N + type source region 4. As the mask layer 14, a patterned insulating film can be used in the same manner as the process shown in FIG. 2B described above.

その後、マスク層１４をマスクとして溝５を形成する。溝５を形成する好適な例として、ドライエッチング法を用いることができる。この際、溝５の深さは、Ｐ型ウェル領域３の深さより深くする必要がある。つまり、溝５はドリフト領域２の内部に達する深さとする。   Thereafter, the groove 5 is formed using the mask layer 14 as a mask. As a preferred example of forming the groove 5, a dry etching method can be used. At this time, the depth of the groove 5 needs to be deeper than the depth of the P-type well region 3. That is, the groove 5 has a depth reaching the inside of the drift region 2.

次に、図２Ｄに示すように、マスク層１４の主面及び溝５の内面にレジストを塗布し、マスクを用いてレジストの露光及び現像を行う。現像後のレジストパターン（２０、２９）の断面形状は図２Ｄに示す。レジストパターン（２０、２９）には、マスク層１４上に形成されるレジストパターン２９と、溝５の底面のうちアノード領域１５が形成される領域に形成されるレジストパターン２０とが含まれる。よって、レジストパターン（２０、２９）の開口からは、溝５の底面のうち、ゲート電極８、ゲート絶縁膜７、及び層間絶縁膜９が形成される領域が露出する。溝５の底面のうち、ゲート電極８、ゲート絶縁膜７、及び層間絶縁膜９が形成される領域には、ドリフト領域２が露出している。   Next, as shown in FIG. 2D, a resist is applied to the main surface of the mask layer 14 and the inner surface of the groove 5, and the resist is exposed and developed using a mask. The cross-sectional shape of the resist pattern (20, 29) after development is shown in FIG. 2D. The resist pattern (20, 29) includes a resist pattern 29 formed on the mask layer 14 and a resist pattern 20 formed in a region where the anode region 15 is formed in the bottom surface of the groove 5. Therefore, a region where the gate electrode 8, the gate insulating film 7, and the interlayer insulating film 9 are formed in the bottom surface of the trench 5 is exposed from the opening of the resist pattern (20, 29). In the bottom surface of the trench 5, the drift region 2 is exposed in a region where the gate electrode 8, the gate insulating film 7, and the interlayer insulating film 9 are formed.

次に、図２Ｅに示すように、レジストパターン（２０、２９）の開口から露出する溝５の底面の直下に、第１の電界緩和領域２３を形成する。形成方法の例として、アルミニウム、ボロンなどのＰ型半導体を形成できる不純物をウェハーに注入することで形成可能である。例として、アルミニウムのイオンの場合、不純物の濃度は１×１０１８ｃｍ−３であり、注入する深さは０．２マイクロメートル（μｍ）である。Next, as shown in FIG. 2E, a first electric field relaxation region 23 is formed immediately below the bottom surface of the groove 5 exposed from the opening of the resist pattern (20, 29). As an example of the formation method, it can be formed by injecting an impurity capable of forming a P-type semiconductor such as aluminum or boron into a wafer. As an example, in the case of aluminum ions, the impurity concentration is 1 × 10 18 cm −3 and the implantation depth is 0.2 micrometers (μm).

続いて、図２Ｆに示すように、レジストパターン（２０、２９）を除去し、注入された不純物を活性化するために、活性化アニールを行う。これにより、溝５の底面のうち、ゲート電極８、ゲート絶縁膜７、層間絶縁膜９が形成される領域の直下に、第１の電界緩和領域２３が形成される。第１の電界緩和領域２３を形成した後、マスク層１４を除去する。例えば、マスク層１４がシリコン酸化膜の場合には、フッ酸洗浄で除去する。   Subsequently, as shown in FIG. 2F, the resist pattern (20, 29) is removed, and activation annealing is performed to activate the implanted impurities. As a result, the first electric field relaxation region 23 is formed in the bottom surface of the trench 5 immediately below the region where the gate electrode 8, the gate insulating film 7, and the interlayer insulating film 9 are formed. After forming the first electric field relaxation region 23, the mask layer 14 is removed. For example, when the mask layer 14 is a silicon oxide film, it is removed by cleaning with hydrofluoric acid.

次に、図２Ｇ（ａ）、（ｂ）に示すように、ゲート絶縁膜７を形成する。図２Ｇ（ｂ）は、図２Ｇ（ａ）のｂ−ｂ切断面に沿った断面図であり、溝５の終端の形状を示している。この処理は、熱酸化法、或いは、堆積法を用いて行うことができる。一例として、熱酸化法を採用した場合には、基体を酸素雰囲気中で、温度を１１００℃程度に加熱する。これにより、酸素に触れる該基体の全ての部分において、ゲート絶縁膜７が形成される。ゲート絶縁膜７を形成した後、Ｐ型ウェル領域３とゲート絶縁膜７との界面における界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行っても良い。Next, as shown in FIGS. 2G (a) and 2 (b), a gate insulating film 7 is formed. FIG. 2G (b) is a cross-sectional view taken along the line bb of FIG. 2G (a) and shows the shape of the end of the groove 5. This treatment can be performed using a thermal oxidation method or a deposition method. As an example, when the thermal oxidation method is adopted, the substrate is heated to about 1100 ° C. in an oxygen atmosphere. Thereby, the gate insulating film 7 is formed in all the parts of the substrate that come into contact with oxygen. After the gate insulating film 7 is formed, annealing at about 1000 ° C. is performed in an atmosphere of nitrogen, argon, N 2 O or the like in order to reduce the interface state at the interface between the P-type well region 3 and the gate insulating film 7. You can go.

なお、図２Ｈ〜図２Ｑの各々の（ｂ）は、同図（ａ）のｂ−ｂ切断面に沿った断面図を示し、溝５の終端の形状を示している。   Each of FIGS. 2H to 2Q (b) is a cross-sectional view taken along the line bb in FIG. 2 (a), and shows the shape of the end of the groove 5.

次に、図２Ｈ（ａ）、（ｂ）に示すように、ゲート絶縁膜７の表面にゲート電極８となるゲート電極材料を堆積する。ゲート電極８となるゲート電極材料は、ポリシリコンが一般的であるから、本実施形態ではポリシリコンを用いる例を説明する。ポリシリコンの堆積方法としては、減圧ＣＶＤ法を用いることができる。ポリシリコンの堆積厚さは、溝５の幅の１／２より小さい値にする。溝５をポリシリコンで埋めずに、溝５の側壁と底部に、ほぼ同一の厚さでポリシリコンを堆積することができる。例えば、溝５の幅が２μｍの場合には、ポリシリコンの厚さは１μｍよりも薄くする。また、ポリシリコン堆積後に、９５０℃でＰＯＣｌ３中においてアニール処理を施すことで、Ｎ型のポリシリコンが形成され、ゲート電極８に導電性を持たせることができる。   Next, as shown in FIGS. 2H (a) and 2 (b), a gate electrode material to be the gate electrode 8 is deposited on the surface of the gate insulating film 7. Since the gate electrode material to be the gate electrode 8 is generally polysilicon, in this embodiment, an example using polysilicon will be described. As a method for depositing polysilicon, a low pressure CVD method can be used. The deposited thickness of the polysilicon is set to a value smaller than ½ of the width of the groove 5. Polysilicon can be deposited with substantially the same thickness on the side wall and bottom of the groove 5 without filling the groove 5 with polysilicon. For example, when the width of the groove 5 is 2 μm, the thickness of the polysilicon is made thinner than 1 μm. Further, by performing an annealing process in POCl 3 at 950 ° C. after polysilicon deposition, N-type polysilicon is formed, and the gate electrode 8 can be made conductive.

その後、図２Ｉ（ａ）、（ｂ）に示すように、ゲート電極８のパッド部を形成するためのパターニングを行う。この処理では、ポリシリコンの表面にレジスト１４’を塗り、パターニングを行う。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。   Thereafter, as shown in FIGS. 2I (a) and 2 (b), patterning for forming a pad portion of the gate electrode 8 is performed. In this process, a resist 14 'is applied to the surface of the polysilicon, and patterning is performed. As a patterning method, a general photolithography method can be used.

次いで、図２Ｊ（ａ）、（ｂ）に示す処理では、ゲート電極８となるポリシリコンのエッチングを行う。エッチング後の溝５の側部、及びレジスト１４’の下部以外にポリシリコンが残らないように、ポリシリコンのエッチング量を設定する。また同時に、溝５の側部に残るポリシリコン（ゲート電極８）が、Ｐ型ウェル領域３を挟み且つドリフト領域２とＮ＋型ソース領域４の間を跨ぐように、ポリシリコンのエッチング量を設定する。エッチングは異方性エッチング法を用いる。その後、レジスト１４’を酸素プラズマや硫酸等で除去する。   Next, in the process shown in FIGS. 2J (a) and 2 (b), the polysilicon to be the gate electrode 8 is etched. The etching amount of the polysilicon is set so that the polysilicon does not remain other than the side of the groove 5 after the etching and the lower portion of the resist 14 '. At the same time, the etching amount of polysilicon is set so that the polysilicon (gate electrode 8) remaining on the side of the trench 5 sandwiches the P-type well region 3 and straddles between the drift region 2 and the N + type source region 4. To do. Etching uses an anisotropic etching method. Thereafter, the resist 14 'is removed with oxygen plasma, sulfuric acid or the like.

次に、図２Ｋ（ａ）、（ｂ）に示すように、ゲート絶縁膜７のエッチングを行う。エッチング量は、溝５の底面に形成されたゲート絶縁膜７の厚さに対して数％〜数十％のオーバーエッチングで行う。また、エッチング法として異方性エッチング法を用いる。この工程はマスクを使わずにセルフアラインでエッチングすることができる。図２Ｋ（ａ）、（ｂ）に示した処理を行うことにより、溝５の底面からドリフト領域２の一部を露出させることができる。   Next, as shown in FIGS. 2K (a) and 2 (b), the gate insulating film 7 is etched. The etching amount is several percent to several tens percent overetching with respect to the thickness of the gate insulating film 7 formed on the bottom surface of the trench 5. An anisotropic etching method is used as an etching method. This process can be performed by self-alignment without using a mask. By performing the processing shown in FIGS. 2K (a) and (b), a part of the drift region 2 can be exposed from the bottom surface of the groove 5.

次に、図２Ｌ（ａ）、（ｂ）に示すように、ゲート電極８の上に層間絶縁膜９を形成する。層間絶縁膜９は、ポリシリコンからなるゲート電極８の一部を熱酸化することにより形成される。酸素雰囲気中で、９００℃程度の温度で酸化を行う。この温度で酸化するとポリシリコンの熱酸化と同時に、炭化珪素も若干量だけ酸化される。炭化珪素表面の酸化膜を除去するために、熱酸化後フッ酸で数秒の洗浄を行う。つまり、熱酸化膜を等方的にエッチングする。図２Ｌ（ａ）、（ｂ）に示した処理を行うことにより、層間絶縁膜９を介してゲート電極８により囲まれたコンタクトホール１０が形成される。   Next, as shown in FIGS. 2L (a) and 2 (b), an interlayer insulating film 9 is formed on the gate electrode 8. The interlayer insulating film 9 is formed by thermally oxidizing a part of the gate electrode 8 made of polysilicon. Oxidation is performed at a temperature of about 900 ° C. in an oxygen atmosphere. When oxidized at this temperature, a small amount of silicon carbide is oxidized simultaneously with thermal oxidation of polysilicon. In order to remove the oxide film on the surface of silicon carbide, cleaning is performed for several seconds with hydrofluoric acid after thermal oxidation. That is, the thermal oxide film is isotropically etched. By performing the processing shown in FIGS. 2L (a) and 2 (b), the contact hole 10 surrounded by the gate electrode 8 through the interlayer insulating film 9 is formed.

次に、図２Ｍ（ａ）、（ｂ）に示すように、アノード領域１５を形成する。アノード領域１５は、メタル材料或いは半導体材料等から形成することができる。例えば、アノード領域１５としてチタン（Ｔｉ）を用いる場合は、電子ビーム蒸着法でコンタクトホール１０を埋める厚さでＴｉを堆積する。また、アノード領域１５としてポリシリコンを用いる場合は、減圧ＣＶＤ法でコンタクトホール１０を完全に埋める厚さでポリシリコンを堆積する。ポリシリコンを堆積中にＢＣｌ３ガスを投入することで、Ｐ型のポリシリコンが形成される。このように、Ｔｉ、或いはＰ型ポリシリコンは、コンタクトホール１０の内部に埋め込まれ、溝５の底面の一部、即ちコンタクトホール１０の底面に露出するドリフト領域２と接するアノード領域１５が形成される。   Next, as shown in FIGS. 2M (a) and 2 (b), an anode region 15 is formed. The anode region 15 can be formed from a metal material or a semiconductor material. For example, when titanium (Ti) is used as the anode region 15, Ti is deposited with a thickness that fills the contact hole 10 by electron beam evaporation. When polysilicon is used as the anode region 15, the polysilicon is deposited with a thickness that completely fills the contact hole 10 by low pressure CVD. P-type polysilicon is formed by introducing BCl3 gas during the deposition of polysilicon. Thus, Ti or P-type polysilicon is buried in the contact hole 10 to form an anode region 15 in contact with the drift region 2 exposed at a part of the bottom surface of the groove 5, that is, the bottom surface of the contact hole 10. The

次に、図２Ｎ（ａ）、（ｂ）に示すように、Ｎ＋型ソース領域４の主面を露出させるために、アノード領域１５のエッチングを行う。エッチングはセルフアラインで行う。この際、異方性エッチング法でも、等方性エッチング法でも良い。エッチング量はアノード領域１５の堆積量に対して数％〜数十％のオーバーエッチングが好適である。図２Ｎ（ａ）、（ｂ）に示した処理を行うことにより、コンタクトホール１０の内部にアノード領域１５を残し、Ｎ＋型ソース領域４及び層間絶縁膜９上に堆積されていたアノード領域１５を選択的に除去することができる。   Next, as shown in FIGS. 2N (a) and 2 (b), the anode region 15 is etched to expose the main surface of the N + type source region 4. Etching is self-aligned. At this time, an anisotropic etching method or an isotropic etching method may be used. The etching amount is preferably several percent to several tens percent overetching with respect to the deposition amount of the anode region 15. By performing the processing shown in FIGS. 2N (a) and 2 (b), the anode region 15 is left inside the contact hole 10, and the anode region 15 deposited on the N + type source region 4 and the interlayer insulating film 9 is removed. It can be selectively removed.

次に、図２Ｏ（ａ）、（ｂ）に示すように、ゲート電極８のパッド部分を露出するために、層間絶縁膜９のエッチングを行う。まず、レジスト１４”をマスク層として図２Ｏ（ａ）、（ｂ）に示すように、パターニングを行う。その後、層間絶縁膜９のエッチングを行う。このエッチングは、異方性エッチング法でも、等方性エッチング法でも良い。エッチング量は層間絶縁膜９の厚さに対して数％〜数十％のオーバーエッチングが好適である。エッチング後、レジスト１４”を除去する。   Next, as shown in FIGS. 2A and 2B, the interlayer insulating film 9 is etched to expose the pad portion of the gate electrode 8. First, using the resist 14 ″ as a mask layer, patterning is performed as shown in FIGS. 2O (a) and 2 (b). Thereafter, the interlayer insulating film 9 is etched. An isotropic etching method may be used, and the amount of etching is preferably several percent to several tens of percent overetching with respect to the thickness of the interlayer insulating film 9. After the etching, the resist 14 ″ is removed.

次に、図２Ｐ（ａ）、（ｂ）に示すように、ソース電極１３、及びドレイン電極１２を形成する。Ｎ＋型ソース領域４、ゲート電極８、及びアノード領域１５にオーミック接続するように、ソース電極１３を形成する。ソース電極１３は、図２Ｐ（ａ）、（ｂ）とは異なる断面において、Ｐ型ウェル領域３にもオーミック接続している。ソース電極１３としては、ニッケルシリサイドを用いるのが好適である。その他の例として、コバルトシリサイド、チタンシリサイド等の金属を用いることも可能である。堆積方法としては蒸着法、スパッタ法、ＣＶＤ法等を用いることができる。更に、ソース電極１３上にチタンやアルミを積層した積層構造としても良い。この方法でソース電極１３を形成した結果、ゲート電極８とも同電位になっている。   Next, as shown in FIGS. 2P (a) and 2 (b), the source electrode 13 and the drain electrode 12 are formed. The source electrode 13 is formed so as to be in ohmic contact with the N + type source region 4, the gate electrode 8, and the anode region 15. The source electrode 13 is also ohmically connected to the P-type well region 3 in a cross section different from that in FIGS. 2P (a) and (b). As the source electrode 13, nickel silicide is preferably used. As another example, a metal such as cobalt silicide or titanium silicide can be used. As a deposition method, an evaporation method, a sputtering method, a CVD method, or the like can be used. Furthermore, a laminated structure in which titanium or aluminum is laminated on the source electrode 13 may be employed. As a result of forming the source electrode 13 by this method, the gate electrode 8 is also at the same potential.

次いで、Ｎ＋型炭化珪素基体１の裏面に、ドレイン電極１２となるニッケルを同様にして堆積する。次に、１０００℃程度のアニールを施し、炭化珪素とニッケルを合金化させ、ニッケルシリサイドを形成し、ソース電極１３、及びドレイン電極１２を形成する。   Next, nickel to be the drain electrode 12 is similarly deposited on the back surface of the N + type silicon carbide substrate 1. Next, annealing is performed at about 1000 ° C. to alloy silicon carbide and nickel to form nickel silicide, and the source electrode 13 and the drain electrode 12 are formed.

その後、図２Ｑ（ａ）、（ｂ）に示すように、ソース電極１３とゲート電極８を電気的に絶縁する。前述した図２Ｏ（ｂ）に示した形状で、レジストをマスク層として、ソース電極１３となるメタル材料を選択的にエッチングする。そして、ソース電極１３を、アノード領域１５に接触している部分１３と、ゲート電極８に接触している部分１３’とに分離する。これにより、ソース電極１３とゲート電極８は電気的に絶縁される。図２Ｑ（ｂ）では、ソース電極１３がほぼ中央で遮断されており、ゲート電極８と絶縁されている。以上の工程を経て、図１に示す半導体装置が完成する。   Thereafter, as shown in FIGS. 2Q (a) and 2 (b), the source electrode 13 and the gate electrode 8 are electrically insulated. In the shape shown in FIG. 2O (b) described above, the metal material to be the source electrode 13 is selectively etched using the resist as a mask layer. Then, the source electrode 13 is separated into a portion 13 in contact with the anode region 15 and a portion 13 ′ in contact with the gate electrode 8. Thereby, the source electrode 13 and the gate electrode 8 are electrically insulated. In FIG. 2Q (b), the source electrode 13 is cut off at substantially the center and insulated from the gate electrode 8. Through the above steps, the semiconductor device shown in FIG. 1 is completed.

＜半導体装置の動作＞
次に、図１に示す半導体装置の、基本的な動作について説明する。図１に示す半導体装置は、ソース電極１３の電位を基準として、ドレイン電極１２に所定の正の電位を印加した状態でゲート電極８の電位を制御することで、トランジスタとして機能する。即ち、ゲート電極８とソース電極１３間の電圧を所定の閾値電圧以上にすると、ゲート電極８の側面にゲート絶縁膜７を介して隣接するＰ型ウェル領域３の側面（チャネル部）に反転層が形成される。これにより、トランジスタはオン状態となり、ドレイン電極１２からソース電極１３へ電流が流れる。<Operation of semiconductor device>
Next, basic operation of the semiconductor device illustrated in FIG. 1 will be described. The semiconductor device illustrated in FIG. 1 functions as a transistor by controlling the potential of the gate electrode 8 in a state where a predetermined positive potential is applied to the drain electrode 12 with the potential of the source electrode 13 as a reference. That is, when the voltage between the gate electrode 8 and the source electrode 13 is equal to or higher than a predetermined threshold voltage, an inversion layer is formed on the side surface (channel portion) of the P-type well region 3 adjacent to the side surface of the gate electrode 8 via the gate insulating film 7. Is formed. As a result, the transistor is turned on, and current flows from the drain electrode 12 to the source electrode 13.

一方、ゲート電極８とソース電極１３間の電圧を所定の閾値電圧以下にすると、反転層が消滅して、トランジスタはオフ状態となり、電流が遮断される。この際、ドレインとソースの間には、数百〜数千ボルトの高電圧が印加される。   On the other hand, when the voltage between the gate electrode 8 and the source electrode 13 is set to a predetermined threshold voltage or less, the inversion layer disappears, the transistor is turned off, and the current is cut off. At this time, a high voltage of several hundred to several thousand volts is applied between the drain and the source.

ソース電極１３の電位を基準として、ドレイン電極１２に所定の負の電位を印加した場合には、Ｐ型ウェル領域３及びアノード領域１５をアノードとし、ドリフト領域２をカソードとするダイオードに還流電流が流れる。   When a predetermined negative potential is applied to the drain electrode 12 with reference to the potential of the source electrode 13, a reflux current is applied to the diode having the P-type well region 3 and the anode region 15 as anodes and the drift region 2 as a cathode. Flowing.

＜第１実施形態の第１変形例＞
図３を参照して、第１の実施形態に係わる半導体装置の第１の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３はゲート電極８の下部だけではなく、アノード領域１５の角部と溝５の角部に接しながら、ゲート電極８の外側及びアノード領域１５の内側に広がっている。この構造では、溝５の角部とアノード領域１５の角部の電界集中がさらに緩和でき、耐圧が向上する。<First Modification of First Embodiment>
A first modification of the semiconductor device according to the first embodiment will be described with reference to FIG. Differences from the semiconductor device of FIG. 1 are as follows. The first electric field relaxation region 23 extends not only below the gate electrode 8 but also outside the gate electrode 8 and inside the anode region 15 while contacting the corner of the anode region 15 and the corner of the groove 5. In this structure, the electric field concentration at the corner of the groove 5 and the corner of the anode region 15 can be further relaxed, and the breakdown voltage is improved.

＜第１実施形態の第２変形例＞
図４を参照して、第１の実施形態に係わる半導体装置の第２の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３は溝５の角部は接していない。換言すれば、第１の電界緩和領域２３は溝５の角部を除くゲート電極８の下部に形成される。この構造では、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）のオン動作時に、第１の電界緩和領域２３から発生する空乏層による抵抗が小さくなる。このため、オン動作時の損失が低減できる。しかし、溝５の角部の電界集中が大きくなるので、耐圧が低下する。半導体装置の用途に応じて構造設計することが望ましい。<Second Modification of First Embodiment>
A second modification of the semiconductor device according to the first embodiment will be described with reference to FIG. Differences from the semiconductor device of FIG. 1 are as follows. The first electric field relaxation region 23 is not in contact with the corner of the groove 5. In other words, the first electric field relaxation region 23 is formed below the gate electrode 8 except for the corners of the trench 5. In this structure, the resistance due to the depletion layer generated from the first field relaxation region 23 is reduced when the MOS field effect transistor (MOSFET) is turned on. For this reason, the loss at the time of ON operation can be reduced. However, since the electric field concentration at the corner of the groove 5 is increased, the breakdown voltage is reduced. It is desirable to design the structure according to the use of the semiconductor device.

＜第１実施形態の第３変形例＞
図５を参照して、第１の実施形態に係わる半導体装置の第３の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３はアノード領域１５の角部に接してない。第１の電界緩和領域２３はゲート電極８の下部だけではなく、溝５の角部に接しながら、ゲート電極８の外側に拡がっている。この構造では、ダイオードのオン動作時に第１の電界緩和領域２３から発生する空乏層による抵抗が小さくなるため、オン動作時の損失が低減できる。しかし、アノード領域１５の角部の電界集中が大きくなるので、耐圧が低下する。半導体装置の用途に応じて構造設計することが望ましい。第３変形例の構造は、溝５の角部の耐圧を向上させるため、第１実施形態のみならず、後述する他の総ての実施形態においても適用可能である。<Third Modification of First Embodiment>
A third modification of the semiconductor device according to the first embodiment will be described with reference to FIG. Differences from the semiconductor device of FIG. 1 are as follows. The first electric field relaxation region 23 is not in contact with the corner of the anode region 15. The first electric field relaxation region 23 extends not only below the gate electrode 8 but also outside the gate electrode 8 while being in contact with the corner of the groove 5. In this structure, the resistance due to the depletion layer generated from the first electric field relaxation region 23 during the on-operation of the diode is reduced, so that the loss during the on-operation can be reduced. However, since the electric field concentration at the corner of the anode region 15 is increased, the breakdown voltage is reduced. It is desirable to design the structure according to the use of the semiconductor device. The structure of the third modification is applicable not only to the first embodiment but also to all other embodiments described later in order to improve the pressure resistance of the corners of the groove 5.

＜第１実施形態の第４変形例＞
図６を参照して、第１の実施形態に係わる半導体装置の第４の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３は溝５の角部及びアノード領域１５の角部に接してない。換言すれば、第１の電界緩和領域２３は溝５の角部及びアノード領域１５の角部を除くゲート電極８の下部に形成される。この構造では、ダイオードとＭＯＳＦＥＴのオン動作時に第１の電界緩和領域２３から発生する空乏層による抵抗が小さくなるため、オン動作時の損失を低減できる。溝５の角部及びアノード領域１５の角部の電界集中が大きくなるので耐圧が低下する。しかし、第１の電界緩和領域２３を形成しない場合に比べれば耐圧は向上する。半導体装置の用途に応じて構造設計することが望ましい。第４変形例の構造は、溝５の角部の耐圧を向上させるため、第１実施形態のみならず、後述する他の総ての実施形態においても適用可能である。<Fourth Modification of First Embodiment>
A fourth modification of the semiconductor device according to the first embodiment will be described with reference to FIG. Differences from the semiconductor device of FIG. 1 are as follows. The first electric field relaxation region 23 is not in contact with the corner of the groove 5 and the corner of the anode region 15. In other words, the first electric field relaxation region 23 is formed below the gate electrode 8 excluding the corner of the trench 5 and the corner of the anode region 15. In this structure, the resistance due to the depletion layer generated from the first electric field relaxation region 23 during the on operation of the diode and the MOSFET is reduced, so that the loss during the on operation can be reduced. Since the electric field concentration at the corner of the groove 5 and the corner of the anode region 15 increases, the breakdown voltage decreases. However, the breakdown voltage is improved as compared with the case where the first electric field relaxation region 23 is not formed. It is desirable to design the structure according to the use of the semiconductor device. The structure of the fourth modification is applicable not only to the first embodiment but also to all other embodiments described later in order to improve the withstand voltage at the corners of the groove 5.

＜第１実施形態の第５変形例＞
図７を参照して、第１の実施形態に係わる半導体装置の第５の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３はアノード領域１５の角部から離れ、溝の角部に接する。換言すれば、第１の電界緩和領域２３は、ゲート電極８の下部のうち、溝５の角部に接する領域にのみ形成されている。この構造では、ダイオードのオン動作時に第１の電界緩和領域２３から発生する空乏層による抵抗を大幅に低減できる。同時に、溝５の角部の電界集中も防げる。第５変形例の構造は、溝５の角部の耐圧を向上させるため、第１実施形態のみならず、後述する他の総ての実施形態においても適用可能である。<Fifth Modification of First Embodiment>
With reference to FIG. 7, a fifth modification of the semiconductor device according to the first embodiment will be described. Differences from the semiconductor device of FIG. 1 are as follows. The first electric field relaxation region 23 is separated from the corner of the anode region 15 and is in contact with the corner of the groove. In other words, the first electric field relaxation region 23 is formed only in a region in contact with the corner of the groove 5 in the lower portion of the gate electrode 8. In this structure, the resistance due to the depletion layer generated from the first electric field relaxation region 23 when the diode is turned on can be greatly reduced. At the same time, electric field concentration at the corners of the groove 5 can be prevented. The structure of the fifth modification is applicable not only to the first embodiment but also to all other embodiments described later in order to improve the withstand voltage at the corners of the groove 5.

＜第１実施形態の効果＞
第１実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。<Effects of First Embodiment>
In the semiconductor device according to the first embodiment, the anode region 15 is formed together with the gate electrode 8 in the groove 5, and a diode is formed on the bottom surface of the groove 5. Thereby, the area efficiency of the element in the N + type silicon carbide substrate 1 can be improved, and the degree of integration can be increased. In addition, a low-loss semiconductor device with reduced loss during the reflux operation can be provided.

ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。   The ohmic connection between the anode region 15 embedded in the contact hole 10 formed so as to penetrate the gate electrode 8 and the source electrode 13 can reduce the resistance value of the parasitic resistance between the anode region 15 and the source electrode 13. . As a result, loss during the reflux operation can be reduced.

一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜７の底部の厚さを厚くする等の対策が必要となる。ゲート絶縁膜７の底部だけを厚くすることが困難であるために、ゲート絶縁膜７の底部の厚さを厚くする対策をとると、ゲート絶縁膜７全体が厚くなり、トランジスタの閾値電圧が増加するという問題が生じる。トランジスタの閾値電圧が増加した状態で、ゲート電極に印加するゲート電圧が一定であるとトランジスタのオン抵抗が悪化していた。第１実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５とドリフト領域２とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。   In general, a silicon carbide transistor has a higher drain electric field than a silicon transistor. For this reason, it is necessary to take measures such as increasing the thickness of the bottom of the gate insulating film 7. Since it is difficult to increase the thickness of only the bottom of the gate insulating film 7, if measures are taken to increase the thickness of the bottom of the gate insulating film 7, the entire gate insulating film 7 becomes thick and the threshold voltage of the transistor increases. Problem arises. When the threshold voltage of the transistor is increased and the gate voltage applied to the gate electrode is constant, the on-resistance of the transistor is deteriorated. In the semiconductor device of the first embodiment, a P-type anode region 15 is embedded in a part of the inside of the groove 5, and the anode region 15 and the drift region 2 are joined at the bottom of the groove 5. Therefore, the drain electric field applied to the bottom of the gate insulating film 7 when the transistor is off can be relaxed. As a result, it is possible to provide a low-loss semiconductor device in which a reflux diode is built in the bottom of the trench 5 while suppressing deterioration of the on-resistance of the transistor.

一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５とドリフト領域２とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。   In general, in the case of a silicon carbide transistor, since the drain electric field is higher than that of a silicon transistor, the electric field concentrates on the corner of the groove 5 and the breakdown voltage becomes weak. In order to protect the bottom and corners of the groove 5, it is necessary to take measures such as forming a P region in the entire bottom of the groove 5. If a P-type semiconductor region is formed on the entire bottom surface of the trench 5, a P-type semiconductor region is also formed on the bottom portion of the anode region 15, and the diode portion composed of the anode region 15 and the drift region 2 becomes a PN diode. . It becomes impossible to provide a low-loss semiconductor device with reduced loss during the reflux operation. A first electric field relaxation region 23 is formed as a P-type semiconductor region only under the gate electrode 8. The depletion layer generated from the first electric field relaxation region 23 can protect the electric field concentration at the bottom and corners of the groove 5. In addition, since the first electric field relaxation region 23 is not formed under the anode region 15, the loss during the reflux operation can be reduced, and a semiconductor device with high breakdown voltage and low loss can be provided.

第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。   The first electric field relaxation region 23 is in contact with the corner of the groove 5. The depletion layer generated from the first electric field relaxation region 23 covers the corner of the groove 5, and the electric field concentration on the corner of the groove 5 can be relaxed.

アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 is formed of a material different from that of the drift region 2, and the bottom surface of the anode region 15 is joined to the drift region 2 to form a unipolar diode. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 can be formed of a semiconductor material (for example, silicon) having a band gap different from that of the drift region 2. Thereby, the unipolar diode by heterojunction can be incorporated. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製造方法を用いることにより、図１に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれはない。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。   The trench 5 is formed (first step), the gate insulating film 7 is formed on the bottom and side surfaces of the trench 5 (second step), and the gate electrode 8 is formed on the gate insulating film 7 (third step). Step), an interlayer insulating film 9 is formed on the gate electrode 8 (fourth step). Thereby, a contact hole 10 surrounded by the gate electrode 8 through the gate insulating film 7 is formed. The drift region 2 is exposed on the bottom surface of the contact hole 10 (fifth step). By using this manufacturing method, the gate electrode 8 and the anode region 15 can be simultaneously formed in the groove 5 shown in FIG. Furthermore, the contact hole 10 can be formed by self-alignment, and there is no misalignment due to the mask. The above-described manufacturing method is generally used for manufacturing a semiconductor device, and the semiconductor device shown in FIG. 1 can be manufactured at low cost.

図２Ｄ及び図２Ｅに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。   As shown in FIGS. 2D and 2E, the first electric field relaxation region 23 is formed (sixth step). The manufacturing method of the first electric field relaxation region 23 is generally used for manufacturing a semiconductor device, and the semiconductor device shown in FIG. 1 can be manufactured at low cost.

第１の電界緩和領域２３を形成した後、図２Ｌに示すように、コンタクトホール１０の底面に、ドリフト領域２を露出させる（第７の工程）。ドリフト領域２を露出させる製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。   After forming the first electric field relaxation region 23, as shown in FIG. 2L, the drift region 2 is exposed on the bottom surface of the contact hole 10 (seventh step). A manufacturing method for exposing the drift region 2 is generally used in manufacturing a semiconductor device, and the semiconductor device shown in FIG. 1 can be manufactured at low cost.

ドリフト領域２を露出させる工程において、エッチングマスクとして層間絶縁膜９を用いて異方性エッチングを行い、コンタクトホール１０の底部を選択的に除去する。これにより、マスク使用せず、ドリフト領域２を露出できる。設計ルールに依存せず、高集積度デバイスを形成でき、マスクがいらないことで、製造コストが低い製造方法が提供できる。   In the step of exposing the drift region 2, anisotropic etching is performed using the interlayer insulating film 9 as an etching mask to selectively remove the bottom of the contact hole 10. Thereby, the drift region 2 can be exposed without using a mask. A highly integrated device can be formed without depending on design rules, and a mask is not required, so that a manufacturing method with low manufacturing cost can be provided.

図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。   As shown in FIGS. 2H (a) and 2 (b), when the polysilicon of the gate electrode 8 is deposited, the thickness of the deposited polysilicon is set to a value smaller than ½ of the width of the groove 5. For this reason, the film thickness of the polysilicon deposited on the side surface and the bottom surface of the groove 5 becomes substantially uniform without completely filling the groove 5 with polysilicon. Therefore, the drift region 2 can be exposed on the bottom surface of the trench 5 by etching the polysilicon of the gate electrode 8 and the gate insulating film 7 existing inside the trench 5 without using a mask. And by not using a mask, the dimension restriction by the design rule at the time of mask design is eliminated, and further integration becomes possible. In addition, the occurrence of misalignment due to the mask can be avoided.

図２Ｋに示す工程において、異方性エッチングを用いる。溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。   In the step shown in FIG. 2K, anisotropic etching is used. The drift region 2 can be exposed without sacrificing the gate electrode 8 and the gate insulating film 7 sandwiched between the bottom of the trench 5 at the bottom of the trench 5 and the reliability of the semiconductor device can be improved.

図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護する。これにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｑ（ｂ）の符号１３’で示す部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。   In the step of etching the polysilicon of the gate electrode 8 shown in FIG. 2J, a part of the region is protected by the mask layer 14 '. This makes it possible to simultaneously form the gate electrode 8 and a pad for applying a potential to the gate electrode 8 (portion indicated by reference numeral 13 'in FIG. 2Q (b)). For this reason, the total manufacturing process can be simplified, variation due to the manufacturing process is reduced, and the reliability of the element is increased.

ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポリシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。   In the step of forming the interlayer insulating film 9 on the gate electrode 8, a thermal oxidation method is used. Since the oxide film formed on the polysilicon and silicon carbide of the gate electrode 8 is thicker than polysilicon, it is possible to remove only the oxide film on the silicon carbide surface and leave the oxide film on the polysilicon surface. By carrying out such a process, the drift region can be exposed at a part of the groove bottom by self-alignment without using a mask. As a result, there is no dimensional limitation on the mask design rule, and higher integration can be achieved.

［第２実施形態の説明］
図８を参照して、第２実施形態に係わる半導体装置の構成を説明する。第２実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、アノード領域１５の下部に、Ｎ型の半導体領域からなる導電領域２４が形成されている。[Description of Second Embodiment]
The configuration of the semiconductor device according to the second embodiment will be described with reference to FIG. The semiconductor device according to the second embodiment is different from the semiconductor device of FIG. 1 in the following points. That is, a conductive region 24 made of an N-type semiconductor region is formed below the anode region 15.

図１の半導体装置では、アノード領域１５の底面は、ドリフト領域２と接合してＰＮダイオードを形成していた。これに対して、図８の半導体装置では、Ｐ型のポリシリコンからなるアノード領域１５の底面は、Ｎ型の導電領域２４の上面と接合してＰＮダイオードを形成する。図８の半導体装置では、「第１導電型の半導体領域」として、図１のドリフト領域２の代わりに、導電領域２４を採用する。   In the semiconductor device of FIG. 1, the bottom surface of the anode region 15 is joined to the drift region 2 to form a PN diode. On the other hand, in the semiconductor device of FIG. 8, the bottom surface of the anode region 15 made of P-type polysilicon is joined to the top surface of the N-type conductive region 24 to form a PN diode. In the semiconductor device of FIG. 8, the conductive region 24 is employed as the “first conductivity type semiconductor region” instead of the drift region 2 of FIG.

導電領域２４の不純物準位は、ドリフト領域２の不純物準位と異なる。例えば、導電領域２４の不純物準位は、ドリフト領域２の不純物準位よりも深い。換言すれば、導電領域２４の不純物濃度は、ドリフト領域２の不純物濃度よりも高い。   The impurity level of the conductive region 24 is different from the impurity level of the drift region 2. For example, the impurity level of the conductive region 24 is deeper than the impurity level of the drift region 2. In other words, the impurity concentration of the conductive region 24 is higher than the impurity concentration of the drift region 2.

次に、図９Ａ〜図９Ｄを参照して、図８に示した半導体装置を製造する際の処理手順について説明する。   Next, with reference to FIGS. 9A to 9D, a processing procedure for manufacturing the semiconductor device shown in FIG. 8 will be described.

先ず、図２Ａに示すように、Ｎ＋型炭化珪素基体１上に、Ｎ−型炭化珪素エピタキシャル層からなるドリフト領域２が形成された材料を用意する。図２Ｂに示すように、不純物のイオン注入によって、ドリフト領域２の内部にＰ型ウェル領域３、及びＮ＋型ソース領域４を形成する。図２Ｃに示すように、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。   First, as shown in FIG. 2A, a material in which a drift region 2 made of an N− type silicon carbide epitaxial layer is formed on an N + type silicon carbide substrate 1 is prepared. As shown in FIG. 2B, a P-type well region 3 and an N + type source region 4 are formed inside the drift region 2 by ion implantation of impurities. As shown in FIG. 2C, a trench 5 is formed that penetrates the N + type source region 4 and the P type well region 3 and reaches the drift region 2.

次に、図９Ａに示すように、溝５の底面の直下に第１の電界緩和領域２３を形成する。形成方法の例として、アルミニウム（Ａｌ）、ボロン（Ｂ）などのＰ型半導体を形成できる不純物をウェハーに注入することで形成可能である。例えば、アルミニウムの場合、注入濃度は１×１０１８ｃｍ−３で、注入深さは０．２μｍである。また、溝５を形成する際に使用したマスク層１４をそのまま利用することで、溝５の底部に選択的に不純物を注入することができる。Next, as shown in FIG. 9A, a first electric field relaxation region 23 is formed immediately below the bottom surface of the groove 5. As an example of the forming method, it can be formed by injecting an impurity capable of forming a P-type semiconductor such as aluminum (Al) or boron (B) into a wafer. For example, in the case of aluminum, the implantation concentration is 1 × 10 18 cm −3 and the implantation depth is 0.2 μm. Further, by using the mask layer 14 used when forming the groove 5 as it is, impurities can be selectively implanted into the bottom of the groove 5.

イオン注入後に、図９Ｂに示すように、マスク層１４及び溝５の側面及び底面に、マスク層２８を堆積する。マスク層２８の例として、低圧ＣＶＤで堆積したポリシリコンや窒化シリコン膜などが挙げられる。マスク層２８の厚さは、アノード領域１５及び溝５の幅に応じて設計することが望ましい。例えば、溝５の幅が１μｍであり、アノード領域１５の幅が０．４μｍ程度である場合は、マスク層２８の厚さは０．３μｍに設定するのが好適である。   After the ion implantation, as shown in FIG. 9B, a mask layer 28 is deposited on the side and bottom surfaces of the mask layer 14 and the groove 5. Examples of the mask layer 28 include polysilicon and silicon nitride films deposited by low pressure CVD. The thickness of the mask layer 28 is desirably designed according to the width of the anode region 15 and the groove 5. For example, when the width of the groove 5 is 1 μm and the width of the anode region 15 is about 0.4 μm, the thickness of the mask layer 28 is preferably set to 0.3 μm.

次に、図９Ｃに示すように、マスク層２８のエッチバックを行う。この工程では、エッチングマスクを使用せず、ウェハー全面をエッチバックする。エッチング方法は異方性エッチングを使うことができる。溝５の側部に堆積されたマスク層２８を残し、マスク層１４の上及び溝５の底面の上に堆積されたマスク層２８を選択的に除去することができる。これにより、溝５の底面のうち、導電領域２４が形成される領域が露出する。   Next, as shown in FIG. 9C, the mask layer 28 is etched back. In this step, the entire surface of the wafer is etched back without using an etching mask. As an etching method, anisotropic etching can be used. The mask layer 28 deposited on the side of the groove 5 is left, and the mask layer 28 deposited on the mask layer 14 and on the bottom surface of the groove 5 can be selectively removed. Thereby, a region where the conductive region 24 is formed is exposed in the bottom surface of the groove 5.

次に、図９Ｄに示すように、露出した溝５の底面の直下に、導電領域２４を形成する。導電領域２４は、窒素（Ｎ）、リン（Ｐ）などのＮ型半導体となる不純物を、露出した溝５の底面からドリフト領域２に注入することで形成可能である。注入濃度は第１の電界緩和領域２３の不純物濃度より高く、注入深さは第１の電界緩和領域２３の等しいか或いは深い。例えば、窒素の場合、注入濃度は１．５×１０１８ｃｍ−３で、注入深さは０．２５μｍである。次に、ポリシリコンならなるマスク層２８を熱燐酸による等方性エッチングで除去し、マスク層１４をフッ酸で除去する。Next, as illustrated in FIG. 9D, the conductive region 24 is formed immediately below the bottom surface of the exposed groove 5. The conductive region 24 can be formed by injecting an impurity that becomes an N-type semiconductor such as nitrogen (N) or phosphorus (P) into the drift region 2 from the exposed bottom surface of the trench 5. The implantation concentration is higher than the impurity concentration of the first electric field relaxation region 23, and the implantation depth is equal to or deeper than that of the first electric field relaxation region 23. For example, in the case of nitrogen, the implantation concentration is 1.5 × 10 18 cm −3 and the implantation depth is 0.25 μm. Next, the mask layer 28 made of polysilicon is removed by isotropic etching with hot phosphoric acid, and the mask layer 14 is removed with hydrofluoric acid.

次に、アニール処理により、図９Ａ及び図９Ｄで示した工程で注入した不純物を活性化して、第１の電界緩和領域２３及び導電領域２４を形成する。その後、図２Ｇ〜図２Ｑに示した工程を実施することにより、図８に示す半導体装置が完成する。   Next, the first electric field relaxation region 23 and the conductive region 24 are formed by activating the impurities implanted in the process shown in FIGS. 9A and 9D by annealing. Thereafter, the steps shown in FIGS. 2G to 2Q are performed to complete the semiconductor device shown in FIG.

＜半導体装置の動作＞
図８に示す半導体装置の動作は、図１に示す半導体装置の動作とほぼ同じである。ただし、還流電流がダイオードに流れる動作は次のとおりである。ソース電極１３の電位を基準として、ドレイン電極１２に所定の負の電位を印加した場合には、Ｐ型ウェル領域３及びアノード領域１５をアノードとし、導電領域２４をカソードとするダイオードに還流電流が流れる。<Operation of semiconductor device>
The operation of the semiconductor device illustrated in FIG. 8 is substantially the same as the operation of the semiconductor device illustrated in FIG. However, the operation in which the reflux current flows through the diode is as follows. When a predetermined negative potential is applied to the drain electrode 12 with reference to the potential of the source electrode 13, a reflux current is applied to the diode having the P-type well region 3 and the anode region 15 as anodes and the conductive region 24 as a cathode. Flowing.

＜第２実施形態の第１変形例＞
図１０Ａ及び図１０Ｂを参照して、第２実施形態に係わる半導体装置の第１変形例を説明する。図８の半導体装置との相違点は次のとおりである。図２Ｌ（ａ）、（ｂ）に示す層間絶縁膜９を形成する工程の後であって、図２Ｍ（ａ）、（ｂ）に示すポリシリコンをコンタクトホール１０に埋め込む工程の前に、図１０Ａに示す工程を追加する。図１０Ａに示す工程では、ウェハー全面において、炭化珪素の異方性エッチングを実施する。<First Modification of Second Embodiment>
A first modification of the semiconductor device according to the second embodiment will be described with reference to FIGS. 10A and 10B. Differences from the semiconductor device of FIG. 8 are as follows. After the step of forming the interlayer insulating film 9 shown in FIGS. 2L (a) and 2 (b), before the step of filling the contact holes 10 with polysilicon shown in FIGS. 2M (a) and (b), FIG. The process shown in 10A is added. In the step shown in FIG. 10A, anisotropic etching of silicon carbide is performed on the entire wafer surface.

例えば、炭化珪素を深さ０．１μｍだけエッチングする。図１０Ａに示すように、コンタクトホール１０の底面から表出する導電領域２４の一部（深さ０．１μｍ）が除去される。コンタクトホール１０の底面の位置が溝５の底面の位置よりも深くなる。   For example, silicon carbide is etched by a depth of 0.1 μm. As shown in FIG. 10A, a part (depth 0.1 μm) of the conductive region 24 exposed from the bottom surface of the contact hole 10 is removed. The position of the bottom surface of the contact hole 10 is deeper than the position of the bottom surface of the groove 5.

その後、図２Ｍ（ａ）、（ｂ）に示すポリシリコンをコンタクトホール１０に埋め込む工程を実施することにより、図１０Ｂに示す半導体装置が完成する。図１０Ｂに示す半導体装置において、アノード領域１５の底面の位置が溝５の底面の位置よりも深くなる。図１０Ｂに示す半導体装置の動作方法は、図８に示す半導体装置と変わらない。アノード領域１５が第１の電界緩和領域２３或いは導電領域２４と接合する面積（接合面積）が大きくなる。具体的にはアノード領域１５に３Ｖ、ドレイン領域に０Ｖの電位を印加する場合はダイオードに流れる電流は二つの経路がある。一つはアノード領域１５から第1の電界緩和領域２３を介してドリフト領域２に流れる経路であり、もう一つはアノード領域１５から導電領域２４を介してドリフト領域２に流れる経路である。これらの経路に電流が流れることによってダイオードの順方向電流が増加する。アノード領域１５の角部は第１の電界緩和領域２３から発生する空乏層に入るため、耐圧が大きく低下することはない。   Thereafter, a step of embedding the polysilicon shown in FIGS. 2M (a) and 2 (b) is performed to complete the semiconductor device shown in FIG. 10B. In the semiconductor device shown in FIG. 10B, the position of the bottom surface of the anode region 15 is deeper than the position of the bottom surface of the groove 5. The operation method of the semiconductor device illustrated in FIG. 10B is the same as that of the semiconductor device illustrated in FIG. The area (junction area) where the anode region 15 is bonded to the first electric field relaxation region 23 or the conductive region 24 is increased. Specifically, when a potential of 3 V is applied to the anode region 15 and 0 V is applied to the drain region, the current flowing through the diode has two paths. One is a path that flows from the anode region 15 to the drift region 2 via the first electric field relaxation region 23, and the other is a path that flows from the anode region 15 to the drift region 2 via the conductive region 24. The forward current of the diode increases due to the current flowing through these paths. Since the corner portion of the anode region 15 enters a depletion layer generated from the first electric field relaxation region 23, the withstand voltage is not greatly reduced.

＜第２実施形態の第２変形例＞
図１０Ａに示す工程において、導電領域２４が無くなり、ドリフト領域２が表出するまでエッチングを実施することにより、図１１に示す半導体装置が完成する。図１１に示す半導体装置の動作方法は、図８に示す半導体装置と変わらない。アノード領域１５がドリフト領域２或いは第１の電界緩和領域２３と接合する面積が広がり、ダイオードの順方向電流が増加する。しかし、第１の電界緩和領域２３はアノード領域１５の角部から離間している。アノード領域１５の角部は第１の電界緩和領域２３から発生する空乏層によって保護されないため、耐圧が低下する。半導体装置の用途に応じて構造設計することが望ましい。<Second Modification of Second Embodiment>
In the step shown in FIG. 10A, the semiconductor device shown in FIG. 11 is completed by performing etching until the conductive region 24 disappears and the drift region 2 appears. The operation method of the semiconductor device illustrated in FIG. 11 is the same as that of the semiconductor device illustrated in FIG. The area where the anode region 15 is joined to the drift region 2 or the first electric field relaxation region 23 increases, and the forward current of the diode increases. However, the first electric field relaxation region 23 is separated from the corner of the anode region 15. Since the corner portion of the anode region 15 is not protected by the depletion layer generated from the first electric field relaxation region 23, the breakdown voltage is reduced. It is desirable to design the structure according to the use of the semiconductor device.

図１１に示す半導体装置は、図９Ｃに示す状態において、炭化珪素の異方性エッチングを実施してもよい。マスク層２８が形成されていない領域にある第１の電界緩和領域２３を除去し、ドリフト領域２を露出させる。この方法によれば、導電領域２４を形成する図９Ｄに示す工程を実施する必要がなく、製造コストの低減が可能である。   The semiconductor device shown in FIG. 11 may perform anisotropic etching of silicon carbide in the state shown in FIG. 9C. The first electric field relaxation region 23 in the region where the mask layer 28 is not formed is removed, and the drift region 2 is exposed. According to this method, it is not necessary to perform the process shown in FIG. 9D for forming the conductive region 24, and the manufacturing cost can be reduced.

上記のようにアノード領域１５の深さによって、順方向電流と耐圧がトレードオフの関係となるが、各種の用途に応じて、本実施例の半導体装置が広い範囲での活用が期待できる。   As described above, the forward current and the breakdown voltage are in a trade-off relationship depending on the depth of the anode region 15, but the semiconductor device of this embodiment can be expected to be used in a wide range according to various applications.

導電領域２４は不純物注入によって形成されるので、導電領域２４の不純物濃度または不純物種類を変えることができる。例えば、アノード領域１５の不純物がニッケル（Ｎｉ）である場合、Ｎｉと導電領域２４の内蔵電位は、導電領域２４の濃度によって変わる。特に、導電領域２４の不純物順位がドリフト領域２の不純物順位より深くなるように、導電領域２４に不純物を注入する。これより、ダイオードの耐圧が向上する。   Since the conductive region 24 is formed by impurity implantation, the impurity concentration or impurity type of the conductive region 24 can be changed. For example, when the impurity in the anode region 15 is nickel (Ni), the internal potential of Ni and the conductive region 24 varies depending on the concentration of the conductive region 24. In particular, impurities are implanted into the conductive region 24 so that the impurity order of the conductive region 24 is deeper than the impurity order of the drift region 2. Thereby, the breakdown voltage of the diode is improved.

＜第２実施形態の効果＞
ゲート電極８の下部に形成される第１の電界緩和領域２３はＰ型半導体からなる。ドリフト領域２または導電領域２４に広がる空乏層は、溝５の角部及びアノード領域１５の角部まで広がる。溝５の角部及びアノード領域１５の角部における電界集中を防ぐことができ、高耐圧の半導体装置を提供できる。アノード領域１５と導電領域２４との間に生じる内蔵電位を、図１の半導体装置に比べて低くすることができるので、低損失なダイオードが提供できる。<Effects of Second Embodiment>
The first electric field relaxation region 23 formed below the gate electrode 8 is made of a P-type semiconductor. The depletion layer extending to the drift region 2 or the conductive region 24 extends to the corner of the groove 5 and the corner of the anode region 15. Electric field concentration at the corners of the trench 5 and the anode region 15 can be prevented, and a high breakdown voltage semiconductor device can be provided. Since the built-in potential generated between the anode region 15 and the conductive region 24 can be made lower than that of the semiconductor device of FIG. 1, a low-loss diode can be provided.

図９Ｄに示すように、第１の電界緩和領域２３の一部分に、第１の電界緩和領域２３より高濃度のＮ型となる不純物を注入することにより、導電領域２４を形成する。第１の電界緩和領域２３の一部分の不純物濃度と不純物種類を変更することにより、導電領域２４を形成することができる。導電領域２４の不純物濃度を調整することにより、アノード領域１５と導電領域２４の間に生じる内蔵電位を調整することが可能になる。   As shown in FIG. 9D, a conductive region 24 is formed by implanting an N-type impurity having a higher concentration than the first electric field relaxation region 23 into a part of the first electric field relaxation region 23. The conductive region 24 can be formed by changing the impurity concentration and impurity type of a part of the first electric field relaxation region 23. By adjusting the impurity concentration of the conductive region 24, the built-in potential generated between the anode region 15 and the conductive region 24 can be adjusted.

マスク層２８の堆積（図９Ｂ）及びマスク層２８のエッチバック（図９Ｃ）によって、露光工程をなしで、導電領域２４を形成可能になる（図９Ｄ）。このため、マスクの合わせずれがなく、高信頼性の半導体装置を提供できる。   By depositing the mask layer 28 (FIG. 9B) and etching back the mask layer 28 (FIG. 9C), the conductive region 24 can be formed without an exposure step (FIG. 9D). Therefore, there is no mask misalignment, and a highly reliable semiconductor device can be provided.

第２実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。   In the semiconductor device according to the second embodiment, the anode region 15 is formed together with the gate electrode 8 in the groove 5, and a diode is formed on the bottom surface of the groove 5. Thereby, the area efficiency of the element in the N + type silicon carbide substrate 1 can be improved, and the degree of integration can be increased. In addition, a low-loss semiconductor device with reduced loss during the reflux operation can be provided.

ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。   The ohmic connection between the anode region 15 embedded in the contact hole 10 formed so as to penetrate the gate electrode 8 and the source electrode 13 can reduce the resistance value of the parasitic resistance between the anode region 15 and the source electrode 13. . As a result, loss during the reflux operation can be reduced.

一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜７の底部の厚さを厚くする等の対策が必要となり、トランジスタのオン抵抗が悪化していた。第２実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５と導電領域２４とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。   In general, a silicon carbide transistor has a higher drain electric field than a silicon transistor. For this reason, measures such as increasing the thickness of the bottom of the gate insulating film 7 are required, and the on-resistance of the transistor is deteriorated. In the semiconductor device of the second embodiment, a P-type anode region 15 is embedded in a part of the inside of the groove 5, and the anode region 15 and the conductive region 24 are joined at the bottom of the groove 5. Therefore, the drain electric field applied to the bottom of the gate insulating film 7 when the transistor is off can be relaxed. As a result, it is possible to provide a low-loss semiconductor device in which a reflux diode is built in the bottom of the trench 5 while suppressing deterioration of the on-resistance of the transistor.

一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５と導電領域２４とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。   In general, in the case of a silicon carbide transistor, since the drain electric field is higher than that of a silicon transistor, the electric field concentrates on the corner of the groove 5 and the breakdown voltage becomes weak. In order to protect the bottom and corners of the groove 5, it is necessary to take measures such as forming a P region in the entire bottom of the groove 5. When a P-type semiconductor region is formed on the entire bottom surface of the trench 5, a P-type semiconductor region is also formed on the bottom portion of the anode region 15, and the diode portion composed of the anode region 15 and the conductive region 24 becomes a PN diode. . It becomes impossible to provide a low-loss semiconductor device with reduced loss during the reflux operation. A first electric field relaxation region 23 is formed as a P-type semiconductor region only under the gate electrode 8. The depletion layer generated from the first electric field relaxation region 23 can protect the electric field concentration at the bottom and corners of the groove 5. In addition, since the first electric field relaxation region 23 is not formed under the anode region 15, the loss during the reflux operation can be reduced, and a semiconductor device with high breakdown voltage and low loss can be provided.

第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。   The first electric field relaxation region 23 is in contact with the corner of the groove 5. The depletion layer generated from the first electric field relaxation region 23 covers the corner of the groove 5, and the electric field concentration on the corner of the groove 5 can be relaxed.

図１０Ｂ及び図１１に示したように、アノード領域１５の底面の位置は、ゲート電極８の底面の位置よりも深い。ダイオードのオン動作時に、ゲート電極８と層間絶縁膜９で発生する空乏層による抵抗成分が小さくなるため、低損失な半導体装置を提供することが出来る。半導体装置の用途に合わせて、アノード領域１５の深さ調整することで、各種の用途に適用可能な幅広い用途の半導体装置を提供できる。   As shown in FIGS. 10B and 11, the position of the bottom surface of the anode region 15 is deeper than the position of the bottom surface of the gate electrode 8. Since the resistance component due to the depletion layer generated in the gate electrode 8 and the interlayer insulating film 9 is reduced when the diode is turned on, a low-loss semiconductor device can be provided. By adjusting the depth of the anode region 15 in accordance with the use of the semiconductor device, it is possible to provide a wide range of semiconductor devices applicable to various uses.

図１０Ｂに示したように、アノード領域１５の底面の位置は、ゲート電極８の底面の位置よりも深く、且つ、第１の電界緩和領域２３の底面の位置よりも浅い。第１の電界緩和領域２３から発生する空乏層でアノード領域１５の角部を保護できる。よって、アノード領域１５の底面の位置がゲート電極８の底面の位置よりも浅い場合に比べて、トランジスタのオン動作時に流れる電流が大きくなり、低損失かつ高い耐圧の半導体装置が提供できる。   As shown in FIG. 10B, the position of the bottom surface of the anode region 15 is deeper than the position of the bottom surface of the gate electrode 8 and shallower than the position of the bottom surface of the first electric field relaxation region 23. A corner portion of the anode region 15 can be protected by a depletion layer generated from the first electric field relaxation region 23. Therefore, as compared with the case where the position of the bottom surface of the anode region 15 is shallower than the position of the bottom surface of the gate electrode 8, the current that flows when the transistor is turned on is increased, and a semiconductor device with low loss and high breakdown voltage can be provided.

アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 is formed of a material different from that of the drift region 2, and the bottom surface of the anode region 15 is joined to the drift region 2 to form a unipolar diode. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 can be formed of a semiconductor material (for example, silicon) having a band gap different from that of the drift region 2. Thereby, the unipolar diode by heterojunction can be incorporated. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

「第１導電型の半導体領域」が、ドリフト領域２と不純物準位が異なるＮ型の導電領域である。アノード領域１５の下部がドリフト領域２である場合、アノード領域１５と接合するＮ型領域（ドリフト領域２）の不純物濃度は変えられない。図９Ｄに示すように、Ｎ型の半導体にする不純物を溝５の底面から注入することにより、アノード領域１５と接合するＮ型領域（導電領域２４）の不純物の濃度を調整可能である。これによって、ダイオードの内蔵電位を制御できるので、低損失な半導体装置を提供することが出来る。また、用途に応じて内蔵電位を設計することで、幅広い用途の半導体装置を提供できる。   The “first conductivity type semiconductor region” is an N type conductivity region having a different impurity level from the drift region 2. When the lower portion of the anode region 15 is the drift region 2, the impurity concentration of the N-type region (drift region 2) joined to the anode region 15 cannot be changed. As shown in FIG. 9D, the impurity concentration of the N-type region (conductive region 24) joined to the anode region 15 can be adjusted by injecting the impurity for forming the N-type semiconductor from the bottom surface of the groove 5. As a result, the internal potential of the diode can be controlled, so that a low-loss semiconductor device can be provided. In addition, by designing the built-in potential according to the application, semiconductor devices for a wide range of applications can be provided.

導電領域２４の不純物準位は、ドリフト領域２の不純物準位よりも深い。これにより、ダイオードの内蔵電位を高く設計できる。内蔵電位が高い場合、逆バイアス印加時の耐圧が向上し、リーク電流も減少する。低損失かつ高い耐圧な半導体装置を提供することが出来る。また、用途に応じて内蔵電位を設計することで、幅広い用途の半導体装置を提供できる。   The impurity level of the conductive region 24 is deeper than the impurity level of the drift region 2. Thereby, the built-in potential of the diode can be designed high. When the built-in potential is high, the withstand voltage when a reverse bias is applied is improved, and the leakage current is also reduced. A semiconductor device with low loss and high breakdown voltage can be provided. In addition, by designing the built-in potential according to the application, semiconductor devices for a wide range of applications can be provided.

溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製方法を用いることにより、図８に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれは生じない。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。   The trench 5 is formed (first step), the gate insulating film 7 is formed on the bottom and side surfaces of the trench 5 (second step), and the gate electrode 8 is formed on the gate insulating film 7 (third step). Step), an interlayer insulating film 9 is formed on the gate electrode 8 (fourth step). Thereby, a contact hole 10 surrounded by the gate electrode 8 through the gate insulating film 7 is formed. The drift region 2 is exposed on the bottom surface of the contact hole 10 (fifth step). By using this manufacturing method, the gate electrode 8 and the anode region 15 can be simultaneously formed in the groove 5 shown in FIG. Furthermore, the contact hole 10 can be formed by self-alignment, and misalignment due to the mask does not occur. The above-described manufacturing method is generally used for manufacturing a semiconductor device, and the semiconductor device shown in FIG. 1 can be manufactured at low cost.

図２Ｄ及び図２Ｅに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。   As shown in FIGS. 2D and 2E, the first electric field relaxation region 23 is formed (sixth step). The manufacturing method of the first electric field relaxation region 23 is generally used for manufacturing a semiconductor device, and the semiconductor device shown in FIG. 1 can be manufactured at low cost.

図９Ａ及び図９Ｄに示すように、溝５の底面の直下に、第１の電界緩和領域２３を形成し（第６の工程）、導電領域２４を形成する（第８の工程）。第１の電界緩和領域２３及び導電領域２４の形成方法は、一般的に半導体装置の製造によく使われるもので、低コストで第２実施形態に係わる半導体装置を製造可能である。   As shown in FIGS. 9A and 9D, the first electric field relaxation region 23 is formed immediately below the bottom surface of the groove 5 (sixth step), and the conductive region 24 is formed (eighth step). The method for forming the first electric field relaxation region 23 and the conductive region 24 is generally used in the manufacture of semiconductor devices, and the semiconductor device according to the second embodiment can be manufactured at low cost.

第６の工程を実施した後に、第８の工程を実施する。溝５の底部にＰ型の第１の電界緩和領域２３を形成し、その後、第１の電界緩和領域２３にＮ型不純物を高濃度に注入することにより、Ｐ型の半導体をＮ型の半導体へ変換している。この方法では、Ｎ型の半導体の濃度は、理論上任意の濃度から不純物の固有限までの範囲で可能である。例えば、Ｐ型の半導体の不純物濃度がＩＤａであれば、Ｎ型の不純物をＩＤａ＋ＩＤｂで注入すれば、Ｎ型の半導体の不純物濃度はＩＤｂになる。ＩＤｂは、理論上任意から不純物の固有限までの範囲で可能である。逆に、アノード領域１５の下部に導電領域２４（Ｎ型の半導体）を形成した後、第１の電界緩和領域２３（Ｐ型の半導体）を形成してもよい。この場合、Ｐ型の半導体とＮ型の半導体が重なる領域は、Ｎ型の半導体である必要がある。例えば、Ｎ型の半導体の不純物濃度をＩＤｂとすると、Ｐ型の半導体の不純物濃度の上限がＩＤａになる。   After performing the sixth step, the eighth step is performed. A P-type first electric field relaxation region 23 is formed at the bottom of the groove 5, and then an N-type impurity is implanted into the first electric field relaxation region 23 at a high concentration, thereby making the P-type semiconductor an N-type semiconductor. Has been converted. In this method, the concentration of the N-type semiconductor can theoretically range from an arbitrary concentration to the intrinsic limit of impurities. For example, if the impurity concentration of a P-type semiconductor is IDa, if an N-type impurity is implanted as IDa + IDb, the impurity concentration of the N-type semiconductor becomes IDb. IDb can be in a range from theoretically arbitrary to the intrinsic limit of impurities. Conversely, the first electric field relaxation region 23 (P-type semiconductor) may be formed after the conductive region 24 (N-type semiconductor) is formed below the anode region 15. In this case, the region where the P-type semiconductor and the N-type semiconductor overlap with each other needs to be an N-type semiconductor. For example, if the impurity concentration of an N-type semiconductor is IDb, the upper limit of the impurity concentration of a P-type semiconductor is IDa.

導電領域２４を形成する第８の工程は、溝５の側面及び底面を含むＮ＋型炭化珪素基体１の一方の主面にマスク材を堆積する工程（図９Ｂ）と、異方性エッチングを行い、溝５の側面にマスク材を選択的に残す工程（図９Ｃ）と、残されたマスク材を不純物導入用マスクとして用いて、溝５の底面から不純物を選択的に導入する工程（図９Ｄ）と、を有する。溝５に対して自己整合的に導電領域２４を形成することができる。設計ルールに依存せず、高集積度デバイスを形成でき、マスクが不要であるため、製造コストの低減が可能である。マスク合わせずれも無く高い信頼性の半導体装置を製造することができる。   In the eighth step of forming the conductive region 24, a mask material is deposited on one main surface of the N + type silicon carbide substrate 1 including the side surface and the bottom surface of the groove 5 (FIG. 9B), and anisotropic etching is performed. The step of selectively leaving a mask material on the side surface of the groove 5 (FIG. 9C) and the step of selectively introducing impurities from the bottom surface of the groove 5 using the remaining mask material as an impurity introduction mask (FIG. 9D). And). The conductive region 24 can be formed in a self-aligned manner with respect to the groove 5. A highly integrated device can be formed without depending on the design rule, and a mask is not required, so that the manufacturing cost can be reduced. A highly reliable semiconductor device without mask misalignment can be manufactured.

図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。   As shown in FIGS. 2H (a) and 2 (b), when the polysilicon of the gate electrode 8 is deposited, the thickness of the deposited polysilicon is set to a value smaller than ½ of the width of the groove 5. For this reason, the film thickness of the polysilicon deposited on the side surface and the bottom surface of the groove 5 becomes substantially uniform without completely filling the groove 5 with polysilicon. Therefore, the drift region 2 can be exposed on the bottom surface of the trench 5 by etching the polysilicon of the gate electrode 8 and the gate insulating film 7 existing inside the trench 5 without using a mask. And by not using a mask, the dimension restriction by the design rule at the time of mask design is eliminated, and further integration becomes possible. In addition, the occurrence of misalignment due to the mask can be avoided.

図２Ｋに示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。   By performing the anisotropic etching in the step shown in FIG. 2K, the drift region 2 can be exposed without sacrificing the gate electrode 8 and the gate insulating film 7 sandwiched between the bottom of the trench 5 at the bottom of the trench 5. And the reliability of the semiconductor device can be improved.

図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｋ（ｂ）のゲート電極８が露出した部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。   In the step of etching the polysilicon of the gate electrode 8 shown in FIG. 2J, a part of the region is protected by the mask layer 14 ′, whereby the gate electrode 8 and a pad for applying a potential to the gate electrode 8 (FIG. 2K). (B) where the gate electrode 8 is exposed) can be formed at the same time. For this reason, the total manufacturing process can be simplified, variation due to the manufacturing process is reduced, and the reliability of the element is increased.

ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポりシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。   In the step of forming the interlayer insulating film 9 on the gate electrode 8, a thermal oxidation method is used. The oxide film formed on the polysilicon and silicon carbide of the gate electrode 8 is thicker in polysilicon, so that only the oxide film on the silicon carbide surface can be removed, leaving the oxide film on the polysilicon surface. By carrying out such a process, the drift region can be exposed at a part of the groove bottom by self-alignment without using a mask. As a result, there is no dimensional limitation on the mask design rule, and higher integration can be achieved.

［第３実施形態の説明］
図１２を参照して、第３実施形態に係わる半導体装置の構成を説明する。第３実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、アノード領域１５の底面の位置は、ゲート電極８の底面の位置よりも浅い。換言すれば、アノード領域１５の底面の位置は、溝５の底面の位置よりも浅い。これにより、図１２の半導体装置では、ゲート電極８の底面の位置よりも浅い位置に、Ｐ型のアノード領域１５とドリフト領域２との接合界面が設けられる。[Description of Third Embodiment]
The configuration of the semiconductor device according to the third embodiment will be described with reference to FIG. The semiconductor device according to the third embodiment is different from the semiconductor device of FIG. 1 in the following points. That is, the position of the bottom surface of the anode region 15 is shallower than the position of the bottom surface of the gate electrode 8. In other words, the position of the bottom surface of the anode region 15 is shallower than the position of the bottom surface of the groove 5. As a result, in the semiconductor device of FIG. 12, the junction interface between the P-type anode region 15 and the drift region 2 is provided at a position shallower than the position of the bottom surface of the gate electrode 8.

図１２に示す半導体装置の動作は、図１に示す半導体装置の動作とほぼ同じである。ただし、アノード領域１５の角部は第１の電界緩和領域２３とドリフト領域２に広がる空乏層とゲート電極８から発生する空乏層との両方により保護されているため、耐圧向上の効果は大きい。   The operation of the semiconductor device shown in FIG. 12 is almost the same as the operation of the semiconductor device shown in FIG. However, since the corner portion of the anode region 15 is protected by both the first electric field relaxation region 23 and the depletion layer extending in the drift region 2 and the depletion layer generated from the gate electrode 8, the effect of improving the breakdown voltage is great.

次に、図１３Ａ〜図１３Ｉを参照して、図１２に示した半導体装置を製造する際の処理手順について説明する。   Next, with reference to FIGS. 13A to 13I, a processing procedure for manufacturing the semiconductor device shown in FIG. 12 will be described.

先ず、図２Ａ及び図２Ｂに示した工程を実施する。実施後の状態を図１３Ａに示す。   First, the process shown in FIGS. 2A and 2B is performed. The state after implementation is shown in FIG. 13A.

溝５を形成する工程について説明する。まず、図１３Ｂに示すように、Ｎ＋型ソース領域４の上面にマスク層１４を形成する。マスク層１４の一例として、シリコン酸化膜を用いることができる。マスク層１４の上にレジストパターン２０を形成する。レジストパターン２０が形成される領域は、アノード領域１５が形成される領域に相当する。   A process of forming the groove 5 will be described. First, as shown in FIG. 13B, a mask layer 14 is formed on the upper surface of the N + type source region 4. As an example of the mask layer 14, a silicon oxide film can be used. A resist pattern 20 is formed on the mask layer 14. The region where the resist pattern 20 is formed corresponds to the region where the anode region 15 is formed.

図１３Ｃに示すように、レジストパターン２０をエッチングマスクとして、シリコン酸化膜（マスク層１４）を選択的にエッチングする。その後、レジストパターン２０を除去する。   As shown in FIG. 13C, the silicon oxide film (mask layer 14) is selectively etched using the resist pattern 20 as an etching mask. Thereafter, the resist pattern 20 is removed.

図１３Ｄに示すように、マスク層１４上にレジストパターン２０’を形成する。レジストパターン２０’をエッチングマスクとして、シリコン酸化膜（マスク層１４）をエッチングする。これより、マスク層１４は、図１３Ｅに示す如くの形状となる。シリコン酸化膜（マスク層１４）のエッチングは、全て異方性エッチング法により実施する。   As shown in FIG. 13D, a resist pattern 20 ′ is formed on the mask layer 14. The silicon oxide film (mask layer 14) is etched using the resist pattern 20 'as an etching mask. Thus, the mask layer 14 has a shape as shown in FIG. 13E. Etching of the silicon oxide film (mask layer 14) is all performed by anisotropic etching.

次に、マスク層１４をエッチングマスクとして、図２Ｃに示す工程と同じ処理を実施する。これにより、図１３Ｆに示すように、溝５を形成することができる。溝５の底面のうち、アノード領域１５が形成される領域の位置は、ゲート電極８が形成される領域の位置よりも浅い。   Next, the same process as that shown in FIG. 2C is performed using the mask layer 14 as an etching mask. Thereby, as shown to FIG. 13F, the groove | channel 5 can be formed. Of the bottom surface of the trench 5, the position of the region where the anode region 15 is formed is shallower than the position of the region where the gate electrode 8 is formed.

次に、図９Ａに示した工程と同じ処理を実施して、溝５の底面の直下に第１の電界緩和領域２３を形成する。これにより、図１３Ｇに示すように、第１の電界緩和領域２３を形成することができる。第１の電界緩和領域２３の積層方向の位置（深さ）は、アノード領域１５が形成される領域とゲート電極８が形成される領域とで異なる。   Next, the same process as that shown in FIG. 9A is performed to form the first electric field relaxation region 23 immediately below the bottom surface of the groove 5. Thereby, as shown to FIG. 13G, the 1st electric field relaxation area | region 23 can be formed. The position (depth) of the first electric field relaxation region 23 in the stacking direction differs between the region where the anode region 15 is formed and the region where the gate electrode 8 is formed.

図２Ｇ（ａ）、（ｂ）〜図２Ｌ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１３Ｈに示すように、溝５の側部に、ゲート絶縁膜７、ゲート電極８及び層間絶縁膜９が形成される。コンタクトホール１０の底面には、第１の電界緩和領域２３が表出している。   The same processes as those shown in FIGS. 2G (a) and 2 (b) to 2L (a) and (b) are performed. As a result, as shown in FIG. 13H, the gate insulating film 7, the gate electrode 8, and the interlayer insulating film 9 are formed on the sides of the trench 5. A first electric field relaxation region 23 is exposed on the bottom surface of the contact hole 10.

次に、異方性エッチング法を用いて、炭化珪素をエッチングすることにより、コンタクトホール１０の底面に表出した第１の電界緩和領域２３を除去する。これにより、図１３Ｉに示すように、コンタクトホール１０の底面には、ドリフト領域２が表出する。また、コンタクトホール１０の底面の位置は、ゲート電極８の底面の位置よりも浅い。   Next, the first electric field relaxation region 23 exposed on the bottom surface of the contact hole 10 is removed by etching silicon carbide using an anisotropic etching method. As a result, as shown in FIG. 13I, the drift region 2 appears on the bottom surface of the contact hole 10. The position of the bottom surface of the contact hole 10 is shallower than the position of the bottom surface of the gate electrode 8.

図２Ｍ（ａ）、（ｂ）〜図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１２に示す半導体装置が完成する。   The same processes as those shown in FIGS. 2M (a) and (b) to 2Q (a) and (b) are performed. Thereby, the semiconductor device shown in FIG. 12 is completed.

＜第３実施形態の第１変形例＞
図１３Ｅに示すマスク層１４をエッチングマスクとして用いて溝５を形成する工程において、溝５の形成条件（エッチング条件）を変更してもよい。これにより、例えば、図１４Ａに示すように、溝５の角部ＥＧが溝５の底部ＢＴより深くなる形状を形成することができる。<First Modification of Third Embodiment>
In the step of forming the groove 5 using the mask layer 14 shown in FIG. 13E as an etching mask, the formation condition (etching condition) of the groove 5 may be changed. Thereby, for example, as shown in FIG. 14A, a shape in which the corner portion EG of the groove 5 is deeper than the bottom portion BT of the groove 5 can be formed.

その後、図９Ａに示した工程と同じ処理を実施して、溝５の底面の直下に第１の電界緩和領域２３を形成する。これにより、図１４Ｂに示すように、第１の電界緩和領域２３を形成することができる。   Thereafter, the same process as that shown in FIG. 9A is performed to form the first electric field relaxation region 23 immediately below the bottom surface of the groove 5. Thereby, as shown to FIG. 14B, the 1st electric field relaxation area | region 23 can be formed.

図２Ｇ（ａ）、（ｂ）〜図２Ｌ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１４Ｃに示すように、溝５の側部に、ゲート絶縁膜７、ゲート電極８及び層間絶縁膜９が形成される。コンタクトホール１０の底面には、第１の電界緩和領域２３が表出している。   The same processes as those shown in FIGS. 2G (a) and 2 (b) to 2L (a) and (b) are performed. As a result, as shown in FIG. 14C, the gate insulating film 7, the gate electrode 8, and the interlayer insulating film 9 are formed on the sides of the trench 5. A first electric field relaxation region 23 is exposed on the bottom surface of the contact hole 10.

次に、異方性エッチング法を用いて、炭化珪素をエッチングすることにより、コンタクトホール１０の底面に表出した第１の電界緩和領域２３を除去する。これにより、図１４Ｄに示すように、コンタクトホール１０の底面には、ドリフト領域２が表出する。   Next, the first electric field relaxation region 23 exposed on the bottom surface of the contact hole 10 is removed by etching silicon carbide using an anisotropic etching method. As a result, as shown in FIG. 14D, the drift region 2 appears on the bottom surface of the contact hole 10.

図２Ｍ（ａ）、（ｂ）〜図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１４Ｅに示す半導体装置が完成する。   The same processes as those shown in FIGS. 2M (a) and (b) to 2Q (a) and (b) are performed. Thereby, the semiconductor device shown in FIG. 14E is completed.

図１４Ｅに示す半導体装置によれば、図１２に示す半導体装置と同様な効果が得られる。また、露光工程が一回分減少するため、製造にかかるコストが低減でき、また、マスク合わせずれのリスクも低減可能である。   According to the semiconductor device shown in FIG. 14E, the same effect as the semiconductor device shown in FIG. 12 can be obtained. Moreover, since the exposure process is reduced by one time, the manufacturing cost can be reduced, and the risk of mask misalignment can be reduced.

＜第３実施形態の第２変形例＞
図１４Ｂに示す状態において、１６００℃以上のアニール処理を実施することにより、図１５Ａに示すように、溝５の角部を丸くすることができる。換言すれば、溝５の角部の曲率半径を長くすることができる。そして、図２Ｇ（ａ）、（ｂ）〜図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１５Ｂに示す半導体装置が完成する。図１５Ｂに示す半導体装置によれば、溝５の角部が丸くなるため、溝５の角部への電界集中を緩和でき、耐圧が向上する。図１５Ａには第１の電界緩和領域２３を図示しているが、第1の電界緩和領域２３を設けなくても溝５の角部への電界集中を緩和でき、耐圧が向上する。<Second Modification of Third Embodiment>
In the state shown in FIG. 14B, by performing an annealing process at 1600 ° C. or higher, the corners of the groove 5 can be rounded as shown in FIG. 15A. In other words, the radius of curvature of the corner of the groove 5 can be increased. Then, the same processing as that shown in FIGS. 2G (a) and 2 (b) to 2Q (a) and (b) is performed. Thereby, the semiconductor device shown in FIG. 15B is completed. According to the semiconductor device shown in FIG. 15B, since the corners of the grooves 5 are rounded, the electric field concentration on the corners of the grooves 5 can be alleviated and the breakdown voltage is improved. Although FIG. 15A shows the first electric field relaxation region 23, the electric field concentration at the corners of the groove 5 can be relaxed without providing the first electric field relaxation region 23, and the breakdown voltage is improved.

＜第３実施形態の効果＞
第３実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。<Effect of the third embodiment>
In the semiconductor device according to the third embodiment, the anode region 15 is formed together with the gate electrode 8 in the groove 5, and a diode is formed on the bottom surface of the groove 5. Thereby, the area efficiency of the element in the N + type silicon carbide substrate 1 can be improved, and the degree of integration can be increased. In addition, a low-loss semiconductor device with reduced loss during the reflux operation can be provided.

ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。   The ohmic connection between the anode region 15 embedded in the contact hole 10 formed so as to penetrate the gate electrode 8 and the source electrode 13 can reduce the resistance value of the parasitic resistance between the anode region 15 and the source electrode 13. . As a result, loss during the reflux operation can be reduced.

一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜７の底部の厚さを厚くする等の対策が必要となり、トランジスタのオン抵抗が悪化していた。第３実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５と導電領域２４とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７の底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。   In general, a silicon carbide transistor has a higher drain electric field than a silicon transistor. For this reason, measures such as increasing the thickness of the bottom of the gate insulating film 7 are required, and the on-resistance of the transistor is deteriorated. In the semiconductor device of the third embodiment, a P-type anode region 15 is embedded in a part of the inside of the groove 5, and the anode region 15 and the conductive region 24 are joined at the bottom of the groove 5. Therefore, the drain electric field applied to the bottom of the gate insulating film 7 when the transistor is off can be relaxed. As a result, it is possible to provide a low-loss semiconductor device in which a reflux diode is built in the bottom of the trench 5 while suppressing deterioration of the on-resistance of the transistor.

一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５とドリフト領域２とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。   In general, in the case of a silicon carbide transistor, since the drain electric field is higher than that of a silicon transistor, the electric field concentrates on the corner of the groove 5 and the breakdown voltage becomes weak. In order to protect the bottom and corners of the groove 5, it is necessary to take measures such as forming a P region in the entire bottom of the groove 5. If a P-type semiconductor region is formed on the entire bottom surface of the trench 5, a P-type semiconductor region is also formed on the bottom portion of the anode region 15, and the diode portion composed of the anode region 15 and the drift region 2 becomes a PN diode. . It becomes impossible to provide a low-loss semiconductor device with reduced loss during the reflux operation. A first electric field relaxation region 23 is formed as a P-type semiconductor region only under the gate electrode 8. The depletion layer generated from the first electric field relaxation region 23 can protect the electric field concentration at the bottom and corners of the groove 5. In addition, since the first electric field relaxation region 23 is not formed under the anode region 15, the loss during the reflux operation can be reduced, and a semiconductor device with high breakdown voltage and low loss can be provided.

第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。   The first electric field relaxation region 23 is in contact with the corner of the groove 5. The depletion layer generated from the first electric field relaxation region 23 covers the corner of the groove 5, and the electric field concentration on the corner of the groove 5 can be relaxed.

アノード領域１５の底面の位置は、ゲート電極８の底面の位置よりも浅い。アノード領域１５の角部は、ゲート電極８と層間絶縁膜９で発生する空乏層と第１の電界緩和領域２３から発生する空乏層との両方により保護される。アノード領域１５の角部の耐圧が向上する。   The position of the bottom surface of the anode region 15 is shallower than the position of the bottom surface of the gate electrode 8. The corners of the anode region 15 are protected by both the depletion layer generated in the gate electrode 8 and the interlayer insulating film 9 and the depletion layer generated from the first electric field relaxation region 23. The breakdown voltage at the corner of the anode region 15 is improved.

アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 is formed of a material different from that of the drift region 2, and the bottom surface of the anode region 15 is joined to the drift region 2 to form a unipolar diode. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 can be formed of a semiconductor material (for example, silicon) having a band gap different from that of the drift region 2. Thereby, the unipolar diode by heterojunction can be incorporated. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製方法を用いることにより、図１２に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれは生じない。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１２に示す半導体装置を製造可能である。   The trench 5 is formed (first step), the gate insulating film 7 is formed on the bottom and side surfaces of the trench 5 (second step), and the gate electrode 8 is formed on the gate insulating film 7 (third step). Step), an interlayer insulating film 9 is formed on the gate electrode 8 (fourth step). Thereby, a contact hole 10 surrounded by the gate electrode 8 through the gate insulating film 7 is formed. The drift region 2 is exposed on the bottom surface of the contact hole 10 (fifth step). By using this manufacturing method, the gate electrode 8 and the anode region 15 can be simultaneously formed in the groove 5 shown in FIG. Furthermore, the contact hole 10 can be formed by self-alignment, and misalignment due to the mask does not occur. The above-described manufacturing method is generally used for manufacturing a semiconductor device, and the semiconductor device shown in FIG. 12 can be manufactured at low cost.

図１３Ｇに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１２に示す半導体装置を製造可能である。   As shown in FIG. 13G, the first electric field relaxation region 23 is formed (sixth step). The manufacturing method of the first electric field relaxation region 23 is generally used in the manufacture of semiconductor devices, and the semiconductor device shown in FIG. 12 can be manufactured at low cost.

溝５の底部に第１の電界緩和領域２３を形成した（図１３Ｇ）後、コンタクトホール１０の底面に、ドリフト領域２を露出させる（図１３Ｉ、第７の工程）。この製造方法は、一般的に半導体装置の製造によく使われるものであるため、低コストで図１２に示す半導体装置を製造することができる。   After forming the first electric field relaxation region 23 at the bottom of the trench 5 (FIG. 13G), the drift region 2 is exposed at the bottom of the contact hole 10 (FIG. 13I, seventh step). Since this manufacturing method is generally used for manufacturing a semiconductor device, the semiconductor device shown in FIG. 12 can be manufactured at low cost.

第７の工程において、エッチングマスクとして層間絶縁膜を用いて異方性エッチングを行い、コンタクトホール１０の底部を選択的に除去する。これにより、マスク使用せず、自己整合的にドリフト領域２を露出させることができる。設計ルールに依存せず、高集積度デバイスを形成できる。マスクが不要となるため、製造コストを低く抑えることができる。   In the seventh step, anisotropic etching is performed using an interlayer insulating film as an etching mask, and the bottom of the contact hole 10 is selectively removed. As a result, the drift region 2 can be exposed in a self-aligned manner without using a mask. A highly integrated device can be formed without depending on design rules. Since no mask is required, the manufacturing cost can be kept low.

第1工程において形成された溝５の角部ＥＧの深さは、溝５の底部ＢＴより深い（図１４Ａ）。溝５の角部に小さいな凹部を設けることにより、一回の露光工程によって図１３Ｆ及び図１４Ａに示す断面構造を形成可能となり、製造コストを低減することができる。   The depth of the corner EG of the groove 5 formed in the first step is deeper than the bottom BT of the groove 5 (FIG. 14A). By providing small concave portions at the corners of the grooves 5, the cross-sectional structure shown in FIGS. 13F and 14A can be formed by a single exposure step, and the manufacturing cost can be reduced.

図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。   As shown in FIGS. 2H (a) and 2 (b), when the polysilicon of the gate electrode 8 is deposited, the thickness of the deposited polysilicon is set to a value smaller than ½ of the width of the groove 5. For this reason, the film thickness of the polysilicon deposited on the side surface and the bottom surface of the groove 5 becomes substantially uniform without completely filling the groove 5 with polysilicon. Therefore, the drift region 2 can be exposed on the bottom surface of the trench 5 by etching the polysilicon of the gate electrode 8 and the gate insulating film 7 existing inside the trench 5 without using a mask. And by not using a mask, the dimension restriction by the design rule at the time of mask design is eliminated, and further integration becomes possible. In addition, the occurrence of misalignment due to the mask can be avoided.

図２Ｋに示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。   By performing the anisotropic etching in the step shown in FIG. 2K, the drift region 2 can be exposed without sacrificing the gate electrode 8 and the gate insulating film 7 sandwiched between the bottom of the trench 5 at the bottom of the trench 5. And the reliability of the semiconductor device can be improved.

図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｑ（ｂ）の符号１３’で示す部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。   In the step of etching the polysilicon of the gate electrode 8 shown in FIG. 2J, a part of the region is protected by the mask layer 14 ′, whereby the gate electrode 8 and a pad for applying a potential to the gate electrode 8 (FIG. 2Q (B) can be formed at the same time. For this reason, the total manufacturing process can be simplified, variation due to the manufacturing process is reduced, and the reliability of the element is increased.

ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポりシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。   In the step of forming the interlayer insulating film 9 on the gate electrode 8, a thermal oxidation method is used. The oxide film formed on the polysilicon and silicon carbide of the gate electrode 8 is thicker in polysilicon, so that only the oxide film on the silicon carbide surface can be removed, leaving the oxide film on the polysilicon surface. By carrying out such a process, the drift region can be exposed at a part of the groove bottom by self-alignment without using a mask. As a result, there is no dimensional limitation on the mask design rule, and higher integration can be achieved.

［第４実施形態の説明］
図１６を参照して、第４実施形態に係わる半導体装置の構成を説明する。第４実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、第４実施形態に係わる半導体装置は、溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れ、且つ少なくともドリフト領域２内に形成されたＰ型の第２の電界緩和領域２５を更に備える。第２の電界緩和領域２５は、コンタクト領域２６を介してソース電極１３にオーミック接続している。その他の構成は、図１に示した半導体装置と同じであり説明を省略する。[Description of Fourth Embodiment]
The configuration of the semiconductor device according to the fourth embodiment will be described with reference to FIG. The semiconductor device according to the fourth embodiment is different from the semiconductor device of FIG. 1 in the following points. That is, the semiconductor device according to the fourth embodiment is separated from the groove 5 in a direction parallel to the main surface of the N + type silicon carbide substrate 1 and at least a P type second electric field relaxation region formed in the drift region 2. 25 is further provided. The second electric field relaxation region 25 is ohmically connected to the source electrode 13 through the contact region 26. Other configurations are the same as those of the semiconductor device shown in FIG.

第２の電界緩和領域２５は、ドリフト領域２のみならず、Ｐ型ウェル領域３の内部にも形成されている。コンタクト領域２６は、Ｎ＋型ソース領域４の内部に形成されている。コンタクト領域２６は、Ｎ＋型ソース領域４上に形成されたソース電極１３と第２の電界緩和領域２５との間を接続している。   The second electric field relaxation region 25 is formed not only in the drift region 2 but also in the P-type well region 3. The contact region 26 is formed inside the N + type source region 4. The contact region 26 connects between the source electrode 13 formed on the N + type source region 4 and the second electric field relaxation region 25.

図１６に示す半導体装置の動作は、図１に示す半導体装置の動作とほぼ同じである。ただし、溝５の角部は第１の電界緩和領域２３及び第２の電界緩和領域２５の両方から発生する空乏層により保護されているため、耐圧向上の効果は大きい。   The operation of the semiconductor device illustrated in FIG. 16 is substantially the same as the operation of the semiconductor device illustrated in FIG. However, since the corner portion of the groove 5 is protected by the depletion layer generated from both the first electric field relaxation region 23 and the second electric field relaxation region 25, the effect of improving the breakdown voltage is great.

次に、図１７Ａ〜図１７Ｄを参照して、図１６に示した半導体装置を製造する際の処理手順について説明する。   Next, with reference to FIGS. 17A to 17D, a processing procedure for manufacturing the semiconductor device shown in FIG. 16 will be described.

先ず、図２Ａ及び図２Ｂに示す工程と同じ処理を実施する。その後、図１７Ａに示すように、Ｎ＋型ソース領域４上に、第２の電界緩和領域２５を形成するためのレジストパターン２０を形成する。レジストパターン２０の開口は、第２の電界緩和領域２５が形成される領域に相当する。   First, the same process as that shown in FIGS. 2A and 2B is performed. Thereafter, as shown in FIG. 17A, a resist pattern 20 for forming the second electric field relaxation region 25 is formed on the N + type source region 4. The opening of the resist pattern 20 corresponds to a region where the second electric field relaxation region 25 is formed.

図１７Ｂに示すように、イオン注入法を用いて、Ｐ型不純物イオンをＮ＋型ソース領域４の表面から、ドリフト領域２及びＰ型ウェル領域３の内部に注入する。不純物の注入濃度は、Ｎ＋型ソース領域４よりも低い。注入深さは、Ｐ型ウェル領域３よりも深い。その後、レジストパターン２０を除去する。   As shown in FIG. 17B, P-type impurity ions are implanted into the drift region 2 and the P-type well region 3 from the surface of the N + -type source region 4 using an ion implantation method. The impurity implantation concentration is lower than that of the N + type source region 4. The implantation depth is deeper than that of the P-type well region 3. Thereafter, the resist pattern 20 is removed.

図１７Ｃに示すように、Ｎ＋型ソース領域４上に、コンタクト領域２６を形成するためのレジストパターン２０’を形成する。レジストパターン２０’の開口は、コンタクト領域２６が形成される領域に相当する。   As shown in FIG. 17C, a resist pattern 20 ′ for forming the contact region 26 is formed on the N + type source region 4. The opening of the resist pattern 20 'corresponds to a region where the contact region 26 is formed.

図１７Ｄに示すように、イオン注入法を用いて、Ｐ型不純物イオンをＮ＋型ソース領域４の表面から、Ｎ＋型ソース領域４の内部に注入する。不純物の注入濃度は、Ｎ＋型ソース領域４よりも高い。注入深さは、第２の電界緩和領域２５よりも浅いことが望ましい。その後、レジストパターン２０’を除去する。その後、アニール処理を行い、注入された不純物を活性化することにより、第２の電界緩和領域２５及びコンタクト領域２６が形成される。なお、第２の電界緩和領域２５と溝５との距離は０．５〜２．５μｍ程度が望ましい。   As shown in FIG. 17D, P-type impurity ions are implanted from the surface of the N + -type source region 4 into the N + -type source region 4 using an ion implantation method. The impurity implantation concentration is higher than that of the N + type source region 4. The implantation depth is desirably shallower than the second electric field relaxation region 25. Thereafter, the resist pattern 20 'is removed. Thereafter, annealing is performed to activate the implanted impurities, whereby the second electric field relaxation region 25 and the contact region 26 are formed. The distance between the second electric field relaxation region 25 and the groove 5 is preferably about 0.5 to 2.5 μm.

その後、前述した各実施形態の製造方法、例えば図２Ａ〜図２Ｑに示した工程と同じ処理を実施することにより、図１６に示す半導体装置が完成する。   Thereafter, the manufacturing method of each embodiment described above, for example, the same processing as the steps shown in FIGS. 2A to 2Q is performed, thereby completing the semiconductor device shown in FIG.

第４実施形態の半導体装置は、第１実施形態の半導体装置と同様に動作する。高濃度の不純物注入によってコンタクト領域２６を形成することにより、ソース電極１３と第２の電界緩和領域２５との間を電気的に低抵抗に接続することができる。ダイオードに逆バイアスを印加する時、バイアス電圧によって、第２の電界緩和領域２５とドリフト領域２から発生する空乏層が溝５の角部まで広がる。溝５の角部における電解集中を緩和することができる。半導体装置の耐圧が向上する。   The semiconductor device of the fourth embodiment operates in the same manner as the semiconductor device of the first embodiment. By forming the contact region 26 by high-concentration impurity implantation, the source electrode 13 and the second electric field relaxation region 25 can be electrically connected with low resistance. When a reverse bias is applied to the diode, a depletion layer generated from the second electric field relaxation region 25 and the drift region 2 spreads to the corner of the groove 5 due to the bias voltage. Electrolytic concentration at the corner of the groove 5 can be reduced. The breakdown voltage of the semiconductor device is improved.

＜第４実施形態の第１変形例＞
第２の電界緩和領域２５の不純物濃度は、Ｎ＋型ソース領域４の不純物濃度よりも高くても構わない。この場合、コンタクト領域２６を用いて、ソース電極１３とオーミック接続しなくても構わない。よって、図１８に示すように、第２の電界緩和領域２５をＰ型ウェル領域３及びドリフト領域２のみならず、Ｎ＋型ソース領域４の内部に形成する。そして、第２の電界緩和領域２５の上面をソース電極１３に接触させる。第２の電界緩和領域２５をソース電極１３に、直接、オーミック接続させることができる。コンタクト領域２６を形成する必要がなくなり、製造コストを低減できる。<First Modification of Fourth Embodiment>
The impurity concentration of the second electric field relaxation region 25 may be higher than the impurity concentration of the N + type source region 4. In this case, the contact region 26 may not be used for ohmic connection with the source electrode 13. Therefore, as shown in FIG. 18, the second electric field relaxation region 25 is formed not only in the P-type well region 3 and the drift region 2 but also in the N + -type source region 4. Then, the upper surface of the second electric field relaxation region 25 is brought into contact with the source electrode 13. The second electric field relaxation region 25 can be directly ohmically connected to the source electrode 13. It is not necessary to form the contact region 26, and the manufacturing cost can be reduced.

＜第４実施形態の第２変形例＞
第２の電界緩和領域２５を形成するために不純物を注入する深さは、溝５の底面の位置よりも深くても構わない。これにより、第２の電界緩和領域２５の底部の位置が、溝５の底面の位置よりも深くなる。ダイオードに逆バイアス電圧を印加するとき、バイアス電圧によって、第２の電界緩和領域２５及びドリフト領域２から発生する空乏層が、図１８の場合に比べて広くなり、更に耐圧が向上する。<Second Modification of Fourth Embodiment>
The depth at which the impurity is implanted to form the second electric field relaxation region 25 may be deeper than the position of the bottom surface of the groove 5. As a result, the position of the bottom of the second electric field relaxation region 25 becomes deeper than the position of the bottom surface of the groove 5. When a reverse bias voltage is applied to the diode, the depletion layer generated from the second electric field relaxation region 25 and the drift region 2 becomes wider than the case of FIG. 18 due to the bias voltage, and the breakdown voltage is further improved.

＜第４実施形態の効果＞
第４実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。<Effects of Fourth Embodiment>
In the semiconductor device according to the fourth embodiment, the anode region 15 is formed together with the gate electrode 8 in the groove 5, and a diode is formed on the bottom surface of the groove 5. Thereby, the area efficiency of the element in the N + type silicon carbide substrate 1 can be improved, and the degree of integration can be increased. In addition, a low-loss semiconductor device with reduced loss during the reflux operation can be provided.

また、ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。   Further, the ohmic connection between the anode region 15 buried in the contact hole 10 formed so as to penetrate the gate electrode 8 and the source electrode 13 makes the resistance value of the parasitic resistance between the anode region 15 and the source electrode 13 low. Can be reduced. As a result, loss during the reflux operation can be reduced.

一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜の底部の厚さを厚くする等の対策が必要となり、トランジスタのオン抵抗が悪化していた。第４実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５とドリフト領域２とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。   In general, a silicon carbide transistor has a higher drain electric field than a silicon transistor. For this reason, measures such as increasing the thickness of the bottom of the gate insulating film are required, and the on-resistance of the transistor is deteriorated. In the semiconductor device of the fourth embodiment, a P-type anode region 15 is embedded in a part of the inside of the groove 5, and the anode region 15 and the drift region 2 are joined at the bottom of the groove 5. Therefore, the drain electric field applied to the bottom of the gate insulating film 7 when the transistor is off can be relaxed. As a result, it is possible to provide a low-loss semiconductor device in which a reflux diode is built in the bottom of the trench 5 while suppressing deterioration of the on-resistance of the transistor.

一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５とドリフト領域２とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。   In general, in the case of a silicon carbide transistor, since the drain electric field is higher than that of a silicon transistor, the electric field concentrates on the corner of the groove 5 and the breakdown voltage becomes weak. In order to protect the bottom and corners of the groove 5, it is necessary to take measures such as forming a P region in the entire bottom of the groove 5. If a P-type semiconductor region is formed on the entire bottom surface of the trench 5, a P-type semiconductor region is also formed on the bottom portion of the anode region 15, and the diode portion composed of the anode region 15 and the drift region 2 becomes a PN diode. . It becomes impossible to provide a low-loss semiconductor device with reduced loss during the reflux operation. A first electric field relaxation region 23 is formed as a P-type semiconductor region only under the gate electrode 8. The depletion layer generated from the first electric field relaxation region 23 can protect the electric field concentration at the bottom and corners of the groove 5. In addition, since the first electric field relaxation region 23 is not formed under the anode region 15, the loss during the reflux operation can be reduced, and a semiconductor device with high breakdown voltage and low loss can be provided.

第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。   The first electric field relaxation region 23 is in contact with the corner of the groove 5. The depletion layer generated from the first electric field relaxation region 23 covers the corner of the groove 5, and the electric field concentration on the corner of the groove 5 can be relaxed.

アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 is formed of a material different from that of the drift region 2, and the bottom surface of the anode region 15 is joined to the drift region 2 to form a unipolar diode. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 can be formed of a semiconductor material (for example, silicon) having a band gap different from that of the drift region 2. Thereby, the unipolar diode by heterojunction can be incorporated. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

半導体装置は、溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れ、且つ少なくともドリフト領域２内に形成されたＰ型の第２の電界緩和領域２５を更に備える。第２の電界緩和領域２５は、ソース電極１３にオーミック接続している。溝５の両側に、第２の電界緩和領域２５があることで、第２の電界緩和領域２５から発生する空乏層が溝５の角部への電界集中を抑制することができる。半導体装置の耐圧を高めることができる。   The semiconductor device further includes a P-type second electric field relaxation region 25 which is separated from groove 5 in a direction parallel to the main surface of N + type silicon carbide substrate 1 and is formed at least in drift region 2. The second electric field relaxation region 25 is ohmically connected to the source electrode 13. The presence of the second electric field relaxation region 25 on both sides of the groove 5 allows the depletion layer generated from the second electric field relaxation region 25 to suppress electric field concentration on the corner of the groove 5. The breakdown voltage of the semiconductor device can be increased.

第２の電界緩和領域２５の底部の位置は、溝５の底面の位置よりも深い。第２の電界緩和領域２５は溝５から大きく離れる場合でも、第２の電界緩和領域２５から発生する空乏層が溝５の角部に届く。トランジスタのオン動作時に、第２の電界緩和領域２５から発生する空乏層による抵抗が減少し、低損失な半導体装置が形成できる。   The position of the bottom of the second electric field relaxation region 25 is deeper than the position of the bottom surface of the groove 5. Even when the second electric field relaxation region 25 is far away from the groove 5, the depletion layer generated from the second electric field relaxation region 25 reaches the corner of the groove 5. When the transistor is turned on, the resistance due to the depletion layer generated from the second electric field relaxation region 25 is reduced, so that a low-loss semiconductor device can be formed.

溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製方法を用いることにより、図１６に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれは生じない。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１６に示す半導体装置を製造可能である。   The trench 5 is formed (first step), the gate insulating film 7 is formed on the bottom and side surfaces of the trench 5 (second step), and the gate electrode 8 is formed on the gate insulating film 7 (third step). Step), an interlayer insulating film 9 is formed on the gate electrode 8 (fourth step). Thereby, a contact hole 10 surrounded by the gate electrode 8 through the gate insulating film 7 is formed. The drift region 2 is exposed on the bottom surface of the contact hole 10 (fifth step). By using this manufacturing method, the gate electrode 8 and the anode region 15 can be simultaneously formed in the groove 5 shown in FIG. Furthermore, the contact hole 10 can be formed by self-alignment, and misalignment due to the mask does not occur. The above-described manufacturing method is generally used for manufacturing a semiconductor device, and the semiconductor device shown in FIG. 16 can be manufactured at low cost.

図２Ｄ及び図２Ｅに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１６に示す半導体装置を製造可能である。   As shown in FIGS. 2D and 2E, the first electric field relaxation region 23 is formed (sixth step). A method of manufacturing the first electric field relaxation region 23 is generally used for manufacturing a semiconductor device, and the semiconductor device shown in FIG. 16 can be manufactured at low cost.

第１の電界緩和領域２３を形成した後、図２Ｌに示すように、コンタクトホール１０の底面に、ドリフト領域２を露出させる（第７の工程）。ドリフト領域２を露出させる製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。   After forming the first electric field relaxation region 23, as shown in FIG. 2L, the drift region 2 is exposed on the bottom surface of the contact hole 10 (seventh step). A manufacturing method for exposing the drift region 2 is generally used in manufacturing a semiconductor device, and the semiconductor device shown in FIG. 1 can be manufactured at low cost.

ドリフト領域２を露出させる工程において、エッチングマスクとして層間絶縁膜９を用いて異方性エッチングを行い、コンタクトホール１０の底部を選択的に除去する。これにより、マスク使用せず、ドリフト領域２を露出できる。設計ルールに依存せず、高集積度デバイスを形成でき、マスクがいらないことで、製造コストが低い製造方法が提供できる。   In the step of exposing the drift region 2, anisotropic etching is performed using the interlayer insulating film 9 as an etching mask to selectively remove the bottom of the contact hole 10. Thereby, the drift region 2 can be exposed without using a mask. A highly integrated device can be formed without depending on design rules, and a mask is not required, so that a manufacturing method with low manufacturing cost can be provided.

図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。   As shown in FIGS. 2H (a) and 2 (b), when the polysilicon of the gate electrode 8 is deposited, the thickness of the deposited polysilicon is set to a value smaller than ½ of the width of the groove 5. For this reason, the film thickness of the polysilicon deposited on the side surface and the bottom surface of the groove 5 becomes substantially uniform without completely filling the groove 5 with polysilicon. Therefore, the drift region 2 can be exposed on the bottom surface of the trench 5 by etching the polysilicon of the gate electrode 8 and the gate insulating film 7 existing inside the trench 5 without using a mask. And by not using a mask, the dimension restriction by the design rule at the time of mask design is eliminated, and further integration becomes possible. In addition, the occurrence of misalignment due to the mask can be avoided.

図２Ｋに示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。   By performing the anisotropic etching in the step shown in FIG. 2K, the drift region 2 can be exposed without sacrificing the gate electrode 8 and the gate insulating film 7 sandwiched between the bottom of the trench 5 at the bottom of the trench 5. And the reliability of the semiconductor device can be improved.

図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｑ（ｂ）の符号１３’で示す部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。   In the step of etching the polysilicon of the gate electrode 8 shown in FIG. 2J, a part of the region is protected by the mask layer 14 ′, whereby the gate electrode 8 and a pad for applying a potential to the gate electrode 8 (FIG. 2Q (B) can be formed at the same time. For this reason, the total manufacturing process can be simplified, variation due to the manufacturing process is reduced, and the reliability of the element is increased.

ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポりシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。   In the step of forming the interlayer insulating film 9 on the gate electrode 8, a thermal oxidation method is used. The oxide film formed on the polysilicon and silicon carbide of the gate electrode 8 is thicker in polysilicon, so that only the oxide film on the silicon carbide surface can be removed, leaving the oxide film on the polysilicon surface. By carrying out such a process, the drift region can be exposed at a part of the groove bottom by self-alignment without using a mask. As a result, there is no dimensional limitation on the mask design rule, and higher integration can be achieved.

［第５実施形態の説明］
図２０を参照して、第５実施形態に係わる半導体装置の構成を説明する。第５実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、第５実施形態に係わる半導体装置では、溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れた位置に保護溝２７が形成されている。第２の電界緩和領域２５は、少なくとも保護溝２７の底面の下方に形成されている。その他の構成は、図１に示した半導体装置と同じであり説明を省略する。[Description of Fifth Embodiment]
The configuration of the semiconductor device according to the fifth embodiment will be described with reference to FIG. The semiconductor device according to the fifth embodiment is different from the semiconductor device of FIG. 1 in the following points. That is, in the semiconductor device according to the fifth embodiment, the protective groove 27 is formed at a position away from the groove 5 in a direction parallel to the main surface of the N + type silicon carbide substrate 1. The second electric field relaxation region 25 is formed at least below the bottom surface of the protective groove 27. Other configurations are the same as those of the semiconductor device shown in FIG.

保護溝２７は、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る深さの溝である。溝５の底面の深さは、保護溝２７の深さと同じである。第２の電界緩和領域２５は、保護溝２７の底面の下方のみならず、保護溝２７の側面上にも形成されている。保護溝２７の底面の直下に、コンタクト領域２６が形成されている。保護溝２７の内部は、ソース電極１３が埋め込まれている。ソース電極１３は、保護溝２７の底面に表出するコンタクト領域２６及び保護溝２７の側面に表出する第２の電界緩和領域２５に接触している。   The protective groove 27 is a groove having a depth reaching the drift region 2 through the N + -type source region 4 and the P-type well region 3. The depth of the bottom surface of the groove 5 is the same as the depth of the protective groove 27. The second electric field relaxation region 25 is formed not only below the bottom surface of the protective groove 27 but also on the side surface of the protective groove 27. A contact region 26 is formed immediately below the bottom surface of the protective groove 27. The source electrode 13 is embedded in the protective groove 27. The source electrode 13 is in contact with the contact region 26 exposed on the bottom surface of the protective groove 27 and the second electric field relaxation region 25 exposed on the side surface of the protective groove 27.

図２０に示す半導体装置の動作は、図１に示す半導体装置の動作とほぼ同じである。ただし、溝５の角部は第１の電界緩和領域２３及び第２の電界緩和領域２５の両方から発生する空乏層により保護されているため、耐圧向上の効果は大きい。   The operation of the semiconductor device shown in FIG. 20 is almost the same as the operation of the semiconductor device shown in FIG. However, since the corner portion of the groove 5 is protected by the depletion layer generated from both the first electric field relaxation region 23 and the second electric field relaxation region 25, the effect of improving the breakdown voltage is great.

次に、図２１Ａ〜図２１Ｃを参照して、図２０に示した半導体装置を製造する際の処理手順について説明する。   Next, with reference to FIGS. 21A to 21C, a processing procedure for manufacturing the semiconductor device shown in FIG. 20 will be described.

先ず、図２Ａ及び図２Ｂに示した工程と同じ処理を実施する。   First, the same processing as that shown in FIGS. 2A and 2B is performed.

溝５を形成する工程で、図２１Ａに示すように、溝５と同時に保護溝２７を同時に形成する。具体的には、溝５及び保護溝２７が形成される領域に開口を有するマスク層１４を形成する。マスク層１４を用いて、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通し、ドリフト領域２に至る溝５及び保護溝２７を同時に形成する。溝５及び保護溝２７は同じ深さとなる。   In the step of forming the groove 5, as shown in FIG. 21A, the protective groove 27 is formed simultaneously with the groove 5. Specifically, the mask layer 14 having an opening in a region where the groove 5 and the protective groove 27 are formed is formed. Using the mask layer 14, the trench 5 and the protective trench 27 that penetrate the N + -type source region 4 and the P-type well region 3 and reach the drift region 2 are formed simultaneously. The groove 5 and the protective groove 27 have the same depth.

図２１Ｂに示すように、溝５を遮蔽し、保護溝２７が形成された領域に開口を有するレジストパターン２０を、マスク層１４の上に形成する。レジストパターン２０は溝５を保護することを主な目的とし、露光で少し合わせずれが発生しても半導体装置の信頼性に影響しない。   As shown in FIG. 21B, a resist pattern 20 that shields the groove 5 and has an opening in a region where the protective groove 27 is formed is formed on the mask layer 14. The main purpose of the resist pattern 20 is to protect the grooves 5, and even if a slight misalignment occurs during exposure, the reliability of the semiconductor device is not affected.

図１７Ｂに示す工程と同様な処理を行い、第２の電界緩和領域２５を形成する。第２の電界緩和領域２５の形成において、不入物の注入角度は、Ｎ＋型炭化珪素基体１の表面の法線に対して一定の角度を傾ける。これにより、保護溝２７の底面のみらならず側面にも不純物を注入することができる。不純物として、アルミニウム、ボロンなどを用いることができる。例えば、アルミニウムの場合、注入角度を５ｄｅｇだけ傾け、注入深さを０．５μｍとし、不純物濃度を２×１０１８ｃｍ−３とすればよい。The same process as that shown in FIG. 17B is performed to form the second electric field relaxation region 25. In the formation of the second electric field relaxation region 25, the non-implanted material implantation angle is inclined at a certain angle with respect to the normal line of the surface of the N + type silicon carbide substrate 1. Thereby, impurities can be implanted not only on the bottom surface of the protective groove 27 but also on the side surface. Aluminum, boron, or the like can be used as the impurity. For example, in the case of aluminum, the implantation angle may be inclined by 5 deg, the implantation depth may be 0.5 μm, and the impurity concentration may be 2 × 10 18 cm −3 .

図１７Ｄに示す工程と同様な処理を行い、コンタクト領域２６を保護溝２７の底面の直下に選択的に形成する。この時に使用するレジストマスクは、図２１Ｂに示したレジストパターン２０と同じものでも構わない。第２の電界緩和領域２５の場合と異なり、コンタクト領域２６の形成において、不純物注入角度は傾けずに行うことが好適である。また、ソース電極１３との間で電気的に低抵抗な接続を容易に取るために、不純物注入濃度は高濃度であることが好ましい。例えば、アルミニウムの場合、注入深さを０．１μｍとし、不純物濃度を１×１０２０ｃｍ−３とすればよい。A process similar to that shown in FIG. 17D is performed to selectively form the contact region 26 directly below the bottom surface of the protective groove 27. The resist mask used at this time may be the same as the resist pattern 20 shown in FIG. 21B. Unlike the case of the second electric field relaxation region 25, it is preferable to form the contact region 26 without tilting the impurity implantation angle. In order to easily establish an electrically low resistance connection with the source electrode 13, the impurity implantation concentration is preferably high. For example, in the case of aluminum, the implantation depth may be 0.1 μm and the impurity concentration may be 1 × 10 20 cm −3 .

図２Ｄ〜図２Ｆに示す工程と同じ処理を実施して、溝５の底面の直下に第１の電界緩和領域２３を形成する。この時、保護溝２７に第１の電界緩和領域２３は形成しない。   The same process as that shown in FIGS. 2D to 2F is performed to form the first electric field relaxation region 23 immediately below the bottom surface of the groove 5. At this time, the first electric field relaxation region 23 is not formed in the protective groove 27.

図２Ｇ（ａ）、（ｂ）〜図２Ｏ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図２１Ｃに示すように、溝５及び保護溝２７の内部の各々に、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９及びアノード領域１５が形成される。   The same processes as those shown in FIGS. 2G (a) and 2 (b) to 2O (a) and (b) are performed. As a result, as shown in FIG. 21C, the gate insulating film 7, the gate electrode 8, the interlayer insulating film 9, and the anode region 15 are formed in the trench 5 and the protective trench 27, respectively.

溝５の内部に形成されたゲート絶縁膜７、ゲート電極８、層間絶縁膜９及びアノード領域１５を保護するために、溝５が形成されていた領域にレジストパターン２０’を形成する。レジストパターン２０’の開口からは、保護溝２７が形成されていた領域が表出している。続いて、保護溝２７の内部に形成されたゲート絶縁膜７、ゲート電極８、層間絶縁膜９及びアノード領域１５を等方性エッチング法により除去する。例えば、ゲート絶縁膜７がシリコン酸化膜からなり、ゲート電極８がポリシリコンからなり、層間絶縁膜９がシリコン酸化膜からなる場合、フッ酸（ＨＦ）と硝酸（ＨＮＯ３）を混ぜたフッ硝酸エッチング液を用いて、等方性エッチングを実施できる。続いて、レジストパターン２０’を除去し、図２Ｐ（ａ）、（ｂ）及び図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図２０に示す半導体装置が完成する。   In order to protect the gate insulating film 7, the gate electrode 8, the interlayer insulating film 9 and the anode region 15 formed in the trench 5, a resist pattern 20 ′ is formed in the region where the trench 5 was formed. From the opening of the resist pattern 20 ′, the region where the protective groove 27 was formed is exposed. Subsequently, the gate insulating film 7, the gate electrode 8, the interlayer insulating film 9, and the anode region 15 formed inside the protective groove 27 are removed by an isotropic etching method. For example, when the gate insulating film 7 is made of a silicon oxide film, the gate electrode 8 is made of polysilicon, and the interlayer insulating film 9 is made of a silicon oxide film, a hydrofluoric acid etching mixed with hydrofluoric acid (HF) and nitric acid (HNO3). Isotropic etching can be performed using the liquid. Subsequently, the resist pattern 20 ′ is removed, and the same process as that shown in FIGS. 2P (a) and (b) and FIGS. 2Q (a) and (b) is performed. Thereby, the semiconductor device shown in FIG. 20 is completed.

＜第５実施形態の効果＞
第５実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。<Effect of Fifth Embodiment>
In the semiconductor device according to the fifth embodiment, the anode region 15 is formed together with the gate electrode 8 in the groove 5, and a diode is formed on the bottom surface of the groove 5. Thereby, the area efficiency of the element in the N + type silicon carbide substrate 1 can be improved, and the degree of integration can be increased. In addition, a low-loss semiconductor device with reduced loss during the reflux operation can be provided.

また、ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。   Further, the ohmic connection between the anode region 15 buried in the contact hole 10 formed so as to penetrate the gate electrode 8 and the source electrode 13 makes the resistance value of the parasitic resistance between the anode region 15 and the source electrode 13 low. Can be reduced. As a result, loss during the reflux operation can be reduced.

一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜７の底部の厚さを厚くする等の対策が必要となり、トランジスタのオン抵抗が悪化していた。第５実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５とドリフト領域２とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。   In general, a silicon carbide transistor has a higher drain electric field than a silicon transistor. For this reason, measures such as increasing the thickness of the bottom of the gate insulating film 7 are required, and the on-resistance of the transistor is deteriorated. In the semiconductor device of the fifth embodiment, a P-type anode region 15 is embedded in a part of the inside of the groove 5, and the anode region 15 and the drift region 2 are joined at the bottom of the groove 5. Therefore, the drain electric field applied to the bottom of the gate insulating film 7 when the transistor is off can be relaxed. As a result, it is possible to provide a low-loss semiconductor device in which a reflux diode is built in the bottom of the trench 5 while suppressing deterioration of the on-resistance of the transistor.

一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５とドリフト領域２とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。   In general, in the case of a silicon carbide transistor, since the drain electric field is higher than that of a silicon transistor, the electric field concentrates on the corner of the groove 5 and the breakdown voltage becomes weak. In order to protect the bottom and corners of the groove 5, it is necessary to take measures such as forming a P region in the entire bottom of the groove 5. If a P-type semiconductor region is formed on the entire bottom surface of the trench 5, a P-type semiconductor region is also formed on the bottom portion of the anode region 15, and the diode portion composed of the anode region 15 and the drift region 2 becomes a PN diode. . It becomes impossible to provide a low-loss semiconductor device with reduced loss during the reflux operation. A first electric field relaxation region 23 is formed as a P-type semiconductor region only under the gate electrode 8. The depletion layer generated from the first electric field relaxation region 23 can protect the electric field concentration at the bottom and corners of the groove 5. In addition, since the first electric field relaxation region 23 is not formed under the anode region 15, the loss during the reflux operation can be reduced, and a semiconductor device with high breakdown voltage and low loss can be provided.

第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。   The first electric field relaxation region 23 is in contact with the corner of the groove 5. The depletion layer generated from the first electric field relaxation region 23 covers the corner of the groove 5, and the electric field concentration on the corner of the groove 5 can be relaxed.

アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 is formed of a material different from that of the drift region 2, and the bottom surface of the anode region 15 is joined to the drift region 2 to form a unipolar diode. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The anode region 15 can be formed of a semiconductor material (for example, silicon) having a band gap different from that of the drift region 2. Thereby, the unipolar diode by heterojunction can be incorporated. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

半導体装置は、溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れ、且つ少なくともドリフト領域２内に形成されたＰ型の第２の電界緩和領域２５を更に備える。第２の電界緩和領域２５は、ソース電極１３にオーミック接続している。溝５の両側に、第２の電界緩和領域２５があることで、第２の電界緩和領域２５から発生する空乏層が溝５の角部への電界集中を抑制することができる。半導体装置の耐圧を高めることができる。   The semiconductor device further includes a P-type second electric field relaxation region 25 which is separated from groove 5 in a direction parallel to the main surface of N + type silicon carbide substrate 1 and is formed at least in drift region 2. The second electric field relaxation region 25 is ohmically connected to the source electrode 13. The presence of the second electric field relaxation region 25 on both sides of the groove 5 allows the depletion layer generated from the second electric field relaxation region 25 to suppress electric field concentration on the corner of the groove 5. The breakdown voltage of the semiconductor device can be increased.

第２の電界緩和領域２５の底部の位置は、溝５の底面の位置よりも深い。第２の電界緩和領域２５は溝５から大きく離れる場合でも、第２の電界緩和領域２５から発生する空乏層が溝５の角部に届く。トランジスタのオン動作時に、第２の電界緩和領域２５から発生する空乏層による抵抗が減少し、低損失な半導体装置が形成できる。   The position of the bottom of the second electric field relaxation region 25 is deeper than the position of the bottom surface of the groove 5. Even when the second electric field relaxation region 25 is far away from the groove 5, the depletion layer generated from the second electric field relaxation region 25 reaches the corner of the groove 5. When the transistor is turned on, the resistance due to the depletion layer generated from the second electric field relaxation region 25 is reduced, so that a low-loss semiconductor device can be formed.

溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れた位置に保護溝２７が形成され、第２の電界緩和領域２５は、保護溝２７の底面の下方に形成されている。保護溝２７を形成した後に、保護溝２７の底面から不純物を注入することにより、第２の電界緩和領域２５を形成することができる。第２の電界緩和領域２５を形成するために、第４実施形態に比べて、低いエネルギーで不純物を注入すればよい。つまり、高エネルギーで不純物を注入しなくでも、第２の電界緩和領域２５を深く形成することができる。低コストな半導体装置を形成できる。   Protective groove 27 is formed at a position away from groove 5 in the direction parallel to the main surface of N + type silicon carbide substrate 1, and second electric field relaxation region 25 is formed below the bottom surface of protective groove 27. After forming the protective groove 27, the second electric field relaxation region 25 can be formed by implanting impurities from the bottom surface of the protective groove 27. In order to form the second electric field relaxation region 25, impurities may be implanted with lower energy than in the fourth embodiment. That is, the second electric field relaxation region 25 can be formed deeply without implanting impurities with high energy. A low-cost semiconductor device can be formed.

保護溝２７と溝５を形成した後に、第２の電界緩和領域２５を形成することにより、図２０に示しすように、第２の電界緩和領域２５の深さを溝５より深く形成できる。第４実施形態に比べて、より浅く不純物を注入しても、第２の電界緩和領域２５を溝５より深く形成できる。   By forming the second electric field relaxation region 25 after forming the protective groove 27 and the groove 5, the depth of the second electric field relaxation region 25 can be formed deeper than the groove 5 as shown in FIG. 20. Compared to the fourth embodiment, the second electric field relaxation region 25 can be formed deeper than the groove 5 even if impurities are implanted more shallowly.

溝５の底面の深さは、保護溝２７の深さと同じである。保護溝２７と溝５を同時に形成できる。この上、第２の電界緩和領域２５の底面は溝５の底面よりも深くなる。低コストな半導体装置を形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれは生じない。   The depth of the bottom surface of the groove 5 is the same as the depth of the protective groove 27. The protective groove 27 and the groove 5 can be formed simultaneously. In addition, the bottom surface of the second electric field relaxation region 25 is deeper than the bottom surface of the groove 5. A low-cost semiconductor device can be formed. Furthermore, the contact hole 10 can be formed by self-alignment, and misalignment due to the mask does not occur.

溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製方法を用いることにより、図２０に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図２０に示す半導体装置を製造可能である。   The trench 5 is formed (first step), the gate insulating film 7 is formed on the bottom and side surfaces of the trench 5 (second step), and the gate electrode 8 is formed on the gate insulating film 7 (third step). Step), an interlayer insulating film 9 is formed on the gate electrode 8 (fourth step). Thereby, a contact hole 10 surrounded by the gate electrode 8 through the gate insulating film 7 is formed. The drift region 2 is exposed on the bottom surface of the contact hole 10 (fifth step). By using this manufacturing method, the gate electrode 8 and the anode region 15 can be simultaneously formed in the groove 5 shown in FIG. The above-described manufacturing method is generally used for manufacturing a semiconductor device, and the semiconductor device shown in FIG. 20 can be manufactured at low cost.

図２Ｄ及び図２Ｅに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図２０に示す半導体装置を製造可能である。   As shown in FIGS. 2D and 2E, the first electric field relaxation region 23 is formed (sixth step). The manufacturing method of the first electric field relaxation region 23 is generally used for manufacturing a semiconductor device, and the semiconductor device shown in FIG. 20 can be manufactured at low cost.

第１の電界緩和領域２３を形成した後、図２Ｌに示すように、コンタクトホール１０の底面に、ドリフト領域２を露出させる（第７の工程）。ドリフト領域２を露出させる製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。   After forming the first electric field relaxation region 23, as shown in FIG. 2L, the drift region 2 is exposed on the bottom surface of the contact hole 10 (seventh step). A manufacturing method for exposing the drift region 2 is generally used in manufacturing a semiconductor device, and the semiconductor device shown in FIG. 1 can be manufactured at low cost.

ドリフト領域２を露出させる工程において、エッチングマスクとして層間絶縁膜９を用いて異方性エッチングを行い、コンタクトホール１０の底部を選択的に除去する。これにより、マスク使用せず、ドリフト領域２を露出できる。設計ルールに依存せず、高集積度デバイスを形成でき、マスクがいらないことで、製造コストが低い製造方法が提供できる。   In the step of exposing the drift region 2, anisotropic etching is performed using the interlayer insulating film 9 as an etching mask to selectively remove the bottom of the contact hole 10. Thereby, the drift region 2 can be exposed without using a mask. A highly integrated device can be formed without depending on design rules, and a mask is not required, so that a manufacturing method with low manufacturing cost can be provided.

溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成し（第４の工程）、コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。第１の工程において、保護溝２７と溝５が同時に形成される。保護溝２７と溝５を形成するための露光工程が一回になり、製造コストの低減が可能である。製造コスト低い製造方法が提供できる。   The trench 5 is formed (first step), the gate insulating film 7 is formed on the bottom and side surfaces of the trench 5 (second step), and the gate electrode 8 is formed on the gate insulating film 7 (third step). Step), an interlayer insulating film 9 is formed on the gate electrode 8 (fourth step), and the drift region 2 is exposed on the bottom surface of the contact hole 10 (fifth step). In the first step, the protective groove 27 and the groove 5 are formed simultaneously. The exposure process for forming the protective groove 27 and the groove 5 is performed once, and the manufacturing cost can be reduced. A manufacturing method with low manufacturing cost can be provided.

なお、保護溝２７は溝５と別の工程で形成してもかまわない。この場合、保護溝２７は溝５と違う深さで形成できる。保護溝２７及び第２の電界緩和領域２５の深さが溝５より浅い場合、第２の電界緩和領域２５から発生する空乏層が溝５の角部まで伸びない可能性ができてくる。しかし、ＭＯＳＦＥＴのオン抵抗が低減できる。用途に合わせて半導体装置を設計でき、設計自由度が増加できる。   The protective groove 27 may be formed in a separate process from the groove 5. In this case, the protective groove 27 can be formed with a depth different from that of the groove 5. When the depth of the protective groove 27 and the second electric field relaxation region 25 is shallower than that of the groove 5, a depletion layer generated from the second electric field relaxation region 25 may not extend to the corner of the groove 5. However, the on-resistance of the MOSFET can be reduced. The semiconductor device can be designed according to the application, and the degree of design freedom can be increased.

図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。   As shown in FIGS. 2H (a) and 2 (b), when the polysilicon of the gate electrode 8 is deposited, the thickness of the deposited polysilicon is set to a value smaller than ½ of the width of the groove 5. For this reason, the film thickness of the polysilicon deposited on the side surface and the bottom surface of the groove 5 becomes substantially uniform without completely filling the groove 5 with polysilicon. Therefore, the drift region 2 can be exposed on the bottom surface of the trench 5 by etching the polysilicon of the gate electrode 8 and the gate insulating film 7 existing inside the trench 5 without using a mask. And by not using a mask, the dimension restriction by the design rule at the time of mask design is eliminated, and further integration becomes possible. In addition, the occurrence of misalignment due to the mask can be avoided.

図２Ｋに示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。   By performing the anisotropic etching in the step shown in FIG. 2K, the drift region 2 can be exposed without sacrificing the gate electrode 8 and the gate insulating film 7 sandwiched between the bottom of the trench 5 at the bottom of the trench 5. And the reliability of the semiconductor device can be improved.

図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｑ（ｂ）の符号１３’で示す部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。   In the step of etching the polysilicon of the gate electrode 8 shown in FIG. 2J, a part of the region is protected by the mask layer 14 ′, whereby the gate electrode 8 and a pad for applying a potential to the gate electrode 8 (FIG. 2Q (B) can be formed at the same time. For this reason, the total manufacturing process can be simplified, variation due to the manufacturing process is reduced, and the reliability of the element is increased.

ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポりシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。   In the step of forming the interlayer insulating film 9 on the gate electrode 8, a thermal oxidation method is used. The oxide film formed on the polysilicon and silicon carbide of the gate electrode 8 is thicker in polysilicon, so that only the oxide film on the silicon carbide surface can be removed, leaving the oxide film on the polysilicon surface. By carrying out such a process, the drift region can be exposed at a part of the groove bottom by self-alignment without using a mask. As a result, there is no dimensional limitation on the mask design rule, and higher integration can be achieved.

［第６実施形態の説明］
次に、本発明の第６実施形態について説明する。図２２〜図２８は、本発明の第６実施形態に係わる半導体装置の構成を示す平面レイアウト図である。図２２〜図２８に示す平面レイアウト図は、図１に示した半導体装置の断面図の、ソース電極１３を除去した状態を、上方（ソース電極１３側）から見た図である。図２２〜図２８には、互いに隣接する溝５どうしの間隔であるゲートピッチ１６、互いに隣接する半導体装置のゲート間距離１７、溝５とコンタクトホール１０との間の距離１８の位置関係が示されている。図２２に示すＡ−Ａ’切断面が図１に示す半導体装置の断面に対応する。[Explanation of Sixth Embodiment]
Next, a sixth embodiment of the present invention will be described. 22 to 28 are plan layout views showing the configuration of the semiconductor device according to the sixth embodiment of the present invention. 22 to 28 are views of the semiconductor device shown in FIG. 1 as viewed from above (source electrode 13 side) in a state where the source electrode 13 is removed from the cross-sectional view of the semiconductor device. 22 to 28 show the positional relationship of the gate pitch 16, which is the distance between adjacent grooves 5, the inter-gate distance 17 of adjacent semiconductor devices, and the distance 18 between the groove 5 and the contact hole 10. FIG. Has been. 22 corresponds to the cross section of the semiconductor device shown in FIG.

なお、第６実施形態の平面レイアウトは、前述した図１の半導体装置に対応付けて説明するが、他の実施形態についても適用することができる。以下、図２２〜図２８に示した各平面レイアウトについて説明する。   The planar layout of the sixth embodiment will be described in association with the semiconductor device of FIG. 1 described above, but can be applied to other embodiments. Hereinafter, each planar layout shown in FIGS. 22 to 28 will be described.

図２２に示す半導体装置においては、コンタクトホール１０が溝５内に断続的に形成されている。コンタクトホール１０が形成されている部分の溝５の幅がコンタクトホール１０が形成されていない部分の溝５の幅より広くなっている。即ち、コンタクトホール１０は、Ｎ＋型炭化珪素基体１の表面（平面）方向に対して、溝５内に離散的に複数個形成され、コンタクトホール１０が形成された部分の溝５の幅は、コンタクトホール１０が形成されていない部分の溝５の幅よりも広くされている。   In the semiconductor device shown in FIG. 22, the contact hole 10 is intermittently formed in the groove 5. The width of the groove 5 where the contact hole 10 is formed is wider than the width of the groove 5 where the contact hole 10 is not formed. That is, a plurality of contact holes 10 are discretely formed in the groove 5 with respect to the surface (planar) direction of the N + type silicon carbide substrate 1, and the width of the groove 5 where the contact hole 10 is formed is The width of the groove 5 in the portion where the contact hole 10 is not formed is made wider.

このような構成とすることにより、溝５とコンタクトホール１０との間の距離１８を保持したまま、溝５の周囲長（トランジスタのチャネル幅）を長くすることができる。トランジスタのオン抵抗を低減した低損失な半導体装置を提供することができる。   With such a configuration, the peripheral length of the groove 5 (channel width of the transistor) can be increased while maintaining the distance 18 between the groove 5 and the contact hole 10. A low-loss semiconductor device with reduced on-resistance of a transistor can be provided.

図２３に示す半導体装置においては、コンタクトホール１０が配置される位置が、互い違いとなっている。即ち、溝５は、Ｎ＋型炭化珪素基体１の表面（平面）方向に対して直線状に複数本形成されている。コンタクトホール１０は、Ｎ＋型炭化珪素基体１の表面（平面）方向に対して溝５内に離散的に複数個形成されている。隣り合う溝５に形成されたコンタクトホール１０は、互いに違いに配置されている。隣接する２つの溝５との間において、コンタクトホール１０が配置される位置は、溝５が伸びている方向へ、コンタクトホール１０間の距離の１／２だけずれている。   In the semiconductor device shown in FIG. 23, the positions where the contact holes 10 are arranged are staggered. That is, a plurality of grooves 5 are formed linearly with respect to the surface (plane) direction of N + type silicon carbide substrate 1. A plurality of contact holes 10 are discretely formed in the groove 5 with respect to the surface (plane) direction of the N + type silicon carbide substrate 1. The contact holes 10 formed in the adjacent grooves 5 are arranged differently. The position where the contact hole 10 is disposed between two adjacent grooves 5 is shifted by a half of the distance between the contact holes 10 in the direction in which the groove 5 extends.

このような構成とすることにより、互いに隣接する半導体装置のゲート間距離１７を図２２に示す例と同様に保持した状態で、ゲートピッチ１６をより一層縮めることができる。トランジスタのオン抵抗を低減した低損失な半導体装置を提供することができる。   With such a configuration, the gate pitch 16 can be further reduced while the inter-gate distance 17 between adjacent semiconductor devices is maintained in the same manner as in the example shown in FIG. A low-loss semiconductor device with reduced on-resistance of a transistor can be provided.

図２４に示す半導体装置においては、溝５が格子状に形成されており、コンタクトホール１０が格子の交点に形成されている。即ち、溝５は、Ｎ＋型炭化珪素基体１の表面（平面）に対してメッシュ状に形成され、コンタクトホール１０は、メッシュの交点に離散的に複数配置されている。複数の溝５が一方向に配列されているのみならず、当該一方向に直交する他の一方向にも配列されている。配列された２つの溝５の交点にコンタクトホール１０が配置される。このような構成とすることにより、溝５とコンタクトホール１０との間の距離１８を保持した状態で、溝５の密度を高くすることができ、トランジスタのオン抵抗を低減した低損失な半導体装置を制御性良く形成することができる。   In the semiconductor device shown in FIG. 24, the grooves 5 are formed in a lattice shape, and the contact holes 10 are formed at the intersections of the lattices. That is, the grooves 5 are formed in a mesh shape with respect to the surface (plane) of the N + type silicon carbide substrate 1, and a plurality of contact holes 10 are discretely arranged at the intersections of the mesh. The plurality of grooves 5 are arranged not only in one direction but also in another direction orthogonal to the one direction. A contact hole 10 is disposed at the intersection of the two grooves 5 arranged. By adopting such a configuration, the density of the grooves 5 can be increased while the distance 18 between the grooves 5 and the contact holes 10 is maintained, and the low-loss semiconductor device in which the on-resistance of the transistor is reduced. Can be formed with good controllability.

図２５に示す半導体装置においては、溝５が六角メッシュ状に形成された、いわゆるハニカム構造を有し、コンタクトホール１０がメッシュの交点に形成されている。このような構成とすることにより、溝５とコンタクトホール１０との間の距離１８を保持した状態で、ハニカム構造の密度を高くすることができる。トランジスタのオン抵抗を低減した低損失な半導体装置を制御性良く形成することができる。   In the semiconductor device shown in FIG. 25, the groove 5 has a so-called honeycomb structure formed in a hexagonal mesh shape, and the contact hole 10 is formed at the intersection of the mesh. With such a configuration, it is possible to increase the density of the honeycomb structure while maintaining the distance 18 between the groove 5 and the contact hole 10. A low-loss semiconductor device with reduced on-resistance of the transistor can be formed with high controllability.

なお、本実施形態においては、格子状（図２４）及び六角メッシュ状（図２５）の場合について説明したが、円形やその他の多角形メッシュ形状においてもメッシュの交点にコンタクトホール１０を配置することによって同様の効果を発揮する。   In the present embodiment, the case of the lattice shape (FIG. 24) and the hexagonal mesh shape (FIG. 25) has been described, but the contact holes 10 are arranged at the intersections of the mesh even in a circular or other polygonal mesh shape. Exerts the same effect.

図２６、図２７、図２８においては、コンタクトホール１０が溝５に対して平行となる線状に形成されている。図２６に示す半導体装置においては、複数の溝５が一方向に互いに平行に延びており、溝５各々の内部に、直線状のコンタクトホール１０も、同じ方向に延びている。図２７に示す半導体装置においては、複数の溝５が直交する２つの方向に延びており、コンタクトホール１０は、溝５の内部において、直交する２つの方向に延びている。図２８に示す半導体装置においては、ハニカム構造の内部に、ハニカム構造を有するコンタクトホール１０が形成されている。   In FIGS. 26, 27, and 28, the contact hole 10 is formed in a linear shape parallel to the groove 5. In the semiconductor device shown in FIG. 26, a plurality of grooves 5 extend in parallel in one direction, and linear contact holes 10 also extend in the same direction in each of the grooves 5. In the semiconductor device shown in FIG. 27, the plurality of grooves 5 extend in two orthogonal directions, and the contact hole 10 extends in the two orthogonal directions inside the groove 5. In the semiconductor device shown in FIG. 28, a contact hole 10 having a honeycomb structure is formed inside the honeycomb structure.

このような構成とすることにより、アノード領域１５の直上で、アノード領域１５とソース電極１３とが接続される。アノード領域１５とソース電極１３をより低抵抗に接続することができる。ダイオードの損失を低減した低損失な半導体装置を提供することができる。   With such a configuration, the anode region 15 and the source electrode 13 are connected immediately above the anode region 15. The anode region 15 and the source electrode 13 can be connected to a lower resistance. A low-loss semiconductor device with reduced diode loss can be provided.

なお、第６実施形態において、半導体装置の最外周部に、耐圧を向上させるためのガードリングや終端構造からなる電解緩和構造を有していても良い。また、前述した実施形態においては、アノード領域１５のポリシリコンの導電型をＮ型として記載したが、Ｐ型でも良い。   In the sixth embodiment, the outermost peripheral portion of the semiconductor device may have an electrolytic relaxation structure including a guard ring and a termination structure for improving the breakdown voltage. In the above-described embodiment, the polysilicon conductivity type of the anode region 15 is described as N type. However, P type may be used.

［第７実施形態の説明］
図２９を参照して、第７実施形態に係わる半導体装置の構成を説明する。第７実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、層間絶縁膜９を介してゲート電極８により囲まれたコンタクトホール１０の内部には、Ｐ型のアノード領域１５ではなく、ソース電極１３の一部がアノード領域として埋め込まれている。層間絶縁膜９は、ゲート電極８の内側の側面とソース電極１３との側面との間を離間している。コンタクトホール１０内に埋め込まれたソース電極１３の底面は、「第１導電型の半導体領域」の一例としてのＮ型のドリフト領域２と接合してダイオードを形成する。ソース電極１３はダイオードのアノード極として機能する。ソース電極１３（アノード領域）は、ドリフト領域２とは異なる種類の材料、例えば、ドリフト領域２とはバンドギャップが異なる半導体材料で形成されている。[Description of Seventh Embodiment]
With reference to FIG. 29, a configuration of the semiconductor device according to the seventh embodiment will be described. The semiconductor device according to the seventh embodiment is different from the semiconductor device of FIG. 1 in the following points. That is, in the contact hole 10 surrounded by the gate electrode 8 with the interlayer insulating film 9 interposed therebetween, a part of the source electrode 13 is buried as an anode region instead of the P-type anode region 15. The interlayer insulating film 9 is separated from the inner side surface of the gate electrode 8 and the side surface of the source electrode 13. The bottom surface of the source electrode 13 embedded in the contact hole 10 is joined to an N type drift region 2 as an example of a “first conductivity type semiconductor region” to form a diode. The source electrode 13 functions as an anode electrode of the diode. The source electrode 13 (anode region) is made of a material different from the drift region 2, for example, a semiconductor material having a band gap different from that of the drift region 2.

また、ゲート電極８の底面にゲート絶縁膜７を介して、Ｐ型の第１の電界緩和領域２３が配置されていない。ゲート電極８の底面はゲート絶縁膜７を介してドリフト領域２に隣接している。   Further, the P-type first electric field relaxation region 23 is not disposed on the bottom surface of the gate electrode 8 via the gate insulating film 7. The bottom surface of the gate electrode 8 is adjacent to the drift region 2 through the gate insulating film 7.

その他の構成は、図１に示した半導体装置と同じであり説明を省略する。   Other configurations are the same as those of the semiconductor device shown in FIG.

次に、図３０Ａ〜図３０Ｊを参照して、図２９に示した半導体装置を製造する際の処理手順について説明する。   Next, with reference to FIGS. 30A to 30J, a processing procedure for manufacturing the semiconductor device shown in FIG. 29 will be described.

先ず、図２Ａ〜図２Ｃに示す工程と同じ処理を実施して、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。   First, the same process as that shown in FIGS. 2A to 2C is performed to form a trench 5 that penetrates the N + type source region 4 and the P type well region 3 and reaches the drift region 2.

次に、図３０Ａ（ａ）、（ｂ）に示すように、図２Ｇ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７を形成する。なお、図３０Ａ〜図３０Ｊの各々の（ｂ）は、同図（ａ）のｂ−ｂ切断面に沿った断面図を示し、溝５の終端の形状を示している。   Next, as shown in FIGS. 30A (a) and 30 (b), the same processing as that in FIGS. 2G (a) and 2 (b) is performed to form the gate insulating film 7. Each of FIGS. 30A to 30J (b) is a cross-sectional view taken along the line bb in FIG. 30 (a), and shows the shape of the end of the groove 5.

次に、図３０Ｂ（ａ）、（ｂ）に示すように、図２Ｈ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７の表面にゲート電極８となるゲート電極材料を堆積する。   Next, as shown in FIGS. 30B (a) and 30 (b), the same processing as in the steps of FIGS. 2H (a) and (b) is performed to form a gate electrode material that becomes the gate electrode 8 on the surface of the gate insulating film 7. To deposit.

次に、図３０Ｃ（ａ）、（ｂ）に示すように、図２Ｉ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート電極８のパッド部を形成するためのパターニングを行う。   Next, as shown in FIGS. 30C (a) and 30 (b), the same processing as that in FIGS. 2I (a) and (b) is performed to perform patterning for forming the pad portion of the gate electrode 8.

次に、図３０Ｄ（ａ）、（ｂ）に示すように、図２Ｊ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート電極８となるポリシリコンのエッチングを行う。   Next, as shown in FIGS. 30D (a) and 30 (b), the same process as in the steps of FIGS. 2J (a) and (b) is performed to etch the polysilicon to be the gate electrode 8.

次に、図３０Ｅ（ａ）、（ｂ）に示すように、図２Ｋ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７のエッチングを行う。   Next, as shown in FIGS. 30E (a) and 30 (b), the gate insulating film 7 is etched by performing the same process as in FIGS. 2K (a) and 2 (b).

次に、図３０Ｆ（ａ）、（ｂ）に示すように、図２Ｌ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート電極８の上に層間絶縁膜９を形成する。   Next, as shown in FIGS. 30F (a) and (b), the same process as in the steps of FIGS. 2L (a) and (b) is performed to form an interlayer insulating film 9 on the gate electrode 8.

次に、図２Ｏ（ａ）、（ｂ）工程と同じ処理を実施して、先ず、図３０Ｇ（ａ）、（ｂ）に示すように、ゲート電極８のパッド部分を露出させるためのレジスト１４”をパターニングする。そして、図３０Ｈ（ａ）、（ｂ）に示すように、レジスト１４”をマスク層として層間絶縁膜９のエッチングを行う。   Next, the same process as that in FIGS. 2O (a) and (b) is performed, and first, as shown in FIGS. 30G (a) and (b), a resist 14 for exposing the pad portion of the gate electrode 8 is exposed. "Is patterned. Then, as shown in FIGS. 30H and 30B, the interlayer insulating film 9 is etched using the resist 14" as a mask layer.

次に、図３０Ｉ（ａ）、（ｂ）に示すように、図２Ｐ（ａ）、（ｂ）工程と同じ処理を実施して、ソース電極１３、及びドレイン電極１２を形成する。本実施形態では、図２Ｐ（ａ）、（ｂ）に示すアノード領域１５の代わりに、ソース電極１３の一部がコンタクトホール１０の内部に埋め込まれ、溝５の底面の一部、即ち、コンタクトホール１０の底面に露出するドリフト領域２と接するソース電極１３が形成される。   Next, as shown in FIGS. 30I (a) and 30 (b), the same processing as in the steps of FIGS. 2P (a) and 2 (b) is performed to form the source electrode 13 and the drain electrode 12. In this embodiment, instead of the anode region 15 shown in FIGS. 2P (a) and 2 (b), a part of the source electrode 13 is embedded in the contact hole 10, and a part of the bottom surface of the groove 5, that is, the contact A source electrode 13 in contact with the drift region 2 exposed on the bottom surface of the hole 10 is formed.

次に、図３０Ｊ（ａ）、（ｂ）に示すように、図２Ｑ（ａ）、（ｂ）工程と同じ処理を実施して、ソース電極１３とゲート電極８を電気的に絶縁する。以上の工程を経て、図２９に示す半導体装置が完成する。   Next, as shown in FIGS. 30J (a) and 30 (b), the same process as that in FIGS. 2Q (a) and (b) is performed to electrically insulate the source electrode 13 and the gate electrode 8. Through the above steps, the semiconductor device shown in FIG. 29 is completed.

図２９に示す半導体装置の動作のうち、ゲート電極８の印加電圧に応じたトランジスタのオン／オフ動作は、図１の半導体装置と同じである。ただし、ソース電極１３の電位を基準として、ドレイン電極１２に所定の負の電圧を印加した場合、Ｐ型ウェル領域３及びソース電極１３をアノードとし、ドリフト領域２をカソードとするダイオードに還流電流が流れる。   29, the on / off operation of the transistor in accordance with the voltage applied to the gate electrode 8 is the same as that of the semiconductor device of FIG. However, when a predetermined negative voltage is applied to the drain electrode 12 with the potential of the source electrode 13 as a reference, a reflux current is applied to the diode having the P-type well region 3 and the source electrode 13 as anodes and the drift region 2 as a cathode. Flowing.

＜第７実施形態の効果＞
第７実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にソース電極１３の一部（アノード領域）が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。<Effect of 7th Embodiment>
In the semiconductor device according to the seventh embodiment, a part (anode region) of the source electrode 13 is formed together with the gate electrode 8 in the groove 5, and a diode is formed on the bottom surface of the groove 5. Thereby, the area efficiency of the element in the N + type silicon carbide substrate 1 can be improved, and the degree of integration can be increased. In addition, a low-loss semiconductor device with reduced loss during the reflux operation can be provided.

ソース電極１３の一部（アノード領域）は、ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設され、ドリフト領域２との間にダイオードを形成している。これにより、ソース電極１３は、ダイオードにおけるアノードとしての機能、及びトランジスタにおけるソース電極としての機能を有することになり、ソース電極１３とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。   A part (anode region) of the source electrode 13 is buried in a contact hole 10 formed so as to penetrate the gate electrode 8, and a diode is formed between the source electrode 13 and the drift region 2. Thereby, the source electrode 13 has a function as an anode in the diode and a function as a source electrode in the transistor, and the resistance value of the parasitic resistance between the source electrode 13 and the source electrode 13 can be reduced. As a result, loss during the reflux operation can be reduced.

ソース電極１３（アノード領域）は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The source electrode 13 (anode region) is formed of a material different from that of the drift region 2, and the bottom surface of the anode region is joined to the drift region 2 to form a unipolar diode. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

ソース電極１３（アノード領域）を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。   The source electrode 13 (anode region) can be formed of a semiconductor material (for example, silicon) having a band gap different from that of the drift region 2. Thereby, the unipolar diode by heterojunction can be incorporated. Since the unipolar diode can suppress reverse recovery charge as compared with a PN junction diode (bipolar diode), a low-loss semiconductor device can be provided.

図３０Ｅ（ａ）、（ｂ）に示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。逆に、等方性エッチングの場合は、溝５の底にゲート電極８と溝５の底部に挟まれるゲート絶縁膜も一緒にエッチングされ、ゲート電極８と溝５の底の間に空間が形成される可能性があり、素子動作の信頼性に影響が出る。   30E (a) and 30 (b) is anisotropic etching, so that drift can be achieved without sacrificing the gate electrode 8 and the gate insulating film 7 sandwiched between the bottoms of the grooves 5 at the bottom of the grooves 5. The region 2 can be exposed and the reliability of the semiconductor device can be improved. On the other hand, in the case of isotropic etching, the gate electrode 8 and the gate insulating film sandwiched between the bottoms of the grooves 5 are also etched at the bottom of the grooves 5, and a space is formed between the gate electrodes 8 and the bottom of the grooves 5. May affect the reliability of device operation.

図３０Ｄ（ａ）、（ｂ）に示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッドを同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。   In the step of etching polysilicon of the gate electrode 8 shown in FIGS. 30D (a) and 30 (b), a potential is applied to the gate electrode 8 and the gate electrode 8 by protecting a part of the region with the mask layer 14 ′. It is possible to simultaneously form a pad to which is applied. For this reason, the total manufacturing process can be simplified, variation due to the manufacturing process is reduced, and the reliability of the element is increased.

ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポリシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝５の底部の一部にドリフト領域２を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。   In the step of forming the interlayer insulating film 9 on the gate electrode 8, a thermal oxidation method is used. Since the oxide film formed on the polysilicon and silicon carbide of the gate electrode 8 is thicker than polysilicon, it is possible to remove only the oxide film on the silicon carbide surface and leave the oxide film on the polysilicon surface. By performing such a process, the drift region 2 can be exposed at a part of the bottom of the groove 5 by self-alignment without using a mask. As a result, there is no dimensional limitation on the mask design rule, and higher integration can be achieved.

［第８実施形態の説明］
図３１を参照して、第８実施形態に係わる半導体装置の構成を説明する。第８実施形態に係わる半導体装置は、図１に示す半導体装置と対比して、次の点が相違する。即ち、図１に示す半導体装置では、ゲート絶縁膜７の底面が溝５の底部に接しているが、図３１に示す半導体装置では、ゲート電極８を囲む絶縁膜（７ｂ、９）の底面と溝５の底部との間にアノード領域１５の一部が配置されている。すなわち、溝５の底部全体がアノード領域１５と接している。なお、ゲート電極８を囲む絶縁膜（７ｂ、９）には、ゲート絶縁膜７ｂと層間絶縁膜９とが含まれる。ゲート絶縁膜７ｂは、ゲート電極８の外側の側面上に配置され、ゲート電極８の外側の側面とドリフト領域２、Ｐ型ウェル領域３及びＮ＋型ソース領域４との側面との間を離間している。層間絶縁膜９は、ゲート電極８の底面、内側の側面及び上面上に配置され、ゲート電極８の底面、内側の側面及び上面とアノード領域１５及びソース電極１３との間を離間している。[Explanation of Eighth Embodiment]
The configuration of the semiconductor device according to the eighth embodiment will be described with reference to FIG. The semiconductor device according to the eighth embodiment is different from the semiconductor device shown in FIG. 1 in the following points. That is, in the semiconductor device shown in FIG. 1, the bottom surface of the gate insulating film 7 is in contact with the bottom of the trench 5, but in the semiconductor device shown in FIG. 31, the bottom surface of the insulating film (7b, 9) surrounding the gate electrode 8 A part of the anode region 15 is disposed between the bottom of the groove 5. That is, the entire bottom of the groove 5 is in contact with the anode region 15. The insulating films (7b, 9) surrounding the gate electrode 8 include the gate insulating film 7b and the interlayer insulating film 9. Gate insulating film 7 b is disposed on the outer side surface of gate electrode 8, and separates the outer side surface of gate electrode 8 from the side surfaces of drift region 2, P-type well region 3 and N + type source region 4. ing. The interlayer insulating film 9 is disposed on the bottom surface, the inner side surface, and the upper surface of the gate electrode 8, and separates the bottom surface, the inner side surface, and the upper surface of the gate electrode 8 from the anode region 15 and the source electrode 13.

また、図１の半導体装置と対比して、図３１に示す半導体装置は、ゲート電極８の下方に、ゲート絶縁膜７及びアノード領域１５を介して、Ｐ型の第１の電界緩和領域２３が配置されていない。ゲート電極８の底面は、ゲート絶縁膜７及びアノード領域１５を介してドリフト領域２に隣接している。   In contrast to the semiconductor device of FIG. 1, the semiconductor device shown in FIG. 31 has a P-type first electric field relaxation region 23 below the gate electrode 8 via the gate insulating film 7 and the anode region 15. Not placed. The bottom surface of the gate electrode 8 is adjacent to the drift region 2 through the gate insulating film 7 and the anode region 15.

その他の構成は、図１に示した半導体装置と同じであり説明を省略する。   Other configurations are the same as those of the semiconductor device shown in FIG.

次に、図３２Ａ〜図３２Ｄを参照して、図２９に示した半導体装置を製造する際の処理手順について説明する。   Next, with reference to FIGS. 32A to 32D, a processing procedure for manufacturing the semiconductor device shown in FIG. 29 will be described.

先ず、図２Ａ〜図２Ｃに示す工程と同じ処理を実施して、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。   First, the same process as that shown in FIGS. 2A to 2C is performed to form a trench 5 that penetrates the N + type source region 4 and the P type well region 3 and reaches the drift region 2.

次に、図３２Ａ（ａ）、（ｂ）に示すように、図２Ｇ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７ｂを形成する。但し、図２Ｇ（ａ）、（ｂ）工程と異なり、溝５の底部に形成されるゲート絶縁膜７ｂの厚さが、溝５の側壁に形成されるゲート絶縁膜７ｂより厚くなるような条件のもとで、ゲート絶縁膜７ｂを形成する。例えば、熱酸化法を採用した場合、Ｃ面が表出した炭化珪素基板を酸素雰囲気中で、１１００℃程度に加熱することにより、溝５の側壁より底面に形成される酸化膜が厚くなる。なお、図３２Ａ〜図３２Ｄの各々の（ｂ）は、同図（ａ）のｂ−ｂ切断面に沿った断面図を示し、溝５の終端の形状を示している。   Next, as shown in FIGS. 32A (a) and 32 (b), the same processing as that in FIGS. 2G (a) and 2 (b) is performed to form the gate insulating film 7b. However, unlike the steps in FIGS. 2G (a) and 2 (b), the gate insulating film 7b formed on the bottom of the trench 5 is thicker than the gate insulating film 7b formed on the sidewall of the trench 5. Then, the gate insulating film 7b is formed. For example, when the thermal oxidation method is employed, the oxide film formed on the bottom surface of the trench 5 becomes thicker by heating the silicon carbide substrate with the C surface exposed to about 1100 ° C. in an oxygen atmosphere. Each of FIGS. 32A to 32D (b) is a cross-sectional view taken along the line bb in FIG. 32 (a), and shows the shape of the end of the groove 5.

次に、図２Ｈ〜図２Ｊに示す工程と同じ処理を実施して、ゲート絶縁膜７の表面にゲート電極８となるゲート電極材料（ポリシリコン）を堆積し、エッチングする。   Next, the same process as that shown in FIGS. 2H to 2J is performed, and a gate electrode material (polysilicon) to be the gate electrode 8 is deposited on the surface of the gate insulating film 7 and etched.

次に、図３２Ｂ（ａ）、（ｂ）に示すように、図２Ｋ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７ｂのエッチングを行う。但し、図２Ｋ（ａ）、（ｂ）工程と異なり、エッチング法として等方性エッチング法を用いる。例えば、５％のフッ酸洗浄でゲート絶縁膜７ｂの等方性エッチングが可能である。図３２Ｂ（ａ）、（ｂ）に示した処理を行うことにより、溝５の底面とドリフト領域２との間のゲート絶縁膜７ｂを除去して、溝５の底面からドリフト領域２の一部を露出させることができる。ゲート絶縁膜７ｂは、ゲート電極８の外側の側面とドリフト領域２、Ｐ型ウェル領域３及びＮ＋型ソース領域４との側面との間に残される。   Next, as shown in FIGS. 32B (a) and 32 (b), the gate insulating film 7b is etched by performing the same process as that in FIGS. 2K (a) and 2 (b). However, unlike the steps of FIGS. 2K (a) and (b), an isotropic etching method is used as an etching method. For example, isotropic etching of the gate insulating film 7b is possible with 5% hydrofluoric acid cleaning. 32B (a) and 32 (b), the gate insulating film 7b between the bottom surface of the trench 5 and the drift region 2 is removed, and a part of the drift region 2 is removed from the bottom surface of the trench 5. Can be exposed. The gate insulating film 7 b is left between the outer side surface of the gate electrode 8 and the side surfaces of the drift region 2, the P-type well region 3, and the N + type source region 4.

次に、図３２Ｃ（ａ）、（ｂ）に示すように、図２Ｌ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート電極８の上に層間絶縁膜９を形成する。具体的には、層間絶縁膜９は、ゲート電極８の底面、内側の側面及び上面上に形成される。これにより、ゲート電極８は、ゲート絶縁膜７ｂ及び層間絶縁膜９により覆われる。ゲート電極８の底面に形成された層間絶縁膜９は、溝５の底部に表出するドリフト領域２から離間している。   Next, as shown in FIGS. 32C (a) and (b), the same process as in the steps of FIGS. 2L (a) and (b) is performed to form an interlayer insulating film 9 on the gate electrode 8. Specifically, the interlayer insulating film 9 is formed on the bottom surface, the inner side surface, and the top surface of the gate electrode 8. Thus, the gate electrode 8 is covered with the gate insulating film 7b and the interlayer insulating film 9. The interlayer insulating film 9 formed on the bottom surface of the gate electrode 8 is separated from the drift region 2 exposed at the bottom of the trench 5.

次に、図３２Ｄ（ａ）、（ｂ）に示すように、図２Ｍ（ａ）、（ｂ）工程と同じ処理を実施して、ドリフト領域２とは異なる種類の材料からなるアノード領域１５を堆積する。ドリフト領域２とは異なる種類の材料は、メタル材料或いは半導体材料である。アノード領域１５として半導体材料を用いる場合、堆積方法はＣＶＤ法が好適である。アノード領域１５としてメタル材料を用いる場合、堆積方法はＭＯＣＶＤ法が好適である。アノード領域１５の一部は、コンタクトホール１０の内部に埋め込まれる。更に、コンタクトホール１０の内部に埋め込まれたアノード領域１５の一部は、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれる。ゲート電極８とアノード領域１５とは層間絶縁膜９により絶縁されている。   Next, as shown in FIGS. 32D (a) and (b), the same process as in the steps of FIGS. 2M (a) and (b) is performed, so that the anode region 15 made of a material different from the drift region 2 is formed. accumulate. A material different from the drift region 2 is a metal material or a semiconductor material. When a semiconductor material is used as the anode region 15, the CVD method is suitable as the deposition method. When a metal material is used as the anode region 15, the deposition method is preferably the MOCVD method. A part of the anode region 15 is embedded in the contact hole 10. Further, a part of the anode region 15 embedded in the contact hole 10 is embedded between the interlayer insulating film 9 formed on the bottom surface of the gate electrode 8 and the drift region 2 exposed at the bottom of the trench 5. It is. The gate electrode 8 and the anode region 15 are insulated by the interlayer insulating film 9.

次に、図２Ｎ（ａ）、（ｂ）に示す工程と同じ処理を実施して、アノード領域１５をエッチングして、Ｎ＋型ソース領域４の主面を露出させる。   Next, the same process as shown in FIGS. 2N (a) and 2 (b) is performed to etch the anode region 15 to expose the main surface of the N + type source region 4.

次に、図２Ｏ（ａ）、（ｂ）に示す工程と同じ処理を実施して、層間絶縁膜９をエッチングして、ゲート電極８のパッド部分を露出させる。その後、図２Ｐ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３及びドレイン電極１２を形成する。その後、図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３とゲート電極８を電気的に絶縁する。以上の工程を経て、図３１に示す半導体装置が完成する。   Next, the same process as shown in FIGS. 2O (a) and 2 (b) is performed to etch the interlayer insulating film 9 so that the pad portion of the gate electrode 8 is exposed. Then, the same process as the process shown to FIG. 2P (a) and (b) is implemented, and the source electrode 13 and the drain electrode 12 are formed. Thereafter, the same process as that shown in FIGS. 2Q (a) and 2 (b) is performed to electrically insulate the source electrode 13 and the gate electrode 8 from each other. The semiconductor device shown in FIG. 31 is completed through the above steps.

図３１に示す半導体装置の基本的な動作は、図１の半導体装置と同じである。ただし、図１の半導体装置とは異なり、溝５の底部全体において、ドリフト領域２とアノード領域１５が接合してユニポーラ型のダイオードを形成している。このため、ダイオードの環流動作におけるダイオードのオン抵抗が更に低減し、低損失なダイオードを提供することができる。   The basic operation of the semiconductor device illustrated in FIG. 31 is the same as that of the semiconductor device in FIG. However, unlike the semiconductor device of FIG. 1, the drift region 2 and the anode region 15 are joined to form a unipolar diode in the entire bottom of the trench 5. For this reason, the on-resistance of the diode in the circulating operation of the diode is further reduced, and a low-loss diode can be provided.

＜第８実施形態の効果＞
アノード領域１５の一部がゲート電極８の下部に形成されている。これにより、ドリフト領域２とアノード領域１５との接合面積が増加するため、ダイオードの環流動作におけるオン抵抗が更に低減し、低損失なダイオードを提供することができる。<Effects of Eighth Embodiment>
A part of the anode region 15 is formed below the gate electrode 8. Thereby, since the junction area between the drift region 2 and the anode region 15 increases, the on-resistance in the recirculation operation of the diode is further reduced, and a low-loss diode can be provided.

図３２Ａ（ａ）、（ｂ）に示す工程において、溝５の底部に形成されるゲート絶縁膜７ｂの厚さが、溝５の側壁に形成されるゲート絶縁膜７ｂより厚くなるような条件のもとで、ゲート絶縁膜７ｂを形成する。後の工程で、ゲート絶縁膜７ｂの等方性エッチングを行う場合、溝５の底部に形成されたゲート絶縁膜７ｂのエッチング速度は、溝５の側壁に形成されたゲート絶縁膜７ｂのエッチング速度よりも早いため、溝５の側壁に形成されたゲート絶縁膜７ｂを残し、溝５の底部に形成されたゲート絶縁膜７ｂを選択的に除去することができる。また、ゲート絶縁膜７ｂの選択的エッチングを自己整合的に行うことができるため、マスク合わせズレがなく、信頼性の高い半導体素子を提供できる。   32A (a) and 32 (b), the conditions are such that the thickness of the gate insulating film 7b formed on the bottom of the trench 5 is thicker than the gate insulating film 7b formed on the sidewall of the trench 5. Originally, the gate insulating film 7b is formed. When the isotropic etching of the gate insulating film 7b is performed in a later process, the etching rate of the gate insulating film 7b formed at the bottom of the trench 5 is the etching rate of the gate insulating film 7b formed on the sidewall of the trench 5 Therefore, the gate insulating film 7b formed on the side wall of the trench 5 can be left, and the gate insulating film 7b formed on the bottom of the trench 5 can be selectively removed. In addition, since the selective etching of the gate insulating film 7b can be performed in a self-aligning manner, a highly reliable semiconductor element without mask misalignment can be provided.

図３２Ａ（ａ）、（ｂ）に示す工程において、等方性エッチング法を用いる。溝５の底部にドリフト領域２を露出させるために、ゲート絶縁膜７ｂを等方性エッチング方により除去する。これによって、溝５の底部とゲート電極８に挟まれたゲート絶縁膜７ｂも除去できる。溝５の底面に全部露出することができ、アノード領域１５と溝５底部の接合面積が大きくなる。素子の電気特性が向上し、低損失な半導体素子を提供できる。   In the steps shown in FIGS. 32A (a) and (b), an isotropic etching method is used. In order to expose the drift region 2 at the bottom of the trench 5, the gate insulating film 7b is removed by an isotropic etching method. Thus, the gate insulating film 7b sandwiched between the bottom of the trench 5 and the gate electrode 8 can also be removed. The entire bottom surface of the groove 5 can be exposed, and the junction area between the anode region 15 and the bottom of the groove 5 is increased. The electrical characteristics of the element are improved and a low-loss semiconductor element can be provided.

［第９実施形態の説明］
図３３を参照して、第９実施形態に係わる半導体装置の構成を説明する。第９実施形態に係わる半導体装置は、図２９に示す半導体装置と対比して、コンタクトホール１０の内部にソース電極１３の一部が埋め込まれている点で一致しているが、ゲート電極８及びコンタクトホール内に埋め込まれたソース電極１３と溝５の底部の間には、アノード領域（２１、２２）が配置されている点で相違する。一方、第９実施形態に係わる半導体装置は、図３１に示す半導体装置と対比して、溝５の底面全体にアノード領域が配置されている点で一致するが、コンタクトホール１０内にはソース電極１３の一部が埋設されている点で相違する。[Description of Ninth Embodiment]
The configuration of the semiconductor device according to the ninth embodiment will be described with reference to FIG. The semiconductor device according to the ninth embodiment is identical to the semiconductor device shown in FIG. 29 in that a part of the source electrode 13 is embedded inside the contact hole 10. The difference is that an anode region (21, 22) is disposed between the source electrode 13 embedded in the contact hole and the bottom of the groove 5. On the other hand, the semiconductor device according to the ninth embodiment matches the semiconductor device shown in FIG. 31 in that the anode region is disposed on the entire bottom surface of the groove 5. 13 is different in that a part of 13 is embedded.

図３３に示す半導体装置は、ドリフト領域２とは異なる材料からなるアノード領域として、第１アノード領域２１及び第２アノード領域２２を有する。第１アノード領域２１は、コンタクトホール１０の底部に配置され、コンタクトホール１０に埋め込まれたソース電極１３と電気的に低抵抗に接触している。第２アノード領域２２は、ゲート電極８の下方に配置され、ゲート絶縁膜７ｂによりゲート電極８から電気的に絶縁されている。   The semiconductor device shown in FIG. 33 includes a first anode region 21 and a second anode region 22 as anode regions made of a material different from that of the drift region 2. The first anode region 21 is disposed at the bottom of the contact hole 10 and is in electrical contact with the source electrode 13 embedded in the contact hole 10 with low resistance. The second anode region 22 is disposed below the gate electrode 8 and is electrically insulated from the gate electrode 8 by the gate insulating film 7b.

第１アノード領域２１は第２アノード領域２２に挟まれている。第１アノード領域２１及び第２アノード領域２２は、溝５の底部においてドリフト領域２に接している。また、第２アノード領域２２とドリフト領域２の内蔵電位は、第１アノード領域２１とドリフト領域２の内蔵電位より大きい。また、第１アノード領域２１と第２アノード領域２２はソース電極に電気的に低抵抗に接続している。   The first anode region 21 is sandwiched between the second anode regions 22. The first anode region 21 and the second anode region 22 are in contact with the drift region 2 at the bottom of the groove 5. The built-in potentials of the second anode region 22 and the drift region 2 are larger than the built-in potentials of the first anode region 21 and the drift region 2. The first anode region 21 and the second anode region 22 are electrically connected to the source electrode with a low resistance.

第１アノード領域２１と第２アノード領域２２はメタル材料或いは半導体材料で形成される。一例として、第１アノード領域２１がＮ型ポリシリコンからなり、第２アノード領域２２がＰ型ポリシリコンからなる場合について説明する。   The first anode region 21 and the second anode region 22 are formed of a metal material or a semiconductor material. As an example, a case will be described in which the first anode region 21 is made of N-type polysilicon and the second anode region 22 is made of P-type polysilicon.

次に、図３４Ａ〜図３４Ｃを参照して、図３３に示した半導体装置を製造する際の処理手順について説明する。   Next, with reference to FIGS. 34A to 34C, a processing procedure for manufacturing the semiconductor device shown in FIG. 33 will be described.

先ず、図２Ａ〜図２Ｃに示す工程と同じ処理を実施して、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。   First, the same process as that shown in FIGS. 2A to 2C is performed to form a trench 5 that penetrates the N + type source region 4 and the P type well region 3 and reaches the drift region 2.

次に、図３２Ａ（ａ）、（ｂ）に示す工程と同じ処理を実施して、溝５の底部の膜厚が溝５の側壁の膜厚よりも厚くなるようにゲート絶縁膜７ｂを形成する。   Next, the same process as that shown in FIGS. 32A (a) and 32 (b) is performed to form the gate insulating film 7b so that the film thickness at the bottom of the groove 5 is larger than the film thickness at the side wall of the groove 5. To do.

次に、図２Ｈ〜図２Ｊに示す工程と同じ処理を実施して、ゲート絶縁膜７の表面にゲート電極８となるゲート電極材料（ポリシリコン）を堆積し、エッチングする。   Next, the same process as that shown in FIGS. 2H to 2J is performed, and a gate electrode material (polysilicon) to be the gate electrode 8 is deposited on the surface of the gate insulating film 7 and etched.

次に、図３２Ｂ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ゲート絶縁膜７ｂのエッチングを行う。   Next, the same process as that shown in FIGS. 32B (a) and 32 (b) is performed to etch the gate insulating film 7b.

次に、図３２Ｃ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ゲート電極８の上に層間絶縁膜９を形成する。これにより、ゲート電極８は、ゲート絶縁膜７ｂ及び層間絶縁膜９により覆われる。ゲート電極８の底面に形成された層間絶縁膜９は、溝５の底部に表出するドリフト領域２から離間している。   Next, the same processing as that shown in FIGS. 32C (a) and (b) is performed to form an interlayer insulating film 9 on the gate electrode 8. Thus, the gate electrode 8 is covered with the gate insulating film 7b and the interlayer insulating film 9. The interlayer insulating film 9 formed on the bottom surface of the gate electrode 8 is separated from the drift region 2 exposed at the bottom of the trench 5.

次に、図２Ｍ（ａ）、（ｂ）工程と同じ処理を実施して、ドリフト領域２とは異なる種類の材料からなる第２アノード領域２２を堆積する。第２アノード領域２２として半導体材料（例えば、Ｐ型ポリシリコン）を用いる場合、堆積方法はＣＶＤ法が好適である。第２アノード領域２２としてメタル材料を用いる場合、堆積方法はＭＯＣＶＤ法が好適である。第２アノード領域２２の一部は、コンタクトホール１０の内部に埋め込まれる。更に、コンタクトホール１０の内部に埋め込まれた第２アノード領域２２の一部は、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれる。ゲート電極８と第２アノード領域２２とは層間絶縁膜９により絶縁されている。   Next, the second anode region 22 made of a material different from that of the drift region 2 is deposited by performing the same process as in the steps of FIGS. 2M (a) and (b). When a semiconductor material (for example, P-type polysilicon) is used as the second anode region 22, the deposition method is suitable. When a metal material is used as the second anode region 22, the deposition method is preferably the MOCVD method. A part of the second anode region 22 is embedded in the contact hole 10. Further, a part of the second anode region 22 embedded in the contact hole 10 is between the interlayer insulating film 9 formed on the bottom surface of the gate electrode 8 and the drift region 2 exposed at the bottom of the trench 5. Embedded in. The gate electrode 8 and the second anode region 22 are insulated by the interlayer insulating film 9.

次に、図３４Ａ（ａ）、（ｂ）に示すように、第２アノード領域２２のエッチングを行う。エッチングはマスクを使用せずにセルフアラインで行う。エッチング量は溝５の底部にドリフト領域２が露出する量に設定する。図３４Ａ（ａ）、（ｂ）に示した処理を行うことにより、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれた第２アノード領域２２を残し、その他の第２アノード領域２２を選択的に除去することができる。なお、図３４Ａ〜図３４Ｃの各々の（ｂ）は、同図（ａ）のｂ−ｂ切断面に沿った断面図を示し、溝５の終端の形状を示している。   Next, as shown in FIGS. 34A (a) and (b), the second anode region 22 is etched. Etching is performed by self-alignment without using a mask. The etching amount is set so that the drift region 2 is exposed at the bottom of the groove 5. 34A (a) and (b), the interlayer insulating film 9 formed on the bottom surface of the gate electrode 8 and the drift region 2 exposed at the bottom of the trench 5 are buried. The remaining second anode region 22 is left, and the other second anode regions 22 can be selectively removed. Each of FIGS. 34A to 34C (b) is a cross-sectional view taken along the line bb in FIG. 34 (a), and shows the shape of the end of the groove 5.

次に、図３４Ｂ（ａ）、（ｂ）に示すように、図２Ｍ（ａ）、（ｂ）工程と同じ処理を実施して、ドリフト領域２とは異なる種類の材料（例えば、Ｎ型ポリシリコン）からなる第１アノード領域２１を堆積する。なお、Ｎ型ポリシリコンを形成するには、例えば、ポリシリコンを堆積した後に、９５０℃の塩化ホスホリル（ＰＯＣＬ３）を用いたアニール処理を行い、ポリシリコンにリン（Ｐ）がドーピングすればよい。   Next, as shown in FIGS. 34B (a) and 34 (b), the same processing as the steps of FIGS. 2M (a) and (b) is performed, and a different type of material from the drift region 2 (for example, N-type polycrystal) A first anode region 21 made of silicon is deposited. In order to form N-type polysilicon, for example, after depositing polysilicon, annealing treatment using phosphoryl chloride (POCL3) at 950 ° C. may be performed to dope the polysilicon with phosphorus (P).

次に、図３４Ｃ（ａ）、（ｂ）に示すように、第１アノード領域２１のエッチングを行う。エッチングはマスクを使用せずにセルフアラインで行う。エッチング量は、溝５の底部に第１アノード領域２１が残り、且つ、第１アノード領域２１の膜厚が第１アノード領域２１の膜厚より薄くなるように設定する。露出する量に設定する。   Next, as shown in FIGS. 34C (a) and (b), the first anode region 21 is etched. Etching is performed by self-alignment without using a mask. The etching amount is set so that the first anode region 21 remains at the bottom of the groove 5 and the film thickness of the first anode region 21 is smaller than the film thickness of the first anode region 21. Set the exposure amount.

次に、図２Ｏ（ａ）、（ｂ）に示す工程と同じ処理を実施して、層間絶縁膜９をエッチングして、ゲート電極８のパッド部分を露出させる。その後、図２Ｐ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３及びドレイン電極１２を形成する。その後、図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３とゲート電極８を電気的に絶縁する。以上の工程を経て、図３３に示す半導体装置が完成する。   Next, the same process as shown in FIGS. 2O (a) and 2 (b) is performed to etch the interlayer insulating film 9 so that the pad portion of the gate electrode 8 is exposed. Then, the same process as the process shown to FIG. 2P (a) and (b) is implemented, and the source electrode 13 and the drain electrode 12 are formed. Thereafter, the same process as that shown in FIGS. 2Q (a) and 2 (b) is performed to electrically insulate the source electrode 13 and the gate electrode 8 from each other. Through the above steps, the semiconductor device shown in FIG. 33 is completed.

図３３に示す半導体装置の基本的な動作は、図３１の半導体装置と同じである。ただし、図３１の半導体装置とは異なり、トランジスタがオフの状態において、第２アノード領域２２とドリフト領域２の内蔵電位が、第１アノード領域２１とドリフト領域２の内蔵電位より大きいことにより、以下に示す作用効果が得られる。   The basic operation of the semiconductor device illustrated in FIG. 33 is the same as that of the semiconductor device in FIG. However, unlike the semiconductor device of FIG. 31, when the transistor is off, the built-in potentials of the second anode region 22 and the drift region 2 are larger than the built-in potentials of the first anode region 21 and the drift region 2. The following effects can be obtained.

＜第９実施形態の効果＞
第１アノード領域２１とドリフト領域２の内蔵電位は、第２アノード領域２２とドリフト領域２の内蔵電位より小さい。これにより、第２アノード領域２２とドリフト領域２との間に形成される空乏層の幅が、第１アノード領域２１とドリフト領域２の間に形成される空乏層幅より大きくなる。第２アノード領域２２は第１アノード領域２１の両側に配置されることで、第２アノード領域２２の空乏層が、第１アノード領域２１の端部へのドレイン電界の集中を緩和する。これにより、半導体素子の耐圧が向上する。また、ダイオードの還流動作時、第１アノード領域２１とドリフト領域２の内蔵電位が小さいため、オン抵抗を低減して低損失な半導体装置を提供することができる。このため、低損失かつ高耐圧の半導体装置を提供できる。<Effects of Ninth Embodiment>
The built-in potentials of the first anode region 21 and the drift region 2 are smaller than the built-in potentials of the second anode region 22 and the drift region 2. As a result, the width of the depletion layer formed between the second anode region 22 and the drift region 2 becomes larger than the width of the depletion layer formed between the first anode region 21 and the drift region 2. Since the second anode region 22 is disposed on both sides of the first anode region 21, the depletion layer of the second anode region 22 relaxes the concentration of the drain electric field on the end portion of the first anode region 21. Thereby, the breakdown voltage of the semiconductor element is improved. Further, since the built-in potentials of the first anode region 21 and the drift region 2 are small during the reflux operation of the diode, it is possible to provide a low-loss semiconductor device with reduced on-resistance. For this reason, a low-loss and high-breakdown-voltage semiconductor device can be provided.

第１アノード領域２１と第２アノード領域２２は同じ半導体材料（例えば、ポリシリコン）により形成されている。このため、不純物の種類を制御することにより、アノード領域（２１、２２）とドリフト領域２の内蔵電位を容易に制御することができる。また、不純物の濃度を制御することにより、ドリフト領域２に広がる空乏層の幅も容易に制御可能である。これにより、半導体装置の低損失化と高耐圧化のための設計が簡単になる。   The first anode region 21 and the second anode region 22 are formed of the same semiconductor material (for example, polysilicon). For this reason, the built-in potentials of the anode regions (21, 22) and the drift region 2 can be easily controlled by controlling the types of impurities. Further, the width of the depletion layer extending in the drift region 2 can be easily controlled by controlling the impurity concentration. This simplifies the design for reducing the loss and increasing the breakdown voltage of the semiconductor device.

［第１０実施形態の説明］
図３５を参照して、第１０実施形態に係わる半導体装置の構成を説明する。第１０実施形態に係わる半導体装置は、図３３に示す半導体装置と対比して、コンタクトホール１０が形成される領域の溝５の底面が、ゲート電極８が形成される領域の溝５の底面の位置よりも浅い点が相違する。また、第１アノード領域がソース電極１３と同じ材料で形成されている点が相違する。よって、第１アノード領域（ソース電極１３の一部）とドリフト領域２との接合面は、第２アノード領域２２とドリフト領域２の接合面の一部よりも浅い。なお、図３５では、コンタクトホール１０が形成される領域の溝５の底面に接する第１アノード領域を、ソース電極１３として表記している。[Explanation of Tenth Embodiment]
The configuration of the semiconductor device according to the tenth embodiment will be described with reference to FIG. The semiconductor device according to the tenth embodiment is different from the semiconductor device shown in FIG. 33 in that the bottom surface of the groove 5 in the region where the contact hole 10 is formed is the bottom surface of the groove 5 in the region where the gate electrode 8 is formed. The difference is shallower than the position. Another difference is that the first anode region is formed of the same material as that of the source electrode 13. Therefore, the junction surface between the first anode region (a part of the source electrode 13) and the drift region 2 is shallower than a part of the junction surface between the second anode region 22 and the drift region 2. In FIG. 35, the first anode region in contact with the bottom surface of the groove 5 in the region where the contact hole 10 is formed is represented as the source electrode 13.

次に、図３５に示した半導体装置を製造する際の処理手順について説明する。   Next, a processing procedure for manufacturing the semiconductor device shown in FIG. 35 will be described.

先ず、図２Ａ及び図２Ｂに示す工程と同じ処理を実施して、ドリフト領域２の内部に、Ｐ型ウェル領域３及びＮ＋型ソース領域４を形成する。   First, the same process as that shown in FIGS. 2A and 2B is performed to form the P-type well region 3 and the N + type source region 4 in the drift region 2.

次に、図１３Ｂ〜図１３Ｆに示す工程と同じ処理を実施して、図１３Ｆに示す溝５を形成する。第１アノード領域（ソース電極１３）が形成される領域の溝５の底面は、ゲート電極８が形成される領域の溝５の底面よりも浅い。   Next, the same process as the process shown in FIGS. 13B to 13F is performed to form the groove 5 shown in FIG. 13F. The bottom surface of the groove 5 in the region where the first anode region (source electrode 13) is formed is shallower than the bottom surface of the groove 5 in the region where the gate electrode 8 is formed.

次に、図３２Ａ（ａ）、（ｂ）に示す工程と同じ処理を実施して、溝５の底部の膜厚が溝５の側壁の膜厚よりも厚くなるようにゲート絶縁膜７ｂを形成する。   Next, the same process as that shown in FIGS. 32A (a) and 32 (b) is performed to form the gate insulating film 7b so that the film thickness at the bottom of the groove 5 is larger than the film thickness at the side wall of the groove 5. To do.

次に、図２Ｈ〜図２Ｊに示す工程と同じ処理を実施して、ゲート絶縁膜７ｂの表面にゲート電極８となるゲート電極材料（ポリシリコン）を堆積し、エッチングする。   Next, the same process as shown in FIGS. 2H to 2J is performed to deposit and etch a gate electrode material (polysilicon) to be the gate electrode 8 on the surface of the gate insulating film 7b.

次に、図３２Ｂ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ゲート絶縁膜７ｂのエッチングを行う。   Next, the same process as that shown in FIGS. 32B (a) and 32 (b) is performed to etch the gate insulating film 7b.

次に、図３２Ｃ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ゲート電極８の上に層間絶縁膜９を形成する。これにより、ゲート電極８は、ゲート絶縁膜７ｂ及び層間絶縁膜９により覆われる。ゲート電極８の底面に形成された層間絶縁膜９は、溝５の底部に表出するドリフト領域２から離間している。   Next, the same processing as that shown in FIGS. 32C (a) and (b) is performed to form an interlayer insulating film 9 on the gate electrode 8. Thus, the gate electrode 8 is covered with the gate insulating film 7b and the interlayer insulating film 9. The interlayer insulating film 9 formed on the bottom surface of the gate electrode 8 is separated from the drift region 2 exposed at the bottom of the trench 5.

次に、図２Ｍ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ドリフト領域２とは異なる種類の材料からなる第２アノード領域２２を堆積する。第２アノード領域２２として半導体材料（例えば、Ｐ型ポリシリコン）を用いる場合、堆積方法はＣＶＤ法が好適である。第２アノード領域２２としてメタル材料を用いる場合、堆積方法はＭＯＣＶＤ法が好適である。第２アノード領域２２の一部は、コンタクトホール１０の内部に埋め込まれる。更に、コンタクトホール１０の内部に埋め込まれた第２アノード領域２２の一部は、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれる。ゲート電極８と第２アノード領域２２とは層間絶縁膜９により絶縁されている。   Next, the same process as that shown in FIGS. 2M (a) and 2 (b) is performed to deposit the second anode region 22 made of a material different from the drift region 2. When a semiconductor material (for example, P-type polysilicon) is used as the second anode region 22, the deposition method is suitable. When a metal material is used as the second anode region 22, the deposition method is preferably the MOCVD method. A part of the second anode region 22 is embedded in the contact hole 10. Further, a part of the second anode region 22 embedded in the contact hole 10 is between the interlayer insulating film 9 formed on the bottom surface of the gate electrode 8 and the drift region 2 exposed at the bottom of the trench 5. Embedded in. The gate electrode 8 and the second anode region 22 are insulated by the interlayer insulating film 9.

次に、図３４Ａ（ａ）、（ｂ）に示す工程と同じ処理を実施して、第２アノード領域２２のエッチングを行う。エッチングはマスクを使用せずにセルフアラインで行う。エッチング量は溝５の底部にドリフト領域２が露出する量に設定する。図３４Ａ（ａ）、（ｂ）に示した処理を行うことにより、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれた第２アノード領域２２を残し、その他の第２アノード領域２２を選択的に除去することができる。   Next, the same process as that shown in FIGS. 34A (a) and (b) is performed to etch the second anode region 22. Etching is performed by self-alignment without using a mask. The etching amount is set so that the drift region 2 is exposed at the bottom of the groove 5. 34A (a) and (b), the interlayer insulating film 9 formed on the bottom surface of the gate electrode 8 and the drift region 2 exposed at the bottom of the trench 5 are buried. The remaining second anode region 22 is left, and the other second anode regions 22 can be selectively removed.

次に、図２Ｏ（ａ）、（ｂ）に示す工程と同じ処理を実施して、層間絶縁膜９をエッチングして、ゲート電極８のパッド部分を露出させる。その後、図２Ｐ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３及びドレイン電極１２を形成する。ソース電極１３のうち、溝５の底部においてドリフト領域２と接する部分は第１アノード領域を構成する。このため、ソース電極１３の材料として、第２アノード領域２２と電気的に低抵抗で接続できる材料を選ぶことが望ましい。例えば、第２アノード領域がリンをドープしたＰ型ポリシリコンである場合、ソース電極１３（第１アノード領域）としてチタン（Ｔｉ）を用いてることが望ましい。   Next, the same process as shown in FIGS. 2O (a) and 2 (b) is performed to etch the interlayer insulating film 9 so that the pad portion of the gate electrode 8 is exposed. Then, the same process as the process shown to FIG. 2P (a) and (b) is implemented, and the source electrode 13 and the drain electrode 12 are formed. A portion of the source electrode 13 that is in contact with the drift region 2 at the bottom of the groove 5 forms a first anode region. Therefore, it is desirable to select a material that can be electrically connected to the second anode region 22 with a low resistance as the material of the source electrode 13. For example, when the second anode region is P-type polysilicon doped with phosphorus, it is desirable to use titanium (Ti) as the source electrode 13 (first anode region).

その後、図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３とゲート電極８を電気的に絶縁する。以上の工程を経て、図３５に示す半導体装置が完成する。   Thereafter, the same process as that shown in FIGS. 2Q (a) and 2 (b) is performed to electrically insulate the source electrode 13 and the gate electrode 8 from each other. Through the above steps, the semiconductor device shown in FIG. 35 is completed.

図３５に示す半導体装置の基本的な動作は、図３３の半導体装置と同じである。ただし、図３３の半導体装置とは異なり、第１アノード領域（ソース電極１３の一部）とドリフト領域２との接合面は、第２アノード領域２２とドリフト領域２の接合面の一部よりも浅いことにより、以下に示す作用効果が得られる。   The basic operation of the semiconductor device illustrated in FIG. 35 is the same as that of the semiconductor device in FIG. However, unlike the semiconductor device of FIG. 33, the junction surface between the first anode region (a part of the source electrode 13) and the drift region 2 is more than the part of the junction surface between the second anode region 22 and the drift region 2. Due to being shallow, the following effects can be obtained.

＜第１０実施形態の効果＞
トランジスタがオフの状態において、第２アノード領域２２からドリフト領域２に延びる空乏層は、第１アノード領域（ソース電極１３）よりも多くの領域に形成される。これにより、ドレイン電界を更に緩和することができる。更に、溝５の底部全体においてダイオードが形成されるため、低損失な半導体素子を提供できる。<Effect of 10th Embodiment>
When the transistor is off, the depletion layer extending from the second anode region 22 to the drift region 2 is formed in a larger area than the first anode region (source electrode 13). Thereby, the drain electric field can be further relaxed. Furthermore, since the diode is formed on the entire bottom of the groove 5, a low-loss semiconductor element can be provided.

以上、本発明の半導体装置の製造方法を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。   As mentioned above, although the manufacturing method of the semiconductor device of this invention was demonstrated based on embodiment of illustration, this invention is not limited to this, The structure of each part is set to the thing of the arbitrary structures which have the same function. Can be replaced.

例えば、前述した各実施形態では、炭化珪素基板を用いた半導体装置及びその製造方法について説明したが、炭化珪素基板に限らず、バンドギャップの広い半導体材料からなるＮ＋型炭化珪素基体１を用いて第１〜第１０実施形態に係る半導体装置を製造してもよい。バンドギャップの広い半導体材料としては、ＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮ等が挙げられる。   For example, in each of the above-described embodiments, the semiconductor device using the silicon carbide substrate and the manufacturing method thereof have been described. However, the present invention is not limited to the silicon carbide substrate, and the N + type silicon carbide substrate 1 made of a semiconductor material having a wide band gap is used. The semiconductor device according to the first to tenth embodiments may be manufactured. Examples of the semiconductor material having a wide band gap include GaN, diamond, ZnO, and AlGaN.

また、前述した各実施形態では、ゲート電極として、Ｎ型ポリシリコンを用いる例について説明したが、Ｐ型ポリシリコンでも良い。また、他の半導体材料でも良いし、メタル材料等の他の導電性を有する材料を用いても良い。具体的な例としては、Ｐ型ポリ炭化珪素、ＳｉＧｅ、Ａｌ等を用いることができる。   In each of the above-described embodiments, an example in which N-type polysilicon is used as the gate electrode has been described. However, P-type polysilicon may be used. Further, other semiconductor materials may be used, and other conductive materials such as metal materials may be used. As specific examples, P-type polysilicon, SiGe, Al, or the like can be used.

更に、各実施形態では、ゲート絶縁膜７として、シリコン酸化膜を用いる例について説明したが、シリコン窒化膜でも良い。或いは、シリコン酸化膜とシリコン窒化膜の積層でも良い。シリコン窒化膜場合の等方性エッチングの場合は、１６０℃の熱燐酸による洗浄でエッチングすることができる。   Furthermore, in each embodiment, although the example using a silicon oxide film as the gate insulating film 7 was demonstrated, a silicon nitride film may be sufficient. Alternatively, a stacked layer of a silicon oxide film and a silicon nitride film may be used. In the case of isotropic etching in the case of a silicon nitride film, etching can be performed by washing with hot phosphoric acid at 160 ° C.

また、アノード領域１５として、ポリシリコンの代わりに金属を用いてよいし、半導体と金属との合金を用いてもよいし、或いはそれ以外の導体を用いてもよい。金属としては、ニッケル（Ｎｉ），チタン（Ｔｉ），モリブデン（Ｍｏ）等が挙げられる。堆積方法は、電子ビーム蒸着やＭＯＣＶＤ、スパッタ等方法を用いることができる。半導体と金属との合金としては、ＳｉＮｉ，ＳｉＷ，ＴｉＳｉ等が挙げられる。堆積方法はスパッタ等を用いることができる。それ以外にＴｉＮ，ＴａＮ，ＷＮ等の導体でもアノード領域１５を形成できる。   Further, as the anode region 15, a metal may be used instead of polysilicon, an alloy of a semiconductor and a metal may be used, or a conductor other than that may be used. Examples of the metal include nickel (Ni), titanium (Ti), molybdenum (Mo), and the like. As a deposition method, a method such as electron beam evaporation, MOCVD, or sputtering can be used. SiNi, SiW, TiSi etc. are mentioned as an alloy of a semiconductor and a metal. As the deposition method, sputtering or the like can be used. In addition, the anode region 15 can be formed using a conductor such as TiN, TaN, or WN.

更に、ドリフト領域２とバンドギャップが異なる半導体材料の一例として、ポリシリコンを説明したが、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、ガリウムヒ素（ＧａＡｓ）等でも良い。炭化珪素の導電型をＮ型にするために注入する元素は、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を用いることができる。炭化珪素の導電型をＰ型にするために注入する元素は、ボロン（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ）等を用いることができる。   Furthermore, although polysilicon has been described as an example of a semiconductor material having a band gap different from that of the drift region 2, germanium (Ge), tin (Sn), gallium arsenide (GaAs), or the like may be used. Phosphorus (P), arsenic (As), antimony (Sb), or the like can be used as an element to be implanted to change the conductivity type of silicon carbide to N-type. Boron (B), aluminum (Al), gallium (Ga), or the like can be used as an element to be implanted to change the conductivity type of silicon carbide to P-type.

特願２０１３−０９５３１３号（出願日：２０１３年４月３０日）の全内容は、ここに援用される。   The entire contents of Japanese Patent Application No. 2013-095313 (filing date: April 30, 2013) are incorporated herein by reference.

１…Ｎ＋型炭化珪素基体（半導体基板）
２…ドリフト領域
３…Ｐ型ウェル領域（ウェル領域）
４…Ｎ＋型ソース領域（ソース領域）
５…溝
７、７ｂ…ゲート絶縁膜
８…ゲート電極
９…層間絶縁膜
１０…コンタクトホール
１２…ドレイン電極
１３…ソース電極
１５…アノード領域
２１…第１アノード領域
２２…第２アノード領域
２３…第１の電界緩和領域
２４…導電領域
２５…第２の電界緩和領域
２６…コンタクト領域
２７…保護溝
ＢＴ…底部
ＥＧ…角部1 ... N + type silicon carbide substrate (semiconductor substrate)
2 ... Drift region 3 ... P-type well region (well region)
4 ... N + type source region (source region)
DESCRIPTION OF SYMBOLS 5 ... Groove 7, 7b ... Gate insulating film 8 ... Gate electrode 9 ... Interlayer insulating film 10 ... Contact hole 12 ... Drain electrode 13 ... Source electrode 15 ... Anode region 21 ... 1st anode region 22 ... 2nd anode region 23 ... 1st 1 electric field relaxation region 24 ... conductive region 25 ... second electric field relaxation region 26 ... contact region 27 ... protective groove BT ... bottom EG ... corner

Claims (3)

半導体基板と、
前記半導体基板の上に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝の側部にゲート絶縁膜を介して、形成されたゲート電極と、
前記ゲート電極上に形成されて前記ゲート電極を被覆する層間絶縁膜と、
前記ウェル領域および前記ソース領域に接続されたソース電極と、
前記ドリフト領域とオーミック接続されたドレイン電極と、
前記溝の底部において前記ドリフト領域と接合するアノード領域と、を備え、
前記アノード領域は、前記層間絶縁膜を介して前記ゲート電極により囲まれたコンタクトホールを介して前記ソース電極にオーミック接続され、且つ、前記ドリフト領域とはバンドギャップが異なる半導体材料で形成され、
前記アノード領域は、第１アノード領域と、第２アノード領域とを有し、
前記第１アノード領域と前記ドリフト領域との間の内蔵電位は、前記第２アノード領域と前記ドリフト領域との間の内蔵電位より小さい
ことを特徴とする半導体装置。A semiconductor substrate;
A first conductivity type drift region formed on the semiconductor substrate;
A second conductivity type well region formed in the drift region;
A first conductivity type source region formed in the well region;
A gate electrode formed through a gate insulating film on a side portion of a groove having a depth reaching the drift region through the source region and the well region;
An interlayer insulating film formed on the gate electrode and covering the gate electrode;
A source electrode connected to the well region and the source region;
A drain electrode ohmically connected to the drift region;
An anode region joined to the drift region at the bottom of the groove,
The anode region is ohmically connected to the source electrode through a contact hole surrounded by the gate electrode through the interlayer insulating film, and is formed of a semiconductor material having a band gap different from that of the drift region,
The anode region has a first anode region and a second anode region,
The built-in potential between the first anode region and the drift region is smaller than the built-in potential between the second anode region and the drift region. 前記第１アノード領域と前記ドリフト領域の接合面は、前記第２アノード領域と前記ドリフト領域の接合面の一部より浅いことを特徴とする請求項１に記載の半導体装置。  2. The semiconductor device according to claim 1, wherein a junction surface between the first anode region and the drift region is shallower than a part of a junction surface between the second anode region and the drift region. 前記第１アノード領域と前記第２アノード領域は、同じ半導体材料で形成されることを特徴とする請求項１又は２に記載の半導体装置。  The semiconductor device according to claim 1, wherein the first anode region and the second anode region are formed of the same semiconductor material.
JP2015514796A 2013-04-30 2014-04-07 Semiconductor device and manufacturing method thereof Active JP5939448B2 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013095313 2013-04-30
JP2013095313 2013-04-30
PCT/JP2014/060084 WO2014178262A1 (en) 2013-04-30 2014-04-07 Semiconductor device and method for manufacturing same

Publications (2)

Publication Number Publication Date
JP5939448B2 true JP5939448B2 (en) 2016-06-22
JPWO2014178262A1 JPWO2014178262A1 (en) 2017-02-23

Family

ID=51843397

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015514796A Active JP5939448B2 (en) 2013-04-30 2014-04-07 Semiconductor device and manufacturing method thereof

Country Status (2)

Country Link
JP (1) JP5939448B2 (en)
WO (1) WO2014178262A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109920838A (en) * 2019-03-18 2019-06-21 电子科技大学 A kind of groove-shaped silicon carbide MOSFET device and preparation method thereof

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015103072B4 (en) * 2015-03-03 2021-08-12 Infineon Technologies Ag SEMI-CONDUCTOR DEVICE WITH A DITCH STRUCTURE INCLUDING A GATE ELECTRODE AND A CONTACT STRUCTURE FOR A DIODE AREA
JP6400202B2 (en) * 2015-07-15 2018-10-03 三菱電機株式会社 Power semiconductor device
DE112016006723T5 (en) * 2016-04-11 2018-12-20 Mitsubishi Electric Corporation SEMICONDUCTOR DEVICE
CN107275406B (en) * 2017-06-09 2019-11-01 电子科技大学 A kind of silicon carbide TrenchMOS device and preparation method thereof
CN108598160B (en) * 2018-02-13 2020-01-07 株洲中车时代电气股份有限公司 IGBT chip with folding composite gate structure
JP7379880B2 (en) * 2019-06-21 2023-11-15 富士電機株式会社 semiconductor equipment
JP2023045788A (en) * 2021-09-22 2023-04-03 株式会社日立製作所 Silicon carbide semiconductor device and manufacturing method thereof
CN117410344A (en) * 2023-11-24 2024-01-16 安建科技(深圳)有限公司 Pi-type trench gate silicon carbide MOSFET device and preparation method thereof

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH057002A (en) * 1991-06-27 1993-01-14 Mitsubishi Electric Corp Insulated gate type transistor
JP2002203967A (en) * 2000-10-23 2002-07-19 Matsushita Electric Ind Co Ltd Semiconductor element
JP2005501408A (en) * 2001-08-23 2005-01-13 ゼネラル セミコンダクター，インク． Trench double-diffused metal oxide semiconductor transistor incorporating a trench Schottky rectifier
JP2005354037A (en) * 2004-05-14 2005-12-22 Toshiba Corp Trench mosfet
JP2006100329A (en) * 2004-09-28 2006-04-13 Nissan Motor Co Ltd Method of manufacturing semiconductor device and semiconductor device
JP2008130959A (en) * 2006-11-24 2008-06-05 Nissan Motor Co Ltd Method for manufacturing semiconductor device
JP2010109221A (en) * 2008-10-31 2010-05-13 Rohm Co Ltd Semiconductor device
JP2011146682A (en) * 2009-12-15 2011-07-28 Toshiba Corp Semiconductor device
JP2011199041A (en) * 2010-03-19 2011-10-06 Toshiba Corp Semiconductor device
JP2012099601A (en) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd Semiconductor device and method of manufacturing the same
WO2012105613A1 (en) * 2011-02-02 2012-08-09 ローム株式会社 Semiconductor device and method for producing same
WO2012144271A1 (en) * 2011-04-19 2012-10-26 日産自動車株式会社 Semiconductor device and method for producing same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH057002A (en) * 1991-06-27 1993-01-14 Mitsubishi Electric Corp Insulated gate type transistor
JP2002203967A (en) * 2000-10-23 2002-07-19 Matsushita Electric Ind Co Ltd Semiconductor element
JP2005501408A (en) * 2001-08-23 2005-01-13 ゼネラル セミコンダクター，インク． Trench double-diffused metal oxide semiconductor transistor incorporating a trench Schottky rectifier
JP2005354037A (en) * 2004-05-14 2005-12-22 Toshiba Corp Trench mosfet
JP2006100329A (en) * 2004-09-28 2006-04-13 Nissan Motor Co Ltd Method of manufacturing semiconductor device and semiconductor device
JP2008130959A (en) * 2006-11-24 2008-06-05 Nissan Motor Co Ltd Method for manufacturing semiconductor device
JP2010109221A (en) * 2008-10-31 2010-05-13 Rohm Co Ltd Semiconductor device
JP2011146682A (en) * 2009-12-15 2011-07-28 Toshiba Corp Semiconductor device
JP2011199041A (en) * 2010-03-19 2011-10-06 Toshiba Corp Semiconductor device
JP2012099601A (en) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd Semiconductor device and method of manufacturing the same
WO2012105613A1 (en) * 2011-02-02 2012-08-09 ローム株式会社 Semiconductor device and method for producing same
WO2012144271A1 (en) * 2011-04-19 2012-10-26 日産自動車株式会社 Semiconductor device and method for producing same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109920838A (en) * 2019-03-18 2019-06-21 电子科技大学 A kind of groove-shaped silicon carbide MOSFET device and preparation method thereof
CN109920838B (en) * 2019-03-18 2020-12-18 电子科技大学 Groove type silicon carbide MOSFET device and preparation method thereof

Also Published As

Publication number Publication date
JPWO2014178262A1 (en) 2017-02-23
WO2014178262A1 (en) 2014-11-06

Similar Documents

Publication Publication Date Title
JP6874797B2 (en) Semiconductor device
JP5939448B2 (en) Semiconductor device and manufacturing method thereof
KR101473141B1 (en) Semiconductor device and manufacturing method of the same
JP5565461B2 (en) Semiconductor device
JP5015488B2 (en) Semiconductor device
JP6617657B2 (en) Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
JP6729523B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP6365165B2 (en) Manufacturing method of semiconductor device
JP7537483B2 (en) Semiconductor Device
JP6286823B2 (en) Manufacturing method of semiconductor device
JP6725055B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2022180638A (en) Semiconductor device
TWI702722B (en) Semiconductor device and method of manufacturing semiconductor device
JP6005903B2 (en) Manufacturing method of semiconductor device
TWI760453B (en) Method of manufacturing semiconductor device
CN112005349A (en) Semiconductor device and method for manufacturing semiconductor device
JP7257423B2 (en) Semiconductor device and its manufacturing method
JP6286824B2 (en) Semiconductor device and manufacturing method thereof
JP2022073551A (en) Semiconductor device and manufacturing method for the same

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160421

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160504

R151 Written notification of patent or utility model registration

Ref document number: 5939448

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151