DE19950579B4 - Kompensations-MOS-Bauelement mit hohem Kurzschlußstrom - Google Patents

Kompensations-MOS-Bauelement mit hohem Kurzschlußstrom Download PDF

Info

Publication number
DE19950579B4
DE19950579B4 DE1999150579 DE19950579A DE19950579B4 DE 19950579 B4 DE19950579 B4 DE 19950579B4 DE 1999150579 DE1999150579 DE 1999150579 DE 19950579 A DE19950579 A DE 19950579A DE 19950579 B4 DE19950579 B4 DE 19950579B4
Authority
DE
Germany
Prior art keywords
main surface
semiconductor
conductivity type
semiconductor substrate
mos device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE1999150579
Other languages
English (en)
Other versions
DE19950579A1 (de
Inventor
Gerhard Dr. Miller
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE1999150579 priority Critical patent/DE19950579B4/de
Publication of DE19950579A1 publication Critical patent/DE19950579A1/de
Application granted granted Critical
Publication of DE19950579B4 publication Critical patent/DE19950579B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Abstract

Kompensations-MOS-Bauelement mit einem eine erste Hauptoberfläche (4) und eine zur ersten Hauptoberfläche (4) gegenüberliegende zweite Hauptoberfläche (5) aufweisenden Halbleiterkörper (1, 2) aus einem hochdotierten und an die zweite Hauptoberfläche (5) angrenzenden Halbleitersubstrat (1) des einen Leitungstyps, einem Halbleitergebiet (2) des einen Leitungstyps, das sich zwischen der der zweiten Hauptoberfläche (5) abgewandten Seite des Halbleitersubstrates (1) und der ersten Hauptoberfläche (4) erstreckt und in das ausgehend von der ersten Hauptoberfläche (4) und sich in Richtung auf die zweite Hauptoberfläche (5) erstreckende Halbleiterbereiche (3) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps eingelagert sind, und mit auf den beiden Hauptoberflächen (4, 5) vorgesehenen Elektroden (8), dadurch gekennzeichnet, daß in das Halbleitergebiet (2) im Bereich zwischen den der ersten Hauptoberfläche (4) abgewandten Enden der Halbleiterbereiche (3) und dem Halbleitersubstrat (1) eine hochdotierte Feldstoppschicht (12) des einen Leitungstyps vorgesehen ist, und daß zwischen die Feldstoppschicht (12) und der zweiten Hauptoberfläche (5) Injektorzonen (11) des anderen...

Description

  • Die Erfindung betrifft ein Kompensations-MOS-Bauelement mit einem eine erste Hauptoberfläche und eine zur ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche aufweisenden Halbleiterkörper aus einem hochdotiertem und an die zweite Hauptoberfläche angrenzenden Halbleitersubstrat des einen Leitungstyps, einem Halbleitergebiet des einen Leitungstyps, das sich zwischen der der zweiten Hauptoberfläche abgewandten Seite des Halbleitersubstrates und der ersten Hauptoberfläche erstreckt und in das ausgehend von der ersten Hauptoberfläche und sich in Richtung auf die zweite Hauptoberfläche erstreckende Halbleiterbereiche des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps eingelagert sind, und mit auf den beiden Hauptoberflächen vorgesehenen Elektroden.
  • Bei derartigen Kompensations-MOS-Bauelementen, im folgenden auch kurz Kompensationsbauelemente genannt, wird der Strom im Halbleitergebiet, das im folgenden als n-leitend angenommen wird und das infolge der eingelagerten Halbleiterbereiche des p-Leitungstyps säulenartig gestaltet ist, als reiner Elektronenstrom geführt. Wegen der bei solchen Kompensationsbauelementen möglichen hohen n-Dotierung kann beispielsweise bei einer Auslegung für Sperrspannungen von etwa 600 V deren aktive Fläche gegenüber herkömmlichen Bauelementen um etwa einen Faktor 5 verringert werden. Dies führt letztlich dazu, daß bei für 600 V ausgelegten Kompensations-MOS-Bauelementen im Vergleich zu herkömmlichen Leistungs-MOS-Bauelementen, wie insbesondere Transistoren, eine um einen Faktor 5 höhere Stromdichte auftritt. Im Falle eines Last-Kurzschlusses fährt ein konventionelles Bauelement wie auch ein Kompensationsbauelement von seiner Durchlaßkennlinie auf eine durch das Ausgangskennlinienfeld vorgegebene Begrenzung. Hierbei erhöht sich der absolute Strom im Bauelement je nach dessen Design um mindestens einen Faktor 2 bis 5.
  • In diesem Zusammenhang ist noch zu beachten, daß bei der Kompensation im n-leitenden Halbleitergebiet mit den in diesem vorgesehenen p-leitenden Halbleiterbereichen infolge deren enger Nachbarschaft relativ hohe Querfelder auftreten, die die Elektronen noch zusätzlich auf einen engeren Strompfad einschränken, als dies an sich durch das mit den Halbleiterbereichen des anderen Leitungstyps durchsetzte Halbleitergebiet des einen Leitungstyps vorgesehen ist.
  • Infolge der insbesondere im Kurzschlußfall auftretenden großen Stromdichten wird das elektrische Feld durch die frei beweglichen Ladungsträger stark beeinflußt. Für das elektrische Feld E gilt näherungsweise der folgende (eindimensionale) Zusammenhang: dE/dx = –e/ε (p – n + ND – NA) und (1) jn = –e n vnsat (2)mit
    • x
    = Ausdehnung in das Volumen des Kompensationsbauelementes in Richtung des elektrischen Feldes E,
    e
    = Elementarladung,
    ε
    = Dielektrizitätskonstante des Halbleitermaterials, insbesondere des Siliziums,
    p
    = Konzentration der freien beweglichen Löcher am gleichen Ort wie die Elektronen,
    n
    = Konzentration der freien beweglichen Elektronen am gleichen Ort wie die Löcher,
    ND
    = Konzentration der ionisierten Donatorrümpfe,
    NA
    = Konzentration der ionisierten Akzeptorrümpfe,
    jn
    = Dichte des Elektronenstroms und
    vnsat
    = Sättigungsgeschwindigkeit der Elektronen im Bereich eines hohen elektrischen Feldes E.
  • Aus der Gleichung (1) ist ohne weiteres zu ersehen, daß bei einem Anstieg der Elektronenkonzentration n bis in die Größenordnung der Konzentration ND der ionisierten Donatorrümpfe die ursprünglich durch diese vorgesehene Steigung des elektrischen Feldes aufgehoben oder sogar umgedreht werden kann. Dabei ist zu bedenken, daß im n-leitenden Halbleitergebiet die Konzentration NA der ionisierten Akzeptorrümpfe und die Konzentration der freien beweglichen Löcher im wesentlichen Null sind.
  • Da die Fläche unter der Kurve des elektrischen Feldes zwischen Source und Drain der daran angelegten Spannung entspricht und mit zunehmendem Kurzschlußstrom bei festgehaltener Gatespannung die Feldkurve schließlich kippt, ergibt sich damit eine abnehmende Spannungsfestigkeit. Bei derzeitigen auf 600 V ausgelegten Bauelementen wird nur mehr etwa bei einer dreifachen spezifizierten Nennstromdichte noch die spezifizierte Sperrspannung erreicht. Für höhere Kurzschlußströme muß die maximal zulässige Sperrspannung vermindert werden, d.h., die Stromdichte wird in Abhängigkeit von der Spannung reduziert. Dies hat den Nachteil, daß die Durchlaßverluste bei Nennstrom oder wenig darüber im Vergleich zu einem Bauelement mit höherer Begrenzungsstromdichte schon deutlich zunehmen.
  • Diese Schwierigkeit kann grundsätzlich nur durch zwei verschiedene Methoden umgangen werden.
  • Bei der ersten Methode wird die Grunddotierung in dem n-leitenden Halbleitergebiet und in den p-leitenden Halbleiterbereichen erhöht, während bei der zweiten Methode zusätzliche Löcher zur Kompensation der Elektronen erzeugt werden.
  • Der Anwendung der ersten Methode sind Grenzen gesetzt, da bei einer weiteren Erhöhung der Grunddotierung wegen der Kompensationsbedingung entsprechend engere Abmessungen benötigt werden, welche schwierig zu realisieren sind. Für die zweite Methode wurden bisher keine näheren Überlegungen angestellt. So gibt es bisher keine Kompensations-MOS-Bauelemente, bei denen Kurzschlußströme bei voller Spannungsfestigkeit für beispielsweise 600 V so hoch liegen können, daß auch bei doppeltem oder dreifachem Nennstrom noch keine höhere als die lineare Durchlaßverlustzunahme auftritt.
  • Die US 5,141,889 beschreibt einen vertikalen IGBT der abwechselnd p-dotierte und n-dotierte Halbleiterzonen aufweist, die zwischen einer Anschlusselektrode und einer n-dotierten Driftzone angeordnet sind.
  • Die WO 99/05713 A1 beschreibt einen IGBT mit einer zwischen dem p-Emitter und einer Driftzone angeordneten Feldstoppzone.
  • Es ist daher Aufgabe der vorliegenden Erfindung, ein Kompensations-MOS-Bauelement zu schaffen; für das höhere Begrenzungsströme ohne dessen Zerstörung zulässig sind.
  • Diese Aufgabe wird bei einem Kompensations-MOS-Bauelement der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß in das Halbleitergebiet im Bereich zwischen den der ersten Hauptoberfläche abgewandten Enden der Halbleiterbereiche und dem Halbleitersubstrat eine hochdotierte Feldstoppschicht des einen Leitungstyps vorgesehen ist und daß zwischen der Feldstoppschicht und der zweiten Hauptoberfläche Injektorzonen des anderen Leitungstyps in das Halbleitergebiet und/oder das Halbleitersubstrat eingebettet sind.
  • Dabei geht die vorliegende Erfindung von den folgenden Überlegungen aus:
    Bei einem Kompensations-MOS-Bauelement wird im Halbleitergebiet des einen Leitungstyps und in den darin eingelagerten Halbleiterbereichen des anderen Leitungstyps das elektrische Feld bei Überstrombelastungen nur dann nicht weiter verzerrt, wenn bei weiter zunehmender Elektronendichte in dem Halbleitergebiet auch die Löcherdichte zunimmt und somit die Elekt ronen in ihrer Feldwirkung kompensiert. Diese Kompensation muß aber bereits geschehen, bevor durch Lawinenmultiplikation der Elektronen die Ladungsträgerdichte und die elektrischen Feldverhältnisse außer Kontrolle geraten können.
  • Daher wird bei dem erfindungsgemäßen Kompensations-MOS-Bauelement eine Injektorzone des anderen Leitungstyps, also vorzugsweise eine p-leitende Injektorzone, hinter einer dünnen hochdotierten Feldstoppschicht des einen Leitungstyps, also vorzugsweise einer n-leitenden Feldstoppschicht so angeord net, daß bei einem beginnenden Anstieg des elektrischen Feldes infolge der erhöhten Elektronenkonzentration das elektrische Feld durch die Feldstoppschicht mittels des Punchthrough-Effektes hindurchgreifen und in den p-leitenden Halbleiterbereichen eine Löcherinjektion verursachen kann.
  • Damit ermöglicht das erfindungsgemäße Kompensations-MOS-Bauelement durch feldabhängiges Einbringen von Minoritätsladungsträgern aus den Injektorzonen in die Majoritätsladungsträgerbereiche eine Kompensation der Ladungsträger, ähnlich wie bei einem Bipolarbauelement, wie beispielsweise einem IGBT (Bipolartransistor mit isoliertem Gate), so daß die bei einer gegebenen Spannung maximal führbare Stromdichte nicht mehr grundsätzlich begrenzt ist.
  • Das erfindungsgemäße Kompensations-MOS-Bauelement verwendet die Injektorzonen zum feldabhängigen Injizieren von Minoritätsladungsträgern. Vor diesen Injektorzonen, die inselförmig in das Halbleitergebiet und/oder das Halbleitersubstrat eingebettet sind, ist die hochdotierte Feldstoppschicht vorgesehen, deren Flächenladung in der Größenordnung der Durchbruchsladung liegt, so daß bei einem ansteigenden elektrischen Feld allmählich eine Injektion von Löchern erfolgt. Da die p-leitenden Injektorzonen hochdotiert sind und auch das Halbleitersubstrat hoch mit n-leitendem Dotierstoff dotiert ist, fällt an dem Übergang zwischen dem n+-leitenden Halbleitersubstrat zu der p-leitenden Injektorzone nur eine Zenerspannung von etwa 6 V ab. Zur Verstärkung des Injektionseffektes kann auch ein ohmscher Kontakt zwischen der p-leitenden Injektorzone und dem n+-leitenden Halbleitersubstrat vorgesehen werden. Dies kann gegebenenfalls so realisiert werden, daß nach der Fertigstellung der Epitaxie zum Aufwachsen des n-leitenden Halbleitergebietes auf dem n+-leitenden Halbleitersubstrat das Halbleitersubstrat selbst bis zu den Injektorzonen abgeschliffen und dann ein Metallisierungsprozeß vorgenommen wird. Damit entfällt das Auftreten einer Zener- Spannung, so daß die Injektion von Löchern früher einsetzen wird.
  • Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert, in deren einziger Figur ein Kompensations-MOS-Bauelement gemäß der vorliegenden Erfindung schematisch im Schnitt gezeigt ist.
  • Auf einem n+-leitenden Halbleitersubstrat 1 aus Silizium befindet sich ein n-leitendes Halbleitergebiet 2 aus ebenfalls Silizium, in welches p-leitende Halbleiterbereiche 3 eingebettet sind. Die Struktur aus dem Halbleitersubstrat 1, dem Halbleitergebiet 2 und den Halbleiterbereichen 3 kann beispielsweise entweder durch mehrere Epitaxieschritte, verbunden mit Ionenimplantationen zur Erzeugung der Halbleiterbereiche 3 oder durch Trenchätzen und epitaktisches Auffüllen der Trenche zur Bildung der Halbleiterbereiche 3 hergestellt werden, wie dies bereits mehrfach beschrieben worden ist.
  • In üblicher Weise sind auf einer zu einer Hauptoberfläche 5 gegenüberliegenden Hauptoberfläche 4 des Halbleitergebietes 2 bzw. der Halbleiterbereiche 3 eine Isolationsschicht 6 aus beispielsweise Siliziumdioxid, in welche Gateelektroden 7 aus beispielsweise polykristallinem Silizium eingebettet sind, und eine Metallisierung 8 aus beispielsweise Aluminium vorgesehen. Die Metallisierung 8 stellt Sourceelektroden dar, welche mit Sourcezonen 9, die wie das Halbleitergebiet 2 n-leitend sind, verbunden sind. Auf diese Weise wird eine MOSFET-Zelle 10 gebildet.
  • Die Drainelektrode ist in der Figur nicht gesondert dargestellt. Sie befindet sich auf dem n+-leitenden Halbleitersubstrat 5.
  • Erfindungsgemäß sind bei diesem Kompensations-MOS-Bauelement p+-leitende Injektorzonen 11 im Grenzbereich zwischen dem Halbleitersubstrat 1 und dem Halbleitergebiet 2 vorgesehen.
  • Diese Injektorzonen 11 können gegebenenfalls auch ganz in den unteren Bereich des Halbleitergebietes 2 oder in das Halbleitersubstrat 1 eingelagert sein.
  • Vor den Injektorzonen 11 ist im Halbleitergebiet 2 aber auf jeden Fall eine n+-leitende Feldstoppschicht 12 vorgesehen, so daß bei einem beginnenden Anstieg des elektrischen Feldes durch die erhöhte Elektronenkonzentration das Feld durch diese Feldstoppschicht 2 hindurchgreifen und in den Injektorzonen 11 eine Löcherinjektion verursachen kann. Durch diese Löcherinjektion wird die bei einem Kurzschluß weiter zunehmende Elektronendichte kompensiert.
  • Die Flächenladung der Feldstoppschicht 12 liegt in der Größenordnung der Durchbruchsladung (kritische Ladung, die über die erste Maxwell'sche Gleichung mit der kritischen Feldstärke verknüpft ist), oder auch darunter; das heißt, die Feldstoppschicht 12 enthält so wenig Ladung, daß bei einem ansteigenden elektrischen Feld allmählich eine Injektion von Löchern aus den Injektorzonen 11 erfolgen kann.
  • Da die Injektorzonen 11 hochdotiert sind und auch das Halbleitersubstrat 1 eine hohe Dotierungskonzentration besitzt, tritt am Übergang zwischen dem Halbleitersubstrat 1 und den Injektorzonen 11 nur eine Zener-Spannung von etwa 6 V auf.
  • Diese Zener-Spannung von 6 V kann noch vermieden werden, wenn das Substrat bis zu den Injektorzonen 11 abgeschliffen wird (vgl. Strichlinie 13) und sodann auf dieses abgeschliffene Substrat eine Metallisierung aufgetragen wird.
    • 1
    n+-leitendes Halbleitersubstrat
    2
    n-leitendes Halbleitergebiet
    3
    p-leitendes Halbleitergebiet
    4
    erste Hauptoberfläche
    5
    zweite Hauptoberfläche
    6
    Isolationsschicht
    7
    Gateelektrode
    8
    Metallisierung
    9
    Sourcezone
    10
    MOSFET-Zelle
    11
    Injektorzone
    12
    n+-leitende Feldstoppschicht
    13
    Strichlinie für Abtragen des Halbleitersubstrates

Claims (3)

  1. Kompensations-MOS-Bauelement mit einem eine erste Hauptoberfläche (4) und eine zur ersten Hauptoberfläche (4) gegenüberliegende zweite Hauptoberfläche (5) aufweisenden Halbleiterkörper (1, 2) aus einem hochdotierten und an die zweite Hauptoberfläche (5) angrenzenden Halbleitersubstrat (1) des einen Leitungstyps, einem Halbleitergebiet (2) des einen Leitungstyps, das sich zwischen der der zweiten Hauptoberfläche (5) abgewandten Seite des Halbleitersubstrates (1) und der ersten Hauptoberfläche (4) erstreckt und in das ausgehend von der ersten Hauptoberfläche (4) und sich in Richtung auf die zweite Hauptoberfläche (5) erstreckende Halbleiterbereiche (3) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps eingelagert sind, und mit auf den beiden Hauptoberflächen (4, 5) vorgesehenen Elektroden (8), dadurch gekennzeichnet, daß in das Halbleitergebiet (2) im Bereich zwischen den der ersten Hauptoberfläche (4) abgewandten Enden der Halbleiterbereiche (3) und dem Halbleitersubstrat (1) eine hochdotierte Feldstoppschicht (12) des einen Leitungstyps vorgesehen ist, und daß zwischen die Feldstoppschicht (12) und der zweiten Hauptoberfläche (5) Injektorzonen (11) des anderen Leitungstyps in das Halbleitergebiet (2) und/oder das Halbleitersubstrat (1) eingebettet sind.
  2. Kompensations-MOS-Bauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Feldstoppschicht (12) eine Flächenladung besitzt, die der Durchbruchsladung entspricht oder die kleiner ist als die Durchbruchsladung.
  3. Kompensations-MOS-Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen Injektorzonen (11) und Halbleitersubstrat (1) ein ohmscher Kontakt hergestellt ist.
DE1999150579 1999-10-20 1999-10-20 Kompensations-MOS-Bauelement mit hohem Kurzschlußstrom Expired - Fee Related DE19950579B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE1999150579 DE19950579B4 (de) 1999-10-20 1999-10-20 Kompensations-MOS-Bauelement mit hohem Kurzschlußstrom

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE1999150579 DE19950579B4 (de) 1999-10-20 1999-10-20 Kompensations-MOS-Bauelement mit hohem Kurzschlußstrom

Publications (2)

Publication Number Publication Date
DE19950579A1 DE19950579A1 (de) 2001-05-03
DE19950579B4 true DE19950579B4 (de) 2007-11-15

Family

ID=7926309

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1999150579 Expired - Fee Related DE19950579B4 (de) 1999-10-20 1999-10-20 Kompensations-MOS-Bauelement mit hohem Kurzschlußstrom

Country Status (1)

Country Link
DE (1) DE19950579B4 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975136B2 (en) 2013-02-18 2015-03-10 Infineon Technologies Austria Ag Manufacturing a super junction semiconductor device
US9029944B2 (en) 2013-02-18 2015-05-12 Infineon Technologies Austria Ag Super junction semiconductor device comprising implanted zones

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10132136C1 (de) 2001-07-03 2003-02-13 Infineon Technologies Ag Halbleiterbauelement mit Ladungskompensationsstruktur sowie zugehöriges Herstellungsverfahren
DE102005009000B4 (de) 2005-02-28 2009-04-02 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren
DE102006034678B3 (de) * 2006-07-24 2007-11-29 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
DE102006047489B9 (de) 2006-10-05 2013-01-17 Infineon Technologies Austria Ag Halbleiterbauelement
DE102007020657B4 (de) 2007-04-30 2012-10-04 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5141889A (en) * 1990-11-30 1992-08-25 Motorola, Inc. Method of making enhanced insulated gate bipolar transistor
WO1999000057A1 (en) * 1997-06-27 1999-01-07 Michigan Instruments, Inc. Non-invasive aortic impingement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5141889A (en) * 1990-11-30 1992-08-25 Motorola, Inc. Method of making enhanced insulated gate bipolar transistor
WO1999000057A1 (en) * 1997-06-27 1999-01-07 Michigan Instruments, Inc. Non-invasive aortic impingement

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975136B2 (en) 2013-02-18 2015-03-10 Infineon Technologies Austria Ag Manufacturing a super junction semiconductor device
US9029944B2 (en) 2013-02-18 2015-05-12 Infineon Technologies Austria Ag Super junction semiconductor device comprising implanted zones
US9722020B2 (en) 2013-02-18 2017-08-01 Infineon Technologies Austria Ag Super junction semiconductor device having columnar super junction regions extending into a drift layer

Also Published As

Publication number Publication date
DE19950579A1 (de) 2001-05-03

Similar Documents

Publication Publication Date Title
EP1114466B1 (de) Hochspannungs-halbleiterbauelement
DE112014000679B4 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE102009038731B4 (de) Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements
DE102007020657B4 (de) Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
DE19848828C2 (de) Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
DE102006046845B4 (de) Halbleiterbauelement mit verbesserter Robustheit
DE112011104322T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
EP1812970A1 (de) Halbleitereinrichtung und verfahren für deren herstellung
WO1999023703A9 (de) Hochspannungsfeste randstruktur für halbleiterbauelemente
DE102005039331A1 (de) Halbleiterbauelement mit niedrigem Einschaltwiderstand
EP0913000B1 (de) Durch feldeffekt steuerbares halbleiterbauelement
DE10240107B4 (de) Randabschluss für Leistungshalbleiterbauelement und für Diode sowie Verfahren zur Herstellung einer n-leitenden Zone für einen solchen Randabschluss
DE102005048447B4 (de) Halbleiterleistungsbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
DE10313712B4 (de) Laterales mittels Feldeffekt steuerbares Halbleiterbauelement für HF-Anwendungen
DE10245049A1 (de) Kompensationshalbleiterbauelement
DE102006009942B4 (de) Laterales Halbleiterbauelement mit niedrigem Einschaltwiderstand
DE19950579B4 (de) Kompensations-MOS-Bauelement mit hohem Kurzschlußstrom
DE102005061294B4 (de) NPT-Halbleiterbauelement in der Form eines MOSFETs oder IGBTs
EP1929538B1 (de) Jbs-sic-halbleiterbauelement
DE10245089B4 (de) Dotierverfahren und Halbleiterbauelement
DE10213534B4 (de) Halbleiteraufbau mit Schaltelement und Randelement
DE10005772B4 (de) Trench-MOSFET
DE102019216138A1 (de) Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
DE10126309A1 (de) Rückwärtssperrendes Leistungshalbleiterbauelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee