DE102020202015A1 - Vertikaler Feldeffekttransistor und Verfahren zum Ausbilden desselben - Google Patents

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Abstract

Es wird ein vertikaler Feldeffekttransistor (20) bereitgestellt, aufweisend: einen Driftbereich (2); eine erste Halbleiter-Finne (11) auf oder über dem Driftbereich (2) und mit diesem elektrisch leitfähig verbunden; eine Vielzahl von zweiten Halbleiter-Finnen (10) auf oder über dem Driftbereich (2), wobei die Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch nicht-leitfähig mit dem Driftbereich (2) verbunden ausgebildet sind, wobei die Vielzahl von zweiten Halbleiter-Finnen (10) lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne (11) angeordnet sind und mit dieser elektrisch leitfähig verbunden sind; und eine Source-/Drain-Elektrode (7), die mit der Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden ist.

Description

  • Die Erfindung betrifft einen vertikalen Feldeffekttransistor und ein Verfahren zum Ausbilden desselben.
  • Transistoren auf Basis von Galliumnitrid (GaN) oder Siliziumcarbid (SiC) bieten die Möglichkeit Transistoren mit niedrigeren On-Widerständen bei gleichzeitig höheren Durchbruchspannungen zu realisieren als vergleichbare Bauteile auf Basis von Silizium. Für die Anwendung von Halbleitern mit breitem Bandabstand kann der Einsatz von sogenannten Leistungs-FinFETs (Fin=Finne, FET=Feldeffekttransistor) vorteilhaft sein. In einem Leistungs-FinFET besteht die schaltfähige Komponente aus einer schmalen Halbleiter-Finne, welche durch ihre Geometrie und passende Wahl der Gate-Metallisierung schaltfähig ist. Beim Leistungs-FinFET bildet sich der Kanalbereich im Bereich der Halbleiter-Finne auf Höhe des Gate-Metalls aus.
  • Die Struktur eines Leistungs-FinFETs der bezogenen Technik ist in 1 veranschaulicht. Der herkömmliche Leistungs-FinFET weist auf einem Substrat 101 einen Driftbereich 102 mit einer n- Dotierung, eine Drain-Elektrode 108, eine Source-Elektrode 107, eine Gate-Elektrode 105, eine Halbleiter-Finne 110, ein Gate-Dielektrikum 109 und eine Isolation 106 auf. Die Halbleiter-Finne 110 ist mittels eines n+ dotierten Anschlussbereiches 103 mit der Source-Elektrode 107 verbunden. In dem Leistungs-FinFET besteht die schaltfähige Komponente aus der schmalen Halbleiter-Finne 110, welche durch ihre Geometrie und passende Wahl der Gate-Elektrode 105 schaltfähig ist. Der Kanal wird in der schmalen, schwach n-dotierten Halbleiter-Finne 110 ausgebildet, welche durch ihre geringe Breite durch natürliche Verarmung in der Lage ist zu sperren. Im Gegensatz zu einem konventionellen SiC- oder GaN- MOSFET wird hierbei keine p-Dotierung im Kanal benötigt. Die Aufschaltung des Kanals geschieht über Akkumulation von Ladungsträgern im Gegensatz zur Inversion im klassischen MOSFET. Hierdurch werden deutlich höhere Beweglichkeiten der Ladungsträger im Kanal ermöglicht. Ohne Anlegen einer Gate-Spannung an die Gate-Elektrode 105 ist die Halbleiter-Finne 110 elektrisch nicht-leitend, die Halbleiter-Finne 110 ist verarmt. Bei Anlegen einer positiven Gate-Spannung an die Gate-Elektrode 105 werden Elektronen in die Halbleiter-Finne 110 angezogen und diese somit leitfähig. Elektronen können von der Source-Elektrode 107 durch den stark n-dotierten Anschlussbereich 103 in die Halbleiter-Finne 110, durch den Driftbereich 102 in das Substrate 101 und die Drain-Elektrode 108 fließen. Zur Abschirmung gegen elektrische Felder im Sperrfall können zusätzliche p-dotierte Gebiete 104 in dem Driftbereich 102 eingebracht sein, welche die Halbleiter-Finne 110 abschirmen. Für die Abschirmwirkung der p-Gebiete 104 müssen diese sehr präzise relativ zur Halbleiter-Finne angeordnet werden. Für eine optimale Abschirmwirkung bei gleichzeitig unbeeinträchtigter Durchlassperformance, ist ein exaktes Design der p-Gebiete 104 erforderlich. Eine perfekte Abschirmung der Halbleiter-Finne 110 gegen hohe Felder ist jedoch nicht möglich, da dadurch die Durchlasseigenschaften der Halbleiter-Finne 110 zu stark beeinträchtigt werden würden.
  • Eine Aufgabe der Erfindung ist es, einen vertikalen Feldeffekttransistor sowie ein Verfahren zu dessen Ausbilden bereitzustellen, der/das eine Halbleiter-Finne mit einer verbesserten Sperrwirkung ermöglicht.
  • Die Aufgabe wird gemäß einem Aspekt der Erfindung gelöst durch einen vertikalen Feldeffekttransistor. Der vertikale Feldeffekttransistor weist auf: einen Driftbereich, eine erste Halbleiter-Finne auf oder über dem Driftbereich und mit diesem elektrisch leitfähig verbunden, eine Vielzahl von zweiten Halbleiter-Finnen auf oder über dem Driftbereich, wobei die Vielzahl von zweiten Halbleiter-Finnen elektrisch nicht-leitfähig mit dem Driftbereich verbunden ausgebildet sind, wobei die Vielzahl von zweiten Halbleiter-Finnen lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne angeordnet sind und mit dieser elektrisch leitfähig verbunden sind, und eine Source-/Drain-Elektrode, die mit der Vielzahl von zweiten Halbleiter-Finnen elektrisch leitfähig verbunden ist. Anschaulich wird ein Leistungs-FinFET mit einem horizontalen Kanalgebiet bereitgestellt, welches vollständig flächig nach unten zum Driftbereich elektrisch isoliert ist. Die vertikale Stromführung erfolgt durch die erste Halbleiter-Finne am Ende der zweiten Halbleiter-Finnen. Hierdurch kann die hohe Kanalmobilität innerhalb der zweiten Halbleiter-Finnen bei einer gleichzeitig idealen Abschirmung der zweiten Halbleiter-Finnen gegenüber elektrischen Feldern im Sperrfall realisiert werden.
  • Die Aufgabe wird gemäß einem weiteren Aspekt der Erfindung gelöst durch ein Verfahren zum Ausbilden eines vertikalen Feldeffekttransistors. Das Verfahren weist auf: Ausbilden eines Driftbereichs, Ausbilden einer ersten Halbleiter-Finne auf oder über dem Driftbereich und mit diesem elektrisch leitfähig verbunden, Ausbilden einer Vielzahl von zweiten Halbleiter-Finnen auf oder über dem Driftbereich, wobei die Vielzahl von zweiten Halbleiter-Finnen elektrisch nicht-leitfähig mit dem Driftbereich verbunden ausgebildet werden, wobei die Vielzahl von zweiten Halbleiter-Finnen lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne angeordnet werden und mit dieser elektrisch leitfähig verbunden werden, und Ausbilden einer Source-/Drain-Elektrode, die mit der Vielzahl von zweiten Halbleiter-Finnen elektrisch leitfähig verbunden wird. Dies ermöglicht das Herstellen vertikaler Feldeffekttransistoren mit verbesserter Abschirmung gegenüber Feldspitzen im Sperrbetrieb.
  • Weiterbildungen der Aspekte sind in den Unteransprüchen und der Beschreibung dargelegt. Ausführungsformen der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Es zeigen:
    • 1 eine schematische Darstellung eines vertikalen Feldeffekttransistors der bezogenen Technik;
    • 2A bis 2D schematische, perspektivische Ansichten eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen;
    • 3 eine schematische Darstellung eines Stromflusses in einem vertikalen Feldeffekttransistor gemäß verschiedenen Ausführungsformen;
    • 4A eine schematische, perspektivische Ansicht eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen;
    • 4B eine schematische Querschnittsansicht der 4A;
    • 5A bis 6D schematische, perspektivische Ansichten von verschiedenen Ausführungsformen eines vertikalen Feldeffekttransistors; und
    • 7 ein Ablaufdiagramm eines Verfahrens zum Ausbilden eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser Beschreibung bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeübt werden kann. Es versteht sich, dass andere Ausführungsbeispiele benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
  • 2A bis 2D zeigen schematische, perspektivische Ansichten eines vertikalen Feldeffekttransistors 20 gemäß verschiedenen Ausführungsformen. In verschiedenen Ausführungsformen weist der vertikale Feldeffekttransistor 20 einen Driftbereich 2 auf einem Halbleiter-Substrat 1 auf. Der vertikale Feldeffekttransistor 20 weist ferner eine erste Halbleiter-Finne 11 auf oder über dem Driftbereich 2 und mit diesem elektrisch leitfähig verbunden auf, und weist eine Vielzahl von zweiten Halbleiter-Finnen 10 auf oder über dem Driftbereich 2 auf, wobei die Vielzahl von zweiten Halbleiter-Finnen 10 elektrisch nicht-leitfähig mit dem Driftbereich 2 verbunden ausgebildet sind. Das heißt, es besteht kein unmittelbarer physischer und/oder elektrisch leitfähiger Kontakt zwischen dem Driftbereich 2 und den zweiten Halbleiter-Finnen 10. Die Vielzahl von zweiten Halbleiter-Finnen 10 sind lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne 11 angeordnet und mit dieser elektrisch leitfähig verbunden. Die erste Halbleiter-Finne 11 kann eine erste Seitenwand und eine zweite Seitenwand, die der ersten Seitenwand gegenüberliegt, aufweisen und die Vielzahl von zweiten Halbleiter-Finnen 10 können lateral neben der ersten Seitenwand und der zweiten Seitenwand der ersten Halbleiter-Finne 11 angeordnet sein und mit diesen elektrisch leitfähig verbunden sein.
  • Eine Abschirmstruktur 4 kann zwischen der Vielzahl von zweiten Halbleiter-Finnen 10 und dem Driftbereich 2 ausgebildet sein. Dies ermöglicht beispielsweise, dass die zweiten Halbleiter-Finnen elektrisch nicht-leitfähig mit dem Driftbereich 2 verbunden auf dem Driftbereich 2 ausgebildet sind. Somit wird ein direkter physischer und/oder elektrisch leitfähiger Kontakt zwischen dem Driftbereich 2 und den darüber liegenden zweiten Halbleiter-Finnen 10 durch die dazwischen liegende Abschirmstruktur 4 verhindert. Die Abschirmstruktur 4 kann mit einer ersten Source-/Drain-Elektrode 7 elektrisch leitfähig verbunden sein. Die Vielzahl von zweiten Halbleiter-Finnen 10 kann einen ersten Leitfähigkeitstyp aufweisen und die Abschirmstruktur 4 kann einen zweiten Leitfähigkeitstyp aufweisen, der sich von dem ersten Leitfähigkeitstyp unterscheidet. Die Abschirmstruktur 4 kann einen intrinsisch leitfähigen Halbleiter aufweisen oder daraus gebildet sein. Die Abschirmstruktur 4 kann alternativ oder zusätzlich p-dotiert sein. Dies ermöglicht eine elektrische Abschirmung der zweiten Halbleiter-Finnen 10 gegenüber dem Driftbereich 2 und schützt die zweiten Halbleiter-Finnen 10 im Sperrbetrieb vor elektrischen Feldspitzen.
  • Ferner ist eine zweite Source/Drain-Elektrode (z.B. eine Drain-Elektrode 8) vorgesehen. Nachfolgend wird beispielhaft angenommen, dass die erste Source/Drain-Elektrode eine Source-Elektrode 7 ist und dass die zweite Source/Drain-Elektrode eine Drain-Elektrode 8 ist. Ferner kann ein Anschlussbereich 3 vorgesehen sein, der zwischen der Source-/Drain-Elektrode 7 und jeder der zweiten Halbleiter-Finnen 10 ausgebildet ist, wobei der Anschlussbereich 3 eine höhere Leitfähigkeit aufweist als die zweiten Halbleiter-Finnen 10.
  • Der vertikale Feldeffekttransistor 20 weist weiterhin eine Gate-Elektrode 5 lateral jeweils neben mindestens einer Seitenwand der zweiten Halbleiter-Finnen 10 auf, wobei die Gate-Elektrode 5 mittels einer Isolierschicht 6 von der Source-Elektrode 7 elektrisch isoliert ist. Ein Gate-Dielektrikum 9 ist jeweils zwischen der Gate-Elektrode 5 und der mindestens einen Seitenwand der zweiten Halbleiter-Finnen 10 angeordnet.
  • 2A veranschaulicht den gesamten vertikalen Feldeffekttransistor 20. In. 2B ist die Struktur aus 2A ohne die Source- und Drain-Elektrode 7, 8 und die Isolierschicht 6 veranschaulicht. In 2C ist die Struktur der 2B ohne die Gate-Elektrode 5 veranschaulicht. In 2D ist die Struktur der 2C ohne das Gate-Dielektrikum 9 veranschaulicht.
  • 2A-2D zeigen jeweils schematisch eine einzelne FinFET-Zelle gemäß verschiedenen Ausführungsformen. Im Allgemeinen sind viele hundert bis tausend solcher Zellen parallelgeschaltet und die Struktur setzt sich in der dritten Dimension in die Ebene hinein fort. Durch Kombinationen mehrerer Zellen entsteht ein zweidimensional ausgedehntes Feld von FinFET-Zellen. Der vertikale Feldeffekttransistor kann ein Leistungshalbleiter-Bauelement sein. Als Beispiel: das Halbleiter-Substrat 1 kann ein GaN-Substrat 1 oder ein SiC-Substrat 1 sein. Auf dem Halbleiter-Substrat 1 kann ein schwach n-leitender Halbleiter-Driftbereich 2 ausgebildet (z.B. aufgebracht) sein, beispielsweise ein GaN-Driftbereich 2 oder ein SiC-Driftbereich 2. Oberhalb des Driftbereichs 2 kann ein n-leitendes Halbleiter-Gebiet in Form der ersten und zweiten Halbleiter-Finnen 10, 11 ausgebildet sein, beispielsweise in Form von GaN- oder SiC-Finnen. Der Anschlussbereich 3 kann ein n+ dotiertes Halbleitermaterial aufweisen oder daraus gebildet sein.
  • Für die Funktion des vertikalen Feldeffekttransistors 20 als Transistor bzw. Schalter weist jeweils eine zweite Halbleiter-Finne 10 beispielsweise eine laterale Ausdehnung (in 4B als Breite ersichtlich) im Bereich von ungefähr 100 nm bis ungefähr 200 nm auf und eine vertikale Ausdehnung (in 4B als Höhe ersichtlich) im Bereich von ungefähr 0,1 µm bis ungefähr 3 µm auf.
  • 3 zeigt eine schematische Darstellung eines Stromflusses in einem vertikalen Feldeffekttransistor gemäß verschiedenen Ausführungsformen.
  • Zwischen den zweiten Halbleiter-Finnen 10 und dem Driftbereich 2 ist die Abschirmstruktur 4, beispielsweise in Form eines p-dotierten Gebiets 4, ausgebildet. Die Abschirmstruktur 4 kann elektrisch an den Source-Kontakt 7 angeschlossen sein. Die Abschirmstruktur 4 schirmt die zweiten Halbleiter-Finnen 10 und das die zweiten Halbleiter-Finnen 10 umlaufende Gate-Dielektrikum 9 gegen elektrische Felder ab, welche im Sperrbetrieb auftreten können. Die Abschirmstruktur 4 ermöglicht, dass der Stromfluss horizontal durch die zweiten Halbleiter-Finnen 10 erfolgt und erst in der ersten Halbleiter-Finne 11 vertikal verläuft.
  • Durch Anlegen einer positiven Gate-Spannung an die Gate-Elektrode 5 werden Elektronen in den schmalen zweiten Halbleiter-Finnen 10 akkumuliert. Die zweiten Halbleiter-Finnen 10 werden dadurch elektrisch leitfähig. Elektronen können von der Source-Elektrode 7 durch die starke n-Dotierung des Anschlussbereiches 3 in die zweiten Halbleiter-Finnen 10 fließen. Dort fließen sie entlang der zweiten Halbleiter-Finnen in horizontaler Richtung (mittels des Pfeils 30 in 3 veranschaulicht) bis zur ersten Halbleiter-Finne 11. In der ersten Halbleiter-Finne 11 werden die Elektronen durch die an die Drain-Elektrode 8 angelegte Spannung vertikal abgesaugt (mittels des Pfeils 31 in 3 veranschaulicht). Die Elektronen fließen demzufolge durch den Driftbereich 2 und das Substrat 1 in die Drain-Elektrode 8.
  • Ohne Anlegen einer Gate-Spannung kann der Feldeffekttransistor 20 selbstsperrend sein, da das Elektronengas unterhalb der ersten Halbleiter-Finne 11 in dem Driftbereich 2 verarmt sein kann.
  • 4A zeigt eine schematische, perspektivische Ansicht eines vertikalen Feldeffekttransistors 20 gemäß verschiedenen Ausführungsformen und 4B eine schematische Querschnittsansicht der 4A. Der in 4A veranschaulichte vertikale Feldeffekttransistor 20 kann identisch zu dem in 2A bis 2D veranschaulichten vertikalen Feldeffekttransistor 20 sein, der oben ausführlicher beschrieben ist.
  • 4B veranschaulicht, dass die zweiten Halbleiter-Finnen 10, welche den Kanal des vertikalen Feldeffekttransistors 20 bilden, vollständig durch die Abschirmstruktur 4 nach unten bzw. zum Driftbereich 2 hin elektrisch abgeschirmt sind.
  • 5A bis 6D zeigen schematische, perspektivische Ansichten von verschiedenen Ausführungsformen eines vertikalen Feldeffekttransistors.
  • Der elektrische Strom wird in verschiedenen Ausführungsformen nur durch die erste Halbleiter-Finne 11 nach unten abgeführt, wie in 3 beschrieben wurde. In einer Ausführungsform kann die erste Halbleiter-Finne 11 im Vergleich zu den zweiten Halbleiter-Finnen 10 einen ersten Abschnitt 50 mit einer erhöhten n-Dotierung und einen zweiten Abschnitt 51 mit einer niedrigeren n-Dotierung aufweisen (5A). Der erste Abschnitt 50 kann lateral neben der Abschirmstruktur 4 ausgebildet sein. Er kann dieselbe Dicke haben wie die Abschirmstruktur (5A) oder kann eine andere Dicke als die Abschirmstruktur haben. In einer anderen Ausführungsform kann die gesamte erste Halbleiter-Finne 11 eine (im Vergleich zu einer Dotierung der zweiten Halbleiter-Finnen 10) erhöhte n-Dotierung aufweisen (5B).
  • Mit anderen Worten: in verschiedenen Ausführungsformen weist die erste Halbleiter-Finne 11 einen ersten Abschnitt 50 auf, der beispielsweise lateral neben der Abschirmstruktur 4 ausgebildet ist, und weist einen zweiten Abschnitt 51 auf, der beispielsweise lateral neben den zweiten Halbleiter-Finnen 10 angeordnet ist, wobei der erste Abschnitt 50 stärker dotiert ausgebildet ist als der zweite Abschnitt 51, wie in 5A veranschaulicht ist. Dies ermöglicht, dass die erste Halbleiter-Finne ausreichend elektrisch leitfähig ist, so dass ein elektrischer Stromfluss des vertikalen Feldeffekt-Transistors 20 nicht beschränkt wird. Dies ist insbesondere im unteren Bereich der ersten Halbleiter-Finne 11, welcher dem Driftbereich 2 am nächsten ist und lateral neben der Abschirmstruktur 4 angeordnet ist, vorteilhaft. In diesem Bereich des Driftbereichs 2 kann durch die mittels der Abschirmstruktur 4 verursachte Verarmung an Ladungsträgern eine verminderte Ladungsträgerdichte vorliegen. Durch die lokale oder vollständige n-Dotierung der ersten Halbleiter-Finne 11 in dem ersten Abschnitt 50 kann die räumliche Ausdehnung dieser Verarmungszone reduziert werden und es kann eine größere Fläche für den vertikalen Stromfluss zur Verfügung stehen.
  • Die zweiten Halbleiter-Finnen 10 können in verschiedenen Ausführungsformen in Richtung des Driftbereiches 2 in ihrer lateralen Ausdehnung (Breite) zunehmen. Dies erhöht die Stabilität der zweiten Halbleiter-Finnen 10. Durch die Abschirmstruktur 4, beispielsweise die p-dotierte Abschirmstruktur 4, kann erreicht werden, dass die zweiten Halbleiter-Finnen 10 trotz der zunehmenden Breite noch selbstsperrend sind.
  • In verschiedenen Ausführungsformen erstreckt sich die Abschirmstruktur 4 bis in den Bereich der zweiten Halbleiter-Finnen 10 hinein, wie in 6A veranschaulicht ist. Mit anderen Worten: die Abschirmstruktur 4 kann sich jeweils derart in Richtung der zweiten Halbleiter-Finnen 10 erstrecken, dass ein Boden einer zweiten Halbleiter-Finne 10 vertikal über einem Boden der ersten Halbleiter-Finne 11 angeordnet ist. Dies kann die selbstsperrende Wirkung der zweiten Halbleiter-Finnen 10 gewährleisten bzw. verstärken.
  • Alternativ oder zusätzlich kann die Abschirmstruktur 4 mit einem vertikalen Abstand zu den zweiten Halbleiter-Finnen 10 ausgebildet sein, wie in 6B veranschaulicht ist. Der Abstand bzw. die Dotierung der Abschirmstruktur 4 kann so gewählt sein, dass eine Verarmung des Bereichs unterhalb der zweiten Halbleiter-Finne 10 sichergestellt ist. Mit anderen Worten: die zweiten Halbleiter-Finnen 10 können jeweils einen ersten Abschnitt aufweisen, der dem Driftbereich 2 am nächsten ist, und einen zweiten Abschnitt auf dem ersten Abschnitt aufweisen, wobei jede zweite Halbleiter-Finne 10 in dem ersten Abschnitt eine erste laterale Ausdehnung aufweist und in dem zweiten Abschnitt eine zweite laterale Ausdehnung, die kleiner ist als die erste laterale Ausdehnung, aufweist. Beispielsweise können die zweiten Halbleiter-Finnen im Bereich der ersten Abschnitte miteinander verbunden sein. Anschaulich können die zweiten Halbleiter-Finnen eine gemeinsame Bodenplatte aufweisen.
  • In verschiedenen Ausführungsformen kann die laterale Ausdehnung des Anschlussbereiches 3 bzw. der stärkeren n-Dotierung an der Source-Elektrode 7 vor den zweiten Halbleiter-Finnen 10 enden, wie in 6C veranschaulicht ist. Mit anderen Worten: es kann eine Verbindungsstruktur 60 zwischen dem Anschlussbereich 3 und den zweiten Halbleiter-Finnen 10 ausgebildet sein, die dieselbe Dotierung wie die zweiten Halbleiter-Finnen 10 aufweisen kann und mit der Vielzahl von zweiten Halbleiter-Finnen 10 elektrisch leitfähig verbunden ist, wobei die Verbindungsstruktur 60 von der mindestens einen Seitenwand der ersten Halbleiter-Finne 11 beabstandet ist.
  • Alternativ oder zusätzlich kann sich der Anschlussbereich 3 in den Bereich der zweiten Halbleiter-Finnen 10 hinein erstrecken, wie in 6D veranschaulicht ist. Mit anderen Worten: der Anschlussbereich 3 kann eine Vielzahl von ersten Abschnitten 61 aufweisen, die sich jeweils in Richtung einer zweiten Halbleiter-Finne 10 erstrecken und mit jeweils einer der zweiten Halbleiter-Finnen 10 elektrisch leitfähig verbunden sind, und kann einen zweiten Abschnitt 62 aufweisen, der lateral neben dem ersten Abschnitt 61 angeordnet ist und die Vielzahl von ersten Abschnitten 61 und die Source-/Drain-Elektrode 7 miteinander verbindet.
  • 7 zeigt ein Ablaufdiagramm eines Verfahrens 700 zum Ausbilden eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen. Der mittels des Verfahrens 700 ausgebildete vertikale Feldeffekttransistor 20 kann einer zuvor beschriebenen Ausführungsform entsprechen. Das Verfahren 700 weist auf: Ausbilden 710 eines Driftbereichs 2, Ausbilden 720 einer ersten Halbleiter-Finne 11 auf oder über dem Driftbereich 2 und mit diesem elektrisch leitfähig verbunden, Ausbilden 730 einer Vielzahl von zweiten Halbleiter-Finnen 10 auf oder über dem Driftbereich 2, wobei die Vielzahl von zweiten Halbleiter-Finnen 10 elektrisch nicht-leitfähig mit dem Driftbereich 2 verbunden ausgebildet werden, wobei die Vielzahl von zweiten Halbleiter-Finnen 10 lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne angeordnet werden und mit dieser elektrisch leitfähig verbunden werden, und Ausbilden 740 einer Source-/Drain-Elektrode 7, die mit der Vielzahl von zweiten Halbleiter-Finnen 10 elektrisch leitfähig verbunden wird.
  • Die beschriebenen und in den Figuren gezeigten Ausführungsformen sind nur beispielhaft gewählt. Unterschiedliche Ausführungsformen können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann eine Ausführungsform durch Merkmale einer weiteren Ausführungsform ergänzt werden. Ferner können beschriebene Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden. Insbesondere ist die Erfindung nicht auf das angegebene Verfahren beschränkt.

Claims (11)

  1. Vertikaler Feldeffekttransistor (20), aufweisend: einen Driftbereich (2); eine erste Halbleiter-Finne (11) auf oder über dem Driftbereich (2) und mit diesem elektrisch leitfähig verbunden; eine Vielzahl von zweiten Halbleiter-Finnen (10) auf oder über dem Driftbereich (2), wobei die Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch nicht-leitfähig mit dem Driftbereich (2) verbunden ausgebildet sind, wobei die Vielzahl von zweiten Halbleiter-Finnen (10) lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne (11) angeordnet sind und mit dieser elektrisch leitfähig verbunden sind; und eine Source-/Drain-Elektrode (7), die mit der Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden ist.
  2. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 1, wobei die erste Halbleiter-Finne (11) eine erste Seitenwand und eine zweite Seitenwand, die der ersten Seitenwand gegenüberliegt, aufweist und die Vielzahl von zweiten Halbleiter-Finnen (10) lateral neben der ersten Seitenwand und der zweiten Seitenwand der ersten Halbleiter-Finne (11) angeordnet sind und mit diesen elektrisch leitfähig verbunden sind.
  3. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 1 oder 2, ferner aufweisend eine Abschirmstruktur (4), die zwischen der Vielzahl von zweiten Halbleiter-Finnen (10) und dem Driftbereich (2) ausgebildet sind.
  4. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 3, wobei die Abschirmstruktur (4) mit der Source-/Drain-Elektrode (7) elektrisch leitfähig verbunden ist.
  5. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 3 oder 4, wobei die erste Halbleiter-Finne (11) einen ersten Abschnitt (50) aufweist, der lateral neben der Abschirmstruktur (4) ausgebildet ist, und einen zweiten Abschnitt (51) aufweist, der lateral neben den zweiten Halbleiter-Finnen (10) angeordnet ist, wobei der erste Abschnitt (50) stärker dotiert ausgebildet ist als der zweite Abschnitt (51).
  6. Vertikaler Feldeffekttransistor (20) gemäß einem der Ansprüche 3 bis 5, wobei sich die Abschirmstruktur (4) jeweils derart in Richtung der zweiten Halbleiter-Finnen (10) erstreckt, dass ein Boden einer zweiten Halbleiter-Finne vertikal über einem Boden der ersten Halbleiter-Finne angeordnet ist.
  7. Vertikaler Feldeffekttransistor (20) gemäß einem der Ansprüche 3 bis 6, wobei die zweiten Halbleiter-Finnen (10) jeweils einen ersten Abschnitt aufweisen, der dem Driftbereich (2) am nächsten ist, und einen zweiten Abschnitt auf dem ersten Abschnitt aufweisen, wobei jede zweite Halbleiter-Finne (10) in dem ersten Abschnitt eine erste laterale Ausdehnung aufweist und in dem zweiten Abschnitt eine zweite laterale Ausdehnung, die kleiner ist als die erste laterale Ausdehnung, aufweist.
  8. Vertikaler Feldeffekttransistor (20) gemäß einem der Ansprüche 1 bis 7, ferner aufweisend eine Verbindungsstruktur (60), die mit der Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden ist, wobei die Verbindungsstruktur (60) von der mindestens einen Seitenwand der ersten Halbleiter-Finne (11) beabstandet ist.
  9. Vertikaler Feldeffekttransistor (20) gemäß einem der Ansprüche 1 bis 8, ferner aufweisend einen Anschlussbereich (3), der zwischen der Source-/Drain-Elektrode (7) und jeder der zweiten Halbleiter-Finnen (10) ausgebildet ist, wobei der Anschlussbereich (3) eine höhere Leitfähigkeit aufweist als die zweiten Halbleiter-Finnen (10).
  10. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 9, wobei der Anschlussbereich (3) eine Vielzahl von ersten Abschnitten (61) aufweist, die sich jeweils in Richtung einer zweiten Halbleiter-Finne (10) erstrecken und mit jeweils einer der zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden sind, und einen zweiten Abschnitt (62) aufweist, der lateral neben dem ersten Abschnitt (61) angeordnet ist und die Vielzahl von ersten Abschnitten (61) und die Source-/Drain-Elektrode (7) miteinander verbindet.
  11. Verfahren (700) zum Ausbilden eines vertikalen Feldeffekttransistors (20), das Verfahren (700) aufweisend: Ausbilden (710) eines Driftbereichs (2); Ausbilden (720) einer ersten Halbleiter-Finne (11) auf oder über dem Driftbereich (2) und mit diesem elektrisch leitfähig verbunden; Ausbilden (730) einer Vielzahl von zweiten Halbleiter-Finnen (10) auf oder über dem Driftbereich (2), wobei die Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch nicht-leitfähig mit dem Driftbereich (2) verbunden ausgebildet werden, wobei die Vielzahl von zweiten Halbleiter-Finnen (10) lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne angeordnet werden und mit dieser elektrisch leitfähig verbunden werden; und Ausbilden (740) einer Source-/Drain-Elektrode (7), die mit der Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden wird.
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